WO2017107257A1 - 阵列栅极驱动电路与显示面板 - Google Patents

阵列栅极驱动电路与显示面板 Download PDF

Info

Publication number
WO2017107257A1
WO2017107257A1 PCT/CN2016/070623 CN2016070623W WO2017107257A1 WO 2017107257 A1 WO2017107257 A1 WO 2017107257A1 CN 2016070623 W CN2016070623 W CN 2016070623W WO 2017107257 A1 WO2017107257 A1 WO 2017107257A1
Authority
WO
WIPO (PCT)
Prior art keywords
thin transistor
gate
thin
transistor
source
Prior art date
Application number
PCT/CN2016/070623
Other languages
English (en)
French (fr)
Inventor
杜鹏
Original Assignee
深圳市华星光电技术有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 深圳市华星光电技术有限公司 filed Critical 深圳市华星光电技术有限公司
Priority to US14/907,827 priority Critical patent/US9792875B2/en
Publication of WO2017107257A1 publication Critical patent/WO2017107257A1/zh

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0223—Compensation for problems related to R-C delay and attenuation in electrodes of matrix panels, e.g. in gate electrodes or on-substrate video signal electrodes

Definitions

  • the invention relates to an array gate driving circuit and a display panel, in particular to an amorphous silicon thin film transistor (thin film) Transistor, TFT) array gate drive circuit and display panel.
  • amorphous silicon thin film transistor (thin film) Transistor, TFT) array gate drive circuit and display panel in particular to an amorphous silicon thin film transistor (thin film) Transistor, TFT) array gate drive circuit and display panel.
  • Array gate drive circuit Gate-driver On Array
  • the cost of IC can also reduce the width of the panel frame, which is very beneficial to the popular narrow frame design and is an important technology for future panel design.
  • the array gate drive circuit of the a-Si) thin film transistor often needs to design a boost capacitor.
  • One end of the capacitor is connected to the gate output terminal, and the other end is connected to the gate line corresponding to the array gate drive circuit.
  • the boost capacitor can raise the potential of the gate output terminal to ensure the normal output of the array gate drive circuit.
  • boost capacitor is directly connected to the gate line at the gate.
  • the pulse When the pulse is output, it raises the voltage at the output of the gate on the one hand, but also becomes a parasitic capacitance of the gate line on the other hand.
  • the direct consequence is the delay of the resistance and capacitance of the gate pulse (RC). Delay) is more serious.
  • RC gate pulse
  • the present invention has been directed to this problem by redesigning the boost capacitor structure of the array gate drive circuit using two thin transistors at device voltage (high potential) VDD and common ground voltage (low potential) VSS.
  • the voltage is divided, and the intermediate voltage dividing point is connected to a boosting capacitor, and the potential of the gate output terminal is raised by the change of the voltage dividing point potential to achieve the same effect as the existing array gate driving circuit design.
  • An embodiment of the present invention provides an array gate driving circuit, which is disposed in a display panel.
  • the array gate driving circuit includes a first thin transistor, and a gate of the first thin transistor is connected to a source.
  • the source is connected to a second thin transistor, a source of the fourth thin transistor is connected to a drain of the third thin transistor, and a gate and the second of the fourth thin transistor
  • the gate of the thin transistor is connected; a fifth thin transistor; a sixth thin transistor, a source of the sixth thin transistor is connected to a drain of the fifth thin transistor, the a gate of the thin transistor is connected to the source of the fourth thin transistor; a seventh thin transistor,
  • a gate of the second boosting thin transistor is connected to the gate of the ninth thin transistor.
  • a gate of the second boosting thin transistor is connected to a start signal transmitted from the upper array gate driving circuit.
  • the gate of the second boosting thin transistor receives a control signal transmitted by the display panel, and the control signal controls the first boosting thin transistor and the second boosting thin At least one of the transistors is in an off state.
  • the first boosting thin transistor when the first boosting thin transistor is turned on, the second boosting thin transistor is turned off, the voltage of the voltage dividing point is a high potential, and the boosting capacitor can pass through Pulling up the potential of the gate output signal.
  • the second boosting thin transistor when the first boosting thin transistor is turned off, the second boosting thin transistor is turned on, and the voltage of the voltage dividing point is a low potential, which cannot be pulled through the boosting capacitor The potential of the gate output signal is high.
  • the boosting capacitor is no longer directly connected to the gate line, which reduces the parasitic capacitance on the gate line, and is very advantageous for improving the display quality of the panel.
  • FIG. 1 is a circuit diagram of an array gate driving circuit in accordance with an embodiment of the present invention.
  • FIG. 2 is a waveform diagram of the array gate driving circuit of FIG. 1 in normal operation
  • FIG. 3 is a circuit diagram of an array gate drive circuit in accordance with another embodiment of the present invention.
  • FIG. 1 is a circuit diagram of an array gate driving circuit according to an embodiment of the present invention.
  • the array gate driving circuit 10 is disposed in a display panel, and the array gate driving circuit 10 includes a first thin transistor T1, a gate of the first thin transistor T1 is connected to a source and receives a frequency signal CK; a second thin transistor T2, a source of the second thin transistor T2 A drain of the first thin transistor T1 is connected, and a gate of the second thin transistor T2 outputs a gate output signal S_Q; a third thin transistor T3, a gate of the third thin transistor T3 Connected to the source of the second thin transistor T2, a source of the third thin transistor T3 is connected to the source of the first thin transistor T1; a fourth thin transistor T4, the a source of the fourth thin transistor T4 is connected to a drain of the third thin transistor T3, and a gate of the fourth thin transistor T4 is connected to the gate of the second thin transistor T2; Fifth thin transistor T5
  • the two boosting thin transistors T10 are connected to the second boosting thin transistor T11 by two TFT branches connected in series, and the gate of the first boosting thin transistor T10 Connected to a gate line (not shown) corresponding to the array gate drive circuit 10 of the present stage, the gate of the second boost thin transistor T11 receives the signal S_XCK, and more preferably, the control signal S_XCK controls the first rise At least one of the thin transistor T10 and the second boost thin transistor T11 is in an off state, maintaining the current of the branch in a small state without increasing the power consumption of the GOA circuit.
  • the boost capacitor C_boost pulls up the potential of the gate output signal S_Q, and when the first boosting thin transistor T10 is turned off, the second boosting thin transistor T11 is turned on, the voltage dividing point The voltage of K is a low potential, and the potential of the gate output signal S_Q cannot be raised by the boost capacitor C_boost.
  • one end of the boosting capacitor C_boost is connected to the gate output terminal, and the other end is connected to the voltage dividing point K.
  • the voltage waveform of the voltage dividing point K and the gate line output signal are as follows.
  • the waveform of S_G is completely consistent, so when the gate line is output, the boosting capacitor C_boost can still pull up the potential of the gate output signal S_Q.
  • This new structure design avoids the gate line directly connected to the boost capacitor C_boost, which reduces the load on the gate line and reduces the resistance voltage delay (RC). Delay), it is very advantageous to charge the pixels and improve the display quality.
  • FIG. 2 is a waveform diagram of the array gate driving circuit of FIG. 1 during normal operation.
  • the voltage of the voltage dividing point K is at the frequency signals CK1, CK2, CK3, and CK4.
  • the gate line output signal of the current stage is high at the output of the gate line S_G, and the voltage dividing point K at other times is in a low potential state, which is completely consistent with the waveform of the gate line of the current stage. Therefore, it can replace the gate line and the boost capacitor connection in the conventional array gate drive circuit.
  • the waveform of the gate output signal S_Q is the same as that of the conventional array gate drive circuit.
  • the array gate drive circuit (no icon) of the previous stage is turned on, the potential of the gate output signal S_Q is pulled up for the first time.
  • the output of the array gate driving circuit 10 of the current stage is output, the potential of the gate output signal S_Q is pulled up a second time, which ensures the normal operation of the array gate driving circuit 10.
  • the boost capacitor C_boost is often designed to be large, so the improvement brought by this design is very obvious. Since the parasitic capacitance of the gate line is reduced, the waveform of the gate line output signal is closer to the ideal waveform, and the charging and display quality of the in-plane pixel can be improved.
  • FIG. 3 is a circuit diagram of an array gate driving circuit 10' according to another embodiment of the present invention.
  • the second step-up thin transistor T11 of FIG. ' The gate is connected to the start signal S_ST' transmitted from the gate drive circuit (not shown) of the previous stage array, so that the first boost thin transistor T10' and the second boost can be guaranteed at any time point. At least one of the thin transistors T11' is turned off, and the circuit power consumption is not increased.
  • the output of the upper-stage array gate driving circuit is output, the second boosting thin transistor T11' is turned on, the first boosting thin transistor T10' is turned off, and the voltage dividing point K' is low.
  • the first boosting thin transistor T10' When the output of the array gate driving circuit 10' of the present stage is output, the first boosting thin transistor T10' is turned on, the second boosting thin transistor T11' is turned off, and the voltage dividing point K' is high, and at this time, it can The potential of the gate output signal S_Q' is pulled up by the boost capacitor C_boost'. At other time points, the first boosting thin transistor T10' and the second boosting thin transistor T11' are both in a low potential state, and the voltage dividing point K is coupled by the pull-down of the other pull-down circuit and the boosting capacitor C_boost'. 'will remain in a low state.
  • the advantage of such a design is advantageous in that the gate of the second boost thin transistor T11' is prevented from being subjected to the high frequency of the control signal S_XCK', and the reliability of the circuit is improved.
  • the boosting capacitor is no longer directly connected to the gate line, which reduces the parasitic capacitance on the gate line, and is very advantageous for improving the display quality of the panel.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

一种阵列栅极驱动电路，位于一显示面板中，所述阵列栅极驱动电路包括一第一薄型晶体管(T1)、一第二薄型晶体管(T2)、一第三薄型晶体管(T3)、一第四薄型晶体管(T4)、一第五薄型晶体管(T5)、一第六薄型晶体管(T6)、一第七薄型晶体管(T7)、一第八薄型晶体管(T8)、一第九薄型晶体管(T9)、一第一升压薄型晶体管(T10)、一第二升压薄型晶体管(T11)、一升压电容(C_boost)、一第十二薄型晶体管(T12)、一第十三薄型晶体管(T13)、一第十四薄型晶体管(T14)、以及一第十五薄型晶体管(T15)。所述升压电容(C_boost)连接于所述第八薄型晶体管(T8)的一漏极与一分压点(K)之间。所述分压点(K)位于所述第一和第二升压薄型晶体管(T10和T11)之间。透过所述第一升压薄型晶体管(T10)、所述第二升压薄型晶体管(T11)，与所述升压电容(C_boost)拉高所述第二薄型晶体管(T2)的一栅极所输出的一栅极输出信号(S_Q)的电位。

Description

阵列栅极驱动电路与显示面板 技术领域
本发明涉及一种阵列栅极驱动电路与显示面板，特别是用于非晶硅薄膜晶体管(thin film transistor, TFT)的阵列栅极驱动电路与显示面板。
 背景技术
阵列栅极驱动电路(Gate-driver On Array)技术现在已经在面板中被广泛采用，它可以节省栅极集成电路(integrated circuit, IC)的成本，也能够缩减面板边框的宽度，对现在流行的窄边框设计非常有利，是未来面板设计的一个重要技术。
通常使用非晶硅(Amorphous Silicon, a-Si)薄膜晶体管的阵列栅极驱动电路往往都需要设计一个升压电容，这个电容一端连接于栅极输出端，另外一端连接阵列栅极驱动电路对应的栅极线。当阵列栅极驱动电路输出栅极脉冲时，升压电容可以抬升栅极输出端的电位，保证阵列栅极驱动电路的正常输出。
但是这种设计也存在一个缺点，升压电容直接和栅极线连接，在栅极 脉冲输出时，它一方面抬升栅极输出端的电压，但另一方面也成为了栅极线的一个寄生电容，直接后果就是造成栅极脉冲的电阻电容延迟(RC Delay)更加严重。随着面板的尺寸的逐渐增大，分辨率的逐渐提高，栅极线的负载电容越来越大，而升压电容的存在就使得这个问题更加突出。这样很可能造成面板内的像素充电不足，从而降低面板的显示品质。
 技术问题
鉴于以上问题，本发明针对这个问题，对阵列栅极驱动电路的升压电容结构进行了重新设计，采用了两个薄型晶体管在装置电压(高电位)VDD和公共接地电压(低电位)VSS之间进行分压，并将中间的分压点连接一升压电容，利用分压点电位的变化对栅极输出端电位进行抬升，达到与现有阵列栅极驱动电路设计同样的效果。
 技术解决方案
本发明一实施例提出一种阵列栅极驱动电路，位于一显示面板中，所述阵列栅极驱动电路包括一第一薄型晶体管，所述第一薄型晶体管的一栅极与一源极相连并接收一频率信号；一第二薄型晶体管，所述第二薄型晶体管的一源极与所述第一薄型晶体管的一漏极相连，且所述第二薄型晶体管的一栅极输出一栅极输出信号；一第三薄型晶体管，所述第三薄型晶体管的一栅极与所述第二薄型晶体管的所述源极相连，所述第三薄型晶体管的一源极与所述第一薄型晶体管的所述源极相连；一第四薄型晶体管，所述第四薄型晶体管的一源极与所述第三薄型晶体管的一漏极相连，所述第四薄型晶体管的一栅极与所述第二薄型晶体管的所述栅极相连；一第五薄型晶体管；一第六薄型晶体管，所述第六薄型晶体管的一源极与所述第五薄型晶体管的一漏极相连，所述第六薄型晶体管的一栅极与所述第四薄型晶体管的所述源极相连；一第七薄型晶体管，所述第七薄型晶体管的一栅极与所述第六薄型晶体管的所述栅极相连；一第八薄型晶体管，所述第八薄型晶体管的一源极与所述第五薄型晶体管的一栅极相连，所述第八薄型晶体管的一漏极与所述第五薄型晶体管的一漏极相连；一第九薄型晶体管，所述第九薄型晶体管的一栅极与所述第八薄型晶体管的一栅极相连，所述第九薄型晶体管的一源极与所述第七薄型晶体管的一源极相连；一第一升压薄型晶体管，所述第一升压薄型晶体管的一栅极与所述第九薄型晶体管的所述源极相连，并且输出一栅极线输出信号；一第二升压薄型晶体管，所述第二升压薄型晶体管的一源极与所述第一升压薄型晶体管的一漏极相连于一分压点；一升压电容，连接于所述第八薄型晶体管的一漏极与所述分压点之间；一第十二薄型晶体管，所述第十二薄型晶体管的一源极与所述第八薄型晶体管的所述漏极相连；一第十三薄型晶体管，所述第十三薄型晶体管的一栅极与所述第十二薄型晶体管的所述源极相连；一第十四薄型晶体管，所述第十四薄型晶体管的一栅极与所述第十三薄型晶体管的所述栅极相连，所述第十四薄型晶体管的一漏极与所述第一升压薄型晶体管的所述栅极相连；以及一第十五薄型晶体管，所述第十五薄型晶体管的一源极与所述第十四薄型晶体管的所述漏极相连，所述第十五薄型晶体管的一栅极与所述第十二薄型晶体管的一栅极相连。
较优选地，所述第二升压薄型晶体管的一栅极与所述第九薄型晶体管的所述栅极相连接。
较优选地，所述第二升压薄型晶体管的一栅极与上一级阵列栅极驱动电路传下来的起始信号相连接。
较优选地，所述第二升压薄型晶体管的所述栅极接收所述显示面板所传送的一控制信号，所述控制信号控制所述第一升压薄型晶体管与所述第二升压薄型晶体管的其中至少一个是关断状态。
较优选地，当所述第一升压薄型晶体管被导通时，所述第二升压薄型晶体管被关断，所述分压点的电压是一高电位，并能通过所述升压电容拉高所述栅极输出信号的电位。
较优选地，当所述第一升压薄型晶体管被关断时，所述第二升压薄型晶体管被导通，所述分压点的电压是一低电位，无法通过所述升压电容拉高所述栅极输出信号的电位。
 有益效果
本发明中升压电容不再直接和栅极线连接，降低了栅极线上的寄生电容，对面板显示品质的改善是非常有利的。
附图说明
图1是依据本发明一实施例的阵列栅极驱动电路的电路图；
图2是图1中的数组栅极驱动电路在正常工作时的波形图；以及
图3是依据本发明另一实施例的阵列栅极驱动电路的电路图。
 本发明的最佳实施方式
以下各实施例的说明是参考附加的图式，用以例示本专利申请可用以实施的特定实施例。本专利申请所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本专利申请，而非用以限制本专利申请。
请参照图1，图1是依据本发明一实施例的阵列栅极驱动电路的电路图，如图1所示，阵列栅极驱动电路10位于一显示面板中，所述阵列栅极驱动电路10包括一第一薄型晶体管T1，所述第一薄型晶体管T1的一栅极与一源极相连并接收一频率信号CK；一第二薄型晶体管T2，所述第二薄型晶体管T2的一源极与所述第一薄型晶体管T1的一漏极相连，且所述第二薄型晶体管T2的一栅极输出一栅极输出信号S_Q；一第三薄型晶体管T3，所述第三薄型晶体管T3的一栅极与所述第二薄型晶体管T2的所述源极相连，所述第三薄型晶体管T3的一源极与所述第一薄型晶体管T1的所述源极相连；一第四薄型晶体管T4，所述第四薄型晶体管T4的一源极与所述第三薄型晶体管T3的一漏极相连，所述第四薄型晶体管T4的一栅极与所述第二薄型晶体管T2的所述栅极相连；一第五薄型晶体管T5；一第六薄型晶体管T6，所述第六薄型晶体管T6的一源极与所述第五薄型晶体管T5的一漏极相连，所述第六薄型晶体管T6的一栅极与所述第四薄型晶体管T4的所述源极相连；一第七薄型晶体管T7，所述第七薄型晶体管T7的一栅极与所述第六薄型晶体管T6的所述栅极相连；一第八薄型晶体管T8，所述第八薄型晶体管T8的一源极与所述第五薄型晶体管T5的一栅极相连，所述第八薄型晶体管T8的一漏极与所述第五薄型晶体管T5的一漏极相连；一第九薄型晶体管T9，所述第九薄型晶体管T9的一栅极与所述第八薄型晶体管T8的一栅极相连，所述第九薄型晶体管T9的一源极与所述第七薄型晶体管T7的一源极相连；一第一升压薄型晶体管T10，所述第一升压薄型晶体管T10的一栅极与所述第九薄型晶体管T9的所述源极相连，并且输出一栅极线输出信号S_G；一第二升压薄型晶体管T11，所述第二升压薄型晶体管T11的一源极与所述第一升压薄型晶体管T10的一漏极相连于一分压点K，所述第二升压薄型晶体管T11的一栅极与所述第九薄型晶体管T9的所述栅极相连；一升压电容C_boost，连接于所述第八薄型晶体管T8的一漏极与所述分压点K之间；一第十二薄型晶体管T12，所述第十二薄型晶体管T12的一源极与所述第八薄型晶体管T8的所述漏极相连；一第十三薄型晶体管T13，所述第十三薄型晶体管T13的一栅极与所述第十二薄型晶体管T12的所述源极相连；一第十四薄型晶体管T14，所述第十四薄型晶体管T14的一栅极与所述第十三薄型晶体管T13的所述栅极相连，所述第十四薄型晶体管T14的一漏极与所述第一升压薄型晶体管T10的所述栅极相连；以及一第十五薄型晶体管T15，所述第十五薄型晶体管T15的一源极与所述第十四薄型晶体管T14的所述漏极相连，所述第十五薄型晶体管T15的一栅极与所述第十二薄型晶体管T12的一栅极相连。
其中在装置电压VDD和公共接地电压VSS之间，由两个串联的TFT支路，第一升压薄型晶体管T10与第二升压薄型晶体管T11进行连接，第一升压薄型晶体管T10的栅极与本级数组栅极驱动电路10对应的栅极线(无图示)连接，第二升压薄型晶体管T11的栅极接收信号S_XCK，较优选地，所述控制信号S_XCK控制所述第一升压薄型晶体管T10与所述第二升压薄型晶体管T11的其中至少一个是关断状态，使这条支路的电流维持在一个很小的状态，不会使得GOA电路的功耗增加。较优选地，当所述第一升压薄型晶体管T10被导通时，所述第二升压薄型晶体管T11被关断，所述分压点K的电压是一高电位，并能通过所述升压电容C_boost拉高所述栅极输出信号S_Q的电位，而当所述第一升压薄型晶体管T10被关断时，所述第二升压薄型晶体管T11被导通，所述分压点K的电压是一低电位，无法通过所述升压电容C_boost拉高所述栅极输出信号S_Q的电位。
如上所述，升压电容C_boost一端和栅极输出端连接，另外一端则是和分压点K相连，数组栅极驱动电路10正常工作时，分压点K的电压波形和栅极线输出信号S_G的波形是完全一致的，所以当栅极线输出时，升压电容C_boost仍然能够对栅极输出信号S_Q的电位起到拉升的作用。这种新的结构设计避免了栅极线直接与升压电容C_boost连接，从而降低了栅极线的负载，降低了电阻电压延迟(RC Delay)，对像素的充电和显示品质的改善都是非常有利的。
请参照图2，图2是图1中的数组栅极驱动电路在正常工作时的波形图，从图2中可以看到，分压点K的电压在频率信号CK1、CK2、CK3、CK4的整个时序内，只有本级栅极线输出栅极线输出信号S_G时是高电位，其他时间分压点K都是出于低电位状态，这与本级栅极线的波形是完全一致的，因此它就可以代替传统数组栅极驱动电路中的栅极线与升压电容连接。
另外，栅极输出信号S_Q的波形和传统的数组栅极驱动电路是相同的，上一级的数组栅极驱动电路(无图标)打开时，栅极输出信号S_Q电位进行第一次拉升，而本级数组栅极驱动电路10输出时，栅极输出信号S_Q电位进行第二次拉升，保证了数组栅极驱动电路10的正常工作。升压电容C_boost往往都设计的比较大，所以这样设计带来的改善是非常明显的。由于栅极线的寄生电容减小，栅极线输出信号的波形更加接近于理想波形，面内像素的充电和显示品质都能得到提升。
请参照图3，图3是依据本发明另一实施例的阵列栅极驱动电路10’的电路图，与图1中的阵列栅极驱动电路10相比，图3中第二升压薄型晶体管T11’的栅极与上一级阵列栅极驱动电路(无图示)传下来的起始信号S_ST’连接，这样也同样可以保证在任一时间点第一升压薄型晶体管T10’和第二升压薄型晶体管T11’至少有一个是被关断的状态，也能保证电路功耗不会增加。上一级阵列栅极驱动电路输出时，第二升压薄型晶体管T11’是被导通的状态，第一升压薄型晶体管T10’被关断，分压点K’为低电位。而当本级阵列栅极驱动电路10’输出时，第一升压薄型晶体管T10’被导通，第二升压薄型晶体管T11’被关闭，分压点K’为高电位，此时它可以通过升压电容C_boost’对栅极输出信号S_Q’的电位进行拉升。而在其他时间点，第一升压薄型晶体管T10’和第二升压薄型晶体管T11’都同时处于低电位状态，通过其他下拉电路的下拉和升压电容C_boost’的耦合作用，分压点K’都会维持在一个低电位的状态。这样设计的优点在与避免了第二升压薄型晶体管T11’的栅极受到控制信号S_XCK’的高频加压，对电路信赖性的提升是有利的。
本发明中升压电容不再直接和栅极线连接，降低了栅极线上的寄生电容，对面板显示品质的改善是非常有利的。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (11)

  1. 一种显示面板，包括一阵列栅极驱动电路，其特征在于，所述阵列栅极驱动电路包括：
    一第一薄型晶体管，所述第一薄型晶体管的一栅极与一源极相连并接收一频率信号；
    一第二薄型晶体管，所述第二薄型晶体管的一源极与所述第一薄型晶体管的一漏极相连，且所述第二薄型晶体管的一栅极输出一栅极输出信号；
    一第三薄型晶体管，所述第三薄型晶体管的一栅极与所述第二薄型晶体管的所述源极相连，所述第三薄型晶体管的一源极与所述第一薄型晶体管的所述源极相连；
    一第四薄型晶体管，所述第四薄型晶体管的一源极与所述第三薄型晶体管的一漏极相连，所述第四薄型晶体管的一栅极与所述第二薄型晶体管的所述栅极相连；
    一第五薄型晶体管；
    一第六薄型晶体管，所述第六薄型晶体管的一源极与所述第五薄型晶体管的一漏极相连，所述第六薄型晶体管的一栅极与所述第四薄型晶体管的所述源极相连；
    一第七薄型晶体管，所述第七薄型晶体管的一栅极与所述第六薄型晶体管的所述栅极相连；
    一第八薄型晶体管，所述第八薄型晶体管的一源极与所述第五薄型晶体管的一栅极相连，所述第八薄型晶体管的一漏极与所述第五薄型晶体管的一漏极相连；
    一第九薄型晶体管，所述第九薄型晶体管的一栅极与所述第八薄型晶体管的一栅极相连，所述第九薄型晶体管的一源极与所述第七薄型晶体管的一源极相连；
    一第一升压薄型晶体管，所述第一升压薄型晶体管的一栅极与所述第九薄型晶体管的所述源极相连，并且输出一栅极线输出信号；
    一第二升压薄型晶体管，所述第二升压薄型晶体管的一源极与所述第一升压薄型晶体管的一漏极相连于一分压点，所述第二升压薄型晶体管的一栅极与所述第九薄型晶体管的所述栅极和上一级阵列栅极驱动电路传下来的起始信号中之一者相连；
    一升压电容，连接于所述第八薄型晶体管的一漏极与所述分压点之间；
    一第十二薄型晶体管，所述第十二薄型晶体管的一源极与所述第八薄型晶体管的所述漏极相连；
    一第十三薄型晶体管，所述第十三薄型晶体管的一栅极与所述第十二薄型晶体管的所述源极相连；
    一第十四薄型晶体管，所述第十四薄型晶体管的一栅极与所述第十三薄型晶体管的所述栅极相连，所述第十四薄型晶体管的一漏极与所述第一升压薄型晶体管的所述栅极相连；以及
    一第十五薄型晶体管，所述第十五薄型晶体管的一源极与所述第十四薄型晶体管的所述漏极相连，所述第十五薄型晶体管的一栅极与所述第十二薄型晶体管的一栅极相连；
    其中，所述第二升压薄型晶体管的所述栅极接收所述显示面板所传送的一控制信号。
  2. 一种阵列栅极驱动电路，位于一显示面板中，其特征在于，包括：
    一第一升压薄型晶体管，所述第一升压薄型晶体管的一栅极输出一栅极线输出信号；
    一第二升压薄型晶体管，所述第二升压薄型晶体管的一源极与所述第一升压薄型晶体管的一漏极相连于一分压点；以及
    一升压电容，连接于所述分压点；
    其中，所述第二升压薄型晶体管的所述栅极接收所述显示面板所传送的一控制信号，所述控制信号控制所述第一升压薄型晶体管与所述第二升压薄型晶体管的其中至少一个是关断状态。
  3. 如权利要求2所述的阵列栅极驱动电路，其特征在于，另包括：
    一第一薄型晶体管，所述第一薄型晶体管的一栅极与一源极相连并接收一频率信号；
    一第二薄型晶体管，所述第二薄型晶体管的一源极与所述第一薄型晶体管的一漏极相连，且所述第二薄型晶体管的一栅极输出一栅极输出信号；
    一第三薄型晶体管，所述第三薄型晶体管的一栅极与所述第二薄型晶体管的所述源极相连，所述第三薄型晶体管的一源极与所述第一薄型晶体管的所述源极相连；
    一第四薄型晶体管，所述第四薄型晶体管的一源极与所述第三薄型晶体管的一漏极相连，所述第四薄型晶体管的一栅极与所述第二薄型晶体管的所述栅极相连；
    一第五薄型晶体管；
    一第六薄型晶体管，所述第六薄型晶体管的一源极与所述第五薄型晶体管的一漏极相连，所述第六薄型晶体管的一栅极与所述第四薄型晶体管的所述源极相连；
    一第七薄型晶体管，所述第七薄型晶体管的一栅极与所述第六薄型晶体管的所述栅极相连；
    一第八薄型晶体管，所述第八薄型晶体管的一源极与所述第五薄型晶体管的一栅极相连，所述第八薄型晶体管的一漏极与所述第五薄型晶体管的一漏极与所述升压电容相连；
    一第九薄型晶体管，所述第九薄型晶体管的一栅极与所述第八薄型晶体管的一栅极相连，所述第九薄型晶体管的一源极与所述第七薄型晶体管的一源极与所述第一升压薄型晶体管的所述栅极相连；
    一第十二薄型晶体管，所述第十二薄型晶体管的一源极与所述第八薄型晶体管的所述漏极相连；
    一第十三薄型晶体管，所述第十三薄型晶体管的一栅极与所述第十二薄型晶体管的所述源极相连；
    一第十四薄型晶体管，所述第十四薄型晶体管的一栅极与所述第十三薄型晶体管的所述栅极相连，所述第十四薄型晶体管的一漏极与所述第一升压薄型晶体管的所述栅极相连；以及
    一第十五薄型晶体管，所述第十五薄型晶体管的一源极与所述第十四薄型晶体管的所述漏极相连，所述第十五薄型晶体管的一栅极与所述第十二薄型晶体管的一栅极相连。
  4. 如权利要求3所述的阵列栅极驱动电路，其特征在于，所述第二升压薄型晶体管的一栅极与所述第九薄型晶体管的所述栅极相连接。
  5. 如权利要求3所述的阵列栅极驱动电路，其特征在于，所述第二升压薄型晶体管的一栅极与上一级阵列栅极驱动电路传下来的起始信号相连接。
  6. 如权利要求5所述的阵列栅极驱动电路，其特征在于，当所述第一升压薄型晶体管被导通时，所述第二升压薄型晶体管被关断，所述分压点的电压是一高电位，并能通过所述升压电容拉高所述栅极输出信号的电位。
  7. 如权利要求5所述的阵列栅极驱动电路，其特征在于，当所述第一升压薄型晶体管被关断时，所述第二升压薄型晶体管被导通，所述分压点的电压是一低电位，无法通过所述升压电容拉高所述栅极输出信号的电位。
  8. 一种显示面板，包括一阵列栅极驱动电路，其特征在于，所述阵列栅极驱动电路包括：
    一第一薄型晶体管，所述第一薄型晶体管的一栅极与一源极相连并接收一频率信号；
    一第二薄型晶体管，所述第二薄型晶体管的一源极与所述第一薄型晶体管的一漏极相连，且所述第二薄型晶体管的一栅极输出一栅极输出信号；
    一第三薄型晶体管，所述第三薄型晶体管的一栅极与所述第二薄型晶体管的所述源极相连，所述第三薄型晶体管的一源极与所述第一薄型晶体管的所述源极相连；
    一第四薄型晶体管，所述第四薄型晶体管的一源极与所述第三薄型晶体管的一漏极相连，所述第四薄型晶体管的一栅极与所述第二薄型晶体管的所述栅极相连；
    一第五薄型晶体管；
    一第六薄型晶体管，所述第六薄型晶体管的一源极与所述第五薄型晶体管的一漏极相连，所述第六薄型晶体管的一栅极与所述第四薄型晶体管的所述源极相连；
    一第七薄型晶体管，所述第七薄型晶体管的一栅极与所述第六薄型晶体管的所述栅极相连；
    一第八薄型晶体管，所述第八薄型晶体管的一源极与所述第五薄型晶体管的一栅极相连，所述第八薄型晶体管的一漏极与所述第五薄型晶体管的一漏极相连；
    一第九薄型晶体管，所述第九薄型晶体管的一栅极与所述第八薄型晶体管的一栅极相连，所述第九薄型晶体管的一源极与所述第七薄型晶体管的一源极相连；
    一第一升压薄型晶体管，所述第一升压薄型晶体管的一栅极与所述第九薄型晶体管的所述源极相连，并且输出一栅极线输出信号；
    一第二升压薄型晶体管，所述第二升压薄型晶体管的一源极与所述第一升压薄型晶体管的一漏极相连于一分压点，所述第二升压薄型晶体管的一栅极与所述第九薄型晶体管的所述栅极和上一级阵列栅极驱动电路传下来的起始信号中之一者相连；
    一升压电容，连接于所述第八薄型晶体管的一漏极与所述分压点之间；
    一第十二薄型晶体管，所述第十二薄型晶体管的一源极与所述第八薄型晶体管的所述漏极相连；
    一第十三薄型晶体管，所述第十三薄型晶体管的一栅极与所述第十二薄型晶体管的所述源极相连；
    一第十四薄型晶体管，所述第十四薄型晶体管的一栅极与所述第十三薄型晶体管的所述栅极相连，所述第十四薄型晶体管的一漏极与所述第一升压薄型晶体管的所述栅极相连；以及
    一第十五薄型晶体管，所述第十五薄型晶体管的一源极与所述第十四薄型晶体管的所述漏极相连，所述第十五薄型晶体管的一栅极与所述第十二薄型晶体管的一栅极相连。
  9. 如权利要求8所述的显示面板，其特征在于，所述第二升压薄型晶体管的所述栅极接收所述显示面板所传送的一控制信号，所述控制信号控制所述第一升压薄型晶体管与所述第二升压薄型晶体管的其中至少一个是关断状态。
  10. 如权利要求9所述的显示面板，其特征在于，当所述第一升压薄型晶体管被导通时，所述第二升压薄型晶体管被关断，所述分压点的电压是一高电位，并能通过所述升压电容拉高所述栅极输出信号的电位。
  11. 如权利要求9所述的显示面板，其特征在于，当所述第一升压薄型晶体管被关断时，所述第二升压薄型晶体管被导通，所述分压点的电压是一低电位，无法通过所述升压电容拉高所述栅极输出信号的电位。
PCT/CN2016/070623 2015-12-24 2016-01-12 阵列栅极驱动电路与显示面板 WO2017107257A1 (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US14/907,827 US9792875B2 (en) 2015-12-24 2016-01-12 GOA circuit and display panel

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201510990551.1 2015-12-24
CN201510990551.1A CN105405382B (zh) 2015-12-24 2015-12-24 阵列栅极驱动电路与显示面板

Publications (1)

Publication Number Publication Date
WO2017107257A1 true WO2017107257A1 (zh) 2017-06-29

Family

ID=55470838

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2016/070623 WO2017107257A1 (zh) 2015-12-24 2016-01-12 阵列栅极驱动电路与显示面板

Country Status (2)

Country Link
CN (1) CN105405382B (zh)
WO (1) WO2017107257A1 (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103488362A (zh) * 2013-08-29 2014-01-01 北京大学深圳研究生院 触控单元电路、触控面板阵列和显示面板
CN103928007A (zh) * 2014-04-21 2014-07-16 深圳市华星光电技术有限公司 一种用于液晶显示的goa电路及液晶显示装置
CN104167191A (zh) * 2014-07-04 2014-11-26 深圳市华星光电技术有限公司 用于平板显示的互补型goa电路
CN104795034A (zh) * 2015-04-17 2015-07-22 深圳市华星光电技术有限公司 一种goa电路及液晶显示器
WO2015170700A1 (ja) * 2014-05-07 2015-11-12 シャープ株式会社 液晶表示装置
CN105118459A (zh) * 2015-09-17 2015-12-02 深圳市华星光电技术有限公司 一种goa电路及液晶显示器

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4302535B2 (ja) * 2002-04-08 2009-07-29 サムスン エレクトロニクス カンパニー リミテッド ゲート駆動回路及びこれを有する液晶表示装置
CN103578433B (zh) * 2012-07-24 2015-10-07 北京京东方光电科技有限公司 一种栅极驱动电路、方法及液晶显示器
CN104952406B (zh) * 2015-06-08 2017-08-01 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路和显示装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103488362A (zh) * 2013-08-29 2014-01-01 北京大学深圳研究生院 触控单元电路、触控面板阵列和显示面板
CN103928007A (zh) * 2014-04-21 2014-07-16 深圳市华星光电技术有限公司 一种用于液晶显示的goa电路及液晶显示装置
WO2015170700A1 (ja) * 2014-05-07 2015-11-12 シャープ株式会社 液晶表示装置
CN104167191A (zh) * 2014-07-04 2014-11-26 深圳市华星光电技术有限公司 用于平板显示的互补型goa电路
CN104795034A (zh) * 2015-04-17 2015-07-22 深圳市华星光电技术有限公司 一种goa电路及液晶显示器
CN105118459A (zh) * 2015-09-17 2015-12-02 深圳市华星光电技术有限公司 一种goa电路及液晶显示器

Also Published As

Publication number Publication date
CN105405382B (zh) 2018-01-12
CN105405382A (zh) 2016-03-16

Similar Documents

Publication Publication Date Title
KR102323913B1 (ko) Igzo 박막 트랜지스터의 goa 회로 및 디스플레이 장치
CN107799087B (zh) 一种goa电路及显示装置
JP6542901B2 (ja) Ｇｏａ回路と液晶ディスプレイ
TWI588813B (zh) 閘極線驅動電路
WO2018218886A1 (zh) 移位寄存器、栅极驱动电路、显示装置
TWI469150B (zh) 移位暫存器電路
US20150206495A1 (en) Gate driving circuit and driving method
GB2543707A (en) Gate electrode drive circuit based on igzo process
TW201535975A (zh) 閘極驅動電路
CN108399902A (zh) 移位寄存器、栅极驱动电路及显示装置
CN110335572B (zh) 阵列基板行驱动电路单元与其驱动电路及液晶显示面板
JP6773305B2 (ja) Ｇｏａ回路及び液晶ディスプレイ
CN109712552A (zh) Goa电路及显示面板
WO2016070508A1 (zh) 基于低温多晶硅半导体薄膜晶体管的goa电路
KR20170138075A (ko) 액정 디스플레이 장치 및 그 게이트 드라이버
WO2019033548A1 (zh) 一种goa驱动电路及液晶显示装置
WO2021120449A1 (zh) Goa器件及显示面板
US20180336857A1 (en) Goa circuit and liquid crystal display device
CN112053655A (zh) Goa电路及显示面板
CN105931611B (zh) 一种阵列基板行驱动电路
WO2021227175A1 (zh) 驱动电路及显示面板
CN109979407B (zh) 一种goa电路、tft基板及显示装置
WO2016106815A1 (zh) 显示装置及其栅极驱动电路
WO2020232781A1 (zh) 可降低漏电流的栅极驱动电路及其显示器
US20170186398A1 (en) Goa circuit and display panel

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 14907827

Country of ref document: US

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 16877071

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 16877071

Country of ref document: EP

Kind code of ref document: A1