WO2017065510A1 - 신호의 상승 에지와 하강 에지를 이용하여 높은 대역폭을 가지는 위상 동기 루프 - Google Patents

신호의 상승 에지와 하강 에지를 이용하여 높은 대역폭을 가지는 위상 동기 루프 Download PDF

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    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop

Definitions

  • the phase frequency detector 110 compares the reference signal and the feedback signal and outputs a phase difference signal.
  • the charge pump 120 supplies charge in proportion to the pulse width of the phase comparison signal, and the loop filter 130 varies the voltage by the change of the accumulated charge amount.
  • the voltage controlled oscillator 140 outputs a specific frequency based on the variable voltage, that is, the control voltage.
  • the signal output from the voltage controlled oscillator 150 is fed back to the phase frequency detector 110.
  • the phase frequency detector 120 compares only one of the rising edge or the falling edge of the reference signal and the feedback signal, and outputs a signal proportional to the phase difference.
  • phase locked loop may additionally install a divider (not shown).
  • the divider (not shown) is located in the feedback path and divides the frequency of the output signal output from the voltage controlled oscillator.
  • the charge pump A may include: a charge pump A1 and a charge pump A2 for supplying charge to the proportional signal path of the rising edge up signal and the rising edge down signal; and the rising edge up signal and the rising edge down signal.
  • the switch B and the switch C are equally turned on and off, and the switch B and the switch C may be turned on for a preset time after the switch A is turned on for a preset time.
  • the switch A in the proportional signal circuit A and the switch D in the integral signal circuit A may be turned on / off at the same time, and the switch A in the proportional signal circuit B and the switch D in the integrated signal circuit B may be turned on / off simultaneously.
  • a charge pump unit supplying charges in proportion to the pulse width of the rising edge phase difference signal and supplying charges in proportion to the pulse width of the falling edge phase difference signal;
  • a loop filter unit comprising a plurality of capacitors and a plurality of switches and varying a voltage based on the supplied charges;
  • a voltage controlled oscillator for outputting a specific frequency using the variable voltage as a control voltage; And a divider for dividing an output signal of the voltage controlled oscillator to output the feedback signal, wherein the loop filter controls on / off of the plurality of switches so that the control voltage is a rising edge of the reference signal.
  • the control may be controlled to be sampled at a first time after and a second time after the falling edge of the reference signal.
  • the phase locked loop according to the present invention has an advantage of having a high bandwidth by using the rising edge and the falling edge of the reference signal and the feedback signal.
  • FIG. 2 is a diagram illustrating a schematic configuration of a phase locked loop according to an embodiment of the present invention.
  • FIG. 3 is a diagram illustrating a clock diagram in which a duty of a reference signal and a feedback signal is different in a locked state of a phase locked loop according to an embodiment of the present invention.
  • FIG. 4 is a diagram illustrating a clock diagram of a state in which a duty of a reference signal and a feedback signal is different in an unlocked state of a phase locked loop according to an exemplary embodiment of the present invention.
  • FIG. 5 is a circuit diagram for generating a control signal of a switch in a loop filter unit according to an exemplary embodiment of the present invention.
  • first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.
  • first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component.
  • the term “and / or” includes any combination of a plurality of related items or any item of a plurality of related items.
  • FIG. 2 is a diagram illustrating a schematic configuration of a phase locked loop according to an embodiment of the present invention
  • FIG. 3 is a reference signal and feedback in a locked state of a phase locked loop according to an embodiment of the present invention.
  • 4 is a diagram illustrating a clock diagram of a state in which the duty of the signal is different
  • FIG. 4 is a clock diagram of a state in which the duty of the reference signal and the feedback signal are different in an unlock state of a phase locked loop according to an exemplary embodiment of the present invention.
  • Figure is a diagram.
  • a phase locked loop 200 may include a phase frequency detector (PFD) 210, a charge pump unit 220, a loop filter unit 230, and a voltage controlled oscillator. (VCO) 240.
  • PFD phase frequency detector
  • VCO voltage controlled oscillator
  • the feedback signal may be a signal output from the voltage controlled oscillator 240.
  • the phase-locked loop 200 may further include a divider (not shown) located in the feedback path and dividing a signal output from the voltage controlled oscillator 240, and the feedback signal may be divided. It may be an output signal of a period (not shown).
  • the phase frequency detector A 211 receives the reference signal CLK REF and the feedback signal CLK FB and outputs a rising edge phase difference signal UP R / DN R.
  • the NOT circuit A 212 receives a reference signal CLK REF and performs a NOT operation.
  • the negative circuit B 213 receives a feedback signal CLK FB and performs a NOT operation.
  • the phase frequency detector B 214 receives the output value of the negative circuit A 212 and the output value of the negative circuit B 213 and outputs the falling edge phase difference signal UP F / DN F. That is, the phase frequency detector B 214 receives the inverted reference signal CLK REF and the inverted feedback signal CLK FB and outputs the inverted falling edge phase difference signal UP F / DN F.
  • a reference signal (CLK REF) ( CLK FB ) is a signal having a high value between intervals between falling edges
  • falling edge down signal DN F is a falling edge of the reference signal CLK REF that falls behind the falling edge of the feedback signal CLK FB .
  • the signal has a high value between the interval between the falling edge of the reference signal CLK REF and the falling edge of the feedback signal CLK FB .
  • each of the integral signal circuit A 2321 and the integrated signal circuit B 2232 is a capacitor D (capacitor C (C IA ) and a capacitor C (C IA ) connected in parallel with the output terminal of the charge pump unit 220.
  • C ID a capacitor D (capacitor C (C IA ) and a capacitor C (C IA ) connected in parallel with the output terminal of the charge pump unit 220.
  • C ID a switch D (SMPL 1-2 , SMPL 2-2 ) positioned between one end of the capacitor C (C IA ) and one end of the capacitor D (C IB ).
  • switch A (SMPL 1-1 ) in proportional signal circuit A 2311 and switch D (SMPL 1-2 ) in integrated signal circuit A 2321 are simultaneously turned on and off.
  • switch A (SMPL 2-1 ) in proportional signal circuit B 2312 and switch D (SMPL 2-2 ) in integrated signal circuit B 2232 may be turned on / off at the same time.
  • the voltage controlled oscillator 240 outputs a specific frequency using the variable voltage output through the loop filter 230 as a control voltage. At this time, the output terminal of the proportional signal circuit A (2311), the output terminal of the proportional signal circuit B (2312), the output terminal of the integral signal circuit A (2321) and the output terminal of the integral signal circuit B (2322) of the voltage controlled oscillator 240 It is connected to the input terminal.
  • the first time point is a time point at which the output terminal of the proportional signal circuit A 2311 and the output terminal of the integration signal circuit A 2321 are sampled, and the switch A of the proportional signal circuit A 2311 is sampled.
  • the first time may be the on point of the SMPL 1-1 and the on point of the switch D of the integrated signal circuit A 2321 (SMPL 1-2 ).
  • the second time point is a time point at which the output terminal of the proportional signal circuit B 2321 and the output terminal of the integral signal circuit B 2232 are sampled, and the switch A (SMPL 2-1 ) of the proportional signal circuit B 2321 is turned on.
  • the time point and the time point at which the switch D (SMPL 2-2 ) of the integrated signal circuit B 2232 is turned on may be the second time point.
  • FIG. 5 is a circuit diagram for generating a control signal of a switch in the loop filter unit 230 according to an exemplary embodiment of the present invention.
  • the rising edge up signal UP R / rising edge down signal DN R and the falling edge up signal UP F / falling edge down which are output signals of the two phase frequency detectors 221 and 224, are described.
  • the signal DN F may be used to generate a control signal of the switches.

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

신호의 상승 에지와 하강 에지를 이용하여 높은 대역폭을 가지는 위상 동기 루프가 개시된다. 개시된 위상 동기 루프는 기준 신호와 피드백 신호의 상승 에지 사이의 위상차와 하강 에지 사이의 위상차를 모두 비교하여 전압 제어 발진기의 주파수를 제어한다.

Description

신호의 상승 에지와 하강 에지를 이용하여 높은 대역폭을 가지는 위상 동기 루프
본 발명의 실시예들은 기준 신호와 피드백 신호의 상승 에지 및 하강 에지를 이용하여 높은 대역폭을 가지는 위상 동기 루프에 관한 것이다.
위상 동기 루프(Phase Locked Loop, PLL)는 외부로부터 입력되는 기준 신호(클럭 신호)에 응답하여 원하는 주파수 및 위상을 갖는 출력 신호를 발생시키는 주파수 궤환형 회로로서, 주파수 합성 회로나 클럭 복원 회로 등에 많이 사용되고 있다.
도 1은 종래의 위상 동기 루프의 한 예로써, 전하 펌프형 위상 동기 루프의 개략적인 구성을 도시한 도면이다.
도 1을 참조하면, 종래의 전하 펌프형 위상 동기 루프(100)는 위상 주파수 검출기(Phase Frequency Detector, PFD)(110), 전하 펌프(Charge Pump, CP)(120), 루프 필터(loop Filter)(130) 및 전압 제어 발진기(Voltage Control Oscillator)(140)를 포함한다.
위상 주파수 검출기(110)는 기준 신호 및 피드백 신호를 비교하여 위상차 신호를 출력한다. 전하 펌프(120)는 위상 비교 신호의 펄스폭에 비례하여 전하를 공급하고, 루프 필터(130)는 축적된 전하량의 변화로 전압을 가변한다. 전압 제어 발진기(140)는 가변된 전압 즉, 제어 전압에 기초하여 특정 주파수를 출력한다. 전압 제어 발진기(150)에서 출력된 신호는 피드백되어 위상 주파수 검출기(110)로 입력된다. 일반적으로 위상 주파수 검출기(120)는 기준 신호와 피드백 신호의 상승 에지 또는 하강 에지 중 하나만을 비교하여 그 위상 차에 비례하는 신호를 출력한다.
또한, 위상 동기 루프(100)는 분주기(미도시)를 추가적으로 설치할 수 있다. 분주기(미도시)는 피드백 경로에 위치하며, 전압 제어 발진기(150)에서 출력된 출력 신호의 주파수를 분주한다.
종래의 위상 동기 루프에서, 위상 및 주파수 검출 속도를 향상시키기 위해서는 위상 동기 루프의 대역폭을 넓혀야 한다. 하지만, 위상 동기 루프에서 위상 차를 기준 신호와 피드백 신호의 상승 에지 또는 하강 에지 에서 검출하는 일종의 표본화 동작으로 인해 위상 동기 루프의 안정성 (stability)을 보장하기 위해서는 위상 동기 루프의 대역폭이 통상적으로 기준 신호 주파수의 1/10 이하로 제한된다.
상기한 바와 같이 종래 기술에 의하면 위상 동기 루프의 대역폭이 기준 신호의 주파수의 1/10 이하로 제한되는데, 본 발명에서는 기준 신호와 피드백 신호의 상승 에지 및 하강 에지를 모두 비교하여 기준 신호의 주파수의 1/10 이상의 대역폭을 갖더라도 안정성을 확보할 수 있는 위상 동기 루프를 제안하고자 한다.
본 발명의 다른 목적들은 하기의 실시예를 통해 당업자에 의해 도출될 수 있을 것이다.
상기한 목적을 달성하기 위해 본 발명의 바람직한 일 실시예에 따르면, 기준 신호와 피드백 신호의 상승 에지 사이의 위상차와 하강 에지 사이의 위상차를 모두 비교하여 전압 제어 발진기의 주파수를 제어하는 것을 특징으로 하는 위상 동기 루프가 제공된다.
상기 위상 동기 루프는, 기준 신호 및 피드백 신호의 상승 에지의 차이인 상승 에지 위상차 신호와, 상기 기준 신호 및 상기 피드백 신호의 하강 에지의 차이인 하강 에지 위상차 신호를 생성하는 위상 주파수 검출부; 상기 상승 에지 위상차 신호의 펄스폭에 비례하여 전하를 공급하고, 상기 하강 에지 위상차 신호의 펄스폭에 비례하여 전하를 공급하는 전하 펌프부; 상기 공급된 전하에 기초하여 전압을 가변하는 루프 필터부; 및 상기 가변된 전압에 기초하여 특정 주파수를 출력하는 전압 제어 발진기;를 포함하는 것을 특징으로 하는 위상 고정 루프가 제공된다.
또한, 상기 위상 동기 루프는 분주기(미도시)를 추가적으로 설치할 수 있다. 분주기(미도시)는 피드백 경로에 위치하며, 전압 제어 발진기에서 출력된 출력 신호의 주파수를 분주한다.
상기 위상 주파수 검출부는 상기 기준 신호의 한 주기 클록 내에서 상기 상승 에지 위상차 신호 및 상기 하강 에지 위상차 신호를 출력할 수 있다.
상기 위상 주파수 검출부는, 상기 기준 신호 및 피드백 신호를 입력받아, 상승 에지 업 신호 및 상승 에지 다운 신호가 포함된 상기 상승 에지 위상차 신호를 출력하는 위상 주파수 검출기 A; 상기 기준 신호를 입력받아 NOT 연산을 수행하는 부정 회로 A; 상기 피드백 신호를 입력받아 NOT 연산을 수행하는 부정 회로 B; 및 상기 부정 회로 A의 출력값 및 상기 부정 회로 B의 출력값을 입력받아, 하강 에지 업 신호 및 하강 에지 다운 신호가 포함된 상기 하강 에지 위상차 신호를 출력하는 위상 주파수 검출기 B;를 포함할 수 있다.
상기 상승 에지 업 신호는 상기 기준 신호의 상승 에지가 상기 피드백 신호의 상승 에지에 비해 앞서는 경우, 상기 기준 신호의 상승 에지와 상기 피드백 신호의 상승 에지 사이의 간격 사이에서 하이값을 가지는 신호이고, 상기 상승 에지 다운 신호는 상기 기준 신호의 상승 에지가 상기 피드백 신호의 상승 에지에 비해 뒤쳐지는 경우, 상기 기준 신호의 상승 에지와 상기 피드백 신호의 상승 에지 사이의 간격 사이에서 하이값을 가지는 신호일 수 있다.
상기 하강 에지 업 신호는 상기 기준 신호의 하강 에지가 상기 피드백 신호의 하강 에지에 비해 앞서는 경우, 상기 기준 신호의 하강 에지와 상기 피드백 신호의 하강 에지 사이의 간격 사이에서 하이값을 가지는 신호이고, 상기 하강 에지 다운 신호는 상기 기준 신호의 하강 에지가 상기 피드백 신호의 하강 에지에 비해 뒤쳐지는 경우, 상기 기준 신호의 하강 에지와 상기 피드백 신호의 하강 에지 사이의 간격 사이에서 하이값을 가지는 신호일 수 있다.
상기 전하 펌프부는, 상기 상승 에지 업 신호와 상승 에지 다운 신호를 이용하여 전하를 공급하는 전하 펌프 A; 및 상기 상승 에지 업 신호와 상승 에지 다운 신호를 이용하여 전하를 공급하는 전하 펌프 B:를 포함하고, 상기 루프 필터부는 비례 신호 경로; 및 적분 신호 경로;를 포함할 수 있다.
상기 전하 펌프 A는, 상기 상승 에지 업 신호 및 상기 상승 에지 다운 신호의 상기 비례 신호 경로에 대해 전하를 공급하는 전하 펌프 A1 및 전하 펌프 A2;와, 상기 상승 에지 업 신호 및 상기 상승 에지 다운 신호의 상기 적분 신호 경로에 대해 전하를 공급하는 전하 펌프 A3 및 전하 펌프 A4; 및 상기 상승 에지 다운 신호의 상기 적분 신호 경로에 대해 전하를 공급하는 전하 펌프 A4;를 포함하고, 상기 전하 펌프 B는, 상기 하강 에지 업 신호 및 상기 하강 에지 다운 신호의 상기 비례 신호 경로에 대해 전하를 공급하는 전하 펌프 B1 및 전하 펌프 B2;와, 상기 하강 에지 업 신호 및 상기 하강 에지 다운 신호의 상기 적분 신호 경로에 대해 전하를 공급하는 전하 펌프 B3; 및 전하 펌프 B4;를 포함할 수 있다.
상기 비례 신호 경로는 동일한 구조를 가지는 비례 신호 회로 A; 및 비례 신호 회로 B;를 포함하고, 상기 적분 신호 경로는 동일한 구조를 가지는 적분 신호 회로 A; 및 적분 신호 회로 B;를 포함하고, 상기 비례 신호 회로 A는 상기 전하 펌프 A1 및 상기 전하 펌프 B1와 연결되고, 상기 비례 신호 회로 B는 상기 전하 펌프 A2 및 상기 전하 펌프 B2와 연결되고, 상기 적분 신호 회로 A는 상기 전하 펌프 A3 및 상기 전하 펌프 B3와 연결되고, 상기 적분 신호 회로 B는 상기 전하 펌프 A4 및 상기 전하 펌프 B4와 연결될 수 있다.
상기 비례 신호 회로 A 및 상기 비례 신호 회로 B 각각은, 상기 전하 펌프부의 출력단과 연결되는 캐패시터 A, 상기 캐패시터 A와 병렬 연결된 캐패시터 B, 상기 캐패시터 A의 일단과 상기 캐패시터 B의 일단 사이에 위치하는 스위치 A, 상기 캐패시터 A의 일단과 상기 캐패시터 B의 타단 사이에 위치하는 스위치 B, 상기 캐패시터 B의 타단과 상기 전압 제어 출력기의 입력단 사이에 위치하는 스위치 C를 포함할 수 있다.
상기 스위치 B와 상기 스위치 C는 동일하게 온/오프되고, 상기 스위치 A가 기설정된 시간 동안 온된 이후 상기 스위치 B 및 상기 스위치 C가 기설정된 시간 동안 온될 수 있다.
상기 적분 신호 회로 A 및 상기 적분 신호 회로 B 각각은, 상기 전하 펌프부의 출력단과 연결되는 캐패시터 C, 상기 캐패시터 C와 병렬 연결된 캐패시터 D, 상기 캐패시터 C의 일단과 상기 캐패시터 D의 일단 사이에 위치하는 스위치 D를 포함할 수 있다.
상기 비례 신호 회로 A 내의 스위치 A와 상기 적분 신호 회로 A 내의 스위치 D는 동시에 온/오프되고, 상기 비례 신호 회로 B 내의 스위치 A와 상기 적분 신호 회로 B 내의 스위치 D는 동시에 온/오프될 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 기준 신호 및 피드백 신호의 상승 에지의 차이인 상승 에지 위상차 신호와, 상기 기준 신호 및 상기 피드백 신호의 하강 에지의 차이인 하강 에지 위상차 신호를 생성하는 위상 주파수 검출부; 상기 상승 에지 위상차 신호의 펄스폭에 비례하여 전하를 공급하고, 상기 하강 에지 위상차 신호의 펄스폭에 비례하여 전하를 공급하는 전하 펌프부; 다수의 캐패시터 및 다수의 스위치로 구성되며, 상기 공급된 전하에 기초하여 전압을 가변하는 루프 필터부; 상기 가변된 전압을 제어 전압으로 하여 특정 주파수를 출력하는 전압 제어 발진기; 및 상기 전압 제어 발진기의 출력 신호를 분주하여 상기 피드백 신호를 출력하는 분주기;를 포함하되, 상기 루프 필터부는 상기 다수의 스위치의 온/오프를 제어하여 상기 제어 전압이, 상기 기준 신호의 상승 에지 이후의 제1 시점 및 상기 기준 신호의 하강 에지 이후의 제2 시점에 각각 샘플링되도록 제어할 수 있다.
본 발명에 따른 위상 동기 루프는 기준 신호와 피드백 신호의 상승 에지 및 하강 에지를 이용하여 높은 대역폭을 가질 수 있는 장점이 있다.
도 1은 종래의 위상 동기 루프의 개략적인 구성을 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 위상 동기 루프의 개략적인 구성을 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 위상 동기 루프의 락(lock) 상태에서의 기준 신호와 피드백 신호의 듀티가 다른 상태의 클록도를 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 위상 동기 루프의 언락(unlock) 상태에서의 기준 신호와 피드백 신호의 듀티가 다른 상태의 클록도를 도시한 도면이다.
도 5는 본 발명의 일 실시예에 따른 루프 필터부 내의 스위치의 제어 신호를 생성하는 회로도를 도시한 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
"제1", "제2" 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다. "및/또는" 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
이하에서, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다.
도 2는 본 발명의 일 실시예에 따른 위상 동기 루프의 개략적인 구성을 도시한 도면이고, 도 3은 본 발명의 일 실시예에 따른 위상 동기 루프의 락(lock) 상태에서의 기준 신호와 피드백 신호의 듀티가 다른 상태의 클록도를 도시한 도면이고, 도 4는 본 발명의 일 실시예에 따른 위상 동기 루프의 언락(unlock) 상태에서의 기준 신호와 피드백 신호의 듀티가 다른 상태의 클록도를 도시한 도면이다.
한편, 기준 신호와 피드백 신호의 듀티가 동일한 경우는 기준 신호와 피드백 신호의 듀티가 다른 경우에 포함되는 것이므로, 이하에서는 기준 신호와 피드백 신호의 듀티가 다른 상태를 기준으로 설명하기로 한다.
먼저, 도 2를 참조하면, 본 발명의 일 실시예에 따른 위상 동기 루프(200)는 위상 주파수 검출부(PFD)(210), 전하 펌프부(220), 루프 필터부(230) 및 전압 제어 발진기(VCO)(240)를 포함한다.
위상 주파수 검출부(210)는 기준 신호(CLKREF) 및 피드백 신호(CLKFB)를 비교하여 위상차 신호를 생성한다.
이 때, 도 2에 도시된 바와 같이 피드백 신호는 전압 제어 발진기(240)에서 출력되는 신호일 수 있다. 한편, 또 다른 일례에 따르면, 위상 동기 루프(200)는 피드백 경로에 위치하며 전압 제어 발진기(240)에서 출력되는 신호를 분주하는 분주기(미도시)를 추가적으로 구비할 수 있으며, 피드백 신호는 분주기(미도시)의 출력 신호일 수도 있다.
보다 상세하게 살펴보면, 위상 주파수 검출부(210)는 기준 신호(CLKREF) 및 피드백 신호(CLKFB)의 상승 에지의 차이인 상승 에지 위상차 신호(UPR/DNR)와, 기준 신호(CLKREF) 및 피드백 신호(CLKFB)의 하강 에지의 차이인 하강 에지 위상차 신호(UPF/DNF)를 생성한다.
이를 위해, 위상 주파수 검출부(210)는 기준 신호(CLKREF)의 한 주기 클록 내에서 상승 에지 위상차 신호(UPR/DNR) 및 하강 에지 위상차 신호(UPF/DNF)를 출력하며, 이와 같은 동작을 위해, 2개의 위상 주파수 검출기를 포함한다.
세부적으로, 위상 주파수 검출부(210)는 위상 주파수 검출기 A(211), 부정 회로 A(212), 부정 회로 B(213) 및 위상 주파수 검출기 B(214)를 포함한다.
위상 주파수 검출기 A(211)는 기준 신호(CLKREF) 및 피드백 신호(CLKFB)를 입력받아 상승 에지 위상차 신호(UPR/DNR)를 출력한다.
부정 회로(NOT circuit) A(212)는 기준 신호(CLKREF)를 입력받아 NOT 연산을 수행하며, 부정 회로 B(213)는 피드백 신호(CLKFB)를 입력받아 NOT 연산을 수행한다. 그리고, 위상 주파수 검출기 B(214)는 부정 회로 A(212)의 출력값 및 부정 회로 B(213)의 출력값을 입력받아 하강 에지 위상차 신호(UPF/DNF)를 출력한다. 즉, 위상 주파수 검출기 B(214)는 반전된 기준 신호(CLKREF) 및 반전된 피드백 신호(CLKFB)를 입력받아 반전된 하강 에지 위상차 신호(UPF/DNF)를 출력한다.
여기서, 상승 에지 위상차 신호(UPR/DNR)는 상승 에지 업 신호(UPR) 및 상승 에지 다운 신호(DNR)를 포함하고, 하강 에지 위상차 신호(UPF/DNF)는 하강 에지 업 신호(UPF) 및 하강 에지 다운 신호(DNF)를 포함한다.
이하, 도 3을 참조하여 각 신호들을 상세하게 설명한다.
먼저, 상승 에지 업 신호(UPR)는 기준 신호(CLKREF)의 상승 에지가 피드백 신호(CLKFB)의 상승 에지에 비해 앞서는 경우, 기준 신호(CLKREF)의 상승 에지와 피드백 신호(CLKFB)의 상승 에지 사이의 간격 사이에서 하이값을 가지는 신호이고, 상승 에지 다운 신호(DNR)는 기준 신호(CLKREF)의 상승 에지가 피드백 신호(CLKFB)의 상승 에지에 비해 뒤쳐지는 경우, 기준 신호(CLKREF)의 상승 에지와 피드백 신호(CLKFB)의 상승 에지 사이의 간격 사이에서 하이값을 가지는 신호이다.
다음으로, 상기 하강 에지 업 신호(UPF)는 기준 신호(CLKREF)의 하강 에지가 피드백 신호(CLKFB)의 하강 에지에 비해 앞서는 경우, 기준 신호(CLKREF)의 하강 에지와 피드백 신호(CLKFB)의 하강 에지 사이의 간격 사이에서 하이값을 가지는 신호이고, 하강 에지 다운 신호(DNF)는 기준 신호(CLKREF)의 하강 에지가 피드백 신호(CLKFB)의 하강 에지에 비해 뒤쳐지는 경우, 기준 신호(CLKREF)의 하강 에지와 피드백 신호(CLKFB)의 하강 에지 사이의 간격 사이에서 하이값을 가지는 신호이다.
전하 펌프부(220)는 상승 에지 위상차 신호(UPR/DNR)의 펄스폭에 비례하여 전하를 공급하고, 하강 에지 위상차 신호(UPF/DNF)의 펄스폭에 비례하여 전하를 공급한다. 즉, 전하 펌프부(220)는 상승 에지 위상차 신호(UPR/DNR)를 이용하여 전하를 공급하는 전하 펌프 A(221) 및 하강 에지 위상차 신호(UPF/DNF)를 이용하여 전하를 공급하는 전하 펌프 B(222)를 포함한다.
그리고, 루프 필터부(230)는 전하 펌프부(220)에서 공급된 전하에 기초하여 전압을 가변한다. 여기서, 루프 필터부(230)는 다수의 캐패시터 및 다수의 스위치를 포함하는 스위치 캐패시터(switch capacitor)의 구조로서, 비례 신호 경로(231) 및 적분 신호 경로(232)를 포함한다.
이하, 도 2 내지 도 4를 참조하여 전하 펌프부(220) 및 루프 필터부(230)의 구조에 대해 상세하게 설명한다.
전하 펌프 A(221)는, 상승 에지 업 신호(UPR) 및 상승 에지 다운 신호(DNR)의 비례 신호 경로(231)에 대해 전하를 공급하는 전하 펌프 A1(2211) 및 전하 펌프 A2(2212), 상승 에지 업 신호(UPR) 및 상승 에지 다운 신호(DNR)의 적분 신호 경로(232)에 대해 전하를 공급하는 전하 펌프 A3(2213) 및 전하 펌프 A4(2214)를 포함할 수 있다.
그리고, 전하 펌프 B(222)는, 하강 에지 업 신호(UPF) 및 하강 에지 다운 신호(DNF)의 비례 신호 경로(231)에 대해 전하를 공급하는 전하 펌프 B1(2221) 및 전하 펌프 B2(2222)와, 하강 에지 업 신호(UPR) 및 하강 에지 다운 신호(DNF)의 적분 신호 경로(232)에 대해 전하를 공급하는 전하 펌프 B3(2223) 및 전하 펌프 B4(2224)를 포함할 수 있다.
또한, 비례 신호 경로(231)는 동일한 구조를 가지는 비례 신호 회로 A(2311) 및 비례 신호 회로 B(2312)를 포함하고, 적분 신호 경로(232)는 동일한 구조를 가지는 적분 신호 회로 A(2321) 및 적분 신호 회로 B(2322)를 포함할 수 있다. 이 때, 비례 신호 회로 A(2311)는 전하 펌프 A1(2211) 및 전하 펌프 B1(2221)와 연결되고, 비례 신호 회로 B(2312)는 전하 펌프 A2(2212) 및 전하 펌프 B2(2222)와 연결되고, 적분 신호 회로 A(2321)는 전하 펌프 A3(2213) 및 전하 펌프 B3(2223)와 연결되고, 적분 신호 회로 B(2322)는 전하 펌프 A4(2214) 및 전하 펌프 B4(2224)와 연결될 수 있다.
그리고, 비례 신호 회로 A(2311) 및 비례 신호 회로 B(2312) 각각은, 전하 펌프부(220)의 출력단과 연결되는 캐패시터 A(CPA), 캐패시터 A(CPA)와 병렬 연결된 캐패시터 B(CPB), 캐패시터 A(CPA)의 일단과 캐패시터 B(CPB)의 일단 사이에 위치하는 스위치 A(SMPL1-1, SMPL2-1), 캐패시터 A(CPA)의 일단과 캐패시터 B(CPB)의 타단 사이에 위치하는 스위치 B(RST1-1, RST2-1), 캐패시터 B(CPB)의 타단과 전압 제어 출력기(240)의 입력단 사이에 위치하는 스위치 C(RST1-2, RST1-2)를 포함할 수 있다.
이 때, 도 3 및 도 4를 참조하면, 스위치 B(RST1-1, RST2-1)와 스위치 C(RST1-2, RST2-2)는 동일하게 온/오프되고, 스위치 A(SMPL1, SMPL2)가 기설정된 시간(τ) 동안 온된 이후 스위치 B(RST1-1, RST2-1) 및 스위치 C(RST1-2, RST2-2)가 기설정된 시간(τ) 동안 온될 수 있다.
또한, 적분 신호 회로 A(2321) 및 적분 신호 회로 B(2322) 각각은, 전하 펌프부(220)의 출력단과 연결되는 캐패시터 C(CIA), 캐패시터 C(CIA)와 병렬 연결된 캐패시터 D(CID), 캐패시터 C(CIA)의 일단과 캐패시터 D(CIB)의 일단 사이에 위치하는 스위치 D(SMPL1-2, SMPL2-2)를 포함할 수 있다.
여기서, 도 3 및 도 4를 참조하면, 비례 신호 회로 A(2311) 내의 스위치 A(SMPL1-1)와 적분 신호 회로 A(2321) 내의 스위치 D(SMPL1-2)는 동시에 온/오프되고, 비례 신호 회로 B(2312) 내의 스위치 A(SMPL2-1)와 적분 신호 회로 B(2322) 내의 스위치 D(SMPL2-2)는 동시에 온/오프될 수 있다.
전압 제어 발진기(240)은 루프 필터부(230)를 통해 출력된 가변된 전압을 제어 전압으로 하여 특정 주파수를 출력한다. 이 때, 비례 신호 회로 A(2311)의 출력단, 비례 신호 회로 B(2312)의 출력단, 적분 신호 회로 A(2321)의 출력단 및 적분 신호 회로 B(2322)의 출력단이 전압 제어 발진기(240)의 입력단으로 연결된다.
요컨대, 본 발명은 2개의 위상 주파수 검출기(211, 212)를 사용함으로써, 기준 신호의 한 주기 내에서 기준 신호와 피드백 신호의 상승 에지 위상차 정보 신호 및 기준 신호와 피드백 신호의 하강 에지 위상차 정보 신호를 모두 사용할 수 있으며, 이를 통해 위상 동기 루프의 대역폭을 종래 대비 2배(일례로, 1/10 -> 1/5)로 확장할 수 있는 장점이 있다.
또한, 본 발명은 상기에서 설명한 동작, 특히 루프 필터부(230)의 동작 제어를 통해, 전압 제어 발진기(240)의 제어 전압(VCP1, VCP2, VCI1, VCI1)이 기준 신호(CLKREF)의 상승 에지 이후의 제1 시점 및 기준 신호(CLKREF)의 하강 에지 이후의 제2 시점에 각각 샘플링되도록 제어할 수 있다. 이에 따라, 도 3에 도시된 바와 같이 기준 신호(CLKREF)과 피드백 신호(CLKFB)의 듀티가 동일하거나 서로 다르다 하더라도 위상 동기 루프(200)가 락(lock)한 상태에서 전압 제어 발진기(240)의 제어 전압에 잡음 또는 리플이 발생하지 않는 장점이 있다.
여기서, 도 3 및 도 4를 참조하면, 제1 시점은 비례 신호 회로 A(2311)의 출력단 및 적분 신호 회로 A(2321)의 출력단이 샘플링되는 시점으로서, 비례 신호 회로 A(2311)의 스위치 A(SMPL1-1)의 온되는 시점 및 적분 신호 회로 A(2321)의 스위치 D(SMPL1-2)의 온되는 시점이 제1 시점이 될 수 있다. 또한, 제2 시점은 비례 신호 회로 B(2321)의 출력단 및 적분 신호 회로 B(2322)의 출력단이 샘플링되는 시점으로서, 비례 신호 회로 B(2321)의 스위치 A(SMPL2-1)의 온되는 시점 및 적분 신호 회로 B(2322)의 스위치 D(SMPL2-2)의 온되는 시점이 제2 시점이 될 수 있다.
정리하면, 위상 동기 루프가 락된 상태에서 피드백 신호와 기준 신호는 두 신호의 상승 에지 간의 위상 차와 하강 에지 간의 위상 차가 그 절대적인 크기는 동일하고 부호는 반대인 상태가 된다. 따라서, 상승 에지 업 신호(UPR)의 펄스폭과 하강 에지 다운 신호(DNF)의 펄스폭이 동일하거나 상승 에지 다운 신호(DNR)의 펄스폭과 하강 에지 업 신호(UPF)의 펄스폭이 동일하여, 상승 에지에 의해 구동하는 전하 펌프와 하강 에지에 의해 구동하는 전하 펌프의 전하량이 루프 필터부(230)의 캐패시터 A(CPA) 및 C(CIA)에 충전/방전하는 전하량과 동일하게 되어, 락 상태에서 전압 제어 발진기(240)의 제어 전압의 리플이 발생되지 않는 장점이 있다.
한편, 도 5는 본 발명의 일 실시예에 따른 루프 필터부(230) 내의 스위치의 제어 신호를 생성하는 회로도를 도시한 도면이다. 도 5를 참조하면, 두개의 위상 주파수 검출기(221, 224)의 출력 신호인 상승 에지 업 신호(UPR) /상승 에지 다운 신호(DNR) 및 하강 에지 업 신호(UPF) /하강 에지 다운 신호(DNF)를 이용하여 스위치들의 제어 신호를 생성할 수 있다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

Claims (21)

  1. 기준 신호와 피드백 신호의 상승 에지 사이의 위상차와 하강 에지 사이의 위상차를 모두 비교하여 전압 제어 발진기의 주파수를 제어하는 것을 특징으로 하는 위상 동기 루프.
  2. 제1항에 있어서,
    상기 위상 동기 루프는,
    기준 신호 및 피드백 신호의 상승 에지의 차이인 상승 에지 위상차 신호와, 상기 기준 신호 및 상기 피드백 신호의 하강 에지의 차이인 하강 에지 위상차 신호를 생성하는 위상 주파수 검출부;
    상기 상승 에지 위상차 신호의 펄스폭에 비례하여 전하를 공급하고, 상기 하강 에지 위상차 신호의 펄스폭에 비례하여 전하를 공급하는 전하 펌프부;
    상기 공급된 전하에 기초하여 전압을 가변하는 루프 필터부;
    상기 가변된 전압에 기초하여 특정 주파수를 출력하는 전압 제어 발진기;를 포함하는 것을 특징으로 하는 위상 동기 루프.
  3. 제2항에 있어서,
    상기 위상 주파수 검출부는 상기 기준 신호의 한 주기 내에서 상기 상승 에지 위상차 신호 및 상기 하강 에지 위상차 신호를 출력하는 것을 특징으로 하는 위상 동기 루프.
  4. 제2항에 있어서,
    상기 위상 주파수 검출부는,
    상기 기준 신호 및 피드백 신호를 입력받아, 상승 에지 업 신호 및 상승 에지 다운 신호가 포함된 상기 상승 에지 위상차 신호를 출력하는 위상 주파수 검출기 A;
    상기 기준 신호를 입력받아 NOT 연산을 수행하는 부정 회로 A;
    상기 피드백 신호를 입력받아 NOT 연산을 수행하는 부정 회로 B; 및
    상기 부정 회로 A의 출력값 및 상기 부정 회로 B의 출력값을 입력받아, 하강 에지 업 신호 및 하강 에지 다운 신호가 포함된 상기 하강 에지 위상차 신호를 출력하는 위상 주파수 검출기 B;를 포함하는 것을 특징으로 하는 위상 동기 루프.
  5. 제4항에 있어서,
    상기 상승 에지 업 신호는 상기 기준 신호의 상승 에지가 상기 피드백 신호의 상승 에지에 비해 앞서는 경우, 상기 기준 신호의 상승 에지와 상기 피드백 신호의 상승 에지 사이의 간격 사이에서 하이값을 가지는 신호이고,
    상기 상승 에지 다운 신호는 상기 기준 신호의 상승 에지가 상기 피드백 신호의 상승 에지에 비해 뒤쳐지는 경우, 상기 기준 신호의 상승 에지와 상기 피드백 신호의 상승 에지 사이의 간격 사이에서 하이값을 가지는 신호인 것을 특징으로 하는 위상 동기 루프.
  6. 제4항에 있어서,
    상기 하강 에지 업 신호는 상기 기준 신호의 하강 에지가 상기 피드백 신호의 하강 에지에 비해 앞서는 경우, 상기 기준 신호의 하강 에지와 상기 피드백 신호의 하강 에지 사이의 간격 사이에서 하이값을 가지는 신호이고,
    상기 하강 에지 다운 신호는 상기 기준 신호의 하강 에지가 상기 피드백 신호의 하강 에지에 비해 뒤쳐지는 경우, 상기 기준 신호의 하강 에지와 상기 피드백 신호의 하강 에지 사이의 간격 사이에서 하이값을 가지는 신호인 것을 특징으로 하는 위상 동기 루프.
  7. 제4항에 있어서,
    상기 전하 펌프부는, 상기 상승 에지 업 신호 및 상승 에지 다운 신호를 이용하여 전하를 공급하는 전하 펌프 A; 및 상기 상승 에지 업 신호 및 상승 에지 다운 신호를 이용하여 전하를 공급하는 전하 펌프 B;를 포함하고,
    상기 루프 필터부는 비례 신호 경로; 및 적분 신호 경로;를 포함하는 것을 특징으로 하는 위상 동기 루프.
  8. 제7항에 있어서,
    상기 전하 펌프 A는, 상기 상승 에지 업 신호 및 상기 상승 에지 다운 신호의 상기 비례 신호 경로에 대해 전하를 공급하는 전하 펌프 A1 및 전하 펌프 A2;와, 상기 상승 에지 업 신호 및 상기 상승 에지 다운 신호의 상기 적분 신호 경로에 대해 전하를 공급하는 전하 펌프 A3 및 전하 펌프 A4; 및 상기 상승 에지 다운 신호의 상기 적분 신호 경로에 대해 전하를 공급하는 전하 펌프 A4;를 포함하고,
    상기 전하 펌프 B는, 상기 하강 에지 업 신호 및 상기 하강 에지 다운 신호의 상기 비례 신호 경로에 대해 전하를 공급하는 전하 펌프 B1 및 전하 펌프 B2;와, 상기 하강 에지 업 신호 및 상기 하강 에지 다운 신호의 상기 적분 신호 경로에 대해 전하를 공급하는 전하 펌프 B3; 및 전하 펌프 B4;를 포함하는 것을 특징으로 하는 위상 동기 루프.
  9. 제8항에 있어서,
    상기 비례 신호 경로는 동일한 구조를 가지는 비례 신호 회로 A; 및 비례 신호 회로 B;를 포함하고, 상기 적분 신호 경로는 동일한 구조를 가지는 적분 신호 회로 A; 및 적분 신호 회로 B;를 포함하고,
    상기 비례 신호 회로 A는 상기 전하 펌프 A1 및 상기 전하 펌프 B1와 연결되고, 상기 비례 신호 회로 B는 상기 전하 펌프 A2 및 상기 전하 펌프 B2와 연결되고, 상기 적분 신호 회로 A는 상기 전하 펌프 A3 및 상기 전하 펌프 B3와 연결되고, 상기 적분 신호 회로 B는 상기 전하 펌프 A4 및 상기 전하 펌프 B4와 연결되는 것을 특징으로 하는 위상 동기 루프.
  10. 제9항에 있어서,
    상기 비례 신호 회로 A 및 상기 비례 신호 회로 B 각각은,
    상기 전하 펌프부의 출력단과 연결되는 캐패시터 A, 상기 캐패시터 A와 병렬 연결된 캐패시터 B, 상기 캐패시터 A의 일단과 상기 캐패시터 B의 일단 사이에 위치하는 스위치 A, 상기 캐패시터 A의 일단과 상기 캐패시터 B의 타단 사이에 위치하는 스위치 B, 상기 캐패시터 B의 타단과 상기 전압 제어 출력기의 입력단 사이에 위치하는 스위치 C를 포함하는 것을 특징으로 하는 위상 동기 루프.
  11. 제10항에 있어서,
    상기 스위치 B와 상기 스위치 C는 동일하게 온/오프되고, 상기 스위치 A가 기설정된 시간 동안 온된 이후 상기 스위치 B 및 상기 스위치 C가 기설정된 시간 동안 온되는 것을 특징으로 하는 위상 동기 루프.
  12. 제11항에 있어서,
    상기 적분 신호 회로 A 및 상기 적분 신호 회로 B 각각은,
    상기 전하 펌프부의 출력단과 연결되는 캐패시터 C, 상기 캐패시터 C와 병렬 연결된 캐패시터 D, 상기 캐패시터 C의 일단과 상기 캐패시터 D의 일단 사이에 위치하는 스위치 D를 포함하는 것을 특징으로 하는 위상 동기 루프.
  13. 제12항에 있어서,
    상기 비례 신호 회로 A 내의 스위치 A와 상기 적분 신호 회로 A 내의 스위치 D는 동시에 온/오프되고,
    상기 비례 신호 회로 B 내의 스위치 A와 상기 적분 신호 회로 B 내의 스위치 D는 동시에 온/오프되는 것을 특징으로 하는 위상 동기 루프.
  14. 기준 신호 및 피드백 신호의 상승 에지의 차이인 상승 에지 위상차 신호와, 상기 기준 신호 및 상기 피드백 신호의 하강 에지의 차이인 하강 에지 위상차 신호를 생성하는 위상 주파수 검출부;
    상기 상승 에지 위상차 신호의 펄스폭에 비례하여 전하를 공급하고, 상기 하강 에지 위상차 신호의 펄스폭에 비례하여 전하를 공급하는 전하 펌프부;
    다수의 캐패시터 및 다수의 스위치로 구성되며, 상기 공급된 전하에 기초하여 전압을 가변하는 루프 필터부;
    상기 가변된 전압을 제어 전압으로 하여 특정 주파수를 출력하는 전압 제어 발진기; 및
    상기 전압 제어 발진기의 출력 신호를 분주하여 상기 피드백 신호를 출력하는 분주기;를 포함하되,
    상기 루프 필터부는 상기 다수의 스위치의 온/오프를 제어하여 상기 제어 전압이, 상기 기준 신호의 상승 에지 이후의 제1 시점 및 상기 기준 신호의 하강 에지 이후의 제2 시점에 각각 샘플링되도록 제어하는 것을 특징으로 하는 위상 동기 루프.
  15. 제14항에 있어서,
    상기 루프 필터부는 비례 신호 회로 A 및 비례 신호 회로 B로 구성된 비례 신호 경로 및 적분 신호 회로 A 및 적분 신호 회로 B로 구성된 적분 신호 경로를 포함하고,
    상기 비례 신호 회로 A의 출력단, 상기 비례 신호 회로 B의 출력단, 상기 적분 신호 회로 A의 출력단 및 상기 적분 신호 회로 B의 출력단이 상기 전압 제어 발진기의 입력단으로 연결되며,
    상기 제1 시점은 상기 비례 신호 회로 A의 출력단 및 상기 적분 신호 회로 A의 출력단이 샘플링되는 시점이고, 상기 제2 시점은 상기 비례 신호 회로 B의 출력단 및 상기 비례 신호 회로 B의 출력단이 샘플링되는 시점인 것을 특징으로 하는 위상 동기 루프.
  16. 제15항에 있어서,
    상기 비례 신호 회로 A 및 상기 비례 신호 회로 B 각각은,
    상기 전하 펌프부의 출력단과 연결되는 캐패시터 A, 상기 캐패시터 A와 병렬 연결된 캐패시터 B, 상기 캐패시터 A의 일단과 상기 캐패시터 B의 일단 사이에 위치하는 스위치 A, 상기 캐패시터 A의 일단과 상기 캐패시터 B의 타단 사이에 위치하는 스위치 B, 상기 캐패시터 B의 타단과 상기 전압 제어 출력기의 입력단 사이에 위치하는 스위치 C를 포함하는 것을 특징으로 하는 위상 동기 루프.
  17. 제16항에 있어서,
    상기 적분 신호 회로 A 및 상기 적분 신호 회로 B 각각은,
    상기 전하 펌프부의 출력단과 연결되는 캐패시터 C, 상기 캐패시터 C와 병렬 연결된 캐패시터 D, 상기 캐패시터 C의 일단과 상기 캐패시터 D의 일단 사이에 위치하는 스위치 D를 포함하는 것을 특징으로 하는 위상 동기 루프.
  18. 제17항에 있어서,
    상기 비례 신호 회로 A 및 상기 비례 신호 회로 B 각각에서, 상기 스위치 B와 상기 스위치 C는 동일하게 온/오프되고, 상기 스위치 A가 기설정된 시간 동안 온된 이후 상기 스위치 B 및 상기 스위치 C가 기설정된 시간 동안 온되며,
    상기 비례 신호 회로 A 내의 스위치 A와 상기 적분 신호 회로 A 내의 스위치 D는 동시에 온/오프되고, 상기 비례 신호 회로 B 내의 스위치 A와 상기 적분 신호 회로 B 내의 스위치 D는 동시에 온/오프되는 것을 특징으로 하는 위상 동기 루프.
  19. 제18항에 있어서,
    상기 비례 신호 회로 A 내의 스위치 A 및 상기 적분 신호 회로 A 내의 스위치 D가 온되는 시점이 상기 제1 시점이고, 상기 비례 신호 회로 B 내의 스위치 A 및 상기 적분 신호 회로 B 내의 스위치 D가 온되는 시점이 상기 제2 시점인 것을 특징으로 하는 위상 동기 루프.
  20. 제18항에 있어서,
    상기 전하 펌프부는, 상승 에지 업 신호 및 상승 에지 다운 신호를 이용하여 전하를 공급하는 전하 펌프 A; 및 하강 에지 업 신호 및 하강 에지 다운 신호를 이용하여 전하를 공급하는 전하 펌프 B;를 포함하고,
    상기 전하 펌프 A는, 상기 상승 에지 업 신호 및 상기 상승 에지 다운 신호에 대응되는 상기 비례 신호 회로 A에 대해 전하를 공급하는 전하 펌프 A1 및 전하 펌프 A2;와, 상기 상승 에지 업 신호 및 상기 상승 에지 다운 신호에 대응되는 상기 적분 신호 회로 A에 대해 전하를 공급하는 전하 펌프 A3 및 전하 펌프 A4;를 포함하고,
    상기 전하 펌프 B는, 상기 하강 에지 업 신호 및 상기 하강 에지 다운 신호에 대응되는 상기 비례 신호 회로 A에 대해 전하를 공급하는 전하 펌프 B1 및 전하 펌프 B2;와, 상기 하강 에지 업 신호 및 상기 하강 에지 다운 신호에 대응되는 상기 적분 신호 회로 A에 대해 전하를 공급하는 전하 펌프 B3 및 는 전하 펌프 B4;를 포함하는 것을 특징으로 하는 위상 동기 루프.
  21. 제14항에 있어서,
    상기 위상 주파수 검출부는,
    상기 기준 신호 및 피드백 신호를 입력받아, 상기 상승 에지 위상차 신호를 출력하는 위상 주파수 검출기 A;
    상기 기준 신호를 입력받아 NOT 연산을 수행하는 부정 회로 A;
    상기 피드백 신호를 입력받아 NOT 연산을 수행하는 부정 회로 B; 및
    상기 부정 회로 A의 출력값 및 상기 부정 회로 B의 출력값을 입력받아, 상기 하강 에지 위상차 신호를 출력하는 위상 주파수 검출기 B;를 포함하는 것을 특징으로 하는 위상 동기 루프.
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