WO2017099368A1 - 신호의 상승 에지와 하강 에지를 이용하여 높은 대역폭을 가지는 디지털 위상 동기 루프 - Google Patents

신호의 상승 에지와 하강 에지를 이용하여 높은 대역폭을 가지는 디지털 위상 동기 루프 Download PDF

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유창식
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한양대학교 산학협력단
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Definitions

  • Embodiments of the present invention relate to a digital phase locked loop having a high bandwidth by using rising and falling edges of a reference signal and a feedback signal.
  • Phase Locked Loop is a frequency feedback circuit that generates an output signal having a desired frequency and phase in response to a reference signal (clock signal) input from the outside. It is used.
  • FIG. 1 is a diagram showing a schematic configuration of a charge pump type phase locked loop as an example of a conventional analog phase locked loop.
  • a conventional analog phase locked loop 100 includes a phase frequency detector (PFD) 110, a charge pump (CP) 120, and a loop filter 130. ) And a voltage control oscillator (140).
  • PFD phase frequency detector
  • CP charge pump
  • 140 voltage control oscillator
  • the phase frequency detector 110 compares the reference signal and the feedback signal and outputs a phase difference signal.
  • the charge pump 120 supplies charge in proportion to the pulse width of the phase comparison signal, and the loop filter 130 varies the voltage by the change of the accumulated charge amount.
  • the voltage controlled oscillator 140 outputs a specific frequency based on the variable voltage, that is, the control voltage.
  • the signal output from the voltage controlled oscillator 150 is fed back to the phase frequency detector 110.
  • the phase frequency detector 120 compares only one of the rising edge or the falling edge of the reference signal and the feedback signal, and outputs a signal proportional to the phase difference.
  • analog phase locked loop 100 may additionally install a divider (not shown).
  • the divider (not shown) is located in the feedback path and divides the frequency of the output signal output from the voltage controlled oscillator 150.
  • the bandwidth of the analog phase locked loop needs to be widened.
  • the bandwidth of the phase-locked loop is typically referenced by a kind of sampling operation that detects the phase difference on the rising or falling edges of the reference and feedback signals in the analog phase-locked loop. It is limited to 1/10 or less of the signal frequency.
  • FIG. 2 is a diagram illustrating a schematic configuration of a conventional digital phase locked loop.
  • the conventional digital analog phase locked loop 200 includes a time-to-digital converter (TDC) 210, a digital loop filter 220, and a digital signal.
  • TDC time-to-digital converter
  • DCO digitally controlled oscillator
  • the time-digital converter 210 outputs a digital code corresponding to the phase difference between the rising edge of the reference signal and the feedback signal.
  • the digital loop filter 220 low-pass filters the digital code output from the time-digital converter 210 to provide a digital code for controlling the frequency of the digitally controlled oscillator 230.
  • the digital phase locked loop 300 may further include a divider (not shown).
  • the divider (not shown) is located in the feedback path and divides the frequency of the output signal output from the digitally controlled oscillator 340.
  • FIG. 3 is a diagram conceptually illustrating an operation waveform of a digital phase locked loop according to FIG. 2.
  • the time-digital converter 210 when the rising edge of the feedback signal is ahead of the rising edge of the reference signal, the time-digital converter 210 outputs a digital code corresponding to a negative decimal number, and the feedback signal compared to the rising edge of the reference signal. It is assumed that the time-to-digital converter 210 outputs a digital code corresponding to a positive decimal number when the rising edge of the image lags behind.
  • the time-to-digital converter 210 since the rising edge of the feedback signal is ahead of the rising edge of the reference signal, the time-to-digital converter 210 outputs a digital code corresponding to a negative decimal number, and the phase difference between the rising edges of the two signals increases as it goes backward. As a result, the absolute value of the output of the time-to-digital converter 210 is also reduced.
  • the digital loop filter 220 low-pass filters the output of the time-to-digital converter 210 to adjust the frequency of the digitally controlled oscillator 230 once every period of the reference signal.
  • the bandwidth of the prior art digital phase locked loop 200 is also limited to less than one tenth of the reference signal frequency to ensure stability.
  • the bandwidth of the digital phase locked loop is limited to 1/10 or less of the frequency of the reference signal.
  • the frequency of the reference signal is compared by comparing both the rising edge and the falling edge of the reference signal and the feedback signal.
  • the digital phase locked loop may include a first digital code corresponding to a rising edge phase difference signal that is a difference between a rising edge of the reference signal and the feedback signal, and a falling edge phase difference signal that is a difference between falling edges of the reference signal and the feedback signal.
  • a time-digital converter for outputting a second digital code corresponding to the?
  • a digital adder for performing an addition operation on the first digital code and the second digital code to output a third digital code;
  • a digital loop filter unit filtering the third digital code to output a first frequency control code at the rising edge of the reference signal and a second frequency control code at the falling edge of the reference signal;
  • a digital controlled oscillator outputting a specific frequency based on the first frequency control code and the second frequency control code.
  • the time-digital converter may output the first digital code and the second digital code within one period of the reference signal.
  • the time-digital converter includes: a time-digital converter A which receives the reference signal and the feedback signal and outputs the first digital code; A negative circuit A for receiving the reference signal and performing a NOT operation; A negative circuit B for receiving the feedback signal and performing a NOT operation; And a time-digital converter B receiving the output value of the negation circuit A and the output value of the negation circuit B and outputting the second digital code.
  • the digital loop filter unit may include a digital loop filter A for filtering the third digital code based on the reference signal to output the first frequency control code; And a digital loop filter B for filtering the third digital code based on the inverted signal of the reference signal to output the second frequency control code.
  • the falling edge which is the difference between the first digital code corresponding to the rising edge phase difference signal, which is the difference between the rising edge of the reference signal and the feedback signal, and the falling edge of the reference signal and the feedback signal.
  • a time-digital converter unit for outputting a second digital code corresponding to the phase difference signal;
  • a digital adder for performing an addition operation on the first digital code and the second digital code to output a third digital code;
  • a digital loop filter for low pass filtering the third digital code to output a frequency control code;
  • a digital controlled oscillator for outputting a specific frequency based on the frequency control code.
  • the digital phase locked loop according to the present invention has an advantage of having a high bandwidth by using rising and falling edges of the reference signal and the feedback signal.
  • 1 is a view showing a schematic configuration of a conventional analog phase locked loop.
  • FIG. 2 is a diagram illustrating a schematic configuration of a conventional digital phase locked loop.
  • FIG. 3 is a diagram conceptually illustrating an operation waveform of a digital phase locked loop according to FIG. 2.
  • FIG. 4 is a diagram illustrating a schematic configuration of a digital phase locked loop according to an embodiment of the present invention.
  • FIG. 5 is a diagram illustrating a schematic configuration of a digital loop filter according to an embodiment of the present invention.
  • FIG. 6 illustrates operation waveforms in an unlocked state of a digital phase locked loop according to an embodiment of the present invention.
  • FIG. 7 illustrates operation waveforms in a locked state of a digital phase locked loop according to an embodiment of the present invention.
  • FIG. 4 is a diagram illustrating a schematic configuration of a digital phase locked loop according to an embodiment of the present invention.
  • the digital phase locked loop 300 includes a time-to-digital converter (TDC) 410, a digital adder 420, and a digital loop filter.
  • TDC time-to-digital converter
  • DLF digital loop filter
  • DCO digitally controlled oscillator
  • the time-digital converter 410 compares the reference signal with the feedback signal and outputs a digital code corresponding to the phase difference.
  • the feedback signal may be a signal output from the digitally controlled oscillator 340.
  • the digital phase locked loop 300 may further include a divider (not shown) which is located in the feedback path and divides the signal output from the digitally controlled oscillator 340, and the feedback signal may be It may be an output signal of a divider (not shown).
  • the time-digital converter 410 may include a falling edge that is a difference between a first digital code corresponding to a rising edge phase difference signal, which is a difference between rising edges of a reference signal and a feedback signal, and falling edges of the reference signal and the feedback signal.
  • a second digital code corresponding to the edge phase difference signal is output. That is, the time-digital converter unit outputs the first digital code and the second digital code within one period of the reference signal.
  • the time-digital converter unit 410 includes two time-digital converters.
  • the time-digital converter unit 410 includes a time-digital converter A 411, a negative circuit A 412, a negative circuit B 413, and a time-digital converter B 414.
  • the time-digital converter A 411 receives the reference signal CLK REF and the feedback signal CLK FB and outputs a first digital code TDC OUT1 corresponding to the rising edge phase difference signal.
  • the NOT circuit A 412 receives a reference signal CLK REF and performs a NOT operation.
  • the negative circuit B 413 receives a feedback signal CLK FB and performs a NOT operation.
  • the time-digital converter B 414 receives the output value of the negative circuit A 412 and the output value of the negative circuit B 413 and outputs a second digital code TDC OUT2 corresponding to the falling edge phase difference signal. That is, the time-digital converter B 414 receives the inverted reference signal CLK REF and the inverted feedback signal CLK FB and outputs a second digital code TDC OUT2 corresponding to the inverted falling edge phase difference signal. do.
  • the digital adder 420 outputs a third digital code SUM OUT by performing an addition operation on the first digital code TDC OUT1 and the second digital code TDC OUT2 . Locking may be required if the duty rate is different, but the digital adder 420 is used for this purpose.
  • the digital loop filter unit 430 may filter, for example, low pass filtering the third digital code SUM OUT , and the first frequency control code DLF OUT1 at the rising edge of the reference signal CLK REF and the reference signal ( Output (ie, update) the second frequency control code DLF OUT2 at the falling edge of CLK REF ).
  • the digital loop filter unit 430 performs a low pass filtering on the third digital code SUM OUT under the control of the reference signal CLK REF to output the first frequency control code DLF OUT1 . 431 and a digital loop filter B 432 for filtering the third digital code SUM OUT and outputting the second frequency control code DLF OUT2 under the control of the inverted signal of the reference signal CLK REF . .
  • each of the digital loop filters 431 and 432 may be implemented in various forms.
  • the digital loop filters 431 and 432 may be implemented as a proportional path having a gain of kp and an integral path having a gain of ki. have. This can be commonly applied to the conventional digital phase locked loop and the digital phase locked loop 400 according to the present invention.
  • the digital controlled oscillator 440 outputs a specific frequency based on the first frequency control code DLF OUT1 and the second frequency control code DLF OUT2 .
  • the digital phase locked loop 400 causes the frequency of the digitally controlled oscillator 440 to be updated twice every one period of the reference signal CLK REF .
  • FIG. 6 illustrates operation waveforms in an unlocked state of a digital phase locked loop according to an embodiment of the present invention.
  • the time-digital converter 410 When the rising edge of the feedback signal CLK FB is ahead of the rising edge of the reference signal CLK REF , the time-digital converter 410 outputs a digital code corresponding to a negative decimal number, and the reference signal CLK REF. When the rising edge of the feedback signal CLK FB lags behind the rising edge of), it is assumed that the time-digital converter 410 outputs a digital code corresponding to a positive decimal number. In addition, it is assumed that the duty ratios of the reference signal CLK REF and the feedback signal CLK FB are different from each other, and both the rising edge and the falling edge of the feedback signal CLK FB are earlier than the reference signal CLK REF .
  • both the time-digital converter A 411 and the time-digital converter B 414 output a digital code corresponding to a negative decimal number.
  • the third digital code SUM OUT output from the digital adder 420 is updated at rising and falling edges of the reference signal CLK REF .
  • the digital loop filter A 431 updates the first frequency control code DLF OUT1 , which is a frequency control code of the digital control oscillator 440, at the rising edge of the reference signal CLK REF , and the digital loop filter B 432.
  • Updates the second frequency control code DLF OUT2 which is another frequency control code, on the falling edge of the reference signal CLK REF .
  • FIG. 7 illustrates operation waveforms in a locked state of a digital phase locked loop according to an embodiment of the present invention.
  • the digital phase-locked loop 400 operates in the same manner as the waveform shown in FIG. 5, and since the digital phase lock loop 400 is in a locked state, even if the outputs of the digital loop filter A 431 and the digital loop filter B 432 pass over time Does not change
  • the outputs of the time-digital converter A 411 and the time-digital converter B 412 are different from each other.
  • the digital phase locked loop 400 is locked with the opposite polarity and the same absolute value. That is, the phase difference between the rising edge and the falling edge of the reference signal CLK REF and the feedback signal CLK FB is locked in the same absolute value and opposite polarity.
  • the digital phase locked loop 400 compares both the phase difference between the rising edge of the reference signal CLK REF and the feedback signal CLK FB and the falling edge of the digital voltage controlled oscillator 340. It is characterized by controlling the frequency of), in this case, there is an advantage that can increase the bandwidth up to 1/5.
  • the digital loop filter unit 430 may output one frequency control code by performing low pass filtering on the third digital code SUM OUT .
  • the digitally controlled oscillator 440 may output a specific frequency based on one frequency control code.

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Abstract

신호의 상승 에지와 하강 에지를 이용하여 높은 대역폭을 가지는 디지털 위상 동기 루프가 개시된다. 개시된 디지털 위상 동기 루프는 기준 신호와 피드백 신호의 상승 에지 사이의 위상차와 하강 에지 사이의 위상차를 모두 비교하여 디지털 전압 제어 발진기의 주파수를 제어한다.

Description

신호의 상승 에지와 하강 에지를 이용하여 높은 대역폭을 가지는 디지털 위상 동기 루프
본 발명의 실시예들은 기준 신호와 피드백 신호의 상승 에지 및 하강 에지를 이용하여 높은 대역폭을 가지는 디지털 위상 동기 루프에 관한 것이다.
위상 동기 루프(Phase Locked Loop, PLL)는 외부로부터 입력되는 기준 신호(클럭 신호)에 응답하여 원하는 주파수 및 위상을 갖는 출력 신호를 발생시키는 주파수 궤환형 회로로서, 주파수 합성 회로나 클럭 복원 회로 등에 많이 사용되고 있다.
도 1은 종래의 아날로그 위상 동기 루프의 한 예로써, 전하 펌프형 위상 동기 루프의 개략적인 구성을 도시한 도면이다.
도 1을 참조하면, 종래의 아날로그 위상 동기 루프(100)는 위상 주파수 검출기(Phase Frequency Detector, PFD)(110), 전하 펌프(Charge Pump, CP)(120), 루프 필터(loop Filter)(130) 및 전압 제어 발진기(Voltage Control Oscillator)(140)를 포함한다.
위상 주파수 검출기(110)는 기준 신호 및 피드백 신호를 비교하여 위상차 신호를 출력한다. 전하 펌프(120)는 위상 비교 신호의 펄스폭에 비례하여 전하를 공급하고, 루프 필터(130)는 축적된 전하량의 변화로 전압을 가변한다. 전압 제어 발진기(140)는 가변된 전압 즉, 제어 전압에 기초하여 특정 주파수를 출력한다. 전압 제어 발진기(150)에서 출력된 신호는 피드백되어 위상 주파수 검출기(110)로 입력된다. 일반적으로 위상 주파수 검출기(120)는 기준 신호와 피드백 신호의 상승 에지 또는 하강 에지 중 하나만을 비교하여 그 위상 차에 비례하는 신호를 출력한다.
또한, 아날로그 위상 동기 루프(100)는 분주기(미도시)를 추가적으로 설치할 수 있다. 분주기(미도시)는 피드백 경로에 위치하며, 전압 제어 발진기(150)에서 출력된 출력 신호의 주파수를 분주한다.
종래의 아날로그 위상 동기 루프(100)에서, 위상 및 주파수 검출 속도를 향상시키기 위해서는 아날로그 위상 동기 루프의 대역폭을 넓혀야 한다. 하지만, 아날로그 위상 동기 루프에서 위상 차를 기준 신호와 피드백 신호의 상승 에지 또는 하강 에지 에서 검출하는 일종의 표본화 동작으로 인해 위상 동기 루프의 안정성(stability)을 보장하기 위해서는 위상 동기 루프의 대역폭이 통상적으로 기준 신호 주파수의 1/10 이하로 제한된다.
도 2는 종래의 디지털 위상 동기 루프의 개략적인 구성을 도시한 도면이다.
도 2를 참조하면, 종래의 디지털 아날로그 위상 동기 루프(200)는 시간-디지털 컨버터(TDC, Time-to-Digital Converter)(210), 디지털 루프 필터(DLF, Digital Loop Filter)(220) 및 디지털 제어 발진기(DCO, Digitally Controlled Oscillator)(230)를 포함한다.
시간-디지털 컨버터(210)는 기준 신호와 피드백 신호의 상승 에지 사이의 위상차와 대응되는 디지털 코드를 출력한다. 디지털 루프 필터(220)는 시간-디지털 컨버터(210)에서 출력된 디지털 코드를 로우 패스 필터링(low-pass filtering)하여 디지털 제어 발진기(230)의 주파수를 제어하기 위한 디지털 코드를 제공한다.
또한, 디지털 위상 동기 루프(300) 역시 분주기(미도시)를 추가적으로 설치할 수 있다. 분주기(미도시)는 피드백 경로에 위치하며, 디지털 제어 발진기(340)에서 출력된 출력 신호의 주파수를 분주한다.
도 3은 도 2에 따른 디지털 위상 동기 루프의 동작 파형을 개념적으로 도시한 도면이다.
도 3을 참조하면, 기준 신호의 상승 에지에 비해 피드백 신호의 상승 에지가 앞서는 경우 시간-디지털 컨버터(210)는 음의 십진수에 해당하는 디지털 코드를 출력하고, 기준 신호의 상승 에지에 비해 피드백 신호의 상승 에지가 뒤쳐지는 경우 시간-디지털 컨버터(210)는 양의 십진수에 해당하는 디지털 코드를 출력하는 것으로 가정한다.
이 경우, 기준 신호의 상승 에지에 비해 피드백 신호의 상승 에지가 앞서고 있으므로, 시간-디지털 컨버터(210)는 음의 십진수에 해당하는 디지털 코드를 출력하고, 뒤로 갈수록 두 신호의 상승 에지 사이의 위상차가 줄어들어 시간-디지털 컨버터(210)의 출력의 절대값도 줄어든다. 디지털 루프 필터(220)는 시간-디지털 컨버터(210)의 출력을 로우 패스 필터링하여 기준 신호의 매 주기마다 한 번씩 디지털 제어 발진기(230)의 주파수를 조절한다.
그러나, 아날로그 위상 동기 루프와 마찬가지로 종래 기술에 의한 디지털 위상 동기 루프(200)의 대역폭은 역시 안정성을 보장하기 위해 기준 신호 주파수의 1/10 이하가 되도록 제한된다.
상기한 바와 같이 종래 기술에 의하면 디지털 위상 동기 루프의 대역폭이 기준 신호의 주파수의 1/10 이하로 제한되는데, 본 발명에서는 기준 신호와 피드백 신호의 상승 에지 및 하강 에지를 모두 비교하여 기준 신호의 주파수의 1/10 이상의 대역폭을 갖더라도 안정성을 확보할 수 있는 디지털 위상 동기 루프를 제안하고자 한다.
본 발명의 다른 목적들은 하기의 실시예를 통해 당업자에 의해 도출될 수 있을 것이다.
상기한 목적을 달성하기 위해 본 발명의 바람직한 일 실시예에 따르면, 기준 신호와 피드백 신호의 상승 에지 사이의 위상차와 하강 에지 사이의 위상차를 모두 비교하여 디지털 전압 제어 발진기의 주파수를 제어하는 것을 특징으로 하는 디지털 위상 동기 루프가 제공된다.
상기 디지털 위상 동기 루프는, 상기 기준 신호 및 상기 피드백 신호의 상승 에지의 차이인 상승 에지 위상차 신호와 대응되는 제1 디지털 코드와, 상기 기준 신호 및 상기 피드백 신호의 하강 에지의 차이인 하강 에지 위상차 신호와 대응되는 제2 디지털 코드를 출력하는 시간-디지털 컨버터부; 상기 제1 디지털 코드와 상기 제2 디지털 코드에 대한 덧셈 연산을 수행하여 제3 디지털 코드를 출력하는 디지털 덧셈기; 상기 제3 디지털 코드를 필터링하여 상기 기준 신호의 상승 에지에서의 제1 주파수 제어 코드와, 상기 기준 신호의 하강 에지에서의 제2 주파수 제어 코드를 출력하는 디지털 루프 필터부; 및 상기 제1 주파수 제어 코드 및 상기 제2 주파수 제어 코드에 기초하여 특정 주파수를 출력하는 디지털 제어 발진기;를 포함할 수 있다.
상기 시간-디지털 컨버터부는 상기 기준 신호의 한 주기 내에서 상기 제1 디지털 코드 및 상기 제2 디지털 코드를 출력할 수 있다.
상기 시간-디지털 컨버터는 상기 기준 신호 및 상기 피드백 신호를 입력받아 상기 제1 디지털 코드를 출력하는 시간-디지털 컨버터 A; 상기 기준 신호를 입력받아 NOT 연산을 수행하는 부정 회로 A; 상기 피드백 신호를 입력받아 NOT 연산을 수행하는 부정 회로 B; 및 상기 부정 회로 A의 출력값 및 상기 부정 회로 B의 출력값을 입력받아 상기 제2 디지털 코드를 출력하는 시간-디지털 컨버터 B;를 포함할 수 있다.
상기 디지털 루프 필터부는 상기 기준 신호에 기초하여 상기 제3 디지털 코드를 필터링하여 상기 제1 주파수 제어 코드를 출력하는 디지털 루프 필터 A; 상기 기준 신호의 반전 신호에 기초하여 상기 제3 디지털 코드를 필터링하여 상기 제2 주파수 제어 코드를 출력하는 디지털 루프 필터 B;를 포함할 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 기준 신호 및 피드백 신호의 상승 에지의 차이인 상승 에지 위상차 신호와 대응되는 제1 디지털 코드와, 상기 기준 신호 및 상기 피드백 신호의 하강 에지의 차이인 하강 에지 위상차 신호와 대응되는 제2 디지털 코드를 출력하는 시간-디지털 컨버터부; 상기 제1 디지털 코드와 상기 제2 디지털 코드에 대한 덧셈 연산을 수행하여 제3 디지털 코드를 출력하는 디지털 덧셈기; 상기 제3 디지털 코드를 로우 패스 필터링하여 주파수 제어 코드를 출력하는 디지털 루프 필터; 및 상기 주파수 제어 코드에 기초하여 특정 주파수를 출력하는 디지털 제어 발진기;를 포함하는 것을 특징으로 하는 디지털 위상 동기 루프가 제공된다.
본 발명에 따른 디지털 위상 동기 루프는 기준 신호와 피드백 신호의 상승 에지 및 하강 에지를 이용하여 높은 대역폭을 가질 수 있는 장점이 있다.
도 1은 종래의 아날로그 위상 동기 루프의 개략적인 구성을 도시한 도면이다.
도 2는 종래의 디지털 위상 동기 루프의 개략적인 구성을 도시한 도면이다.
도 3은 도 2에 따른 디지털 위상 동기 루프의 동작 파형을 개념적으로 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 디지털 위상 동기 루프의 개략적인 구성을 도시한 도면이다.
도 5은 본 발명의 일 실시예에 따른 디지털 루프 필터의 개략적인 구성을 도시한 도면이다.
도 6은 본 발명의 일 실시예에 따른 디지털 위상 동기 루프의 언락(unlock) 상태에서의 동작 파형을 도시한 도면이다.
도 7은 본 발명의 일 실시예에 따른 디지털 위상 동기 루프의 락(lock) 상태에서의 동작 파형을 도시한 도면이다.
본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다. 또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
이하, 본 발명의 다양한 실시예들을 첨부된 도면을 참조하여 상술한다.
도 4는 본 발명의 일 실시예에 따른 디지털 위상 동기 루프의 개략적인 구성을 도시한 도면이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 디지털 위상 동기 루프(300)는 시간-디지털 컨버터부(TDC, Time-to-Digital Converter)(410), 디지털 덧셈기(420), 디지털 루프 필터부(DLF, Digital Loop Filter)(430) 및 디지털 제어 발진기(DCO, Digitally Controlled Oscillator)(440)를 포함한다.
시간-디지털 컨버터부(410)는 기준 신호와 피드백 신호를 비교하여 위상차와 대응되는 디지털 코드를 출력한다.
이 때, 도 3에 도시된 바와 같이 피드백 신호는 디지털 제어 발진기(340)에서 출력되는 신호일 수 있다. 한편, 또 다른 일례에 따르면, 디지털 위상 동기 루프(300)는 피드백 경로에 위치하며 디지털 제어 발진기(340)에서 출력되는 신호를 분주하는 분주기(미도시)를 추가적으로 구비할 수 있으며, 피드백 신호는 분주기(미도시)의 출력 신호일 수도 있다.
보다 상세하게 살펴보면, 시간-디지털 컨버터부(410)는 기준 신호 및 피드백 신호의 상승 에지의 차이인 상승 에지 위상차 신호와 대응되는 제1 디지털 코드와, 기준 신호 및 피드백 신호의 하강 에지의 차이인 하강 에지 위상차 신호와 대응되는 제2 디지털 코드를 출력한다. 즉, 시간-디지털 컨버터부는 기준 신호의 한 주기 내에서 제1 디지털 코드 및 제2 디지털 코드를 출력하며, 이를 위해, 시간-디지털 컨버터부(410)는 2개의 시간-디지털 컨버터를 포함한다.
세부적으로, 시간-디지털 컨버터부(410)는 시간-디지털 컨버터 A(411), 부정 회로 A(412), 부정 회로 B(413) 및 시간-디지털 컨버터 B(414)를 포함한다.
시간-디지털 컨버터 A(411)는 기준 신호(CLKREF) 및 피드백 신호(CLKFB)를 입력받아 상승 에지 위상차 신호와 대응되는 제1 디지털 코드(TDCOUT1)를 출력한다.
부정 회로(NOT circuit) A(412)는 기준 신호(CLKREF)를 입력받아 NOT 연산을 수행하며, 부정 회로 B(413)는 피드백 신호(CLKFB)를 입력받아 NOT 연산을 수행한다. 그리고, 시간-디지털 컨버터 B(414)는 부정 회로 A(412)의 출력값 및 부정 회로 B(413)의 출력값을 입력받아 하강 에지 위상차 신호와 대응되는 제2 디지털 코드(TDCOUT2)를 출력한다. 즉, 시간-디지털 컨버터 B (414)는 반전된 기준 신호(CLKREF) 및 반전된 피드백 신호(CLKFB)를 입력받아 반전된 하강 에지 위상차 신호와 대응되는 제2 디지털 코드(TDCOUT2)를 출력한다.
다음으로, 디지털 덧셈기(420)는 제1 디지털 코드(TDCOUT1)와 제2 디지털 코드(TDCOUT2)에 대한 덧셈 연산을 수행하여 제3 디지털 코드(SUMOUT)를 출력한다. 듀티 레이트(duty rate)가 다른 경우 locking이 필요할 수 있는데, 디지털 덧셈기(420)는 상기 목적을 위해 사용된다.
디지털 루프 필터부(430)는 제3 디지털 코드(SUMOUT)를 필터링, 일례로 로우 패스 필터링하여 기준 신호(CLKREF)의 상승 에지에서의 제1 주파수 제어 코드(DLFOUT1)와, 기준 신호(CLKREF)의 하강 에지에서의 제2 주파수 제어 코드(DLFOUT2)를 출력(즉, 업데이트)한다.
세부적으로, 디지털 루프 필터부(430)는 기준 신호(CLKREF)의 제어 하에, 제3 디지털 코드(SUMOUT)를 로우 패스 필터링하여 제1 주파수 제어 코드(DLFOUT1)를 출력하는 디지털 루프 필터 A(431) 및 기준 신호(CLKREF)의 반전 신호의 제어 하에, 제3 디지털 코드(SUMOUT)를 필터링하여 제2 주파수 제어 코드(DLFOUT2)를 출력하는 디지털 루프 필터 B(432)를 포함한다.
한편, 디지털 루프 필터들(431, 432) 각각은 다양한 형태로 구현할 수 있는데, 일반적으로는 도 5에 표시한 것과 같이 kp의 gain을 갖는 proportional path와, ki의 gain을 갖는 integral path로 구현될 수 있다. 이는 종래 기술에 의한 디지털 위상 동기 루프와 본 발명에 따른 디지털 위상 동기 루프(400)에 공통적으로 적용할 수 있다.
그리고, 디지털 제어 발진기(440)는 제1 주파수 제어 코드(DLFOUT1) 및 제2 주파수 제어 코드(DLFOUT2)에 기초하여 특정 주파수를 출력한다.
즉, 본 발명의 일 실시예에 따르면, 디지털 위상 동기 루프(400)는 기준 신호(CLKREF)의 한 주기마다 디지털 제어 발진기(440)의 주파수가 2번씩 업데이트 되도록 한다.
이하, 도 6 및 도 7를 참조하여, 디지털 위상 동기 루프(400)의 동작을 보다 상세하게 설명하기로 한다.
도 6은 본 발명의 일 실시예에 따른 디지털 위상 동기 루프의 언락(unlock) 상태에서의 동작 파형을 도시한 도면이다.
기준 신호(CLKREF)의 상승 에지에 비해 피드백 신호(CLKFB)의 상승 에지가 앞서 있을 경우 시간-디지털 컨버터부(410)는 음의 십진수에 해당하는 디지털 코드를 출력하고, 기준 신호(CLKREF)의 상승 에지에 비해 피드백 신호(CLKFB)의 상승 에지가 뒤쳐져 있을 경우 시간-디지털 컨버터부(410)는 양의 십진수에 해당하는 디지털 코드를 출력하는 것으로 가정한다. 또한, 기준 신호(CLKREF)와 피드백 신호(CLKFB)의 듀티 비율은 서로 다르고, 기준 신호(CLKREF)에 비해 피드백 신호(CLKFB)의 상승 에지와 하강 에지 모두 앞선 경우로 가정한다.
이 경우, 시간-디지털 컨버터 A(411)와 시간-디지털 컨버터 B(414) 모두 음의 십진수에 해당하는 디지털 코드를 출력하고 있다. 그리고, 디지털 덧셈기(420)에서 출력된 제3 디지털 코드(SUMOUT)는 기준 신호(CLKREF)의 상승 에지와 하강 에지에서 값이 업데이트된다. 또한, 디지털 루프 필터 A(431)는 기준 신호(CLKREF)의 상승 에지에서 디지털 제어 발진기(440)의 주파수 제어 코드인 제1 주파수 제어 코드(DLFOUT1)을 업데이트하고, 디지털 루프 필터 B(432)는 기준 신호(CLKREF)의 하강 에지에서 또 하나의 주파수 제어 코드인 제2 주파수 제어 코드(DLFOUT2)을 업데이트한다.
도 7은 본 발명의 일 실시예에 따른 디지털 위상 동기 루프의 락(lock) 상태에서의 동작 파형을 도시한 도면이다.
이 때, 도 5에 표시한 파형과 동일한 방식으로 디지털 위상 동기 루프(400)가 동작하는데, 락 상태에 있으므로 디지털 루프 필터 A(431) 및 디지털 루프 필터 B(432)의 출력이 시간이 지나더라도 변하지 않는다. 기준 신호(CLKREF)과 피드백 신호(CLKFB)의 듀티 비율이 동일하지 않을 경우에는 도 6에 도시된 바와 같이 시간-디지털 컨버터 A(411)와 시간-디지털 컨버터 B(412)의 출력이 서로 반대의 극성을 갖고 절대값은 동일한 상태에서 디지털 위상 동기 루프(400)가 락된다. 즉, 기준 신호(CLKREF)과 피드백 신호(CLKFB)의 상승 에지 사이의 위상차와 하강 에지 사이의 위상차가 절대값은 같고 극성은 반대인 상태에서 락된다.
정리하면, 본 발명에 따른 디지털 위상 고정 루프(400)는 기준 신호(CLKREF)과 피드백 신호(CLKFB)의 상승 에지 사이의 위상차와 하강 에지 사이의 위상차를 모두 비교하여 디지털 전압 제어 발진기(340)의 주파수를 제어하는 것을 특징으로 하며, 이 경우 대역폭을 최대 1/5까지 크게 할 수 있는 장점이 있다.
한편, 도 4에 도시하지 않았지만, 본 발명의 다른 실시예에 따르면, 디지털 루프 필터부(430)는 제3 디지털 코드(SUMOUT)를 로우 패스 필터링하여 하나의 주파수 제어 코드를 출력할 수 있다. 이 경우, 디지털 제어 발진기(440)는 하나의 주파수 제어 코드에 기초하여 특정 주파수를 출력할 수도 있다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

Claims (6)

  1. 기준 신호와 피드백 신호의 상승 에지 사이의 위상차와 하강 에지 사이의 위상차를 모두 비교하여 디지털 전압 제어 발진기의 주파수를 제어하는 것을 특징으로 하는 디지털 위상 동기 루프.
  2. 제1항에 있어서,
    상기 디지털 위상 동기 루프는,
    상기 기준 신호 및 상기 피드백 신호의 상승 에지의 차이인 상승 에지 위상차 신호와 대응되는 제1 디지털 코드와, 상기 기준 신호 및 상기 피드백 신호의 하강 에지의 차이인 하강 에지 위상차 신호와 대응되는 제2 디지털 코드를 출력하는 시간-디지털 컨버터부;
    상기 제1 디지털 코드와 상기 제2 디지털 코드에 대한 덧셈 연산을 수행하여 제3 디지털 코드를 출력하는 디지털 덧셈기;
    상기 제3 디지털 코드를 필터링하여 상기 기준 신호의 상승 에지에서의 제1 주파수 제어 코드와, 상기 기준 신호의 하강 에지에서의 제2 주파수 제어 코드를 출력하는 디지털 루프 필터부; 및
    상기 제1 주파수 제어 코드 및 상기 제2 주파수 제어 코드에 기초하여 특정 주파수를 출력하는 디지털 제어 발진기;를 포함하는 것을 특징으로 하는 디지털 위상 동기 루프.
  3. 제2항에 있어서,
    상기 시간-디지털 컨버터부는 상기 기준 신호의 한 주기 내에서 상기 제1 디지털 코드 및 상기 제2 디지털 코드를 출력하는 것을 특징으로 하는 디지털 위상 동기 루프.
  4. 제2항에 있어서,
    상기 시간-디지털 컨버터는
    상기 기준 신호 및 상기 피드백 신호를 입력받아 상기 제1 디지털 코드를 출력하는 시간-디지털 컨버터 A;
    상기 기준 신호를 입력받아 NOT 연산을 수행하는 부정 회로 A;
    상기 피드백 신호를 입력받아 NOT 연산을 수행하는 부정 회로 B; 및
    상기 부정 회로 A의 출력값 및 상기 부정 회로 B의 출력값을 입력받아 상기 제2 디지털 코드를 출력하는 시간-디지털 컨버터 B;를 포함하는 것을 특징으로 하는 디지털 위상 동기 루프.
  5. 제2항에 있어서,
    상기 디지털 루프 필터부는
    상기 기준 신호에 기초하여 상기 제3 디지털 코드를 필터링하여 상기 제1 주파수 제어 코드를 출력하는 디지털 루프 필터 A;
    상기 기준 신호의 반전 신호에 기초하여 상기 제3 디지털 코드를 필터링하여 상기 제2 주파수 제어 코드를 출력하는 디지털 루프 필터 B;를 포함하는 것을 특징으로 하는 디지털 위상 동기 루프.
  6. 기준 신호 및 피드백 신호의 상승 에지의 차이인 상승 에지 위상차 신호와 대응되는 제1 디지털 코드와, 상기 기준 신호 및 상기 피드백 신호의 하강 에지의 차이인 하강 에지 위상차 신호와 대응되는 제2 디지털 코드를 출력하는 시간-디지털 컨버터부;
    상기 제1 디지털 코드와 상기 제2 디지털 코드에 대한 덧셈 연산을 수행하여 제3 디지털 코드를 출력하는 디지털 덧셈기;
    상기 제3 디지털 코드를 로우 패스 필터링하여 주파수 제어 코드를 출력하는 디지털 루프 필터; 및
    상기 주파수 제어 코드에 기초하여 특정 주파수를 출력하는 디지털 제어 발진기;를 포함하는 것을 특징으로 하는 디지털 위상 동기 루프.
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