WO2017046673A1 - 電極および半導体装置の作製方法 - Google Patents

電極および半導体装置の作製方法 Download PDF

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semiconductor
electrode
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笹川慎也
栃林克明
飯田裕太
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Definitions

  • the present invention relates to, for example, a transistor and a semiconductor device, and a manufacturing method thereof.
  • the present invention relates to, for example, a display device, a light-emitting device, a lighting device, a power storage device, a storage device, a processor, and an electronic device.
  • the present invention relates to a method for manufacturing a display device, a liquid crystal display device, a light-emitting device, a memory device, and an electronic device.
  • the present invention relates to a driving method of a semiconductor device, a display device, a liquid crystal display device, a light-emitting device, a memory device, or an electronic device.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of one embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method.
  • one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
  • a semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • a display device, a light-emitting device, a lighting device, an electro-optical device, a semiconductor circuit, and an electronic device may include a semiconductor device.
  • An oxide semiconductor can be formed by a sputtering method or the like, and thus can be used for a semiconductor of a transistor included in a large display device.
  • a transistor including an oxide semiconductor can be used by improving part of a production facility for a transistor using amorphous silicon, and thus has an advantage of suppressing capital investment.
  • a transistor using an oxide semiconductor is known to have extremely small leakage current in a non-conduction state.
  • a low power consumption CPU using a characteristic in which a transistor including an oxide semiconductor has low leakage current is disclosed (see Patent Document 1).
  • Patent Document 2 a method in which a transistor using an oxide film semiconductor is formed by embedding a gate electrode in an opening is disclosed (see Patent Document 2 and Patent Document 3).
  • An object is to provide a fine transistor. Another object is to provide a transistor with low parasitic capacitance. Another object is to provide a transistor with high frequency characteristics. Another object is to provide a transistor with favorable electrical characteristics. Another object is to provide a transistor with stable electrical characteristics. Another object is to provide a transistor with a large on-state current. Another object is to provide a transistor with a low off-state current. Another object is to provide a novel transistor. Another object is to provide a semiconductor device including the transistor. Another object is to provide a semiconductor device with high operating speed. Another object is to provide a highly integrated semiconductor device. Another object is to provide a novel semiconductor device. Another object is to provide a module including the semiconductor device. Another object is to provide an electronic device including the semiconductor device or the module.
  • an insulating layer is formed over the first conductive layer, a mask layer is formed over the insulating layer, a resist mask is formed over the mask layer by a lithography method, and the resist mask is formed on a side surface of the resist mask.
  • a product is formed, an opening is formed in the mask layer by etching the mask layer using the resist mask and the product as an etching mask, and the insulating layer is formed as a first conductive layer using the mask layer as an etching mask.
  • An electrode manufacturing method is characterized by forming an opening in an insulating layer by etching until reaching the upper surface of the layer, and forming a second conductive layer in the opening.
  • One embodiment of the present invention is the method for manufacturing an electrode according to (1), in which the product is formed by plasma treatment using a gas containing carbon and fluorine.
  • One embodiment of the present invention is the method for manufacturing an electrode according to (1) or (2), in which the first conductive layer is a conductor containing tungsten.
  • the insulating layer is formed by forming a first insulator, forming a first metal oxide over the first insulator, and forming a second metal over the first metal oxide.
  • An insulator is formed, a second metal oxide is formed on the second insulator, a third insulator is formed on the second metal oxide, and the third insulator is formed on the third insulator.
  • a fourth insulator is formed, a third metal oxide is formed on the fourth insulator, and a fifth insulator is formed on the third metal oxide.
  • One embodiment of the present invention is the electrode manufacturing method according to (4), in which the first metal oxide is a metal oxide containing hafnium.
  • the second metal oxide and the third metal oxide are metal oxides containing aluminum. is there.
  • the first insulator is formed, the second insulator is formed over the first insulator, and the first metal oxide is formed over the second insulator.
  • One embodiment of the present invention is the method for manufacturing an electrode according to (7), wherein the first metal oxide is a metal oxide containing aluminum.
  • the insulating layer is formed by forming a first insulator, forming a first metal oxide over the first insulator, and forming a second metal over the first metal oxide.
  • One embodiment of the present invention is the method for manufacturing an electrode according to (9), in which the first metal oxide is a metal oxide containing aluminum.
  • One embodiment of the present invention is a method for manufacturing a semiconductor device, in which the semiconductor device includes a wiring layer and a transistor, the transistor includes a source electrode, a drain electrode, and a gate electrode, and the wiring layer includes a source electrode, It is electrically connected to the drain electrode or the gate electrode through a plug electrode, and the plug electrode is manufactured by using the electrode manufacturing method according to any one of (1) to (10).
  • This is a method for manufacturing a semiconductor device.
  • One embodiment of the present invention is a method for manufacturing a module, wherein the module is an electrode manufactured using the method for manufacturing an electrode according to any one of (1) to (10), or (11).
  • a method for manufacturing a module comprising: a semiconductor device manufactured using the method for manufacturing a semiconductor device; and a printed circuit board.
  • One embodiment of the present invention is a method for manufacturing an electronic device, and the electronic device includes an electrode manufactured using the method for manufacturing an electrode according to any one of (1) to (10), and (11)
  • An electronic device comprising: a semiconductor device manufactured using the method for manufacturing a semiconductor device described above; or a module manufactured using the method for manufacturing a module described in (12); and a speaker or an operation key. This is a manufacturing method.
  • the oxide semiconductor may be replaced with another semiconductor.
  • a fine transistor can be provided.
  • a transistor with low parasitic capacitance can be provided.
  • a transistor with high frequency characteristics can be provided.
  • a transistor with favorable electrical characteristics can be provided.
  • a transistor with stable electric characteristics can be provided.
  • a transistor with a large on-state current can be provided.
  • a transistor with low off-state current can be provided.
  • a novel transistor can be provided.
  • a semiconductor device including the transistor can be provided.
  • a semiconductor device with high operating speed can be provided.
  • a highly integrated semiconductor device can be provided.
  • a novel semiconductor device can be provided.
  • a module including the semiconductor device can be provided.
  • an electronic device including the semiconductor device or the module can be provided.
  • FIG. 14 is a cross-sectional view of a device including an electrode according to one embodiment of the present invention.
  • FIG. 6 is a cross-sectional view illustrating a method for manufacturing an electrode according to one embodiment of the present invention.
  • FIG. 6 is a cross-sectional view illustrating a method for manufacturing an electrode according to one embodiment of the present invention.
  • FIG. 6 is a cross-sectional view illustrating a method for manufacturing an electrode according to one embodiment of the present invention.
  • FIG. 6 is a cross-sectional view illustrating a method for manufacturing an electrode according to one embodiment of the present invention.
  • 4A and 4B are a top view and cross-sectional views illustrating a transistor according to one embodiment of the present invention.
  • 4A and 4B are a top view and cross-sectional views illustrating a transistor according to one embodiment of the present invention.
  • 4A and 4B are a top view and cross-sectional views illustrating a transistor according to one embodiment of the present invention.
  • 4A and 4B are a top view and cross-sectional views illustrating a transistor according to one embodiment of the present invention.
  • 4A and 4B are a top view and cross-sectional views illustrating a transistor according to one embodiment of the present invention.
  • FIG. 6 is a cross-sectional view illustrating a transistor according to one embodiment of the present invention.
  • FIGS. Sectional TEM image of CAAC-OS, planar TEM image and image analysis image thereof.
  • FIG. 6 shows changes in crystal parts of an In—Ga—Zn oxide due to electron irradiation.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • FIG. 10 is a circuit diagram of a memory device according to one embodiment of the present invention.
  • FIG. 6 is a cross-sectional view illustrating a semiconductor device according to one embodiment of the present invention.
  • FIG. 10 is a circuit diagram of a memory device according to one embodiment of the present invention.
  • FIG. 6 is a cross-sectional view illustrating a semiconductor device according to one embodiment of the present invention.
  • FIG. 6 is a cross-sectional view illustrating a semiconductor device according to one embodiment of the present invention.
  • 6A and 6B are a circuit diagram and a cross-sectional view illustrating a semiconductor device according to one embodiment of the present invention.
  • FIG. 10 is a block diagram illustrating a CPU according to one embodiment of the present invention.
  • FIG. 10 is a circuit diagram of a memory element according to one embodiment of the present invention.
  • the top view which shows an imaging device.
  • the top view which shows the pixel of an imaging device.
  • Sectional drawing which shows an imaging device.
  • FIG. 6 illustrates a configuration example of an RF tag.
  • 4A and 4B are a circuit diagram, a top view, and a cross-sectional view illustrating a semiconductor device according to one embodiment of the present invention.
  • 6A and 6B are a circuit diagram and a cross-sectional view illustrating a semiconductor device according to one embodiment of the present invention.
  • 4A and 4B are a block diagram, a circuit diagram, and a waveform diagram for illustrating one embodiment of the present invention.
  • 6A and 6B are a circuit diagram and a timing chart for illustrating one embodiment of the present invention.
  • FIG. 10 is a circuit diagram illustrating one embodiment of the present invention.
  • FIG. 10 is a circuit diagram illustrating one embodiment of the present invention.
  • FIG. 10 is a circuit diagram illustrating one embodiment of the present invention.
  • FIG. 10 is a circuit diagram illustrating one embodiment of the present invention.
  • FIG. 10 is a circuit diagram illustrating one embodiment of the present invention.
  • FIG. 10 is a circuit diagram illustrating one embodiment of the present invention.
  • FIG. 10 is a circuit diagram illustrating one embodiment of the present invention.
  • FIG. 10 is a circuit diagram illustrating one embodiment of the present invention.
  • FIG. 14 illustrates an electronic device according to one embodiment of the present invention.
  • FIG. 14 illustrates an electronic device according to one embodiment of the present invention.
  • FIG. 14 illustrates an electronic device according to one embodiment of the present invention.
  • 6 illustrates an example of using an RF tag according to one embodiment of the present invention.
  • the cross-sectional SEM image of an Example The cross-sectional SEM image of an Example.
  • the cross-sectional SEM image of an Example. The cross-sectional SEM image of an Example.
  • the shape of an object is defined by “diameter”, “particle diameter”, “size”, “size”, “width”, etc., the length of one side in the smallest cube in which the object fits Alternatively, it may be read as the equivalent circle diameter in one cross section of the object.
  • the equivalent circle diameter in one cross section of an object refers to the diameter of a perfect circle having an area equal to that of one cross section of the object.
  • a voltage often indicates a potential difference between a certain potential and a reference potential (for example, a ground potential (GND) or a source potential).
  • a reference potential for example, a ground potential (GND) or a source potential.
  • a voltage can be rephrased as a potential.
  • the impurity of the semiconductor means, for example, a component other than the main component constituting the semiconductor.
  • an element having a concentration of less than 0.1 atomic% is an impurity.
  • impurities for example, semiconductor DOS (Density of State) may be formed, carrier mobility may be reduced, and crystallinity may be reduced.
  • examples of impurities that change the characteristics of the semiconductor include Group 1 elements, Group 2 elements, Group 14 elements, Group 15 elements, and transition metals other than the main component.
  • hydrogen also included in water
  • lithium, sodium, silicon, boron, phosphorus, carbon, nitrogen and the like are examples of impurities that change the characteristics of the semiconductor.
  • oxygen vacancies may be formed by mixing impurities such as hydrogen, for example.
  • impurities such as hydrogen, for example.
  • examples of impurities that change the characteristics of the semiconductor include group 1 elements, group 2 elements, group 13 elements, and group 15 elements excluding oxygen and hydrogen.
  • the channel length refers to, for example, a region where a semiconductor (or a portion where current flows in the semiconductor when the transistor is on) and a gate electrode overlap with each other in a top view of the transistor, or a region where a channel is formed
  • the channel length is not necessarily the same in all regions. That is, the channel length of one transistor may not be fixed to one value. Therefore, in this specification, the channel length is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
  • the channel width is, for example, a region in which a semiconductor (or a portion in which a current flows in the semiconductor when the transistor is on) and a gate electrode overlap each other, or a source and a drain in a region where a channel is formed. This is the length of the part. Note that in one transistor, the channel width is not necessarily the same in all regions. That is, the channel width of one transistor may not be fixed to one value. Therefore, in this specification, the channel width is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
  • the channel width in a region where a channel is actually formed (hereinafter referred to as an effective channel width) and the channel width shown in a top view of the transistor (hereinafter, apparent channel width). May be different).
  • the effective channel width is larger than the apparent channel width shown in the top view of the transistor, and the influence may not be negligible.
  • the ratio of the channel region formed on the side surface of the semiconductor may be large. In that case, the effective channel width in which the channel is actually formed is larger than the apparent channel width shown in the top view.
  • an apparent channel width which is a length of a portion where a source and a drain face each other in a region where a semiconductor and a gate electrode overlap with each other is expressed as “enclosed channel width ( SCW: Surrounded Channel Width).
  • SCW Surrounded Channel Width
  • channel width in the case where the term “channel width” is simply used, it may denote an enclosed channel width or an apparent channel width.
  • channel width in the case where the term “channel width” is simply used, it may denote an effective channel width. Note that the channel length, channel width, effective channel width, apparent channel width, enclosed channel width, and the like can be determined by obtaining a cross-sectional TEM image and analyzing the image. it can.
  • the calculation may be performed using the enclosed channel width. In that case, the value may be different from that calculated using the effective channel width.
  • A when A is described as having a shape protruding from B, in a top view or a cross-sectional view, it indicates that at least one end of A has a shape that is outside of at least one end of B. There is a case. Therefore, when it is described that A has a shape protruding from B, for example, in a top view, it can be read that one end of A has a shape outside of one end of B.
  • parallel refers to a state in which two straight lines are arranged at an angle of ⁇ 10 ° to 10 °. Therefore, the case of ⁇ 5 ° to 5 ° is also included.
  • substantially parallel means a state in which two straight lines are arranged at an angle of ⁇ 30 ° to 30 °.
  • Vertical refers to a state in which two straight lines are arranged at an angle of 80 ° to 100 °. Therefore, the case of 85 ° to 95 ° is also included.
  • substantially vertical means a state in which two straight lines are arranged at an angle of 60 ° to 120 °.
  • FIG. 1 is a cross-sectional view of an apparatus including an electrode according to one embodiment of the present invention.
  • the conductive layer 110 over the insulating layer 105, the insulating layer 160 over the conductive layer 110, and the insulating layer 160 have openings, and the conductive layers 170 and 172 are disposed in the openings. Electrode.
  • the insulating layer 105 is formed.
  • the insulating layer 105 can be formed over the substrate, the conductive layer, or the semiconductor device.
  • the insulating layer 105 is formed by a sputtering method, a chemical vapor deposition (CVD) method, a molecular beam epitaxy (MBE) method, a pulsed laser deposition (PLD: Pulsed Laser Deposition) method, or an atomic layer.
  • the deposition can be performed using an ALD (Atomic Layer Deposition) method or the like.
  • the CVD method can be classified into a plasma CVD (PECVD: Plasma Enhanced CVD) method using plasma, a thermal CVD (TCVD: Thermal CVD) method using heat, a photo CVD (Photo CVD) method using light, and the like.
  • PECVD Plasma Enhanced CVD
  • TCVD Thermal CVD
  • Photo CVD Photo CVD
  • MCVD Metal CVD
  • MOCVD Metal Organic CVD
  • the thermal CVD method is a film formation method that can reduce plasma damage to an object to be processed because plasma is not used.
  • a wiring, an electrode, an element (a transistor, a capacitor, or the like) included in the semiconductor device may be charged up by receiving electric charge from plasma.
  • a wiring, an electrode, an element, or the like included in the semiconductor device may be destroyed by the accumulated charge.
  • plasma damage during film formation does not occur, so that a film with few defects can be obtained.
  • the ALD method is also a film forming method that can reduce plasma damage to an object to be processed.
  • the ALD method does not cause plasma damage during film formation, a film with few defects can be obtained.
  • the CVD method and the ALD method are film forming methods in which a film is formed by a reaction on the surface of an object to be processed, unlike a film forming method in which particles emitted from a target or the like are deposited. Therefore, it is a film forming method that is not easily affected by the shape of the object to be processed and has good step coverage.
  • the ALD method has excellent step coverage and excellent thickness uniformity, and thus is suitable for covering the surface of an opening having a high aspect ratio.
  • the ALD method since the ALD method has a relatively low film formation rate, it may be preferable to use it in combination with another film formation method such as a CVD method with a high film formation rate.
  • the composition of the obtained film can be controlled by the flow rate ratio of the source gases.
  • a film having an arbitrary composition can be formed depending on the flow rate ratio of the source gases.
  • a film whose composition is continuously changed can be formed by changing the flow rate ratio of the source gas while forming the film.
  • metal oxide such as aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, or tantalum oxide, silicon oxide, silicon oxynitride, nitriding oxide Silicon or silicon nitride may be used. Further, the insulating layer 105 may be a multilayer film by appropriately forming one or more insulators as described above.
  • a conductive layer 110 is formed over the insulating layer 105.
  • the conductive layer 110 tantalum nitride, tungsten nitride, titanium nitride, or the like can be used. Alternatively, a stacked film of tantalum, tungsten, titanium, molybdenum, aluminum, copper, or molybdenum tungsten alloy can be used.
  • the conductive layer 110 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. Note that the conductive layer 110 may be formed using a lithography method.
  • the insulating layer 115 is formed over the conductive layer 110.
  • the insulating layer 115 can be formed by a method similar to that for the insulating layer 105.
  • metal oxide such as aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, or tantalum oxide, silicon oxide, silicon oxynitride, Silicon nitride oxide, silicon nitride, or the like may be used.
  • the insulating layer 115 may be a multilayer film formed by appropriately selecting one or more insulators from the above.
  • the first mask layer 120 is formed over the insulating layer 115.
  • the first mask layer tantalum nitride, tungsten nitride, titanium nitride, tantalum, tungsten, titanium, molybdenum, aluminum, copper, a molybdenum tungsten alloy, or the like can be used.
  • the first mask layer 120 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a second mask layer 125 is formed over the first mask layer 120.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, or the like may be used.
  • the second mask layer can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like (see FIG. 2A).
  • an organic film 130 is formed on the second mask layer 125 by using a coating method or the like.
  • a resist 135 is applied over the organic film 130 by a coating method or the like (see FIG. 2B).
  • the organic film 130 may improve the adhesion between the second mask layer 125 and the resist 135 through the organic film 130.
  • the organic film 130 may not be used.
  • a resist mask 140 having openings is formed using a lithography method.
  • the dimension of the opening of the resist mask 140 is expressed as a dimension 140S (see FIG. 3A).
  • a resist is exposed through a mask.
  • a resist mask is formed by removing or leaving the exposed region using a developer.
  • a conductor, a semiconductor, an insulator, or the like can be processed into a desired shape by etching through the resist mask.
  • the resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like.
  • an immersion technique may be used in which exposure is performed by filling a liquid (for example, water) between the substrate and the projection lens.
  • an electron beam or an ion beam may be used.
  • a mask is not necessary when an electron beam or an ion beam is used.
  • the resist mask is removed by performing a dry etching process such as ashing, performing a wet etching process, performing a wet etching process in addition to the dry etching process, or performing a dry etching process in addition to the wet etching process. be able to.
  • a capacitively coupled plasma (CCP) etching apparatus having parallel plate electrodes can be used as the dry etching apparatus.
  • the capacitively coupled plasma etching apparatus having parallel plate electrodes may be configured to apply a high frequency power source to one of the parallel plate electrodes.
  • a configuration in which a plurality of different high-frequency power supplies are applied to one electrode of the parallel plate electrode may be employed.
  • mold electrode may be sufficient.
  • mold electrode may be sufficient.
  • a dry etching apparatus having a high-density plasma source can be used.
  • an inductively coupled plasma (ICP) etching apparatus can be used as the dry etching apparatus having a high-density plasma source.
  • the product 137 is preferably a product containing carbon and fluorine.
  • the product 137 By forming the product 137 on the side surface of the resist mask 140 and the side surface of the organic material film 145, it is possible to form an opening that is reduced by the film thickness of the product 137 formed on the side surface from the dimension 140S of the opening. .
  • the dimension of the reduced opening is represented as dimension 145S.
  • the above dry etching apparatus is preferably used.
  • the gas used for the plasma treatment for example, C 4 F 6 gas, C 2 F 6 gas, C 4 F 8 gas, CF 4 gas, SF 6 gas, CHF 3 gas, or the like may be used alone or in combination of two or more gases. Can be used.
  • oxygen gas, helium gas, argon gas, hydrogen gas, or the like can be appropriately added to the above gas.
  • a gas capable of generating a product containing carbon and fluorine by a plasma containing carbon and fluorine for example, it is preferable to use a gas in which helium gas, argon gas, hydrogen gas, or the like is appropriately added to any one of C 4 F 6 gas, C 4 F 8 gas, or CHF 3 gas.
  • the second mask layer 125 and the first mask layer 120 are etched using the resist mask 140, the organic material film 145, and the product 137 as an etching mask, and the second mask layer 150 and the first mask layer 155 are formed.
  • the resist mask 140, the organic film 145, and the product 137 are etched and disappeared during the etching of the second mask layer 125 and the first mask layer 120.
  • a dimension of the bottom portion of the first mask layer 155 is represented as a dimension 155S (see FIG. 4A).
  • the insulating layer 115 is etched until it reaches the upper surface of the conductive layer 110, so that the insulating layer 160 having an opening is formed.
  • the second mask layer 150 is etched and thinned. Or it may disappear.
  • the size 160S of the bottom of the opening of the insulating layer 160 is smaller than the size 155s of the bottom of the mask layer 155 (see FIG. 4B).
  • the conductive layer 165 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductive layer 165 is formed so as to fill the opening formed in the insulating layer 160. Therefore, it is preferable to use the CVD method (particularly the MCVD method).
  • the conductive layer 165 is a multilayer of a conductor formed by the ALD method and a conductor formed by the MCVD method.
  • a film may be preferable.
  • titanium nitride may be formed by an ALD method, and then tungsten may be formed by an MCVD method (see FIG. 5).
  • CMP chemical mechanical polishing
  • FIG. 6A to 6C are a top view and cross-sectional views of a semiconductor device according to one embodiment of the present invention.
  • FIG. 6A is a top view.
  • 6B is a cross-sectional view corresponding to the dashed-dotted line A1-A2 illustrated in FIG.
  • FIG. 6C is a cross-sectional view corresponding to the dashed-dotted line A3-A4 illustrated in FIG. Note that in the top view of FIG. 6A, some elements are omitted for clarity.
  • this transistor includes an insulator 401 over a substrate 400 and an insulator 301 over the insulator 401.
  • the insulator 301 has an opening, and the conductor 310a and the conductor 310b are disposed in the opening.
  • this transistor includes the insulator 302 over the insulator 301 and the conductors 310a and 310b, the insulator 303 over the insulator 302, the insulator 402 over the insulator 303, and the insulator 402.
  • a conductor 433 is embedded in the first opening
  • a conductor 431 is embedded in the second opening
  • a conductor 429 is embedded in the third opening
  • a conductor is formed in the fourth opening.
  • a conductor 437 is embedded.
  • this transistor includes a conductor 434 having a region in contact with the conductor 433 over the insulator 410, a conductor 432 having a region in contact with the conductor 431 over the insulator 410, and a conductor 429 over the insulator 410.
  • a conductor 430 having a region in contact with the conductor 410 and a conductor 438 having a region in contact with the conductor 437 over the insulator 410.
  • the semiconductor 406b includes a region 407 in contact with the upper surface of the semiconductor 406b and the conductors 416a1 and 416a2.
  • the conductor 404 functions as a first gate electrode.
  • the conductor 404 can have a stacked structure with a conductor having a function of suppressing permeation of oxygen. For example, an increase in electric resistance due to oxidation of the conductor 404 can be prevented by forming a conductor having a function of suppressing oxygen permeation as a lower layer.
  • the insulator 412 functions as a gate insulator.
  • the conductors 416a1 and 416a2 each have a function as a source electrode or a drain electrode.
  • the conductors 416a1 and 416a2 can have a stacked structure with a conductor having a function of suppressing permeation of oxygen. For example, by forming a conductor having a function of suppressing permeation of oxygen as an upper layer, an increase in electrical resistance due to oxidation of the conductors 416a1 and 416a2 can be prevented. Note that the electrical resistance value of the conductor can be measured using a two-terminal method or the like.
  • the resistance of the semiconductor 406b can be controlled by a potential applied to the conductor 404. That is, conduction / non-conduction between the conductor 416a1 and the conductor 416a2 can be controlled by a potential applied to the conductor 404.
  • the upper surface of the semiconductor 406b is in contact with the conductor 416a1 and the conductor 416a2.
  • the insulator 406a and the semiconductor 406b can be electrically surrounded by an electric field of the conductor 404 functioning as a gate electrode.
  • a structure of a transistor that electrically surrounds a semiconductor by an electric field of a gate electrode is referred to as a surrounded channel (s-channel) structure. Therefore, a channel may be formed in the entire semiconductor 406b.
  • a large current can flow between the source and the drain of the transistor, and a current (ON current) at the time of conduction can be increased.
  • the insulator 406a and the semiconductor 406b are surrounded by the electric field of the conductor 404, current during non-conduction (off-state current) can be reduced.
  • the conductor 310a functions as a second gate electrode.
  • the conductor 310a can have a stacked structure with a conductive film having a function of suppressing permeation of oxygen. For example, a decrease in conductivity due to oxidation of the conductor 310a can be prevented by forming a conductor having a function of suppressing oxygen permeation as a lower layer.
  • the insulator 302, the insulator 303, and the insulator 402 have a function as a gate insulating film.
  • the threshold voltage of this transistor can be controlled by the potential applied to the conductor 310a. Further, the threshold voltage of this transistor can be controlled by injecting electrons into the insulator 303 by a potential applied to the conductor 310a. Further, by electrically connecting the first gate electrode and the second gate electrode, a current (ON current) at the time of conduction can be increased. Note that the function of the first gate electrode and the function of the second gate electrode may be interchanged.
  • FIG. 12A illustrates an example in which the first gate electrode and the second gate electrode are electrically connected.
  • a conductor 440 is embedded in an opening reaching the conductor 404 through the insulator 410, and the upper surface of the conductor 440 and the conductor 444 formed on the insulator 410 are electrically connected.
  • a conductor 442 is embedded in an opening reaching the conductor 310c through the insulator 410, the insulator 408, the insulator 412, the insulator 406c, the insulator 402, the insulator 303, and the insulator 302.
  • the upper surface of the conductor 442 and the conductor 444 are electrically connected. That is, the conductor 404 having a function as the first gate electrode is electrically connected to the conductor 310c having a function as the second gate electrode through the conductor 440, the conductor 444, and the conductor 442.
  • an insulator having a function of blocking impurities such as hydrogen and oxygen By surrounding the transistor with an insulator having a function of blocking impurities such as hydrogen and oxygen, electrical characteristics of the transistor can be stabilized.
  • an insulator having a function of blocking impurities such as hydrogen and oxygen may be used as the insulator 408 as the insulator 408, an insulator having a function of blocking impurities such as hydrogen and oxygen may be used as the insulator 408
  • Examples of the insulator having a function of blocking impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, and lanthanum.
  • An insulator containing neodymium, hafnium, or tantalum may be used as a single layer or a stacked layer.
  • the insulator 408 includes a metal oxide such as aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, or tantalum oxide, silicon nitride oxide, or nitride Silicon or the like may be used.
  • the insulator 408 preferably includes aluminum oxide.
  • oxygen can be added to the insulator 412 serving as a base layer of the insulator 408. The added oxygen becomes excess oxygen in the insulator 412.
  • the insulator 408 includes aluminum oxide, entry of impurities such as hydrogen into the semiconductor 406b can be suppressed.
  • the insulator 408 includes aluminum oxide, outward diffusion of excess oxygen added to the insulator 412 can be reduced.
  • the insulator 401 aluminum oxide, magnesium oxide, silicon nitride oxide, silicon nitride, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, or tantalum oxide may be used.
  • the insulator 401 preferably includes aluminum oxide or silicon nitride.
  • the insulator 401 includes aluminum oxide or silicon nitride, entry of impurities such as hydrogen into the semiconductor 406b can be suppressed.
  • the insulator 401 includes aluminum oxide or silicon nitride, outward diffusion of oxygen can be reduced.
  • the insulator 301 for example, an insulator containing boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, or tantalum is used. Or a single layer or a stacked layer.
  • the insulator 301 preferably includes silicon oxide or silicon oxynitride.
  • the insulator 303 for example, an insulator containing boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, or tantalum or
  • the metal oxide film may be used as a single layer or a stacked layer.
  • the insulator 303 preferably includes silicon nitride, hafnium oxide, or aluminum oxide.
  • Examples of the insulator 302 and the insulator 402 include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, or tantalum.
  • the insulating material may be used as a single layer or a stacked layer.
  • the insulator 402 preferably includes silicon oxide or silicon oxynitride.
  • the insulator 410 preferably includes an insulator having a low relative dielectric constant.
  • the insulator 410 includes silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and silicon oxide having a hole Or it is preferable to have resin etc.
  • the insulator 410 is formed using silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, or silicon oxide having a hole And a laminated structure of resin.
  • silicon oxide and silicon oxynitride are thermally stable, a laminated structure having a low thermal stability and a low relative dielectric constant can be obtained by combining with silicon.
  • the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic.
  • the insulator 412 for example, an insulator containing boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, or tantalum is used. Or a single layer or a stacked layer.
  • the insulator 412 preferably includes silicon oxide or silicon oxynitride.
  • the insulator 412 preferably includes an insulator having a high relative dielectric constant.
  • the insulator 412 includes gallium oxide, hafnium oxide, an oxide including aluminum and hafnium, an oxynitride including aluminum and hafnium, an oxide including silicon and hafnium, or an oxynitride including silicon and hafnium. It is preferable.
  • the insulator 412 preferably has a stacked structure of silicon oxide or silicon oxynitride and an insulator with a high relative dielectric constant. Since silicon oxide and silicon oxynitride are thermally stable, a stacked structure having high thermal stability and high relative dielectric constant can be obtained by combining with an insulator having high relative dielectric constant.
  • a trap center may be formed at the interface between aluminum oxide, gallium oxide, or hafnium oxide and silicon oxide or silicon oxynitride. .
  • the trap center can change the threshold voltage of the transistor in the positive direction by capturing electrons.
  • Examples of the conductor 416a1 and the conductor 416a2 include boron, nitrogen, oxygen, fluorine, silicon, phosphorus, aluminum, titanium, chromium, manganese, cobalt, nickel, copper, zinc, gallium, yttrium, zirconium, molybdenum, ruthenium,
  • a conductor including one or more of platinum, silver, indium, tin, tantalum, and tungsten may be used as a single layer or a stacked layer.
  • an alloy film or a compound film may be used.
  • a conductor containing aluminum, a conductor containing copper and titanium, a conductor containing copper and manganese, a conductor containing indium, tin and oxygen, or titanium and nitrogen A conductive material or the like may be used.
  • Conductor 310a, conductor 310b, conductor 310c, conductor 404, conductor 429, conductor 430, conductor 431, conductor 432, conductor 433, conductor 434, conductor 437, conductor 438, conductor 440, conductor 442, and conductor 444 include, for example, boron, nitrogen, oxygen, fluorine, silicon, phosphorus, aluminum, titanium, chromium, manganese, cobalt, nickel, copper, zinc, gallium, yttrium, zirconium, molybdenum
  • a conductor containing one or more of ruthenium, silver, indium, tin, tantalum, and tungsten may be used in a single layer or a stacked layer.
  • an alloy film or a compound film may be used.
  • a conductor containing aluminum, a conductor containing copper and titanium, a conductor containing copper and manganese, a conductor containing indium, tin and oxygen, or titanium and nitrogen A conductive material or the like may be used.
  • An oxide semiconductor is preferably used as the semiconductor 406b.
  • silicon including strained silicon
  • germanium silicon germanium, silicon carbide, gallium arsenide, aluminum gallium arsenide, indium phosphide, gallium nitride, an organic semiconductor, or the like may be used.
  • an oxide including one or more elements other than oxygen included in the semiconductor 406b or two or more elements is preferably used.
  • silicon including strained silicon
  • germanium, silicon germanium, silicon carbide, gallium arsenide, aluminum gallium arsenide, indium phosphide, gallium nitride, an organic semiconductor, or the like may be used.
  • FIGS. 7A, 7B, and 7C are a top view and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 7A is a top view.
  • FIG. 7B is a cross-sectional view corresponding to the dashed-dotted line A1-A2 illustrated in FIG.
  • FIG. 7C is a cross-sectional view corresponding to the dashed-dotted line A3-A4 illustrated in FIG. Note that in the top view of FIG. 7A, some elements are omitted for clarity.
  • a conductor 404 that functions as a gate electrode, and a conductor 416a1 that functions as a source electrode or 416a2 that functions as a drain electrode A difference from the structure of the transistor illustrated in FIGS. 6A and 6B is that there is no overlapping region.
  • the conductor 404 functioning as a gate electrode and the conductor 416a1 functioning as a source electrode or 416a2 functioning as a drain electrode have a function as a gate electrode by having no overlapping region.
  • a parasitic capacitance between the conductor 404 and the conductor 416a1 functioning as a source electrode or 416a2 functioning as a drain electrode can be reduced, which is preferable for high-speed operation of the transistor. Further, current leakage between the conductor 404 functioning as a gate electrode and the conductor 416a1 functioning as a source electrode or 416a2 functioning as a drain electrode can be prevented.
  • the other configurations are referred to above.
  • FIGS. 8A, 8B, and 8C are a top view and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 8A is a top view.
  • FIG. 8B is a cross-sectional view corresponding to the dashed-dotted line A1-A2 illustrated in FIG.
  • FIG. 8C is a cross-sectional view corresponding to the dashed-dotted line A3-A4 illustrated in FIG. Note that in the top view of FIG. 8A, some elements are omitted for clarity.
  • the conductor 416a1 having a function as a source electrode or the conductor 416a2 having a function as a drain electrode is not provided, and the function as a source region is not provided.
  • An opening that reaches the insulator 406a through the insulator 410, the insulator 408, the insulator 412, the region 407a1, and the semiconductor 406b; the insulator 410; 6A and 6B show an opening that reaches the insulator 406a through the body 408, the insulator 412, the region 407a2, and the semiconductor 406b, and that the insulator 412 and the insulator 406c are formed along the side surface of the conductor 404. This is different from the structure of the transistor shown. The other configurations are referred to above.
  • FIGS. 9A, 9B, and 9C are a top view and cross-sectional views of a semiconductor device according to one embodiment of the present invention.
  • FIG. 9A is a top view.
  • FIG. 9B is a cross-sectional view corresponding to the dashed-dotted line A1-A2 illustrated in FIG.
  • FIG. 9C is a cross-sectional view corresponding to the dashed-dotted line A3-A4 illustrated in FIG. Note that in the top view of FIG. 9A, some elements are omitted for clarity.
  • this transistor includes an insulator 401 over a substrate 400 and an insulator 301 over the insulator 401.
  • the insulator 301 has an opening, and the conductor 310a and the conductor 310b are disposed in the opening.
  • this transistor includes the insulator 302 over the insulator 301 and the conductors 310a and 310b, the insulator 303 over the insulator 302, the insulator 402 over the insulator 303, and the insulator 402.
  • An insulator 406c in contact with the top surface of the semiconductor 406b, an insulator 412 over the insulator 406c, a conductor 404 disposed over the semiconductor 406b with the insulator 412 and the insulator 406c interposed therebetween, and the insulator 410 and conductor 404
  • An insulator 428 over the insulator 408, and a first opening reaching the conductor 310b through the insulator 428, the insulator 408, the insulator 418, the insulator 410, the insulator 402, the insulator 303, and the insulator 302
  • a second opening that reaches the conductor 416a1 through the insulator 428, the insulator 408, the insulator 418, and the insulator 410, and the conductor 416a2 through the insulator 428,
  • a conductor 433, a conductor 431, a conductor 429, or a conductor 437 is embedded in each opening, and a conductor 434 having a region in contact with the conductor 433 over the insulator 428 and a conductor 431 over the insulator 428.
  • the semiconductor 406b includes a region 407 in contact with the upper surface of the semiconductor 406b and the conductors 416a1 and 416a2.
  • the conductor 404 functions as a first gate electrode.
  • the conductor 404 can have a stacked structure with a conductor having a function of suppressing permeation of oxygen. For example, an increase in electric resistance due to oxidation of the conductor 404 can be prevented by forming a conductor having a function of suppressing oxygen permeation as a lower layer.
  • the insulator 412 functions as a gate insulator.
  • the conductor 416a1 and the conductor 416a2 have a function as a source electrode or a drain electrode.
  • the conductors 416a1 and 416a2 can have a stacked structure with a conductor having a function of suppressing permeation of oxygen. For example, by forming a conductor having a function of suppressing permeation of oxygen as an upper layer, an increase in electrical resistance due to oxidation of the conductors 416a1 and 416a2 can be prevented.
  • the resistance of the semiconductor 406b can be controlled by a potential applied to the conductor 404. That is, conduction / non-conduction between the conductor 416a1 and the conductor 416a2 can be controlled by a potential applied to the conductor 404.
  • the region functioning as the gate electrode is formed in a self-aligned manner so as to fill the opening formed in the insulator 410 or the like, so that a TGSA s-channel FET (Trench Gate Self Aligns) is formed.
  • TGSA s-channel FET Trench Gate Self Aligns
  • the length of a region where the bottom surface of the conductor 404 functioning as a gate electrode faces in parallel with the top surface of the semiconductor 406b with the insulator 412 and the insulator 406c interposed therebetween is defined as a gate line width.
  • the gate line width can be smaller than the opening of the insulator 410 reaching the semiconductor 406b. That is, the gate line width can be made smaller than the minimum processing dimension.
  • the gate line width can be set to 5 nm to 60 nm, preferably 5 nm to 30 nm.
  • the switching characteristics of the transistor may be deteriorated.
  • the positional relationship between the conductor 404 and the conductors 416a1 and 416a2 varies depending on the thickness of the insulator 406c and the insulator 412.
  • the relationship between the thickness of the conductors 416a1 and 416a2 functioning as a source electrode and a drain electrode and the thickness of the insulator 412 functioning as a gate insulating film affects the electrical characteristics of this transistor. I understand that.
  • the electric field from the gate electrode can be obtained by setting the thickness of the insulator 412 in the region between the conductor 416a1 and the conductor 416a2 to be equal to or less than the thickness of the conductor 416a1 or the conductor 416a2. Since this is applied to the entire channel formation region, the transistor operates favorably.
  • the thickness of the insulator 412 in the region between the conductor 416a1 and the conductor 416a2 is 30 nm or less, preferably 10 nm or less.
  • the thickness of the conductor 416a1 or the thickness of the conductor 416a2 can be a small value.
  • the end portion of the conductor 416a1 has a region facing the conductor 404 with the insulator 406c and the insulator 412 interposed therebetween.
  • the end portion of the conductor 416a2 includes a region facing the conductor 404 with the insulator 406c and the insulator 412 interposed therebetween, but the area of these regions can be further reduced. Therefore, this transistor has a configuration in which the parasitic capacitance in these regions is kept small.
  • the conductor 310a functions as a second gate electrode.
  • the conductor 310a can be a multilayer film including a conductive film having a function of suppressing permeation of oxygen.
  • a decrease in conductivity due to oxidation of the conductor 310a can be prevented.
  • the insulator 301, the insulator 303, and the insulator 402 function as a gate insulating film.
  • the threshold voltage of this transistor can be controlled by the potential applied to the conductor 310a. Further, the threshold voltage of this transistor can be controlled by injecting electrons into the insulator 303 by a potential applied to the conductor 310c. Further, by electrically connecting the first gate electrode and the second gate electrode, a current (ON current) at the time of conduction can be increased. Note that the function of the first gate electrode and the function of the second gate electrode may be interchanged.
  • FIG. 12B illustrates an example in which the first gate electrode and the second gate electrode are electrically connected.
  • An opening that reaches the conductor 404 through the insulator 428, the insulator 408, and the insulator 418 is embedded with a conductor 440, and the conductor 444 formed on the top surface of the conductor 440 and the insulator 428 Are electrically connected.
  • a conductor 442 is embedded in an opening that reaches the conductor 310c through the insulator 428, the insulator 408, the insulator 418, the insulator 410, the insulator 402, the insulator 303, and the insulator 302.
  • the upper surface of the conductor 442 and the conductor 444 are electrically connected. That is, the conductor 404 having a function as the first gate electrode is electrically connected to the conductor 310c having a function as the second gate electrode through the conductor 440, the conductor 444, and the conductor 442. Is done.
  • Examples of the insulator 418 and the insulator 428 include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, or tantalum.
  • the insulating material may be used as a single layer or a stacked layer.
  • the insulator 418 and the insulator 428 preferably include silicon oxide or silicon oxynitride. The other configurations are referred to above.
  • Transistor structure 5> Here, a transistor having a structure different from that in FIG. 9 is described with reference to FIGS.
  • FIG. 10A, 10B, and 10C are a top view and cross-sectional views of a semiconductor device according to one embodiment of the present invention.
  • FIG. 10A is a top view.
  • FIG. 10B is a cross-sectional view corresponding to the dashed-dotted line A1-A2 illustrated in FIG.
  • FIG. 10C is a cross-sectional view corresponding to the dashed-dotted line A3-A4 illustrated in FIG. Note that in the top view of FIG. 4A, some elements are omitted for clarity.
  • This transistor has a plurality of channel formation regions for one gate electrode, which is different from the structure of the transistor shown in FIGS. 9A, 9B, and 9C.
  • 10A, 10B, and 10C illustrate an example having three channel formation regions, the number of channel regions is not limited to this. Note that the conductor 433, the conductor 434, and the conductor 310b are omitted in FIG. For other structures, the structure of the transistor illustrated in FIGS. 9A, 9B, and 9C is referred to.
  • FIGS. 11A, 11B, and 11C are a top view and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 11A is a top view.
  • FIG. 11B is a cross-sectional view corresponding to the dashed-dotted line A1-A2 illustrated in FIG.
  • FIG. 11C is a cross-sectional view corresponding to the dashed-dotted line A3-A4 illustrated in FIG. Note that in the top view of FIG. 11A, some elements are omitted for clarity.
  • This transistor shows an example of a structure in which the channel width is larger than the gate line width shown in FIG. Note that the conductor 433, the conductor 434, and the conductor 310b are omitted in FIG. For other structures, the structure of the transistor illustrated in FIGS. 9A, 9B, and 9C is referred to.
  • one embodiment of the present invention is described in this embodiment. Alternatively, in another embodiment, one embodiment of the present invention will be described. Note that one embodiment of the present invention is not limited thereto. That is, in this embodiment and other embodiments, various aspects of the invention are described; therefore, one embodiment of the present invention is not limited to a particular aspect. For example, as an embodiment of the present invention, an example in which the channel formation region of a transistor includes an oxide semiconductor, an example in which a transistor includes an oxide semiconductor, or the like has been described. It is not limited to this. Depending on circumstances or circumstances, various transistors in one embodiment of the present invention may include various semiconductors.
  • various transistors in one embodiment of the present invention can include, for example, silicon, germanium, silicon germanium, silicon carbide, gallium arsenide, aluminum gallium arsenide, indium phosphide, gallium nitride, or organic You may have at least one, such as a semiconductor. Alternatively, for example, depending on the case or the situation, various transistors in one embodiment of the present invention may not include an oxide semiconductor.
  • An oxide semiconductor is classified into a single crystal oxide semiconductor and a non-single-crystal oxide semiconductor.
  • a non-single-crystal oxide semiconductor a CAAC-OS (c-axis-aligned crystal oxide semiconductor), a polycrystalline oxide semiconductor, an nc-OS (nanocrystalline oxide semiconductor), a pseudo-amorphous oxide semiconductor (a-like oxide OS) : Amorphous-like oxide semiconductor) and amorphous oxide semiconductor.
  • oxide semiconductors are classified into amorphous oxide semiconductors and other crystalline oxide semiconductors.
  • a crystalline oxide semiconductor include a single crystal oxide semiconductor, a CAAC-OS, a polycrystalline oxide semiconductor, and an nc-OS.
  • Amorphous structures are generally isotropic, have no heterogeneous structure, are metastable, have no fixed atomic arrangement, have a flexible bond angle, have short-range order, but long-range order It is said that it does not have.
  • a stable oxide semiconductor cannot be called a complete amorphous oxide semiconductor.
  • an oxide semiconductor that is not isotropic (for example, has a periodic structure in a minute region) cannot be called a complete amorphous oxide semiconductor.
  • an a-like OS is not isotropic but has an unstable structure having a void (also referred to as a void). In terms of being unstable, a-like OS is physically similar to an amorphous oxide semiconductor.
  • CAAC-OS First, the CAAC-OS will be described.
  • a CAAC-OS is a kind of oxide semiconductor having a plurality of c-axis aligned crystal parts (also referred to as pellets).
  • CAAC-OS is analyzed by X-ray diffraction (XRD: X-Ray Diffraction)
  • XRD X-ray Diffraction
  • CAAC-OS having an InGaZnO 4 crystal classified into the space group R-3m is subjected to structural analysis by an out-of-plane method
  • a diffraction angle (2 ⁇ ) as illustrated in FIG. Shows a peak near 31 °. Since this peak is attributed to the (009) plane of the InGaZnO 4 crystal, in CAAC-OS, the crystal has a c-axis orientation, and the plane on which the c-axis forms a CAAC-OS film (formation target) It can also be confirmed that it faces a direction substantially perpendicular to the upper surface.
  • a peak may also appear when 2 ⁇ is around 36 °.
  • the peak where 2 ⁇ is around 36 ° is attributed to the crystal structure classified into the space group Fd-3m. Therefore, the CAAC-OS preferably does not show the peak.
  • FIG. 13E shows a diffraction pattern obtained when an electron beam with a probe diameter of 300 nm is incident on the same sample in a direction perpendicular to the sample surface. From FIG. 13E, a ring-shaped diffraction pattern is confirmed. Therefore, it can be seen that the a-axis and the b-axis of the pellet included in the CAAC-OS have no orientation even by electron diffraction using an electron beam with a probe diameter of 300 nm. Note that the first ring in FIG. 13E is considered to be caused by the (010) plane and the (100) plane of the InGaZnO 4 crystal. Further, the second ring in FIG. 13E is considered to be due to the (110) plane and the like.
  • FIG. 14A shows a high-resolution TEM image of a cross section of the CAAC-OS observed from a direction substantially parallel to the sample surface.
  • a spherical aberration correction function was used for observation of the high-resolution TEM image.
  • a high-resolution TEM image using the spherical aberration correction function is particularly referred to as a Cs-corrected high-resolution TEM image.
  • the Cs-corrected high resolution TEM image can be observed, for example, with an atomic resolution analytical electron microscope JEM-ARM200F manufactured by JEOL Ltd.
  • FIG. 14A shows a pellet that is a region where metal atoms are arranged in layers. It can be seen that the size of one pellet is 1 nm or more and 3 nm or more. Therefore, the pellet can also be referred to as a nanocrystal (nc).
  • the CAAC-OS can also be referred to as an oxide semiconductor including CANC (C-Axis aligned nanocrystals).
  • CANC C-Axis aligned nanocrystals.
  • the pellet reflects the unevenness of the CAAC-OS formation surface or top surface and is parallel to the CAAC-OS formation surface or top surface.
  • FIGS. 14B and 14C show Cs-corrected high-resolution TEM images of the plane of the CAAC-OS observed from the direction substantially perpendicular to the sample surface.
  • FIGS. 14D and 14E are images obtained by performing image processing on FIGS. 14B and 14C, respectively.
  • an image processing method will be described.
  • an FFT image is acquired by performing a fast Fourier transform (FFT) process on FIG.
  • FFT fast Fourier transform
  • IFFT inverse fast Fourier transform
  • the image acquired in this way is called an FFT filtered image.
  • the FFT filtered image is an image obtained by extracting periodic components from the Cs-corrected high-resolution TEM image, and shows a lattice arrangement.
  • FIG. 14D the portion where the lattice arrangement is disturbed is indicated by a broken line.
  • a region surrounded by a broken line is one pellet.
  • the location shown with the broken line is the connection part of a pellet and a pellet. Since the broken line has a hexagonal shape, it can be seen that the pellet has a hexagonal shape.
  • the shape of a pellet is not necessarily a regular hexagonal shape, and is often a non-regular hexagonal shape.
  • FIG. 14E a portion where the orientation of the lattice arrangement changes between a region where the lattice arrangement is aligned and a region where another lattice arrangement is aligned is indicated by a dotted line, and the change in the orientation of the lattice arrangement is shown. It is indicated by a broken line.
  • a clear crystal grain boundary cannot be confirmed even in the vicinity of the dotted line.
  • the CAAC-OS has a c-axis alignment and a crystal structure in which a plurality of pellets (nanocrystals) are connected in the ab plane direction to have a strain. Therefore, the CAAC-OS can also be referred to as an oxide semiconductor having CAAcrystal (c-axis-aligned ab-plane-anchored crystal).
  • the CAAC-OS is an oxide semiconductor with high crystallinity. Since the crystallinity of an oxide semiconductor may be deteriorated by entry of impurities, generation of defects, or the like, the CAAC-OS can be said to be an oxide semiconductor with few impurities and defects (such as oxygen vacancies).
  • the impurity means an element other than the main components of the oxide semiconductor, such as hydrogen, carbon, silicon, or a transition metal element.
  • an element such as silicon which has a stronger bonding force with oxygen than a metal element included in an oxide semiconductor, disturbs the atomic arrangement of the oxide semiconductor by depriving the oxide semiconductor of oxygen, thereby reducing crystallinity. It becomes a factor.
  • heavy metals such as iron and nickel, argon, carbon dioxide, and the like have large atomic radii (or molecular radii), which disturbs the atomic arrangement of the oxide semiconductor and decreases crystallinity.
  • an oxide semiconductor has impurities or defects, characteristics may fluctuate due to light, heat, or the like.
  • an impurity contained in the oxide semiconductor might serve as a carrier trap or a carrier generation source.
  • oxygen vacancies in the oxide semiconductor may serve as carrier traps or may serve as carrier generation sources by capturing hydrogen.
  • a CAAC-OS with few impurities and oxygen vacancies is an oxide semiconductor with low carrier density.
  • the carrier is less than 8 ⁇ 10 11 cm ⁇ 3 , preferably less than 1 ⁇ 10 11 cm ⁇ 3 , more preferably less than 1 ⁇ 10 10 cm ⁇ 3 , and a carrier of 1 ⁇ 10 ⁇ 9 cm ⁇ 3 or more.
  • a dense oxide semiconductor can be obtained.
  • Such an oxide semiconductor is referred to as a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor.
  • the CAAC-OS has a low impurity concentration and a low density of defect states. That is, it can be said that the oxide semiconductor has stable characteristics.
  • nc-OS is analyzed by XRD.
  • XRD X-ray diffraction
  • FIG. 15B shows a diffraction pattern (nanobeam electron diffraction pattern) when an electron beam having a probe diameter of 1 nm is incident on the same sample. From FIG. 15B, a plurality of spots are observed in the ring-shaped region. Therefore, nc-OS does not confirm order when an electron beam with a probe diameter of 50 nm is incident, but confirms order when an electron beam with a probe diameter of 1 nm is incident.
  • the nc-OS has a highly ordered region, that is, a crystal in a thickness range of less than 10 nm. Note that there are some regions where a regular electron diffraction pattern is not observed because the crystal faces in various directions.
  • FIG. 15D illustrates a Cs-corrected high-resolution TEM image of a cross section of the nc-OS observed from a direction substantially parallel to the formation surface.
  • the nc-OS has a region in which a crystal part can be confirmed, such as a portion indicated by an auxiliary line, and a region in which a clear crystal part cannot be confirmed in a high-resolution TEM image.
  • a crystal part included in the nc-OS has a size of 1 nm to 10 nm, particularly a size of 1 nm to 3 nm in many cases. Note that an oxide semiconductor in which the size of a crystal part is greater than 10 nm and less than or equal to 100 nm is sometimes referred to as a microcrystalline oxide semiconductor.
  • the nc-OS may not be able to clearly confirm a crystal grain boundary in a high-resolution TEM image.
  • the nanocrystal may have the same origin as the pellet in the CAAC-OS. Therefore, the crystal part of nc-OS is sometimes referred to as a pellet below.
  • the nc-OS has a periodicity in atomic arrangement in a minute region (for example, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • the nc-OS has no regularity in crystal orientation between different pellets. Therefore, orientation is not seen in the whole film. Therefore, the nc-OS may not be distinguished from an a-like OS or an amorphous oxide semiconductor depending on an analysis method.
  • nc-OS is an oxide semiconductor having RANC (Random Aligned nanocrystals), or an oxide having NANC (Non-Aligned nanocrystals). It can also be called a semiconductor.
  • the nc-OS is an oxide semiconductor that has higher regularity than an amorphous oxide semiconductor. Therefore, the nc-OS has a lower density of defect states than an a-like OS or an amorphous oxide semiconductor. Note that the nc-OS does not have regularity in crystal orientation between different pellets. Therefore, the nc-OS has a higher density of defect states than the CAAC-OS.
  • the a-like OS is an oxide semiconductor having a structure between the nc-OS and an amorphous oxide semiconductor.
  • FIG. 16 shows a high-resolution cross-sectional TEM image of the a-like OS.
  • FIG. 16A is a high-resolution cross-sectional TEM image of the a-like OS at the start of electron irradiation.
  • FIG. 16B is a high-resolution cross-sectional TEM image of the a-like OS after irradiation with electrons (e ⁇ ) of 4.3 ⁇ 10 8 e ⁇ / nm 2 .
  • electrons (e ⁇ ) of 4.3 ⁇ 10 8 e ⁇ / nm 2 .
  • the a-like OS Since it has a void, the a-like OS has an unstable structure.
  • the a-like OS has an unstable structure as compared with the CAAC-OS and the nc-OS, a change in structure due to electron irradiation is shown.
  • a-like OS, nc-OS, and CAAC-OS are prepared. Each sample is an In—Ga—Zn oxide.
  • a high-resolution cross-sectional TEM image of each sample is acquired.
  • Each sample has a crystal part by a high-resolution cross-sectional TEM image.
  • a unit cell of an InGaZnO 4 crystal has a structure in which three In—O layers and six Ga—Zn—O layers have a total of nine layers stacked in the c-axis direction.
  • the spacing between these adjacent layers is about the same as the lattice spacing (also referred to as d value) of the (009) plane, and the value is determined to be 0.29 nm from crystal structure analysis. Therefore, in the following, a portion where the interval between lattice fringes is 0.28 nm or more and 0.30 nm or less is regarded as a crystal part of InGaZnO 4 .
  • the lattice fringes correspond to the ab plane of the InGaZnO 4 crystal.
  • FIG. 17 is an example in which the average size of the crystal parts (22 to 30 locations) of each sample was investigated. Note that the length of the lattice stripes described above is the size of the crystal part. From FIG. 17, it can be seen that in the a-like OS, the crystal part becomes larger in accordance with the cumulative irradiation amount of electrons related to acquisition of a TEM image or the like. According to FIG. 17, in the crystal part (also referred to as initial nucleus) which was about 1.2 nm in the initial observation by TEM, the cumulative dose of electrons (e ⁇ ) is 4.2 ⁇ 10 8 e ⁇ / nm. it can be seen that grown to a size of about 1.9nm in 2.
  • FIG. 17 shows that the crystal part sizes of the nc-OS and the CAAC-OS are approximately 1.3 nm and 1.8 nm, respectively, regardless of the cumulative electron dose.
  • a Hitachi transmission electron microscope H-9000NAR was used for electron beam irradiation and TEM observation.
  • the electron beam irradiation conditions were an acceleration voltage of 300 kV, a current density of 6.7 ⁇ 10 5 e ⁇ / (nm 2 ⁇ s), and an irradiation region diameter of 230 nm.
  • the crystal part may be grown by electron irradiation.
  • the crystal part is hardly grown by electron irradiation. That is, it can be seen that the a-like OS has an unstable structure as compared with the nc-OS and the CAAC-OS.
  • the a-like OS has a lower density than the nc-OS and the CAAC-OS.
  • the density of the a-like OS is 78.6% or more and less than 92.3% of the density of the single crystal having the same composition.
  • the density of the nc-OS and the density of the CAAC-OS are 92.3% or more and less than 100% of the density of single crystals having the same composition.
  • An oxide semiconductor having a density of less than 78% of the single crystal is difficult to form.
  • the density of single crystal InGaZnO 4 having a rhombohedral structure is 6.357 g / cm 3 .
  • the density of a-like OS is 5.0 g / cm 3 or more and less than 5.9 g / cm 3.
  • the density of the nc-OS and the density of the CAAC-OS is 5.9 g / cm 3 or more and 6.3 g / less than cm 3 .
  • oxide semiconductors have various structures and various properties.
  • the oxide semiconductor may be a stacked film including two or more of an amorphous oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS, for example.
  • the semiconductor 406b is an oxide semiconductor containing indium, for example.
  • the carrier mobility electron mobility
  • the semiconductor 406b preferably contains an element M.
  • the element M is preferably aluminum, gallium or tin.
  • Other elements applicable to the element M include boron, silicon, titanium, iron, nickel, germanium, yttrium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, and tungsten.
  • the element M may be a combination of a plurality of the aforementioned elements.
  • the element M is an element having a high binding energy with oxygen, for example.
  • the element M is an element having a function of increasing the energy gap of the oxide semiconductor, for example.
  • the semiconductor 406b preferably contains zinc. An oxide semiconductor may be easily crystallized when it contains zinc.
  • the semiconductor 406b is not limited to the oxide semiconductor containing indium.
  • the semiconductor 406b may be, for example, an oxide semiconductor containing zinc, an oxide semiconductor containing gallium, an oxide semiconductor containing tin, or the like that does not contain indium, such as zinc tin oxide, gallium tin oxide, and gallium oxide. I do not care.
  • an oxide with a wide energy gap is used, for example.
  • the energy gap of the semiconductor 406b is, for example, 2.5 eV to 4.2 eV, preferably 2.8 eV to 3.8 eV, and more preferably 3 eV to 3.5 eV.
  • the insulator 406a and the insulator 406c are oxides including one or more elements other than oxygen included in the semiconductor 406b, or two or more elements. Since the insulator 406a and the insulator 406c are composed of one or more elements other than oxygen constituting the semiconductor 406b, or two or more elements, the interface between the insulator 406a and the semiconductor 406b and the interface between the semiconductor 406b and the insulator 406c , Interface states are difficult to form.
  • the insulator 406a, the semiconductor 406b, and the insulator 406c contain indium will be described.
  • the insulator 406a is an In—M—Zn oxide
  • In is preferably less than 50 atomic%
  • M is higher than 50 atomic%, and more preferably, In is 25 atomic%. Less than, M is higher than 75 atomic%.
  • the semiconductor 406b is an In—M—Zn oxide
  • the In is preferably higher than 25 atomic%
  • the M is lower than 75 atomic%, and more preferably, In is higher than 34 atomic%.
  • M is less than 66 atomic%.
  • the insulator 406c is an In-M-Zn oxide
  • In is preferably less than 50 atomic%
  • M is higher than 50 atomic%, and more preferably In is 25 atomic%. Less than, M is higher than 75 atomic%.
  • the insulator 406c may be formed using the same kind of oxide as the insulator 406a.
  • the semiconductor 406b an oxide having an electron affinity higher than those of the insulators 406a and 406c is used.
  • the semiconductor 406b has a higher electron affinity than the insulator 406a and the insulator 406c by 0.07 eV to 1.3 eV, preferably 0.1 eV to 0.7 eV, and more preferably 0.15 eV to 0.4 eV.
  • An oxide is used. Note that the electron affinity is the difference between the vacuum level and the energy at the bottom of the conduction band.
  • the insulator 406c preferably contains indium gallium oxide.
  • the gallium atom ratio [Ga / (In + Ga)] is, for example, 70% or more, preferably 80% or more, and more preferably 90% or more.
  • the insulator 406a and / or the insulator 406c may be gallium oxide.
  • gallium oxide is used as the insulator 406c, leakage current generated between the conductor 416a1 or the conductor 416a2 and the conductor 404 can be reduced. That is, the off-state current of the transistor can be reduced.
  • the stacked body of the insulator 406a, the semiconductor 406b, and the insulator 406c has a band diagram in which energy continuously changes (also referred to as a continuous junction) in the vicinity of each interface.
  • the semiconductor 406b may have a thickness of 10 nm or more, preferably 20 nm or more, more preferably 40 nm or more, more preferably 60 nm or more, and more preferably 100 nm or more.
  • the semiconductor 406b having a region with a thickness of 300 nm or less, preferably 200 nm or less, and more preferably 150 nm or less may be used. Note that as the channel formation region is reduced, the electrical characteristics of the transistor may be improved as the semiconductor 406b is thinner. Therefore, the thickness of the semiconductor 406b may be less than 10 nm.
  • the thickness of the insulator 406c is preferably as small as possible.
  • the insulator 406c may have a region less than 10 nm, preferably 5 nm or less, more preferably 3 nm or less.
  • the insulator 406c has a function of blocking entry of elements other than oxygen (such as hydrogen and silicon) included in the adjacent insulator into the semiconductor 406b where a channel is formed. Therefore, the insulator 406c preferably has a certain thickness.
  • the insulator 406c may have a thickness of 0.3 nm or more, preferably 1 nm or more, and more preferably 2 nm or more.
  • the insulator 406c preferably has a property of blocking oxygen in order to suppress outward diffusion of oxygen released from the insulator 402 and the like.
  • the insulator 406a is preferably thick and the insulator 406c is preferably thin.
  • the insulator 406a may have a region with a thickness of 10 nm or more, preferably 20 nm or more, more preferably 40 nm or more, more preferably 60 nm or more.
  • the thickness of the insulator 406a By increasing the thickness of the insulator 406a, the distance from the interface between the adjacent insulator and the insulator 406a to the semiconductor 406b where a channel is formed can be increased.
  • the insulator 406a having a region with a thickness of 200 nm or less, preferably 120 nm or less, more preferably 80 nm or less may be used.
  • silicon in the oxide semiconductor may serve as a carrier trap or a carrier generation source. Therefore, the lower the silicon concentration of the semiconductor 406b, the better.
  • silicon in the oxide semiconductor may serve as a carrier trap or a carrier generation source. Therefore, the lower the silicon concentration of the semiconductor 406b, the better.
  • the semiconductor 406b and the insulator 406a for example, in secondary ion mass spectrometry (SIMS), less than 1 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3. less than 3, more preferably a region comprising a silicon concentration of less than 2 ⁇ 10 18 atoms / cm 3 .
  • SIMS secondary ion mass spectrometry
  • SIMS 406b and the insulator 406c in SIMS, less than 1 ⁇ 10 19 atoms / cm 3 , preferably less than 5 ⁇ 10 18 atoms / cm 3 , more preferably less than 2 ⁇ 10 18 atoms / cm 3
  • the insulator 406a and the insulator 406c are 2 ⁇ 10 20 atoms / cm 3 or less, preferably 5 ⁇ 10 19 atoms / cm 3 or less, more preferably 1 ⁇ 10 19 atoms / cm 3 or less, more preferably SIMS 5 ⁇ having 10 18 atoms / cm 3 or less of the hydrogen concentration and a region.
  • the nitrogen concentration of the semiconductor 406b it is preferable to reduce the nitrogen concentrations of the insulator 406a and the insulator 406c.
  • the insulator 406a and the insulator 406c are less than 5 ⁇ 10 19 atoms / cm 3 in SIMS, preferably 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less, and still more preferably The region has a nitrogen concentration of 5 ⁇ 10 17 atoms / cm 3 or less.
  • the semiconductor 406b preferably has a region where the copper concentration is 1 ⁇ 10 19 atoms / cm 3 or less, 5 ⁇ 10 18 atoms / cm 3 or less, or 1 ⁇ 10 18 atoms / cm 3 or less.
  • the above three-layer structure is an example.
  • a two-layer structure without the insulator 406a or the insulator 406c may be used.
  • a four-layer structure including any of the insulators or semiconductors exemplified as the insulator 406a, the semiconductor 406b, and the insulator 406c above or below the insulator 406a or above or below the insulator 406c may be employed.
  • Any one of the above may be used as an n-layer structure (n is an integer of 5 or more).
  • an insulator substrate, a semiconductor substrate, or a conductor substrate may be used.
  • the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as a yttria stabilized zirconia substrate), and a resin substrate.
  • the semiconductor substrate include a single semiconductor substrate such as silicon or germanium, or a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide.
  • there is a semiconductor substrate having an insulator region inside the semiconductor substrate for example, an SOI (Silicon On Insulator) substrate.
  • the conductor substrate examples include a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate.
  • a substrate having a metal nitride examples include a substrate having a metal oxide, and the like.
  • a substrate in which a conductor or a semiconductor is provided on an insulator substrate examples include a substrate in which a conductor or an insulator is provided on a semiconductor substrate, a substrate in which a semiconductor or an insulator is provided on a conductor substrate, and the like.
  • a substrate in which an element is provided may be used.
  • the element provided on the substrate include a capacitor element, a resistor element, a switch element, a light emitting element, and a memory element.
  • a flexible substrate may be used as the substrate 400.
  • a method for providing a transistor over a flexible substrate there is a method in which after a transistor is manufactured over a non-flexible substrate, the transistor is peeled off and transferred to the substrate 400 which is a flexible substrate.
  • a separation layer is preferably provided between the non-flexible substrate and the transistor.
  • a sheet, a film, a foil, or the like in which fibers are knitted may be used as the substrate 400.
  • the substrate 400 may have elasticity. Further, the substrate 400 may have a property of returning to the original shape when bending or pulling is stopped. Or you may have a property which does not return to an original shape.
  • the substrate 400 has a region having a thickness of, for example, 5 ⁇ m to 700 ⁇ m, preferably 10 ⁇ m to 500 ⁇ m, and more preferably 15 ⁇ m to 300 ⁇ m.
  • a semiconductor device including a transistor can be reduced in weight.
  • the substrate 400 may have elasticity even when glass or the like is used, or may have a property of returning to its original shape when bending or pulling is stopped. Therefore, an impact applied to the semiconductor device on the substrate 400 due to a drop or the like can be reduced. That is, a durable semiconductor device can be provided.
  • the substrate 400 which is a flexible substrate
  • a metal, an alloy, a resin, glass, or fiber thereof can be used as the substrate 400 which is a flexible substrate.
  • the substrate 400, which is a flexible substrate is preferable because the deformation due to the environment is suppressed as the linear expansion coefficient is lower.
  • a material having a linear expansion coefficient of 1 ⁇ 10 ⁇ 3 / K or less, 5 ⁇ 10 ⁇ 5 / K or less, or 1 ⁇ 10 ⁇ 5 / K or less is used as the substrate 400 that is a flexible substrate.
  • the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic.
  • aramid has a low coefficient of linear expansion, it is suitable as the substrate 400 that is a flexible substrate.
  • the substrate 400 is prepared.
  • the insulator 401 is formed.
  • the insulator 401 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an insulator to be the insulator 301 is formed over the insulator 401.
  • the insulator to be the insulator 301 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a groove reaching the insulator 401 is formed in the insulator to be the insulator 301.
  • the groove includes, for example, a hole and an opening.
  • the groove may be formed by wet etching, but dry etching is preferable for fine processing.
  • the insulator 401 is preferably an insulator that functions as an etching stopper film when the insulator to be the insulator 301 is etched to form a groove.
  • the insulator 401 may be a silicon nitride film, an aluminum oxide film, or a hafnium oxide film.
  • a conductor to be the conductor 310a or the conductor 310b is formed.
  • the conductor to be the conductor 310a or the conductor 310b desirably includes a conductor having a function that hardly transmits oxygen.
  • tantalum nitride, tungsten nitride, titanium nitride, or the like can be used.
  • a stacked film of tantalum, tungsten, titanium, molybdenum, aluminum, copper, or molybdenum tungsten alloy can be used.
  • the conductor to be the conductor 310a or the conductor 310b can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductor to be the conductor 310a or the conductor 310b over the insulator 301 is removed.
  • the conductor 310a and the conductor 310b remain only in the groove, so that a wiring layer having a flat upper surface can be formed.
  • a conductor to be the conductor 310a or the conductor 310b may be formed over the insulator 301, and the conductor 310a and the conductor 310b may be formed by a lithography method or the like.
  • the insulator 302 is formed over the insulator 301 and over the conductor 310a and the conductor 310b.
  • the insulator 302 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • An insulator 303 is formed over the insulator 302.
  • the insulator 303 preferably has a function of suppressing permeation of impurities such as hydrogen and oxygen. For example, a silicon nitride film, an aluminum oxide film, or a hafnium oxide film is preferably used.
  • the insulator 303 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulator 402 is formed over the insulator 303.
  • the insulator 402 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • treatment for adding oxygen to the insulator 402 may be performed. Examples of the treatment for adding oxygen include an ion implantation method and a plasma treatment method. Note that oxygen added to the insulator 402 becomes excess oxygen.
  • the insulator 306 a is formed over the insulator 402.
  • the insulator 306a can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • treatment for adding oxygen to the insulator 306a may be performed.
  • the treatment for adding oxygen include an ion implantation method and a plasma treatment method. Note that oxygen added to the insulator 306a becomes excess oxygen.
  • a semiconductor 306b is formed over the insulator 306a.
  • the first heat treatment may be performed at 250 ° C to 650 ° C, preferably 450 ° C to 600 ° C, more preferably 520 ° C to 570 ° C.
  • the first heat treatment is performed in an inert gas atmosphere or an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more.
  • the first heat treatment may be performed in a reduced pressure state.
  • the first heat treatment may be performed in an atmosphere containing an oxidizing gas of 10 ppm or more, 1% or more, or 10% or more to supplement the desorbed oxygen after the heat treatment in an inert gas atmosphere. Good.
  • the crystallinity of the semiconductor can be increased, impurities such as hydrogen and water can be removed, and the like.
  • plasma treatment including oxygen may be performed in a reduced pressure state.
  • the plasma treatment including oxygen it is preferable to use an apparatus having a power source that generates high-density plasma using microwaves, for example.
  • a plasma power source that applies RF (Radio Frequency) may be provided on the substrate side.
  • High density oxygen radicals can be generated by using high density plasma, and by applying RF to the substrate side, oxygen radicals generated by the high density plasma can be efficiently introduced into the semiconductor 306b.
  • plasma treatment containing oxygen may be performed to supplement oxygen that has been desorbed after performing plasma treatment containing an inert gas using this apparatus.
  • the conductor 414 is formed over the semiconductor 306b.
  • the conductor 414 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like (see FIGS. 18A, 18B, and 18C).
  • the conductor 414 is processed by a lithography method or the like to form a conductor 415 (see FIGS. 19A, 19B, and 19C).
  • the insulator 306a, the semiconductor 306b, and the conductor 415 are processed by a lithography method or the like, so that a multilayer film including the insulator 406a, the semiconductor 406b, the conductor 416a1, and the conductor 416a2 is formed.
  • the region 407 is formed by damaging the upper surface of the semiconductor 306b. Since the region 407 includes a region where the resistance of the semiconductor 406b is reduced, the contact resistance between the conductor 415 and the semiconductor 406b is reduced.
  • the insulator 402 is also etched, and part of the region may be thinned. That is, the insulator 402 may have a shape having a protrusion in a region in contact with the multilayer film (see FIGS. 20A, 20B, and 20C).
  • the insulator 406c is formed.
  • the insulator 406c can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulator 412 is formed over the insulator 406c.
  • the insulator 412 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a conductor to be the conductor 404 is formed.
  • the conductor to be the conductor 404 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductor to be the conductor 404 is processed using a lithography method or the like to form the conductor 404 (see FIGS. 21A to 21C).
  • an insulator 408 is formed.
  • the insulator 408 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulator 410 is formed.
  • the insulator 410 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a spin coating method, a dip method, a droplet discharge method (such as an ink jet method), a printing method (such as screen printing or offset printing), a doctor knife method, a roll coater method, or a curtain coater method can be used.
  • the insulator 410 may be formed so that the upper surface has flatness.
  • the insulator 410 may have a flat upper surface immediately after film formation.
  • the insulator 410 may have flatness by removing the insulator and the like from the upper surface so as to be parallel to a reference surface such as the back surface of the substrate after film formation. Such a process is called a flattening process.
  • the planarization process include a CMP process and a dry etching process. Note that the top surface of the insulator 410 does not have to have flatness (see FIGS. 22A, 22B, and 22C).
  • the conductor 411 is formed over the insulator 410.
  • the conductor 411 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an insulator 413 is formed over the conductor 411.
  • the insulator 413 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an organic film 421 is formed over the insulator 413 by a coating method or the like (see FIGS. 23A, 23B, and 23C).
  • a resist mask 420 is formed on the organic film 421 using a lithography method or the like.
  • the adhesion between the insulator 413 and the resist mask 420 may be improved (FIGS. 24A, 24B, and 24C). reference.).
  • the organic film 421 is etched to be an organic film 422, but at the same time, a product 424 is also formed on the side surface of the organic film 422.
  • the product 424 is preferably a product containing carbon and fluorine.
  • the size of the opening of the resist mask is reduced by the film thickness of the product 424 formed on the side surface.
  • the above dry etching apparatus is preferably used.
  • the gas used for the plasma treatment for example, C 4 F 6 gas, C 2 F 6 gas, C 4 F 8 gas, CF 4 gas, SF 6 gas, CHF 3 gas, or the like may be used alone or in combination of two or more gases. Can be used.
  • oxygen gas, helium gas, argon gas, hydrogen gas, or the like can be appropriately added to the above gas.
  • a gas capable of generating a product containing carbon and fluorine by a plasma containing carbon and fluorine for example, it is preferable to use a gas in which helium gas, argon gas, hydrogen gas, or the like is appropriately added to any one of C 4 F 6 gas, C 4 F 8 gas, or CHF 3 gas.
  • part of the insulator 413 is etched using the resist mask 420, the organic film 422, and the product 424 as an etching mask to form the insulator 419.
  • C 4 F 6 gas, C 4 F 8 gas, CF 4 gas, SF 6 gas, CHF 3 gas, or the like can be used alone or in combination of two or more gases.
  • oxygen gas, helium gas, argon gas, hydrogen gas, or the like can be appropriately added to the above gas.
  • the dry etching apparatus described above can be used as the dry etching apparatus, it is preferable to use a dry etching apparatus having a configuration in which high-frequency power sources having different frequencies are connected to the parallel plate electrodes.
  • part of the conductor 411 is etched to form the conductor 417.
  • the gas used for dry etching for example, C 4 F 6 gas, C 4 F 8 gas, CF 4 gas, SF 6 gas, CHF 3 gas, Cl 2 gas, BCl 3 gas, SiCl 4 gas, or the like is used as a single gas or Two or more gases can be mixed and used. Alternatively, oxygen gas, helium gas, argon gas, hydrogen gas, or the like can be appropriately added to the above gas. At this time, the resist mask 420 and the organic film 422 may be etched away.
  • the dry etching apparatus the above-described dry etching apparatus may be used. Through the above steps, a hard mask including the conductor 417 and the insulator 419 is formed (see FIGS. 26A, 26B, and 26C).
  • the hard mask may be a single layer including only the conductor 417.
  • the above-described plasma treatment may be performed to form the product 424 on the side surface of the resist and the organic material film 422.
  • the first opening, the second opening, the third opening, and the fourth opening are formed by a dry etching method using the hard mask including the conductor 417 and the insulator 419 as an etching mask. .
  • the first opening is formed by etching until the top surface of the conductor 310b is reached through the insulator 410, the insulator 408, the insulator 412, the insulator 406c, the insulator 402, the insulator 303, and the insulator 302.
  • the second opening is formed by etching until it reaches the upper surface of the conductor 416a1 through the insulator 410, the insulator 408, the insulator 412, and the insulator 406c.
  • the third opening is formed by etching until it reaches the upper surface of the conductor 416a2 through the insulator 410, the insulator 408, the insulator 412, and the insulator 406c.
  • the fourth opening is formed by etching until it reaches the upper surface of the conductor 404 through the insulator 410 and the insulator 408.
  • a gas used for dry etching for example, a gas similar to the above-described etching can be used.
  • a dry etching apparatus similar to the above can be used.
  • first opening, the second opening, the third opening, and the fourth opening can be formed by one lithography, so that the process can be shortened and the productivity can be improved. It is.
  • each opening may be formed by using a lithography method.
  • some openings may be collectively formed using a lithography method (see FIGS. 27A, 27B, and 27C).
  • each insulator of each opening can be processed continuously using the same dry etching apparatus.
  • the processing can be performed without exposing the substrate to the air atmosphere for each processing of each insulator, and the substrate is corroded, contaminated, or attached with dust. Can be prevented or productivity can be improved.
  • the dry etching apparatus has two chambers, it is preferable for the stability of the etching rate, etc., to separate the gas species used for etching, for example, the gas chamber containing chlorine and the gas containing fluorine. It is. Or it can also be set as the parallel processing which performs the same process in two chambers. Parallel processing is preferable because productivity can be improved.
  • plasma treatment using oxygen gas may be continuously performed after processing the first opening, the second opening, the third opening, and the fourth opening.
  • Etching products may adhere to the first opening, the second opening, the third opening, and the fourth opening by the processing, but they are removed by plasma treatment using oxygen gas. Can do.
  • the upper surface of the conductor 404 at the bottom of the opening is oxidized.
  • a metal oxide may be formed. Metal oxides can be insulators or resistors. Therefore, it is preferable to remove the metal oxide.
  • a cleaning treatment may be performed to remove the metal oxide.
  • cleaning treatment cleaning using a chemical solution, pure water or cleaning using carbon dioxide gas added to pure water can be performed.
  • cleaning device a spin cleaning machine or a batch type cleaning device can be used.
  • the conductor 435 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductor 435 is formed so as to fill the first opening, the second opening, the third opening, and the fourth opening. Therefore, it is preferable to use the CVD method (particularly the MCVD method).
  • the conductor 435 is a multilayer of a conductor formed by the ALD method and a conductor formed by the MCVD method.
  • a film may be preferable.
  • titanium nitride may be formed by ALD, and then tungsten may be formed by MCVD (see FIGS. 28A, 28B, and 28C).
  • first CMP treatment is performed on the conductor 435 until the top surface of the insulator 419 is reached (see FIGS. 29A, 29B, and 29C).
  • second CMP treatment is performed on the conductor 435 and the insulator 419 until the top surface of the insulator 410 is reached. Accordingly, the conductor 433 is embedded in the first opening, the conductor 431 is embedded in the second opening, the conductor 429 is embedded in the third opening, and the fourth opening Is embedded with a conductor 437 (see FIGS. 30A, 30B, and 30C).
  • a conductor to be the conductor 434, the conductor 432, the conductor 430, and the conductor 438 is formed over the insulator 410, the conductor 433, the conductor 431, the conductor 429, and the conductor 437. Then, the conductor 434, the conductor 432, the conductor 430, and the conductor 438 are etched by a lithography method so that the conductor 434, the conductor 432, the conductor 430, and the conductor 438 are etched. Form.
  • the transistor illustrated in FIG. 6 can be manufactured (see FIGS. 6A, 6B, and 6C).
  • the insulator 306a, the semiconductor 306b, and the conductor 414 are processed by a lithography method or the like, so that a multilayer film including the insulator 406a, the semiconductor 406b, and the conductor 415 is formed.
  • the region 407 is formed by damaging the upper surface of the semiconductor 306b. Since the region 407 includes a region where the resistance of the semiconductor 406b is reduced, the contact resistance between the conductor 415 and the semiconductor 406b is reduced.
  • the insulator 402 is also etched, and part of the region may be thinned. In other words, the insulator 402 may have a shape with a protrusion in a region in contact with the multilayer film (see FIGS. 32A to 32C).
  • the insulator 446 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. Alternatively, a spin coating method, a dip method, a droplet discharge method (such as an ink jet method), a printing method (such as screen printing or offset printing), a doctor knife method, a roll coater method, or a curtain coater method can be used.
  • a conductor 426 is formed over the insulator 446.
  • the conductor 426 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductor 426 is formed so as to fill a step portion on the top surface of the insulator 446. Therefore, it is preferable to use the CVD method (particularly the MCVD method).
  • the conductor 426 is a multilayer of a conductor formed by the ALD method and a conductor formed by the MCVD method.
  • a film may be preferable.
  • titanium nitride may be formed by ALD, and then tungsten may be formed by MCVD.
  • an insulator 427 is formed over the conductor 426.
  • the insulator 427 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a spin coating method, a dipping method, a droplet discharge method (such as an ink jet method), a printing method (such as screen printing or offset printing), a doctor knife method, a roll coater method, or a curtain coater method can be used (See FIGS. 33A, 33B, and 33C.)
  • first CMP treatment is performed on the insulator 427 and the conductor 426 until the thickness of the conductor 426 is reduced to about half.
  • a slurry suitable for the insulator is preferably used (see FIGS. 34A, 34B, and 34C).
  • a second CMP process is performed on the remaining conductor 426 and insulator 446 until the insulator 446 is exposed and the surface of the insulator 446 is planarized, whereby the insulator 409 is formed.
  • the second CMP treatment it is desirable to use a slurry prepared so that the polishing rate of the insulator 446 is as slow as possible with respect to the polishing rate of the conductor 426.
  • the use of the slurry is preferable because the flatness of the surface of the insulator 446 may be further improved.
  • the CMP processing apparatus has an end point detection function for notifying that the insulator 446 is exposed in the second CMP processing.
  • the end point detection function is preferable because the film thickness controllability of the insulator 446 after the second CMP treatment may be improved (see FIGS. 35A, 35B, and 35C).
  • an insulator 409 is formed on the insulator 446 so as to have a flat upper surface by CMP treatment or the like. Also good.
  • the top surface of the insulator 446 may have flatness immediately after film formation. However, the top surface of the insulator 446 may not have flatness.
  • a resist mask 423 is formed over the insulator 409 by a lithography method or the like.
  • a lithography method for example, an organic film may be provided between the insulator 409 and the resist mask 423.
  • a single layer of a conductor or a stacked film of a conductor and an insulator may be formed over the insulator 409, and a hard mask may be formed by a lithography method (FIGS. 36A, 36B, and 36C). )reference.).
  • the insulator 409 is processed by a dry etching method until it reaches the insulator 402, so that the insulator 410 is formed. At this time, etching may be performed until the insulator 402 reaches the insulator 303.
  • a gas used for dry etching for example, C 4 F 6 gas, CF 4 gas, SF 6 gas, or CHF 3 gas can be used.
  • oxygen gas, helium gas, argon gas, hydrogen gas, or the like can be appropriately added to the above gas.
  • the dry etching apparatus described above can be used as the dry etching apparatus, it is preferable to use a dry etching apparatus having a configuration in which high-frequency power sources having different frequencies are connected to the parallel plate electrodes.
  • the conductor 415 is processed by a dry etching method to be separated into a conductor 416a1 and a conductor 416a2.
  • CF 4 gas for example, C 4 F 6 gas, CF 4 gas, SF 6 , Cl 2 gas, BCl 3 gas, SiCl 4 or the like is used alone or in combination of two or more. be able to.
  • oxygen gas, helium gas, argon gas, or hydrogen gas may be appropriately added to the above gas.
  • a mixture of CF 4 gas, Cl 2 gas and oxygen gas may be used.
  • the dry etching apparatus the above-described dry etching apparatus may be used.
  • the semiconductor 406b has an exposed region.
  • the exposed region 407 of the semiconductor 406b may be removed by the above-described etching of the conductor 415 (see FIGS. 37A, 37B, and 37C).
  • impurities such as a residual component of an etching gas may adhere to the exposed region of the semiconductor 406b.
  • a chlorine-based gas is used as an etching gas
  • chlorine or the like may adhere.
  • a hydrocarbon-based gas is used as an etching gas
  • carbon or hydrogen may adhere. If the substrate is exposed to the air after processing by dry etching, the exposed region of the semiconductor 406b may be corroded. Therefore, it is preferable to perform plasma treatment using oxygen gas continuously after processing by dry etching because the impurities can be removed and corrosion of an exposed region of the semiconductor 406b can be prevented.
  • the impurities may be removed by, for example, a cleaning process using diluted hydrofluoric acid or a cleaning process using ozone or the like. A plurality of cleaning processes may be combined. Accordingly, the exposed region of the semiconductor 406b, in other words, the channel formation region has a high resistance.
  • the contact resistance value between the conductors 416a1 and 416a2 and the semiconductor 406b is reduced as described above, and favorable transistor characteristics are obtained. Is preferable.
  • an insulator to be the insulator 406c is formed, and an insulator to be the insulator 412 is formed over the insulator to be the insulator 406c.
  • the insulator to be the insulator 406c and the insulator to be the insulator 412 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulator to be the insulator 406c and the insulator to be the insulator 412 are formed with a uniform thickness over the side surface and the bottom surface of the opening formed by the insulator 410, the conductor 416a1, and the conductor 416a2. Therefore, it is preferable to use the ALD method.
  • a conductor to be the conductor 404 is formed.
  • the conductor to be the conductor 404 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a conductor to be the conductor 404 is formed so as to fill an opening formed by the insulator 410 or the like. Therefore, it is preferable to use the CVD method (particularly the MCVD method).
  • the conductor 404 is formed of a conductor formed by the ALD method and an MCVD method. It may be preferable to form a multilayer film with a conductor to be formed. For example, titanium nitride may be formed by ALD, and then tungsten may be formed by MCVD.
  • the conductor to be the conductor 404 is reached by using CMP or the like to reach the top surface of the insulator 410. Polishing and planarization are performed to form the conductor 404, the insulator 412, and the insulator 406c.
  • the conductor 404 functioning as a gate electrode can be formed in a self-aligned manner without using a lithography method.
  • the conductor 404 functioning as a gate electrode can be formed without considering the alignment accuracy between the conductor 404 functioning as a gate electrode and the conductors 416a1 and 416a2 functioning as source and drain electrodes. Therefore, the area of the semiconductor device can be reduced. Further, since a lithography process is not required, productivity can be improved by simplifying the process (see FIGS. 38A, 38B, and 38C).
  • the insulator 418 is formed over the insulator 410, the insulator 412, and the insulator 406c.
  • the insulator 418 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an insulator 408 is formed over the insulator 418.
  • the insulator 408 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an oxygen oxide film is formed using a plasma containing oxygen, so that oxygen in the plasma can be added to the upper surface of the insulator 418 as excess oxygen.
  • the second heat treatment may be performed at any timing after the formation of the insulator to be the insulator 408.
  • excess oxygen contained in the insulator 418 moves to the semiconductor 406b through the insulator 410, the insulator 402, and the insulator 406a.
  • excess oxygen contained in the insulator 418 passes through the insulator 412 and moves to the semiconductor 406b.
  • excess oxygen contained in the insulator 418 passes through the insulator 406c and moves to the semiconductor 406b. In this manner, excess oxygen moves to the semiconductor 406b through the three paths, so that defects (oxygen vacancies) in the semiconductor 406b can be reduced.
  • the second heat treatment may be performed at a temperature at which excess oxygen (oxygen) contained in the insulator 418 diffuses to the semiconductor 406b.
  • the description about the first heat treatment may be referred to.
  • the second heat treatment is preferably performed at a temperature lower than that of the first heat treatment.
  • the temperature difference between the first heat treatment and the second heat treatment is 20 ° C. or higher and 150 ° C. or lower, preferably 40 ° C. or higher and 100 ° C. or lower.
  • excess oxygen (oxygen) can be prevented from being released from the insulator 402.
  • the second heat treatment may not be performed when the equivalent heat treatment can be performed by heating at the time of forming each layer.
  • the insulator 428 is formed over the insulator 408.
  • the insulator 428 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like (see FIGS. 39A, 39B, and 39C).
  • the conductor 411 is formed over the insulator 428.
  • the conductor 411 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an insulator 413 is formed over the conductor 411.
  • the insulator 413 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an organic film 421 is formed over the insulator 413 by a coating method or the like (see FIGS. 40A, 40B, and 40C).
  • a resist mask 420 is formed on the organic film 421 using a lithography method or the like.
  • the adhesion between the insulator 413 and the resist mask 420 may be improved (FIGS. 41A, 41B, and 41C). )reference.).
  • the organic film 421 is etched to be an organic film 422, but at the same time, a product 424 is also formed on the side surface of the organic film 422.
  • the product 424 is preferably a product containing carbon and fluorine.
  • the size of the opening of the resist mask is reduced by the film thickness of the product 424 formed on the side surface.
  • an opening mask that is smaller than the minimum dimension of the opening formed by the resist mask that can be formed by the lithography apparatus to be used can be formed (see FIGS. 42A, 42B, and 42C).
  • the above dry etching apparatus is preferably used.
  • the gas used for the plasma treatment for example, C 4 F 6 gas, C 2 F 6 gas, C 4 F 8 gas, CF 4 gas, SF 6 gas, CHF 3 gas, or the like may be used alone or in combination of two or more gases. Can be used.
  • oxygen gas, helium gas, argon gas, hydrogen gas, or the like can be appropriately added to the above gas.
  • a gas capable of generating a product containing carbon and fluorine by a plasma containing carbon and fluorine for example, it is preferable to use a gas in which helium gas, argon gas, hydrogen gas, or the like is appropriately added to any one of C 4 F 6 gas, C 4 F 8 gas, or CHF 3 gas.
  • the insulator 413 is etched until it reaches the upper surface of the conductor 411, so that the insulator 419 is formed.
  • C 4 F 6 gas, C 4 F 8 gas, CF 4 gas, SF 6 gas, CHF 3 gas, or the like can be used alone or in combination of two or more gases.
  • oxygen gas, helium gas, argon gas, hydrogen gas, or the like can be appropriately added to the above gas.
  • the dry etching apparatus described above can be used as the dry etching apparatus, it is preferable to use a dry etching apparatus having a configuration in which high-frequency power sources having different frequencies are connected to the parallel plate electrodes.
  • the conductor 411 is etched until it reaches the upper surface of the insulator 410, so that the conductor 417 is formed.
  • the gas used for dry etching for example, C 4 F 6 gas, C 4 F 8 gas, CF 4 gas, SF 6 gas, CHF 3 gas, Cl 2 gas, BCl 3 gas, SiCl 4 gas, or the like is used as a single gas or Two or more gases can be mixed and used. Alternatively, oxygen gas, helium gas, argon gas, hydrogen gas, or the like can be appropriately added to the above gas.
  • the resist mask 420 and the organic film 422 may be etched away.
  • the dry etching apparatus the above-described dry etching apparatus may be used. Through the above steps, a hard mask including the conductor 417 and the insulator 419 is formed (see FIGS. 43A, 43B, and 43C).
  • the hard mask may be a single layer including only the conductor 417.
  • the above-described plasma treatment may be performed to form the product 424 on the side surface of the resist and the organic material film 422.
  • the first opening, the second opening, the third opening, and the fourth opening are formed by a dry etching method using the hard mask including the conductor 417 and the insulator 419 as an etching mask. .
  • the first opening is formed by etching until the top surface of the conductor 310b is reached through the insulator 410, the insulator 408, the insulator 412, the insulator 406c, the insulator 402, the insulator 303, and the insulator 302.
  • the second opening is formed by etching until it reaches the upper surface of the conductor 416a1 through the insulator 410, the insulator 408, the insulator 412, and the insulator 406c.
  • the third opening is formed by etching until it reaches the upper surface of the conductor 416a2 through the insulator 410, the insulator 408, the insulator 412, and the insulator 406c.
  • the fourth opening is formed by etching until it reaches the upper surface of the conductor 404 through the insulator 410 and the insulator 408.
  • a gas used for dry etching for example, a gas similar to the above-described etching can be used.
  • a dry etching apparatus similar to the above can be used.
  • first opening, the second opening, the third opening, and the fourth opening can be formed by one lithography, so that the process can be shortened and the productivity can be improved. It is.
  • each opening may be formed using a lithography method (see FIGS. 44A, 44B, and 44C).
  • each insulator of each opening can be processed continuously using the same dry etching apparatus.
  • the processing can be performed without exposing the substrate to the air atmosphere for each processing of each insulator, and the substrate is corroded, contaminated, or attached with dust. Can be prevented or productivity can be improved.
  • the dry etching apparatus has two chambers, it is preferable for the stability of the etching rate, etc., to separate the gas species used for etching, for example, the gas chamber containing chlorine and the gas containing fluorine. It is. Or it can also be set as the parallel processing which performs the same process in two chambers. Parallel processing is preferable because productivity can be improved.
  • plasma treatment using oxygen gas may be continuously performed after processing the first opening, the second opening, the third opening, and the fourth opening. This is because the etching product may adhere to the first opening, the second opening, the third opening, and the fourth opening due to the processing, but by plasma treatment using oxygen gas. Can be removed.
  • the upper surface of the conductor 404 at the bottom of the opening is oxidized.
  • a metal oxide may be formed. Metal oxides can be insulators or resistors. Therefore, it is preferable to remove the metal oxide.
  • a cleaning treatment may be performed to remove the metal oxide.
  • cleaning treatment cleaning using a chemical solution, pure water or cleaning using carbon dioxide gas added to pure water can be performed.
  • cleaning device a spin cleaning machine or a batch type cleaning device can be used.
  • the conductor 435 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductor 435 is formed so as to fill the first opening, the second opening, the third opening, and the fourth opening. Therefore, it is preferable to use the CVD method (particularly the MCVD method).
  • the conductor 435 includes a conductor formed by the ALD method and a conductor formed by the MCVD method. It may be preferable to form a multilayer film with a conductor to be formed. For example, titanium nitride may be formed by an ALD method, and then tungsten may be formed by an MCVD method (see FIGS. 45A, 45B, and 45C).
  • first CMP treatment is performed on the conductor 435 until the top surface of the insulator 419 is reached (see FIGS. 46A, 46B, and 46C).
  • a second CMP process is performed until the conductor 435 and the insulator 419 reach the upper surface of the insulator 428. Accordingly, the conductor 433 is embedded in the first opening, the conductor 431 is embedded in the second opening, the conductor 429 is embedded in the third opening, and the fourth opening Is embedded with a conductor 437 (see FIGS. 47A, 47B, and 47C).
  • a conductor to be the conductor 434, the conductor 432, the conductor 430, and the conductor 438 is formed over the insulator 410, the conductor 433, the conductor 431, the conductor 429, and the conductor 437.
  • the conductor 434, the conductor 432, the conductor 430, and the conductor 438 are formed by etching a part of the conductor to be the conductor 434, the conductor 432, the conductor 430, and the conductor 438 by a lithography method. To do.
  • the transistor illustrated in FIGS. 9A to 9C can be manufactured (see FIGS. 9A, 9B, and 9C).
  • FIG. 48 illustrates an example of a semiconductor device (memory device) using the transistor according to one embodiment of the present invention, which can retain stored data even in a state where power is not supplied and has no limitation on the number of writing operations.
  • a semiconductor device illustrated in FIG. 48A includes a transistor 3200 including a first semiconductor, a transistor 3300 including a second semiconductor, and a capacitor 3400. Note that the above-described transistor can be used as the transistor 3300.
  • the transistor 3300 is preferably a transistor with low off-state current.
  • a transistor including an oxide semiconductor can be used. Since the off-state current of the transistor 3300 is small, stored data can be held in a specific node of the semiconductor device for a long time. That is, a refresh operation is not required or the frequency of the refresh operation can be extremely low, so that the semiconductor device with low power consumption is obtained.
  • the first wiring 3001 is electrically connected to the source of the transistor 3200
  • the second wiring 3002 is electrically connected to the drain of the transistor 3200
  • the third wiring 3003 is electrically connected to one of a source and a drain of the transistor 3300
  • the fourth wiring 3004 is electrically connected to the gate of the transistor 3300.
  • the gate of the transistor 3200 and the other of the source and the drain of the transistor 3300 are electrically connected to one electrode of the capacitor 3400
  • the fifth wiring 3005 is electrically connected to the other electrode of the capacitor 3400.
  • the semiconductor device illustrated in FIG. 48A has the property that the potential of the gate of the transistor 3200 can be held; thus, information can be written, held, and read as described below.
  • the potential of the fourth wiring 3004 is set to a potential at which the transistor 3300 is turned on, so that the transistor 3300 is turned on. Accordingly, the potential of the third wiring 3003 is supplied to the node FG electrically connected to the gate of the transistor 3200 and one electrode of the capacitor 3400. That is, predetermined charge is supplied to the gate of the transistor 3200 (writing).
  • predetermined charge is supplied to the gate of the transistor 3200 (writing).
  • the potential of the fourth wiring 3004 is set to a potential at which the transistor 3300 is turned off and the transistor 3300 is turned off, so that charge is held at the node FG (holding).
  • the second wiring 3002 has a charge held in the node FG. Take a potential according to the amount. This is because, when the transistor 3200 is an n-channel type, the apparent threshold voltage V th_H when a high level charge is applied to the gate of the transistor 3200 is the low level charge applied to the gate of the transistor 3200. This is because it becomes lower than the apparent threshold voltage V th_L in the case of being present.
  • the apparent threshold voltage refers to the potential of the fifth wiring 3005 necessary for bringing the transistor 3200 into a “conducting state”.
  • the potential of the fifth wiring 3005 can be set to a potential V 0 between V th_H and V th_L .
  • the transistor 3200 is in a “conducting state” if the potential of the fifth wiring 3005 is V 0 (> V th_H ).
  • the transistor 3200 remains in the “non-conductive state” even when the potential of the fifth wiring 3005 becomes V 0 ( ⁇ V th_L ). Therefore, by determining the potential of the second wiring 3002, information held in the node FG can be read.
  • the fifth wiring 3005 is supplied with a potential at which the transistor 3200 is in a “non-conducting state”, that is, a potential lower than V th_H regardless of the potential supplied to the node FG. Thus, only a desired memory cell information may be read.
  • the fifth wiring 3005 is supplied with a potential at which the transistor 3200 becomes “conductive” regardless of the potential supplied to the node FG, that is, a potential higher than V th_H. Thus, only the desired memory cell information may be read.
  • FIG. 49 is a cross-sectional view of the semiconductor device corresponding to FIG.
  • the semiconductor device illustrated in FIG. 49 includes a transistor 3200, a transistor 3300, and a capacitor 3400.
  • the transistor 3300 and the capacitor 3400 are provided above the transistor 3200. Note that although an example in which the transistor illustrated in FIG. 1 is used as the transistor 3300 is described, the semiconductor device according to one embodiment of the present invention is not limited thereto. Therefore, the above description of the transistor is referred to as appropriate.
  • the semiconductor device illustrated in FIG. 49 illustrates the case where the transistor 3200 is a Fin type.
  • the transistor 3200 is a transistor using the semiconductor substrate 450.
  • the transistor 3200 includes a region 474a in the semiconductor substrate 450, a region 474b in the semiconductor substrate 450, an insulator 462, and a conductor 454.
  • the region 474a and the region 474b function as a source region and a drain region.
  • the insulator 462 functions as a gate insulator.
  • the conductor 454 functions as a gate electrode. Therefore, the resistance of the channel formation region can be controlled by the potential applied to the conductor 454. That is, conduction / non-conduction between the region 474a and the region 474b can be controlled by a potential applied to the conductor 454.
  • a single semiconductor substrate such as silicon or germanium, or a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide may be used.
  • a single crystal silicon substrate is preferably used as the semiconductor substrate 450.
  • a semiconductor substrate having an impurity imparting n-type conductivity As the semiconductor substrate 450, a semiconductor substrate having an impurity imparting n-type conductivity is used. However, as the semiconductor substrate 450, a semiconductor substrate having an impurity imparting p-type conductivity may be used. In that case, a well having an impurity imparting n-type conductivity may be provided in a region to be the transistor 3200. Alternatively, the semiconductor substrate 450 may be i-type.
  • the upper surface of the semiconductor substrate 450 preferably has a (110) plane.
  • the on-state characteristics of the transistor 3200 can be improved.
  • the region 474a and the region 474b are regions having an impurity imparting p-type conductivity. In this manner, the transistor 3200 constitutes a p-channel transistor.
  • the transistor 3200 may be an n-channel transistor.
  • the transistor 3200 is separated from an adjacent transistor by the region 460 or the like.
  • the region 460 is a region having an insulating property.
  • 49 includes an insulator 464, an insulator 466, an insulator 468, an insulator 470, an insulator 472, an insulator 475, an insulator 402, an insulator 410, and an insulator. 408, an insulator 428, an insulator 465, an insulator 467, an insulator 469, an insulator 498, a conductor 480a, a conductor 480b, a conductor 480c, a conductor 478a, and a conductor 478b, a conductor 478c, a conductor 476a, a conductor 476b, a conductor 476c, a conductor 479a, a conductor 479b, a conductor 479c, a conductor 477a, a conductor 477b, and a conductor 477c, a conductor 484a, a conductor 484b, a conductor 484c, a conductor 484d,
  • the insulator 464 is provided over the transistor 3200.
  • the insulator 466 is provided over the insulator 464.
  • the insulator 468 is provided over the insulator 466.
  • the insulator 470 is provided over the insulator 468.
  • the insulator 472 is provided over the insulator 470.
  • the insulator 475 is disposed over the insulator 472.
  • the transistor 3300 is provided over the insulator 475.
  • the insulator 408 is provided over the transistor 3300.
  • the insulator 428 is provided over the insulator 408.
  • the insulator 465 is disposed over the insulator 428.
  • the capacitor 3400 is provided over the insulator 465.
  • the insulator 469 is provided over the capacitor 3400.
  • the insulator 464 includes an opening reaching the region 474a, an opening reaching the region 474b, and an opening reaching the conductor 454.
  • a conductor 480a, a conductor 480b, or a conductor 480c is embedded in each opening.
  • the insulator 466 includes an opening reaching the conductor 480a, an opening reaching the conductor 480b, and an opening reaching the conductor 480c.
  • a conductor 478a, a conductor 478b, or a conductor 478c is embedded in each opening.
  • the insulator 468 includes an opening reaching the conductor 478a, an opening reaching the conductor 478b, and an opening reaching the conductor 478c.
  • a conductor 476a, a conductor 476b, or a conductor 476c is embedded in each opening.
  • a conductor 479a in contact with the conductor 476a, a conductor 479b in contact with the conductor 476b, and a conductor 479c in contact with the conductor 476c are provided.
  • the insulator 472 includes an opening reaching the conductor 479a through the insulator 470, an opening reaching the conductor 479b through the insulator 470, and an opening reaching the conductor 479c through the insulator 470. And having.
  • conductors 477a, 477b, or 477c are embedded in the openings, respectively.
  • the insulator 475 includes an opening overlapping with the channel formation region of the transistor 3300, an opening reaching the conductor 477a, an opening reaching the conductor 477b, and an opening reaching the conductor 477c.
  • a conductor 484d, a conductor 484a, a conductor 484b, or a conductor 484c is embedded in each opening.
  • the conductor 484d may function as a bottom gate electrode of the transistor 3300.
  • electrical characteristics such as a threshold voltage of the transistor 3300 may be controlled by applying a certain potential to the conductor 484d.
  • the conductor 484d and the top gate electrode of the transistor 3300 may be electrically connected.
  • the on-state current of the transistor 3300 can be increased.
  • the punch-through phenomenon can be suppressed, electrical characteristics in the saturation region of the transistor 3300 can be stabilized.
  • the insulator 402 includes an opening reaching the conductor 484a, an opening reaching the conductor 484c, and an opening reaching the conductor 484b.
  • the insulator 428 also includes three openings that reach the conductor 484a, the conductor 484b, and the conductor 484c through the insulator 408, the insulator 410, and the insulator 402, and the insulator 408 and the insulator 410. And two openings reaching one conductor of the source electrode or the drain electrode of the transistor 3300 and an opening reaching the conductor of the gate electrode of the transistor 3300 through the insulator 408.
  • a conductor 483a, a conductor 483b, a conductor 483c, a conductor 483e, a conductor 483f, or a conductor 483d are embedded in the openings.
  • the insulator 465 includes an opening reaching the conductor 485a, an opening reaching the conductor 485b, and an opening reaching the conductor 485c.
  • a conductor 487a, a conductor 487b, or a conductor 487c is embedded in each opening.
  • a conductor 488a in contact with the conductor 487a, a conductor 488b in contact with the conductor 487b, and a conductor 488c in contact with the conductor 487c are provided.
  • the insulator 467 includes an opening reaching the conductor 488a and an opening reaching the conductor 488b.
  • a conductor 490a or a conductor 490b is embedded in each opening.
  • the conductor 488c is in contact with the conductor 494 of one electrode of the capacitor 3400.
  • a conductor 489a in contact with the conductor 490a and a conductor 489b in contact with the conductor 490b are provided over the insulator 467.
  • the insulator 469 includes an opening reaching the conductor 489a, an opening reaching the conductor 489b, and an opening reaching the conductor 496 which is the other electrode of the capacitor 3400.
  • a conductor 491a, a conductor 491b, or a conductor 491c is embedded in each opening.
  • a conductor 492a in contact with the conductor 491a, a conductor 492b in contact with the conductor 491b, and a conductor 492c in contact with the conductor 491c are provided.
  • Examples of the insulating material 469 and the insulator 498 include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, or tantalum.
  • the body may be used in a single layer or a stack.
  • the insulator 401 aluminum oxide, magnesium oxide, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, or oxide Tantalum may be used.
  • One or more of 469 or the insulator 498 preferably includes an insulator having a function of blocking impurities such as hydrogen and oxygen.
  • an insulator having a function of blocking impurities such as hydrogen and oxygen is provided in the vicinity of the transistor 3300, electrical characteristics of the transistor 3300 can be stabilized.
  • Examples of the insulator having a function of blocking impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, and lanthanum.
  • An insulator containing neodymium, hafnium, or tantalum may be used as a single layer or a stacked layer.
  • a conductor containing one or more of copper, zinc, gallium, yttrium, zirconium, molybdenum, ruthenium, silver, indium, tin, tantalum, and tungsten may be used in a single layer or a stacked layer.
  • it may be an alloy or a compound, a conductor containing aluminum, a conductor containing copper and titanium, a conductor containing copper and manganese, a conductor containing indium, tin and oxygen, a conductor containing titanium and nitrogen Etc. may be used.
  • An oxide semiconductor is preferably used as the semiconductor 406b.
  • silicon including strained silicon
  • germanium silicon germanium, silicon carbide, gallium arsenide, aluminum gallium arsenide, indium phosphide, gallium nitride, an organic semiconductor, or the like may be used.
  • an oxide including one or more elements other than oxygen included in the semiconductor 406b or two or more elements is preferably used.
  • silicon including strained silicon
  • germanium, silicon germanium, silicon carbide, gallium arsenide, aluminum gallium arsenide, indium phosphide, gallium nitride, an organic semiconductor, or the like may be used.
  • the source or the drain of the transistor 3200 includes a conductor 480a, a conductor 478a, a conductor 476a, a conductor 479a, a conductor 477a, a conductor 484a, a conductor 483a, a conductor 485a, and a conductor 483e is electrically connected to a conductor which is one of a source electrode and a drain electrode of the transistor 3300.
  • the conductor 454 that is a gate electrode of the transistor 3200 includes a conductor 480c, a conductor 478c, a conductor 476c, a conductor 479c, a conductor 477c, a conductor 484c, a conductor 483c, and a conductor 483c. It is electrically connected to a conductor which is the other of the source electrode and the drain electrode of the transistor 3300 through the body 485c and the conductor 483f.
  • the capacitor 3400 is electrically connected to one of a source electrode and a drain electrode of the transistor 3300, the conductor 483f, the conductor 485c, the conductor 487c, and the conductor 488c.
  • a conductor 494 which is one of the electrodes, an insulator 498, and a conductor 496 which is the other electrode of the capacitor 3400. Note that it is preferable that the capacitor 3400 be formed above or below the transistor 3300 because the size of the semiconductor device can be reduced.
  • the transistor 3300 over the transistor 3200 and the capacitor 3400 over the transistor 3300 are described in this embodiment, one or more transistors including a semiconductor similar to the transistor 330 are included over the transistor 3200. It does not matter even if it has a configuration.
  • the capacitor 3400 may be provided over the transistor 3200 and the transistor 3300 may be provided over the capacitor 3400. With such a structure, the degree of integration of the semiconductor device can be further increased (see FIG. 50).
  • FIG. 9 For other structures, the description of FIG. 9 and the like can be referred to as appropriate.
  • the semiconductor device illustrated in FIG. 48B is different from the semiconductor device illustrated in FIG. 48A in that the transistor 3200 is not provided. In this case as well, information writing and holding operations can be performed by operations similar to those of the semiconductor device illustrated in FIG.
  • the potential of one electrode of the capacitor 3400 is V
  • the capacitance of the capacitor 3400 is C
  • the capacitance component of the third wiring 3003 is CB
  • the potential of the third wiring 3003 is before the charge is redistributed.
  • the potential of the third wiring 3003 after the charge is redistributed is (CB ⁇ VB0 + C ⁇ V) / (CB + C). Therefore, when the potential of one electrode of the capacitor 3400 assumes two states of V1 and V0 (V1> V0) as the state of the memory cell, the third wiring 3003 in the case where the potential V1 is held.
  • information can be read by comparing the potential of the third wiring 3003 with a predetermined potential.
  • a transistor to which the first semiconductor is applied is used as a driver circuit for driving the memory cell, and a transistor to which the second semiconductor is applied is stacked over the driver circuit as the transistor 3300. do it.
  • the semiconductor device described above can hold stored data for a long time by using a transistor with an off-state current that includes an oxide semiconductor. That is, a refresh operation is unnecessary or the frequency of the refresh operation can be extremely low, so that a semiconductor device with low power consumption can be realized.
  • stored data can be held for a long time even when power is not supplied (note that a potential is preferably fixed).
  • the semiconductor device since the semiconductor device does not require a high voltage for writing information, the element hardly deteriorates.
  • the semiconductor device according to one embodiment of the present invention is a semiconductor device in which the number of rewritable times which is a problem in the conventional nonvolatile memory is not limited and the reliability is drastically improved. Further, since data is written depending on the conductive state and non-conductive state of the transistor, high-speed operation is possible. This embodiment can be implemented in appropriate combination with at least part of the other embodiments described in this specification.
  • FIGS. 51A and 51B are cross-sectional views of a semiconductor device of one embodiment of the present invention.
  • 51A, the X1-X2 direction indicates the channel length direction
  • FIG. 51B the Y1-Y2 direction indicates the channel width direction.
  • the semiconductor device illustrated in FIGS. 51A and 51B includes a transistor 2200 using a first semiconductor material in a lower portion and a transistor 2100 using a second semiconductor material in an upper portion.
  • FIGS. 51A and 51B illustrate an example in which the transistor illustrated in FIGS. 9A and 9B is used as the transistor 2100 including the second semiconductor material.
  • the first semiconductor material and the second semiconductor material are preferably materials having different band gaps.
  • the first semiconductor material is a semiconductor material other than an oxide semiconductor (silicon (including strained silicon), germanium, silicon germanium, silicon carbide, gallium arsenide, aluminum gallium arsenide, indium phosphide, gallium nitride, organic semiconductor, etc.
  • the second semiconductor material can be an oxide semiconductor.
  • a transistor using single crystal silicon or the like as a material other than an oxide semiconductor can easily operate at high speed.
  • a transistor including an oxide semiconductor is used as the transistor described in the above embodiment, excellent subthreshold characteristics can be obtained and the transistor can be a minute transistor. Further, since the switch speed is high, high speed operation is possible, and since the off current is low, the leakage current is small.
  • the transistor 2200 may be either an n-channel transistor or a p-channel transistor, and an appropriate transistor may be used depending on a circuit.
  • the specific structure of the semiconductor device, such as a material and a structure used, is not necessarily limited to that described here.
  • the transistor 2100 is provided over the transistor 2200 with the insulator 2201, the insulator 2207, and the insulator 2208 provided therebetween.
  • a plurality of wirings 2202 are provided between the transistors 2200 and 2100.
  • wirings and electrodes provided in the upper layer and the lower layer are electrically connected by a plurality of plugs 2203 embedded in various insulators.
  • An insulator 2204 that covers the transistor 2100 and a wiring 2205 over the insulator 2204 are provided.
  • the area occupied by the circuit is reduced, and a plurality of circuits can be arranged at a higher density.
  • hydrogen in the insulator provided in the vicinity of the semiconductor film of the transistor 2200 terminates dangling bonds of silicon, and the reliability of the transistor 2200 is increased. There is an effect to improve.
  • hydrogen in the insulator provided in the vicinity of the semiconductor film of the transistor 2100 is one of the factors that generate carriers in the oxide semiconductor. In some cases, the reliability of the transistor 2100 may be reduced.
  • the transistor 2100 including an oxide semiconductor is stacked over the transistor 2200 including a silicon-based semiconductor material, it is particularly preferable to provide the insulator 2207 having a function of preventing hydrogen diffusion therebetween. It is effective. In addition to improving the reliability of the transistor 2200 by confining hydrogen in the lower layer with the insulator 2207, it is possible to simultaneously improve the reliability of the transistor 2100 by suppressing diffusion of hydrogen from the lower layer to the upper layer. it can.
  • the insulator 2207 for example, aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, hafnium oxide, hafnium oxynitride, yttria-stabilized zirconia (YSZ), or the like can be used.
  • aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, hafnium oxide, hafnium oxynitride, yttria-stabilized zirconia (YSZ), or the like can be used.
  • a block film having a function of preventing hydrogen diffusion is preferably formed over the transistor 2100 so as to cover the transistor 2100 including the oxide semiconductor film.
  • a material similar to that of the insulator 2207 can be used, and aluminum oxide is particularly preferably used.
  • excess oxygen can be added to a lower insulator during the film formation, and the excess oxygen is transferred to the oxide semiconductor layer of the transistor 2100 by a thermal process, so that defects in the oxide semiconductor layer are removed. There is an effect to repair.
  • the aluminum oxide film has a high blocking effect that prevents the film from permeating both impurities such as hydrogen and moisture and oxygen.
  • the block film may be used by stacking the insulators 2204 or may be provided below the insulators 2204.
  • the transistor 2200 can be a transistor of various types as well as a planar transistor.
  • a transistor of FIN (fin) type, TRI-GATE (trigate) type, or the like can be used. Examples of cross-sectional views in that case are shown in FIGS. 51 (E) and (F).
  • An insulator 2212 is provided over the semiconductor substrate 2211.
  • the semiconductor substrate 2211 has a convex portion (also referred to as a fin) with a thin tip. Note that an insulator may be provided on the convex portion. The insulator functions as a mask for preventing the semiconductor substrate 2211 from being etched when the convex portion is formed.
  • the convex part does not need to have a thin tip, for example, it may be a substantially rectangular parallelepiped convex part or a thick convex part.
  • a gate insulator 2214 is provided on the convex portion of the semiconductor substrate 2211, and a gate electrode 2213 is provided thereon.
  • a source region and a drain region 2215 are formed in the semiconductor substrate 2211. Note that although the example in which the semiconductor substrate 2211 includes a convex portion is described here, the semiconductor device according to one embodiment of the present invention is not limited thereto. For example, an SOI substrate may be processed to form a semiconductor region having a convex portion.
  • FIG. 51C shows a structure of a so-called CMOS circuit in which a p-channel transistor 2200 and an n-channel transistor 2100 are connected in series and gates thereof are connected.
  • FIG. 51D A circuit diagram illustrated in FIG. 51D illustrates a structure in which the sources and drains of the transistors 2100 and 2200 are connected to each other. With such a configuration, it can function as a so-called analog switch.
  • This embodiment can be implemented in appropriate combination with at least part of the other embodiments described in this specification.
  • FIG. 52 is a block diagram illustrating a configuration example of a CPU in which some of the above-described transistors are used.
  • ALU 1191 arithmetic logic unit (ALU)
  • ALU controller 1192 an instruction decoder 1193
  • an interrupt controller 1194 an interrupt controller 1194
  • timing controller 1195 a register 1196
  • register controller 1197 a register controller 1197
  • bus interface 1198 a bus interface 1198.
  • a rewritable ROM 1199 and a ROM interface 1189 As the substrate 1190, a semiconductor substrate, an SOI substrate, a glass substrate, or the like is used.
  • the ROM 1199 and the ROM interface 1189 may be provided in separate chips.
  • the CPU illustrated in FIG. 52 is just an example in which the configuration is simplified, and an actual CPU may have various configurations depending on the application. For example, the configuration including the CPU or the arithmetic circuit illustrated in FIG.
  • the CPU 52 may be a single core, and a plurality of the cores may be included, and each core may operate in parallel. Further, the number of bits that the CPU can handle with the internal arithmetic circuit or the data bus can be, for example, 8 bits, 16 bits, 32 bits, 64 bits, or the like.
  • Instructions input to the CPU via the bus interface 1198 are input to the instruction decoder 1193, decoded, and then input to the ALU controller 1192, interrupt controller 1194, register controller 1197, and timing controller 1195.
  • the ALU controller 1192, interrupt controller 1194, register controller 1197, and timing controller 1195 perform various controls based on the decoded instructions. Specifically, the ALU controller 1192 generates a signal for controlling the operation of the ALU 1191.
  • the interrupt controller 1194 determines and processes an interrupt request from an external input / output device or a peripheral circuit from the priority or mask state during execution of the CPU program.
  • the register controller 1197 generates an address of the register 1196, and reads and writes the register 1196 according to the state of the CPU.
  • a memory cell is provided in the register 1196.
  • the above-described transistor, memory device, or the like can be used as the memory cell of the register 1196.
  • the register controller 1197 selects a holding operation in the register 1196 in accordance with an instruction from the ALU 1191. That is, whether to hold data by a flip-flop or to hold data by a capacitor in a memory cell included in the register 1196 is selected. When data retention by the flip-flop is selected, the power supply voltage is supplied to the memory cell in the register 1196. When holding of data in the capacitor is selected, data is rewritten to the capacitor and supply of power supply voltage to the memory cells in the register 1196 can be stopped.
  • FIG. 53 is an example of a circuit diagram of a memory element that can be used as the register 1196.
  • the memory element 1200 includes a circuit 1201 in which stored data is volatilized by power-off, a circuit 1202 in which stored data is not volatilized by power-off, a switch 1203, a switch 1204, a logic element 1206, and a capacitor 1207. Circuit 1220 having.
  • the circuit 1202 includes a capacitor 1208, a transistor 1209, and a transistor 1210.
  • the memory element 1200 may further include other elements such as a diode, a resistance element, and an inductor, as necessary.
  • the memory device described above can be used for the circuit 1202.
  • GND (0 V) or a potential at which the transistor 1209 is turned off is continuously input to the gate of the transistor 1209 of the circuit 1202.
  • the gate of the transistor 1209 is grounded through a load such as a resistor.
  • the switch 1203 is configured using a transistor 1213 of one conductivity type (eg, n-channel type), and the switch 1204 is configured using a transistor 1214 of conductivity type (eg, p-channel type) opposite to the one conductivity type.
  • a transistor 1213 of one conductivity type eg, n-channel type
  • the switch 1204 is configured using a transistor 1214 of conductivity type (eg, p-channel type) opposite to the one conductivity type.
  • the first terminal of the switch 1203 corresponds to one of the source and the drain of the transistor 1213
  • the second terminal of the switch 1203 corresponds to the other of the source and the drain of the transistor 1213
  • the switch 1203 corresponds to the gate of the transistor 1213.
  • conduction or non-conduction between the first terminal and the second terminal that is, the conduction state or non-conduction state of the transistor 1213 is selected.
  • the first terminal of the switch 1204 corresponds to one of the source and the drain of the transistor 1214
  • the second terminal of the switch 1204 corresponds to the other of the source and the drain of the transistor 1214
  • the switch 1204 is input to the gate of the transistor 1214.
  • the control signal RD selects the conduction or non-conduction between the first terminal and the second terminal (that is, the conduction state or non-conduction state of the transistor 1214).
  • One of a source and a drain of the transistor 1209 is electrically connected to one of a pair of electrodes of the capacitor 1208 and a gate of the transistor 1210.
  • the connection part is referred to as a node M2.
  • One of a source and a drain of the transistor 1210 is electrically connected to a wiring that can supply a low power supply potential (eg, a GND line), and the other is connected to the first terminal of the switch 1203 (the source and the drain of the transistor 1213 On the other hand).
  • a second terminal of the switch 1203 (the other of the source and the drain of the transistor 1213) is electrically connected to a first terminal of the switch 1204 (one of the source and the drain of the transistor 1214).
  • a second terminal of the switch 1204 (the other of the source and the drain of the transistor 1214) is electrically connected to a wiring that can supply the power supply potential VDD.
  • a second terminal of the switch 1203 (the other of the source and the drain of the transistor 1213), a first terminal of the switch 1204 (one of a source and a drain of the transistor 1214), an input terminal of the logic element 1206, and the capacitor 1207
  • One of the pair of electrodes is electrically connected.
  • the connection part is referred to as a node M1.
  • the other of the pair of electrodes of the capacitor 1207 can be configured to receive a constant potential. For example, a low power supply potential (such as GND) or a high power supply potential (such as VDD) can be input.
  • the other of the pair of electrodes of the capacitor 1207 is electrically connected to a wiring (eg, a GND line) that can supply a low power supply potential.
  • the other of the pair of electrodes of the capacitor 1208 can have a constant potential.
  • a low power supply potential such as GND
  • a high power supply potential such as VDD
  • the other of the pair of electrodes of the capacitor 1208 is electrically connected to a wiring (eg, a GND line) that can supply a low power supply potential.
  • the capacitor 1207 and the capacitor 1208 can be omitted by positively using a parasitic capacitance of a transistor or a wiring.
  • a control signal WE is input to a first gate (first gate electrode) of the transistor 1209.
  • the switch 1203 and the switch 1204 are selected to be in a conductive state or a non-conductive state between the first terminal and the second terminal by a control signal RD different from the control signal WE.
  • the terminals of the other switch are in a conductive state, the first terminal and the second terminal of the other switch are in a non-conductive state.
  • FIG. 53 illustrates an example in which the signal output from the circuit 1201 is input to the other of the source and the drain of the transistor 1209.
  • a signal output from the second terminal of the switch 1203 (the other of the source and the drain of the transistor 1213) is an inverted signal obtained by inverting the logic value by the logic element 1206 and is input to the circuit 1201 through the circuit 1220. .
  • FIG. 53 illustrates an example in which a signal output from the second terminal of the switch 1203 (the other of the source and the drain of the transistor 1213) is input to the circuit 1201 through the logic element 1206 and the circuit 1220. It is not limited to. A signal output from the second terminal of the switch 1203 (the other of the source and the drain of the transistor 1213) may be input to the circuit 1201 without inversion of the logical value. For example, when there is a node in the circuit 1201 that holds a signal in which the logical value of the signal input from the input terminal is inverted, the second terminal of the switch 1203 (the other of the source and the drain of the transistor 1213) An output signal can be input to the node.
  • a transistor other than the transistor 1209 among the transistors used for the memory element 1200 can be a film formed of a semiconductor other than an oxide semiconductor or a channel in the substrate 1190.
  • a transistor in which a channel is formed in a silicon film or a silicon substrate can be used.
  • all the transistors used for the memory element 1200 can be transistors whose channels are formed using an oxide semiconductor.
  • the memory element 1200 may include a transistor whose channel is formed using an oxide semiconductor in addition to the transistor 1209, and the remaining transistors are formed using a semiconductor layer other than the oxide semiconductor or the substrate 1190. It can also be a transistor.
  • a flip-flop circuit can be used.
  • the logic element 1206 for example, an inverter, a clocked inverter, or the like can be used.
  • data stored in the circuit 1201 can be held by the capacitor 1208 provided in the circuit 1202 while the power supply voltage is not supplied to the memory element 1200.
  • a transistor in which a channel is formed in an oxide semiconductor has extremely low off-state current.
  • the off-state current of a transistor in which a channel is formed in an oxide semiconductor is significantly lower than the off-state current of a transistor in which a channel is formed in crystalline silicon. Therefore, by using the transistor as the transistor 1209, the signal held in the capacitor 1208 is maintained for a long time even when the power supply voltage is not supplied to the memory element 1200. In this manner, the memory element 1200 can hold stored data (data) even while the supply of power supply voltage is stopped.
  • the memory element is characterized by performing a precharge operation; therefore, after the supply of power supply voltage is resumed, the time until the circuit 1201 retains the original data again is shortened. be able to.
  • the signal held by the capacitor 1208 is input to the gate of the transistor 1210. Therefore, after the supply of the power supply voltage to the memory element 1200 is restarted, the state (conductive state or nonconductive state) of the transistor 1210 is determined in accordance with the signal held by the capacitor 1208, and data can be read from the circuit 1202. it can. Therefore, the original signal can be accurately read even if the potential corresponding to the signal held in the capacitor 1208 slightly fluctuates.
  • a storage element 1200 for a storage device such as a register or a cache memory included in the processor, loss of data in the storage device due to stop of supply of power supply voltage can be prevented.
  • the state before the power supply stop can be restored in a short time. Accordingly, power can be stopped in a short time in the entire processor or in one or a plurality of logic circuits constituting the processor, so that power consumption can be suppressed.
  • the storage element 1200 has been described as an example of using the CPU, the storage element 1200 can be applied to an LSI such as a DSP (Digital Signal Processor), a custom LSI, a PLD (Programmable Logic Device), or an RF-Tag (Radio Frequency Tag). It is.
  • LSI Digital Signal Processor
  • PLD Programmable Logic Device
  • RF-Tag Radio Frequency Tag
  • FIG. 54A is a top view illustrating an example of an imaging device 200 according to one embodiment of the present invention.
  • the imaging device 200 includes a pixel unit 210, a peripheral circuit 260 for driving the pixel unit 210, a peripheral circuit 270, a peripheral circuit 280, and a peripheral circuit 290.
  • the pixel unit 210 includes a plurality of pixels 211 arranged in a matrix of p rows and q columns (p and q are integers of 2 or more).
  • the peripheral circuit 260, the peripheral circuit 270, the peripheral circuit 280, and the peripheral circuit 290 are connected to the plurality of pixels 211 and have a function of supplying signals for driving the plurality of pixels 211, respectively.
  • peripheral circuit 260 the peripheral circuit 270, the peripheral circuit 280, the peripheral circuit 290, and the like are all referred to as “peripheral circuits” or “driving circuits” in some cases.
  • peripheral circuit 260 can be said to be part of the peripheral circuit.
  • the imaging apparatus 200 preferably includes a light source 291.
  • the light source 291 can emit the detection light P1.
  • the peripheral circuit includes at least one of a logic circuit, a switch, a buffer, an amplifier circuit, and a conversion circuit.
  • the peripheral circuit may be manufactured over a substrate over which the pixel portion 210 is formed. Further, a semiconductor device such as an IC chip may be used for part or all of the peripheral circuit. Note that one or more of the peripheral circuit 260, the peripheral circuit 270, the peripheral circuit 280, and the peripheral circuit 290 may be omitted from the peripheral circuit.
  • the pixel 211 may be inclined and arranged in the pixel portion 210 included in the imaging device 200.
  • the pixel interval (pitch) in the row direction and the column direction can be shortened. Thereby, the quality of imaging in the imaging apparatus 200 can be further improved.
  • a single pixel 211 included in the imaging apparatus 200 is configured by a plurality of sub-pixels 212, and a color image display is realized by combining each sub-pixel 212 with a filter (color filter) that transmits light in a specific wavelength band. Information can be acquired.
  • FIG. 55A is a top view illustrating an example of the pixel 211 for acquiring a color image.
  • a pixel 211 illustrated in FIG. 55A includes a sub-pixel 212 (hereinafter also referred to as “sub-pixel 212R”) provided with a color filter that transmits light in the red (R) wavelength band, and a green (G) wavelength.
  • Sub-pixel 212 (hereinafter also referred to as “sub-pixel 212G”) provided with a color filter that transmits light in the band and sub-pixel 212 (hereinafter referred to as “color filter” that transmits light in the blue (B) wavelength band.
  • B blue
  • sub-pixel 212B also referred to as “sub-pixel 212B”.
  • the sub-pixel 212 can function as a photosensor.
  • the subpixel 212 (subpixel 212R, subpixel 212G, and subpixel 212B) is electrically connected to the wiring 231, the wiring 247, the wiring 248, the wiring 249, and the wiring 250. Further, the sub-pixel 212R, the sub-pixel 212G, and the sub-pixel 212B are each connected to an independent wiring 253.
  • the wiring 248, the wiring 249, and the wiring 250 connected to the pixel 211 in the n-th row are respectively referred to as a wiring 248 [n], a wiring 249 [n], and a wiring 250 [n].
  • the wiring 253 connected to the pixel 211 in the m-th column is referred to as a wiring 253 [m].
  • the wiring 253 connected to the subpixel 212R included in the pixel 211 in the m-th column is the wiring 253 [m] R
  • the wiring 253 connected to the subpixel 212G is the wiring 253 [m] G
  • a wiring 253 connected to the subpixel 212B is described as a wiring 253 [m] B.
  • the subpixel 212 is electrically connected to a peripheral circuit through the wiring.
  • the imaging apparatus 200 has a configuration in which subpixels 212 provided with color filters that transmit light in the same wavelength band of adjacent pixels 211 are electrically connected via a switch.
  • the sub-pixel 212 included in the pixel 211 arranged in n rows (n is an integer of 1 to p) and m columns (m is an integer of 1 to q) is adjacent to the pixel 211.
  • a connection example of the sub-pixel 212 included in the pixel 211 arranged in n + 1 rows and m columns is shown.
  • a subpixel 212R arranged in n rows and m columns and a subpixel 212R arranged in n + 1 rows and m columns are connected via a switch 201.
  • sub-pixel 212G arranged in n rows and m columns and the sub-pixel 212G arranged in n + 1 rows and m columns are connected via a switch 202.
  • sub-pixel 212B arranged in n rows and m columns and the sub-pixel 212B arranged in n + 1 rows and m columns are connected via a switch 203.
  • the color filter used for the sub-pixel 212 is not limited to red (R), green (G), and blue (B), and transmits cyan (C), yellow (Y), and magenta (M) light, respectively.
  • a color filter may be used.
  • a full color image can be acquired by providing the sub-pixel 212 that detects light of three different wavelength bands in one pixel 211.
  • a color filter that transmits yellow (Y) light is provided in addition to the sub-pixel 212 provided with a color filter that transmits red (R), green (G), and blue (B) light.
  • a color filter that transmits yellow (Y) light is provided in addition to the sub-pixel 212 provided with a color filter that transmits cyan (C), yellow (Y), and magenta (M) light.
  • a color filter that transmits blue (B) light is provided.
  • a pixel 211 having a sub-pixel 212 may be used.
  • the sub-pixel 212 that detects light in the red wavelength band, the sub-pixel 212 that detects light in the green wavelength band, and the sub-pixel 212 that detects light in the blue wavelength band may not be 1: 1: 1.
  • the number of subpixels 212 provided in the pixel 211 may be one, but two or more are preferable. For example, by providing two or more subpixels 212 that detect light in the same wavelength band, redundancy can be increased and the reliability of the imaging apparatus 200 can be increased.
  • IR Infrared
  • ND Neutral Density filter
  • a lens may be provided in the pixel 211.
  • the photoelectric conversion element provided in the sub-pixel 212 can receive incident light efficiently.
  • the light 256 is supplied to the photoelectric conversion element 220 through the lens 255, the filter 254 (filter 254R, the filter 254G, and the filter 254B) formed in the pixel 211, the pixel circuit 230, and the like. It can be set as the structure made to enter.
  • part of the light 256 indicated by the arrow may be blocked by part of the wiring 257. Therefore, a structure in which a lens 255 and a filter 254 are disposed on the photoelectric conversion element 220 side as illustrated in FIG. 56B so that the photoelectric conversion element 220 receives light 256 efficiently is preferable.
  • a photoelectric conversion element in which a pn-type junction or a pin-type junction is formed may be used.
  • the photoelectric conversion element 220 may be formed using a substance having a function of generating charges by absorbing radiation.
  • the substance having a function of absorbing radiation and generating a charge include selenium, lead iodide, mercury iodide, gallium arsenide, cadmium telluride, and cadmium zinc alloy.
  • the photoelectric conversion element 220 when selenium is used for the photoelectric conversion element 220, the photoelectric conversion element 220 having a light absorption coefficient over a wide wavelength band such as X-rays and gamma rays in addition to visible light, ultraviolet light, and infrared light can be realized.
  • a wide wavelength band such as X-rays and gamma rays in addition to visible light, ultraviolet light, and infrared light
  • one pixel 211 included in the imaging apparatus 200 may include a sub-pixel 212 including a first filter in addition to the sub-pixel 212 illustrated in FIG.
  • 57A and 57B are cross-sectional views of elements included in the imaging device.
  • An imaging device illustrated in FIG. 57A includes a transistor 351 using silicon provided over a silicon substrate 300, transistors 353 and 354 using oxide semiconductors stacked over the transistor 351, and a silicon substrate. 300 includes a photodiode 360 having an anode 361 and a cathode 362. Each transistor and photodiode 360 has electrical connection with various plugs 370 and wirings 371. Further, the anode 361 of the photodiode 360 is electrically connected to the plug 370 through the low resistance region 363.
  • the imaging device is provided in contact with the layer 305 including the transistor 351 and the photodiode 360 provided over the silicon substrate 300, the layer 320 including the wiring 371, and the layer 320 including the wiring 371.
  • a layer 331 including the transistor 354 and a layer 340 provided in contact with the layer 331 and including a wiring 372 and a wiring 373.
  • the light-receiving surface of the photodiode 360 is provided on the surface of the silicon substrate 300 opposite to the surface on which the transistor 351 is formed. With this configuration, an optical path can be secured without being affected by various transistors and wirings. Therefore, a pixel with a high aperture ratio can be formed. Note that the light receiving surface of the photodiode 360 may be the same as the surface on which the transistor 351 is formed.
  • the layer 305 may be a layer including a transistor including an oxide semiconductor.
  • the layer 305 may be omitted, and the pixel may be formed using only a transistor including an oxide semiconductor.
  • the photodiode 360 provided in the layer 305 and the transistor provided in the layer 331 can be formed to overlap with each other. Then, the integration degree of pixels can be increased. That is, the resolution of the imaging device can be increased.
  • the imaging device can have a structure in which a photodiode 365 is provided over a transistor on the layer 340 side.
  • the layer 305 includes a transistor 351 and a transistor 352 using silicon
  • the layer 320 includes a wiring 371
  • the layer 331 includes a transistor 353 including an oxide semiconductor layer.
  • the transistor 354 includes a photodiode 365 in the layer 340
  • the photodiode 365 includes a semiconductor layer 366, a semiconductor layer 367, and a semiconductor layer 368, and includes a wiring 373 and a wiring through a plug 370. 374 is electrically connected.
  • the aperture ratio can be increased.
  • the photodiode 365 a pin-type diode element using an amorphous silicon film, a microcrystalline silicon film, or the like may be used.
  • the photodiode 365 has a structure in which an n-type semiconductor layer 368, an i-type semiconductor layer 367, and a p-type semiconductor layer 366 are sequentially stacked.
  • Amorphous silicon is preferably used for the i-type semiconductor layer 367.
  • amorphous silicon, microcrystalline silicon, or the like containing a dopant imparting each conductivity type can be used.
  • the photodiode 365 using amorphous silicon as a photoelectric conversion layer has high sensitivity in the wavelength region of visible light and can easily detect weak visible light.
  • an insulator 380 is provided between the layer 305 including the transistor 351 and the photodiode 360 and the layer 331 including the transistor 353 and the transistor 354.
  • the position of the insulator 380 is not limited.
  • Hydrogen in the insulator provided in the vicinity of the channel formation region of the transistor 351 has an effect of terminating the dangling bond of silicon and improving the reliability of the transistor 351.
  • hydrogen in the insulator provided in the vicinity of the transistor 353, the transistor 354, and the like is one of the factors that generate carriers in the oxide semiconductor. Therefore, the reliability of the transistor 353, the transistor 354, and the like may be reduced. Therefore, in the case where a transistor including an oxide semiconductor is stacked over a transistor including a silicon-based semiconductor, an insulator 380 having a function of blocking hydrogen is preferably provided therebetween. By confining hydrogen below the insulator 380, the reliability of the transistor 351 can be improved.
  • the insulator 381 over the transistors 353 and 354 because diffusion of oxygen in the oxide semiconductor can be prevented.
  • the RF tag in this embodiment has a storage circuit inside, stores necessary information in the storage circuit, and exchanges information with the outside using non-contact means, for example, wireless communication. Because of these characteristics, the RF tag can be used in an individual authentication system that identifies an article by reading individual information about the article. Note that extremely high reliability is required for use in these applications.
  • FIG. 58 is a block diagram illustrating a configuration example of an RF tag.
  • the RF tag 800 includes an antenna 804 that receives a radio signal 803 transmitted from an antenna 802 connected to a communication device 801 (also referred to as an interrogator or a reader / writer).
  • the RF tag 800 includes a rectifier circuit 805, a constant voltage circuit 806, a demodulation circuit 807, a modulation circuit 808, a logic circuit 809, a storage circuit 810, and a ROM 811.
  • a material that can sufficiently suppress a reverse current such as an oxide semiconductor, may be used for the transistor including the rectifying action included in the demodulation circuit 807.
  • action resulting from a reverse current can be suppressed, and it can prevent that the output of a demodulation circuit is saturated. That is, the output of the demodulation circuit with respect to the input of the demodulation circuit can be made closer to linear.
  • the RF tag 800 described in this embodiment can be used for any of the methods.
  • the antenna 804 is for transmitting and receiving a radio signal 803 to and from the antenna 802 connected to the communication device 801. Further, the rectifier circuit 805 rectifies an input AC signal generated by receiving a radio signal by the antenna 804, for example, half-wave double voltage rectification, and the signal rectified by a capacitive element provided in the subsequent stage. It is a circuit for generating an input potential by smoothing. Note that a limiter circuit may be provided on the input side or the output side of the rectifier circuit 805. The limiter circuit is a circuit for controlling not to input more than a certain amount of power to a subsequent circuit when the amplitude of the input AC signal is large and the internally generated voltage is large.
  • the constant voltage circuit 806 is a circuit for generating a stable power supply voltage from the input potential and supplying it to each circuit. Note that the constant voltage circuit 806 may include a reset signal generation circuit.
  • the reset signal generation circuit is a circuit for generating a reset signal of the logic circuit 809 using a stable rise of the power supply voltage.
  • the demodulation circuit 807 is a circuit for demodulating an input AC signal by detecting an envelope and generating a demodulated signal.
  • the modulation circuit 808 is a circuit for performing modulation in accordance with data output from the antenna 804.
  • a logic circuit 809 is a circuit for analyzing and processing the demodulated signal.
  • the memory circuit 810 is a circuit that holds input information and includes a row decoder, a column decoder, a storage area, and the like.
  • the ROM 811 is a circuit for storing a unique number (ID) or the like and outputting it according to processing.
  • the memory circuit described in the above embodiment can be used for the memory circuit 810. Since the memory circuit of one embodiment of the present invention can retain information even when the power is turned off, the memory circuit can be preferably used for an RF tag. Further, the memory circuit of one embodiment of the present invention does not cause a difference in maximum communication distance between data reading and writing because power (voltage) necessary for data writing is significantly smaller than that of a conventional nonvolatile memory. It is also possible. Furthermore, it is possible to suppress the occurrence of malfunction or erroneous writing due to insufficient power during data writing.
  • the memory circuit of one embodiment of the present invention can also be applied to the ROM 811 because it can be used as a nonvolatile memory.
  • the producer separately prepares a command for writing data in the ROM 811 so that the user cannot freely rewrite the command.
  • By shipping the product after the producer writes the unique number before shipping it is possible to assign a unique number only to the good products to be shipped, rather than assigning a unique number to all the produced RF tags, The unique number of the product after shipment does not become discontinuous, and customer management corresponding to the product after shipment becomes easy.
  • a liquid crystal element also referred to as a liquid crystal display element
  • a light-emitting element also referred to as a light-emitting display element
  • the light-emitting element includes, in its category, an element whose luminance is controlled by current or voltage, and specifically includes inorganic EL (Electroluminescence), organic EL, and the like.
  • a display device using an EL element an EL display device
  • a display device using a liquid crystal element a liquid crystal display device
  • the display device described above includes a panel in which the display element is sealed, and a module in which an IC or the like including a controller is mounted on the panel.
  • the display device described below indicates an image display device or a light source (including a lighting device).
  • ICs integrated circuits
  • COG Chip on Glass
  • a module with a FPC (Flexible Printed Circuits), TCP (Tape Carrier Package), a module having a printed wiring board at the end of TCP, or a display element ) Shall be included in the display device.
  • FIG. 59 illustrates an example of an EL display device according to one embodiment of the present invention.
  • FIG. 59A shows a circuit diagram of a pixel of an EL display device.
  • FIG. 59B is a top view showing the entire EL display device.
  • FIG. 59C is an MN cross section corresponding to part of the dashed-dotted line MN in FIG.
  • FIG. 59A is an example of a concave view of a pixel used in the EL display device.
  • An EL display device illustrated in FIG. 59A includes a switch element 743, a transistor 741, a capacitor 742, and a light-emitting element 719.
  • FIG. 59A and the like illustrate an example of a circuit configuration, and thus transistors can be added.
  • transistors it is also possible not to add a transistor, a switch, a passive element, or the like at each node in FIG.
  • a gate of the transistor 741 is electrically connected to one end of the switch element 743 and one electrode of the capacitor 742.
  • a source of the transistor 741 is electrically connected to the other electrode of the capacitor 742 and electrically connected to one electrode of the light-emitting element 719.
  • a power supply potential VDD is supplied to a drain of the transistor 741.
  • the other end of the switch element 743 is electrically connected to the signal line 744.
  • a constant potential is applied to the other electrode of the light-emitting element 719. Note that the constant potential is set to the ground potential GND or lower.
  • a transistor is preferably used as the switch element 743.
  • the area of a pixel can be reduced and an EL display device with high resolution can be obtained.
  • the productivity of the EL display device can be increased. Note that as the transistor 741 and / or the switch element 743, for example, a transistor illustrated in FIG. 9 or the like can be used.
  • FIG. 59B is a top view of the EL display device.
  • the EL display device includes a substrate 700, a substrate 750, a sealant 734, a driver circuit 735, a driver circuit 736, a pixel 737, and an FPC 732.
  • the sealant 734 is disposed between the substrate 700 and the substrate 750 so as to surround the pixel 737, the drive circuit 735, and the drive circuit 736. Note that the drive circuit 735 and / or the drive circuit 736 may be disposed outside the sealant 734.
  • FIG. 59C is a cross-sectional view of the EL display device corresponding to part of the dashed-dotted line MN in FIG.
  • FIG. 59C illustrates a region where the transistor 741 includes an insulator 712a over a substrate 700 and a conductor 704a, and is over the insulator 712a and the conductor 704a and partially overlaps with the conductor 704a.
  • a structure including an insulator 706c in contact with the upper surface of the semiconductor 706b, an insulator 718b over the insulator 706c, and a conductor 714a disposed over the semiconductor 706b with the insulator 718b and the insulator 706c interposed therebetween is shown. Note that the structure of the transistor 741 is an example, and a structure different from the structure illustrated in FIG. 59C may be employed.
  • the conductor 704a functions as a gate electrode
  • the insulator 712a functions as a gate insulator
  • the conductor 716a1 functions as a drain electrode
  • the conductor 716a2 functions as a source electrode
  • the insulator 718b functions as a gate insulator
  • the conductor 714a functions as a gate electrode.
  • the electrical characteristics of the insulator 706a, the semiconductor 706b, and the insulator 706c may fluctuate when exposed to light. Therefore, it is preferable that at least one of the conductor 704a, the conductor 716a1, the conductor 716a2, and the conductor 714a has a light-blocking property.
  • an insulator 706d which is over the conductor 704b over the substrate 700 and partially overlaps with the conductor 704b, a semiconductor 706e over the insulator 706d, and a semiconductor 706e
  • the conductors 716a3 and 716a4 that are in contact with the upper surface of the semiconductor 706, the insulator 710 that is in contact with the upper surface of the conductor 716a3 and the upper surface of the conductor 716a4, the insulator 706f that is in contact with the upper surface of the semiconductor 706e, and the insulator 718b on the insulator 706f
  • a conductor 714b provided over the semiconductor 706e with the insulator 718b and the insulator 706f interposed therebetween.
  • the conductor 704b functions as one electrode and the conductor 714b functions as the other electrode.
  • the capacitor 742 can be manufactured using a film in common with the transistor 741.
  • the conductors 704a and 704b are preferably the same kind of conductors. In that case, the conductor 704a and the conductor 704b can be formed through the same process.
  • the conductors 714a and 714b are preferably the same kind of conductors. In that case, the conductor 714a and the conductor 714b can be formed through the same process.
  • a capacitor 742 illustrated in FIG. 59C is a capacitor having a large capacitance per occupied area. Accordingly, FIG. 59C illustrates an EL display device with high display quality. Note that the structure of the capacitor 742 is an example, and a structure different from the structure illustrated in FIG. 59C may be used.
  • An insulator 728 is provided over the transistor 741 and the capacitor 742, and an insulator 720 is provided over the insulator 728.
  • the insulator 728 and the insulator 720 may have an opening reaching the conductor 716a2 functioning as a source electrode of the transistor 741.
  • a conductor 781 is provided over the insulator 720. The conductor 781 may be electrically connected to the transistor 741 through the openings of the insulator 728 and the insulator 720. The conductor 781 may be electrically connected to one electrode of the capacitor 742 through the openings of the insulator 728 and the insulator 720.
  • a partition 784 having an opening reaching the conductor 781 is provided over the conductor 781.
  • a light-emitting layer 782 that is in contact with the conductor 781 through the opening of the partition 784 is provided over the partition 784.
  • a conductor 783 is provided over the light-emitting layer 782.
  • a region where the conductor 781, the light emitting layer 782, and the conductor 783 overlap with each other serves as the light emitting element 719.
  • the FPC 732 is connected to a wiring 733a through a terminal 731.
  • the conductor 733a may be formed using the same kind of conductor or semiconductor as the conductor or semiconductor included in the transistor 741.
  • FIG. 60A is a circuit diagram illustrating a configuration example of a pixel of a liquid crystal display device.
  • a pixel illustrated in FIG. 60A includes a transistor 751, a capacitor 752, and an element (liquid crystal element) 753 in which liquid crystal is filled between a pair of electrodes.
  • one of a source and a drain is electrically connected to the signal line 755 and a gate is electrically connected to the scanning line 754.
  • one electrode is electrically connected to the other of the source and the drain of the transistor 751, and the other electrode is electrically connected to a wiring for supplying a common potential.
  • one electrode is electrically connected to the other of the source and the drain of the transistor 751, and the other electrode is electrically connected to a wiring for supplying a common potential.
  • the common potential applied to the wiring to which the other electrode of the capacitor 752 is electrically connected may be different from the common potential applied to the other electrode of the liquid crystal element 753.
  • the top view of the liquid crystal display device is the same as that of the EL display device.
  • a cross-sectional view of the liquid crystal display device corresponding to the dashed-dotted line MN in FIG. 59B is illustrated in FIG.
  • the FPC 732 is connected to a wiring 733a through a terminal 731.
  • the wiring 733a may be formed using the same kind of conductor or semiconductor as the conductor or semiconductor included in the transistor 751.
  • FIG. 60B illustrates a structure of the capacitor 752 corresponding to the capacitor 742 in FIG. 59C; however, the structure is not limited thereto.
  • An insulator 721 and an insulator 728 are provided over the transistor 751 and the capacitor 752.
  • the insulator 721 and the insulator 728 have an opening reaching the transistor 751.
  • a conductor 791 is provided over the insulator 721.
  • the conductor 791 is electrically connected to the transistor 751 through the openings of the insulator 721 and the insulator 728.
  • the conductor 791 is electrically connected to one electrode of the capacitor 752 through the openings of the insulator 721 and the insulator 728.
  • An insulator 792 functioning as an alignment film is provided over the conductor 791.
  • a liquid crystal layer 793 is provided over the insulator 792.
  • An insulator 794 functioning as an alignment film is provided over the liquid crystal layer 793.
  • a spacer 795 is provided over the insulator 794.
  • a conductor 796 is provided over the spacer 795 and the insulator 794.
  • a substrate 797 is provided over the conductor 796.
  • a display device including a capacitor with a small occupied area can be provided, or a display device with high display quality can be provided.
  • a high-definition display device can be provided.
  • a display element, a display device that is a device including a display element, a light-emitting element, and a light-emitting device that is a device including a light-emitting element have various forms or have various elements. Can do.
  • a display element, a display device, a light emitting element, or a light emitting device includes, for example, an EL element (an EL element including an organic substance and an inorganic substance, an organic EL element, an inorganic EL element), an LED (white LED, red LED, green LED, blue LED, etc.) ), Transistor (transistor that emits light in response to current), electron-emitting device, liquid crystal device, electronic ink, electrophoretic device, grating light valve (GLV), plasma display panel (PDP), MEMS (micro electro mechanical system) ) Display device, digital micromirror device (DMD), DMS (digital micro shutter), IMOD (interferometric modulation) device, shutter type MEMS display device, optical interference type MEMS display device, electro Wetti Grayed element, a piezoelectric ceramic display, has at least one such display device using a carbon nanotube.
  • An example of a display device using an EL element is an EL display.
  • a display device using an electron-emitting device there is a field emission display (FED), a SED type flat display (SED: Surface-conduction Electron-emitter Display), or the like.
  • FED field emission display
  • SED SED type flat display
  • a display device using a liquid crystal element there is a liquid crystal display (a transmissive liquid crystal display, a transflective liquid crystal display, a reflective liquid crystal display, a direct view liquid crystal display, a projection liquid crystal display) and the like.
  • An example of a display device using electronic ink or an electrophoretic element is electronic paper.
  • part or all of the pixel electrode may have a function as a reflective electrode.
  • part or all of the pixel electrode may have aluminum, silver, or the like.
  • a memory circuit such as an SRAM can be provided under the reflective electrode. Thereby, power consumption can be further reduced.
  • Graphene or graphite may be a multilayer film in which a plurality of layers are stacked.
  • a nitride semiconductor such as an n-type GaN semiconductor having a crystal can be easily formed thereon.
  • a p-type GaN semiconductor having a crystal or the like can be provided thereon to form an LED.
  • an AlN layer may be provided between graphene or graphite and an n-type GaN semiconductor having a crystal.
  • the GaN semiconductor included in the LED may be formed by MOCVD. However, by providing graphene, the GaN semiconductor included in the LED can be formed by a sputtering method.
  • FIG. 61A is a block diagram of the semiconductor device 900.
  • the semiconductor device 900 includes a power supply circuit 901, a circuit 902, a voltage generation circuit 903, a circuit 904, a voltage generation circuit 905, and a circuit 906.
  • the power supply circuit 901 is a circuit that generates a reference voltage V ORG .
  • the voltage V ORG may be a plurality of voltages instead of a single voltage.
  • the voltage V ORG can be generated based on the voltage V 0 given from the outside of the semiconductor device 900.
  • the semiconductor device 900 can generate the voltage V ORG based on a single power supply voltage given from the outside. Therefore, the semiconductor device 900 can operate without applying a plurality of power supply voltages from the outside.
  • the circuits 902, 904, and 906 are circuits that operate with different power supply voltages.
  • the power supply voltage of the circuit 902 is a voltage applied based on the voltage V ORG and the voltage V SS (V ORG > V SS ).
  • the power supply voltage of the circuit 904 is a voltage applied based on the voltage V POG and the voltage V SS (V POG > V ORG ).
  • the power supply voltage of the circuit 906 is a voltage applied based on the voltage V ORG , the voltage V SS, and the voltage V NEG (V ORG > V SS > V NEG ). Note that if the voltage VSS is equal to the ground potential (GND), the types of voltages generated by the power supply circuit 901 can be reduced.
  • GND ground potential
  • the voltage generation circuit 903 is a circuit that generates the voltage V POG .
  • the voltage generation circuit 903 can generate the voltage V POG based on the voltage V ORG supplied from the power supply circuit 901. Therefore, the semiconductor device 900 including the circuit 904 can operate based on a single power supply voltage supplied from the outside.
  • the voltage generation circuit 905 is a circuit that generates a voltage V NEG .
  • the voltage generation circuit 905 can generate the voltage V NEG based on the voltage V ORG supplied from the power supply circuit 901. Therefore, the semiconductor device 900 including the circuit 906 can operate based on a single power supply voltage given from the outside.
  • FIG. 61B illustrates an example of a circuit 904 that operates at the voltage V POG
  • FIG. 61C illustrates an example of a waveform of a signal for operating the circuit 904.
  • the transistor 911 is illustrated.
  • Signal applied to the gate of the transistor 911 is generated, for example, based on the voltage V POG and voltage V SS.
  • the signal is a voltage V SS during operation of the conductive state of transistor 911 voltage V POG, during operation of the non-conductive state.
  • the voltage V POG is higher than the voltage V ORG as illustrated in FIG. Therefore, the transistor 911 can more reliably perform an operation of more reliably conducting between the source (S) and the drain (D).
  • the circuit 904 can be a circuit in which malfunctions are reduced.
  • FIG. 61D illustrates an example of a circuit 906 that operates at the voltage V NEG
  • FIG. 61E illustrates an example of a waveform of a signal for operating the circuit 906.
  • FIG. 61D illustrates a transistor 912 having a back gate.
  • Signal applied to the gate of the transistor 912 for example, generated based on the voltage V ORG and the voltage V SS.
  • the signal voltage V ORG during operation of the conductive state of transistor 911 is generated based on the voltage V SS during operation of a non-conductive state.
  • a signal given to the back gate of the transistor 912 is generated based on the voltage V NEG .
  • the voltage V NEG is smaller than the voltage V SS (GND) as illustrated in FIG. Therefore, the threshold voltage of the transistor 912 can be controlled to shift positively. Therefore, the transistor 912 can be more reliably turned off, and the current flowing between the source (S) and the drain (D) can be reduced.
  • the circuit 906 can be a circuit in which malfunctions are reduced and power consumption is reduced.
  • the voltage V NEG may be directly applied to the back gate of the transistor 912.
  • a signal to be supplied to the gate of the transistor 912 may be generated based on the voltage V ORG and the voltage V NEG and the signal may be supplied to the back gate of the transistor 912.
  • FIGS. 62A and 62B show modified examples of FIGS. 61D and 61E.
  • a transistor 922 whose conduction state can be controlled by the control circuit 921 is illustrated between the voltage generation circuit 905 and the circuit 906.
  • the transistor 922 is an n-channel OS transistor.
  • Control signal S BG control circuit 921 is output a signal for controlling the conduction state of the transistor 922.
  • transistors 912A and 912B included in the circuit 906 are OS transistors which are the same as the transistor 922.
  • control signal S BG is transistor 922 in a conducting state at the high level, the node N BG becomes voltage V NEG. Thereafter, when the control signal SBG is at a low level, the node NBG becomes electrically floating. Since the transistor 922 is an OS transistor, the off-state current is small. Therefore, even if the node NBG is electrically floating, the voltage V NEG once applied can be held.
  • FIG. 63A shows an example of a circuit configuration applicable to the voltage generation circuit 903 described above.
  • a voltage generation circuit 903 illustrated in FIG. 63A is a five-stage charge pump including diodes D1 to D5, capacitors C1 to C5, and an inverter INV.
  • the clock signal CLK is supplied to the capacitors C1 to C5 directly or via the inverter INV.
  • the power supply voltage of the inverter INV is a voltage applied based on the voltage V ORG and the voltage V SS
  • the voltage V POG boosted to a positive voltage five times the voltage V ORG is given by applying the clock signal CLK.
  • the forward voltage of the diodes D1 to D5 is 0V. Further, by changing the number of stages of the charge pump, it is possible to obtain a desired voltage V POG.
  • FIG. 63B shows an example of a circuit configuration applicable to the voltage generation circuit 905 described above.
  • a voltage generation circuit 905 illustrated in FIG. 63B is a four-stage charge pump including diodes D1 to D5, capacitors C1 to C5, and an inverter INV.
  • the clock signal CLK is supplied to the capacitors C1 to C5 directly or via the inverter INV.
  • the power supply voltage of the inverter INV is a voltage applied based on the voltage V ORG and the voltage V SS
  • the stepped down voltage V NEG can be obtained.
  • the forward voltage of the diodes D1 to D5 is 0V.
  • the desired voltage V NEG can be obtained by changing the number of stages of the charge pump.
  • circuit configuration of the voltage generation circuit 903 described above is not limited to the configuration of the circuit diagram illustrated in FIG. Modified examples of the voltage generation circuit 903 are illustrated in FIGS. 64A to 64C, 65A, and 65B.
  • a voltage generation circuit 903A illustrated in FIG. 64A includes transistors M1 to M10, capacitors C11 to C14, and an inverter INV1.
  • the clock signal CLK is supplied directly to the gates of the transistors M1 to M10 or via the inverter INV1.
  • a clock signal CLK By providing a clock signal CLK, and it is possible to obtain a voltage V POG boosted four times the positive voltage of the voltage V ORG.
  • a desired voltage V POG can be obtained by changing the number of stages.
  • a voltage generation circuit 903A illustrated in FIG. 64A can reduce off-state current by using the transistors M1 to M10 as OS transistors, and can suppress leakage of charges held in the capacitors C11 to C14. Therefore, the voltage V ORG can be efficiently boosted from the voltage V POG .
  • a voltage generation circuit 903B illustrated in FIG. 64B includes transistors M11 to M14, capacitors C15 and C16, and an inverter INV2.
  • the clock signal CLK is supplied directly to the gates of the transistors M11 to M14 or via the inverter INV2. By providing the clock signal CLK, it is possible to obtain a voltage V POG that is boosted to a positive voltage that is twice the voltage V ORG .
  • a voltage generation circuit 903B illustrated in FIG. 64B can reduce off-state current by using the transistors M11 to M14 as OS transistors, and can suppress leakage of charges held in the capacitors C15 and C16. Therefore, the voltage V ORG can be efficiently boosted from the voltage V POG .
  • a voltage generation circuit 903C illustrated in FIG. 64C includes an inductor I1, a transistor M15, a diode D6, and a capacitor C17.
  • the conduction state of the transistor M15 is controlled by the control signal EN.
  • a voltage V POG obtained by boosting the voltage V ORG can be obtained by the control signal EN. Since the voltage generation circuit 903C illustrated in FIG. 64C uses the inductor I1 to increase the voltage, the voltage generation circuit 903C can increase the voltage with high conversion efficiency.
  • a voltage generation circuit 903D illustrated in FIG. 65A corresponds to a structure in which the diodes D1 to D5 of the voltage generation circuit 903 illustrated in FIG. 63A are replaced with diode-connected transistors M16 to M20.
  • the voltage generation circuit 903D illustrated in FIG. 65A can reduce off-state current by using the transistors M16 to M20 as OS transistors, and can suppress leakage of charges held in the capacitors C1 to C5. Therefore, the voltage V ORG can be efficiently boosted from the voltage V POG .
  • a voltage generation circuit 903E illustrated in FIG. 65B corresponds to a structure in which the transistors M16 to M20 in the voltage generation circuit 903D illustrated in FIG. 65A are replaced with transistors M21 to M25 having back gates. Since the voltage generation circuit 903E illustrated in FIG. 65B can supply the same voltage as the gate to the back gate, the amount of current flowing through the transistor can be increased. Therefore, the voltage V ORG can be efficiently boosted from the voltage V POG .
  • Voltage generating circuit 905A shown in FIG. 66 (A) by providing a clock signal CLK, and it is possible to obtain a voltage V NEG stepped down from the voltage V SS to 3 times the negative voltage of the voltage V ORG.
  • the voltage generation circuits 905A to 905E shown in FIGS. 66A to 66C, 67A and 67B are shown in FIGS. 43A to 43C, 44A and 44B, respectively.
  • the voltage applied to each wiring is changed or the arrangement of elements is changed.
  • 66A to 66C, 67A, and 67B, as in the voltage generation circuits 903A to 903E, can be efficiently reduced from the voltage V ORG to the voltage V NEG .
  • the semiconductor device can reduce the type of power supply voltage applied from the outside.
  • a display module 6000 shown in FIG. 68 includes a touch panel 6004 connected to the FPC 6003, a display panel 6006 connected to the FPC 6005, a backlight unit 6007, a frame 6009, a printed circuit board 6010, between the upper cover 6001 and the lower cover 6002.
  • a battery 6011 is included. Note that the backlight unit 6007, the battery 6011, the touch panel 6004, and the like may not be provided.
  • the semiconductor device of one embodiment of the present invention can be used for, for example, the display panel 6006 or an integrated circuit mounted on a printed board.
  • the shapes and dimensions of the upper cover 6001 and the lower cover 6002 can be changed as appropriate in accordance with the sizes of the touch panel 6004 and the display panel 6006.
  • a resistive touch panel or a capacitive touch panel can be used by being superimposed on the display panel 6006.
  • the counter substrate (sealing substrate) of the display panel 6006 can have a touch panel function.
  • an optical sensor can be provided in each pixel of the display panel 6006 and an optical touch panel function can be added.
  • a touch sensor electrode may be provided in each pixel of the display panel 6006 to add a capacitive touch panel function.
  • the backlight unit 6007 has a light source 6008.
  • the light source 6008 may be provided at the end of the backlight unit 6007 and a light diffusing plate may be used.
  • the frame 6009 has a function as an electromagnetic shield for blocking electromagnetic waves generated from the printed board 6010 in addition to a protective function of the display panel 6006.
  • the frame 6009 may function as a heat sink.
  • the printed board 6010 includes a power supply circuit, a signal processing circuit for outputting a video signal and a clock signal.
  • a power supply for supplying power to the power supply circuit an external commercial power supply or a battery 6011 provided separately may be used. Note that the battery 6011 can be omitted when a commercial power source is used.
  • the display module 6000 may be additionally provided with a member such as a polarizing plate, a retardation plate, and a prism sheet.
  • FIG. 69A is a perspective view showing a cross-sectional structure of a package using a lead frame type interposer.
  • a chip 551 corresponding to a semiconductor device according to one embodiment of the present invention is connected to a terminal 552 over the interposer 550 by a wire bonding method.
  • the terminal 552 is disposed on the surface on which the chip 551 of the interposer 550 is mounted.
  • the chip 551 may be sealed with a mold resin 553, but is sealed with a part of each terminal 552 exposed.
  • FIG. 69B shows the structure of a module of an electronic device (mobile phone) in which a package is mounted on a circuit board.
  • a package 602 and a battery 604 are mounted on a printed wiring board 601.
  • a printed wiring board 601 is mounted by an FPC 603 on a panel 600 provided with a display element.
  • An electronic device or a lighting device can be manufactured using the semiconductor device of one embodiment of the present invention.
  • a highly reliable electronic device or lighting device can be manufactured using the semiconductor device of one embodiment of the present invention.
  • an electronic device or a lighting device with improved detection sensitivity of a touch sensor can be manufactured using the semiconductor device of one embodiment of the present invention.
  • Examples of the electronic device include a television device (also referred to as a television or a television receiver), a monitor for a computer, a digital camera, a digital video camera, a digital photo frame, a mobile phone (also referred to as a mobile phone or a mobile phone device). ), Large game machines such as portable game machines, portable information terminals, sound reproducing devices, and pachinko machines.
  • the electronic device or the lighting device of one embodiment of the present invention has flexibility, it can be incorporated along an inner wall or an outer wall of a house or a building, or a curved surface of an interior or exterior of an automobile.
  • the electronic device of one embodiment of the present invention may include a secondary battery, and it is preferable that the secondary battery can be charged using non-contact power transmission.
  • Secondary batteries include, for example, lithium ion secondary batteries such as lithium polymer batteries (lithium ion polymer batteries) using gel electrolyte, nickel metal hydride batteries, nickel-cadmium batteries, organic radical batteries, lead storage batteries, air secondary batteries, nickel A zinc battery, a silver zinc battery, etc. are mentioned.
  • lithium ion secondary batteries such as lithium polymer batteries (lithium ion polymer batteries) using gel electrolyte, nickel metal hydride batteries, nickel-cadmium batteries, organic radical batteries, lead storage batteries, air secondary batteries, nickel A zinc battery, a silver zinc battery, etc. are mentioned.
  • the electronic device of one embodiment of the present invention may include an antenna. By receiving a signal with an antenna, video, information, and the like can be displayed on the display unit. Further, when the electronic device has a secondary battery, the antenna may be used for non-contact power transmission.
  • FIG. 70A illustrates a portable game machine including a housing 7101, a housing 7102, a display portion 7103, a display portion 7104, a microphone 7105, speakers 7106, operation keys 7107, a stylus 7108, and the like.
  • the semiconductor device according to one embodiment of the present invention can be used for an integrated circuit, a CPU, or the like incorporated in the housing 7101. With the use of the light-emitting device according to one embodiment of the present invention for the display portion 7103 or the display portion 7104, a portable game machine that has an excellent usability and is unlikely to deteriorate in quality can be provided. Note that although the portable game machine illustrated in FIG. 70A includes two display portions 7103 and 7104, the number of display portions included in the portable game device is not limited thereto.
  • FIG. 70B illustrates a smart watch, which includes a housing 7302, display portions 7304, 7305, and 7306, operation buttons 7311 and 7312, a connection terminal 7313, a band 7321, a clasp 7322, and the like.
  • the semiconductor device according to one embodiment of the present invention can be used for a memory, a CPU, or the like incorporated in the housing 7302.
  • FIG. 70C illustrates a portable information terminal which includes an operation button 7503, an external connection port 7504, a speaker 7505, a microphone 7506, and the like in addition to a display portion 7502 incorporated in a housing 7501.
  • the semiconductor device according to one embodiment of the present invention can be used for a mobile memory, a CPU, or the like incorporated in the housing 7501.
  • the display portion 7502 can have very high definition, the display portion 7502 can perform various displays such as full high-definition, 4k, or 8k while being small and medium, and can obtain a very clear image. it can.
  • FIG. 70D illustrates a video camera, which includes a first housing 7701, a second housing 7702, a display portion 7703, operation keys 7704, a lens 7705, a connection portion 7706, and the like.
  • the operation key 7704 and the lens 7705 are provided in the first housing 7701, and the display portion 7703 is provided in the second housing 7702.
  • the first housing 7701 and the second housing 7702 are connected by a connection portion 7706, and the angle between the first housing 7701 and the second housing 7702 can be changed by the connection portion 7706. is there.
  • the video on the display portion 7703 may be switched in accordance with the angle between the first housing 7701 and the second housing 7702 in the connection portion 7706.
  • the imaging device of one embodiment of the present invention can be provided at a position where the lens 7705 is focused.
  • the semiconductor device according to one embodiment of the present invention can be used for an integrated circuit, a CPU, or the like incorporated in the first housing
  • FIG. 70E illustrates digital signage, which includes a display portion 7922 provided on a utility pole 7921.
  • the display device according to one embodiment of the present invention can be used for the control circuit of the display portion 7922.
  • FIG. 71A illustrates a laptop personal computer, which includes a housing 8121, a display portion 8122, a keyboard 8123, a pointing device 8124, and the like.
  • the semiconductor device according to one embodiment of the present invention can be applied to a CPU or a memory built in the housing 8121. Note that since the display portion 8122 can have very high definition, the display portion 8122 can display 8k while being small and medium-sized, and a very clear image can be obtained.
  • FIG. 71B shows the appearance of an automobile 9700.
  • FIG. 71C illustrates a driver seat of a car 9700.
  • the automobile 9700 includes a vehicle body 9701, wheels 9702, a dashboard 9703, lights 9704, and the like.
  • the semiconductor device of one embodiment of the present invention can be used for a display portion of the automobile 9700 and an integrated circuit for control.
  • the semiconductor device of one embodiment of the present invention can be provided in the display portion 9710 to the display portion 9715 illustrated in FIG.
  • the display portion 9710 and the display portion 9711 are display devices or input / output devices provided on a windshield of an automobile.
  • a display device or an input / output device of one embodiment of the present invention is a so-called see-through state in which an electrode of the display device or the input / output device is made of a light-transmitting conductive material so that the opposite side can be seen through. Display devices or input / output devices. If the display device or the input / output device is in a see-through state, the view is not hindered even when the automobile 9700 is driven. Thus, the display device or the input / output device of one embodiment of the present invention can be provided on the windshield of the automobile 9700.
  • a transistor for driving the display device or the input / output device is provided in the display device or the input / output device, an organic transistor using an organic semiconductor material, a transistor using an oxide semiconductor, or the like, A transistor having a light-transmitting property may be used.
  • a display portion 9712 is a display device provided in the pillar portion.
  • the field of view blocked by the pillar can be complemented by displaying an image from the imaging means provided on the vehicle body on the display portion 9712.
  • a display portion 9713 is a display device provided in the dashboard portion.
  • the view blocked by the dashboard can be complemented. That is, by projecting an image from the imaging means provided outside the automobile, the blind spot can be compensated and safety can be improved. Also, by displaying a video that complements the invisible part, it is possible to confirm the safety more naturally and without a sense of incongruity.
  • FIG. 71D shows the interior of an automobile in which bench seats are used for the driver seat and the passenger seat.
  • the display portion 9721 is a display device or an input / output device provided in the door portion.
  • the field of view blocked by the door can be complemented by displaying an image from an imaging unit provided on the vehicle body on the display portion 9721.
  • the display portion 9722 is a display device provided on the handle.
  • the display unit 9723 is a display device provided at the center of the seat surface of the bench seat. Note that the display device can be installed on a seating surface or a backrest portion, and the display device can be used as a seat heater using heat generated by the display device as a heat source.
  • the display portion 9714, the display portion 9715, or the display portion 9722 can provide various other information such as navigation information, a speedometer and a tachometer, a travel distance, an oil supply amount, a gear state, and an air conditioner setting.
  • display items, layouts, and the like displayed on the display unit can be changed as appropriate according to the user's preference.
  • the above information can also be displayed on the display portion 9710 to the display portion 9713, the display portion 9721, and the display portion 9723.
  • the display portions 9710 to 9715 and the display portions 9721 to 9723 can also be used as lighting devices.
  • the display portions 9710 to 9715 and the display portions 9721 to 9723 can also be used as heating devices.
  • FIG. 72A shows the appearance of the camera 8000.
  • FIG. A camera 8000 includes a housing 8001, a display portion 8002, operation buttons 8003, a shutter button 8004, a coupling portion 8005, and the like.
  • a lens 8006 can be attached to the camera 8000.
  • the coupling portion 8005 includes electrodes, and can connect a strobe device or the like in addition to a finder 8100 described later.
  • the camera 8000 is configured such that the lens 8006 can be removed from the housing 8001 and replaced, but the lens 8006 and the housing may be integrated.
  • An image can be taken by pressing a shutter button 8004.
  • the display portion 8002 has a function as a touch panel and can capture an image by touching the display portion 8002.
  • the display device or the input / output device of one embodiment of the present invention can be applied to the display portion 8002.
  • FIG. 72B shows an example in which a finder 8100 is attached to a camera 8000.
  • the viewfinder 8100 includes a housing 8101, a display portion 8102, a button 8103, and the like.
  • the housing 8101 includes a coupling portion that engages with the coupling portion 8005 of the camera 8000, and the finder 8100 can be attached to the camera 8000.
  • the coupling portion includes an electrode, and an image received from the camera 8000 via the electrode can be displayed on the display portion 8102.
  • the button 8103 has a function as a power button.
  • a button 8103 can be used to switch display on the display portion 8102 on and off.
  • the semiconductor device of one embodiment of the present invention can be applied to an integrated circuit or an image sensor in the housing 8101.
  • the camera 8000 and the viewfinder 8100 are separate electronic devices and are configured to be detachable.
  • a housing 8001 of the camera 8000 includes one embodiment of the present invention.
  • a finder provided with a display device or an input / output device may be incorporated.
  • FIG. 72C shows the appearance of the head mounted display 8200.
  • the head mounted display 8200 includes a mounting portion 8201, a lens 8202, a main body 8203, a display portion 8204, a cable 8205, and the like.
  • a battery 8206 is built in the mounting portion 8201.
  • a cable 8205 supplies power from the battery 8206 to the main body 8203.
  • the main body 8203 includes a wireless receiver and the like, and can display video information such as received image data on the display portion 8204.
  • the mounting portion 8201 may be provided with a plurality of electrodes at a position where the user touches the user.
  • the main body 8203 may have a function of recognizing the user's viewpoint by detecting a current flowing through the electrode in accordance with the movement of the user's eyeball. Moreover, you may have a function which monitors a user's pulse by detecting the electric current which flows into the said electrode.
  • the mounting portion 8201 may have various sensors such as a temperature sensor, a pressure sensor, and an acceleration sensor, and may have a function of displaying the user's biological information on the display portion 8204. Further, the movement of the user's head or the like may be detected, and the video displayed on the display unit 8204 may be changed in accordance with the movement.
  • the semiconductor device of one embodiment of the present invention can be applied to the integrated circuit in the main body 8203.
  • the RF tag has a wide range of uses. For example, banknotes, coins, securities, bearer bonds, certificates (driver's license, resident's card, etc., see FIG. 73A), vehicles (bicycles, FIG. 73, etc.) (See (B)), packaging containers (wrapping paper, bottles, etc., see FIG. 73C), recording media (DVD, video tape, etc., see FIG.
  • the RF tag 4000 according to one embodiment of the present invention is fixed to an article by being attached to the surface or embedded.
  • a book is embedded in paper, and a package made of an organic resin is embedded in the organic resin and fixed to each article.
  • the RF tag 4000 according to one embodiment of the present invention achieves small size, thinness, and light weight, and thus does not impair the design of the article itself even after being fixed to the article.
  • an authentication function can be provided. Counterfeiting can be prevented.
  • the RF tag according to one embodiment of the present invention by attaching the RF tag according to one embodiment of the present invention to packaging containers, recording media, personal items, foods, clothing, daily necessities, electronic devices, etc., the efficiency of a system such as an inspection system can be improved. Can be planned. Even in the case of vehicles, the security against theft or the like can be improved by attaching the RF tag according to one embodiment of the present invention.
  • operating power including writing and reading of information can be reduced by using an RF tag including a semiconductor device according to one embodiment of the present invention for each application described in this embodiment. It is possible to increase the communication distance. In addition, since the information can be held for a very long period even when the power is cut off, it can be suitably used for applications where the frequency of writing and reading is low.
  • an opening was formed by the method of Embodiment 1 in order to produce the electrode shown in FIG. 1, and the cross-section of the opening was observed using a scanning electron microscope (SEM). .
  • a first silicon oxide film having a thickness of 100 nm was formed on a single crystal silicon wafer by a thermal oxidation method.
  • a first tungsten film with a thickness of 50 nm was formed over the first silicon oxide film by a sputtering method.
  • a first aluminum oxide film with a thickness of 20 nm was formed over the first tungsten film by using the ALD method.
  • a second silicon oxide film having a thickness of 30 nm was formed over the first aluminum oxide film by a CVD method.
  • a first In—Ga—Zn oxide film is formed to a thickness of 20 nm over the second silicon oxide film by a sputtering method, and sputtering is performed over the first In—Ga—Zn oxide film.
  • a second In—Ga—Zn oxide was formed to a thickness of 15 nm by a method.
  • a second tungsten film was formed to a thickness of 20 nm over the second In—Ga—Zn oxide by a sputtering method.
  • a second aluminum oxide film with a thickness of 40 nm was formed over the second tungsten film by a sputtering method.
  • a third silicon oxide film with a thickness of 250 nm was formed over the second aluminum oxide film by a CVD method.
  • a third tungsten film with a thickness of 90 nm was formed over the third silicon oxide film by a sputtering method.
  • a silicon nitride film having a thickness of 130 nm was formed over the third tungsten film by a CVD method.
  • plasma treatment was performed using a dry etching apparatus.
  • a dry etching apparatus a dry etching apparatus having a configuration in which a high frequency power source having a different frequency is connected to each of parallel plate type electrodes is used.
  • the plasma treatment uses a mixed gas of C 4 F 8 gas (flow rate 50 sccm) and argon gas (flow rate 16 sccm), applies 500 W of high frequency power to the upper electrode at a pressure of 3.3 Pa, and 100 W to the lower electrode.
  • the high frequency power was applied and the treatment time was 30 seconds.
  • the product was formed on the side surface of the organic film while forming the product on the side surface of the resist mask and simultaneously etching the organic film using the resist mask as an etching mask.
  • the organic film was not completely etched. The steps up to here were performed to prepare Sample 2.
  • the organic film, the silicon nitride film, and the third tungsten film were etched until they reached the surface of the third silicon oxide film.
  • the dry etching apparatus used was the apparatus used for the plasma treatment described above. Etching of the organic film is performed using CF 4 gas (flow rate 80 sccm), applying high frequency power of 500 W to the upper electrode and applying high frequency power of 100 W to the lower electrode at a pressure of 3 Pa, and processing time of 13 seconds. It was.
  • the silicon nitride film is etched by using a mixed gas of CHF 3 gas (flow rate 67 sccm) and oxygen gas (flow rate 13 sccm), applying a high frequency power of 550 W to the upper electrode at a pressure of 5.3 Pa, and A high frequency power of 350 W was applied and the treatment time was 40 sec.
  • Etching of the third tungsten film uses a mixed gas of CF 4 gas (flow rate 22 sccm), chlorine gas (flow rate 11 sccm), and oxygen gas (flow rate 22 sccm). High frequency power was applied, 200 W high frequency power was applied to the lower electrode, and the treatment time was 37 seconds.
  • etching was performed using the hard mask made of the silicon nitride film and the third tungsten film as an etching mask until the third silicon oxide film and the second aluminum oxide film reached the upper surface of the second tungsten film.
  • the dry etching apparatus the apparatus used for the above-described etching was used.
  • a high frequency power of 2000 W was applied, a high frequency power of 2000 W was applied to the lower electrode, and the treatment time was 35 seconds.
  • Etching of the second aluminum oxide film uses a mixed gas of C 4 F 8 gas (flow rate 8 sccm), argon gas (475 sccm), and hydrogen gas (16 sccm) at a pressure of 2.6 Pa to the upper electrode at 1000 W.
  • the high frequency power was applied, 1200 W high frequency power was applied to the lower electrode, and the treatment time was 27 sec.
  • oxygen plasma treatment was continuously performed.
  • the oxygen plasma treatment is performed using oxygen gas (flow rate 200 sccm), applying a high frequency power of 500 W to the upper electrode at a pressure of 1.3 Pa, applying a high frequency power of 100 W to the lower electrode, and a processing time of 10 seconds. It was.
  • the above process was performed to prepare Sample 6.
  • a sample 5 was manufactured in which a hard mask was formed without performing plasma treatment, and the third silicon film and the second aluminum oxide film were etched using the hard mask as an etching mask.
  • FIG. 74 shows a cross-sectional SEM photograph of Sample 1 after the resist mask is formed.
  • FIG. 74A shows a 50 nm design.
  • the opening diameter of the top portion of the resist mask was 72.4 nm, and the opening diameter of the bottom portion was 62.5 nm.
  • FIG. 74B shows a 100 nm design.
  • the opening diameter of the top portion of the resist mask was 137.0 nm, and the opening diameter of the bottom portion was 117.0 nm.
  • FIG. 75 shows a cross-sectional SEM photograph of Sample 2 after the plasma treatment.
  • FIG. 75A shows a 50 nm design in which the opening diameter of the top portion of the resist mask was 46.6 nm and the opening diameter of the bottom portion was 36.7 nm.
  • FIG. 75B shows a design of 100 nm, the opening diameter of the top portion of the resist mask was 123.0 nm, and the opening diameter of the bottom portion was 65.5 nm. Since the opening diameter is significantly smaller after the plasma treatment than after the resist mask formation shown in FIG. 74, the product is removed from the resist side and the organic film side by performing the plasma treatment. It was found that it was formed.
  • FIG. 76 shows a cross-sectional SEM photograph of Sample 3 in which a hard mask is formed without performing plasma treatment for comparison.
  • FIG. 76A shows a 50 nm design, in which the opening diameter of the top portion of the third tungsten film which is one of the hard masks is 66.5 nm, and the opening diameter of the bottom portion is 51.6 nm.
  • FIG. 76B shows a design of 100 nm. The opening system of the top portion of the third tungsten film, which is one of hard masks, was 113.0 nm, and the opening diameter of the bottom portion was 108.0 nm.
  • FIG. 77 shows a cross-sectional SEM photograph of Sample 4 on which a hard mask was formed after the plasma treatment.
  • FIG. 77A shows a 50 nm design, in which the opening diameter of the top portion of the third tungsten film which is one of the hard masks is 53.6 nm and the opening diameter of the bottom portion is 39.7 nm.
  • FIG. 77B shows a design of 100 nm.
  • the opening system of the top portion of the third tungsten film, which is one of hard masks, was 104.0 nm, and the opening diameter of the bottom portion was 98.2 nm. Since the opening diameter is smaller than the opening diameter of the opening where the hard mask is formed without performing the plasma treatment shown in FIG. 76, it is understood that a hard mask having a small opening diameter can be formed by performing the plasma treatment. It was.
  • FIG. 78 shows a cross-sectional SEM photograph of Sample 5 in which an opening is formed by etching the third silicon oxide film and the second aluminum oxide film without performing plasma treatment.
  • FIG. 78A shows a design of 50 nm, the opening diameter of the top portion of the third silicon oxide film is 69.4 nm, and the opening diameter of the bottom portion of the second aluminum oxide film is 34.2 nm.
  • FIG. 78B shows a design of 100 nm, the opening diameter of the top portion of the third silicon oxide film was 119.0 nm, and the opening diameter of the bottom portion of the second aluminum oxide film was 71.6 nm.
  • FIG. 79 shows a cross-sectional SEM photograph of Sample 6 in which an opening is formed by etching the third silicon oxide film and the second aluminum oxide film after the plasma treatment.
  • FIG. 79A shows a design of 50 nm, the opening diameter of the top portion of the third silicon oxide film was 55.1 nm, and the opening diameter of the bottom portion of the second aluminum oxide film was 27.6 nm.
  • FIG. 79B shows a design of 100 nm, the opening diameter of the top portion of the third silicon oxide film is 103.0 nm, and the opening diameter of the bottom portion of the second aluminum oxide film is 65.0 nm.
  • the opening diameter can be reduced from about 14.4 nm to about 16.0 nm at the top portion, The size could be reduced by 6.6 nm.

Landscapes

  • Thin Film Transistor (AREA)

Abstract

微細なトランジスタを提供する。 または、 寄生容量の小さいトランジスタを提供する。 または、 周波 数特性の高いトランジスタを提供する。またはオン電流の大きなトランジスタを提供する。または、 該トランジスタを有する半導体装置を提供する。 または、 集積度の高い半導体装置を提供する。 また は、新規な電極を提供する。 第１の導電層の上方に絶縁層を形成し、 絶縁層の上方にマスク層を形成し、 マスク層上にリソグラフ ィー法によりレジストマスクを形成し、 レジストマスクの側面に生成物を形成し、 レジストマスクお よび生成物をエッチングマスクとして、 マスク層をエッチングし、 マスク層をエッチングマスクとし て、絶縁層を第１の導電層の上面に達するまでエッチングすることにより絶縁層に開口部を形成し、 開口部に第２の導電層を形成する電極を作製する。

Description

電極および半導体装置の作製方法
本発明は、例えば、トランジスタおよび半導体装置、ならびにそれらの製造方法に関する。または、本発明は、例えば、表示装置、発光装置、照明装置、蓄電装置、記憶装置、プロセッサ、電子機器に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の製遺方法に関する。または、半導体装置、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の駆動方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器は、半導体装置を有する場合がある。
近年は、酸化物半導体を用いたトランジスタが注目されている。酸化物半導体は、スパッタリング法などを用いて成膜できるため、大型の表示装置を構成するトランジスタの半導体に用いることができる。また、酸化物半導体を用いたトランジスタは、非晶質シリコンを用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられるメリットもある。
また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が小さいという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献１参照。）。
また、酸化膜半導体を用いたトランジスタで、ゲート電極を開口部に埋め込んで作製する方法などが開示されている（特許文献２および特許文献３参照。）。
特開２０１２−２５７１８７号公報 特開２０１４−２４１４０７号公報 特開２０１４−２４０８３３号公報
微細なトランジスタを提供することを課題の一とする。または、寄生容量の小さいトランジスタを提供することを課題の一とする。または、周波数特性の高いトランジスタを提供することを課題の一とする。または、電気特性の良好なトランジスタを提供することを課題の一とする。または、電気特性の安定したトランジスタを提供することを課題の一とする。または、オン時の電流の大きいトランジスタを提供することを課題の一とする。または、オフ時の電流の小さいトランジスタを提供することを課題の一とする。または、新規なトランジスタを提供することを課題の一とする。または、該トランジスタを有する半導体装置を提供することを課題の一とする。または、動作速度の速い半導体装置を提供することを課題の一とする。または、集積度の高い半導体装置を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。または、該半導体装置を有するモジュールを提供することを課題の一とする。または、該半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
（１）
本発明の一態様は、第１の導電層の上方に絶縁層を形成し、絶縁層の上方にマスク層を形成し、マスク層上にリソグラフィー法によりレジストマスクを形成し、レジストマスクの側面に生成物を形成し、レジストマスクおよび生成物をエッチングマスクとして用いて、マスク層をエッチングすることでマスク層に開口部を形成し、マスク層をエッチングマスクとして用いて、絶縁層を第１の導電層の上面に達するまでエッチングすることで絶縁層に開口部を形成し、開口部に第２の導電層を形成することを特徴とする電極の作製方法である。
（２）
本発明の一態様は、生成物は、炭素およびフッ素を含むガスを用いたプラズマ処理によって形成されることを特徴とする（１）に記載の電極の作製方法である。
（３）
本発明の一態様は、第１の導電層は、タングステンを含む導電体であることを特徴とする（１）または（２）に記載の電極の作製方法である。
（４）
本発明の一態様は、絶縁層は、第１の絶縁体を成膜し、第１の絶縁体上に第１の金属酸化物を成膜し、第１の金属酸化物上に第２の絶縁体を成膜し、第２の絶縁体上に第２の金属酸化物を成膜し、第２の金属酸化物上に第３の絶縁体を成膜し、第３の絶縁体上に第４の絶縁体を成膜し、第４の絶縁体上に第３の金属酸化物を成膜し、第３の金属酸化物上に第５の絶縁体を成膜して形成されることを特徴とする（１）乃至（３）のいずれか一に記載の電極の作製方法である。
（５）
本発明の一態様は、第１の金属酸化物は、ハフニウムを含む金属酸化物であることを特徴とする（４）に記載の電極の作製方法である。
（６）
本発明の一態様は、第２の金属酸化物および第３の金属酸化物は、アルミニウムを含む金属酸化物であることを特徴とする（４）または（５）に記載の電極の作製方法である。
（７）
本発明の一態様は、絶縁層は、第１の絶縁体を成膜し、第１の絶縁体上に第２の絶縁体を成膜し、第２の絶縁体上に第１の金属酸化物を成膜し、第１の金属酸化物上に第３の絶縁体を成膜して形成されることを特徴とする（１）乃至（３）のいずれか一に記載の電極の作製方法である。
（８）
本発明の一態様は、第１の金属酸化物は、アルミニウムを含む金属酸化物であることを特徴とする（７）に記載の電極の作製方法である。
（９）
本発明の一態様は、絶縁層は、第１の絶縁体を成膜し、第１の絶縁体上に第１の金属酸化物を成膜し、第１の金属酸化物上に第２の絶縁体を成膜して形成されることを特徴とする（１）乃至（３）のいずれか一に記載の電極の作製方法である。
（１０）
本発明の一態様は、第１の金属酸化物は、アルミニウムを含む金属酸化物であることを特徴とする（９）に記載の電極の作製方法である。
（１１）
本発明の一態様は、半導体装置の作製方法であって、半導体装置は、配線層およびトランジスタを有し、トランジスタは、ソース電極、ドレイン電極およびゲート電極を有し、配線層は、ソース電極、ドレイン電極またはゲート電極とプラグ電極を介して電気的に接続され、プラグ電極は、（１）乃至（１０）のいずれか一に記載の電極の作製方法を用いて作製されていることを特徴とする半導体装置の作製方法である。
（１２）
本発明の一態様は、モジュールの作製方法であって、モジュールは、（１）乃至（１０）のいずれか一に記載の電極の作製方法を用いて作製された電極、または（１１）に記載の半導体装置の作製方法を用いて作製された半導体装置、およびプリント基板を有することを特徴とするモジュールの作製方法である。
（１３）
本発明の一態様は、電子機器の作製方法であって、電子機器は、（１）乃至（１０）のいずれか一に記載の電極の作製方法を用いて作製された電極、（１１）に記載の半導体装置の作製方法を用いて作製された半導体装置、または（１２）に記載のモジュールの作製方法を用いて作製されたモジュール、およびスピーカーまたは操作キーを有することを特徴とする電子機器の作製方法である。
なお、本発明の一態様に係る半導体装置において、酸化物半導体を他の半導体に置き換えても構わない。
微細なトランジスタを提供することができる。または、寄生容量の小さいトランジスタを提供することができる。または、周波数特性の高いトランジスタを提供することができる。または、電気特性の良好なトランジスタを提供することができる。または、電気特性の安定したトランジスタを提供することができる。または、オン時の電流の大きいトランジスタを提供することができる。または、オフ時の電流の小さいトランジスタを提供することができる。または、新規なトランジスタを提供することができる。または、該トランジスタを有する半導体装置を提供することができる。または、動作速度の速い半導体装置を提供することができる。または、集積度の高い半導体装置を提供することができる。または、新規な半導体装置を提供することができる。または、該半導体装置を有するモジュールを提供することができる。または、該半導体装置、または該モジュールを有する電子機器を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係る電極を有する装置の断面図。 本発明の一態様に係る電極の作製方法を示す断面図。 本発明の一態様に係る電極の作製方法を示す断面図。 本発明の一態様に係る電極の作製方法を示す断面図。 本発明の一態様に係る電極の作製方法を示す断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す断面図。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。 ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。 ａ−ｌｉｋｅ　ＯＳの断面ＴＥＭ像。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係る記憶装置の回路図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す回路図および断面図。 本発明の一態様に係るＣＰＵを示すブロック図。 本発明の一態様に係る記憶素子の回路図。 撮像装置を示す平面図。 撮像装置の画素を示す平面図。 撮像装置を示す断面図。 撮像装置を示す断面図。 ＲＦタグの構成例を説明する図。 本発明の一態様に係る、半導体装置を示す回路図、上面図および断面図。 本発明の一態様に係る、半導体装置を示す回路図および断面図。 本発明の一態様を説明するためのブロック図、回路図および波形図。 本発明の一態様を説明するための回路図およびタイミングチャート。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 表示モジュールを説明する図。 リードフレーム型のインターポーザを用いたパッケージの断面構造を表す斜視図と携帯電話のモジュールの構成を表す平面図。 本発明の一態様に係る電子機器を示す図。 本発明の一態様に係る電子機器を示す図。 本発明の一態様に係る電子機器を示す図。 本発明の一態様に係る、ＲＦタグの使用例。 実施例の断面ＳＥＭ像。 実施例の断面ＳＥＭ像。 実施例の断面ＳＥＭ像。 実施例の断面ＳＥＭ像。 実施例の断面ＳＥＭ像。 実施例の断面ＳＥＭ像。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。
なお、本明細書において、例えば、物体の形状を「径」、「粒径」、「大きさ」、「サイズ」、「幅」などで規定する場合、物体が収まる最小の立方体における一辺の長さ、または物体の一断面における円相当径と読み替えてもよい。物体の一断面における円相当径とは、物体の一断面と等しい面積となる正円の直径をいう。
なお、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体のＤＯＳ（Ｄｅｎｓｉｔｙ　ｏｆ　Ｓｔａｔｅ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン膜である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが互いに重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ　Ｃｈａｎｎｅｌ　Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
なお、本明細書において、ＡがＢより迫り出した形状を有すると記載する場合、上面図または断面図において、Ａの少なくとも一端が、Ｂの少なくとも一端よりも外側にある形状を有することを示す場合がある。したがって、ＡがＢより迫り出した形状を有すると記載されている場合、例えば上面図において、Ａの一端が、Ｂの一端よりも外側にある形状を有すると読み替えることができる。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
（実施の形態１）
本実施の形態では本発明の一態様に係る電極を有する装置の構成と作製方法について説明する。
図１は、本発明の一態様に係る電極を有する装置の断面図である。電極を有する装置は、絶縁層１０５上の導電層１１０と、導電層１１０上の絶縁層１６０と、絶縁層１６０が開口部を有していて、開口部内に導電層１７０および導電層１７２が配置されている電極を有する。
ここからは、本発明の一態様に係る図１の電極を有する装置の作製方法について図２から図５を用いて説明する。
まず、絶縁層１０５を成膜する。絶縁層１０５は、基板上、導電層上または半導体装置上に成膜することができる。
絶縁層１０５の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、このようなプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
絶縁層１０５としては、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、酸化シリコン、酸化窒化シリコン、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。また、絶縁層１０５は上記から一以上の絶縁体を適宜成膜して多層膜としてもよい。
次に、絶縁層１０５上に導電層１１０を成膜する。導電層１１０としては、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電層１１０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。なお、導電層１１０はリソグラフィー法を使用して配線層を形成してもよい。
次に、導電層１１０上に、絶縁層１１５を成膜する。絶縁層１１５の成膜は、絶縁層１０５と同様の方法で成膜することができる。また、絶縁層１１５としては、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、酸化シリコン、酸化窒化シリコン、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。また、絶縁層１１５は上記から一以上の絶縁体を適宜選択して成膜して多層膜としてもよい。
次に、絶縁層１１５上に第１のマスク層１２０を成膜する。第１のマスク層としては、窒化タンタル、窒化タングステン、窒化チタン、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅またはモリブデンタングステン合金などを用いることができる。第１のマスク層１２０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
次に、第１のマスク層１２０上に第２のマスク層１２５を成膜する。第２のマスク層１２５としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。第２のマスク層の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる（図２（Ａ）参照。）。
次に、第２のマスク層１２５上に有機物膜１３０を塗布法などを用いて成膜する。次に有機物膜１３０上に塗布法などを用いてレジスト１３５を塗布する（図２（Ｂ）参照。）。有機物膜１３０は第２のマスク層１２５とレジスト１３５の密着性を有機物膜１３０を介して向上する場合がある。有機物膜１３０は用いなくてもよい。
次に、リソグラフィー法を用いて開口部を有するレジストマスク１４０を形成する。レジストマスク１４０の開口部の寸法を寸法１４０Ｓとして表す（図３（Ａ）参照。）。
なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理を行う、またはウエットエッチング処理を行う、またはドライエッチング処理に加えてウエットエッチング処理を行う、またはウエットエッチング処理に加えてドライエッチング処理を行うことができる。
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なる高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置などを用いることができる。
次に、プラズマ処理を行い、レジストマスク１４０の側面に生成物１３７を形成する。該プラズマ処理によって、有機物膜１３０の一部がエッチングされ有機物膜１４５となる。同時に有機物膜１４５の側面に生成物１３７が形成される。なお、生成物１３７は炭素およびフッ素を含む生成物であることが好ましい。
レジストマスク１４０の側面および有機物膜１４５の側面に生成物１３７が形成されることによって、開口部の寸法１４０Ｓより側面に形成された生成物１３７の膜厚分縮小した開口部を形成することができる。縮小した開口部の寸法を寸法１４５Ｓと表す。例えば、寸法１４０Ｓが２０ｎｍであり、生成物１３７の膜厚が５ｎｍであるとき、寸法１４５Ｓは、２０ｎｍ−（５ｎｍ×２）＝１０ｎｍとなる。従って、本発明の一態様である作製方法を用いることにより、例えば、使用するリソグラフィー装置が形成可能なレジストマスクの最小寸法よりも小さな開口部を有するマスクの形成が可能となる（図３（Ｂ）参照。）。
プラズマ処理を行う装置は、上述のドライエッチング装置を用いることが好ましい。プラズマ処理に用いるガスは、例えば、Ｃ４Ｆ６ガス、Ｃ２Ｆ６ガス、Ｃ４Ｆ８ガス、ＣＦ４ガス、ＳＦ６ガスまたはＣＨＦ３ガスなどを単独または２以上のガスを混合して用いることができる。または、上記ガスに酸素ガス、ヘリウムガス、アルゴンガスまたは水素ガスなどを適宜添加することができる。特に、炭素およびフッ素を含むプラズマによって炭素およびフッ素を含む生成物を生成することができるガスを用いることが好ましい。例えば、Ｃ４Ｆ６ガス、Ｃ４Ｆ８ガス、またはＣＨＦ３ガスのいずれか一に、ヘリウムガス、アルゴンガスまたは水素ガスなどを適宜添加したものを使用することが好ましい。
次に、レジストマスク１４０、有機物膜１４５および生成物１３７をエッチングマスクとして、第２のマスク層１２５および第１のマスク層１２０をエッチングして第２のマスク層１５０および第１のマスク層１５５を形成する。また、第２のマスク層１２５および第１のマスク層１２０のエッチング中にレジストマスク１４０、有機物膜１４５および生成物１３７はエッチングされて消失する。第１のマスク層１５５の底部の寸法を寸法１５５Ｓと表す（図４（Ａ）参照。）。
次に、第１のマスク層１５５および第２のマスク層１５０をエッチングマスクとして、絶縁層１１５を導電層１１０の上面に達するまでエッチングして、開口部を有する絶縁層１６０を形成する。絶縁層１１５のエッチング中に第２のマスク層１５０はエッチングされて薄くなる。または消失してもよい。絶縁層１６０の開口部の底部の寸法１６０Ｓは、マスク層１５５の底部の寸法１５５ｓより小さくなる（図４（Ｂ）参照。）。
次に、導電層１６５を成膜する。導電層１６５の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。導電層１６５は、絶縁層１６０に形成された開口部を埋めるように成膜する。したがって、ＣＶＤ法（特にＭＣＶＤ法）を用いることが好ましい。また、ＭＣＶＤ法で成膜する導電層１６５と絶縁層１６０との密着性を高めるために、導電層１６５は、ＡＬＤ法によって成膜する導電体と、ＭＣＶＤ法で成膜する導電体との多層膜にすると好ましい場合がある。例えば、ＡＬＤ法によって窒化チタンを成膜し、次に、ＭＣＶＤ法によってタングステンを成膜すればよい（図５参照。）。
次に、導電層１６５、第２のマスク層１５０および第１のマスク層１５５を絶縁層１６０の上面に達するまで化学的機械研磨（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を行う。これにより、絶縁層１６０の開口部には導電層１７０および導電層１７２が埋め込まれる。以上により、図１に示す電極が作製できる。
（実施の形態２）
＜トランジスタ構造１＞
以下では、本発明の一態様に係る半導体装置が有するトランジスタの構造について説明する。
図６（Ａ）、（Ｂ）および（Ｃ）は、本発明の一態様に係る半導体装置の上面図および断面図である。図６（Ａ）は上面図である。図６（Ｂ）は、図６（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図である。図６（Ｃ）は、図６（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図６（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図６（Ｂ）および（Ｃ）において、本トランジスタは、基板４００上の絶縁体４０１と、絶縁体４０１上の絶縁体３０１と、を有している。絶縁体３０１は開口部を有していて、開口部内に導電体３１０ａおよび導電体３１０ｂが配置されている。また、本トランジスタは、絶縁体３０１上および導電体３１０ａおよび導電体３１０ｂ上の絶縁体３０２と、絶縁体３０２上の絶縁体３０３と、絶縁体３０３上の絶縁体４０２と、絶縁体４０２上の絶縁体４０６ａと、絶縁体４０６ａ上の半導体４０６ｂと、半導体４０６ｂの上面と接する領域を有する導電体４１６ａ１および導電体４１６ａ２と、絶縁体４０２上、絶縁体４０６ａの側面、半導体４０６ｂの側面、半導体４０６ｂの上面、導電体４１６ａ１の側面、導電体４１６ａ１の上面、導電体４１６ａ２の側面および導電体４１６ａ２の上面と接する領域を有する絶縁体４０６ｃと、絶縁体４０６ｃ上の絶縁体４１２と、半導体４０６ｂと絶縁体４１２および絶縁体４０６ｃを介して互いに重なる領域を有する導電体４０４と、絶縁体４１２上および導電体４０４上の絶縁体４０８と、絶縁体４０８上の絶縁体４１０と、絶縁体４１０、絶縁体４０８、絶縁体４１２、絶縁体４０６ｃ、絶縁体４０２、絶縁体３０３および絶縁体３０２を通り導電体３１０ｂに達する第１の開口部と、絶縁体４１０、絶縁体４０８、絶縁体４１２および絶縁体４０６ｃを通り導電体４１６ａ１に達する第２の開口部と、絶縁体４１０、絶縁体４０８、絶縁体４１２および絶縁体４０６ｃを通り導電体４１６ａ２に達する第３の開口部と、絶縁体４１０および絶縁体４０８を通り導電体４０４に達する第４の開口部と、を有する。第１の開口部には、導電体４３３が埋め込まれ、第２の開口部には導電体４３１が埋め込まれ、第３の開口部には導電体４２９が埋め込まれ、第４の開口部には導電体４３７が埋め込まれている。また、本トランジスタは、絶縁体４１０上の導電体４３３と接する領域を有する導電体４３４と、絶縁体４１０上の導電体４３１と接する領域を有する導電体４３２と、絶縁体４１０上の導電体４２９と接する領域を有する導電体４３０と、絶縁体４１０上の導電体４３７と接する領域を有する導電体４３８と、を有する。
なお、半導体４０６ｂは、半導体４０６ｂの上面と導電体４１６ａ１および導電体４１６ａ２と接する領域４０７を有する。
本トランジスタにおいて、導電体４０４は第１のゲート電極としての機能を有する。また、導電体４０４は、酸素の透過を抑制する機能を有する導電体と積層構造とすることができる。例えば酸素の透過を抑制する機能を有する導電体を下層に成膜することで導電体４０４の酸化による電気抵抗値の増加を防ぐことができる。絶縁体４１２はゲート絶縁体としての機能を有する。
また、導電体４１６ａ１および導電体４１６ａ２は、それぞれ、ソース電極またはドレイン電極としての機能を有する。また、導電体４１６ａ１および導電体４１６ａ２は、酸素の透過を抑制する機能を有する導電体と積層構造とすることができる。例えば酸素の透過を抑制する機能を有する導電体を上層に成膜することで導電体４１６ａ１および導電体４１６ａ２の酸化による電気抵抗値の増加を防ぐことができる。なお、導電体の電気抵抗値の測定は、２端子法などを用いて測定することができる。
導電体４０４に印加する電位によって、半導体４０６ｂの抵抗を制御することができる。即ち、導電体４０４に印加する電位によって、導電体４１６ａ１と導電体４１６ａ２との間の導通・非導通を制御することができる。
図６（Ｂ）および（Ｃ）に示すように、半導体４０６ｂの上面は、導電体４１６ａ１および導電体４１６ａ２と接する。また、ゲート電極としての機能を有する導電体４０４の電界によって、絶縁体４０６ａおよび半導体４０６ｂを電気的に取り囲むことができる。ゲート電極の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。そのため、半導体４０６ｂの全体にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を大きくすることができる。また、絶縁体４０６ａおよび半導体４０６ｂが、導電体４０４の電界によって取り囲まれていることから、非導通時の電流（オフ電流）を小さくすることができる。
また、導電体３１０ａは、第２のゲート電極としての機能を有する。また、導電体３１０ａは酸素の透過を抑制する機能を有する導電膜と積層構造とすることができる。例えば酸素の透過を抑制する機能を有する導電体を下層に成膜することで導電体３１０ａの酸化による導電率の低下を防ぐことができる。絶縁体３０２、絶縁体３０３および絶縁体４０２はゲート絶縁膜としての機能を有する。導電体３１０ａへ印加する電位によって、本トランジスタのしきい値電圧を制御することができる。また、導電体３１０ａに印加する電位により、絶縁体３０３へ電子を注入させ本トランジスタのしきい値電圧を制御することができる。さらに第１のゲート電極と第２のゲート電極を電気的に接続することで、導通時の電流（オン電流）を大きくすることができる。なお、第１のゲート電極の機能と、第２のゲート電極の機能と、が入れ替わっても構わない。
図１２（Ａ）に第１のゲート電極と第２のゲート電極を電気的に接続した一例を示す。絶縁体４１０を通って導電体４０４に達する開口部には、導電体４４０が埋め込まれており、導電体４４０の上面と絶縁体４１０上に形成した導電体４４４とは、電気的に接続されている。一方、絶縁体４１０、絶縁体４０８、絶縁体４１２、絶縁体４０６ｃ、絶縁体４０２、絶縁体３０３および絶縁体３０２を通って導電体３１０ｃに達する開口部には、導電体４４２が埋め込まれており、導電体４４２の上面と導電体４４４とは、電気的に接続されている。つまり、第１のゲート電極としての機能を有する導電体４０４は、導電体４４０、導電体４４４および導電体４４２を通して、第２のゲート電極としての機能を有する導電体３１０ｃと、電気的に接続される。
なお、トランジスタを、水素などの不純物および酸素をブロックする機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。例えば絶縁体４０８として、水素などの不純物および酸素をブロックする機能を有する絶縁体を用いればよい。
水素などの不純物および酸素をブロックする機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
また、例えば、絶縁体４０８としては、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。なお、絶縁体４０８は、酸化アルミニウムを有することが好ましい。例えば、絶縁体４０８は酸素を有するプラズマを用いて成膜すると絶縁体４０８の下地層となる絶縁体４１２へ酸素を添加することができる。添加された酸素は絶縁体４１２中で過剰酸素となる。絶縁体４０８が酸化アルミニウムを有することで、半導体４０６ｂに水素などの不純物が混入することを抑制することができる。また、例えば、絶縁体４０８が酸化アルミニウムを有することで、上述の絶縁体４１２へ添加した過剰酸素の外方拡散を低減することができる。
絶縁体４０１としては、酸化アルミニウム、酸化マグネシウム、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。なお、絶縁体４０１は、酸化アルミニウムまたは窒化シリコンを有することが好ましい。例えば、絶縁体４０１が酸化アルミニウムまたは窒化シリコンを有することで、半導体４０６ｂに水素などの不純物が混入することを抑制することができる。また、例えば、絶縁体４０１が酸化アルミニウムまたは窒化シリコンを有することで、酸素の外方拡散を低減することができる。
絶縁体３０１としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体３０１としては、酸化シリコンまたは酸化窒化シリコンを有することが好ましい。
絶縁体３０３としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体または金属酸化膜を、単層で、または積層で用いればよい。例えば、絶縁体３０３としては、窒化シリコン、酸化ハフニウムまたは酸化アルミニウムを有することが好ましい。
絶縁体３０２および絶縁体４０２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４０２としては、酸化シリコンまたは酸化窒化シリコンを有することが好ましい。
なお、絶縁体４１０は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体４１０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、絶縁体４１０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
絶縁体４１２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４１２としては、酸化シリコンまたは酸化窒化シリコンを有することが好ましい。
なお、絶縁体４１２は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体４１２は、酸化ガリウム、酸化ハフニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、またはシリコンおよびハフニウムを有する酸化窒化物などを有することが好ましい。または、絶縁体４１２は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを絶縁体４０６ｃ側に有することで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、半導体４０６ｂに混入することを抑制することができる。また、例えば、酸化シリコンまたは酸化窒化シリコンを絶縁体４０６ｃ側に有することで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。
導電体４１６ａ１および導電体４１６ａ２としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、プラチナ、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金膜や化合物膜であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、またはチタンおよび窒素を含む導電体などを用いてもよい。
導電体３１０ａ、導電体３１０ｂ、導電体３１０ｃ、導電体４０４、導電体４２９、導電体４３０、導電体４３１、導電体４３２、導電体４３３、導電体４３４、導電体４３７、導電体４３８、導電体４４０、導電体４４２、および導電体４４４としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金膜や化合物膜であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、またはチタンおよび窒素を含む導電体などを用いてもよい。
半導体４０６ｂとしては、酸化物半導体を用いることが好ましい。ただし、シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウムまたは有機半導体などを用いても構わない場合がある。
絶縁体４０６ａおよび絶縁体４０６ｃとしては、半導体４０６ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物を用いることが望ましい。ただし、シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウムまたは有機半導体などを用いても構わない場合がある。
＜トランジスタ構造２＞
ここでは、図６と異なる構成のトランジスタについて、図７を用いて説明する。図７（Ａ）、（Ｂ）および（Ｃ）は、本発明の一態様に係る半導体装置の上面図および断面図である。図７（Ａ）は上面図である。図７（Ｂ）は、図７（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図である。図７（Ｃ）は、図７（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図７（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図７（Ａ）、（Ｂ）および（Ｃ）に示すように、ゲート電極としての機能を有する導電体４０４とソース電極としての機能する導電体４１６ａ１またはドレイン電極としての機能を有する４１６ａ２とが、互いに重なり合う領域を有さないところが、図６に示すトランジスタの構成と異なるところである。
ゲート電極としての機能を有する導電体４０４と、ソース電極としての機能する導電体４１６ａ１またはドレイン電極としての機能を有する４１６ａ２とが、互いに重なり合う領域を有さないことで、ゲート電極としての機能を有する導電体４０４と、ソース電極としての機能する導電体４１６ａ１またはドレイン電極としての機能を有する４１６ａ２の両電極間の寄生容量を小さくすることができるので、トランジスタの高速動作に好ましい。また、ゲート電極としての機能を有する導電体４０４と、ソース電極としての機能する導電体４１６ａ１またはドレイン電極としての機能を有する４１６ａ２の両電極間の電流のリークを防ぐことができる。その他の構成は上述を参酌する。
＜トランジスタ構造３＞
ここでは、図６と異なる構成のトランジスタについて、図８を用いて説明する。図８（Ａ）、（Ｂ）および（Ｃ）は、本発明の一態様に係る半導体装置の上面図および断面図である。図８（Ａ）は上面図である。図８（Ｂ）は、図８（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図である。図８（Ｃ）は、図８（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図８（Ａ）、（Ｂ）、（Ｃ）に示すように、ソース電極としての機能を有する導電体４１６ａ１またはドレイン電極としての機能を有する導電体４１６ａ２を有さず、ソース領域としての機能を有する領域４０７ａ１またはドレイン領域としての機能を有する領域４０７ａ２を有し、絶縁体４１０、絶縁体４０８、絶縁体４１２、領域４０７ａ１および半導体４０６ｂを通り絶縁体４０６ａに達する開口部と、絶縁体４１０、絶縁体４０８、絶縁体４１２、領域４０７ａ２および半導体４０６ｂを通り絶縁体４０６ａに達する開口部を有するところと、絶縁体４１２および絶縁体４０６ｃが導電体４０４の側面に沿って形成されているところが図６に示すトランジスタの構成と異なるところである。その他の構成は上述を参酌する。
＜トランジスタ構造４＞
ここでは、図６と異なる構成のトランジスタについて、図９を用いて説明する。図９（Ａ）、（Ｂ）および（Ｃ）は、本発明の一態様に係る半導体装置の上面図および断面図である。図９（Ａ）は上面図である。図９（Ｂ）は、図９（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図である。図９（Ｃ）は、図９（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図９（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図９（Ｂ）および（Ｃ）において、本トランジスタは、基板４００上の絶縁体４０１と、絶縁体４０１上の絶縁体３０１と、を有している。絶縁体３０１が開口部を有していて、開口部内に導電体３１０ａおよび導電体３１０ｂが配置されている。また、本トランジスタは、絶縁体３０１上および導電体３１０ａおよび導電体３１０ｂ上の絶縁体３０２と、絶縁体３０２上の絶縁体３０３と、絶縁体３０３上の絶縁体４０２と、絶縁体４０２上の絶縁体４０６ａと、絶縁体４０６ａ上の半導体４０６ｂと、半導体４０６ｂの上面と接する領域を有する導電体４１６ａ１および導電体４１６ａ２と、導電体４１６ａ１の上面および導電体４１６ａ２の上面と接する絶縁体４１０と、半導体４０６ｂの上面と接する絶縁体４０６ｃと、絶縁体４０６ｃ上の絶縁体４１２と、絶縁体４１２および絶縁体４０６ｃを介して半導体４０６ｂ上に配置する導電体４０４と、絶縁体４１０上、導電体４０４上、絶縁体４１２上および絶縁体４０６ｃ上の絶縁体４１８と、絶縁体４１８上の絶縁体４０８と、絶縁体４０８上の絶縁体４２８と、絶縁体４２８、絶縁体４０８、絶縁体４１８、絶縁体４１０、絶縁体４０２、絶縁体３０３および絶縁体３０２を通り導電体３１０ｂに達する第１の開口部と、絶縁体４２８、絶縁体４０８、絶縁体４１８および絶縁体４１０を通り導電体４１６ａ１に達する第２の開口部と、絶縁体４２８、絶縁体４０８、絶縁体４１８および絶縁体４１０を通り導電体４１６ａ２に達する第３の開口部と、絶縁体４２８、絶縁体４０８および絶縁体４１８を通り導電体４０４に達する第４の開口部と、を有する。それぞれの開口部に導電体４３３、導電体４３１、導電体４２９または導電体４３７が埋め込まれ、絶縁体４２８上の導電体４３３と接する領域を有する導電体４３４と、絶縁体４２８上の導電体４３１と接する領域を有する導電体４３２と、絶縁体４２８上の導電体４２９と接する領域を有する導電体４３０と、絶縁体４２８上の導電体４３７と接する領域を有する導電体４３８と、を有する。
なお、半導体４０６ｂは、半導体４０６ｂの上面と導電体４１６ａ１および導電体４１６ａ２と接する領域４０７を有する。
本トランジスタにおいて、導電体４０４は第１のゲート電極としての機能を有する。また、導電体４０４は、酸素の透過を抑制する機能を有する導電体と積層構造とすることができる。例えば酸素の透過を抑制する機能を有する導電体を下層に成膜することで導電体４０４の酸化による電気抵抗値の増加を防ぐことができる。絶縁体４１２はゲート絶縁体としての機能を有する。
また、導電体４１６ａ１および導電体４１６ａ２は、ソース電極またはドレイン電極としての機能を有する。また、導電体４１６ａ１および導電体４１６ａ２は、酸素の透過を抑制する機能を有する導電体と積層構造とすることができる。例えば酸素の透過を抑制する機能を有する導電体を上層に成膜することで導電体４１６ａ１および導電体４１６ａ２の酸化による電気抵抗値の増加を防ぐことができる。
導電体４０４に印加する電位によって、半導体４０６ｂの抵抗を制御することができる。即ち、導電体４０４に印加する電位によって、導電体４１６ａ１と導電体４１６ａ２との間の導通・非導通を制御することができる。
本トランジスタは、ゲート電極として機能する領域が、絶縁体４１０などに形成される開口部を埋めるように自己整合（ｓｅｌｆ　ａｌｉｇｎ）的に形成されるので、ＴＧＳＡ　ｓ−ｃｈａｎｎｅｌ　ＦＥＴ（Ｔｒｅｎｃｈ　Ｇａｔｅ　Ｓｅｌｆ　Ａｌｉｇｎ　ｓ−ｃｈａｎｎｅｌ　ＦＥＴ）と呼ぶこともできる。
図９（Ｂ）において、ゲート電極としての機能を有する導電体４０４の底面が、絶縁体４１２および絶縁体４０６ｃを介して、半導体４０６ｂの上面と平行に面する領域の長さをゲート線幅と定義する。該ゲート線幅は、絶縁体４１０の半導体４０６ｂに達する開口部よりも小さくすることができる。即ち、ゲート線幅を最小加工寸法よりも小さくすることができる。具体的には、ゲート線幅を、５ｎｍ以上６０ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とすることができる。
なお、ゲート電極からの電界が他の導電体によって遮られると、トランジスタのスイッチング特性が悪化する場合がある。本トランジスタは、絶縁体４０６ｃおよび絶縁体４１２の膜厚によって導電体４０４と、導電体４１６ａ１および導電体４１６ａ２と、の位置関係が変化する。即ち、ソース電極およびドレイン電極としての機能を有する導電体４１６ａ１および導電体４１６ａ２の膜厚とゲート絶縁膜としての機能を有する絶縁体４１２の膜厚の関係は、本トランジスタの電気特性に影響をおよぼすことがわかる。
図９（Ｂ）において導電体４１６ａ１と、導電体４１６ａ２の間の領域における絶縁体４１２の膜厚が導電体４１６ａ１の膜厚または導電体４１６ａ２の膜厚以下とすることで、ゲート電極からの電界がチャネル形成領域全体に掛かるのでトランジスタの動作が良好となり好ましい。導電体４１６ａ１と、導電体４１６ａ２の間の領域における絶縁体４１２の膜厚は、３０ｎｍ以下、好ましくは１０ｎｍ以下とする。
また、本トランジスタの構成は、導電体４１６ａ１の膜厚または導電体４１６ａ２の膜厚を小さい値とすることが可能である。導電体４１６ａ１の端部は絶縁体４０６ｃおよび絶縁体４１２を介して、導電体４０４と向かい合う領域を有する。または、導電体４１６ａ２の端部は絶縁体４０６ｃおよび絶縁体４１２を介して、導電体４０４と向かい合う領域を有するが、これらの領域の面積はより小さく抑えられる。したがって本トランジスタは、これらの領域の寄生容量は小さく抑えられている構成となっている。
また、導電体３１０ａは、第２のゲート電極としての機能を有する。また、導電体３１０ａは酸素の透過を抑制する機能を有する導電膜を含む多層膜とすることもできる。酸素の透過を抑制する機能を有する導電膜を含む多層膜とすることで導電体３１０ａの酸化による導電率の低下を防ぐことができる。絶縁体３０１、絶縁体３０３および絶縁体４０２はゲート絶縁膜としての機能を有する。導電体３１０ａへ印加する電位によって、本トランジスタのしきい値電圧を制御することができる。また、導電体３１０ｃに印加する電位により、絶縁体３０３へ電子を注入させ本トランジスタのしきい値電圧を制御することができる。さらに第１のゲート電極と第２のゲート電極を電気的に接続することで、導通時の電流（オン電流）を大きくすることができる。なお、第１のゲート電極の機能と、第２のゲート電極の機能と、が入れ替わっても構わない。
図１２（Ｂ）に第１のゲート電極と第２のゲート電極を電気的に接続した一例を示す。絶縁体４２８、絶縁体４０８および絶縁体４１８を通って導電体４０４に達する開口部には、導電体４４０が埋め込まれており、導電体４４０の上面と絶縁体４２８上に形成した導電体４４４とは、電気的に接続されている。一方、絶縁体４２８、絶縁体４０８、絶縁体４１８、絶縁体４１０、絶縁体４０２、絶縁体３０３および絶縁体３０２を通って導電体３１０ｃに達する開口部には、導電体４４２が埋め込まれており、導電体４４２の上面と導電体４４４とは、電気的に接続されている。つまり、第１のゲート電極としての機能を有する導電体４０４は、導電体４４０、導電体４４４および導電体４４２を通して、第２のゲート電極としての機能を有する導電体３１０ｃとは、電気的に接続される。
絶縁体４１８および絶縁体４２８としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４１８および絶縁体４２８としては、酸化シリコンまたは酸化窒化シリコンを有することが好ましい。その他の構成は上述を参酌する。
＜トランジスタ構造５＞
ここでは、図９と異なる構成のトランジスタについて、図１０を用いて説明する。図１０（Ａ）、（Ｂ）および（Ｃ）は、本発明の一態様に係る半導体装置の上面図および断面図である。図１０（Ａ）は上面図である。図１０（Ｂ）は、図１０（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図である。図１０（Ｃ）は、図１０（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
本トランジスタは、一つのゲート電極に対して複数のチャネル形成領域を有するところが、図９（Ａ）、（Ｂ）および（Ｃ）に示すトランジスタの構成と異なる。図１０（Ａ）、（Ｂ）および（Ｃ）は、３つのチャネル形成領域を有する一例を示すが、チャネル領域の数はこれに限定されない。なお、図１０において、導電体４３３、導電体４３４および導電体３１０ｂは省略する。その他の構成は、上述の図９（Ａ）、（Ｂ）および（Ｃ）に示したトランジスタの構成を参酌する。
＜トランジスタ構造６＞
ここでは、図９と異なる構成のトランジスタについて、図１１を用いて説明する。図１１（Ａ）、（Ｂ）および（Ｃ）は、本発明の一態様に係る半導体装置の上面図および断面図である。図１１（Ａ）は上面図である。図１１（Ｂ）は、図１１（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図である。図１１（Ｃ）は、図１１（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図１１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
本トランジスタは、チャネルの幅の大きさが図９（Ａ）に示すゲート線幅よりも大きい構成の一例を示す。なお、図１１において、導電体４３３、導電体４３４および導電体３１０ｂは省略する。その他の構成は、上述の図９（Ａ）、（Ｂ）および（Ｃ）に示したトランジスタの構成を参酌する。
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、トランジスタのチャネル形成領域が、酸化物半導体を有する場合の例、または、トランジスタが酸化物半導体を有する場合の例などを示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタは、酸化物半導体を有していなくてもよい。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ　ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ　ＯＳは、物性的に非晶質酸化物半導体に近い。
　＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図１３（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図１３（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図１３（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図１３（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図１３（Ｅ）に示す。図１３（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図１３（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図１３（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図１４（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ　Ａｂｅｒｒａｔｉｏｎ　Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
図１４（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ　Ａｌｉｇｎｅｄ　ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
また、図１４（Ｂ）および図１４（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図１４（Ｄ）および図１４（Ｅ）は、それぞれ図１４（Ｂ）および図１４（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図１４（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ　Ｆｏｕｒｉｅｒ　Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ　Ｆａｓｔ　Ｆｏｕｒｉｅｒ　Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
図１４（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図１４（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を点線で示し、格子配列の向きの変化を破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ　ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
　＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図１５（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図１５（Ｂ）に示す。図１５（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図１５（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
図１５（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ　Ａｌｉｇｎｅｄ　ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ　ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
　＜ａ−ｌｉｋｅ　ＯＳ＞
ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
図１６に、ａ−ｌｉｋｅ　ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図１６（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ　ＯＳの高分解能断面ＴＥＭ像である。図１６（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ　ＯＳの高分解能断面ＴＥＭ像である。図１６（Ａ）および図１６（Ｂ）より、ａ−ｌｉｋｅ　ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
鬆を有するため、ａ−ｌｉｋｅ　ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ　ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
試料として、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図１７は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図１７より、ａ−ｌｉｋｅ　ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図１７より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図１７より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
このように、ａ−ｌｉｋｅ　ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ　ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ　ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
絶縁体４０６ａ、半導体４０６ｂ、絶縁体４０６ｃなどに適用可能な酸化物について説明する。
半導体４０６ｂは、例えば、インジウムを含む酸化物半導体である。半導体４０６ｂは、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体４０６ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、イットリウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体４０６ｂは、亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、半導体４０６ｂは、インジウムを含む酸化物半導体に限定されない。半導体４０６ｂは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物、酸化ガリウムなどの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
半導体４０６ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体４０６ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
例えば、絶縁体４０６ａおよび絶縁体４０６ｃは、半導体４０６ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物である。半導体４０６ｂを構成する酸素以外の元素一種以上、または二種以上から絶縁体４０６ａおよび絶縁体４０６ｃが構成されるため、絶縁体４０６ａと半導体４０６ｂとの界面、および半導体４０６ｂと絶縁体４０６ｃとの界面において、界面準位が形成されにくい。
絶縁体４０６ａ、半導体４０６ｂおよび絶縁体４０６ｃが、インジウムを含む場合について説明する。なお、絶縁体４０６ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。また、半導体４０６ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。また、絶縁体４０６ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、絶縁体４０６ｃは、絶縁体４０６ａと同種の酸化物を用いても構わない。
半導体４０６ｂは、絶縁体４０６ａおよび絶縁体４０６ｃよりも電子親和力の大きい酸化物を用いる。例えば、半導体４０６ｂとして、絶縁体４０６ａおよび絶縁体４０６ｃよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、絶縁体４０６ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
ただし、絶縁体４０６ａまたは／および絶縁体４０６ｃが、酸化ガリウムであっても構わない。例えば、絶縁体４０６ｃとして、酸化ガリウムを用いると導電体４１６ａ１または導電体４１６ａ２と導電体４０４との間に生じるリーク電流を低減することができる。即ち、トランジスタのオフ電流を小さくすることができる。
このとき、ゲート電圧を印加すると、絶縁体４０６ａ、半導体４０６ｂ、絶縁体４０６ｃのうち、電子親和力の大きい半導体４０６ｂにチャネルが形成される。
ここで、絶縁体４０６ａと半導体４０６ｂとの間には、絶縁体４０６ａと半導体４０６ｂとの混合領域を有する場合がある。また、半導体４０６ｂと絶縁体４０６ｃとの間には、半導体４０６ｂと絶縁体４０６ｃとの混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、絶縁体４０６ａ、半導体４０６ｂおよび絶縁体４０６ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド図となる。
このとき、電子は、絶縁体４０６ａ中および絶縁体４０６ｃ中ではなく、半導体４０６ｂ中を主として移動する。したがって、絶縁体４０６ａおよび半導体４０６ｂの界面における界面準位密度、半導体４０６ｂと絶縁体４０６ｃとの界面における界面準位密度を低くすることによって、半導体４０６ｂ中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体４０６ｂの全体にチャネルが形成される。したがって、半導体４０６ｂが厚いほどチャネル領域は大きくなる。即ち、半導体４０６ｂが厚いほど、トランジスタのオン電流を高くすることができる。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上、より好ましくは１００ｎｍ以上の厚さの領域を有する半導体４０６ｂとすればよい。ただし、トランジスタを有する半導体装置の生産性が低下する場合があるため、例えば、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下の厚さの領域を有する半導体４０６ｂとすればよい。なお、チャネル形成領域が縮小していくと、半導体４０６ｂが薄いほうがトランジスタの電気特性が向上する場合もある。よって、半導体４０６ｂの厚さが１０ｎｍ未満であってもよい。
また、トランジスタのオン電流を高くするためには、絶縁体４０６ｃの厚さは小さいほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有する絶縁体４０６ｃとすればよい。一方、絶縁体４０６ｃは、チャネルの形成される半導体４０６ｂへ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、絶縁体４０６ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する絶縁体４０６ｃとすればよい。また、絶縁体４０６ｃは、絶縁体４０２などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、絶縁体４０６ａは厚く、絶縁体４０６ｃは薄いことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する絶縁体４０６ａとすればよい。絶縁体４０６ａの厚さを、厚くすることで、隣接する絶縁体と絶縁体４０６ａとの界面からチャネルの形成される半導体４０６ｂまでの距離を離すことができる。ただし、トランジスタを有する半導体装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する絶縁体４０６ａとすればよい。
例えば、酸化物半導体中のシリコンは、キャリアトラップやキャリア発生源となる場合がある。したがって、半導体４０６ｂのシリコン濃度は低いほど好ましい。例えば、半導体４０６ｂと絶縁体４０６ａとの間に、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。また、半導体４０６ｂと絶縁体４０６ｃとの間に、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
また、半導体４０６ｂの水素濃度を低減するために、絶縁体４０６ａおよび絶縁体４０６ｃの水素濃度を低減すると好ましい。絶縁体４０６ａおよび絶縁体４０６ｃは、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体４０６ｂの窒素濃度を低減するために、絶縁体４０６ａおよび絶縁体４０６ｃの窒素濃度を低減すると好ましい。絶縁体４０６ａおよび絶縁体４０６ｃは、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
なお、酸化物半導体に銅が混入すると、電子トラップを生成する場合がある。電子トラップは、トランジスタのしきい値電圧がプラス方向へ変動させる場合がある。したがって、半導体４０６ｂの表面または内部における銅濃度は低いほど好ましい。例えば、半導体４０６ｂ、銅濃度が１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、または１×１０１８ａｔｏｍｓ／ｃｍ３以下となる領域を有すると好ましい。
上述の３層構造は一例である。例えば、絶縁体４０６ａまたは絶縁体４０６ｃのない２層構造としても構わない。または、絶縁体４０６ａの上もしくは下、または絶縁体４０６ｃ上もしくは下に、絶縁体４０６ａ、半導体４０６ｂおよび絶縁体４０６ｃとして例示した絶縁体または半導体のいずれか一を有する４層構造としても構わない。または、絶縁体４０６ａの上、絶縁体４０６ａの下、絶縁体４０６ｃの上、絶縁体４０６ｃの下のいずれか二箇所以上に、絶縁体４０６ａ、半導体４０６ｂおよび絶縁体４０６ｃとして例示した絶縁体または半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
基板４００としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板４００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板４００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板４００として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板４００が伸縮性を有してもよい。また、基板４００は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板４００は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板４００を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板４００を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板４００上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可とう性基板である基板４００としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板４００は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板４００としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板４００として好適である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
＜トランジスタの作製方法１＞
以下では、本発明に係る図６のトランジスタの作製方法を図１８から図３０を用いて説明する。
まず、基板４００を準備する。
次に、絶縁体４０１を成膜する。絶縁体４０１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
次に絶縁体４０１上に絶縁体３０１となる絶縁体を成膜する。絶縁体３０１となる絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
次に、絶縁体３０１となる絶縁体に絶縁体４０１に達する溝を形成する。溝とは、たとえば穴や開口部なども含まれる。溝の形成はウエットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁体４０１は、絶縁体３０１となる絶縁体をエッチングして溝を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、溝を形成する絶縁体３０１となる絶縁体に酸化シリコン膜を用いた場合は、絶縁体４０１は窒化シリコン膜、酸化アルミニウム膜、または酸化ハフニウム膜を用いるとよい。
溝の形成後に、導電体３１０ａまたは導電体３１０ｂとなる導電体を成膜する。導電体３１０ａまたは導電体３１０ｂとなる導電体は、酸素を透過し難い機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体３１０ａまたは導電体３１０ｂとなる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
次に、ＣＭＰを行うことで、絶縁体３０１上の導電体３１０ａまたは導電体３１０ｂとなる導電体を除去する。その結果、溝部のみに、導電体３１０ａおよび導電体３１０ｂが残存することで上面が平坦な配線層を形成することができる。
または、絶縁体３０１上に導電体３１０ａまたは導電体３１０ｂとなる導電体を成膜し、リソグラフィー法などを用いて導電体３１０ａおよび導電体３１０ｂを形成してもよい。
次に、絶縁体３０１上、導電体３１０ａおよび導電体３１０ｂ上に絶縁体３０２を成膜する。絶縁体３０２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。絶縁体３０２上に絶縁体３０３を成膜する。絶縁体３０３は好ましくは、水素のような不純物および酸素の透過を抑制する機能を有することが望ましい。たとえば、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜を用いるとよい。絶縁体３０３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
次に、絶縁体３０３上に絶縁体４０２を成膜する。絶縁体４０２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。次に、絶縁体４０２に酸素を添加する処理を行っても構わない。酸素を添加する処理としては、例えば、イオン注入法、プラズマ処理法などがある。なお、絶縁体４０２に添加された酸素は、過剰酸素となる。
次に、絶縁体４０２上に絶縁体３０６ａを成膜する。絶縁体３０６ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
次に、絶縁体３０６ａに酸素を添加する処理を行っても構わない。酸素を添加する処理としては、例えば、イオン注入法、プラズマ処理法などがある。なお、絶縁体３０６ａに添加された酸素は、過剰酸素となる。次に絶縁体３０６ａ上に半導体３０６ｂを成膜する。
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。第１の加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、半導体の結晶性を高めることや、水素や水などの不純物を除去することなどができる。または、第１の加熱処理は、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）を印加するプラズマ電源を有してもよい。高密度プラズマを用いることより高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで高密度プラズマによって生成された酸素ラジカルを効率よく半導体３０６ｂ内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。
次に、半導体３０６ｂ上に導電体４１４を成膜する。導電体４１４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる（図１８（Ａ）、（Ｂ）および（Ｃ）参照。）。
次に、導電体４１４をリソグラフィー法などによって加工し、導電体４１５を形成する（図１９（Ａ）、（Ｂ）および（Ｃ）参照。）。
次に、絶縁体３０６ａ、半導体３０６ｂおよび導電体４１５をリソグラフィー法などによって加工し、絶縁体４０６ａ、半導体４０６ｂ、導電体４１６ａ１および導電体４１６ａ２を有する多層膜を形成する。導電体４１４の成膜時に、半導体３０６ｂの上面にダメージを与えることで領域４０７が形成される。領域４０７は、半導体４０６ｂが低抵抗化された領域を有するので、導電体４１５と半導体４０６ｂ間のコンタクト抵抗が低抵抗化される。なお、多層膜を形成する際、絶縁体４０２もエッチングされ、一部の領域が薄くなる場合がある。即ち、絶縁体４０２は、多層膜と接する領域に凸部を有する形状となる場合がある（図２０（Ａ）、（Ｂ）および（Ｃ）参照。）。
次に、絶縁体４０６ｃを成膜する。絶縁体４０６ｃの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。次に、絶縁体４０６ｃ上に絶縁体４１２を成膜する。絶縁体４１２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
次に、導電体４０４となる導電体を成膜する。導電体４０４となる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。次に、導電体４０４となる導電体をリソグラフィー法などを用いて加工し、導電体４０４を形成する（図２１（Ａ）、（Ｂ）および（Ｃ）参照。）。
次に、絶縁体４０８を成膜する。絶縁体４０８の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。次に、絶縁体４１０を成膜する。絶縁体４１０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。または、スピンコート法、ディップ法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）、ドクターナイフ法、ロールコーター法またはカーテンコーター法などを用いて行うことができる。
絶縁体４１０は、上面が平坦性を有するように形成してもよい。例えば、絶縁体４１０は、成膜直後に上面が平坦性を有していてもよい。または、例えば、絶縁体４１０は、成膜後に基板裏面などの基準面と平行になるよう絶縁体などを上面から除去していくことで平坦性を有してもよい。このような処理を、平坦化処理と呼ぶ。平坦化処理としては、ＣＭＰ処理、ドライエッチング処理などがある。ただし、絶縁体４１０の上面が平坦性を有さなくても構わない（図２２（Ａ）、（Ｂ）および（Ｃ）参照。）。
ここからは、本発明の一態様である第１の開口部、第２の開口部、第３の開口部および第４の開口部の作製方法について詳細を説明する。
まず、絶縁体４１０上に導電体４１１を成膜する。導電体４１１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。次に、導電体４１１上に絶縁体４１３を成膜する。絶縁体４１３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。次に、絶縁体４１３上に有機物膜４２１を塗布法などを用いて成膜する（図２３（Ａ）、（Ｂ）および（Ｃ）参照。）。
次に、有機物膜４２１上にリソグラフィー法などを用いてレジストマスク４２０を形成する。有機物膜４２１を絶縁体４１３とレジストマスク４２０の間に形成することで、絶縁体４１３とレジストマスク４２０との密着性が向上することがある（図２４（Ａ）、（Ｂ）および（Ｃ）参照。）。
次に、プラズマ処理を行い、レジストマスク４２０の開口部の側面に生成物４２４を形成する。該プラズマ処理によって、有機物膜４２１はエッチングされ有機物膜４２２となるが、同時に有機物膜４２２の側面にも生成物４２４が形成される。なお、生成物４２４は炭素およびフッ素を含む生成物であることが好ましい。
レジストマスク４２０の開口部の側面および有機物膜４２２の側面に生成物４２４が形成されることによって、レジストマスクの開口部の寸法より側面に形成された生成物４２４の膜厚分縮小して開口部を形成することができる。例えば、使用するリソグラフィー装置が形成可能なレジストマスクによる開口部の最小寸法よりも小さな、開口マスクが形成可能となる（図２５（Ａ）、（Ｂ）および（Ｃ）参照。）。
プラズマ処理を行う装置は、上述のドライエッチング装置を用いることが好ましい。プラズマ処理に用いるガスは、例えば、Ｃ４Ｆ６ガス、Ｃ２Ｆ６ガス、Ｃ４Ｆ８ガス、ＣＦ４ガス、ＳＦ６ガスまたはＣＨＦ３ガスなどを単独または２以上のガスを混合して用いることができる。または、上記ガスに酸素ガス、ヘリウムガス、アルゴンガスまたは水素ガスなどを適宜添加することができる。特に、炭素およびフッ素を含むプラズマによって炭素およびフッ素を含む生成物を生成することができるガスを用いることが好ましい。例えば、Ｃ４Ｆ６ガス、Ｃ４Ｆ８ガス、またはＣＨＦ３ガスのいずれか一に、ヘリウムガス、アルゴンガスまたは水素ガスなどを適宜添加したものを使用することが好ましい。
次に、レジストマスク４２０、有機物膜４２２および生成物４２４をエッチングマスクとして、絶縁体４１３の一部をエッチングし絶縁体４１９を形成する。
エッチングに用いるガスは、例えば、Ｃ４Ｆ６ガス、Ｃ４Ｆ８ガス、ＣＦ４ガス、ＳＦ６ガスまたはＣＨＦ３ガスなどを単独または２以上のガスを混合して用いることができる。または、上記ガスに酸素ガス、ヘリウムガス、アルゴンガスまたは水素ガスなどを適宜添加することができる。ドライエッチング装置は上述のドライエッチング装置を使用することができるが、平行平板型電極それぞれに周波数の異なる高周波電源を接続する構成のドライエッチング装置の使用が好ましい。
次に、導電体４１１の一部をエッチングし導電体４１７を形成する。ドライエッチングに使用するガスは、例えば、Ｃ４Ｆ６ガス、Ｃ４Ｆ８ガス、ＣＦ４ガス、ＳＦ６ガス、ＣＨＦ３ガス、Ｃｌ２ガス、ＢＣｌ３ガスまたはＳｉＣｌ４ガスなどを単独ガスまたは２以上のガスを混合して用いることができる。または、上記ガスに酸素ガス、ヘリウムガス、アルゴンガスまたは水素ガスなどを適宜添加することができる。この時、レジストマスク４２０および有機物膜４２２はエッチングされて消失することがある。ドライエッチング装置は上述のドライエッチング装置を用いてもよい。以上により導電体４１７および絶縁体４１９を有するハードマスクを形成する（図２６（Ａ）、（Ｂ）および（Ｃ）参照。）。
なお、上記ハードマスクは、導電体４１７のみの１層としてもよい。この場合は、導電体４１７上にリソグラフィー法などを用いてレジストマスク４２０を形成した後に上述のプラズマ処理を行い、レジスト側面および有機物膜４２２の側面に生成物４２４を形成すればよい。
次に、導電体４１７および絶縁体４１９を有するハードマスクをエッチングマスクとして、ドライエッチング法により、第１の開口部、第２の開口部、第３の開口部および第４の開口部を形成する。
第１の開口部は、絶縁体４１０、絶縁体４０８、絶縁体４１２、絶縁体４０６ｃ、絶縁体４０２、絶縁体３０３および絶縁体３０２を通り導電体３１０ｂの上面に達するまでエッチングを行い形成する。第２の開口部は、絶縁体４１０、絶縁体４０８、絶縁体４１２および絶縁体４０６ｃを通り導電体４１６ａ１の上面に達するまでエッチングを行い形成する。第３の開口部は、絶縁体４１０、絶縁体４０８、絶縁体４１２および絶縁体４０６ｃを通り導電体４１６ａ２の上面に達するまでエッチングを行い形成する。第４の開口部は、絶縁体４１０および絶縁体４０８を通り導電体４０４の上面に達するまでエッチングを行い形成する。
ドライエッチングに使用するガスは、例えば、上述のエッチングと同様のガスを用いることができる。ドライエッチング装置も上述と同様の装置を用いることができる。
なお、第１の開口部、第２の開口部、第３の開口部および第４の開口部は１回のリソグラフィーで形成することができるので工程の短縮が可能となり、生産性の向上が見込まれる。または、各開口部ごとにそれぞれリソグラフィー法を用いて形成してもよい。または、いくつかの開口部をまとめてリソグラフィー法を用いて形成しても良い（図２７（Ａ）、（Ｂ）および（Ｃ）参照。）。
なお、各開口部の各絶縁体の加工は、同一のドライエッチング装置を用いて連続的に加工することができる。または、該ドライエッチング装置が複数のエッチングチャンバーを有している場合は、各絶縁体の加工ごとに基板を大気雰囲気に晒すことなく加工を行うことができ、基板の腐蝕、汚染またはゴミの付着などが防止できる、または、生産性が向上できるので、好ましい。
例えば、ドライエッチング装置が２つのチャンバーを有している場合、エッチングに使用するガス種、例えば塩素を含むガスとフッ素を含むガスで使用するチャンバーを分けるとエッチングレートの安定性などに対して好適である。または、２つのチャンバーで同じ処理を行う並列処理とすることもできる。並列処理は生産性の向上ができて好適である。
なお、第１の開口部、第２の開口部、第３の開口部および第４の開口部の加工後に連続的に酸素ガスを用いたプラズマ処理を行っても良い。該加工によって、第１の開口部内、第２の開口部内、第３の開口部内および第４の開口部内にエッチング生成物が付着することがあるが、酸素ガスを用いたプラズマ処理によって除去することができる。
酸素プラズマ処理によって、第１の開口部の底部の導電体３１０ｂの上面、第２の開口部の底部の導電体４１６ａ１の上面、第３の開口部の底部の導電体４１６ａ２の上面および第４の開口部の底部の導電体４０４の上面が酸化される。導電体が金属を含む導電体であれば、金属酸化物が形成されることがある。金属酸化物は、絶縁体または抵抗体になることがある。従って、金属酸化物を除去することが好ましい。
金属酸化物を除去するために洗浄処理を行ってもよい。洗浄処理としては、薬液を用いた洗浄、純水または純水に炭酸ガスを添加した物を用いた洗浄を行うことができる。洗浄装置としてはスピン洗浄機またはバッチ型洗浄装置を用いることができる。
次に導電体４３５を成膜する。導電体４３５の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。導電体４３５は、第１の開口部、第２の開口部、第３の開口部および第４の開口部を埋めるように成膜する。したがって、ＣＶＤ法（特にＭＣＶＤ法）を用いることが好ましい。また、ＭＣＶＤ法で成膜する導電体４３５と絶縁体４１０との密着性を高めるために、導電体４３５は、ＡＬＤ法によって成膜する導電体と、ＭＣＶＤ法で成膜する導電体との多層膜にすると好ましい場合がある。例えば、ＡＬＤ法によって窒化チタンを成膜し、次に、ＭＣＶＤ法によってタングステンを成膜すればよい（図２８（Ａ）、（Ｂ）および（Ｃ）参照。）。
次に、導電体４３５に対して絶縁体４１９の上面に達するまで第１のＣＭＰ処理を行う（図２９（Ａ）、（Ｂ）および（Ｃ）参照。）。
次に、導電体４３５および絶縁体４１９に対して絶縁体４１０の上面に達するまで第２のＣＭＰ処理を行う。これにより、第１の開口部には導電体４３３が埋め込まれ、第２の開口部には導電体４３１が埋め込まれ、第３の開口部には導電体４２９が埋め込まれ、第４の開口部には導電体４３７が埋め込まれる（図３０（Ａ）、（Ｂ）および（Ｃ）参照。）。
次に、絶縁体４１０上、導電体４３３上、導電体４３１上、導電体４２９上および導電体４３７上に導電体４３４、導電体４３２、導電体４３０および導電体４３８となる導電体を成膜し、リソグラフィー法により導電体４３４、導電体４３２、導電体４３０および導電体４３８となる導電体の一部をエッチング加工することで、導電体４３４、導電体４３２、導電体４３０および導電体４３８を形成する。以上により、図６に示すトランジスタを作製することができる（図６（Ａ）、（Ｂ）および（Ｃ）参照。）。
＜トランジスタの作製方法２＞
以下では、本発明に係る図９のトランジスタの作製方法を図３１から図４７を用いて説明する。なお、導電体４１４を成膜するところまでは、上述のトランジスタの作製方法１と同様である（図３１（Ａ）、（Ｂ）および（Ｃ）参照。）。
次に、絶縁体３０６ａ、半導体３０６ｂおよび導電体４１４をリソグラフィー法などによって加工し、絶縁体４０６ａ、半導体４０６ｂおよび導電体４１５を有する多層膜を形成する。ここで、導電体４１４の成膜時に、半導体３０６ｂの上面にダメージを与えることで領域４０７が形成される。領域４０７は、半導体４０６ｂが低抵抗化された領域を有するので、導電体４１５と半導体４０６ｂ間のコンタクト抵抗が低抵抗化される。なお、多層膜を形成する際、絶縁体４０２もエッチングされ、一部の領域が薄くなる場合がある。即ち、絶縁体４０２は、多層膜と接する領域に凸部を有する形状となる場合がある（図３２（Ａ）、（Ｂ）および（Ｃ）参照。）。
次に、絶縁体４４６を成膜する。絶縁体４４６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。または、スピンコート法、ディップ法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）、ドクターナイフ法、ロールコーター法またはカーテンコーター法などを用いて行うことができる。
次に、絶縁体４４６上に導電体４２６を成膜する。導電体４２６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。導電体４２６は、絶縁体４４６上面の段差部を埋めるように成膜する。したがって、ＣＶＤ法（特にＭＣＶＤ法）を用いることが好ましい。また、ＭＣＶＤ法で成膜する導電体４２６と絶縁体４４６との密着性を高めるために、導電体４２６は、ＡＬＤ法によって成膜する導電体と、ＭＣＶＤ法で成膜する導電体との多層膜にすると好ましい場合がある。例えば、ＡＬＤ法によって窒化チタンを成膜し、次に、ＭＣＶＤ法によってタングステンを成膜すればよい。
次に、導電体４２６上に絶縁体４２７を成膜する。絶縁体４２７の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。または、スピンコート法、ディップ法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）、ドクターナイフ法、ロールコーター法またはカーテンコーター法などを用いて行うことができる（図３３（Ａ）、（Ｂ）および（Ｃ）参照。）。
次に絶縁体４２７および導電体４２６に対して導電体４２６の膜厚が約半分になるまで第１のＣＭＰ処理を行う。第１のＣＭＰ処理で用いるスラリー（砥粒を含む薬液）は、該絶縁体に適したスラリーを用いることが望ましい（図３４（Ａ）、（Ｂ）および（Ｃ）参照。）。
次に、残存している導電体４２６および絶縁体４４６に対して、絶縁体４４６が露出し、絶縁体４４６の表面が平坦化されるまで第２のＣＭＰ処理を行うことで絶縁体４０９を形成する。第２のＣＭＰ処理では、導電体４２６の研磨速度に対して、絶縁体４４６の研磨速度が出来る限り遅くなるように調合したスラリーを用いることが望ましい。該スラリーを用いることで、絶縁体４４６表面の平坦性がより向上することがあるので好ましい。また、ＣＭＰ処理装置は、第２のＣＭＰ処理において絶縁体４４６が露出したことを知らせる終点検出機能を有するとさらに好ましい。終点検出機能を有することで、第２のＣＭＰ処理後の絶縁体４４６の膜厚制御性が向上することがあるので好ましい（図３５（Ａ）、（Ｂ）および（Ｃ）参照。）。
または、絶縁体４４６上に導電体と、導電体上に絶縁体と、を成膜することなく、絶縁体４４６に、ＣＭＰ処理など行って上面が平坦になるように絶縁体４０９を形成してもよい。または、絶縁体４４６は、成膜直後に上面が平坦性を有していてもよい。ただし、絶縁体４４６の上面が平坦性を有さなくても構わない。
次に、絶縁体４０９上にリソグラフィー法などによってレジストマスク４２３を形成する。ここで絶縁体４０９の上面とレジストマスクとの間の密着性を向上するために、例えば、有機物膜を絶縁体４０９上とレジストマスク４２３の間に設けてもよい。または、絶縁体４０９上に導電体を単層または導電体および絶縁体の積層膜を成膜し、リソグラフィー法によってハードマスクを形成してもよい（図３６（Ａ）、（Ｂ）および（Ｃ）参照。）。
次に、絶縁体４０９をドライエッチング法により絶縁体４０２に達するまで加工を行い、絶縁体４１０を形成する。この時、絶縁体４０２が絶縁体３０３上に達するまでエッチングされることがある。ドライエッチングに使用するガスは、例えば、Ｃ４Ｆ６ガス、ＣＦ４ガス、ＳＦ６ガスまたはＣＨＦ３ガスなどを用いることができる。または、上記ガスに酸素ガス、ヘリウムガス、アルゴンガスまたは水素ガスなどを適宜添加することができる。ここではＣ４Ｆ６ガスに酸素ガスを添加したものを用いることが好ましい。ドライエッチング装置は上述のドライエッチング装置を使用することができるが、平行平板型電極それぞれに周波数の異なる高周波電源を接続する構成のドライエッチング装置の使用が好ましい。
次に、導電体４１５をドライエッチング法により加工をすることで、導電体４１６ａ１と導電体４１６ａ２に分離する。ドライエッチングに使用するガスは、例えば、ＣＦ４ガス、例えば、Ｃ４Ｆ６ガス、ＣＦ４ガス、ＳＦ６、Ｃｌ２ガス、ＢＣｌ３ガス、ＳｉＣｌ４などを単独または２以上を混合して用いることができる。また、上記ガスに酸素ガス、ヘリウムガス、アルゴンガスまたは水素ガスを適宜添加してもよい。ここでは、ＣＦ４ガス、Ｃｌ２ガスおよび酸素ガスを混合して使用するとよい。ドライエッチング装置は、上述のドライエッチング装置を用いてもよい。
このとき、半導体４０６ｂは、露出した領域を有する。半導体４０６ｂの露出した領域の領域４０７は、上述の導電体４１５のエッチングにより除去されることがある（図３７（Ａ）、（Ｂ）および（Ｃ）参照。）。
上述の加工をドライエッチング法で行う場合、半導体４０６ｂの露出領域にエッチングガスの残留成分などの不純物が付着する場合がある。例えば、エッチングガスとして塩素系ガスを用いると、塩素などが付着する場合がある。また、エッチングガスとして炭化水素系ガスを用いると、炭素や水素などが付着する場合がある。ドライエッチングによる加工後に基板を大気に晒すと半導体４０６ｂの露出領域などが腐蝕することがある。そのためドライエッチングによる加工後に連続して酸素ガスを用いたプラズマ処理を行うと上記不純物を除去することができて半導体４０６ｂの露出領域などの腐蝕を防ぐことができて好ましい。
または、不純物の除去は、例えば、希釈フッ化水素酸などを用いた洗浄処理またはオゾンなどを用いた洗浄処理を行ってもよい。なお、複数の洗浄処理を組み合わせてもよい。これにより、半導体４０６ｂの露出した領域、言い換えるとチャネル形成領域は高抵抗となる。
一方、導電体４１６ａ１および導電体４１６ａ２と、半導体４０６ｂの上面とが、互いに重なる領域４０７は、上述のように導電体４１６ａ１および導電体４１６ａ２と半導体４０６ｂ間のコンタクト抵抗値が低くなり良好なトランジスタ特性を得ることができて好ましい。
次に、絶縁体４０６ｃとなる絶縁体を成膜し、絶縁体４０６ｃとなる絶縁体上に絶縁体４１２となる絶縁体を成膜する。絶縁体４０６ｃとなる絶縁体および絶縁体４１２となる絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。絶縁体４０６ｃとなる絶縁体および絶縁体４１２となる絶縁体は、絶縁体４１０、導電体４１６ａ１および導電体４１６ａ２によって形成される開口部の側面および底面に均一な厚さで成膜する。したがって、ＡＬＤ法を用いることが好ましい。
次に、導電体４０４となる導電体を成膜する。導電体４０４となる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。導電体４０４となる導電体は、絶縁体４１０などによって形成される開口部を埋めるように成膜する。したがって、ＣＶＤ法（特にＭＣＶＤ法）を用いることが好ましい。また、ＭＣＶＤ法で成膜する導電体４０４となる導電体と絶縁体４１０との密着性を高めるために、導電体４０４となる導電体は、ＡＬＤ法によって成膜する導電体と、ＭＣＶＤ法で成膜する導電体との多層膜にすると好ましい場合がある。例えば、ＡＬＤ法によって窒化チタンを成膜し、次に、ＭＣＶＤ法によってタングステンを成膜すればよい。
次に導電体４０４となる導電体の上面から、導電体４０４となる導電体、絶縁体４１２となる絶縁体および絶縁体４０６ｃとなる絶縁体をＣＭＰなどを用いて絶縁体４１０の上面に達するまで研磨および平坦化し、導電体４０４、絶縁体４１２および絶縁体４０６ｃを形成する。これにより、ゲート電極として機能を有する導電体４０４は、リソグラフィー法を用いることなく自己整合的に形成できる。また、ゲート電極として機能を有する導電体４０４とソース電極またはドレイン電極としての機能を有する導電体４１６ａ１および導電体４１６ａ２との合わせ精度を考慮することなくゲート電極として機能を有する導電体４０４を形成できるので半導体装置の面積を小さくすることができる。また、リソグラフィー工程が不要となるので工程簡略化による生産性の向上が見込まれる（図３８（Ａ）、（Ｂ）および（Ｃ）参照。）。
次に、絶縁体４１０上、絶縁体４１２上および絶縁体４０６ｃ上に絶縁体４１８を成膜する。絶縁体４１８の成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。次に絶縁体４１８上に絶縁体４０８を成膜する。絶縁体４０８の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。好ましくは、絶縁体４０８として、酸素を有するプラズマを用いて酸化アルミニウムを成膜することで、該プラズマ中の酸素を過剰酸素として、絶縁体４１８の上面に添加することができる。
絶縁体４０８となる絶縁体の成膜より後のいずれかのタイミングにおいて、第２の加熱処理を行っても構わない。第２の加熱処理を行うことで、絶縁体４１８に含まれる過剰酸素が絶縁体４１０、絶縁体４０２および絶縁体４０６ａを通過して半導体４０６ｂまで移動する。また、絶縁体４１８に含まれる過剰酸素が絶縁体４１２を通過して半導体４０６ｂまで移動する。また、絶縁体４１８に含まれる過剰酸素が絶縁体４０６ｃを通過して半導体４０６ｂまで移動する。このように３つの経路を通って過剰酸素が半導体４０６ｂまで移動するため、半導体４０６ｂの欠陥（酸素欠損）を低減することができる。
なお、第２の加熱処理は、絶縁体４１８に含まれる過剰酸素（酸素）が半導体４０６ｂまで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照しても構わない。または、第２の加熱処理は、第１の加熱処理よりも低い温度が好ましい。第１の加熱処理と第２の加熱処理の温度差は、２０℃以上１５０℃以下、好ましくは４０℃以上１００℃以下とする。これにより、絶縁体４０２から余分に過剰酸素（酸素）が放出することを抑えることができる。なお、第２の加熱処理は、同等の加熱処理を各層の成膜時の加熱によって兼ねることができる場合、行わなくてもよい場合がある。
次に絶縁体４０８上に絶縁体４２８を成膜する。絶縁体４２８の成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる（図３９（Ａ）、（Ｂ）および（Ｃ）参照。）。
ここからは、本発明の一態様である第１の開口部、第２の開口部、第３の開口部および第４の開口部の作製方法について詳細を説明する。
まず、絶縁体４２８上に導電体４１１を成膜する。導電体４１１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。次に、導電体４１１上に絶縁体４１３を成膜する。絶縁体４１３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。次に、絶縁体４１３上に有機物膜４２１を塗布法などを用いて成膜する（図４０（Ａ）、（Ｂ）および（Ｃ）参照。）。
次に、有機物膜４２１上にリソグラフィー法などを用いてレジストマスク４２０を形成する。有機物膜４２１を絶縁体４１３とレジストマスク４２０の間に形成することで、絶縁体４１３とレジストマスク４２０との密着性が、向上することがある（図４１（Ａ）、（Ｂ）および（Ｃ）参照。）。
次に、プラズマ処理を行い、レジストマスク４２０の開口部の側面に生成物４２４を形成する。該プラズマ処理によって、有機物膜４２１はエッチングされ有機物膜４２２となるが、同時に有機物膜４２２の側面にも生成物４２４が形成される。なお、生成物４２４は炭素およびフッ素を含む生成物であることが好ましい。
レジストマスク４２０の開口部の側面および有機物膜４２２の側面に生成物４２４が形成されることによって、レジストマスクの開口部の寸法より側面に形成された生成物４２４の膜厚分縮小して開口部を形成することができる。例えば、使用するリソグラフィー装置が形成可能なレジストマスクによる開口部の最小寸法よりも小さな、開口マスクが形成可能となる（図４２（Ａ）、（Ｂ）および（Ｃ）参照。）。
プラズマ処理を行う装置は、上述のドライエッチング装置を用いることが好ましい。プラズマ処理に用いるガスは、例えば、Ｃ４Ｆ６ガス、Ｃ２Ｆ６ガス、Ｃ４Ｆ８ガス、ＣＦ４ガス、ＳＦ６ガスまたはＣＨＦ３ガスなどを単独または２以上のガスを混合して用いることができる。または、上記ガスに酸素ガス、ヘリウムガス、アルゴンガスまたは水素ガスなどを適宜添加することができる。特に、炭素およびフッ素を含むプラズマによって炭素およびフッ素を含む生成物を生成することができるガスを用いることが好ましい。例えば、Ｃ４Ｆ６ガス、Ｃ４Ｆ８ガス、またはＣＨＦ３ガスのいずれか一に、ヘリウムガス、アルゴンガスまたは水素ガスなどを適宜添加したものを使用することが好ましい。
次に、レジストマスク４２０、有機物膜４２２および生成物４２４をエッチングマスクとして、絶縁体４１３を導電体４１１の上面に達するまでエッチングを行い、絶縁体４１９を形成する。
エッチングに用いるガスは、例えば、Ｃ４Ｆ６ガス、Ｃ４Ｆ８ガス、ＣＦ４ガス、ＳＦ６ガスまたはＣＨＦ３ガスなどを単独または２以上のガスを混合して用いることができる。または、上記ガスに酸素ガス、ヘリウムガス、アルゴンガスまたは水素ガスなどを適宜添加することができる。ドライエッチング装置は上述のドライエッチング装置を使用することができるが、平行平板型電極それぞれに周波数の異なる高周波電源を接続する構成のドライエッチング装置の使用が好ましい。
次に、導電体４１１を絶縁体４１０の上面に達するまでエッチングを行い、導電体４１７を形成する。ドライエッチングに使用するガスは、例えば、Ｃ４Ｆ６ガス、Ｃ４Ｆ８ガス、ＣＦ４ガス、ＳＦ６ガス、ＣＨＦ３ガス、Ｃｌ２ガス、ＢＣｌ３ガスまたはＳｉＣｌ４ガスなどを単独ガスまたは２以上のガスを混合して用いることができる。または、上記ガスに酸素ガス、ヘリウムガス、アルゴンガスまたは水素ガスなどを適宜添加することができる。この時、レジストマスク４２０および有機物膜４２２はエッチングされて消失することがある。ドライエッチング装置は上述のドライエッチング装置を用いてもよい。以上により導電体４１７および絶縁体４１９を有するハードマスクを形成する（図４３（Ａ）、（Ｂ）および（Ｃ）参照。）。
なお、上記ハードマスクは、導電体４１７のみの１層としてもよい。この場合は、導電体４１７上にリソグラフィー法などを用いてレジストマスク４２０を形成した後に上述のプラズマ処理を行い、レジスト側面および有機物膜４２２の側面に生成物４２４を形成すればよい。
次に、導電体４１７および絶縁体４１９を有するハードマスクをエッチングマスクとして、ドライエッチング法により、第１の開口部、第２の開口部、第３の開口部および第４の開口部を形成する。
第１の開口部は、絶縁体４１０、絶縁体４０８、絶縁体４１２、絶縁体４０６ｃ、絶縁体４０２、絶縁体３０３および絶縁体３０２を通り導電体３１０ｂの上面に達するまでエッチングを行い形成する。第２の開口部は、絶縁体４１０、絶縁体４０８、絶縁体４１２および絶縁体４０６ｃを通り導電体４１６ａ１の上面に達するまでエッチングを行い形成する。第３の開口部は、絶縁体４１０、絶縁体４０８、絶縁体４１２および絶縁体４０６ｃを通り導電体４１６ａ２の上面に達するまでエッチングを行い形成する。第４の開口部は、絶縁体４１０および絶縁体４０８を通り導電体４０４の上面に達するまでエッチングを行い形成する。
ドライエッチングに使用するガスは、例えば、上述のエッチングと同様のガスを用いることができる。ドライエッチング装置も上述と同様の装置を用いることができる。
なお、第１の開口部、第２の開口部、第３の開口部および第４の開口部は１回のリソグラフィーで形成することができるので工程の短縮が可能となり、生産性の向上が見込まれる。または、開口部ごとにそれぞれリソグラフィー法を用いて形成してもよい（図４４（Ａ）、（Ｂ）および（Ｃ）参照。）。
なお、各開口部の各絶縁体の加工は、同一のドライエッチング装置を用いて連続的に加工することができる。または、該ドライエッチング装置が複数のエッチングチャンバーを有している場合は、各絶縁体の加工ごとに基板を大気雰囲気に晒すことなく加工を行うことができ、基板の腐蝕、汚染またはゴミの付着などが防止できる、または、生産性が向上できるので、好ましい。
例えば、ドライエッチング装置が２つのチャンバーを有している場合、エッチングに使用するガス種、例えば塩素を含むガスとフッ素を含むガスで使用するチャンバーを分けるとエッチングレートの安定性などに対して好適である。または、２つのチャンバーで同じ処理を行う並列処理とすることもできる。並列処理は生産性の向上ができて好適である。
なお、第１の開口部、第２の開口部、第３の開口部および第４の開口部の加工後に連続的に酸素ガスを用いたプラズマ処理を行うことがある。これは、該加工によって、第１の開口部内、第２の開口部内、第３の開口部内および第４の開口部内にエッチング生成物が付着することがあるが、酸素ガスを用いたプラズマ処理によって除去することができる。
酸素プラズマ処理によって、第１の開口部の底部の導電体３１０ｂの上面、第２の開口部の底部の導電体４１６ａ１の上面、第３の開口部の底部の導電体４１６ａ２の上面および第４の開口部の底部の導電体４０４の上面が酸化される。導電体が金属を含む導電体であれば、金属酸化物が形成されることがある。金属酸化物は、絶縁体または抵抗体になることがある。従って、金属酸化物を除去することが好ましい。
金属酸化物を除去するために洗浄処理を行ってもよい。洗浄処理としては、薬液を用いた洗浄、純水または純水に炭酸ガスを添加した物を用いた洗浄を行うことができる。洗浄装置としてはスピン洗浄機またはバッチ型洗浄装置を用いることができる。
次に導電体４３５を成膜する。導電体４３５の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。導電体４３５は、第１の開口部、第２の開口部、第３の開口部および第４の開口部を埋めるように成膜する。したがって、ＣＶＤ法（特にＭＣＶＤ法）を用いることが好ましい。また、ＭＣＶＤ法で成膜する導電体４３５と絶縁体４１０などで形成される開口部との密着性を高めるために、導電体４３５は、ＡＬＤ法によって成膜する導電体と、ＭＣＶＤ法で成膜する導電体との多層膜にすると好ましい場合がある。例えば、ＡＬＤ法によって窒化チタンを成膜し、次に、ＭＣＶＤ法によってタングステンを成膜すればよい（図４５（Ａ）、（Ｂ）および（Ｃ）参照。）。
次に、導電体４３５に対して絶縁体４１９の上面に達するまで第１のＣＭＰ処理を行う（図４６（Ａ）、（Ｂ）および（Ｃ）参照。）。
次に、導電体４３５および絶縁体４１９を絶縁体４２８の上面に達するまで第２のＣＭＰ処理を行う。これにより、第１の開口部には導電体４３３が埋め込まれ、第２の開口部には導電体４３１が埋め込まれ、第３の開口部には導電体４２９が埋め込まれ、第４の開口部には導電体４３７が埋め込まれる（図４７（Ａ）、（Ｂ）および（Ｃ）参照。）。
次に、絶縁体４１０上、導電体４３３上、導電体４３１上、導電体４２９上および導電体４３７上に導電体４３４、導電体４３２、導電体４３０および導電体４３８となる導電体を成膜し、リソグラフィー法により導電体４３４、導電体４３２、導電体４３０および導電体４３８となる導電体の一部をエッチング加工することで、導電体４３４、導電体４３２、導電体４３０および導電体４３８形成する。以上により、図９に示すトランジスタを作製することができる（図９（Ａ）、（Ｂ）および（Ｃ）参照。）。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
＜記憶装置１＞
本発明の一態様に係るトランジスタを用いた、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図４８に示す。
図４８（Ａ）に示す半導体装置は、第１の半導体を用いたトランジスタ３２００と第２の半導体を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、上述したトランジスタを用いることができる。
トランジスタ３３００は、オフ電流の小さいトランジスタが好ましい。トランジスタ３３００は、例えば、酸化物半導体を用いたトランジスタを用いることができる。トランジスタ３３００のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリフレッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い半導体装置となる。
図４８（Ａ）において、第１の配線３００１はトランジスタ３２００のソースと電気的に接続され、第２の配線３００２はトランジスタ３２００のドレインと電気的に接続される。また、第３の配線３００３はトランジスタ３３００のソース、ドレインの一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲートと電気的に接続されている。そして、トランジスタ３２００のゲート、およびトランジスタ３３００のソース、ドレインの他方は、容量素子３４００の一方の電極と電気的に接続され、第５の配線３００５は容量素子３４００の他方の電極と電気的に接続されている。
図４８（Ａ）に示す半導体装置は、トランジスタ３２００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００が導通状態となる電位にして、トランジスタ３３００を導通状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート、および容量素子３４００の一方の電極と電気的に接続するノードＦＧに与えられる。即ち、トランジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００が非導通状態となる電位にして、トランジスタ３３００を非導通状態とすることにより、ノードＦＧに電荷が保持される（保持）。
トランジスタ３３００のオフ電流が小さいため、ノードＦＧの電荷は長期間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３２００を「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「導通状態」となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「非導通状態」のままである。このため、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。例えば、情報を読み出さないメモリセルにおいては、ノードＦＧに与えられた電位によらずトランジスタ３２００が「非導通状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位を第５の配線３００５に与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。または、情報を読み出さないメモリセルにおいては、ノードＦＧに与えられた電位によらずトランジスタ３２００が「導通状態」となるような電位、つまり、Ｖｔｈ＿Ｈより高い電位を第５の配線３００５に与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。
＜半導体装置の構造１＞
図４９は、図４８（Ａ）に対応する半導体装置の断面図である。図４９に示す半導体装置は、トランジスタ３２００と、トランジスタ３３００と、容量素子３４００と、を有する。また、トランジスタ３３００および容量素子３４００は、トランジスタ３２００の上方に配置する。なお、トランジスタ３３００としては、図１に示したトランジスタを用いた例を示しているが、本発明の一態様に係る半導体装置は、これに限定されるものではない。よって適宜上述したトランジスタについての記載を参酌する。
また、図４９に示す半導体装置は、トランジスタ３２００がＦｉｎ型である場合を示している。トランジスタ３２００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３２００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３２００のオフ特性を向上させることができる。トランジスタ３２００は、半導体基板４５０を用いたトランジスタである。トランジスタ３２００は、半導体基板４５０中の領域４７４ａと、半導体基板４５０中の領域４７４ｂと、絶縁体４６２と、導電体４５４と、を有する。
トランジスタ３２００において、領域４７４ａおよび領域４７４ｂは、ソース領域およびドレイン領域としての機能を有する。また、絶縁体４６２は、ゲート絶縁体としての機能を有する。また、導電体４５４は、ゲート電極としての機能を有する。したがって、導電体４５４に印加する電位によって、チャネル形成領域の抵抗を制御することができる。即ち、導電体４５４に印加する電位によって、領域４７４ａと領域４７４ｂとの間の導通・非導通を制御することができる。
半導体基板４５０としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などを用いればよい。好ましくは、半導体基板４５０として単結晶シリコン基板を用いる。
半導体基板４５０は、ｎ型の導電型を付与する不純物を有する半導体基板を用いる。ただし、半導体基板４５０として、ｐ型の導電型を付与する不純物を有する半導体基板を用いても構わない。その場合、トランジスタ３２００となる領域には、ｎ型の導電型を付与する不純物を有するウェルを配置すればよい。または、半導体基板４５０がｉ型であっても構わない。
半導体基板４５０の上面は、（１１０）面を有することが好ましい。こうすることで、トランジスタ３２００のオン特性を向上させることができる。
領域４７４ａおよび領域４７４ｂは、ｐ型の導電型を付与する不純物を有する領域である。このようにして、トランジスタ３２００はｐチャネル型トランジスタを構成する。
トランジスタ３２００がｐチャネル型トランジスタである場合について説明したが、トランジスタ３２００がｎチャネル型トランジスタであっても構わない。
なお、トランジスタ３２００は、領域４６０などによって隣接するトランジスタと分離される。領域４６０は、絶縁性を有する領域である。
図４９に示す半導体装置は、絶縁体４６４と、絶縁体４６６と、絶縁体４６８と、絶縁体４７０と、絶縁体４７２と、絶縁体４７５と、絶縁体４０２と、絶縁体４１０と、絶縁体４０８と、絶縁体４２８と、絶縁体４６５と、絶縁体４６７と、絶縁体４６９と、絶縁体４９８と、導電体４８０ａと、導電体４８０ｂと、導電体４８０ｃと、導電体４７８ａと、導電体４７８ｂと、導電体４７８ｃと、導電体４７６ａと、導電体４７６ｂと、導電体４７６ｃと、導電体４７９ａと、導電体４７９ｂと、導電体４７９ｃと、導電体４７７ａと、導電体４７７ｂと、導電体４７７ｃと、導電体４８４ａと、導電体４８４ｂと、導電体４８４ｃと、導電体４８４ｄと、導電体４８３ａと、導電体４８３ｂと、導電体４８３ｃと、導電体４８３ｄと、導電体４８３ｅと、導電体４８３ｆと、導電体４８５ａと、導電体４８５ｂと、導電体４８５ｃと、導電体４８５ｄと、導電体４８７ａと、導電体４８７ｂと、導電体４８７ｃと、導電体４８８ａと、導電体４８８ｂと、導電体４８８ｃと、導電体４９０ａと、導電体４９０ｂと、導電体４８９ａと、導電体４８９ｂと、導電体４９１ａと、導電体４９１ｂと、導電体４９１ｃと、導電体４９２ａと、導電体４９２ｂと、導電体４９２ｃと、導電体４９４と、導電体４９６と、絶縁体４０６ａ、半導体４０６ｂ、絶縁体４０６ｃと、を有する。
絶縁体４６４は、トランジスタ３２００上に配置する。また、絶縁体４６６は、絶縁体４６４上に配置する。また、絶縁体４６８は、絶縁体４６６上に配置する。また、絶縁体４７０は、絶縁体４６８上に配置する。また、絶縁体４７２は、絶縁体４７０上に配置する。また、絶縁体４７５は、絶縁体４７２上に配置する。また、トランジスタ３３００は、絶縁体４７５上に配置する。また、絶縁体４０８は、トランジスタ３３００上に配置する。また、絶縁体４２８は、絶縁体４０８上に配置する。また、絶縁体４６５は、絶縁体４２８上に配置される。また、容量素子３４００は、絶縁体４６５上に配置される。また、絶縁体４６９は、容量素子３４００上に配置される。
絶縁体４６４は、領域４７４ａに達する開口部と、領域４７４ｂに達する開口部と、導電体４５４に達する開口部と、を有する。また、開口部には、それぞれ導電体４８０ａ、導電体４８０ｂまたは導電体４８０ｃが埋め込まれている。
また、絶縁体４６６は、導電体４８０ａに達する開口部と、導電体４８０ｂに達する開口部と、導電体４８０ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７８ａ、導電体４７８ｂまたは導電体４７８ｃが埋め込まれている。
また、絶縁体４６８は、導電体４７８ａに達する開口部と、導電体４７８ｂに達する開口部と、導電体４７８ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７６ａ、導電体４７６ｂ、または導電体４７６ｃが埋め込まれている。
また、絶縁体４６８上に、導電体４７６ａと接する導電体４７９ａと、導電体４７６ｂと接する導電体４７９ｂと、導電体４７６ｃと接する導電体４７９ｃと、を有する。また、絶縁体４７２は、絶縁体４７０を通って導電体４７９ａに達する開口部と、絶縁体４７０を通って導電体４７９ｂに達する開口部と、絶縁体４７０を通って導電体４７９ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７７ａ、４７７ｂまたは４７７ｃが埋め込まれている。
また、絶縁体４７５は、トランジスタ３３００のチャネル形成領域と重なる開口部と、導電体４７７ａに達する開口部と、導電体４７７ｂに達する開口部と、導電体４７７ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４８４ｄ、導電体４８４ａ、導電体４８４ｂまたは導電体４８４ｃが埋め込まれている。
また、導電体４８４ｄは、トランジスタ３３００のボトムゲート電極としての機能を有しても構わない。または、例えば、導電体４８４ｄに一定の電位を印加することで、トランジスタ３３００のしきい値電圧などの電気特性を制御しても構わない。または、例えば、導電体４８４ｄとトランジスタ３３００のトップゲート電極とを電気的に接続しても構わない。こうすることで、トランジスタ３３００のオン電流を大きくすることができる。また、パンチスルー現象を抑制することができるため、トランジスタ３３００の飽和領域における電気特性を安定にすることができる。
また、絶縁体４０２は、導電体４８４ａに達する開口部と、導電体４８４ｃに達する開口部と、導電体４８４ｂに達する開口部と、を有する。
また、絶縁体４２８は、絶縁体４０８、絶縁体４１０および絶縁体４０２を通って導電体４８４ａ、導電体４８４ｂ、および導電体４８４ｃに達する３つの開口部と、絶縁体４０８および絶縁体４１０を通ってトランジスタ３３００のソース電極またはドレイン電極の一方の導電体に達する２つの開口部と、絶縁体４０８を通ってトランジスタ３３００のゲート電極の導電体に達する開口部と、を有する。また、開口部には、それぞれ導電体４８３ａ、導電体４８３ｂ、導電体４８３ｃ、導電体４８３ｅ、導電体４８３ｆまたは導電体４８３ｄが埋め込まれている。
また、絶縁体４２８上に、導電体４８３ａおよび４８３ｅと接する導電体４８５ａと、導電体４８３ｂと接する導電体４８５ｂと、導電体４８３ｃおよび導電体４８３ｆと接する導電体４８５ｃと、導電体４８３ｄと接する導電体４８５ｄと、を有する。また、絶縁体４６５は、導電体４８５ａに達する開口部と、導電体４８５ｂに達する開口部と、導電体４８５ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４８７ａ、導電体４８７ｂまたは導電体４８７ｃが埋め込まれている。
また絶縁体４６５上に、導電体４８７ａと接する導電体４８８ａと、導電体４８７ｂと接する導電体４８８ｂと、導電体４８７ｃと接する導電体４８８ｃと、を有する。また、絶縁体４６７は、導電体４８８ａに達する開口部と、導電体４８８ｂに達する開口部と、を有する。また、開口部には、それぞれ導電体４９０ａまたは導電体４９０ｂが埋め込まれている。また、導電体４８８ｃは容量素子３４００の一方の電極の導電体４９４と接している。
また、絶縁体４６７上に、導電体４９０ａと接する導電体４８９ａと、導電体４９０ｂと接する導電体４８９ｂと、を有する。また、絶縁体４６９は、導電体４８９ａに達する開口部と、導電体４８９ｂに達する開口部と、容量素子３４００の他方の電極である導電体４９６に達する開口部と、を有する。また、開口部には、それぞれ導電体４９１ａ、導電体４９１ｂまたは導電体４９１ｃが埋め込まれている。
また、絶縁体４６９上には、導電体４９１ａと接する導電体４９２ａと、導電体４９１ｂと接する導電体４９２ｂと、導電体４９１ｃと接する導電体４９２ｃと、を有する。
絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４７０、絶縁体４７２、絶縁体４７５、絶縁体４０２、絶縁体４１０、絶縁体４０８、絶縁体４２８、絶縁体４６５、絶縁体４６７、絶縁体４６９および絶縁体４９８としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４０１としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４７０、絶縁体４７２、絶縁体４７５、絶縁体４０２、絶縁体４１０、絶縁体４０８、絶縁体４２８、絶縁体４６５、絶縁体４６７、絶縁体４６９または絶縁体４９８の一以上は、水素などの不純物および酸素をブロックする機能を有する絶縁体を有することが好ましい。トランジスタ３３００の近傍に、水素などの不純物および酸素をブロックする機能を有する絶縁体を配置することによって、トランジスタ３３００の電気特性を安定にすることができる。
水素などの不純物および酸素をブロックする機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
導電体４８０ａ、導電体４８０ｂと、導電体４８０ｃ、導電体４７８ａ、導電体４７８ｂ、導電体４７８ｃ、導電体４７６ａ、導電体４７６ｂ、導電体４７６ｃ、導電体４７９ａ、導電体４７９ｂ、導電体４７９ｃ、導電体４７７ａ、導電体４７７ｂ、導電体４７７ｃ、導電体４８４ａ、導電体４８４ｂ、導電体４８４ｃ、導電体４８４ｄ、導電体４８３ａ、導電体４８３ｂと、導電体４８３ｃ、導電体４８３ｄ、導電体４８３ｅ、導電体４８３ｆ、導電体４８５ａ、導電体４８５ｂ、導電体４８５ｃ、導電体４８５ｄ、導電体４８７ａ、導電体４８７ｂ、導電体４８７ｃ、導電体４８８ａ、導電体４８８ｂ、導電体４８８ｃ、導電体４９０ａ、導電体４９０ｂと、導電体４８９ａ、導電体４８９ｂと、導電体４９１ａ、導電体４９１ｂ、導電体４９１ｃ、導電体４９２ａ、導電体４９２ｂ、導電体４９２ｃ、導電体４９４および導電体４９６としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
半導体４０６ｂとしては、酸化物半導体を用いることが好ましい。ただし、シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウムまたは有機半導体などを用いても構わない場合がある。
絶縁体４０６ａおよび絶縁体４０６ｃとしては、半導体４０６ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物を用いることが望ましい。ただし、シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウムまたは有機半導体などを用いても構わない場合がある。
トランジスタ３２００のソースまたはドレインは、導電体４８０ａと、導電体４７８ａと、導電体４７６ａと、導電体４７９ａと、導電体４７７ａと、導電体４８４ａと、導電体４８３ａと、導電体４８５ａと、導電体４８３ｅと、を介してトランジスタ３３００のソース電極またはドレイン電極の一方である導電体と電気的に接続する。また、トランジスタ３２００のゲート電極である導電体４５４は、導電体４８０ｃと、導電体４７８ｃと、導電体４７６ｃと、導電体４７９ｃと、導電体４７７ｃと、導電体４８４ｃと、導電体４８３ｃと、導電体４８５ｃと、導電体４８３ｆと、を介してトランジスタ３３００のソース電極またはドレイン電極の他方である導電体と電気的に接続する。
容量素子３４００は、トランジスタ３３００のソース電極またはドレイン電極の一方の電極と、導電体４８３ｆと、導電体４８５ｃと、導電体４８７ｃと、導電体４８８ｃと、を介して電気的に接続する容量素子３４００の一方の電極である導電体４９４と、絶縁体４９８と、容量素子３４００の他方の電極である導電体４９６と、を有する。なお、容量素子３４００は、トランジスタ３３００の上方または下方に形成することで、半導体装置の大きさを縮小することができて好適である。
本実施の形態では、トランジスタ３２００上にトランジスタ３３００を有し、トランジスタ３３００上に容量素子３４００を有する半導体装置の一例を示したが、トランジスタ３２００上にトランジスタ３３０と同様の半導体を有するトランジスタを一以上有する構成としても構わない。または、トランジスタ３２００の上に容量素子３４００を有し、容量素子３４００上にトランジスタ３３００を有してもよい。このような構成とすることで半導体装置の集積度をより高めることができる（図５０参照。）。
そのほかの構造については、適宜図９などについての記載を参酌することができる。
＜記憶装置２＞
図４８（Ｂ）に示す半導体装置は、トランジスタ３２００を有さない点で図４８（Ａ）に示した半導体装置と異なる。この場合も図４８（Ａ）に示した半導体装置と同様の動作により情報の書き込みおよび保持動作が可能である。
図４８（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。トランジスタ３３００が導通状態になると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の一方の電極の電位（または容量素子３４００に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子３４００の一方の電極の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の一方の電極の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体が適用されたトランジスタを駆動回路上に積層して配置する構成とすればよい。
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の小さいトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が生じない。即ち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態６）
＜半導体装置の構造２＞
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について図面を参照して説明する。
＜断面構造＞
図５１（Ａ）および（Ｂ）に本発明の一態様の半導体装置の断面図を示す。図５１（Ａ）において、Ｘ１−Ｘ２方向はチャネル長方向、図５１（Ｂ）において、Ｙ１−Ｙ２方向はチャネル幅方向を示す。図５１（Ａ）および（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ２２００を有し、上部に第２の半導体材料を用いたトランジスタ２１００を有している。図５１（Ａ）および（Ｂ）では、第２の半導体材料を用いたトランジスタ２１００として、図９に例示したトランジスタを適用した例を示している。
第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが好ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、ヒ化アルミニウムガリウム、リン化インジウム、窒化ガリウム、有機半導体など）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、先の実施の形態で例示したトランジスタを適用することで、優れたサブスレッショルド特性が得られ、微細なトランジスタとすることが可能である。また、スイッチ速度が速いため高速動作が可能であり、オフ電流が低いためリーク電流が小さい。
トランジスタ２２００は、ｎチャネル型のトランジスタまたはｐチャネル型のトランジスタのいずれであってもよく、回路によって適切なトランジスタを用いればよい。また、酸化物半導体を用いた本発明の一態様のトランジスタを用いるほかは、用いる材料や構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図５１（Ａ）および（Ｂ）に示す構成では、トランジスタ２２００の上部に、絶縁体２２０１、絶縁体２２０７および絶縁体２２０８を介してトランジスタ２１００が設けられている。また、トランジスタ２２００とトランジスタ２１００の間には、複数の配線２２０２が設けられている。また、各種絶縁体に埋め込まれた複数のプラグ２２０３により、上層と下層にそれぞれ設けられた配線や電極が電気的に接続されている。また、トランジスタ２１００を覆う絶縁体２２０４と、絶縁体２２０４上に配線２２０５と、が設けられている。
このように、２種類のトランジスタを積層することにより、回路の占有面積が低減され、より高密度に複数の回路を配置することができる。
ここで、下層に設けられるトランジスタ２２００にシリコン系半導体材料を用いた場合、トランジスタ２２００の半導体膜の近傍に設けられる絶縁体中の水素はシリコンのダングリングボンドを終端し、トランジスタ２２００の信頼性を向上させる効果がある。一方、上層に設けられるトランジスタ２１００に酸化物半導体を用いた場合、トランジスタ２１００の半導体膜の近傍に設けられる絶縁体中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなるため、トランジスタ２１００の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタ２２００の上層に酸化物半導体を用いたトランジスタ２１００を積層して設ける場合、これらの間に水素の拡散を防止する機能を有する絶縁体２２０７を設けることは特に効果的である。絶縁体２２０７により、下層に水素を閉じ込めることでトランジスタ２２００の信頼性が向上することに加え、下層から上層に水素が拡散することが抑制されることでトランジスタ２１００の信頼性も同時に向上させることができる。
絶縁体２２０７としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
また、酸化物半導体膜を含んで構成されるトランジスタ２１００を覆うように、トランジスタ２１００上に水素の拡散を防止する機能を有するブロック膜を形成することが好ましい。当該ブロック膜としては、絶縁体２２０７と同様の材料を用いることができ、特に酸化アルミニウムを適用することが好ましい。酸化アルミ膜は、その成膜中に下層の絶縁体に過剰酸素を添加することができ、熱工程によって、過剰酸素がトランジスタ２１００の酸化物半導体層に移動し、酸化物半導体層中の欠陥を修復する効果がある。さらに酸化アルミニウム膜は、水素、水分などの不純物および酸素の双方に対して膜を透過させない遮断（ブロッキング）効果が高い。したがって、トランジスタ２１００を覆う当該ブロック膜として酸化アルミニウム膜を用いることで、トランジスタ２１００に含まれる酸化物半導体膜からの酸素の脱離を防止するとともに、酸化物半導体膜への水および水素の混入を防止することができる。なお、当該ブロック膜は、絶縁体２２０４を積層にすることで用いてもよいし、絶縁体２２０４の下側に設けてもよい。
なお、トランジスタ２２００は、プレーナ型のトランジスタだけでなく、様々なタイプのトランジスタとすることができる。例えば、ＦＩＮ（フィン）型、ＴＲＩ−ＧＡＴＥ（トライゲート）型などのトランジスタなどとすることができる。その場合の断面図の例を、図５１（Ｅ）および（Ｆ）に示す。半導体基板２２１１の上に、絶縁体２２１２が設けられている。半導体基板２２１１は、先端の細い凸部（フィンともいう）を有する。なお、凸部の上には、絶縁体が設けられていてもよい。その絶縁体は、凸部を形成するときに、半導体基板２２１１がエッチングされないようにするためのマスクとして機能するものである。なお、凸部は、先端が細くなくてもよく、例えば、略直方体の凸部であってもよいし、先端が太い凸部であってもよい。半導体基板２２１１の凸部の上には、ゲート絶縁体２２１４が設けられ、その上には、ゲート電極２２１３が設けられている。半導体基板２２１１には、ソース領域およびドレイン領域２２１５が形成されている。なお、ここでは、半導体基板２２１１が、凸部を有する例を示したが、本発明の一態様に係る半導体装置は、これに限定されない。例えば、ＳＯＩ基板を加工して、凸部を有する半導体領域を形成しても構わない。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態７）
〔ＣＭＯＳ回路〕
図５１（Ｃ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、かつそれぞれのゲートを接続した、いわゆるＣＭＯＳ回路の構成を示している。
〔アナログスイッチ〕
また図５１（Ｄ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるアナログスイッチとして機能させることができる。本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態８）
＜ＣＰＵ＞
以下では、上述したトランジスタや上述した記憶装置などの半導体装置を含むＣＰＵについて説明する。
図５２は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図である。
図５２に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ　ｌｏｇｉｃ　ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図５２に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図５２に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
図５２に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることができる。
図５２に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図５３は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していてもよい。
ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートにはＧＮＤ（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３の導通状態または非導通状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４の導通状態または非導通状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図５３では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
なお、図５３では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
また、図５３において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる膜または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン膜またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
図５３における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号に応じてトランジスタ１２１０の状態（導通状態、または非導通状態）が決まり、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−Ｔａｇ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ　Ｔａｇ）にも応用可能である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態９）
＜撮像装置＞
図５４（Ａ）は、本発明の一態様に係る撮像装置２００の例を示す上面図である。撮像装置２００は、画素部２１０と、画素部２１０を駆動するための周辺回路２６０と、周辺回路２７０、周辺回路２８０と、周辺回路２９０と、を有する。画素部２１０は、ｐ行ｑ列（ｐおよびｑは２以上の整数）のマトリクス状に配置された複数の画素２１１を有する。周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０は、それぞれ複数の画素２１１に接続し、複数の画素２１１を駆動するための信号を供給する機能を有する。なお、本明細書等において、周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０などの全てを指して「周辺回路」または「駆動回路」と呼ぶ場合がある。例えば、周辺回路２６０は周辺回路の一部といえる。
また、撮像装置２００は、光源２９１を有することが好ましい。光源２９１は、検出光Ｐ１を放射することができる。
また、周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変換回路の１つを有する。また、周辺回路は、画素部２１０を形成する基板上に作製してもよい。また、周辺回路の一部または全部にＩＣチップ等の半導体装置を用いてもよい。なお、周辺回路は、周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０のいずれか一以上を省略してもよい。
また、図５４（Ｂ）に示すように、撮像装置２００が有する画素部２１０において、画素２１１を傾けて配置してもよい。画素２１１を傾けて配置することにより、行方向および列方向の画素間隔（ピッチ）を短くすることができる。これにより、撮像装置２００における撮像の品質をより高めることができる。
＜画素の構成例１＞
撮像装置２００が有する１つの画素２１１を複数の副画素２１２で構成し、それぞれの副画素２１２に特定の波長帯域の光を透過するフィルタ（カラーフィルタ）を組み合わせることで、カラー画像表示を実現するための情報を取得することができる。
図５５（Ａ）は、カラー画像を取得するための画素２１１の一例を示す上面図である。図５５（Ａ）に示す画素２１１は、赤（Ｒ）の波長帯域の光を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｒ」ともいう）、緑（Ｇ）の波長帯域の光を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｇ」ともいう）および青（Ｂ）の波長帯域の光を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｂ」ともいう）を有する。副画素２１２は、フォトセンサとして機能させることができる。
副画素２１２（副画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂ）は、配線２３１、配線２４７、配線２４８、配線２４９、配線２５０と電気的に接続される。また、副画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂは、それぞれが独立した配線２５３に接続している。また、本明細書等において、例えばｎ行目の画素２１１に接続された配線２４８および配線２４９、および配線２５０を、それぞれ配線２４８［ｎ］、配線２４９［ｎ］、および配線２５０［ｎ］と記載する。また、例えばｍ列目の画素２１１に接続された配線２５３を、配線２５３［ｍ］と記載する。なお、図５５（Ａ）において、ｍ列目の画素２１１が有する副画素２１２Ｒに接続する配線２５３を配線２５３［ｍ］Ｒ、副画素２１２Ｇに接続する配線２５３を配線２５３［ｍ］Ｇ、および副画素２１２Ｂに接続する配線２５３を配線２５３［ｍ］Ｂと記載している。副画素２１２は、上記配線を介して周辺回路と電気的に接続される。
また、撮像装置２００は、隣接する画素２１１の、同じ波長帯域の光を透過するカラーフィルタが設けられた副画素２１２同士がスイッチを介して電気的に接続する構成を有する。図５５（Ｂ）に、ｎ行（ｎは１以上ｐ以下の整数）ｍ列（ｍは１以上ｑ以下の整数）に配置された画素２１１が有する副画素２１２と、該画素２１１に隣接するｎ＋１行ｍ列に配置された画素２１１が有する副画素２１２の接続例を示す。図５５（Ｂ）において、ｎ行ｍ列に配置された副画素２１２Ｒと、ｎ＋１行ｍ列に配置された副画素２１２Ｒがスイッチ２０１を介して接続されている。また、ｎ行ｍ列に配置された副画素２１２Ｇと、ｎ＋１行ｍ列に配置された副画素２１２Ｇがスイッチ２０２を介して接続されている。また、ｎ行ｍ列に配置された副画素２１２Ｂと、ｎ＋１行ｍ列に配置された副画素２１２Ｂがスイッチ２０３を介して接続されている。
なお、副画素２１２に用いるカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に限定されず、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタを用いてもよい。１つの画素２１１に３種類の異なる波長帯域の光を検出する副画素２１２を設けることで、フルカラー画像を取得することができる。
または、それぞれ赤（Ｒ）、緑（Ｇ）および青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２１２に加えて、黄（Ｙ）の光を透過するカラーフィルタが設けられた副画素２１２を有する画素２１１を用いてもよい。または、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタが設けられた副画素２１２に加えて、青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２１２を有する画素２１１を用いてもよい。１つの画素２１１に４種類の異なる波長帯域の光を検出する副画素２１２を設けることで、取得した画像の色の再現性をさらに高めることができる。
また、例えば、図５５（Ａ）において、赤の波長帯域の光を検出する副画素２１２、緑の波長帯域の光を検出する副画素２１２、および青の波長帯域の光を検出する副画素２１２の画素数比（または受光面積比）は、１：１：１でなくても構わない。例えば、画素数比（受光面積比）を赤：緑：青＝１：２：１とするＢａｙｅｒ配列としてもよい。または、画素数比（受光面積比）を赤：緑：青＝１：６：１としてもよい。
なお、画素２１１に設ける副画素２１２は１つでもよいが、２つ以上が好ましい。例えば、同じ波長帯域の光を検出する副画素２１２を２つ以上設けることで、冗長性を高め、撮像装置２００の信頼性を高めることができる。
また、可視光を吸収または反射して、赤外光を透過するＩＲ（ＩＲ：Ｉｎｆｒａｒｅｄ）フィルタを用いることで、赤外光を検出する撮像装置２００を実現することができる。
また、ＮＤ（ＮＤ：Ｎｅｕｔｒａｌ　Ｄｅｎｓｉｔｙ）フィルタ（減光フィルタ）を用いることで、光電変換素子（受光素子）に大光量光が入射した時に生じる出力飽和することを防ぐことができる。減光量の異なるＮＤフィルタを組み合わせて用いることで、撮像装置のダイナミックレンジを大きくすることができる。
また、前述したフィルタ以外に、画素２１１にレンズを設けてもよい。ここで、図５６の断面図を用いて、画素２１１、フィルタ２５４、レンズ２５５の配置例を説明する。レンズ２５５を設けることで、副画素２１２中に設けられた光電変換素子が入射光を効率よく受光することができる。具体的には、図５６（Ａ）に示すように、画素２１１に形成したレンズ２５５、フィルタ２５４（フィルタ２５４Ｒ、フィルタ２５４Ｇおよびフィルタ２５４Ｂ）、および画素回路２３０等を通して光２５６を光電変換素子２２０に入射させる構造とすることができる。
ただし、一点鎖線で囲んだ領域に示すように、矢印で示す光２５６の一部が配線２５７の一部によって遮光されてしまうことがある。したがって、図５６（Ｂ）に示すように光電変換素子２２０側にレンズ２５５およびフィルタ２５４を配置して、光電変換素子２２０が光２５６を効率良く受光させる構造が好ましい。光電変換素子２２０側から光２５６を光電変換素子２２０に入射させることで、検出感度の高い撮像装置２００を提供することができる。
図５６に示す光電変換素子２２０として、ｐｎ型接合またはｐｉｎ型の接合が形成された光電変換素子を用いてもよい。
また、光電変換素子２２０を、放射線を吸収して電荷を発生させる機能を有する物質を用いて形成してもよい。放射線を吸収して電荷を発生させる機能を有する物質としては、セレン、ヨウ化鉛、ヨウ化水銀、ヒ化ガリウム、テルル化カドミウム、カドミウム亜鉛合金等がある。
例えば、光電変換素子２２０にセレンを用いると、可視光や、紫外光、赤外光に加えて、Ｘ線や、ガンマ線といった幅広い波長帯域にわたって光吸収係数を有する光電変換素子２２０を実現できる。
ここで、撮像装置２００が有する１つの画素２１１は、図５６に示す副画素２１２に加えて、第１のフィルタを有する副画素２１２を有してもよい。
＜画素の構成例２＞
以下では、シリコンを用いたトランジスタと、本発明の一態様に係る酸化物半導体を用いたトランジスタと、を用いて画素を構成する一例について説明する。
図５７（Ａ）および（Ｂ）は、撮像装置を構成する素子の断面図である。
図５７（Ａ）に示す撮像装置は、シリコン基板３００に設けられたシリコンを用いたトランジスタ３５１、トランジスタ３５１上に積層して配置された酸化物半導体を用いたトランジスタ３５３およびトランジスタ３５４、ならびにシリコン基板３００に設けられた、アノード３６１と、カソード３６２を有するフォトダイオード３６０を含む。各トランジスタおよびフォトダイオード３６０は、種々のプラグ３７０および配線３７１と電気的な接続を有する。また、フォトダイオード３６０のアノード３６１は、低抵抗領域３６３を介してプラグ３７０と電気的に接続を有する。
また撮像装置は、シリコン基板３００に設けられたトランジスタ３５１およびフォトダイオード３６０を有する層３０５と、層３０５と接して設けられ、配線３７１を有する層３２０と、層３２０と接して設けられ、トランジスタ３５３およびトランジスタ３５４を有する層３３１と、層３３１と接して設けられ、配線３７２および配線３７３を有する層３４０を備えている。
なお、図５７（Ａ）の断面図の一例では、シリコン基板３００において、トランジスタ３５１が形成された面とは逆側の面にフォトダイオード３６０の受光面を有する構成とする。該構成とすることで、各種トランジスタや配線などの影響を受けずに光路を確保することができる。そのため、高開口率の画素を形成することができる。なお、フォトダイオード３６０の受光面をトランジスタ３５１が形成された面と同じとすることもできる。
なお、酸化物半導体を用いたトランジスタのみを用いて画素を構成する場合には、層３０５を、酸化物半導体を用いたトランジスタを有する層とすればよい。または層３０５を省略し、酸化物半導体を用いたトランジスタのみで画素を構成してもよい。
また、図５７（Ａ）の断面図において、層３０５に設けるフォトダイオード３６０と、層３３１に設けるトランジスタとを重なるように形成することができる。そうすると、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。
また、図５７（Ｂ）は、撮像装置は層３４０側にフォトダイオード３６５をトランジスタの上に配置した構造とすることができる。図５７（Ｂ）において、例えば層３０５には、シリコンを用いたトランジスタ３５１およびトランジスタ３５２を有し、層３２０には配線３７１を有し、層３３１には酸化物半導体層を用いたトランジスタ３５３およびトランジスタ３５４を有し、層３４０にはフォトダイオード３６５を有しており、フォトダイオード３６５は半導体層３６６、半導体層３６７、半導体層３６８で構成されており、配線３７３と、プラグ３７０を介した配線３７４と電気的に接続している。
図５７（Ｂ）に示す素子構成とすることで、開口率を広くすることができる。
また、フォトダイオード３６５には、非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型ダイオード素子などを用いてもよい。フォトダイオード３６５は、ｎ型の半導体層３６８、ｉ型の半導体層３６７、およびｐ型の半導体層３６６が順に積層された構成を有している。ｉ型の半導体層３６７には非晶質シリコンを用いることが好ましい。また、ｐ型の半導体層３６６およびｎ型の半導体層３６８には、それぞれの導電型を付与するドーパントを含む非晶質シリコンまたは微結晶シリコンなどを用いることができる。非晶質シリコンを光電変換層とするフォトダイオード３６５は可視光の波長領域における感度が高く、微弱な可視光を検知しやすい。
ここで、トランジスタ３５１およびフォトダイオード３６０を有する層３０５と、トランジスタ３５３およびトランジスタ３５４を有する層３３１と、の間には絶縁体３８０が設けられる。ただし、絶縁体３８０の位置は限定されない。
トランジスタ３５１のチャネル形成領域近傍に設けられる絶縁体中の水素はシリコンのダングリングボンドを終端し、トランジスタ３５１の信頼性を向上させる効果がある。一方、トランジスタ３５３およびトランジスタ３５４などの近傍に設けられる絶縁体中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなる。そのため、トランジスタ３５３およびトランジスタ３５４などの信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体を用いたトランジスタの上層に酸化物半導体を用いたトランジスタを積層して設ける場合、これらの間に水素をブロックする機能を有する絶縁体３８０を設けることが好ましい。絶縁体３８０より下層に水素を閉じ込めることで、トランジスタ３５１の信頼性が向上させることができる。さらに、絶縁体３８０より下層から、絶縁体３８０より上層に水素が拡散することを抑制できるため、トランジスタ３５３およびトランジスタ３５４などの信頼性を向上させることができる。また、トランジスタ３５３およびトランジスタ３５４上に絶縁体３８１を設けることにより、酸化物半導体中の酸素の拡散を防ぐことができて好ましい。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態１０）
＜ＲＦタグ＞
本実施の形態では、先の実施の形態で説明したトランジスタ、または記憶装置を含むＲＦタグについて、図５８を参照して説明する。
本実施の形態におけるＲＦタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには極めて高い信頼性が要求される。
ＲＦタグの構成について図５８を用いて説明する。図５８は、ＲＦタグの構成例を示すブロック図である。
図５８に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどともいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８０４を有する。またＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を十分に抑制することが可能な材料、例えば、酸化物半導体、が用いられた構成としてもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別される。本実施の形態に示すＲＦタグ８００は、そのいずれの方式に用いることも可能である。
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調を行うための回路である。
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
ここで、先の実施の形態で説明した記憶回路を、記憶回路８１０に用いることができる。本発明の一態様の記憶回路は、電源が遮断された状態であっても情報を保持できるため、ＲＦタグに好適に用いることができる。さらに本発明の一態様の記憶回路は、データの書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著しく小さいため、データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制することができる。
また、本発明の一態様の記憶回路は、不揮発性のメモリとして用いることが可能であるため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデータを書き込むためのコマンドを別途用意し、ユーザーが自由に書き換えできないようにしておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷することで、作製したＲＦタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることがなく出荷後の製品に対応した顧客管理が容易となる。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
（実施の形態１１）
＜表示装置＞
以下では、本発明の一態様に係る表示装置について、図５９および図６０を用いて説明する。
表示装置に用いられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素子（発光表示素子ともいう。）などを用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。以下では、表示装置の一例としてＥＬ素子を用いた表示装置（ＥＬ表示装置）および液晶素子を用いた表示装置（液晶表示装置）について説明する。
なお、以上に示す表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣなどを実装した状態にあるモジュールとを含む。
また、以下に示す表示装置は画像表示テバイス、または光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ　Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔｓ）、ＴＣＰ（Ｔａｐｅ　Ｃａｒｒｉｅｒ　Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＣＰの先にプリント配線板を有するモジュールまたは表示素子にＣＯＧ（Ｃｈｉｐ　ｏｎ　Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
図５９は、本発明の一態様に係るＥＬ表示装置の一例である。図５９（Ａ）に、ＥＬ表示装置の画素の回路図を示す。図５９（Ｂ）は、ＥＬ表示装置全体を示す上面図である。また、図５９（Ｃ）は、図５９（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応するＭ−Ｎ断面である。
図５９（Ａ）は、ＥＬ表示装置に用いられる画素の凹路図の一例である。
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であるといえる。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先として複数の箇所が想定される場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であるといえる。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
図５９（Ａ）に示すＥＬ表示装置は、スイッチ素子７４３と、トランジスタ７４１と、容量素子７４２と、発光素子７１９と、を有する。
なお、図５９（Ａ）などは、回路構成の一例であるため、さらに、トランジスタを追加することが可能である。逆に、図５９（Ａ）の各ノードにおいて、トランジスタ、スイッチ、受動素子などを追加しないようにすることも可能である。
トランジスタ７４１のゲートはスイッチ素子７４３の一端および容量素子７４２の一方の電極と電気的に接続される。トランジスタ７４１のソースは容量素子７４２の他方の電極と電気的に接続され、発光素子７１９の一方の電極と電気的に接続される。トランジスタ７４１のドレインには電源電位ＶＤＤが与えられる。スイッチ素子７４３の他端は信号線７４４と電気的に接続される。発光素子７１９の他方の電極は定電位が与えられる。なお、定電位は接地電位ＧＮＤまたはそれより小さい電位とする。
スイッチ素子７４３としては、トランジスタを用いると好ましい。トランジスタを用いることで、画素の面積を小さくでき、解像度の高いＥＬ表示装置とすることができる。また、スイッチ素子７４３として、トランジスタ７４１と同一工程を経て作製されたトランジスタを用いると、ＥＬ表示装置の生産性を高めることができる。なお、トランジスタ７４１または／およびスイッチ素子７４３としては、例えば、図９などに示すトランジスタを適用することができる。
図５９（Ｂ）は、ＥＬ表示装置の上面図である。ＥＬ表示装置は、基板７００と、基板７５０と、シール材７３４と、駆動回路７３５と、駆動回路７３６と、画素７３７と、ＦＰＣ７３２と、を有する。シール材７３４は、画素７３７、駆動回路７３５および駆動回路７３６を囲むように基板７００と基板７５０との間に配置される。なお、駆動回路７３５または／および駆動回路７３６をシール材７３４の外側に配置しても構わない。
図５９（Ｃ）は、図５９（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応するＥＬ表示装置の断面図である。
図５９（Ｃ）には、トランジスタ７４１として、基板７００上の絶縁体７１２ａと、導電体７０４ａと、を有し、絶縁体７１２ａおよび導電体７０４ａ上にあり導電体７０４ａと一部が重なる領域を有する絶縁体７０６ａと、絶縁体７０６ａ上の半導体７０６ｂと、半導体７０６ｂの上面と接する導電体７１６ａ１および導電体７１６ａ２と、導電体７１６ａ１の上面および導電体７１６ａ２の上面と接する絶縁体７１０と、半導体７０６ｂの上面と接する絶縁体７０６ｃと、絶縁体７０６ｃ上の絶縁体７１８ｂと、絶縁体７１８ｂおよび絶縁体７０６ｃを介して半導体７０６ｂ上に配置する導電体７１４ａと、を有する構造を示す。なお、トランジスタ７４１の構造は一例であり、図５９（Ｃ）に示す構造と異なる構造であっても構わない。
図５９（Ｃ）に示すトランジスタ７４１において、導電体７０４ａはゲート電極としての機能を有し、絶縁体７１２ａはゲート絶縁体としての機能を有し、導電体７１６ａ１はドレイン電極としての機能を有し、導電体７１６ａ２はソース電極としての機能を有し、絶縁体７１８ｂはゲート絶縁体としての機能を有し、導電体７１４ａはゲート電極としての機能を有する。なお、絶縁体７０６ａ、半導体７０６ｂおよび絶縁体７０６ｃは、光が当たることで電気特性が変動する場合がある。したがって、導電体７０４ａ、導電体７１６ａ１、導電体７１６ａ２または導電体７１４ａのいずれか一以上が遮光性を有すると好ましい。
図５９（Ｃ）には、容量素子７４２として、基板７００上の導電体７０４ｂ上にあり導電体７０４ｂと一部が重なる領域を有する絶縁体７０６ｄと、絶縁体７０６ｄ上の半導体７０６ｅと、半導体７０６ｅの上面と接する導電体７１６ａ３および導電体７１６ａ４と、導電体７１６ａ３の上面および導電体７１６ａ４の上面と接する絶縁体７１０と、半導体７０６ｅの上面と接する絶縁体７０６ｆと、絶縁体７０６ｆ上の絶縁体７１８ｂと、絶縁体７１８ｂおよび絶縁体７０６ｆを介して半導体７０６ｅ上に配置する導電体７１４ｂと、を有する構造を示す。
容量素子７４２において、導電体７０４ｂは一方の電極として機能し、導電体７１４ｂは他方の電極として機能する。
容量素子７４２は、トランジスタ７４１と共通する膜を用いて作製することができる。また、導電体７０４ａおよび導電体７０４ｂを同種の導電体とすると好ましい。その場合、導電体７０４ａおよび導電体７０４ｂは、同一工程を経て形成することができる。また、導電体７１４ａおよび導電体７１４ｂを同種の導電体とすると好ましい。その場合、導電体７１４ａおよび導電体７１４ｂは、同一工程を経て形成することができる。
図５９（Ｃ）に示す容量素子７４２は、占有面積当たりの容量が大きい容量素子である。したがって、図５９（Ｃ）は表示品位の高いＥＬ表示装置である。なお、なお、容量素子７４２の構造は一例であり、図５９（Ｃ）に示す構造と異なる構造であっても構わない。
トランジスタ７４１および容量素子７４２上には、絶縁体７２８が配置され、絶縁体７２８上には絶縁体７２０が配置される。ここで、絶縁体７２８および絶縁体７２０は、トランジスタ７４１のソース電極として機能する導電体７１６ａ２に達する開口部を有してもよい。絶縁体７２０上には、導電体７８１が配置される。導電体７８１は、絶縁体７２８および絶縁体７２０の開口部を介してトランジスタ７４１と電気的に接続してもよい。また、導電体７８１は、絶縁体７２８および絶縁体７２０の開口部を介して容量素子７４２の一方の電極と電気的に接続してもよい。
導電体７８１上には、導電体７８１に達する開口部を有する隔壁７８４が配置される。隔壁７８４上には、隔壁７８４の開口部で導電体７８１と接する発光層７８２が配置される。発光層７８２上には、導電体７８３が配置される。導電体７８１、発光層７８２および導電体７８３の重なる領域が、発光素子７１９となる。図５９（Ｃ）において、ＦＰＣ７３２は、端子７３１を介して配線７３３ａと接続される。なお、配線７３３ａは、トランジスタ７４１を構成する導電体または半導体のいずれかと同種の導電体または半導体を用いてもよい。
ここまでは、ＥＬ表示装置の例について説明した。次に、液晶表示装置の例について説明する。
図６０（Ａ）は、液晶表示装置の画素の構成例を示す回路図である。図６０（Ａ）に示す画素は、トランジスタ７５１と、容量素子７５２と、一対の電極間に液晶の充填された素子（液晶素子）７５３とを有する。
トランジスタ７５１では、ソース、ドレインの一方が信号線７５５に電気的に接続され、ゲートが走査線７５４に電気的に接続されている。
容量素子７５２では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
液晶素子７５３では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、上述した容量素子７５２の他方の電極が電気的に接続する配線に与えられる共通電位と、液晶素子７５３の他方の電極に与えられる共通電位とが異なる電位であってもよい。
なお、液晶表示装置も、上面図はＥＬ表示装置と同様として説明する。図５９（Ｂ）の一点鎖線Ｍ−Ｎに対応する液晶表示装置の断面図を図６０（Ｂ）に示す。図６０（Ｂ）において、ＦＰＣ７３２は、端子７３１を介して配線７３３ａと接続される。なお、配線７３３ａは、トランジスタ７５１を構成する導電体または半導体のいずれかと同種の導電体または半導体を用いてもよい。
トランジスタ７５１は、トランジスタ７４１についての記載を参照する。また、容量素子７５２は、容量素子７４２についての記載を参照する。なお、図６０（Ｂ）には、図５９（Ｃ）の容量素子７４２に対応した容量素子７５２の構造を示したが、これに限定されない。
なお、トランジスタ７５１の半導体に酸化物半導体を用いた場合、極めてオフ電流の小さいトランジスタとすることができる。したがって、容量素子７５２に保持された電荷がリークしにくく、長期間に渡って液晶素子７５３に印加される電圧を維持することができる。そのため、動きの少ない動画や静止画の表示の際に、トランジスタ７５１をオフ状態とすることで、トランジスタ７５１の動作のための電力が不要となり、消費電力の小さい液晶表示装置とすることができる。また、容量素子７５２の占有面積を小さくできるため、開口率の高い液晶表示装置、または高精細化した液晶表示装置を提供することができる。
トランジスタ７５１および容量素子７５２上には、絶縁体７２１および絶縁体７２８が配置される。ここで、絶縁体７２１および絶縁体７２８は、トランジスタ７５１に達する開口部を有する。絶縁体７２１上には、導電体７９１が配置される。導電体７９１は、絶縁体７２１および絶縁体７２８の開口部を介してトランジスタ７５１と電気的に接続する。また、導電体７９１は、絶縁体７２１および絶縁体７２８の開口部を介して容量素子７５２の一方の電極と電気的に接続する。
導電体７９１上には、配向膜として機能する絶縁体７９２が配置される。絶縁体７９２上には、液晶層７９３が配置される。液晶層７９３上には、配向膜として機能する絶縁体７９４が配置される。絶縁体７９４上には、スペーサ７９５が配置される。スペーサ７９５および絶縁体７９４上には、導電体７９６が配置される。導電体７９６上には、基板７９７が配置される。
上述した構造を有することで、占有面積の小さい容量素子を有する表示装置を提供することができる、または、表示品位の高い表示装置を提供することができる。または、高精細の表示装置を提供することができる。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することができる。表示素子、表示装置、発光素子、または発光装置は、例えば、ＥＬ素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＩＭＯＤ（インターフェロメトリック・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していてもよい。
ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ　Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ　Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インクまたは電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部または全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体などを設けて、ＬＥＤを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体は、スパッタリング法で成膜することも可能である。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
（実施の形態１２）
＜単一電源回路＞
本実施の形態では、上述の実施の形態で説明した酸化物半導体を用いたトランジスタ（ＯＳトランジスタ）を有する複数の回路を有する半導体装置の一例について、図６１乃至６７を用いて説明する。
図６１（Ａ）は、半導体装置９００のブロック図である。半導体装置９００は、電源回路９０１、回路９０２、電圧生成回路９０３、回路９０４、電圧生成回路９０５および回路９０６を有する。
電源回路９０１は、基準となる電圧ＶＯＲＧを生成する回路である。電圧ＶＯＲＧは、単一の電圧ではなく、複数の電圧でもよい。電圧ＶＯＲＧは、半導体装置９００の外部から与えられる電圧Ｖ０を基に生成することができる。半導体装置９００は、外部から与えられる単一の電源電圧を基に電圧ＶＯＲＧを生成できる。そのため半導体装置９００は、外部から電源電圧を複数与えることなく動作することができる。
回路９０２、９０４および９０６は、異なる電源電圧で動作する回路である。例えば回路９０２の電源電圧は、電圧ＶＯＲＧと電圧ＶＳＳ（ＶＯＲＧ＞ＶＳＳ）とを基に印加される電圧である。また、例えば回路９０４の電源電圧は、電圧ＶＰＯＧと電圧ＶＳＳ（ＶＰＯＧ＞ＶＯＲＧ）とを基に印加される電圧である。また、例えば回路９０６の電源電圧は、電圧ＶＯＲＧと電圧ＶＳＳと電圧ＶＮＥＧ（ＶＯＲＧ＞ＶＳＳ＞ＶＮＥＧ）とを基に印加される電圧である。なお電圧ＶＳＳは、グラウンド電位（ＧＮＤ）と等電位とすれば、電源回路９０１で生成する電圧の種類を削減できる。
電圧生成回路９０３は、電圧ＶＰＯＧを生成する回路である。電圧生成回路９０３は、電源回路９０１から与えられる電圧ＶＯＲＧを基に電圧ＶＰＯＧを生成できる。そのため、回路９０４を有する半導体装置９００は、外部から与えられる単一の電源電圧を基に動作することができる。
電圧生成回路９０５は、電圧ＶＮＥＧを生成する回路である。電圧生成回路９０５は、電源回路９０１から与えられる電圧ＶＯＲＧを基に電圧ＶＮＥＧを生成できる。そのため、回路９０６を有する半導体装置９００は、外部から与えられる単一の電源電圧を基に動作することができる。
図６１（Ｂ）は電圧ＶＰＯＧで動作する回路９０４の一例、図６１（Ｃ）は回路９０４を動作させるための信号の波形の一例である。
図６１（Ｂ）では、トランジスタ９１１を示している。トランジスタ９１１のゲートに与える信号は、例えば、電圧ＶＰＯＧと電圧ＶＳＳを基に生成される。当該信号は、トランジスタ９１１を導通状態とする動作時に電圧ＶＰＯＧ、非導通状態とする動作時に電圧ＶＳＳとする。電圧ＶＰＯＧは、図６１（Ｃ）に図示するように、電圧ＶＯＲＧより大きい。そのため、トランジスタ９１１は、ソース（Ｓ）とドレイン（Ｄ）との間をより確実に導通状態とする動作を、より確実に行うことができる。その結果、回路９０４は、誤動作が低減された回路とすることができる。
図６１（Ｄ）は電圧ＶＮＥＧで動作する回路９０６の一例、図６１（Ｅ）は回路９０６を動作させるための信号の波形の一例である。
図６１（Ｄ）では、バックゲートを有するトランシスタ９１２を示している。トランジスタ９１２のゲートに与える信号は、例えば、電圧ＶＯＲＧと電圧ＶＳＳを基にして生成される。当該信号は、トランジスタ９１１を導通状態とする動作時に電圧ＶＯＲＧ、非導通状態とする動作時に電圧ＶＳＳを基に生成される。また、トランジスタ９１２のバックゲートに与える信号は、電圧ＶＮＥＧを基に生成される。電圧ＶＮＥＧは、図６１（Ｅ）に図示するように、電圧ＶＳＳ（ＧＮＤ）より小さい。そのため、トランジスタ９１２の閾値電圧は、プラスシフトするように制御することができる。そのため、トランジスタ９１２をより確実に非導通状態とすることができ、ソース（Ｓ）とドレイン（Ｄ）との間を流れる電流を小さくできる。その結果、回路９０６は、誤動作が低減され、且つ低消費電力化が図られた回路とすることができる。
なお電圧ＶＮＥＧは、トランジスタ９１２のバックゲートに直接与える構成としてもよい。あるいは、電圧ＶＯＲＧと電圧ＶＮＥＧを基に、トランジスタ９１２のゲートに与える信号を生成し、当該信号をトランジスタ９１２のバックゲートに与える構成としてもよい。
また図６２（Ａ）、（Ｂ）には、図６１（Ｄ）、（Ｅ）の変形例を示す。
図６２（Ａ）に示す回路図では、電圧生成回路９０５と、回路９０６と、の間に制御回路９２１によって導通状態が制御できるトランジスタ９２２を示す。トランジスタ９２２は、ｎチャネル型のＯＳトランジスタとする。制御回路９２１が出力する制御信号ＳＢＧは、トランジスタ９２２の導通状態を制御する信号である。また回路９０６が有するトランジスタ９１２Ａ、９１２Ｂは、トランジスタ９２２と同じＯＳトランジスタである。
図６２（Ｂ）のタイミングチャートには、制御信号ＳＢＧの電位の変化を示し、トランジスタ９１２Ａ、９１２Ｂのバックゲートの電位の状態をノードＮＢＧの電位の変化で示す。制御信号ＳＢＧがハイレベルのときにトランジスタ９２２が導通状態となり、ノードＮＢＧが電圧ＶＮＥＧとなる。その後、制御信号ＳＢＧがローレベルのときにノードＮＢＧが電気的にフローティングとなる。トランジスタ９２２は、ＯＳトランジスタであるため、オフ電流が小さい。そのため、ノードＮＢＧが電気的にフローティングであっても、一旦与えた電圧ＶＮＥＧを保持することができる。
また図６３（Ａ）には、上述した電圧生成回路９０３に適用可能な回路構成の一例を示す。図６３（Ａ）に示す電圧生成回路９０３は、ダイオードＤ１乃至Ｄ５、キャパシタＣ１乃至Ｃ５、およびインバータＩＮＶを有する５段のチャージポンプである。クロック信号ＣＬＫは、キャパシタＣ１乃至Ｃ５に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電圧ＶＯＲＧと電圧ＶＳＳとを基に印加される電圧とすると、クロック信号ＣＬＫを与えることによって、電圧ＶＯＲＧの５倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。なお、ダイオードＤ１乃至Ｄ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電圧ＶＰＯＧを得ることができる。
また図６３（Ｂ）には、上述した電圧生成回路９０５に適用可能な回路構成の一例を示す。図６３（Ｂ）に示す電圧生成回路９０５は、ダイオードＤ１乃至Ｄ５、キャパシタＣ１乃至Ｃ５、およびインバータＩＮＶを有する４段のチャージポンプである。クロック信号ＣＬＫは、キャパシタＣ１乃至Ｃ５に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電圧ＶＯＲＧと電圧ＶＳＳとを基に印加される電圧とすると、クロック信号ＣＬＫを与えることによって、グラウンド、すなわち電圧ＶＳＳから電圧ＶＯＲＧの４倍の負電圧に降圧された電圧ＶＮＥＧを得ることができる。なお、ダイオードＤ１乃至Ｄ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電圧ＶＮＥＧを得ることができる。
なお上述した電圧生成回路９０３の回路構成は、図６３（Ａ）で示す回路図の構成に限らない。電圧生成回路９０３の変形例を図６４（Ａ）乃至（Ｃ）、図６５（Ａ）、（Ｂ）に示す。
図６４（Ａ）に示す電圧生成回路９０３Ａは、トランジスタＭ１乃至Ｍ１０、キャパシタＣ１１乃至Ｃ１４、およびインバータＩＮＶ１を有する。クロック信号ＣＬＫは、トランジスタＭ１乃至Ｍ１０のゲートに直接、あるいはインバータＩＮＶ１を介して与えられる。クロック信号ＣＬＫを与えることによって、電圧ＶＯＲＧの４倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。なお、段数を変更することで、所望の電圧ＶＰＯＧを得ることができる。図６４（Ａ）に示す電圧生成回路９０３Ａは、トランジスタＭ１乃至Ｍ１０をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１１乃至Ｃ１４に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
また図６４（Ｂ）に示す電圧生成回路９０３Ｂは、トランジスタＭ１１乃至Ｍ１４、キャパシタＣ１５、Ｃ１６、およびインバータＩＮＶ２を有する。クロック信号ＣＬＫは、トランジスタＭ１１乃至Ｍ１４のゲートに直接、あるいはインバータＩＮＶ２を介して与えられる。クロック信号ＣＬＫを与えることによって、電圧ＶＯＲＧの２倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。図６４（Ｂ）に示す電圧生成回路９０３Ｂは、トランジスタＭ１１乃至Ｍ１４をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１５、Ｃ１６に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
また図６４（Ｃ）に示す電圧生成回路９０３Ｃは、インダクタＩ１、トランジスタＭ１５、ダイオードＤ６、およびキャパシタＣ１７を有する。トランジスタＭ１５は、制御信号ＥＮによって、導通状態が制御される。制御信号ＥＮによって、電圧ＶＯＲＧが昇圧された電圧ＶＰＯＧを得ることができる。図６４（Ｃ）に示す電圧生成回路９０３Ｃは、インダクタＩ１を用いて電圧の昇圧を行うため、変換効率の高い電圧の昇圧を行うことができる。
また図６５（Ａ）に示す電圧生成回路９０３Ｄは、図６３（Ａ）に示す電圧生成回路９０３のダイオードＤ１乃至Ｄ５をダイオード接続したトランジスタＭ１６乃至Ｍ２０に置き換えた構成に相当する。図６５（Ａ）に示す電圧生成回路９０３Ｄは、トランジスタＭ１６乃至Ｍ２０をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１乃至Ｃ５に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
また図６５（Ｂ）に示す電圧生成回路９０３Ｅは、図６５（Ａ）に示す電圧生成回路９０３ＤのトランジスタＭ１６乃至Ｍ２０を、バックゲートを有するトランジスタＭ２１乃至Ｍ２５に置き換えた構成に相当する。図６５（Ｂ）に示す電圧生成回路９０３Ｅは、バックゲートにゲートと同じ電圧を与えることができるため、トランジスタを流れる電流量を増やすことができる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
なお電圧生成回路９０３の変形例は、図６３（Ｂ）に示した電圧生成回路９０５にも適用可能である。この場合の回路図の構成を図６６（Ａ）乃至（Ｃ）、図６７（Ａ）、（Ｂ）に示す。図６６（Ａ）に示す電圧生成回路９０５Ａは、クロック信号ＣＬＫを与えることによって、電圧ＶＳＳから電圧ＶＯＲＧの３倍の負電圧に降圧された電圧ＶＮＥＧを得ることができる。また図６６（Ｂ）に示す電圧生成回路９０５Ｂは、クロック信号ＣＬＫを与えることによって、電圧ＶＳＳから電圧ＶＯＲＧの２倍の負電圧に降圧された電圧ＶＮＥＧを得ることができる。
図６６（Ａ）乃至（Ｃ）、図６７（Ａ）、（Ｂ）に示す電圧生成回路９０５Ａ乃至９０５Ｅでは、図４３（Ａ）乃至（Ｃ）、図４４（Ａ）、（Ｂ）に示す電圧生成回路９０３Ａ乃至９０３Ｅにおいて、各配線に与える電圧を変更すること、あるいは素子の配置を変更した構成に相当する。図６６（Ａ）乃至（Ｃ）、図６７（Ａ）、（Ｂ）は、電圧生成回路９０３Ａ乃至９０３Ｅと同様に、効率的に電圧ＶＯＲＧから電圧ＶＮＥＧへの降圧を図ることができる。
以上説明したように本実施の形態の構成では、半導体装置が有する回路に必要な電圧を内部で生成することができる。そのため半導体装置は、外部から与える電源電圧の種類を削減できる。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
（実施の形態１３）
本実施の形態では、本発明の一態様の半導体装置を適用した表示モジュールについて、図６８を用いて説明を行う。
＜表示モジュール＞
図６８に示す表示モジュール６０００は、上部カバー６００１と下部カバー６００２との間に、ＦＰＣ６００３に接続されたタッチパネル６００４、ＦＰＣ６００５に接続された表示パネル６００６、バックライトユニット６００７、フレーム６００９、プリント基板６０１０、バッテリー６０１１を有する。なお、バックライトユニット６００７、バッテリー６０１１、タッチパネル６００４などは、設けられない場合もある。
本発明の一態様の半導体装置は、例えば、表示パネル６００６またはプリント基板に実装された集積回路などに用いることができる。
上部カバー６００１および下部カバー６００２は、タッチパネル６００４および表示パネル６００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル６００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル６００６に重畳して用いることができる。また、表示パネル６００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。または、表示パネル６００６の各画素内に光センサを設け、光学式のタッチパネル機能を付加することも可能である。または、表示パネル６００６の各画素内にタッチセンサ用電極を設け、静電容量方式のタッチパネル機能を付加することも可能である。
バックライトユニット６００７は、光源６００８を有する。光源６００８をバックライトユニット６００７の端部に設け、光拡散板を用いる構成としてもよい。
フレーム６００９は、表示パネル６００６の保護機能の他、プリント基板６０１０から発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム６００９は、放熱板としての機能を有していてもよい。
プリント基板６０１０は、電源回路、ビデオ信号およびクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であってもよいし、別途設けたバッテリー６０１１であってもよい。なお、商用電源を用いる場合には、バッテリー６０１１を省略することができる。
また、表示モジュール６０００には、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
（実施の形態１４）
＜リードフレーム型のインターポーザを用いたパッケージ＞
図６９（Ａ）に、リードフレーム型のインターポーザを用いたパッケージの断面構造を表す斜視図を示す。図６９（Ａ）に示すパッケージは、本発明の一態様に係る半導体装置に相当するチップ５５１が、ワイヤボンディング法により、インターポーザ５５０上の端子５５２と接続されている。端子５５２は、インターポーザ５５０のチップ５５１がマウントされている面上に配置されている。そしてチップ５５１はモールド樹脂５５３によって封止されていてもよいが、各端子５５２の一部が露出した状態で封止されるようにする。
パッケージが回路基板に実装されている電子機器（携帯電話）のモジュールの構成を、図６９（Ｂ）に示す。図６９（Ｂ）に示す携帯電話のモジュールは、プリント配線基板６０１に、パッケージ６０２と、バッテリー６０４とが実装されている。また、表示素子が設けられたパネル６００に、プリント配線基板６０１がＦＰＣ６０３によって実装されている。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
（実施の形態１５）
本実施の形態では、本発明の一態様の電子機器及び照明装置について、図面を用いて説明する。
＜電子機器＞
本発明の一態様の半導体装置を用いて、電子機器や照明装置を作製できる。また、本発明の一態様の半導体装置を用いて、信頼性の高い電子機器や照明装置を作製できる。また本発明の一態様の半導体装置を用いて、タッチセンサの検出感度が向上した電子機器や照明装置を作製できる。
電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
また、本発明の一態様の電子機器または照明装置は可撓性を有する場合、家屋やビルの内壁もしくは外壁、または、自動車の内装もしくは外装の曲面に沿って組み込むことも可能である。
また、本発明の一態様の電子機器は、二次電池を有していてもよく、非接触電力伝送を用いて、二次電池を充電することができると好ましい。
二次電池としては、例えば、ゲル状電解質を用いるリチウムポリマー電池（リチウムイオンポリマー電池）等のリチウムイオン二次電池、ニッケル水素電池、ニカド電池、有機ラジカル電池、鉛蓄電池、空気二次電池、ニッケル亜鉛電池、銀亜鉛電池などが挙げられる。
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器が二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
図７０（Ａ）は携帯型ゲーム機であり、筐体７１０１、筐体７１０２、表示部７１０３、表示部７１０４、マイク７１０５、スピーカー７１０６、操作キー７１０７、スタイラス７１０８等を有する。本発明の一態様に係る半導体装置は、筐体７１０１に内蔵されている集積回路、ＣＰＵなどに用いることができる。表示部７１０３または表示部７１０４に本発明の一態様に係る発光装置を用いることで、ユーザーの使用感に優れ、品質の低下が起こりにくい携帯型ゲーム機を提供することができる。なお、図７０（Ａ）に示した携帯型ゲーム機は、２つの表示部７１０３と表示部７１０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図７０（Ｂ）は、スマートウオッチであり、筐体７３０２、表示部７３０４、７３０５および７３０６、操作ボタン７３１１および７３１２、接続端子７３１３、バンド７３２１、留め金７３２２、等を有する。本発明の一態様に係る半導体装置は筐体７３０２に内蔵されているメモリ、ＣＰＵなどに用いることができる。
図７０（Ｃ）は、携帯情報端末であり、筐体７５０１に組み込まれた表示部７５０２の他、操作ボタン７５０３、外部接続ポート７５０４、スピーカー７５０５、マイク７５０６などを備えている。本発明の一態様に係る半導体装置は、筐体７５０１に内蔵されているモバイル用メモリ、ＣＰＵなどに用いることができる。なお、表示部７５０２は、非常に高精細とすることができるため、中小型でありながらフルハイビジョン、４ｋ、または８ｋなど、様々な表示を行うことができ、非常に鮮明な画像を得ることができる。
図７０（Ｄ）はビデオカメラであり、第１筐体７７０１、第２筐体７７０２、表示部７７０３、操作キー７７０４、レンズ７７０５、接続部７７０６等を有する。操作キー７７０４およびレンズ７７０５は第１筐体７７０１に設けられており、表示部７７０３は第２筐体７７０２に設けられている。そして、第１筐体７７０１と第２筐体７７０２とは、接続部７７０６により接続されており、第１筐体７７０１と第２筐体７７０２の間の角度は、接続部７７０６により変更が可能である。表示部７７０３における映像を、接続部７７０６における第１筐体７７０１と第２筐体７７０２との間の角度にしたがって切り替える構成としてもよい。レンズ７７０５の焦点となる位置には本発明の一態様の撮像装置を備えることができる。本発明の一態様に係る半導体装置は、第１筐体７７０１に内蔵されている集積回路、ＣＰＵなどに用いることができる。
図７０（Ｅ）は、デジタルサイネージであり、電柱７９２１に設置された表示部７９２２を備えている。本発明の一態様に係る表示装置は、表示部７９２２の制御回路に用いることができる。
図７１（Ａ）はノート型パーソナルコンピュータであり、筐体８１２１、表示部８１２２、キーボード８１２３、ポインティングデバイス８１２４等を有する。本発明の一態様に係る半導体装置は、筐体８１２１内に内蔵されているＣＰＵや、メモリに適用することができる。なお、表示部８１２２は、非常に高精細とすることができるため、中小型でありながら８ｋの表示を行うことができ、非常に鮮明な画像を得ることができる。
図７１（Ｂ）に自動車９７００の外観を示す。図７１（Ｃ）に自動車９７００の運転席を示す。自動車９７００は、車体９７０１、車輪９７０２、ダッシュボード９７０３、ライト９７０４等を有する。本発明の一態様の半導体装置は、自動車９７００の表示部、および制御用の集積回路に用いることができる。例えば、図７１（Ｃ）に示す表示部９７１０乃至表示部９７１５に本発明の一態様の半導体装置を設けることができる。
表示部９７１０と表示部９７１１は、自動車のフロントガラスに設けられた表示装置、または入出力装置である。本発明の一態様の表示装置、または入出力装置は、表示装置、または入出力装置が有する電極を、透光性を有する導電性材料で作製することによって、反対側が透けて見える、いわゆるシースルー状態の表示装置、または入出力装置とすることができる。シースルー状態の表示装置、または入出力装置であれば、自動車９７００の運転時にも視界の妨げになることがない。よって、本発明の一態様の表示装置、または入出力装置を自動車９７００のフロントガラスに設置することができる。なお、表示装置、または入出力装置に、表示装置、または入出力装置を駆動するためのトランジスタなどを設ける場合には、有機半導体材料を用いた有機トランジスタや、酸化物半導体を用いたトランジスタなど、透光性を有するトランジスタを用いるとよい。
表示部９７１２はピラー部分に設けられた表示装置である。例えば、車体に設けられた撮像手段からの映像を表示部９７１２に映し出すことによって、ピラーで遮られた視界を補完することができる。表示部９７１３はダッシュボード部分に設けられた表示装置である。例えば、車体に設けられた撮像手段からの映像を表示部９７１３に映し出すことによって、ダッシュボードで遮られた視界を補完することができる。すなわち、自動車の外側に設けられた撮像手段からの映像を映し出すことによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。
また、図７１（Ｄ）は、運転席と助手席にベンチシートを採用した自動車の室内を示している。表示部９７２１は、ドア部に設けられた表示装置、または入出力装置である。例えば、車体に設けられた撮像手段からの映像を表示部９７２１に映し出すことによって、ドアで遮られた視界を補完することができる。また、表示部９７２２は、ハンドルに設けられた表示装置である。表示部９７２３は、ベンチシートの座面の中央部に設けられた表示装置である。なお、表示装置を座面や背もたれ部分などに設置して、当該表示装置を、当該表示装置の発熱を熱源としたシートヒーターとして利用することもできる。
表示部９７１４、表示部９７１５、または表示部９７２２はナビゲーション情報、スピードメーターやタコメーター、走行距離、給油量、ギア状態、エアコンの設定など、その他様々な情報を提供することができる。また、表示部に表示される表示項目やレイアウトなどは、使用者の好みに合わせて適宜変更することができる。なお、上記情報は、表示部９７１０乃至表示部９７１３、表示部９７２１、表示部９７２３にも表示することができる。また、表示部９７１０乃至表示部９７１５、表示部９７２１乃至表示部９７２３は照明装置として用いることも可能である。また、表示部９７１０乃至表示部９７１５、表示部９７２１乃至表示部９７２３は加熱装置として用いることも可能である。
また、図７２（Ａ）に、カメラ８０００の外観を示す。カメラ８０００は、筐体８００１、表示部８００２、操作ボタン８００３、シャッターボタン８００４、結合部８００５等を有する。またカメラ８０００には、レンズ８００６を取り付けることができる。
結合部８００５は、電極を有し、後述するファインダー８１００のほか、ストロボ装置等を接続することができる。
ここではカメラ８０００として、レンズ８００６を筐体８００１から取り外して交換することが可能な構成としたが、レンズ８００６と筐体が一体となっていてもよい。
シャッターボタン８００４を押すことにより、撮像することができる。また、表示部８００２はタッチパネルとしての機能を有し、表示部８００２をタッチすることにより撮像することも可能である。
表示部８００２に、本発明の一態様の表示装置、または入出力装置を適用することができる。
図７２（Ｂ）には、カメラ８０００にファインダー８１００を取り付けた場合の例を示している。
ファインダー８１００は、筐体８１０１、表示部８１０２、ボタン８１０３等を有する。
筐体８１０１には、カメラ８０００の結合部８００５と係合する結合部を有しており、ファインダー８１００をカメラ８０００に取り付けることができる。また当該結合部には電極を有し、当該電極を介してカメラ８０００から受信した映像等を表示部８１０２に表示させることができる。
ボタン８１０３は、電源ボタンとしての機能を有する。ボタン８１０３により、表示部８１０２の表示のオン・オフを切り替えることができる。
筐体８１０１の中にある、集積回路、イメージセンサに本発明の一態様の半導体装置を適用することができる。
なお、図７２（Ａ）、（Ｂ）では、カメラ８０００とファインダー８１００とを別の電子機器とし、これらを脱着可能な構成としたが、カメラ８０００の筐体８００１に、本発明の一態様の表示装置、または入出力装置を備えるファインダーが内蔵されていてもよい。
また、図７２（Ｃ）には、ヘッドマウントディスプレイ８２００の外観を示している。
ヘッドマウントディスプレイ８２００は、装着部８２０１、レンズ８２０２、本体８２０３、表示部８２０４、ケーブル８２０５等を有している。また装着部８２０１には、バッテリー８２０６が内蔵されている。
ケーブル８２０５は、バッテリー８２０６から本体８２０３に電力を供給する。本体８２０３は無線受信機等を備え、受信した画像データ等の映像情報を表示部８２０４に表示させることができる。また、本体８２０３に設けられたカメラで使用者の眼球やまぶたの動きを捉え、その情報をもとに使用者の視点の座標を算出することにより、使用者の視点を入力手段として用いることができる。
また、装着部８２０１には、使用者に触れる位置に複数の電極が設けられていてもよい。本体８２０３は使用者の眼球の動きに伴って電極に流れる電流を検知することにより、使用者の視点を認識する機能を有していてもよい。また、当該電極に流れる電流を検知することにより、使用者の脈拍をモニタする機能を有していてもよい。また、装着部８２０１には、温度センサ、圧力センサ、加速度センサ等の各種センサを有していてもよく、使用者の生体情報を表示部８２０４に表示する機能を有していてもよい。また、使用者の頭部の動きなどを検出し、表示部８２０４に表示する映像をその動きに合わせて変化させてもよい。
本体８２０３の内部の集積回路に、本発明の一態様の半導体装置を適用することができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態および実施例と適宜組み合わせて実施することができる。
（実施の形態１６）
本実施の形態では、本発明の一態様に係る半導体装置を用いたＲＦタグの使用例について図７３を用いながら説明する。
＜ＲＦタグの使用例＞
ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図７３（Ａ）参照）、乗り物類（自転車等、図７３（Ｂ）参照）、包装用容器類（包装紙やボトル等、図７３（Ｃ）参照）、記録媒体（ＤＶＤやビデオテープ等、図７３（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図７３（Ｅ）、図７３（Ｆ）参照）等に設けて使用することができる。
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の一態様に係わる半導体装置を用いたＲＦタグを、本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
本実施例では、図１に示す電極を作製するために実施の形態１の方法にて開口部を形成し、ＳＥＭ（走査電子顕微鏡：Ｓｃａｎｎｉｎｇ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｙ）を用いて開口部の断面観察を行った。
試料の作製は、まず単結晶シリコンウエハ上に、熱酸化法を用いて第１の酸化シリコン膜を１００ｎｍの膜厚で成膜した。次に、第１の酸化シリコン膜上に、スパッタリング法を用いて第１のタングステン膜を５０ｎｍの膜厚で成膜した。
次に、第１のタングステン膜上に、ＡＬＤ法を用いて第１の酸化アルミニウム膜を２０ｎｍの膜厚で成膜した。次に、第１の酸化アルミニウム膜上に、ＣＶＤ法を用いて、第２の酸化シリコン膜を３０ｎｍの膜厚で成膜した。
次に、第２の酸化シリコン膜上に、スパッタリング法を用いて第１のＩｎ−Ｇａ−Ｚｎ酸化物を２０ｎｍの膜厚で成膜し、第１のＩｎ−Ｇａ−Ｚｎ酸化物上にスパッタリング法を用いて第２のＩｎ−Ｇａ−Ｚｎ酸化物を１５ｎｍの膜厚で成膜した。次に第２のＩｎ−Ｇａ−Ｚｎ酸化物上にスパッタリング法を用いて第２のタングステン膜を２０ｎｍの膜厚で成膜した。
次に、第２のタングステン膜上に、スパッタリング法を用いて第２の酸化アルミニウム膜を４０ｎｍの膜厚で成膜した。次に、第２の酸化アルミニウム膜上に、ＣＶＤ法を用いて第３の酸化シリコン膜を２５０ｎｍの膜厚で成膜した。
次に、第３の酸化シリコン膜上に、スパッタリング法を用いて第３のタングステン膜を９０ｎｍの膜厚で成膜した。次に第３のタングステン膜上に、ＣＶＤ法を用いて窒化シリコン膜を１３０ｎｍの膜厚で成膜した。
次に、該窒化シリコン膜上に、塗布法を用いて有機物膜を２０ｎｍの膜厚で塗布した。該有機物膜上に、リソグラフィー法を用いてレジストマスクを形成した。ここまでの工程を行い、試料１を作製した。
次に、ドライエッチング装置を用いて、プラズマ処理を行った。ドライエッチング装置は、平行平板型の電極それぞれに周波数の異なる高周波電源を接続する構成のドライエッチング装置を用いた。プラズマ処理は、Ｃ４Ｆ８ガス（流量５０ｓｃｃｍ）およびアルゴンガス（流量１６ｓｃｃｍ）の混合ガスを使用し、３．３Ｐａの圧力にて、上部電極へ５００Ｗの高周波電力を印加し、下部電極へ１００Ｗの高周波電力を印加し、処理時間３０ｓｅｃで行った。
これにより、生成物をレジストマスクの側面に形成すると同時にレジストマスクをエッチングマスクとして有機物膜をエッチングしながら該有機物膜の側面に生成物を形成した。尚、有機物膜は完全にエッチングされなかった。ここまでの工程を行い、試料２を作製した。
次に、レジストマスクおよび生成物をエッチングマスクとして、有機物膜、窒化シリコン膜および第３のタングステン膜を第３の酸化シリコン膜の表面に達するまでエッチングした。ドライエッチング装置は、上述のプラズマ処理に使用した装置を用いた。有機物膜のエッチングは、ＣＦ４ガス（流量８０ｓｃｃｍ）を使用し、３Ｐａの圧力にて、上部電極へ５００Ｗの高周波電力を印加し、下部電極へ１００Ｗの高周波電力を印加し、処理時間１３ｓｅｃで行った。窒化シリコン膜のエッチングは、ＣＨＦ３ガス（流量６７ｓｃｃｍ）および酸素ガス（流量１３ｓｃｃｍ）の混合ガスを使用し、５．３Ｐａの圧力にて、上部電極へ５５０Ｗの高周波電力を印加し、下部電極へ３５０Ｗの高周波電力を印加し、処理時間４０ｓｅｃで行った。第３のタングステン膜のエッチングは、ＣＦ４ガス（流量２２ｓｃｃｍ）、塩素ガス（流量１１ｓｃｃｍ）および酸素ガス（流量２２ｓｃｃｍ）の混合ガスを使用し、０．６Ｐａの圧力にて、上部電極へ１０００Ｗの高周波電力を印加し、下部電極へ２００Ｗの高周波電力を印加し、処理時間で３７ｓｅｃ行った。このエッチングを行うことで、レジストマスク、生成物および有機物膜はエッチングされ、窒化シリコン膜および第３のタングステン膜からなるハードマスクを形成した。ここまでの工程を行い、試料４を作製した。また比較として、プラズマ処理を行わないでハードマスクを形成する試料３を作製した。
次に、窒化シリコン膜および第３のタングステン膜からなるハードマスクをエッチングマスクとして、第３の酸化シリコン膜および第２の酸化アルミニウム膜を第２のタングステン膜の上面に達するまでエッチングを行った。ドライエッチング装置は、上述のエッチングに使用した装置を用いた。第３の酸化シリコン膜のエッチングは、Ｃ４Ｆ６ガス（流量２２ｓｃｃｍ）、アルゴンガス（８００ｓｃｃｍ）および酸素ガス（３０ｓｃｃｍ）の混合ガスを使用し、３．３Ｐａの圧力にて、上部電極へ１８００Ｗの高周波電力を印加し、下部電極へ２０００Ｗの高周波電力を印加し、処理時間３５ｓｅｃで行った。第２の酸化アルミニウム膜のエッチングは、Ｃ４Ｆ８ガス（流量８ｓｃｃｍ）、アルゴンガス（４７５ｓｃｃｍ）および水素ガス（１６ｓｃｃｍ）の混合ガスを使用し、２．６Ｐａの圧力にて、上部電極へ１０００Ｗの高周波電力を印加し、下部電極へ１２００Ｗの高周波電力を印加し、処理時間２７ｓｅｃで行った。その後連続的に酸素プラズマ処理を行った。酸素プラズマ処理は、酸素ガス（流量２００ｓｃｃｍ）を使用し、１．３Ｐａの圧力にて、上部電極へ５００Ｗの高周波電力を印加し、下部電極へ１００Ｗの高周波電力を印加し、処理時間１０ｓｅｃで行った。以上の工程を行い、試料６を作製した。また、比較として、プラズマ処理を行わないで、ハードマスクを形成し、該ハードマスクをエッチングマスクとして第３のシリコン膜のエッチングおよび第２の酸化アルミニウム膜のエッチングを行った試料５を作製した。
試料１、試料２、試料３、試料４、試料５および試料６の設計サイズ５０ｎｍおよび１００ｎｍの開口部の断面観察および開口部の測長をＳＥＭを用いて行った。
図７４にレジストマスク形成後である試料１の断面ＳＥＭ写真を示す。図７４（Ａ）は５０ｎｍの設計であり、レジストマスクのトップ部の開口径は、７２．４ｎｍ、ボトム部の開口径は６２．５ｎｍであった。図７４（Ｂ）は１００ｎｍの設計であり、レジストマスクのトップ部の開口径は、１３７．０ｎｍ、ボトム部の開口径は１１７．０ｎｍであった。
図７５にプラズマ処理後である試料２の断面ＳＥＭ写真を示す。図７５（Ａ）は５０ｎｍの設計であり、レジストマスクのトップ部の開口径は、４６．６ｎｍ、ボトム部の開口径は３６．７ｎｍであった。図７５（Ｂ）は１００ｎｍの設計であり、レジストマスクのトップ部の開口径は、１２３．０ｎｍ、ボトム部の開口径は６５．５ｎｍであった。図７４に示すレジストマスク形成後よりも、プラズマ処理を行った後の方が、開口径が大幅に小さくなっていることから、プラズマ処理を行うことによって、生成物がレジスト側面および有機物膜の側面に形成されていることが解った。
図７６に比較のためにプラズマ処理を行わずハードマスクを形成した試料３の断面ＳＥＭ写真を示す。図７６（Ａ）は５０ｎｍの設計であり、ハードマスクの一つである第３のタングステン膜のトップ部の開口径は、６６．５ｎｍ、ボトム部の開口径は５１．６ｎｍであった。図７６（Ｂ）は１００ｎｍの設計であり、ハードマスクの一つである第３のタングステン膜のトップ部の開口系は、１１３．０ｎｍ、ボトム部の開口径は１０８．０ｎｍであった。
図７７にプラズマ処理を行ってからハードマスクを形成した試料４の断面ＳＥＭ写真を示す。図７７（Ａ）は５０ｎｍの設計であり、ハードマスクの一つである第３のタングステン膜のトップ部の開口径は、５３．６ｎｍ、ボトム部の開口径は３９．７ｎｍであった。図７７（Ｂ）は１００ｎｍの設計であり、ハードマスクの一つである第３のタングステン膜のトップ部の開口系は、１０４．０ｎｍ、ボトム部の開口径は９８．２ｎｍであった。図７６に示すプラズマ処理を行わずにハードマスクを形成した開口部の開口径よりも開口径が小さくなっていることから、プラズマ処理を行うことによって、開口径の小さなハードマスクを形成できることが解った。
図７８に比較のためにプラズマ処理を行わずに、第３の酸化シリコン膜および第２の酸化アルミニウム膜をエッチングして開口部を形成した試料５の断面ＳＥＭ写真を示す。図７８（Ａ）は５０ｎｍの設計であり、第３の酸化シリコン膜のトップ部の開口径は、６９．４ｎｍ、第２の酸化アルミニウム膜のボトム部の開口径は３４．２ｎｍであった。図７８（Ｂ）は１００ｎｍの設計であり、第３の酸化シリコン膜のトップ部の開口径は、１１９．０ｎｍ、第２の酸化アルミニウム膜のボトム部の開口径は７１．６ｎｍであった。
図７９にプラズマ処理を行ってから第３の酸化シリコン膜および第２の酸化アルミニウム膜をエッチングして開口部を形成した試料６の断面ＳＥＭ写真を示す。図７９（Ａ）は５０ｎｍの設計であり、第３の酸化シリコン膜のトップ部の開口径は、５５．１ｎｍ、第２の酸化アルミニウム膜のボトム部の開口径は２７．６ｎｍであった。図７９（Ｂ）は１００ｎｍの設計であり、第３の酸化シリコン膜のトップ部の開口径は、１０３．０ｎｍ、第２の酸化アルミニウム膜のボトム部の開口径は６５．０ｎｍであった。
以上の結果より、レジストマスク形成後に本発明の一態様であるプラズマ処理を行うことにより、開口径をトップ部は、約１４．４ｎｍから約１６．０ｎｍ縮小することができ、ボトム部は、約６．６ｎｍ縮小することができた。
１０５　　絶縁層
１１０　　導電層
１１５　　絶縁層
１２０　　マスク層
１２５　　マスク層
１３０　　有機物膜
１３５　　レジスト
１３７　　生成物
１４０　　レジストマスク
１４０Ｓ　　寸法
１４５　　有機物膜
１４５Ｓ　　寸法
１５０　　マスク層
１５５　　マスク層
１５５ｓ　　寸法
１６０　　絶縁層
１６０Ｓ　　寸法
１６５　　導電層
１７０　　導電層
１７２　　導電層
２００　　撮像装置
２０１　　スイッチ
２０２　　スイッチ
２０３　　スイッチ
２１０　　画素部
２１１　　画素
２１２　　副画素
２１２Ｂ　　副画素
２１２Ｇ　　副画素
２１２Ｒ　　副画素
２２０　　光電変換素子
２３０　　画素回路
２３１　　配線
２４７　　配線
２４８　　配線
２４９　　配線
２５０　　配線
２５３　　配線
２５４　　フィルタ
２５４Ｂ　　フィルタ
２５４Ｇ　　フィルタ
２５４Ｒ　　フィルタ
２５５　　レンズ
２５６　　光
２５７　　配線
２６０　　周辺回路
２７０　　周辺回路
２８０　　周辺回路
２９０　　周辺回路
２９１　　光源
３００　　シリコン基板
３０１　　絶縁体
３０２　　絶縁体
３０３　　絶縁体
３０５　　層
３０６ａ　　絶縁体
３０６ｂ　　半導体
３１０ａ　　導電体
３１０ｂ　　導電体
３１０ｃ　　導電体
３２０　　層
３３０　　トランジスタ
３３１　　層
３４０　　層
３５１　　トランジスタ
３５２　　トランジスタ
３５３　　トランジスタ
３５４　　トランジスタ
３６０　　フォトダイオード
３６１　　アノード
３６２　　カソード
３６３　　低抵抗領域
３６５　　フォトダイオード
３６６　　半導体層
３６７　　半導体層
３６８　　半導体層
３７０　　プラグ
３７１　　配線
３７２　　配線
３７３　　配線
３７４　　配線
３８０　　絶縁体
３８１　　絶縁体
４００　　基板
４０１　　絶縁体
４０２　　絶縁体
４０４　　導電体
４０６ａ　　絶縁体
４０６ｂ　　半導体
４０６ｃ　　絶縁体
４０７　　領域
４０７ａ１　　領域
４０７ａ２　　領域
４０８　　絶縁体
４０９　　絶縁体
４１０　　絶縁体
４１１　　導電体
４１２　　絶縁体
４１３　　絶縁体
４１４　　導電体
４１５　　導電体
４１６ａ１　　導電体
４１６ａ２　　導電体
４１７　　導電体
４１８　　絶縁体
４１９　　絶縁体
４２０　　レジストマスク
４２１　　有機物膜
４２２　　有機物膜
４２３　　レジストマスク
４２４　　生成物
４２６　　導電体
４２７　　絶縁体
４２８　　絶縁体
４２９　　導電体
４３０　　導電体
４３１　　導電体
４３２　　導電体
４３３　　導電体
４３４　　導電体
４３５　　導電体
４３７　　導電体
４３８　　導電体
４４０　　導電体
４４２　　導電体
４４４　　導電体
４４６　　絶縁体
４５０　　半導体基板
４５４　　導電体
４６０　　領域
４６２　　絶縁体
４６４　　絶縁体
４６５　　絶縁体
４６６　　絶縁体
４６７　　絶縁体
４６８　　絶縁体
４６９　　絶縁体
４７０　　絶縁体
４７２　　絶縁体
４７４ａ　　領域
４７４ｂ　　領域
４７５　　絶縁体
４７６ａ　　導電体
４７６ｂ　　導電体
４７６ｃ　　導電体
４７７ａ　　導電体
４７７ｂ　　導電体
４７７ｃ　　導電体
４７８ａ　　導電体
４７８ｂ　　導電体
４７８ｃ　　導電体
４７９ａ　　導電体
４７９ｂ　　導電体
４７９ｃ　　導電体
４８０ａ　　導電体
４８０ｂ　　導電体
４８０ｃ　　導電体
４８３ａ　　導電体
４８３ｂ　　導電体
４８３ｃ　　導電体
４８３ｄ　　導電体
４８３ｅ　　導電体
４８３ｆ　　導電体
４８４ａ　　導電体
４８４ｂ　　導電体
４８４ｃ　　導電体
４８４ｄ　　導電体
４８５ａ　　導電体
４８５ｂ　　導電体
４８５ｃ　　導電体
４８５ｄ　　導電体
４８７ａ　　導電体
４８７ｂ　　導電体
４８７ｃ　　導電体
４８８ａ　　導電体
４８８ｂ　　導電体
４８８ｃ　　導電体
４８９ａ　　導電体
４８９ｂ　　導電体
４９０ａ　　導電体
４９０ｂ　　導電体
４９１ａ　　導電体
４９１ｂ　　導電体
４９１ｃ　　導電体
４９２ａ　　導電体
４９２ｂ　　導電体
４９２ｃ　　導電体
４９４　　導電体
４９６　　導電体
４９８　　絶縁体
５５０　　インターポーザ
５５１　　チップ
５５２　　端子
５５３　　モールド樹脂
６００　　パネル
６０１　　プリント配線基板
６０２　　パッケージ
６０３　　ＦＰＣ
６０４　　バッテリー
７００　　基板
７０４ａ　　導電体
７０４ｂ　　導電体
７０６ａ　　絶縁体
７０６ｂ　　半導体
７０６ｃ　　絶縁体
７０６ｄ　　絶縁体
７０６ｅ　　半導体
７０６ｆ　　絶縁体
７１０　　絶縁体
７１２ａ　　絶縁体
７１４ａ　　導電体
７１４ｂ　　導電体
７１６ａ１　　導電体
７１６ａ２　　導電体
７１６ａ３　　導電体
７１６ａ４　　導電体
７１８ｂ　　絶縁体
７１９　　発光素子
７２０　　絶縁体
７２１　　絶縁体
７２８　　絶縁体
７３１　　端子
７３２　　ＦＰＣ
７３３ａ　　配線
７３４　　シール材
７３５　　駆動回路
７３６　　駆動回路
７３７　　画素
７４１　　トランジスタ
７４２　　容量素子
７４３　　スイッチ素子
７４４　　信号線
７５０　　基板
７５１　　トランジスタ
７５２　　容量素子
７５３　　液晶素子
７５４　　走査線
７５５　　信号線
７８１　　導電体
７８２　　発光層
７８３　　導電体
７８４　　隔壁
７９１　　導電体
７９２　　絶縁体
７９３　　液晶層
７９４　　絶縁体
７９５　　スペーサ
７９６　　導電体
７９７　　基板
８００　　ＲＦタグ
８０１　　通信器
８０２　　アンテナ
８０３　　無線信号
８０４　　アンテナ
８０５　　整流回路
８０６　　定電圧回路
８０７　　復調回路
８０８　　変調回路
８０９　　論理回路
８１０　　記憶回路
８１１　　ＲＯＭ
９００　　半導体装置
９０１　　電源回路
９０２　　回路
９０３　　電圧生成回路
９０３Ａ　　電圧生成回路
９０３Ｂ　　電圧生成回路
９０３Ｃ　　電圧生成回路
９０３Ｄ　　電圧生成回路
９０３Ｅ　　電圧生成回路
９０４　　回路
９０５　　電圧生成回路
９０５Ａ　　電圧生成回路
９０５Ｅ　　電圧生成回路
９０６　　回路
９１１　　トランジスタ
９１２　　トランジスタ
９１２Ａ　　トランジスタ
９１２Ｂ　　トランジスタ
９２１　　制御回路
９２２　　トランジスタ
１１８９　　ＲＯＭインターフェース
１１９０　　基板
１１９１　　ＡＬＵ
１１９２　　ＡＬＵコントローラ
１１９３　　インストラクションデコーダ
１１９４　　インタラプトコントローラ
１１９５　　タイミングコントローラ
１１９６　　レジスタ
１１９７　　レジスタコントローラ
１１９８　　バスインターフェース
１１９９　　ＲＯＭ
１２００　　記憶素子
１２０１　　回路
１２０２　　回路
１２０３　　スイッチ
１２０４　　スイッチ
１２０６　　論理素子
１２０７　　容量素子
１２０８　　容量素子
１２０９　　トランジスタ
１２１０　　トランジスタ
１２１３　　トランジスタ
１２１４　　トランジスタ
１２２０　　回路
２１００　　トランジスタ
２２００　　トランジスタ
２２０１　　絶縁体
２２０２　　配線
２２０３　　プラグ
２２０４　　絶縁体
２２０５　　配線
２２０７　　絶縁体
２２０８　　絶縁体
２２１１　　半導体基板
２２１２　　絶縁体
２２１３　　ゲート電極
２２１４　　ゲート絶縁体
２２１５　　ソース領域およびドレイン領域
３００１　　配線
３００２　　配線
３００３　　配線
３００４　　配線
３００５　　配線
３２００　　トランジスタ
３３００　　トランジスタ
３４００　　容量素子
４０００　　ＲＦタグ
６０００　　表示モジュール
６００１　　上部カバー
６００２　　下部カバー
６００３　　ＦＰＣ
６００４　　タッチパネル
６００５　　ＦＰＣ
６００６　　表示パネル
６００７　　バックライトユニット
６００８　　光源
６００９　　フレーム
６０１０　　プリント基板
６０１１　　バッテリー
７１０１　　筐体
７１０２　　筐体
７１０３　　表示部
７１０４　　表示部
７１０５　　マイク
７１０６　　スピーカー
７１０７　　操作キー
７１０８　　スタイラス
７３０２　　筐体
７３０４　　表示部
７３０５　　表示部
７３１１　　操作ボタン
７３１３　　接続端子
７３２１　　バンド
７３２２　　留め金
７５０１　　筐体
７５０２　　表示部
７５０３　　操作ボタン
７５０４　　外部接続ポート
７５０５　　スピーカー
７５０６　　マイク
７７０１　　筐体
７７０２　　筐体
７７０３　　表示部
７７０４　　操作キー
７７０５　　レンズ
７７０６　　接続部
７９２１　　電柱
７９２２　　表示部
８０００　　カメラ
８００１　　筐体
８００２　　表示部
８００３　　操作ボタン
８００４　　シャッターボタン
８００５　　結合部
８００６　　レンズ
８１００　　ファインダー
８１０１　　筐体
８１０２　　表示部
８１０３　　ボタン
８１２１　　筐体
８１２２　　表示部
８１２３　　キーボード
８１２４　　ポインティングデバイス
８２００　　ヘッドマウントディスプレイ
８２０１　　装着部
８２０２　　レンズ
８２０３　　本体
８２０４　　表示部
８２０５　　ケーブル
８２０６　　バッテリー
９７００　　自動車
９７０１　　車体
９７０２　　車輪
９７０３　　ダッシュボード
９７０４　　ライト
９７１０　　表示部
９７１１　　表示部
９７１２　　表示部
９７１３　　表示部
９７１４　　表示部
９７１５　　表示部
９７２１　　表示部
９７２２　　表示部
９７２３　　表示部

Claims (13)

  1. 第１の導電層の上方に絶縁層を形成し、
    前記絶縁層の上方にマスク層を形成し、
    前記マスク層上にリソグラフィー法によりレジストマスクを形成し、
    前記レジストマスクの側面に生成物を形成し、
    前記レジストマスクおよび前記生成物をエッチングマスクとして用いて、前記マスク層をエッチングすることで前記マスク層に開口部を形成し、
    前記マスク層をエッチングマスクとして用いて、前記絶縁層を前記第１の導電層の上面に達するまでエッチングすることで前記絶縁層に開口部を形成し、
    前記開口部に第２の導電層を形成することを特徴とする電極の作製方法。
  2. 前記生成物は、炭素およびフッ素を含むガスを用いたプラズマ処理によって形成されることを特徴とする請求項１に記載の電極の作製方法。
  3. 前記第１の導電層は、タングステンを含む導電体であることを特徴とする請求項１または請求項２に記載の電極の作製方法。
  4. 前記絶縁層は、
    第１の絶縁体を成膜し、
    前記第１の絶縁体上に第１の金属酸化物を成膜し、
    前記第１の金属酸化物上に第２の絶縁体を成膜し、
    前記第２の絶縁体上に第２の金属酸化物を成膜し、
    前記第２の金属酸化物上に第３の絶縁体を成膜し、前記第３の絶縁体上に第４の絶縁体を成膜し、
    前記第４の絶縁体上に第３の金属酸化物を成膜し、前記第３の金属酸化物上に第５の絶縁体を成膜して形成されることを特徴とする請求項１または請求項２に記載の電極の作製方法。
  5. 前記第１の金属酸化物は、ハフニウムを含む金属酸化物であることを特徴とする請求項４に記載の電極の作製方法。
  6. 前記第２の金属酸化物および前記第３の金属酸化物は、アルミニウムを含む金属酸化物であることを特徴とする請求項４に記載の電極の作製方法。
  7. 前記絶縁層は、
    第１の絶縁体を成膜し、
    前記第１の絶縁体上に第２の絶縁体を成膜し、
    前記第２の絶縁体上に第１の金属酸化物を成膜し、
    前記第１の金属酸化物上に第３の絶縁体を成膜して形成されることを特徴とする請求項１乃至請求項３のいずれか一に記載の電極の作製方法。
  8. 前記第１の金属酸化物は、アルミニウムを含む金属酸化物であることを特徴とする請求項７に記載の電極の作製方法。
  9. 前記絶縁層は、
    第１の絶縁体を成膜し、
    前記第１の絶縁体上に第１の金属酸化物を成膜し、
    前記第１の金属酸化物上に第２の絶縁体を成膜して形成されることを特徴とする請求項１乃至請求項３のいずれか一に記載の電極の作製方法。
  10. 前記第１の金属酸化物は、アルミニウムを含む金属酸化物であることを特徴とする請求項９に記載の電極の作製方法。
  11. 半導体装置の作製方法であって、
    前記半導体装置は、配線層およびトランジスタを有し、
    前記トランジスタは、ソース電極、ドレイン電極およびゲート電極を有し、
    前記配線層は、前記ソース電極、ドレイン電極またはゲート電極とプラグ電極を介して電気的に接続され、
    前記プラグ電極は、請求項１に記載の電極の作製方法を用いて作製されていることを特徴とする半導体装置の作製方法。
  12. モジュールの作製方法であって、
    前記モジュールは、請求項１に記載の電極の作製方法を用いて作製された電極、およびプリント基板を有することを特徴とするモジュールの作製方法。
  13. 電子機器の作製方法であって、
    前記電子機器は、請求項１に記載の電極の作製方法を用いて作製された電極、およびスピーカーまたは操作キーを有することを特徴とする電子機器の作製方法。
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* Cited by examiner, † Cited by third party
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JP2000164571A (ja) * 1998-11-27 2000-06-16 Sony Corp コンタクトホール形成方法およびプラズマエッチング方法
JP2013200566A (ja) * 2009-12-18 2013-10-03 Semiconductor Energy Lab Co Ltd 表示装置の駆動方法

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