WO2017026247A1 - コンデンサおよびその製造方法 - Google Patents

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capacitor
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建夫 荒川
徳之 井上
洋昌 佐伯
直樹 岩地
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株式会社村田製作所
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Definitions

  • the present invention relates to a capacitor and a manufacturing method thereof.
  • Patent Document 1 has a dielectric oxide film layer on the surface of an anode substrate made of a valve metal, and a solid electrolyte layer and a conductor layer are formed on the dielectric oxide film layer.
  • a multilayer solid electrolytic capacitor in which the single plate capacitor elements are laminated is disclosed.
  • the dielectric oxide film is formed, for example, by oxidizing a metal (for example, aluminum) on the surface of the substrate, that is, by anodizing as described in Non-Patent Document 1 or 2. Is done.
  • the present inventors used a conductive porous substrate as the conductive substrate, and increased the wall thickness of the porous portion (that is, the thickness between the pores). An attempt was made to reduce the surface area of the substrate.
  • the present inventors have noticed that when the dielectric layer is formed by anodization, the capacitance is not sufficiently improved if the wall thickness of the porous portion is made too small.
  • the present inventors have found that if the wall thickness of the porous portion is too small, all of the metal in the wall portion becomes a metal oxide (ie, the metal of the base material is eroded) and disappears. Then, it was thought that the cause was that the capacitance forming portion could not be formed at that portion.
  • An object of the present invention is to provide a capacitor capable of obtaining a higher capacitance using a conductive porous substrate and a method for manufacturing the same.
  • the present inventors have determined that the thickness of the substrate between the pores of the porous portion is 1.2 times or less the thickness of the dielectric layer, or the thickness of the substrate between the pores of 50 nm.
  • a capacitor having a higher capacitance can be obtained by using a conductive porous substrate in which the following portion is present at 5% or more of the entire substrate of the porous portion and making the dielectric layer other than the anodized film. Found that can be obtained.
  • a conductive porous substrate having a porous portion; A dielectric layer located on the porous portion; A capacitor having an upper electrode located on the dielectric layer, In the porous portion of the conductive porous substrate, the portion where the substrate thickness between the pores is 1.2 times or less with respect to the thickness of the dielectric layer is 5% or more of the entire porous portion, A capacitor is provided in which the dielectric layer is formed of a compound composed of atoms of a different origin from the conductive porous substrate.
  • a conductive porous substrate having a porous portion; A dielectric layer located on the porous portion; A capacitor having an upper electrode located on the dielectric layer, In the porous portion of the conductive porous substrate, the portion where the substrate thickness between the pores is 50 nm or less exists 5% or more of the entire porous portion, A capacitor is provided in which the dielectric layer is formed of a compound composed of atoms of a different origin from the conductive porous substrate.
  • a conductive porous substrate having a porous portion is prepared, Forming a dielectric layer on the porous portion of the conductive porous substrate without oxidizing the substrate, A method of manufacturing a capacitor, comprising forming an upper electrode on the obtained dielectric layer, In the porous portion, a conductive porous substrate is used in which a portion where the substrate thickness between pores is 1.2 times or less of the thickness of the dielectric layer to be formed is 5% or more of the entire porous portion. A method characterized by this is provided.
  • a conductive porous substrate having a porous portion is prepared, Forming a dielectric layer on the porous portion of the conductive porous substrate without oxidizing the substrate, A method of manufacturing a capacitor, comprising forming an upper electrode on the obtained dielectric layer, There is provided a production method using a conductive porous substrate in which a portion having a substrate thickness between pores of 50 nm or less is present at 5% or more of the entire porous portion.
  • a capacitor having a higher electrostatic capacity can be provided by using a conductive porous substrate that is present at 5% or more of the entire porous portion and using a dielectric layer other than the anodized film.
  • FIG. 1A is a schematic sectional view of a capacitor 1 in one embodiment of the present invention
  • FIG. 1B is a schematic plan view of a conductive metal substrate of the capacitor 1.
  • FIG. 2A is an enlarged view of a high porosity portion of the capacitor of FIG. 1, and
  • FIG. 2B is a diagram schematically showing a layer structure in the high porosity portion.
  • FIG. 1A shows a schematic cross-sectional view of the capacitor 1 of the present embodiment
  • FIG. 1B shows a schematic plan view of the conductive porous substrate 2.
  • An enlarged view of the high porosity portion 12 of the conductive porous substrate 2 is shown in FIG. 2 (a), and the layer structure of the high porosity portion 12, the dielectric layer 4 and the upper electrode 6 is shown in FIG. 2 (b). This is shown schematically.
  • the capacitor 1 of the present embodiment has a substantially rectangular parallelepiped shape.
  • the conductive porous substrate 2 having a porous portion, the dielectric layer 4 formed on the conductive porous substrate 2, and the upper electrode 6 formed on the dielectric layer 4 are provided.
  • the conductive porous substrate 2 has a high porosity portion (porous portion) 12 having a relatively high porosity on one main surface (first main surface) side and a low porosity portion 14 having a relatively low porosity.
  • Have The high porosity part 12 is located in the center part of the 1st main surface of the electroconductive porous base material 2, and the low porosity part 14 is located in the circumference
  • the low porosity portion 14 surrounds the high porosity portion 12.
  • the high porosity portion 12 has a porous structure, that is, corresponds to the porous portion of the present invention.
  • the conductive porous substrate 2 has a support portion 10 on the other main surface (second main surface) side. That is, the high porosity portion 12 and the low porosity portion 14 constitute the first main surface of the conductive porous substrate 2, and the support portion 10 constitutes the second main surface of the conductive porous substrate 2.
  • the first main surface is the upper surface of the conductive porous substrate 2
  • the second main surface is the lower surface of the conductive porous substrate 2.
  • An insulating portion 16 exists between the dielectric layer 4 and the upper electrode 6 at the end portion of the capacitor 1.
  • the capacitor 1 includes a first external electrode 18 on the upper electrode 6 and a second external electrode 20 on the main surface of the conductive porous substrate 2 on the support portion 10 side.
  • the first external electrode 18 and the upper electrode 6 are electrically connected
  • the second external electrode 20 and the support portion 10 are electrically connected.
  • the upper electrode 6 and the high porosity portion 12 of the conductive porous substrate 2 face each other through the dielectric layer 4, and when the upper electrode 6 and the conductive porous substrate 2 are energized, the dielectric layer 4 is charged. Can be accumulated.
  • the conductive porous substrate 2 has a porous structure, and the material and configuration thereof are not limited as long as the surface is conductive.
  • the conductive porous substrate include a porous metal substrate, a substrate in which a conductive layer is formed on the surface of a porous silica material, a porous carbon material, or a porous ceramic sintered body.
  • the conductive porous substrate is a porous metal substrate.
  • Use of a semiconductor such as Si as a base material is not preferable because it has high electrical resistance and increases the equivalent series resistance (ESR) of the capacitor.
  • the metal constituting the porous metal substrate examples include aluminum, tantalum, nickel, copper, titanium, niobium and iron metals, and alloys such as stainless steel and duralumin.
  • the porous metal substrate is an aluminum porous substrate.
  • the conductive porous substrate 2 has a high porosity portion 12 and a low porosity portion 14 on one main surface (first main surface) side, and a support portion 10 on the other main surface (second main surface) side. Have.
  • porosity refers to the proportion of voids in the conductive porous substrate.
  • the porosity can be measured as follows.
  • the voids in the porous portion can be finally filled with a dielectric layer and an upper electrode in the process of manufacturing a capacitor.
  • the “porosity” does not take into account the material filled in this way.
  • the filled portion is also calculated as a void.
  • the conductive porous substrate is processed into a thin sample having a thickness of 60 nm or less by FIB (Focused Ion Beam) microsampling method.
  • a predetermined region (3 ⁇ m ⁇ 3 ⁇ m) of the thin sample is measured by STEM (Scanning Transmission Electron Microscope) -EDS (Energy Dispersive X-ray spectrometry) mapping analysis.
  • STEM Sccanning Transmission Electron Microscope
  • EDS Electronic X-ray spectrometry
  • the porosity can be calculated from the following equation. This measurement is performed at three arbitrary locations, and the average value of the measured values is taken as the porosity.
  • Porosity (%) ((measurement area ⁇ area where the material constituting the substrate is present) / measurement area) ⁇ 100
  • the “high porosity portion” means a portion having a higher porosity than the support portion and the low porosity portion of the conductive porous substrate, and corresponds to the porous portion of the present invention.
  • the high porosity portion 12 has a porous structure.
  • the high porosity portion 12 having a porous structure increases the specific surface area of the conductive porous substrate and increases the capacitance of the capacitor.
  • the porosity of the high porosity part is preferably 20% or more, more preferably 30% or more, and even more preferably 35% or more, from the viewpoint of increasing the specific surface area and increasing the capacitance of the capacitor. obtain. Moreover, from a viewpoint of ensuring mechanical strength, 90% or less is preferable and 80% or less is more preferable.
  • the presence ratio of the base material is 20% or more, more preferably 25% or more, and further preferably 30% or more.
  • the high porosity portion is not particularly limited, but preferably has a surface expansion ratio of 30 times to 10,000 times, more preferably 50 times to 5,000 times, for example, 200 times to 600 times.
  • the area expansion ratio means a surface area per unit projected area.
  • the surface area per unit projected area can be determined from the amount of nitrogen adsorbed at the liquid nitrogen temperature using a BET specific surface area measuring device.
  • the area expansion ratio can also be obtained by the following method.
  • An STEM (scanning transmission electron microscope) image of the cross section of the sample (cross section obtained by cutting in the thickness direction) is taken over the entire thickness (height) T direction with a width X (if multiple shots cannot be taken at once, a plurality of Images may be concatenated).
  • the total path length L (total length of the pore surface) of the pore surface of the obtained cross section of width X height T is measured.
  • the total path length of the pore surface in the regular quadrangular prism region with the cross section having the width X height T as one side surface and the porous substrate surface as one bottom surface is LX.
  • the portion where the substrate thickness between the pores ie, the wall thickness of the porous portion
  • the thickness of the dielectric layer is the porous portion. 5% or more of the whole substrate, preferably 15% or more, more preferably 25% or more.
  • a larger capacitance is ensured by setting the portion where the substrate thickness between the pores is 1.2 times or less of the thickness of the dielectric layer to 5% or more of the entire substrate of the porous portion.
  • the portion where the substrate thickness between the pores (that is, the wall thickness of the porous portion) is 1.2 times or less with respect to the thickness of the dielectric layer is preferably 80% or less, more preferably 70% or less. It can be.
  • the portion that is 1.2 times or less of the thickness of the dielectric layer By setting the portion that is 1.2 times or less of the thickness of the dielectric layer to 80% or less, the mechanical strength of the porous portion is increased, short-circuit failure due to capacitor destruction can be reduced, and electrode resistance is reduced. Therefore, it becomes easy to maintain good ESR characteristics.
  • the portion where the substrate thickness between the pores is 50 nm or less, for example, 30 nm or less, or 10 nm or less, 5% or more, preferably 15% or more, more preferably 25% or more of the whole substrate of the porous portion.
  • the portion where the thickness of the substrate between the pores (that is, the thickness of the wall of the porous portion) is 50 nm or less, for example, 30 nm or less or 10 nm or less can be preferably 80% or less, more preferably 70% or less.
  • the thickness of the substrate between the pores refers to the portion of the substrate between the pores (the pores and pores in the image obtained by observing the cross section of the porous portion of the substrate obtained by FIB processing with TEM. This means the thickness of the wall.
  • the ratio of the portion where the substrate thickness between the pores is equal to or less than the predetermined thickness is the presence of the substrate by observing an image obtained by TEM of the cross section of the porous portion of the substrate obtained by FIB processing.
  • the area of the portion (in pixel units, hereinafter also referred to as “initial pixel value”) is calculated, and then image processing is performed, so that the thickness of the substrate is equal to or less than a predetermined value (for example, relative to the thickness of the dielectric layer)
  • the “low porosity portion” means a portion having a lower porosity than the high porosity portion.
  • the porosity of the low porosity portion is lower than the porosity of the high porosity portion and is equal to or greater than the porosity of the support portion.
  • the porosity of the low porosity portion is preferably 30% or less, more preferably 20% or less. Further, the low porosity portion may have a porosity of 0%. That is, the low porosity portion may have a porous structure, but does not need to have a porous structure. The lower the porosity of the low porosity portion, the better the mechanical strength of the capacitor.
  • the low porosity portion is not an essential component in the present invention and may not exist.
  • the low porosity portion 14 may not exist and the support portion 10 may be exposed upward.
  • the conductive porous substrate has one main surface composed of a high porosity portion and a low porosity portion existing around the main surface, but the present invention is not limited to this. That is, the location of the high porosity portion and the low porosity portion, the number of installed portions, the size, the shape, the ratio of the two, etc. are not particularly limited.
  • one main surface of the conductive porous substrate may consist of only a high porosity portion.
  • the capacitance of the capacitor can be controlled by adjusting the ratio of the high porosity portion and the low porosity portion.
  • the thickness of the high porosity portion 12 is not particularly limited and can be appropriately selected according to the purpose.
  • the thickness is 2 ⁇ m or more, preferably 10 ⁇ m or more, preferably 1000 ⁇ m or less, more preferably 300 ⁇ m or less, and still more preferably. May be 50 ⁇ m or less.
  • the thickness of the high porosity portion (that is, the thickness of the porous portion) means the thickness of the high porosity portion when it is assumed that all the pores are filled.
  • the porosity of the support portion of the conductive porous substrate is preferably smaller in order to exhibit the function as a support, specifically 15% or less, and there may be substantially no void. More preferred.
  • the thickness of the support part 10 is not particularly limited, but is preferably 1 ⁇ m or more, for example, 3 ⁇ m or more, 5 ⁇ m or more, or 10 ⁇ m or more in order to increase the mechanical strength of the capacitor. Further, from the viewpoint of reducing the height of the capacitor, the thickness is preferably 500 ⁇ m or less, and may be, for example, 100 ⁇ m or less or 20 ⁇ m or less.
  • the thickness of the conductive porous substrate 2 is not particularly limited and can be appropriately selected according to the purpose.
  • the thickness is 3 ⁇ m or more, preferably 15 ⁇ m or more, for example, 1000 ⁇ m or less, preferably 100 ⁇ m or less, more preferably It may be 70 ⁇ m or less, more preferably 50 ⁇ m or less.
  • the method for producing the conductive porous substrate 2 is not particularly limited.
  • the conductive porous substrate 2 is treated with an appropriate metal material by a method of forming a porous structure, a method of crushing (filling) the porous structure, a method of removing a porous structure portion, or a combination of these. Can be manufactured.
  • the metal material for producing the conductive porous substrate is a porous metal material (for example, etched foil), a metal material having no porous structure (for example, metal foil), or a material combining these materials. obtain.
  • the method of combining is not specifically limited, For example, the method of bonding by welding or a conductive adhesive material etc. is mentioned.
  • the method for crushing (filling) the porous structure is not particularly limited.
  • a method of crushing the hole by melting a metal by laser irradiation or the like, or a method of crushing the hole by compressing by mold processing or press processing can be given. It is done.
  • the laser is not particularly limited, and examples thereof include CO 2 laser, YAG laser, excimer laser, fiber laser, and all solid-state pulse laser such as femtosecond laser, picosecond laser, and nanosecond laser. All-solid pulse lasers such as femtosecond lasers, picosecond lasers, and nanosecond lasers are preferred because the shape and porosity can be controlled more precisely.
  • the method for removing the porous structure portion is not particularly limited, and examples thereof include dicer processing and ablation processing.
  • the conductive porous substrate 2 is prepared by preparing a porous metal material and crushing (filling) holes at locations corresponding to the support portion 10 and the low porosity portion 14 of the porous metal substrate. Can be manufactured.
  • the support part 10 and the low porosity part 14 do not need to be formed simultaneously, and may be formed separately. For example, first, a portion corresponding to the support portion 10 of the porous metal substrate is processed to form the support portion 10, and then a portion corresponding to the low porosity portion 14 is processed to reduce the low porosity portion 14. It may be formed.
  • the conductive porous substrate 2 is manufactured by processing a portion corresponding to a high porosity portion of a metal substrate (for example, metal foil) having no porous structure to form a porous structure. be able to.
  • a metal substrate for example, metal foil
  • the conductive porous substrate 2 that does not have the low porosity portion 14 crushes the holes corresponding to the support portion 10 of the porous metal material, and then corresponds to the low porosity portion 14. It can manufacture by removing.
  • the dielectric layer 4 is formed on the high porosity portion 12 and the low porosity portion 14.
  • the dielectric layer of the present invention is formed of a compound composed of atoms of different origin from the conductive porous substrate. Preferably, it is formed by a deposition method. That is, the dielectric layer of the present invention is substantially free of atoms derived from the conductive porous substrate. Therefore, the anodized film obtained by anodizing treatment that oxidizes the surface of the conductive porous substrate is excluded from the dielectric layer of the present invention.
  • the material for forming the dielectric layer 4 is not particularly limited as long as it is insulative, but preferably, AlO x (for example, Al 2 O 3 ), SiO x (for example, SiO 2 ), AlTiO x , SiTiO x , HfO x, TaO x, ZrO x , HfSiO x, ZrSiO x, TiZrO x, TiZrWO x, TiO x, SrTiO x, PbTiO x, BaTiO x, BaSrTiO x, BaCaTiO x, metal oxides such as SiAlO x; AlN x, Metal nitrides such as SiN x , AlScN x ; or metal oxynitrides such as AlO x N y , SiO x N y , HfSiO x N y , SiC x O y N z
  • the thickness of the dielectric layer is not particularly limited, but is preferably 3 nm to 100 nm, for example, and more preferably 5 nm to 50 nm. By setting the thickness of the dielectric layer to 3 nm or more, preferably 5 nm or more, it is possible to increase the insulation and to reduce the leakage current. Further, by setting the thickness of the dielectric layer to 100 nm or less, it is possible to obtain a larger capacitance.
  • the dielectric layer is preferably formed by a vapor phase method such as a vacuum evaporation method, a chemical vapor deposition (CVD) method, a sputtering method, an atomic layer deposition (ALD) method, a pulsed laser deposition method (PLD). : Pulsed Laser Deposition) or the like or a method using a supercritical fluid.
  • a vapor phase method such as a vacuum evaporation method, a chemical vapor deposition (CVD) method, a sputtering method, an atomic layer deposition (ALD) method, a pulsed laser deposition method (PLD). : Pulsed Laser Deposition) or the like or a method using a supercritical fluid.
  • ALD method is more preferable because a more uniform and dense film can be formed in the fine pores of the porous member.
  • an insulating portion 16 is provided at the end of the dielectric layer 4.
  • the insulating portion 16 exists on the entire low porosity portion 14, but is not limited thereto, and may be present only on a part of the low porosity portion 14. It may exist over the high porosity part beyond the low porosity part.
  • the insulating portion 16 is located between the dielectric layer 4 and the upper electrode 6, but is not limited thereto.
  • the insulating part 16 may be located between the conductive porous substrate 2 and the upper electrode 6, and may be located, for example, between the low porosity part 14 and the dielectric layer 4.
  • the material for forming the insulating portion 16 is not particularly limited as long as it is insulative, but a resin having heat resistance is preferable when an atomic layer deposition method is used later.
  • a resin having heat resistance is preferable when an atomic layer deposition method is used later.
  • the insulating material forming the insulating portion 16 various glass materials, ceramic materials, polyimide resins, and fluorine resins are preferable.
  • the thickness of the insulating part 16 is not particularly limited, but is preferably 0.3 ⁇ m or more from the viewpoint of more reliably preventing end face discharge, and may be, for example, 1 ⁇ m or more or 10 ⁇ m or more. Further, from the viewpoint of reducing the height of the capacitor, the thickness is preferably 100 ⁇ m or less, and may be, for example, 50 ⁇ m or less or 20 ⁇ m or less.
  • the insulating portion 16 is not an essential element and may not exist.
  • the upper electrode 6 is formed on the dielectric layer 4 and the insulating portion 16.
  • the material constituting the upper electrode 6 is not particularly limited as long as it is conductive, but Ni, Cu, Al, W, Ti, Ag, Au, Pt, Zn, Sn, Pb, Fe, Cr, Mo, Ru, Pd, Ta and alloys thereof such as CuNi, AuNi, AuSn, and metal nitrides such as TiN, TiAlN, TiON, TiAlON, and TaN, metal oxynitrides, conductive polymers (eg, PEDOT (poly (3,4) -Ethylenedioxythiophene))), polypyrrole, polyaniline) and the like, and TiN and TiON are preferred.
  • PEDOT poly (3,4) -Ethylenedioxythiophene
  • the thickness of the upper electrode is not particularly limited, but is preferably 3 nm or more, for example, and more preferably 10 nm or more. By setting the thickness of the upper electrode to 3 nm or more, the resistance of the upper electrode itself can be reduced.
  • the upper electrode may be formed by the ALD method.
  • the capacitance of the capacitor can be increased.
  • the dielectric layer can be coated and the pores of the conductive porous substrate can be substantially filled, chemical vapor deposition (CVD: Chemical Vapor Deposition) method, plating, bias sputtering, Sol-Gel method, conductive
  • the upper electrode may be formed by a method such as filling with a conductive polymer.
  • a conductive film is formed on the dielectric layer by the ALD method, and the upper electrode is formed by filling the pores with a conductive material, preferably a substance having a lower electrical resistance, by another method. May be.
  • a higher capacitance density and a lower ESR can be obtained efficiently.
  • the gap does not need to be completely filled with the upper electrode, and a part of the gap may remain. Further, the gap may be filled with resin or glass.
  • the surface of the upper electrode is additionally added to the surface of the upper electrode by a method such as sputtering, vapor deposition, or plating.
  • a lead electrode layer made of, for example, may be formed.
  • the first external electrode 18 is formed on the upper electrode 6.
  • the second external electrode 20 is formed on the main surface of the conductive porous substrate 2 on the support portion 10 side.
  • the material which comprises the said 1st external electrode 18 and the 2nd external electrode 20 is not specifically limited, For example, metals and alloys, such as Au, Pb, Pd, Ag, Sn, Ni, Cu, and a conductive polymer Is mentioned.
  • the method of forming the first external electrode is not particularly limited, and for example, CVD method, electrolytic plating, electroless plating, vapor deposition, sputtering, baking of conductive paste, etc. can be used, and electrolytic plating, electroless plating, vapor deposition, Sputtering is preferred.
  • the first external electrode 18 and the second external electrode 20 are provided on the entire upper and lower surfaces of the capacitor.
  • the present invention is not limited to this, and an arbitrary shape and size may be provided on only a part of each surface. Can be installed at.
  • the first external electrode 18 and the second external electrode 20 are not essential elements and may not exist.
  • the upper electrode 6 also functions as a first external electrode
  • the support portion 10 also functions as a second external electrode. That is, the upper electrode 6 and the support portion 10 may function as a pair of electrodes.
  • the upper electrode 6 may function as an anode and the support portion 10 may function as a cathode.
  • the upper electrode 6 may function as a cathode and the support portion 10 may function as an anode.
  • the thickness of the end portion (preferably the peripheral portion) of the capacitor may be the same as or smaller than the thickness of the central portion, and preferably the same.
  • the end portion has a large number of layers to be laminated, and a thickness change due to cutting is likely to occur, so that the thickness variation can be large. Therefore, by reducing the thickness of the end portion, it is possible to reduce the influence on the external size (especially thickness) of the capacitor.
  • the thickness of a terminal part may be larger than the thickness of a center part.
  • the capacitor has a substantially rectangular parallelepiped shape, but the present invention is not limited to this.
  • the capacitor of the present invention can have an arbitrary shape.
  • the planar shape may be a circle, an ellipse, or a rectangle with rounded corners.
  • the capacitor 1 of the present embodiment has been described above, but the capacitor of the present invention can be variously modified.
  • a layer for improving adhesion between layers or a buffer layer for preventing diffusion of components between layers may be provided between the layers.
  • the terminal portion of the capacitor is disposed in the order of the conductive porous substrate 2, the dielectric layer 4, the insulating portion 16, and the upper electrode 6, but the present invention is not limited to this.
  • the order of installation is not particularly limited as long as the insulating portion 16 is located between the upper electrode 6 and the conductive porous substrate 2.
  • the conductive porous substrate 2, the insulating portion 16, and the dielectric layer 4 are not limited.
  • the upper electrode 6 may be installed in this order.
  • the upper electrode and the external electrode exist up to the edge of the capacitor, but the present invention is not limited to this.
  • the upper electrode (preferably, the upper electrode and the first external electrode) is disposed away from the edge of the capacitor. By installing in this way, end face discharge can be prevented. That is, the upper electrode may not be formed so as to cover all of the conductive porous substrate, and the upper electrode may be formed so as to cover only the high porosity portion.
  • the capacitor of the present invention has a porous portion only on one main surface, but may have a porous portion on both main surfaces with the support portion interposed therebetween.
  • the portion where the substrate thickness between the pores is 1.2 times or less of the thickness of the dielectric layer to be formed, or the substrate thickness between the pores is 50 nm or less
  • This portion can be obtained by forming a dielectric layer by a method other than anodizing treatment using a conductive porous substrate in which 5% or more of the entire substrate of the porous portion is present.
  • the capacitor of the present invention comprises: Preparing a conductive porous substrate having a porous portion; Forming a dielectric layer on the porous portion by an atomic layer deposition method without substantially oxidizing the substrate; Forming a top electrode on the resulting dielectric layer, comprising: In the porous portion, use a conductive porous substrate in which the portion where the substrate thickness between the pores is 1.2 times or less of the thickness of the dielectric layer to be formed is 5% or more of the entire porous portion. It can manufacture by the method characterized by these.
  • the capacitor of the present invention comprises: Preparing a conductive porous substrate having a porous portion; Forming a dielectric layer on the porous portion by an atomic layer deposition method without substantially oxidizing the substrate; Forming a top electrode on the resulting dielectric layer, comprising: It can be produced by a method characterized by using a conductive porous substrate in which a portion having a substrate thickness between pores of 50 nm or less is present at 5% or more of the entire porous portion.
  • the dielectric layer is formed by a vapor phase method such as a vacuum deposition method, a chemical vapor deposition (CVD) method, a sputtering method, an atomic layer deposition (ALD) method, a pulse method. It is formed by a laser deposition method (PLD: Pulsed Laser Deposition) or a method using a supercritical fluid. More preferably, the dielectric layer is formed by atomic layer deposition.
  • a vapor phase method such as a vacuum deposition method, a chemical vapor deposition (CVD) method, a sputtering method, an atomic layer deposition (ALD) method, a pulse method. It is formed by a laser deposition method (PLD: Pulsed Laser Deposition) or a method using a supercritical fluid. More preferably, the dielectric layer is formed by atomic layer deposition.
  • Example 1 As the conductive porous substrate, an aluminum etched foil having a specific surface area of 6 m 2 / g and having a thickness of 100 ⁇ m and a porous part (porous part thickness of 60 ⁇ m) formed only on one surface was used.
  • the used aluminum etched foil was subjected to FIB processing using a focused ion beam apparatus (SM13050SE, manufactured by SII Nano Technology Co., Ltd.), and was processed into a thin piece so that the thickness was about 50 nm.
  • generated at the time of slicing was removed using Ar ion milling apparatus (made by GATAN, PIPS model 1691). An area of 3 ⁇ m ⁇ 3 ⁇ m was observed with a TEM (manufactured by JEOL Ltd., JEM-2200FS) for the cross section of the porous part of the aluminum etching foil obtained by FIB processing.
  • an Al 2 O 3 film having a thickness of 40 nm was formed as a dielectric layer on the porous portion using an atomic layer deposition method.
  • a TiN film having a thickness of 100 nm was formed as an upper electrode by using an atomic layer deposition method.
  • a Cu plating film having a thickness of 2 ⁇ m was formed on the upper electrode by a plating method, and the capacitor of Example 1 was obtained.
  • Comparative Example 1 A capacitor of Comparative Example 1 was produced in the same manner as in Example 1 except that the dielectric layer was formed by anodic oxidation.
  • Example 1 The capacitors of Example 1 and Comparative Example 1 produced above were measured for capacitance by the AC impedance method. The results are shown in Table 1. Similarly to the aluminum-etched foil, the capacitor is a portion that is 1.2 times or less (48 nm or less) of the base material existing ratio (base material existing ratio) in the porous portion and the thickness of the dielectric layer. The ratio (1.2 times or less) is measured and shown together.
  • Examples 2-18 Capacitors of Examples 2 to 18 were produced in the same manner as in Example 1 except that the base material used was changed to the base material shown in Table 2.
  • Comparative Example 2 A capacitor of Comparative Example 2 was produced in the same manner as in Example 1 except that the base material used was changed to the base material shown in Table 2.
  • the capacitor according to the present invention in which the thickness of the base material between the pores is 1.2 times or less of the thickness of the dielectric layer is 5% or more of the entire porous portion. It was confirmed that the capacitance density was higher than that of Comparative Example 2 which was 3%.
  • the capacitor of the present invention Since the capacitor of the present invention has a high capacitance, it is suitably used for various electronic devices.
  • the capacitor of the present invention is mounted on a substrate and used as an electronic component.
  • condenser of this invention is embedded in a board

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Abstract

本発明は、多孔部を有する導電性多孔基材と、多孔部上に位置する誘電体層と、誘電体層上に位置する上部電極とを有して成るコンデンサであって、導電性多孔基材の多孔部において、誘電体層の厚みに対して、細孔間の基材厚みが１．２倍以下である部分が、多孔部全体の５％以上存在し、誘電体層が、導電性多孔基材とは異なる起源の原子からなる化合物によって形成されていることを特徴とする、コンデンサを提供する。

Description

コンデンサおよびその製造方法
　本発明は、コンデンサおよびその製造方法に関する。
　近年、電子機器の高密度実装化に伴って、より高い静電容量を有するコンデンサが求められている。このようなコンデンサとして、例えば、特許文献１には、弁作用金属からなる陽極基体の表面に誘電体酸化皮膜層を有し、誘電体酸化皮膜層上に固体電解質層、さらに導電体層が形成された単板コンデンサ素子を積層した積層型固体電解コンデンサが開示されている。このようなコンデンサにおいて、誘電体酸化皮膜は、例えば非特許文献１または２に記載のように、基材の表面の金属（例えばアルミニウム）を酸化させることにより、即ち陽極酸化処理を行うことにより形成される。
国際公開第２００９／１１８７７４号
電解液陰極アルミニウム電解コンデンサ　日本畜電器工業　永田著（1983） 表面科学Vol.19,No12,pp.772-780,1998
　本発明者らは、より高い静電容量を有するコンデンサを得るために、導電性基材として、導電性多孔基材を用い、多孔部の壁の厚み（即ち、細孔間の厚み）をより小さくし、基材の表面積をより大きくすることを試みた。しかしながら、本発明者らは、誘電体層を、陽極酸化処理により形成した場合、多孔部の壁の厚みを小さくしすぎると、静電容量が十分に向上しないことに気付いた。本発明者らは、この問題を検討した結果、多孔部の壁の厚みが小さすぎると、壁の部分の金属がすべて金属酸化物となって（即ち、基材の金属が浸食されて）消失し、その部分で静電容量形成部を形成することができないことに原因があると考えた。
　本発明の目的は、導電性多孔基材を用いて、より高い静電容量を得ることができるコンデンサおよびその製造方法を提供することにある。
　本発明者らは、鋭意検討した結果、多孔部の細孔間の基材厚みが、誘電体層の厚みに対して１．２倍以下である部分、あるいは細孔間の基材厚みが５０ｎｍ以下である部分が、多孔部の基材全体の５％以上存在する導電性多孔基材を用い、かつ、誘電体層を陽極酸化被膜以外とすることにより、より高い静電容量を有するコンデンサを得ることができることを見出した。
　本発明の第１の要旨によれば、多孔部を有する導電性多孔基材と、
　多孔部上に位置する誘電体層と、
　誘電体層上に位置する上部電極と
を有して成るコンデンサであって、
　導電性多孔基材の多孔部において、誘電体層の厚みに対して、細孔間の基材厚みが１．２倍以下である部分が、多孔部全体の５％以上存在し、
　誘電体層が、導電性多孔基材とは異なる起源の原子からなる化合物によって形成されていることを特徴とする、コンデンサが提供される。
　本発明の第２の要旨によれば、多孔部を有する導電性多孔基材と、
　多孔部上に位置する誘電体層と、
　誘電体層上に位置する上部電極と
を有して成るコンデンサであって、
　導電性多孔基材の多孔部において、細孔間の基材厚みが５０ｎｍ以下である部分が、多孔部全体の５％以上存在し、
　誘電体層が、導電性多孔基材とは異なる起源の原子からなる化合物によって形成されていることを特徴とする、コンデンサが提供される。
　本発明の第３の要旨によれば、多孔部を有する導電性多孔基材を準備し、
　導電性多孔基材の多孔部上に、基材を酸化することなく誘電体層を形成し、
　得られた誘電体層上に、上部電極を形成する
ことを含む、コンデンサの製造方法であって、
　多孔部において、形成すべき誘電体層の厚みに対して、細孔間の基材厚みが１．２倍以下である部分が、多孔部全体の５％以上存在する導電性多孔基材を用いることを特徴とする方法が提供される。
　本発明の第４の要旨によれば、多孔部を有する導電性多孔基材を準備し、
　導電性多孔基材の多孔部上に、基材を酸化することなく誘電体層を形成し、
　得られた誘電体層上に、上部電極を形成する
ことを含む、コンデンサの製造方法であって、
　細孔間の基材厚みが５０ｎｍ以下である部分が、多孔部全体の５％以上存在する導電性多孔基材を用いることを特徴とする製造方法が提供される。
　本発明によれば、多孔部の細孔間の基材厚みが、誘電体層の厚みに対して１．２倍以下である部分、あるいは細孔間の基材厚みが５０ｎｍ以下である部分が、多孔部全体の５％以上存在する導電性多孔基材を用い、誘電体層を、陽極酸化被膜以外とすることにより、より高い静電容量を有するコンデンサを提供することができる。
図１（ａ）は、本発明の１つの実施形態におけるコンデンサ１の概略断面図であり、図１（ｂ）は、コンデンサ１の導電性金属基板の概略平面図である。 図２（ａ）は、図１のコンデンサの高空隙率部の拡大図であり、図２（ｂ）は、高空隙率部における層構造を模式的に示す図である。
　本発明のコンデンサについて、以下、図面を参照しながら詳細に説明する。但し、本実施形態のコンデンサおよび各構成要素の形状および配置等は、図示する例に限定されない。
　本実施形態のコンデンサ１の概略断面図を図１（ａ）に示し、導電性多孔基材２の概略平面図を図１（ｂ）に示す。また、導電性多孔基材２の高空隙率部１２の拡大図を図２（ａ）に示し、高空隙率部１２、誘電体層４および上部電極６の層構造を図２（ｂ）に模式的に示す。
　図１（ａ）、図１（ｂ）、図２（ａ）および図２（ｂ）に示されるように、本実施形態のコンデンサ１は、略直方体形状を有しており、概略的には、多孔部を有する導電性多孔基材２と、導電性多孔基材２上に形成された誘電体層４と、誘電体層４上に形成された上部電極６とを有して成る。導電性多孔基材２は、一方の主表面（第１主表面）側に相対的に空隙率が高い高空隙率部（多孔部）１２と、相対的に空隙率が低い低空隙率部１４を有する。高空隙率部１２は、導電性多孔基材２の第１主表面の中央部に位置し、その周囲には、低空隙率部１４が位置している。即ち、低空隙率部１４は、高空隙率部１２を囲んでいる。高空隙率部１２は、多孔構造を有しており、即ち、本発明の多孔部に相当する。また、導電性多孔基材２は、他方の主表面（第２主表面）側に支持部１０を有する。即ち、高空隙率部１２および低空隙率部１４は導電性多孔基材２の第１主表面を構成し、支持部１０は導電性多孔基材２の第２主表面を構成する。図１（ａ）において、第１主表面は、導電性多孔基材２の上面であり、第２主表面は、導電性多孔基材２の下面である。コンデンサ１の末端部において、誘電体層４と上部電極６の間には絶縁部１６が存在する。コンデンサ１は、上部電極６上に第１外部電極１８を、および導電性多孔基材２の支持部１０側の主表面上に第２外部電極２０を備える。本実施形態のコンデンサ１において、第１外部電極１８と上部電極６とは電気的に接続されており、第２外部電極２０と支持部１０は電気的に接続されている。上部電極６と、導電性多孔基材２の高空隙率部１２は、誘電体層４を介して向かい合っており、上部電極６と導電性多孔基材２に通電すると、誘電体層４に電荷を蓄積することができる。
　上記導電性多孔基材２は、多孔構造を有し、表面が導電性であれば、その材料および構成は限定されない。例えば、導電性多孔基材としては、多孔質金属基材、または、多孔質シリカ材料、多孔質炭素材料もしくは多孔質セラミック焼結体の表面に導電性の層を形成した基材等が挙げられる。好ましい態様において、導電性多孔基材は、多孔質金属基材である。Ｓｉなどの半導体を基材として用いると、電気抵抗が高く、コンデンサの等価直列抵抗（ＥＳＲ：Equivalent Series Resistance）が大きくなるため好ましくない。
　上記多孔質金属基材を構成する金属としては、例えば、アルミニウム、タンタル、ニッケル、銅、チタン、ニオブおよび鉄の金属、ならびにステンレス、ジュラルミン等の合金等が挙げられる。好ましくは、多孔質金属基材は、アルミニウム多孔基材である。
　上記導電性多孔基材２は、一方の主表面（第１主表面）側に高空隙率部１２および低空隙率部１４、ならびに他の主表面（第２主表面）側に支持部１０を有する。
　本明細書において、「空隙率」とは、導電性多孔基材において空隙が占める割合を言う。当該空隙率は、下記のようにして測定することができる。尚、上記多孔部の空隙は、コンデンサを作製するプロセスにおいて、最終的に誘電体層および上部電極などで充填され得るが、上記「空隙率」は、このように充填された物質は考慮せず、充填された箇所も空隙とみなして算出する。
　まず、導電性多孔基材を、ＦＩＢ（集束イオンビーム：Focused Ion Beam）マイクロサンプリング法で加工し６０ｎｍ以下の厚みの薄片試料に加工する。この薄片試料の所定の領域（３μｍ×３μｍ）を、ＳＴＥＭ（走査透過型電子顕微鏡：Scanning Transmission Electron Microscope）－ＥＤＳ（エネルギー分散型Ｘ線分析：Energy dispersive X-ray spectrometry）マッピング分析で測定する。マッピング測定視野内において、導電性多孔基材を構成する材料が存在する面積を求める。そして、下記等式から空隙率を計算することができる。この測定を任意の３箇所で行い、測定値の平均値を空隙率とする。
　　空隙率（％）＝（（測定面積－基材を構成する材料が存在する面積）／測定面積）×１００
　本明細書において、「高空隙率部」とは、導電性多孔基材の支持部および低空隙率部よりも空隙率が高い部分を意味し、本発明の多孔部に相当する。
　上記高空隙率部１２は、多孔構造を有する。多孔構造を有する高空隙率部１２は、導電性多孔基材の比表面積を大きくし、コンデンサの静電容量をより大きくする。
　高空隙率部の空隙率は、比表面積を大きくして、コンデンサの静電容量をより大きくする観点から、好ましくは２０％以上、より好ましくは３０％以上、さらにより好ましくは３５％以上であり得る。また、機械的強度を確保する観点から、９０％以下が好ましく、８０％以下がより好ましい。
　また、空隙率が大きすぎると、基材の存在割合が小さくなりすぎて大きな表面積の確保が困難になる。従って、好ましい態様において、基材の存在割合は、２０％以上、より好ましくは２５％以上、さらに好ましくは３０％以上である。ここに基材の存在割合とは、空隙率の測定と同様に、ＦＩＢ加工により得られた基材の断面を、ＳＴＥＭ－ＥＤＳマッピング分析で測定して、下記等式から計算することができる。
　基材の存在割合（％）＝（基材を構成する材料が存在する面積／測定面積）×１００
　高空隙率部は、特に限定されないが、好ましくは３０倍以上１０，０００倍以下、より好ましくは５０倍以上５，０００倍以下、例えば２００倍以上６００倍以下の拡面率を有する。ここに、拡面率とは、単位投影面積あたりの表面積を意味する。単位投影面積あたりの表面積は、ＢＥＴ比表面積測定装置を用いて、液体窒素温度における窒素の吸着量から求めることができる。
　また、拡面率は、次の方法でも求めることができる。試料の断面（厚み方向にカットして得られる断面）のＳＴＥＭ（走査透過型電子顕微鏡）画像を、幅Ｘで厚み（高さ）Ｔ方向全体にわたって撮影する（一度に撮影できない場合は、複数の画像を連結してもよい）。得られた幅Ｘ高さＴの断面の細孔表面の総経路長Ｌ（細孔表面の合計の長さ）を測定する。ここで、上記幅Ｘ高さＴの断面を一の側面とし、多孔基材表面を一の底面とする正四角柱領域における細孔表面の総経路長は、ＬＸとなる。また、この正四角柱の底面積はＸ２となる。従って、拡面率は、ＬＸ／Ｘ２＝Ｌ／Ｘとして求めることができる。
　高空隙率部（即ち、多孔部）において、細孔間の基材厚み（即ち、多孔部の壁の厚み）が誘電体層の厚みに対して１．２倍以下である部分が、多孔部の基材全体の５％以上、好ましくは１５％以上、より好ましくは２５％以上存在する。細孔間の基材厚みが誘電体層の厚みに対して１．２倍以下である部分を、多孔部の基材全体の５％以上とすることにより、より大きな静電容量を確保することができる。また、細孔間の基材厚み（即ち、多孔部の壁の厚み）が誘電体層の厚みに対して１．２倍以下である部分は、好ましくは８０％以下、より好ましくは７０％以下であり得る。誘電体層の厚みに対して１．２倍以下である部分を８０％以下とすることにより、多孔部の機械強度が高くなり、コンデンサの破壊によるショート不良を低減でき、かつ電極抵抗を低減して良好なＥＳＲ特性を維持することが容易になる。
　一の態様において、高空隙率部（即ち、多孔部）において、細孔間の基材厚み（即ち、多孔部の壁の厚み）が、５０ｎｍ以下、例えば３０ｎｍ以下または１０ｎｍ以下である部分が、多孔部の基材全体の５％以上、好ましくは１５％以上、より好ましくは２５％以上存在する。細孔間の基材厚みが５０ｎｍ以下である部分を、５％以上とすることにより、より大きな静電容量を確保することができる。また、細孔間の基材厚み（即ち、多孔部の壁の厚み）が５０ｎｍ以下、例えば３０ｎｍ以下または１０ｎｍ以下である部分は、好ましくは８０％以下、より好ましくは７０％以下であり得る。所定の厚みの部分を８０％以下とすることにより、多孔部の機械強度が高くなり、コンデンサの破壊によるショート不良を低減でき、かつ電極抵抗を低減して良好なＥＳＲ特性を維持することが容易になる。
　細孔間の基材厚みとは、ＦＩＢ加工により得られた基材の多孔部の断面を、ＴＥＭで観察して得られた画像における、細孔間の基材部分（細孔と細孔を隔てる壁）の厚みを意味する。
　細孔間の基材厚みが、所定の厚み以下である部分の割合は、ＦＩＢ加工により得られた基材の多孔部の断面を、ＴＥＭで取得した画像を観察して、基材が存在する部分の面積（ピクセル単位、以下「初期ピクセル値」ともいう）を算出し、次いで、画像処理を行うことにより基材の厚みが所定の値以下の部分（例えば、誘電体層の厚みに対して１．２倍の厚みである部分または５０ｎｍ以下の厚みの部分）を画像から消去し、残った基材部分の面積（ピクセル単位、以下「処理後ピクセル値」ともいう）を算出して、下記の式により計算することができる。
　　所定の厚み以下である部分の割合（％）
　＝１００－（（処理後ピクセル値／初期ピクセル値）×１００）
　本明細書において、「低空隙率部」とは、高空隙率部と比較して、空隙率が低い部分を意味する。好ましくは、低空隙率部の空隙率は、高空隙率部の空隙率よりも低く、支持部の空隙率以上である。
　低空隙率部の空隙率は、好ましくは３０％以下、より好ましくは２０％以下である。また、低空隙率部は、空隙率が０％であってもよい。即ち、低空隙率部は、多孔構造を有していてもよいが、有していなくてもよい。低空隙率部の空隙率が低いほど、コンデンサの機械的強度が向上する。
　尚、低空隙率部は、本発明において必須の構成要素ではなく、存在しなくてもよい。例えば、図１（ａ）において低空隙率部１４が存在せず、支持部１０が上方に露出していてもよい。
　本実施形態においては、導電性多孔基材は、一方の主表面は高空隙率部およびその周囲に存在する低空隙率部から成るが、本発明はこれに限定されない。即ち、高空隙率部および低空隙率部の存在位置、設置数、大きさ、形状、両者の比率等は、特に限定されない。例えば、導電性多孔基材の一方の主表面は、高空隙率部のみからなってもよい。また、高空隙率部と低空隙率部の比率を調整することにより、コンデンサの静電容量を制御することができる。
　上記高空隙率部１２の厚みは、特に限定されず、目的に応じて適宜選択することができ、例えば２μｍ以上、好ましくは１０μｍ以上であり、好ましくは１０００μｍ以下、より好ましくは３００μｍ以下、さらに好ましくは５０μｍ以下であってもよい。尚、高空隙率部の厚み（即ち、多孔部の厚み）とは、細孔がすべて埋まっていると仮定した場合の高空隙率部の厚みを意味する。
　導電性多孔基材の支持部の空隙率は、支持体としての機能を発揮するためにより小さいことが好ましく、具体的には１５％以下であることが好ましく、実質的に空隙が存在しないことがより好ましい。
　上記支持部１０の厚みは、特に限定されないが、コンデンサの機械的強度を高めるために、１μｍ以上であることが好ましく、例えば３μｍ以上、５μｍ以上または１０μｍ以上であり得る。また、コンデンサの低背化の観点からは、５００μｍ以下であることが好ましく、例えば１００μｍ以下または２０μｍ以下であり得る。
　上記導電性多孔基材２の厚みは、特に限定されず、目的に応じて適宜選択することができ、例えば３μｍ以上、好ましくは１５μｍ以上であり、例えば１０００μｍ以下、好ましくは１００μｍ以下、より好ましくは７０μｍ以下、さらに好ましくは５０μｍ以下であってもよい。
　導電性多孔基材２の製造方法は、特に限定されない。例えば、導電性多孔基材２は、適当な金属材料を、多孔構造を形成する方法、多孔構造を潰す（埋める）方法、または多孔構造部分を除去する方法、あるいはこれらを組み合わせた方法で処理することにより製造することができる。
　導電性多孔基材を製造するための金属材料は、多孔質金属材料（例えば、エッチド箔）、または多孔構造を有しない金属材料（例えば、金属箔）、あるいはこれらの材料を組み合わせた材料であり得る。組み合わせる方法は、特に限定されず、例えば、溶接または導電性接着材等により貼り合わせる方法が挙げられる。
　多孔構造を潰す（埋める）方法としては、特に限定されないが、例えば、レーザー照射等により金属を溶融させて孔を潰す方法、あるいは、金型加工、プレス加工により圧縮して孔を潰す方法が挙げられる。上記レーザーとしては、特に限定されないが、ＣＯ２レーザー、ＹＡＧレーザー、エキシマレーザー、ファイバーレーザーならびにフェムト秒レーザー、ピコ秒レーザーおよびナノ秒レーザー等の全固体パルスレーザーが挙げられる。より精細に形状および空隙率を制御できることから、フェムト秒レーザー、ピコ秒レーザーおよびナノ秒レーザー等の全固体パルスレーザーが好ましい。
　多孔構造部分を除去する方法としては、特に限定されないが、例えば、ダイサー加工や、アブレーション加工が挙げられる。
　一の方法において、導電性多孔基材２は、多孔質金属材料を準備し、この多孔質金属基材の支持部１０および低空隙率部１４に対応する箇所の孔を潰す（埋める）ことによって製造することができる。
　支持部１０および低空隙率部１４は、同時に形成する必要はなく、別個に形成してもよい。例えば、まず、多孔金属基材の支持部１０に対応する箇所を処理して、支持部１０を形成し、次いで、低空隙率部１４に対応する箇所を処理して、低空隙率部１４を形成してもよい。
　別の方法において、導電性多孔基材２は、多孔構造を有しない金属基材（例えば、金属箔）の高空隙率部に対応する箇所を処理して、多孔構造を形成することにより製造することができる。
　さらに別の方法において、低空隙率部１４を有しない導電性多孔基材２は、多孔質金属材料の支持部１０に対応する箇所の孔を潰し、次いで、低空隙率部１４に対応する箇所を除去することにより製造することができる。
　本実施形態のコンデンサ１において、高空隙率部１２および低空隙率部１４上には、誘電体層４が形成されている。
　本発明の誘電体層は、導電性多孔基材とは異なる起源の原子からなる化合物によって形成されている。好ましくは堆積法により形成される。即ち、本発明の誘電体層には、導電性多孔基材由来の原子が実質的に含まれていない。従って、導電性多孔基材の表面を酸化する陽極酸化処理により得られる陽極酸化皮膜は、本発明の誘電体層から除かれる。
　上記誘電体層４を形成する材料は、絶縁性であれば特に限定されないが、好ましくは、ＡｌＯｘ（例えば、Ａｌ２Ｏ３）、ＳｉＯｘ（例えば、ＳｉＯ２）、ＡｌＴｉＯｘ、ＳｉＴｉＯｘ、ＨｆＯｘ、ＴａＯｘ、ＺｒＯｘ、ＨｆＳｉＯｘ、ＺｒＳｉＯｘ、ＴｉＺｒＯｘ、ＴｉＺｒＷＯｘ、ＴｉＯｘ、ＳｒＴｉＯｘ、ＰｂＴｉＯｘ、ＢａＴｉＯｘ、ＢａＳｒＴｉＯｘ、ＢａＣａＴｉＯｘ、ＳｉＡｌＯｘ等の金属酸化物；ＡｌＮｘ、ＳｉＮｘ、ＡｌＳｃＮｘ等の金属窒化物；またはＡｌＯｘＮｙ、ＳｉＯｘＮｙ、ＨｆＳｉＯｘＮｙ、ＳｉＣｘＯｙＮｚ等の金属酸窒化物が挙げられ、ＡｌＯｘ、ＳｉＯｘ、ＳｉＯｘＮｙ、ＨｆＳｉＯｘが好ましい。なお、上記の式は、単に材料の構成を表現するものであり、組成を限定するものではない。即ち、ＯおよびＮに付されたｘ、ｙおよびｚは０より大きい任意の値であってもよく、金属元素を含む各元素の存在比率は任意である。
　誘電体層の厚みは、特に限定されないが、例えば３ｎｍ以上１００ｎｍ以下が好ましく、５ｎｍ以上５０ｎｍ以下がより好ましい。誘電体層の厚みを３ｎｍ以上、好ましくは５ｎｍ以上とすることにより、絶縁性を高めることができ、漏れ電流を小さくすることが可能になる。また、誘電体層の厚みを１００ｎｍ以下とすることにより、より大きな静電容量を得ることが可能になる。
　上記誘電体層は、好ましくは、気相法、例えば真空蒸着法、化学蒸着（ＣＶＤ：Chemical Vapor Deposition）法、スパッタ法、原子層堆積（ＡＬＤ：Atomic Layer Deposition）法、パルスレーザー堆積法（ＰＬＤ：Pulsed Laser Deposition）等または超臨界流体を用いる方法により形成される。多孔部材の細孔の細部にまでより均質で緻密な膜を形成できることから、ＡＬＤ法がより好ましい。
　本実施形態のコンデンサ１において、誘電体層４の末端部には、絶縁部１６が設けられている。絶縁部１６を設置することにより、その上に設置される上部電極６と導電性多孔基材２間での短絡（ショート）を防止することができる。
　尚、本実施形態においては、絶縁部１６は、低空隙率部１４上の全体に存在するが、これに限定されず、低空隙率部１４の一部のみに存在してもよく、また、低空隙率部を超えて、高空隙率部上にまで存在してもよい。
　また、本実施形態においては、絶縁部１６は、誘電体層４と上部電極６の間に位置しているが、これに限定されない。絶縁部１６は、導電性多孔基材２と上部電極６の間に位置していればよく、例えば低空隙率部１４と誘電体層４の間に位置していてもよい。
　絶縁部１６を形成する材料は、絶縁性であれば特に限定されないが、後に原子層堆積法を利用する場合、耐熱性を有する樹脂が好ましい。絶縁部１６を形成する絶縁性材料としては、各種ガラス材料、セラミック材料、ポリイミド系樹脂、フッ素系樹脂が好ましい。
　絶縁部１６の厚みは、特に限定されないが、端面放電をより確実に防止する観点から、０．３μｍ以上であることが好ましく、例えば１μｍ以上または１０μｍ以上であり得る。また、コンデンサの低背化の観点からは、１００μｍ以下であることが好ましく、例えば５０μｍ以下または２０μｍ以下であり得る。
　尚、本発明のコンデンサにおいて、絶縁部１６は必須の要素ではなく、存在しなくてもよい。
　本実施形態のコンデンサ１において、上記誘電体層４および絶縁部１６上には、上部電極６が形成されている。
　上記上部電極６を構成する材料は、導電性であれば特に限定されないが、Ｎｉ、Ｃｕ、Ａｌ、Ｗ、Ｔｉ、Ａｇ、Ａｕ、Ｐｔ、Ｚｎ、Ｓｎ、Ｐｂ、Ｆｅ、Ｃｒ、Ｍｏ、Ｒｕ、Ｐｄ、Ｔａおよびそれらの合金、例えばＣｕＮｉ、ＡｕＮｉ、ＡｕＳｎ、ならびにＴｉＮ、ＴｉＡｌＮ、ＴｉＯＮ、ＴｉＡｌＯＮ、ＴａＮ等の金属窒化物、金属酸窒化物、導電性高分子（例えば、ＰＥＤＯＴ（ポリ（３，４－エチレンジオキシチオフェン））、ポリピロール、ポリアニリン）などが挙げられ、ＴｉＮ、ＴｉＯＮが好ましい。
　上部電極の厚みは、特に限定されないが、例えば３ｎｍ以上が好ましく、１０ｎｍ以上がより好ましい。上部電極の厚みを３ｎｍ以上とすることにより、上部電極自体の抵抗を小さくすることができる。
　上部電極は、ＡＬＤ法により形成してもよい。ＡＬＤ法を用いることにより、コンデンサの静電容量をより大きくすることができる。別法として、誘電体層を被覆し、導電性多孔基材の細孔を実質的に埋めることのできる、化学蒸着（ＣＶＤ：Chemical Vapor Deposition）法、めっき、バイアススパッタ、Ｓｏｌ－Ｇｅｌ法、導電性高分子充填などの方法で、上部電極を形成してもよい。好ましくは、誘電体層上にＡＬＤ法で導電性膜を形成し、その上から他の手法により、導電性材料、好ましくはより電気抵抗の小さな物質で細孔を充填して上部電極を形成してもよい。このような構成とすることにより、効率的により高い静電容量密度および低いＥＳＲを得ることができる。尚、空隙は上部電極で完全に埋められている必要は無く、空隙が一部残存していてもよい。また、その空隙が樹脂またはガラスなどで充填されていてもよい。
　なお、上部電極を形成後、上部電極がコンデンサ電極としての十分な導電性を有していない場合には、スパッタ、蒸着、めっき等の方法で、上部電極の表面に追加でＡｌ、Ｃｕ、Ｎｉ等からなる引き出し電極層を形成してもよい。
　本実施形態において、上部電極６上には、第１外部電極１８が形成されている。
　本実施形態において、導電性多孔基材２の支持部１０側の主表面上には、第２外部電極２０が形成されている。
　上記第１外部電極１８および第２外部電極２０を構成する材料は、特に限定されないが、例えば、Ａｕ、Ｐｂ、Ｐｄ、Ａｇ、Ｓｎ、Ｎｉ、Ｃｕ等の金属および合金、ならびに導電性高分子などが挙げられる。第１外部電極の形成方法は、特に限定されず、例えばＣＶＤ法、電解めっき、無電解めっき、蒸着、スパッタ、導電性ペーストの焼き付け等を用いることができ、電解めっき、無電解めっき、蒸着、スパッタ等が好ましい。
　尚、上記第１外部電極１８および第２外部電極２０は、コンデンサの上面および下面の全体に設置しているが、これに限定されず、各面の一部のみに、任意の形状および大きさで設置することができる。また、上記第１外部電極１８および第２外部電極２０は、必須の要素ではなく、存在しなくてもよい。この場合、上部電極６が第１外部電極としても機能し、支持部１０が第２外部電極としても機能する。つまり、上部電極６と支持部１０とが一対の電極として機能してもよい。この場合、上部電極６がアノードとして機能し、支持部１０がカソードとして機能してもよい。あるいは、上部電極６がカソードとして機能し、支持部１０がアノードとして機能してもよい。
　本実施形態において、コンデンサの末端部（好ましくは周辺部）の厚みは、中央部の厚みと同一であるか、もしくはそれよりも小さく、好ましくは同一であり得る。末端部は、積層する層の数が多く、また、切断による厚みの変化も生じ易いので、厚みのばらつきが大きくなり得る。従って、末端部の厚みを小さくすることにより、コンデンサの外形サイズ（特に厚み）への影響を小さくすることができる。一方で、末端部の厚みが中央部の厚みよりも大きくてもよい。
　本実施形態において、コンデンサは略直方体形状であるが、本発明はこれに限定されない。本発明のコンデンサは、任意の形状とすることができ、例えば、平面形状が円状、楕円状、また角が丸い四角形等であってもよい。
　以上、本実施形態のコンデンサ１について説明したが、本発明のコンデンサは、種々の改変が可能である。
　例えば、各層の間に、層間の密着性を高める為の層、または、各層間の成分の拡散を防止するためのバッファー層等を有していてもよい。また、コンデンサの側面等に、保護層を有していてもよい。
　また、上記実施形態においては、コンデンサの末端部は、導電性多孔基材２、誘電体層４、絶縁部１６、上部電極６の順に設置されているが、本発明はこれに限定されない。例えば、その設置順は、絶縁部１６が、上部電極６と導電性多孔基材２の間に位置する限り特に限定されず、例えば、導電性多孔基材２、絶縁部１６、誘電体層４、上部電極６の順に設置してもよい。
　さらに、上記実施形態のコンデンサ１は、コンデンサの縁部にまで上部電極および外部電極が存在するが、本発明はこれに限定されない。一の態様において、上部電極（好ましくは、上部電極および第１外部電極）は、コンデンサの縁部から離隔して設置される。このように設置することにより端面放電を防止することができる。つまり、上部電極は導電性多孔基材の全てを覆うように形成されていなくてもよく、上部電極は高空隙率部のみを覆うように形成されていてもよい。
　さらに、本発明のコンデンサは、一方の主表面にのみ多孔部を有するが、支持部を挟んで両主表面に多孔部を有していてもよい。
　本発明のコンデンサは、多孔部において、形成すべき誘電体層の厚みに対して、細孔間の基材厚みが１．２倍以下である部分、または細孔間の基材厚みが５０ｎｍ以下の部分が、多孔部の基材全体の５％以上存在する導電性多孔基材を用い、陽極酸化処理以外の方法により誘電体層を形成することにより得ることができる。
　即ち、一の態様において、本発明のコンデンサは、
　多孔部を有する導電性多孔基材を準備する、
　多孔部上に、原子層堆積法により基材を実質的に酸化することなく誘電体層を形成する、
　得られた誘電体層上に、上部電極を形成する
ことを含む方法であって、
　多孔部において、形成すべき誘電体層の厚みに対して、細孔間の基材厚みが１．２倍以下である部分が多孔部全体の５％以上存在する導電性多孔基材を用いることを特徴とする方法により製造することができる。
　別の態様において、本発明のコンデンサは、
　多孔部を有する導電性多孔基材を準備する、
　多孔部上に、原子層堆積法により基材を実質的に酸化することなく誘電体層を形成する、
　得られた誘電体層上に、上部電極を形成する
ことを含む方法であって、
　細孔間の基材厚みが５０ｎｍ以下である部分が、多孔部全体の５％以上存在する導電性多孔基材を用いることを特徴とする方法により製造することができる。
　好ましくは、上記の製造方法において、誘電体層は、気相法、例えば真空蒸着法、化学蒸着（ＣＶＤ：Chemical Vapor Deposition）法、スパッタ法、原子層堆積（ＡＬＤ：Atomic Layer Deposition）法、パルスレーザー堆積法（ＰＬＤ：Pulsed Laser Deposition）等または超臨界流体を用いる方法により形成される。より好ましくは、誘電体層は、原子層堆積法により形成される。
　実施例１
　導電性多孔基材として、厚み１００μｍ、片側の面にのみ多孔部（多孔部厚み６０μｍ）が形成された、比表面積６ｍ２／ｇのアルミニウムエッチド箔を用いた。
　ここで、用いたアルミニウムエッチド箔を、集束イオンビーム装置（エスアイアイ・ナノテクノロジー株式会社製、ＳＭ１３０５０ＳＥ）を用いてＦＩＢ加工し、厚みが約５０ｎｍになるように薄片加工した。なお、薄片化する際に生成されるＦＩＢダメージ層は、Ａｒイオンミリング装置（ＧＡＴＡＮ社製、ＰＩＰＳ　ｍｏｄｅｌ１６９１）を使用して除去した。ＦＩＢ加工し、得られたアルミニウムエッチング箔の多孔部の断面をＴＥＭ（日本電子株式会社製、ＪＥＭ－２２００ＦＳ）により３μｍ×３μｍの領域を観察した。多孔部の断面の中央部分の領域の画像全体の面積を測定した結果、２２６５７２ピクセルであった。また、この画像の任意の３箇所についてアルミニウム基材の部分の面積を測定した結果、平均で９１９６４ピクセルであった。さらに、このＴＥＭ画像を処理し、基材の厚みが４８ｎｍ以下の領域を消去して、残った基材部分の面積を測定した結果、３箇所の平均は８４７６２ピクセルであった。
　次に、多孔部上に、原子層堆積法を用いて、誘電体層として厚み４０ｎｍのＡｌ２Ｏ３膜を形成した。次いで、原子層堆積法を用いて、上部電極として厚み１００ｎｍのＴｉＮ膜を形成した。さらにめっき法にて上部電極上に厚み２μｍのＣｕめっき膜を形成し、実施例１のコンデンサを得た。
　比較例１
　誘電体層を、陽極酸化法により誘電体層を形成したこと以外は、実施例１と同様にして、比較例１のコンデンサを作製した。
（試験例）
　上記で作製した実施例１および比較例１のコンデンサついて、交流インピーダンス法により静電容量を測定した。結果を表１に示す。また、コンデンサについてもアルミニウムエッチド箔と同様に、多孔部における基材の存在割合（基材の存在割合）、および誘電体層の厚みに対して１．２倍以下（４８ｎｍ以下）である部分の割合（１．２倍以下割合）を測定し、共に示す。
Figure JPOXMLDOC01-appb-T000001
　以上の結果から、誘電体層の厚みに対して、細孔間の基材厚みが１．２倍以下である部分が多孔部全体の約８％存在する導電性多孔基材を用いた場合、原子層堆積法を用いることにより、陽極酸化を用いるよりも約１４％高い静電容量が得られることが確認された。これは、原子層堆積法では基材が浸食されず、誘電体層形成前後で基材の存在割合および１．２倍以下割合が変化しないのに対して、陽極酸化法では、基材の薄い部分が浸食され（溶解し）、その部分が静電容量形成部として機能することができないためであると推測される。
　実施例２～１８
　用いる基材を表２に示す基材に代えた以外は、実施例１と同様にして、実施例２～１８のコンデンサを作製した。
　比較例２
　用いる基材を表２に示す基材に代えた以外は、実施例１と同様にして、比較例２のコンデンサを作製した。
（試験例）
　上記と同様にして、作製したコンデンサにおける基材の存在割合、静電容量、および１．２倍以下割合を測定した。結果を下記表２に示す。
Figure JPOXMLDOC01-appb-T000002
　表２に示されるように、誘電体層の厚みに対して、細孔間の基材厚みが１．２倍以下である部分が多孔部全体の５％以上存在する本発明のコンデンサは、これが３％である比較例２よりも高い静電容量密度を有していることが確認された。
　尚、基材の割合が１５％以下であるコンデンサは、基材厚みが本願発明の範囲内にある場合でも、ショート不良が生じることが別の試験において確認された。基材が少なく、導電性多孔基材の強度が弱いためと考えられる。
　本発明のコンデンサは、高い静電容量を有するので、種々の電子機器に好適に用いられる。本発明のコンデンサは、基板上に実装されて電子部品として使用される。あるいは、本発明のコンデンサは、基板やインタポーザー内に埋め込まれて電子部品として使用される。
　　１…コンデンサ
　　２…導電性多孔基材
　　４…誘電体層
　　６…上部電極
　　１０…支持部
　　１２…高空隙率部（多孔部）
　　１４…低空隙率部
　　１６…絶縁部
　　１８…第１外部電極
　　２０…第２外部電極

Claims (10)

  1. 　多孔部を有する導電性多孔基材と、
    　多孔部上に位置する誘電体層と、
    　誘電体層上に位置する上部電極と
    を有して成るコンデンサであって、
    　導電性多孔基材の多孔部において、誘電体層の厚みに対して、細孔間の基材厚みが１．２倍以下である部分が、多孔部全体の５％以上存在し、
    　誘電体層が、導電性多孔基材とは異なる起源の原子からなる化合物によって形成されていることを特徴とする、コンデンサ。
  2. 　誘電体層の厚みに対して、細孔間の基材厚みが１．２倍以下である部分が１５％以上であることを特徴とする、請求項１に記載のコンデンサ。
  3. 　多孔部を有する導電性多孔基材と、
    　多孔部上に位置する誘電体層と、
    　誘電体層上に位置する上部電極と
    を有して成るコンデンサであって、
    　導電性多孔基材の多孔部において、細孔間の基材厚みが５０ｎｍ以下である部分が、多孔部全体の５％以上存在し、
    　誘電体層が、導電性多孔基材とは異なる起源の原子からなる化合物によって形成されていることを特徴とする、コンデンサ。
  4. 　細孔間の基材厚みが５０ｎｍ以下である部分が１５％以上であることを特徴とする、請求項３に記載のコンデンサ。
  5. 　導電性多孔基材の多孔部において、基材の存在割合が、１７％以上であることを特徴とする、請求項１～４のいずれか１項に記載のコンデンサ。
  6. 　誘電体層が、気相法または超臨界流体を用いる方法により形成されていることを特徴とする、請求項１～５のいずれかに記載のコンデンサ。
  7. 　誘電体層が、原子層堆積法により形成されていることを特徴とする、請求項１～６のいずれかに記載のコンデンサ。
  8. 　多孔部を有する導電性多孔基材を準備し、
    　導電性多孔基材の多孔部上に、基材を酸化することなく誘電体層を形成し、
    　得られた誘電体層上に、上部電極を形成する
    ことを含む、コンデンサの製造方法であって、
    　多孔部において、形成すべき誘電体層の厚みに対して、細孔間の基材厚みが１．２倍以下である部分が多孔部全体の５％以上存在する導電性多孔基材を用いることを特徴とする製造方法。
  9. 　多孔部を有する導電性多孔基材を準備し、
    　導電性多孔基材の多孔部上に、基材を酸化することなく誘電体層を形成し、
    　得られた誘電体層上に、上部電極を形成する
    ことを含む、コンデンサの製造方法であって、
    　細孔間の基材厚みが５０ｎｍ以下である部分が、多孔部全体の５％以上存在する導電性多孔基材を用いることを特徴とする製造方法。
  10. 　誘電体層を、原子層堆積法により成形することを特徴とする、請求項８または９に記載の製造方法。
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