WO2017002986A1 - 산화물 반도체 박막 트랜지스터 및 그 제조 방법 - Google Patents

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WO2017002986A1
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oxide
thin film
film transistor
semiconductor thin
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최순호
문성룡
이민종
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실리콘 디스플레이 (주)
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    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors

Definitions

  • Embodiments of the present invention relate to an oxide semiconductor thin film transistor and a method of manufacturing the same.
  • a thin film transistor is used as a switching element for controlling the operation of each pixel and a driving element of each pixel in a display device such as a liquid crystal display device (LCD) or an electroluminescence display device (ELD). .
  • LCD liquid crystal display device
  • ELD electroluminescence display device
  • Oxide semiconductor thin film transistors are applied to flat panel displays such as TFT-LCD and AMOLED, various sensing sensors and driving circuits, and logic circuits based on the advantages of high field mobility, low threshold voltage near 0V, and low leakage current.
  • the oxide semiconductor thin film transistor has a problem of reliability despite the above advantages, more specifically, damage to the oxide semiconductor during etching for forming the source electrode and the drain electrode on the upper surface of the oxide semiconductor.
  • damage to the oxide semiconductor during etching for forming the source electrode and the drain electrode on the upper surface of the oxide semiconductor There is a growing need for ways to compensate to improve stability and reliability, and to increase the threshold voltage in transition properties without process changes or additional processes.
  • the present invention has been made to solve the above-described problem, and a plasma treatment is performed on an upper surface of an oxide semiconductor exposed between a source electrode and a drain electrode, thereby damaging the oxide semiconductor during patterning of the source electrode and the drain electrode. ), And the surface of the oxide semiconductor can be stabilized through plasma treatment to compensate for instability, thereby improving reliability.
  • the present invention is to adjust the plasma processing time to increase the threshold voltage in the transition characteristics without changing the process or additional process, to enable the manufacture of an active driving display device and an active driving sensor on a variety of substrates .
  • a method of manufacturing an oxide semiconductor thin film transistor includes a first step of forming a gate electrode by depositing and patterning a gate layer on a substrate; Depositing a gate insulating film on the gate electrode; Depositing and patterning the oxide semiconductor on the gate insulating film; And a fourth step of performing treatment using a plasma containing fluorine (F) on the oxide semiconductor.
  • the third step further comprises the step of forming a source electrode and a drain electrode on the patterned oxide semiconductor, wherein the fourth step of the source electrode and the drain electrode Treatment may be performed using a plasma containing fluorine (F) on the oxide semiconductor exposed between.
  • F fluorine
  • a fifth step of forming a source electrode and a drain electrode on the oxide semiconductor processed using the plasma may further include.
  • the method may further include depositing a silicon oxide protective film on the substrate before the first step.
  • the first step may form a gate electrode by depositing and patterning a gate layer on the oxide protective layer.
  • the oxide semiconductor is indium gallium zinc oxide (Amorphous-InGaZnO4), zinc oxide (ZnO), indium zinc oxide (IZO), indium tin oxide (ITO), zinc tin oxide (ZTO) And gallium zinc oxide (GZO), hafnium indium zinc oxide (HIZO), zinc indium tin oxide (ZITO), and aluminum zinc tin oxide (AZTO).
  • Amorphous-InGaZnO4 zinc oxide
  • ZnO zinc oxide
  • IZO indium zinc oxide
  • ITO indium tin oxide
  • ZTO zinc tin oxide
  • GZO gallium zinc oxide
  • ZITO zinc indium tin oxide
  • AZTO aluminum zinc tin oxide
  • the plasma treatment may further include a fifth step of forming a protective layer on the source electrode, the drain electrode and the oxide semiconductor.
  • the gate insulating film or the protective layer may include at least one of a silicon oxide film and a silicon nitride film.
  • ZnF bonding may be formed in the oxide semiconductor by a treatment using plasma containing fluorine (F).
  • NF or InZn bonding may be formed in the oxide thin film in the oxide semiconductor by a treatment using a plasma containing nitrogen (N) and fluorine (F). have.
  • the substrate is any one of a glass substrate, a plastic substrate, a silicon substrate and a substrate on which a polymer material is formed on the glass substrate, and the source electrode and the drain electrode are molybdenum (Mo), copper It may include at least one of (Cu), aluminum (AL) and indium tin oxide (ITO).
  • Mo molybdenum
  • Cu copper
  • AL aluminum
  • ITO indium tin oxide
  • An oxide semiconductor thin film transistor is a substrate; A gate electrode formed on the substrate; A gate insulating film formed on the gate electrode; An oxide semiconductor formed on the gate insulating film; And a source electrode and a drain electrode formed on the oxide semiconductor, wherein the oxide semiconductor is formed by ZnF bonding in the oxide semiconductor by treatment using a plasma containing fluorine (F), or nitrogen (N) and NF or InZn bonding is formed in the oxide semiconductor by a treatment using a plasma containing fluorine (F).
  • F plasma containing fluorine
  • N nitrogen
  • NF or InZn bonding is formed in the oxide semiconductor by a treatment using a plasma containing fluorine (F).
  • an oxide protective film formed on the substrate may further include.
  • the oxide semiconductor is indium gallium zinc oxide (Amorphous-InGaZnO4), zinc oxide (ZnO), indium zinc oxide (IZO), indium tin oxide (ITO), zinc tin oxide (ZTO) And gallium zinc oxide (GZO), hafnium indium zinc oxide (HIZO), zinc indium tin oxide (ZITO), and aluminum zinc tin oxide (AZTO).
  • Amorphous-InGaZnO4 zinc oxide
  • ZnO zinc oxide
  • IZO indium zinc oxide
  • ITO indium tin oxide
  • ZTO zinc tin oxide
  • GZO gallium zinc oxide
  • ZITO zinc indium tin oxide
  • AZTO aluminum zinc tin oxide
  • the plasma treatment may further include a protective layer formed on the source electrode, the drain electrode and the oxide semiconductor.
  • the gate insulating film or the protective layer may include at least one of a silicon oxide film and a silicon nitride film.
  • the substrate is any one of a glass substrate, a plastic substrate, a silicon substrate and a substrate on which a polymer material is formed on the glass substrate, and the source electrode and the drain electrode are molybdenum (Mo), copper It may include at least one of (Cu), aluminum (AL) and indium tin oxide (ITO).
  • Mo molybdenum
  • Cu copper
  • AL aluminum
  • ITO indium tin oxide
  • plasma treatment may be performed on the upper surface of the oxide semiconductor exposed between the source electrode and the drain electrode to compensate for the damage to the oxide semiconductor during patterning of the source electrode and the drain electrode.
  • Plasma treatment enables stabilization of the oxide semiconductor surface to compensate for instability and to improve reliability.
  • 1 to 4 are diagrams illustrating an oxide semiconductor thin film transistor and a method of manufacturing the same according to an embodiment of the present invention.
  • 5 to 12 are views for explaining the improved characteristics of the method for manufacturing an oxide semiconductor thin film transistor according to an embodiment of the present invention.
  • FIG. 1 to 4 are views for explaining a method of manufacturing an oxide semiconductor thin film transistor according to an embodiment of the present invention.
  • a gate electrode 120 is formed on a substrate 110.
  • a gate layer is deposited on the substrate 110 and then patterned to form the gate electrode 120.
  • the substrate 110 may be formed of any one of a glass substrate, a plastic substrate, a silicon substrate, and a substrate on which a polymer material is formed.
  • the gate electrode 120 may be formed on the oxide protective film.
  • the gate insulating layer 130 is deposited on the gate electrode configured as described above, as illustrated in FIG. 2.
  • the gate insulating layer 130 may include at least one of a silicon oxide film and a silicon nitride film.
  • oxide semiconductor 140 is deposited and patterned on the gate insulating layer 130 formed as described above.
  • the oxide semiconductor 140 is indium gallium zinc oxide (Amorphous-InGaZnO4), zinc oxide (ZnO), indium zinc oxide (IZO), indium tin oxide (ITO), zinc tin oxide ( ZTO), gallium zinc oxide (GZO), hafnium indium zinc oxide (HIZO), zinc indium tin oxide (ZITO) and aluminum zinc tin oxide (AZTO) can be composed of amorphous or polycrystalline.
  • the plasma is processed using a plasma including fluorine (F) on the oxide semiconductor 140.
  • an oxide semiconductor 140 exposed directly between the source electrode 150 and the drain electrode 160 may be directly plasma-processed on the oxide semiconductor or after the source electrode 150 and the drain electrode 160 are formed. Plasma treatment can be performed on the upper surface.
  • a plasma treatment is performed to protect the oxide semiconductor 140 when the source electrode 150 and the drain electrode 160 are formed later, or the source electrode 150 and the drain electrode. Damage to the oxide semiconductor 140 may be compensated for during the patterning of the 160.
  • ZnF bonding is formed in the oxide semiconductor by treatment using plasma containing fluorine (F) on the oxide semiconductor 140, or nitrogen (N) and fluorine (F) are formed.
  • NF or InZn bonding may be formed in the oxide thin film in the oxide semiconductor by a treatment using an included plasma.
  • Plasma treatment on the oxide semiconductor 140 allows stabilization of the surface of the oxide semiconductor 140 to compensate for instability and to improve reliability.
  • the source electrode 150 and the drain electrode 160 may include at least one of molybdenum (Mo), copper (Cu), aluminum (AL), and indium tin oxide (ITO).
  • Mo molybdenum
  • Cu copper
  • AL aluminum
  • ITO indium tin oxide
  • a protective layer 170 may be formed on the source electrode 150, the drain electrode 160, and the oxide semiconductor 140 that have been subjected to the plasma treatment.
  • the gate insulating layer 130 or the protective layer 170 may include at least one of a silicon oxide layer and a silicon nitride layer.
  • contact holes 180 may be formed in the passivation layer 170 to partially expose the top surfaces of the source electrode 150 and the drain electrode 160, respectively.
  • the oxide semiconductor thin film transistor may include a substrate 110, a gate electrode 120, a gate insulating layer 130, an oxide semiconductor 140, a source electrode 150, The drain electrode 160 and the protective layer 170 are included.
  • the gate electrode 120 is formed on the substrate 110, the gate insulating layer 130 is formed on the gate electrode 120, and the oxide semiconductor 140 is formed on the gate electrode 120.
  • the source electrode 150 and the drain electrode 160 may be formed on the semiconductor 140, and the passivation layer 170 may be formed on the source electrode 150, the drain electrode 160, and the oxide semiconductor 140. have.
  • the substrate 110 may be formed of any one of a glass substrate, a plastic substrate, a silicon substrate, and a substrate on which a polymer material is formed, and an oxide protective layer may be further formed on the substrate 110.
  • the source electrode 150 and the drain electrode 160 may include at least one of molybdenum (Mo), copper (Cu), aluminum (AL), and indium tin oxide (ITO).
  • Mo molybdenum
  • Cu copper
  • AL aluminum
  • ITO indium tin oxide
  • the oxide semiconductor 140 is indium gallium zinc oxide (Amorphous-InGaZnO4), zinc oxide (ZnO), indium zinc oxide (IZO), indium tin oxide (ITO), zinc tin oxide (ZTO), gallium zinc oxide (GZO), hafnium indium zinc oxide (HIZO), zinc indium tin oxide (ZITO), and aluminum zinc tin oxide (AZTO).
  • Amorphous-InGaZnO4 indium gallium zinc oxide
  • ZnO zinc oxide
  • IZO indium zinc oxide
  • ITO indium tin oxide
  • ZTO zinc tin oxide
  • GaZO gallium zinc oxide
  • ZITO zinc indium tin oxide
  • AZTO aluminum zinc tin oxide
  • ZnF bonding is formed in the oxide semiconductor 140 by treatment using plasma containing fluorine (F), or nitrogen (N) and fluorine ( NF or InZn bonding may be formed in the oxide semiconductor 140 by a process using a plasma including F).
  • the gate insulating layer 130 or the protective layer 170 may include at least one of a silicon oxide layer and a silicon nitride layer, and the source layer 150 and the drain electrode (respectively) may be formed on the protective layer 170.
  • the contact hole 180 partially exposing the top surface of the 160 may be formed.
  • 5 to 12 are views for explaining the improved characteristics of the method for manufacturing an oxide semiconductor thin film transistor according to an embodiment of the present invention.
  • FIG. 5 is a graph illustrating a transfer curve and a field mobility of an oxide semiconductor thin film transistor having a BCE structure according to the prior art.
  • FIG. 6 is a graph showing a transfer curve of an oxide semiconductor thin film transistor according to an embodiment of the present invention
  • FIG. 7 is a current curve of an oxide semiconductor thin film transistor according to an embodiment of the present invention. A graph representing.
  • 5 and 6 show current voltage characteristics of an oxide semiconductor thin film transistor having an active layer when the drain voltage is 0.1V, 1V, 5V, and 10V.
  • the sub-threshold simultaneously with the increase of the threshold voltage is compared with that of the transition curve and the field mobility of the oxide semiconductor thin film transistor having the back channel etched (BCE) structure according to the related art of FIG. 5.
  • Swing (SS) can also be seen to implement a thin film transistor of reduced performance.
  • VCS positive bias stress
  • VCS 30V
  • FIG. 10 is a graph of the surface of the oxide semiconductor 140 exposed between the source electrode 150 and the drain electrode 160 according to an embodiment of the present invention subjected to plasma treatment by TOF-SIMS. It can be seen that a large number of Florin is found on the surface of the oxide semiconductor 140.
  • 11 and 12 illustrate graphs of measuring TOF-SIMS of a surface by performing a plasma treatment on an exposed surface of an oxide semiconductor 140 between electrodes 150 and 160 according to an exemplary embodiment of the present invention. It can be seen that a large number of Nitrogen is found on the surface.

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Abstract

본 발명은 산화물 반도체 박막 트랜지스터 및 그 제조 방법에 관한 것으로, 산화물 반도체 박막 트랜지스터의 제조 방법은 기판 상에 게이트 층을 증착하고 패터닝하여 게이트 전극을 형성하는 제1 단계; 상기 게이트 전극 상에 게이트 절연막을 증착하는 제2 단계; 상기 게이트 절연막 상에 상기 산화물 반도체를 증착하고 패터닝하는 제3 단계; 및 상기 산화물 반도체 상에 불소(F)가 포함된 플라즈마를 이용해 처리를 하는 제4 단계;를 포함한다.

Description

산화물 반도체 박막 트랜지스터 및 그 제조 방법
본 발명의 실시예는 산화물 반도체 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로 액정 디스플레이 장치(LCD: liquid display device)나 전계발광 디스플레이 장치(ELD: electroluminescence display device) 등의 디스플레이 장치에는 각 화소의 동작을 제어하는 스위칭 소자 및 각 화소의 구동 소자로 박막 트랜지스터가 사용되고 있다.
이에 따라 박막 트랜지스터의 제조방법에 대한 연구가 활발하게 진행되고 있으며, 박막 트랜지스터 내부에 구비된 반도체층의 패터닝 정밀도 향상 및 비용절감을 위하여 한국공개특허 제10-2010-0060502호와 같은 기술들이 제안되었다.
최근에는 산화물 반도체를 활성층으로 사용한 박막 트랜지스터의 연구 개발이 활발하게 진행 되고 있다.
산화물 반도체 박막 트랜지스터는 높은 전계 이동도와 0V 근방의 낮은 문턱 전압, 낮은 누설 전류 등의 장점을 바탕으로 TFT-LCD, AMOLED 와 같은 평면 디스플레이, 각종 감지 센서 및 구동, logic 회로 등에 적용된다.
그러나, 산화물 반도체 박막 트랜지스터는 상기의 장점에도 불구하고 신뢰성에 대한 문제가 제기되고 있으며, 보다 구체적으로는 산화물 반도체의 상면에 소스 전극과 드레인 전극의 형성을 위한 식각 시에 산화물 반도체에 가해지는 손상을 보상하여 안정성과 신뢰성을 향상시키고, 공정의 변화 또는 추가 공정 없이도, 전이 특성에서 문턱 전압(threshold voltage)를 증가 시킬 수 있는 방법에 대한 요구가 높아지고 있다.
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로서, 소스 전극과 드레인 전극의 사이로 노출되는 산화물 반도체의 상면에 플라즈마 처리를 실시하여, 소스 전극과 드레인 전극의 패터닝 시에 산화물 반도체에 가해진 손상(damage)을 보상할 수 있도록 하고, 플라즈마 처리를 통해 산화물 반도체 표면의 안정화가 가능하여 불안정성 보완하여 신뢰성을 향상시키고자 한다.
또한, 본 발명은 플라즈마 처리 시간을 조절하여 공정의 변화 또는 추가 공정 없이도 전이 특성에서 문턱 전압(threshold voltage)를 증가시켜, 다양한 기판 상에 능동 구동 디스플레이 장치 및 능동 구동 센서의 제조가 가능하도록 하고자 한다.
전술한 문제를 해결하기 위한 본 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법은, 기판 상에 게이트 층을 증착하고 패터닝하여 게이트 전극을 형성하는 제1 단계; 상기 게이트 전극 상에 게이트 절연막을 증착하는 제2 단계; 상기 게이트 절연막 상에 상기 산화물 반도체를 증착하고 패터닝하는 제3 단계; 및 상기 산화물 반도체 상에 불소(F)가 포함된 플라즈마를 이용해 처리를 하는 제4 단계;를 포함한다.
본 발명의 다른 일실시예에 따르면, 상기 제3 단계는 상기 패터닝된 산화물 반도체 상에 소스 전극과 드레인 전극을 형성하는 단계;를 더 포함하고, 상기 제4 단계는 상기 소스 전극과 상기 드레인 전극의 사이로 노출되는 상기 산화물 반도체 상에 불소(F)가 포함된 플라즈마를 이용해 처리할 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 플라즈마를 이용해 처리한 상기 산화물 반도체 상에 소스 전극과 드레인 전극을 형성하는 제5 단계;를 더 포함할 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 제1 단계 이전에 상기 기판 상에 실리콘 산화 보호막을 증착하는 단계;를 더 포함할 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 제1 단계는 상기 산화 보호막 상에 게이트 층을 증착하고 패터닝하여 게이트 전극을 형성할 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 산화물 반도체는 인듐 갈륨 징크옥사이드(Amorphous-InGaZnO4), 징크 옥사이드(ZnO), 인듐 징크 옥사이드(IZO), 인듐 틴 옥사이드(ITO), 징크 틴 옥사이드(ZTO), 갈륨 징크 옥사이드(GZO), 하프늄 인듐 징크 옥사이드 (HIZO), 징크 인듐 틴 옥사이드 (ZITO) 및 알루미늄 징크 틴 옥사이드 (AZTO) 중 어느 하나를 포함하여 형성된 비정질 혹은 다결정질로 구성될 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 플라즈마 처리한 상기 소스 전극, 상기 드레인 전극과 상기 산화물 반도체 상에 보호층을 형성하는 제5 단계;를 더 포함할 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 게이트 절연막 또는 상기 보호층은, 실리콘 산화막 및 실리콘 질화막 중에서 적어도 어느 하나를 포함하여 구성될 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 제4 단계는 상기 불소(F)가 포함된 플라즈마를 이용한 처리에 의하여 상기 산화물 반도체 내에 ZnF 본딩이 형성될 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 제4 단계는 상기 질소(N) 및 불소(F)가 포함된 플라즈마를 이용한 처리에 의하여 상기 산화물 반도체 내에 NF 혹은 InZn 본딩이 상기 산화물 박막 내에 형성될 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 기판은 유리 기판, 플라스틱 기판, 실리콘 기판 및 유리 기판 상에 폴리머 물질이 형성된 기판 중에서 어느 하나이고, 상기 소스 전극 및 상기 드레인 전극은 몰리브덴(Mo), 구리 (Cu), 알루미늄 (AL) 및 인듐 틴 옥사이드(ITO) 중에서 적어도 어느 하나를 포함할 수 있다.
본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터는 기판; 상기 기판 상에 형성되는 게이트 전극; 상기 게이트 전극 상에 형성되는 게이트 절연막; 상기 게이트 절연막 상에 형성되는 산화물 반도체; 및 상기 산화물 반도체 상에 형성되는 소스 전극과 드레인 전극;를 포함하고, 상기 산화물 반도체는 불소(F)가 포함된 플라즈마를 이용한 처리에 의하여 상기 산화물 반도체 내에 ZnF 본딩이 형성되거나, 질소(N) 및 불소(F)가 포함된 플라즈마를 이용한 처리에 의하여 상기 산화물 반도체 내에 NF 혹은 InZn 본딩이 형성된다.
본 발명의 다른 일실시예에 따르면, 상기 기판 상에 형성되는 산화 보호막;을 더 포함할 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 산화물 반도체는 인듐 갈륨 징크옥사이드(Amorphous-InGaZnO4), 징크 옥사이드(ZnO), 인듐 징크 옥사이드(IZO), 인듐 틴 옥사이드(ITO), 징크 틴 옥사이드(ZTO), 갈륨 징크 옥사이드(GZO), 하프늄 인듐 징크 옥사이드 (HIZO), 징크 인듐 틴 옥사이드 (ZITO) 및 알루미늄 징크 틴 옥사이드 (AZTO) 중 어느 하나를 포함하여 형성된 비정질 혹은 다결정질로 구성될 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 플라즈마 처리한 상기 소스 전극, 상기 드레인 전극과 상기 산화물 반도체 상에 형성되는 보호층;을 더 포함할 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 게이트 절연막 또는 상기 보호층은 실리콘 산화막 및 실리콘 질화막 중에서 적어도 어느 하나를 포함하여 구성될 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 기판은 유리 기판, 플라스틱 기판, 실리콘 기판 및 유리 기판 상에 폴리머 물질이 형성된 기판 중에서 어느 하나이고, 상기 소스 전극 및 상기 드레인 전극은 몰리브덴(Mo), 구리 (Cu), 알루미늄 (AL) 및 인듐 틴 옥사이드(ITO) 중에서 적어도 어느 하나를 포함할 수 있다.
본 발명의 실시예에 따르면 소스 전극과 드레인 전극의 사이로 노출되는 산화물 반도체의 상면에 플라즈마 처리를 실시하여, 소스 전극과 드레인 전극의 패터닝 시에 산화물 반도체에 가해진 손상(damage)을 보상할 수 있으며, 플라즈마 처리를 통해 산화물 반도체 표면의 안정화가 가능하여 불안정성 보완하고, 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 실시예에 따르면 플라즈마 처리 시간을 조절하여 공정의 변화 또는 추가 공정 없이도 전이 특성에서 문턱 전압(threshold voltage)를 증가시켜, 다양한 기판 상에 능동 구동 디스플레이 장치 및 능동 구동 센서의 제조가 가능하다.
도 1 내지 도 4는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터 및 그 제조 방법을 설명하기 위한 도면이다.
도 5 내지 도 12는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법의 향상된 특성을 설명하기 위한 도면이다.
이하에서는 첨부한 도면을 참조하여 바람직한 본 발명의 일실시예에 대해서 상세히 설명한다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다. 또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.
도 1 내지 도 4는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
도 1 내지 도 4를 참조하여 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법을 설명하기로 한다.
도 1에 도시된 바와 같이, 먼저 기판(110) 상에 게이트 전극(120)을 형성한다.
상기 게이트 전극(120)의 형성시에는, 기판(110) 상에 게이트 층을 증착한 후 패터닝하여 상기 게이트 전극(120)을 형성한다.
상기 기판(110)은 유리 기판, 플라스틱 기판, 실리콘 기판 및 유리 기판 상에 폴리머 물질이 형성된 기판 중에서 어느 하나로 구성될 수 있다.
이때, 상기 기판(110) 상에 먼저 실리콘 산화 보호막을 증착한 이후에 상기 산화 보호막 상에 게이트 전극(120)을 형성할 수도 있다.
이후, 상기와 같이 구성된 게이트 전극 상에는, 도 2에 도시된 바와 같이 게이트 절연막(130)이 증착되어 형성된다.
이때, 상기 게이트 절연막(130)은 실리콘 산화막 및 실리콘 질화막 중에서 적어도 어느 하나를 포함하여 구성될 수 있다.
또한, 상기와 같이 형성된 게이트 절연막(130) 상에 산화물 반도체(140)를 증착하고 패터닝한다.
이때, 본 발명의 일실시예에 따른 산화물 반도체(140)는 인듐 갈륨 징크옥사이드(Amorphous-InGaZnO4), 징크 옥사이드(ZnO), 인듐 징크 옥사이드(IZO), 인듐 틴 옥사이드(ITO), 징크 틴 옥사이드(ZTO), 갈륨 징크 옥사이드(GZO), 하프늄 인듐 징크 옥사이드 (HIZO), 징크 인듐 틴 옥사이드 (ZITO) 및 알루미늄 징크 틴 옥사이드 (AZTO) 중 어느 하나를 포함하여 형성된 비정질 혹은 다결정질로 구성될 수 있다.
이후, 도 3에 도시된 바와 같이 상기 산화물 반도체(140) 상에 불소(F)가 포함된 플라즈마를 이용해 처리한다.
이때, 상기 산화물 반도체 상에 바로 플라즈마 처리를 실시하거나, 소스 전극(150)과 드레인 전극(160)을 형성한 이후에 상기 소스 전극(150)과 드레인 전극(160)의 사이로 노출되는 산화물 반도체(140)의 상면에 플라즈마 처리를 실시할 수 있다.
본 발명의 일실시예에 따르면 플라즈마 처리를 실시하여, 이후에 소스 전극(150)과 드레인 전극(160)의 형성시에 상기 산화물 반도체(140)를 보호하거나, 또는 소스 전극(150)과 드레인 전극(160)의 패터닝 시에 산화물 반도체(140)에 가해진 손상(damage)을 보상할 수 있다.
한편, 본 발명의 일실시예에 따르면 산화물 반도체(140) 상에 불소(F)가 포함된 플라즈마를 이용한 처리에 의하여 상기 산화물 반도체 내에 ZnF 본딩이 형성되거나, 질소(N) 및 불소(F)가 포함된 플라즈마를 이용한 처리에 의하여 상기 산화물 반도체 내에 NF 혹은 InZn 본딩이 상기 산화물 박막 내에 형성될 수 있다.
이와 같이 산화물 반도체(140) 상에 플라즈마 처리를 실시하면 산화물 반도체(140) 표면의 안정화가 가능하여 불안정성 보완하고, 신뢰성을 향상시킬 수 있으며, 플라즈마 처리 시간을 조절하여 공정의 변화 또는 추가 공정 없이도 전이 특성에서 문턱 전압(threshold voltage)를 증가시켜, 다양한 기판 상에 능동 구동 디스플레이 장치 및 능동 구동 센서의 제조가 가능하다.
한편, 상기 소스 전극(150) 및 상기 드레인 전극(160)은 몰리브덴(Mo), 구리 (Cu), 알루미늄 (AL) 및 인듐 틴 옥사이드(ITO) 중에서 적어도 어느 하나를 포함하여 구성될 수 있다.
이후에는 도 4에 도시된 바와 같이, 상기 플라즈마 처리한 상기 소스 전극(150), 상기 드레인 전극(160)과 상기 산화물 반도체(140) 상에 보호층(170)을 형성할 수 있다.
한편, 상기 게이트 절연막(130) 또는 보호층(170)은 실리콘 산화막 및 실리콘 질화막 중에서 적어도 어느 하나를 포함할 수 있다.
또한, 상기 보호층(170)에는 각각 소스 전극(150)과 드레인 전극(160)의 상면을 일부 노출하는 컨택 홀(180)이 형성될 수 있다.
이후부터는 도 4를 참조하여 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 구성을 설명하기로 한다.
도 4에 도시된 바와 같이, 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터는 기판(110), 게이트 전극(120), 게이트 절연막(130), 산화물 반도체(140), 소스 전극(150), 드레인 전극(160) 및 보호층(170)을 포함한다.
게이트 전극(120)은 기판(110) 상에 형성되고, 게이트 절연막(130)은 상기 게이트 전극(120) 상에 형성되며, 산화물 반도체(140)는 상기 게이트 전극(120) 상에 형성되고, 산화물 반도체(140) 상에는 소스 전극(150)과 드레인 전극(160)이 형성되며, 상기 소스 전극(150), 상기 드레인 전극(160)과 상기 산화물 반도체(140) 상에는 보호층(170)이 형성될 수 있다.
이때, 상기 기판(110)은 유리 기판, 플라스틱 기판, 실리콘 기판 및 유리 기판 상에 폴리머 물질이 형성된 기판 중에서 어느 하나로 구성될 수 있으며, 상기 기판(110) 상에는 산화 보호막이 추가로 형성될 수 있다.
또한, 상기 소스 전극(150) 및 상기 드레인 전극(160)은 몰리브덴(Mo), 구리 (Cu), 알루미늄 (AL) 및 인듐 틴 옥사이드(ITO) 중에서 적어도 어느 하나를 포함하여 구성될 수 있다.
한편, 상기 산화물 반도체는(140)는 인듐 갈륨 징크옥사이드(Amorphous-InGaZnO4), 징크 옥사이드(ZnO), 인듐 징크 옥사이드(IZO), 인듐 틴 옥사이드(ITO), 징크 틴 옥사이드(ZTO), 갈륨 징크 옥사이드(GZO), 하프늄 인듐 징크 옥사이드 (HIZO), 징크 인듐 틴 옥사이드 (ZITO) 및 알루미늄 징크 틴 옥사이드 (AZTO) 중 어느 하나를 포함하여 형성된 비정질 혹은 다결정질로 구성될 수 있다.
이때, 본 발명의 일실시예에 따르면 상기 산화물 반도체(140)는 불소(F)가 포함된 플라즈마를 이용한 처리에 의하여 상기 산화물 반도체(140) 내에 ZnF 본딩이 형성되거나, 질소(N) 및 불소(F)가 포함된 플라즈마를 이용한 처리에 의하여 상기 산화물 반도체(140) 내에 NF 혹은 InZn 본딩이 형성될 수 있다.
또한, 상기 게이트 절연막(130) 또는 상기 보호층(170)은 실리콘 산화막 및 실리콘 질화막 중에서 적어도 어느 하나를 포함하여 구성될 수 있으며, 상기 보호층(170)에는 각각 소스 전극(150)과 드레인 전극(160)의 상면을 일부 노출하는 컨택 홀(180)이 형성될 수 있다.
도 5 내지 도 12는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법의 향상된 특성을 설명하기 위한 도면이다.
이후부터는 도 5 내지 도 12를 참조하여 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법의 향상된 특성을 설명하기로 한다.
도 5는 종래 기술에 따른 BCE 구조의 산화물 반도체 박막 트랜지스터의 전이 특성 곡선(transfer curve) 및 전계 이동도를 나타내는 그래프이다.
도 6은 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 전이 특성 곡선(transfer curve)을 나타내는 그래프이고, 도 7은 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 전류 곡선(output curve)을 나타내는 그래프이다.
도 5와 도 6은 드레인 전압이 0.1 V 와 1 V, 5 V, 10V 일때의 활성층을 가지는 산화물 반도체 박막 트랜지스터의 전류 전압 특성을 나타내고 있다.
도 6의 그래프를 통해, 도 5 의 종래 기술에 따른 BCE(Back channel etched)구조의 산화물 반도체 박막 트랜지스터의 전이 곡선 및 전계 이동도의 와 비교하여 문턱전압(threshold voltage)의 증가와 동시에 sub-threshold swing (SS) 또한 감소하는 성능의 박막 트랜지스터를 구현할 수 있음을 확인 할 수 있다.
도 8과 도 9는 산화물 반도체 박막 트랜지스터의 외부 환경적 안정성 확보를 위한 스트레스 테스트 결과이다. 각각의 회로 단에 Positive 전압이 인가되는 상황을 나타내는 그래프이다. 게이트 전극에 각각 VGS = +30V 를 인가하여 주었을 때 나타나는 현상을 보여준다.
도 8 은 기존 제조 방법에 의한 산화물 TFT의 PBS(Positive Bias Stress) (VGS=30V) 특성이다. Stress 시간에 따라서 문턱전압의 Positive shift 가 발생하는 것을 알 수 있다.
도 9는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 PBS(Positive Bias Stress) (VGS=30V) 특성이다.
각각 박막 트랜지스터가 'turn on 상태' 및 'turn off' 상태로 전환하기 위해서는 각각의 회로 단에 Positive 전압 또는 negative 전압이 인가 되게 된다. 그러므로 트랜지스터의 전기적 안정성을 확보하기 위하여 Positive 전압이 인가되었을 때 문턱전압의 Positive shift 되지 않는 것은 박막 트랜지스터의 중요한 특성 평가 요소이다. 도 8 과 도 9를 비교하였을 때 Positive Bias Stress에 전기적 특성의 안정성이 우수해 진 것을 알 수 있다.
도 10은 본 발명의 일실시예에 따른 소스 전극(150)과 상기 드레인 전극(160)의 사이로 노출되는 산화물 반도체(140) 표면상에 플라즈마 처리를 실시한 표면을 TOF-SIMS 로 측정한 그래프 이다. 산화물 반도체(140) 표면에 Florin 다수 발견됨을 확인 할 수 있다.
도 11과 도 12는 본 발명의 일실시예에 전극(150, 160) 사이의 노출되는 산화물 반도체(140) 표면상에 플라즈마 처리를 함으로 표면의 TOF-SIMS를 측정한 그래프 이다. 표면에는 Nitrogen 다수 발견됨을 확인할 수 있다.
단순히 게이트 전극에 인가하여 준 positive전압에 대하여서는 stress 시간에 따라 문턱전압의 Positive shift가 발생하는 열화현상이 있으며, 본 현상은 electron trapping 로 설명할 수 있다. 위의 TOF-SIMS 데이터를 기준으로 불소(F), 질소(N), 질화갈륨(GaN) 및 NF3 중에서 적어도 어느 하나를 이용해 플라즈마 처리를 함으로 표면의 Florin 과 Nitrogen이 electron trapping을 감소시켜줌으로 산화물 반도체의 상면에 소스 전극과 드레인 전극의 형성을 위한 식각 시에 산화물 반도체에 가해지는 손상을 보상하여 안정성과 신뢰성을 향상시켜줌을 확인할 수 있다.
전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 전술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (17)

  1. 기판 상에 게이트 층을 증착하고 패터닝하여 게이트 전극을 형성하는 제1 단계;
    상기 게이트 전극 상에 게이트 절연막을 증착하는 제2 단계;
    상기 게이트 절연막 상에 상기 산화물 반도체를 증착하고 패터닝하는 제3 단계;
    상기 산화물 반도체 상에 불소(F)가 포함된 플라즈마를 이용해 처리를 하는 제4 단계;
    를 포함하는 산화물 반도체 박막 트랜지스터의 제조 방법.
  2. 청구항 1에 있어서,
    상기 제3 단계는,
    상기 패터닝된 산화물 반도체 상에 소스 전극과 드레인 전극을 형성하는 단계;
    를 더 포함하고,
    상기 제4 단계는,
    상기 소스 전극과 상기 드레인 전극의 사이로 노출되는 상기 산화물 반도체 상에 불소(F)가 포함된 플라즈마를 이용해 처리를 하는 산화물 반도체 박막 트랜지스터의 제조 방법.
  3. 청구항 1에 있어서,
    상기 플라즈마를 이용해 처리한 상기 산화물 반도체 상에 소스 전극과 드레인 전극을 형성하는 제5 단계;
    를 더 포함하는 산화물 반도체 박막 트랜지스터의 제조 방법.
  4. 청구항 1에 있어서,
    상기 제1 단계 이전에,
    상기 기판 상에 실리콘 산화 보호막을 증착하는 단계;
    를 더 포함하는 산화물 반도체 박막 트랜지스터의 제조 방법.
  5. 청구항 4에 있어서,
    상기 제1 단계는,
    상기 산화 보호막 상에 게이트 층을 증착하고 패터닝하여 게이트 전극을 형성하는 산화물 반도체 박막 트랜지스터의 제조 방법.
  6. 청구항 1에 있어서,
    상기 산화물 반도체는,
    인듐 갈륨 징크옥사이드(Amorphous-InGaZnO4), 징크 옥사이드(ZnO), 인듐 징크 옥사이드(IZO), 인듐 틴 옥사이드(ITO), 징크 틴 옥사이드(ZTO), 갈륨 징크 옥사이드(GZO), 하프늄 인듐 징크 옥사이드 (HIZO), 징크 인듐 틴 옥사이드 (ZITO) 및 알루미늄 징크 틴 옥사이드 (AZTO) 중 어느 하나를 포함하여 형성된 비정질 혹은 다결정질로 구성되는 산화물 반도체 박막 트랜지스터의 제조 방법.
  7. 청구항 1에 있어서,
    상기 플라즈마 처리한 상기 소스 전극, 상기 드레인 전극과 상기 산화물 반도체 상에 보호층을 형성하는 제5 단계;
    를 더 포함하는 산화물 반도체 박막 트랜지스터의 제조 방법.
  8. 청구항 7에 있어서,
    상기 게이트 절연막 또는 상기 보호층은,
    실리콘 산화막 및 실리콘 질화막 중에서 적어도 어느 하나를 포함하여 구성되는 산화물 반도체 박막 트랜지스터의 제조 방법.
  9. 청구항 1에 있어서,
    상기 제4 단계는,
    상기 불소(F)가 포함된 플라즈마를 이용한 처리에 의하여 상기 산화물 반도체 내에 ZnF 본딩이 형성되는 산화물 반도체 박막 트랜지스터의 제조 방법.
  10. 청구항 1에 있어서,
    상기 제4 단계는,
    상기 질소(N) 및 불소(F)가 포함된 플라즈마를 이용한 처리에 의하여 상기 산화물 반도체 내에 NF 혹은 InZn 본딩이 상기 산화물 박막 내에 형성되는 산화물 반도체 박막 트랜지스터의 제조 방법.
  11. 청구항 1에 있어서,
    상기 기판은,
    유리 기판, 플라스틱 기판, 실리콘 기판 및 유리 기판 상에 폴리머 물질이 형성된 기판 중에서 어느 하나이고,
    상기 소스 전극 및 상기 드레인 전극은,
    몰리브덴(Mo), 구리 (Cu), 알루미늄 (AL) 및 인듐 틴 옥사이드(ITO) 중에서 적어도 어느 하나를 포함하는 산화물 반도체 박막 트랜지스터의 제조 방법.
  12. 기판;
    상기 기판 상에 형성되는 게이트 전극;
    상기 게이트 전극 상에 형성되는 게이트 절연막;
    상기 게이트 절연막 상에 형성되는 산화물 반도체; 및
    상기 산화물 반도체 상에 형성되는 소스 전극과 드레인 전극;
    를 포함하고,
    상기 산화물 반도체는,
    불소(F)가 포함된 플라즈마를 이용한 처리에 의하여 상기 산화물 반도체 내에 ZnF 본딩이 형성되거나, 질소(N) 및 불소(F)가 포함된 플라즈마를 이용한 처리에 의하여 상기 산화물 반도체 내에 NF 혹은 InZn 본딩이 형성되는 산화물 반도체 박막 트랜지스터.
  13. 청구항 12에 있어서,
    상기 기판 상에 형성되는 산화 보호막;
    을 더 포함하는 산화물 반도체 박막 트랜지스터.
  14. 청구항 12에 있어서,
    상기 산화물 반도체는,
    인듐 갈륨 징크옥사이드(Amorphous-InGaZnO4), 징크 옥사이드(ZnO), 인듐 징크 옥사이드(IZO), 인듐 틴 옥사이드(ITO), 징크 틴 옥사이드(ZTO), 갈륨 징크 옥사이드(GZO), 하프늄 인듐 징크 옥사이드 (HIZO), 징크 인듐 틴 옥사이드 (ZITO) 및 알루미늄 징크 틴 옥사이드 (AZTO) 중 어느 하나를 포함하여 형성된 비정질 혹은 다결정질로 구성되는 산화물 반도체 박막 트랜지스터.
  15. 청구항 12에 있어서,
    상기 플라즈마 처리한 상기 소스 전극, 상기 드레인 전극과 상기 산화물 반도체 상에 형성되는 보호층;
    을 더 포함하는 산화물 반도체 박막 트랜지스터.
  16. 청구항 15에 있어서,
    상기 게이트 절연막 또는 상기 보호층은,
    실리콘 산화막 및 실리콘 질화막 중에서 적어도 어느 하나를 포함하여 구성되는 산화물 반도체 박막 트랜지스터.
  17. 청구항 12에 있어서,
    상기 기판은,
    유리 기판, 플라스틱 기판, 실리콘 기판 및 유리 기판 상에 폴리머 물질이 형성된 기판 중에서 어느 하나이고,
    상기 소스 전극 및 상기 드레인 전극은,
    몰리브덴(Mo), 구리 (Cu), 알루미늄 (AL) 및 인듐 틴 옥사이드(ITO) 중에서 적어도 어느 하나를 포함하는 산화물 반도체 박막 트랜지스터.
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