WO2016186148A1 - 記憶セル、記憶回路、及び記憶方法 - Google Patents

記憶セル、記憶回路、及び記憶方法 Download PDF

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors

Definitions

  • Storage elements are roughly classified into volatile memory and nonvolatile memory.
  • the stored data may be read from the memory cell by comparing a voltage generated between the positive electrode and the negative electrode with a reference voltage.
  • the positive electrode (anode) 22 is formed of a metal such as Au, Pt, Ni, Cr, Co, Mn, Fe, or Mo, or an alloy thereof, a nitride thereof, or a conductor such as oxide thereof.
  • the positive electrode 22 is formed on the insulating substrate 21 to a thickness of 50 to 500 nm, for example, about 100 nm.
  • the material of the negative electrode 24 is not limited to Li. However, it is desirable that the material can contain a large amount of Li and has a low standard electrode potential (base material).
  • the material of the negative electrode 24 is, for example, Li-based Li 4 Ti 5 O 2 , LiTi 2 O 4 , or at least one of C, In, Ag, Mg, Ca, Al, Si, Ge, Sn, Ga, Zn, Furthermore, an alloy of these and Li can be given as an example. That is, a material containing any of Li, C, In, Ag, Mg, Ca, Al, Si, Ge, Sn, Ga, and Zn can be used. Also, alloys of the above elements and Li can be used. Further, if the above conditions i) to iii) are satisfied, Li may not be contained.
  • the application time of the first voltage applied to charge the memory cell 11 is necessary for decomposing most of the compound (preferably 80% or more) deposited on the positive electrode 22 in the discharged state. It is desirable that the time is longer than the time during which a current sufficient to supply a sufficient amount of charge flows.
  • the storage circuit 101 includes a memory cell array 121, a row decoder 131, a column decoder 132, a read / write controller 133, and a write data controller 134.
  • the output terminal of the AND gate RAj is connected to the gate of the read transistor RTj.
  • a column line CLj is connected to one input terminal of the AND gate RAj, and a read enable signal RE is applied from the read / write controller 133 to the other input terminal.
  • the array of the memory cells 11 and the semiconductor substrate 41 are joined. Subsequently, the wiring pattern on the insulating substrate 21 and the circuit pattern on the semiconductor substrate 41 are connected.

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Abstract

記憶セル（１１）は、正極（２２）と正極（２２）上に形成された電解質層と電解質層上に形成された負極（２４）とから構成される。電解質層は、例えば、正極（２２）と反応して化合物を生成する物質を含む。電解質層は、例えば、負極（２４）に含まれる物質と同一で、正極（２２）と反応して化合物を生成する物質を含む。記憶セル（１１）は、例えば、正極（２２）から電解質層を通って負極（２４）に向かう電流の供給により、化合物が分解され、負極（２４）から電解質層を通って正極（２２）に向かう電流の供給により、化合物が生成される。

Description

記憶セル、記憶回路、及び記憶方法
　この発明は、記憶セル、記憶回路、及び記憶方法に関する。
　記憶素子は、大きく分けて、揮発性メモリと不揮発性メモリに分類される。
　不揮発性メモリとして、特許文献１等に開示されている強誘電体メモリ、特許文献２等に開示される磁気抵抗メモリが、その高速応答性、集積度等の観点から注目されている。
特開平５－１５９５８５号公報 米国特許第５１５９５１３号明細書
　強誘電メモリ（ＦｅＲＡＭ）は、強誘電体の残留分極（自発分極）の極性をデータとして記憶する。
　磁気抵抗メモリ（ＭＲＡＭ）は、磁化方向が固定の強磁性体層（ピン層）と、可変の強磁性体層（フリー層）と、ピン層とフリー層の間に配置された非磁性体層を備える。磁気抵抗メモリは、フリー層の磁化方向に応じて磁気抵抗メモリの抵抗の大きさが変化する。磁気抵抗メモリは、抵抗の大きさをデータとして記憶する。
　強誘電メモリも磁気抵抗メモリも、そこから、データ読み出し時には、外部より記憶素子に電圧を印加し、残留分極の極性又は抵抗値を電荷又は電流の形態で外部に読み出す必要がある。このため、読み出し回路の構成が複雑であり、応答性が低く、読み出しに時間がかかる。また、強誘電メモリは、読み出し回数に制限があり、磁気抵抗メモリは、外部からの強電場、強磁場に弱いという欠点がある。
　本発明は、こうした実情に鑑みてなされたものであり、より改善された記憶セルとそれを備えた記憶回路、及び記憶方法を提供することを目的とする。
　また、本発明は、読み出しが容易で応答性に優れた記憶セルとそれを備えた記憶回路、及び記憶方法を提供することを他の目的とする。
　上記目的を達成するために、本発明の記憶セルは、
　正極と、
　正極上に形成された電解質層と、
　前記電解質層上に形成された負極と、
　から構成される。
　なお、記憶セルが基板等の上に形成される場合に、正極と負極のいずれが基板上に形成されてもよい。
　前記電解質層は、例えば、前記正極と反応して化合物を生成する物質を含む。
　また、前記電解質層は、前記負極に含まれる物質と同一で、前記正極と反応して化合物を生成する物質を含んでもよい。
　例えば、前記負極は、望ましくはLiを含み、あるいは、C、In、Ag、Mg、Ca、Al、Si、Ge、Sn、Ga、Znの少なくとも何れかを含み、
 前記電解質層は、前記物質としてLi、Cu、Agの少なくとも何れかを含む。
　前記記憶セルは、例えば、
　前記正極から前記電解質層を通って前記負極に向かう電流の供給（充電）により、前記化合物が分解され、
　前記負極から前記電解質層を通って前記正極に向かう電流の供給（放電）により、前記化合物が生成される。
　前記記憶セルは、例えば、
　第１の閾値電圧以上の電圧の印加により充電され、出力電圧は第１の電圧となり、
　前記第１の閾値電圧よりも低い第２の閾値電圧以下の電圧の印加により放電し、出力電圧は、前記第１の電圧よりも低い第２の電圧となる。
　例えば、前記第１の電圧にビットデータ「１」と「０」の一方が、
　前記第２の電圧にビットデータ「１」と「０」の他方が割り当てられる。
　前記電解質層は、例えば、固体電解質から構成される。
　前記電解質層は、流動性を有する電解質と該電解質を封入するセルとから構成されてもよい。
　また、この発明の記憶回路は、
　上述の記憶セルと、
　前記記憶セルに接続された書き込み回路と、
　前記記憶セルに接続された読み出し回路と、
　を備える。
　例えば、前記記憶セルは、マトリクス状に複数個配列され、
　前記複数の記憶セルから何れかの記憶セルを選択する選択回路を備え、
　前記書き込み回路は、前記選択回路により選択された記憶セルに所望のデータを書き込み、
　前記読み出し回路は、前記選択回路により選択された記憶セルからデータを読み出す。
　上記目的を達成するためこの発明の記憶方法は、
　正極と電解質層と負極とから構成される記憶セルの前記正極と前記負極間に、第１の電圧を印加することにより、前記記憶セルに第１のデータを書き込み、
　前記正極と前記負極間に、第２の電圧を印加することにより、前記記憶セルに第２のデータを書き込む。
　前記正極と前記負極間に発生する電圧と基準電圧とを比較することにより、前記記憶セルから記憶データを読み出すようにしてもよい。
　本発明によれば、新規で、簡単な構成で且つ有効な記憶セル、記憶回路、及び記憶方法を提供できる。
本発明の実施の形態に係る記憶セルの構成図であり、（ａ）は側面図、（ｂ）は平面図である。 図１に示す記憶セルの動作特性を説明するための回路構成を示す図である。 （ａ）は、図２の回路で、記憶素子に０．７Ｖから０．２Ｖに変化する電圧を印加したときの、記憶セルの出力電圧の変化を示すグラフであり、（ｂ）は、図２の回路で、記憶素子に０．３Ｖから２Ｖに変化する電圧を印加したときの、記憶セルの出力電圧の変化を示すグラフである。電圧はいずれも、負極２４に対して、正極２２が正になるように印加する。 図３（ａ）、（ｂ）に示す電圧を交互に間隔を空けて印加したときの、記憶セルの出力電圧の変化を示すグラフである。 （ａ）は、放電状態にある、記憶セルの内部構造を示し、（ｂ）は、正極と負極の間に高電圧（２Ｖ）を印加したときに記憶セル内で発生する現象を説明するための図であり、（ｃ）は、充電状態にある、記憶セルの内部構造を示し、（ｄ）は、正極と負極の間に低電圧（０．２Ｖ）を印加したときに記憶セル内で発生する現象を説明するための図である。 正極と負極の間に印加する電圧と、流れる電流との関係を示すグラフである。 電極がＮｉで形成された記憶セルに、図３（ａ）、（ｂ）に示す電圧を交互に間隔を空けて印加したときの、記憶セルの出力電圧の変化を示すグラフである。 電極がＮｉで形成された記憶セルの正極と負極の間に印加する電圧と、流れる電流との関係を示すグラフである。 実施形態に係る記憶セルを備える記憶回路の基本構成を示す図である。 （ａ）と（ｂ）は書き込み回路の変形例を示す図である。 実施形態に係る記憶セルを備える記憶回路の構成を示す図である。 （ａ）～（ｆ）は書き込み動作を説明するためのタイミングチャートである。 （ａ）～（ｆ）は読み出し動作を説明するためのタイミングチャートである。 図１１に示す記憶回路の構成例を示す図である。 （ａ）、（ｂ）は流動性の電解質を用いた記憶セルを備える記憶回路の構成例を示す図である。
　以下、図面を参照して本発明の実施の形態に係る記憶素子（記憶セル）と記憶回路（記憶装置）、及び記憶方法を説明する。
　本実施形態に係る記憶セル１１は、図１（ａ）に側面で、図１（ｂ）に平面で示すように、絶縁性基板２１と、正極２２と、固体電解質層２３と、負極２４とがこの順番に積層された構造を有する。記憶セル１１は、正極２２と固体電解質層２３と負極２４とが形成する固体二次電池の出力電圧の形態でデータを記憶する。
　絶縁性基板２１は、Al2O3(0001)、ガラス等の絶縁体から構成される。絶縁性基板２１は、熱酸化Si基板、自然酸化Si基板等から構成されても良い。
　正極（陽極）２２は、Au、Pt、Ni、Cr、Co、Mn、Fe、Mo等の金属、あるいはそれらの合金、それらの窒化物、それらの酸化物などの導体から形成される。正極２２は、絶縁性基板２１上に、５０～５００ｎｍ、例えば、１００ｎｍ程度の厚さに形成されている。
　固体電解質層２３は、Li3PO4、LiLaTiO3(通称、LLTO)、Li7La3Zr2O12 (LLZ)、LiTaO3、LiNbO3、LiI、硫黄系Liイオン伝導体、固体ポリマー等のLi+イオンを伝導種（可動イオン）として含む固体電解質の層から構成される。固体電解質層２３は、５～１０００ｎｍ、例えば、３００ｎｍ程度の厚さに形成されている。固体電解質層２３は、正極２２と負極２４とそれぞれ界面を有して形成されている。
　負極（陰極）２４は、Liから形成され、６００nm程度の厚さに構成されている。負極２４は、固体電解質層２３との界面を有して形成されている。
　次に、上記構成を有する記憶セル１１の記憶動作を説明する。
　記憶セル１１は、固体電解質層２３を正極２２と負極２４とでサンドイッチした構造を有し、化学二次電池として機能する。
　この化学二次電池（記憶セル１１）は、満充電状態では約０．７Ｖを出力する。
　満充電状態の記憶セル１１の負極２４と正極２２との間に、図２に示すように可変電圧直流電源ＥＳとスイッチＳＷの直列回路を接続する。続いて、図３（ａ）に太線で示すように約０．７Ｖから約０．２Ｖまで低下する電圧を外部から（可変電圧直流電源ＥＳから）、負極２４と正極２２との間に印加する。すると、図３（ａ）に示すように、外部からの電圧の印加を停止した後は、記憶セル１１は、約０．３Ｖの電圧を出力し続ける。
　続いて、負極２４と正極２２との間に、図３（ｂ）の実線に示すように、約０．３Ｖから約２Ｖまで上昇する電圧を外部から印加する。すると、電圧の印加を停止した後は、記憶セル１１は、約０．７Ｖの電圧を出力し続ける。
　換言すると、記憶セル１１は、負極２４と正極２２との間に閾値電圧以上の高電圧が印加されると充電され、印加電圧が除去された後、約０．７Ｖの電圧を出力し続ける。一方、記憶セル１１は、負極２４と正極２２との間に閾値電圧以下の低電圧が印加されると放電し、印加電圧が除去された後、約０．３Ｖの電圧を出力し続ける。
　記憶セル１１が発生する相対的高電圧である第１の電圧（約０．７Ｖ）をデータ「１」と「０」の一方に、相対的低電圧である第２の電圧（約０．３Ｖ）をデータの「１」と「０」の他方に割り当てる。これにより、記憶セル１１を１ビット分のデータを記憶する記憶素子として使用することができる。
　なお、以下の説明では、理解を容易にするため、記憶セル１１が出力する相対的高電圧の第１の電圧（約０．７Ｖ）をビットデータ「１」に、相対的低電圧の第２の電圧（約０．３Ｖ）をビットデータ「０」に割り当てることとする。
　次に、可変電圧直流電源ＥＳから高電圧と低電圧を、時間を空けて交互に繰り返して印加したときの、記憶セル１１の発生電圧の変化を図４に示す。図示するように、電圧の印加動作を繰り返した場合でも、記憶セル１１は、閾値電圧以上の高電圧を印加した後では約０．７Ｖを出力し、閾値電圧以下の低電圧を印加した後では約０．３Ｖを出力する。従って、記憶セル１１を書き換え可能な不揮発性記憶素子として使用できる。
　次に、記憶セル１１の出力電圧がこのように変化する原因について説明する。
　なお、理解を容易にするため、以下、正極２２がAuから形成され、固体電解質層２３を構成する電解質がLi３PO４であり、負極２４がLiから形成されていると仮定して説明する。
　この構成の場合、放電状態では、図５（ａ）に模式的に示すように、正極２２上に、正極２２と固体電解質層２３中のLiとの反応により生成されたLi化合物２５が存在し、記憶セル１１は約０．３Ｖの電圧（第２の電圧）を出力している。
　この状態で、図５（ｂ）に示すように、記憶セル１１が構成する化学電池の出力電圧以上の電圧（例えば、２Ｖ）を正極２２と負極２４との間に印加したと仮定する。すると、印加電圧が閾値電圧を超え、Li化合物２５が分解する。なお、閾値電圧は、Li化合物２５に含まれるLiと正極２２を構成するAuとの関係で定まる。また、矢印で示すように、正極２２から負極２４に向けて電界が発生する。これにより、生成されたLi＋イオンは固体電解質層２３内を負極２４に向けて伝導（移動）する。負極２４に到達したLi＋イオンは、負極２４の固体電解質層２３との界面上に析出し、図５（ｃ）に示すように析出層２６を形成する。
　外部からの電子１個の供給により、Li＋イオンが１個移動する。Li化合物２５の形態で正極２２上に堆積していたLiの全てが移動するために必要な電荷に相当する電流が正極２２→固体電解質層２３→負極２４と流れると、記憶セル１１は、満充電状態となる。これにより、記憶セル１１は、相対的に高い約０．７Ｖ（第１の電圧）を出力する。
　自然放電・内部放電（自己放電）等が発生しない場合、電荷が移動しない。このため、記憶セル１１は、満充電状態に維持される。これにより、記憶セル１１は、第１の電圧、すなわち、約０．７Ｖを発生し続ける。すなわち、ビットデータ「１」を記憶し続ける。
　この記憶セル１１が満充電状態にあるときに、正極２２と負極２４との間に閾値以下の低電圧、例えば、０．２Ｖを印加すると、図５（ｄ）に矢印で示すように、負極２４から正極２２に向かって電界が発生する。この電界により、Li＋イオンが、負極２４から正極２２に向かって、固体電解質層２３内を伝導（移動）する。この結果、Li＋イオンが正極２２を構成するＡｕと反応し、図５（ａ）に示すように、正極２２上にLi化合物２５の形態で生成する。これにより、記憶セル１１は、放電状態となり、第２の電圧、すなわち、約０．３Ｖを発生する。このLi化合物は、アンダーポテンシャル電析現象を利用すれば、一原子層程度でも良い。以後は、この状態が維持され、記憶セル１１は、約０．３Ｖを発生し続ける。すなわち、データ「０」を記憶し続ける。
　図６は、外部からの印加電圧を０Ｖ→４．５Ｖ→０Ｖ→４．５Ｖ．．．と連続的に変化させたときに、記憶セル１１に流れる電流を示す。図示するように、印加電圧０．５Ｖ～０．８Ｖ付近で、正方向（順方向：正極２２→固体電解質層２３→負極２４という方向）に相対的に大きな電流が流れている。一方、印加電圧０Ｖ～０．２Ｖ程度で、負方向（逆方向：負極２４→固体電解質層２３→正極２２という方向）の電流が流れている。
　図６から、おおよそ０．２５～０．４５Ｖ程度の位置に閾値があることがわかる。
　電流の量（電荷量）は、固体電解質層２３内のLi+イオンの移動量に対応する。従って、図６の特性から、図５（ａ）～（ｄ）に示す動作が正しいことが確認される。また、図６より、充電のために外部より記憶セル１１に印加する電圧は、Li化合物２５を分解して、Li+イオンが移動を開始するための閾値電圧より大きい必要があるが、むやみに大きくても効果が得られないことが確認される。また、放電時に記憶セル１１に印加する電圧は、約０．２Ｖ程度以下であれば、０Ｖでも良いことが確認される。ただし、０Ｖでは大量のLiが正極２２側に流れ、Liと正極材料のAuが反応し、Li化合物２５を大量に生成する。すると、そのLiを分解して引き剥がして元に戻すのに、大きな電流が必要で、デバイス用途には不適となってしまう。このため、放電時に記憶セル１１に印加する電圧は、閾値電圧以下かつ０Ｖより大きいことが望ましい。
　また、Li化合物２５の形態で堆積しているほぼ全てのLi化合物を分解するため（満充電にするため）には、Li化合物２５に含まれるLiの数×電子の電荷に相当する電流を流す必要がある。
　以上、実施の形態に係る記憶セル１１を、絶縁性基板２１がAl2O3(0001)、正極２２がAu、固体電解質層２３がLi3PO4、負極２４がLiから形成される例を中心に説明した。この発明はこれに限定されない。
　正極２２と固体電解質層２３と負極２４の材質としては、以下のｉ）～iii）の条件が満たされる組み合わせならば、どのようなものでもよい。
ｉ）固体電解質層２３に含まれる可動イオン（イオン伝導種）が、正極２２と反応して少なくとも１原子層程度の化合物を生成すること、
ｉｉ）充電により化合物が分解して、化合物に含まれていたイオン伝導種が移動して、負極２４に至り、析出し、負極２４近傍に安定して存在すること、
ｉｉｉ）放電により、析出物が負極２４から離れ、正極２２に至り、正極２２と反応して化合物を生成すること。例えば、可動イオン種がCuやAgでは、イオン伝導性が高い固体電解質が知られており、本原理を元にしたデバイスに適用可能である。
　負極２４の材質は、Liに限定されない。ただし、Liを多量に含有でき、標準電極電位の低い材料(卑な材料)であることが望ましい。負極２４の材料は、例えば、Li系のLi4Ti5O2、LiTi2O4、あるいはC、In、Ag、Mg、Ca、Al、Si、Ge、Sn、Ga、Znの少なくとも１つ、さらにこれらとLiの合金等が例として挙げられる。すなわち、Li、C、In、Ag、Mg、Ca、Al、Si、Ge、Sn、Ga、Znの何れかを含むものがあげられる。また、上記元素の合金とLiとの合金等も使用可能である。また、上記条件ｉ）～iii）を満たせばLiを含まなくてもよい。
　固体電解質層２３を構成する固体電解質は、上記条件ｉ）～iii）を満たし、可動イオンの伝導率の高い材料ならばどのようなものでもよい。例えば、Li、Cu、Agの他にも、イオン伝導性が高い固体電解質が知られており、本原理を元にしたデバイスに適用可能である。例えば、Naが伝導する固体電解質を用いることも可能である。この場合、Naと反応する正極２２と負極２４とを用いることが望ましい。また、イオン伝導種をMgやOなどとし、適切な固体電解質、電極材料を選ぶことが可能である。
　固体電解質層２３を構成する電解質としては、酸素系電解質であれば、LiTaO3、LiNbO3、La0.51Li0.34TiO2.94、Li1.3Al0.3Ti1.7(PO4)3、Li7LaZr2O12、50Li4SiO4・50Li3BO3、Li2.9PO3.3N0.46（LIPON）、Li3PO4-xNx、Li3.6Si0.6P0.4O4、Li1.07Al0.69Ti1.46(PO4)3、Li1.5Al0.5Ge1.5(PO4)3等が考えられる。また、硫化物系の電解質であれば、Li10GeP2S12、Li3.25Ge0.25P0.75S4、30Li2S・26B2S3・44LiI、63Li2S・36SiS2・1Li3PO4、57Li2S・38SiS2・5Li4SiO4、70Li2S・30P2S6、50Li2S・50GeS2、Li7P3S11、Li3.25P0.95S4等が考えられる。また、LiIなどヨウ化物も考えられる。ただし、これらに限定されるものではない。
　正極２２についても、上述したように、固体電解質中の可動イオン（本実施例ではLiイオン）と化合物を形成し、安定的に保持できる導体であれば良い。特に、標準電極電位が大きい材料(貴な材料)であれば望ましい。例えば、正極２２がＮｉから形成されてもよい。
　正極２２がＮｉ、固体電解質層２３がLi３PO４、負極２４がLiから形成されている場合の記憶セル１１の特性を図７と図８に示す。図７に示すように、記憶セル１１は、初期化パルス（約４．５Ｖ）を印加後、相対的な高電圧（約２．０Ｖ）印加後に穏やかに減衰して約１．３Ｖを出力し、低電圧（ほぼ０Ｖ）印加後に穏やかに上昇して約０．８Ｖを出力する。また、図８は、外部からの印加電圧を０Ｖ→４．５Ｖ→０Ｖ→４．５Ｖ．．．と連続的に変化させたときに、記憶セル１１に流れる電流を示す。図示するように、印加電圧上昇時に、０．２Ｖ付近で、正方向（順方向：正極２２→固体電解質層２３→負極２４という方向）に相対的に大きな電流が流れている。一方、印加電圧減少時に、印加電圧２．５Ｖ～１．７Ｖ付近と０．０５Ｖ～０Ｖで、負方向（逆方向：負極２４→固体電解質層２３→正極２２という方向）の電流が流れている。
　図７及び図８から、おおよそ１．０～１．１Ｖの位置に閾値があることがわかる。
　また、正極２２と負極２４は単層構造を有する必要はなく、積層構造を有しても良い。例えば、負極２４をLiの層とInの層（固体電解質層２３側）としてもよい。この場合、固体電解質層２３としては、Liを含むものを使用すればよい。
　記憶セル１１を充電するために（「１」を記憶させるために）印加すべき高電圧は、正極２２上に生成している化合物を分解して可動イオンを生成可能な電圧のうちの最低の電圧（第１の閾値電圧）より高い電圧である。
　さらに、記憶セル１１を放電させるために印加すべき低電圧は、記憶セル１１が形成する化学電池の発生電圧よりも低く、正極２２上に可動イオンと正極物質との化合物を堆積させることが可能な最大の電圧（第２の閾値電圧）よりも低い電圧である。また、印加すべき電圧は、０より大きい電圧であることが望ましい。第２の閾値電圧は第１の閾値電圧よりも小さい。
　第１と第２の閾値電圧は、正極２２と負極２４の材質の組み合わせにより定まる値である。
　さらに、記憶セル１１を充電するために印加する第１の電圧の印加時間は、放電状態で、正極２２上に堆積している化合物の大部分（望ましくは８０％以上）を分解するために必要な電荷量を供給するだけの電流が流れる時間以上とすることが望ましい。
　また、記憶セル１１を放電するために印加する第２の電圧の印加時間は、充電状態において負極２４上に存在していた負極材料の大部分（望ましくは８０％以上）を正極２２上に正極材料との化合物として電析させるために必要な電荷量を供給するだけの電流が流れる時間以上とすることが望ましい。
　絶縁性基板２１上に正極２２を形成する例を示したが、絶縁性基板２１上に負極２４を形成し、負極２４の上に固体電解質層２３を形成し、固体電解質層２３上に正極２２を形成してもよい。
　次に、記憶セル１１を備える記憶回路の基本構成を説明する。
　記憶回路３１は、図９に示すように、記憶セル１１と、書き込み回路３２と読み出し回路３３とを備える。
　書き込み回路３２は、正極２２と負極２４との間に、高電圧（第1の閾値電圧以上の電圧）を印加する電源ＥＳ１とスイッチＳＷ１の直列回路と、低電圧（第２の閾値電圧以下の電圧）を印加する電源ＥＳ２とスイッチＳＷ２の直列回路とを備える。
　電源ＥＳ１の印加電圧は、例えば、１．２Ｖ～２Ｖ、電源ＥＳ２の印加電圧は、例えば、０～０．２Ｖである。
　一方、読み出し回路３３は、基準電圧源３６とコンパレータ３７とスイッチＳＷ３を備える。
　基準電圧源３６は、記憶セル１１が充電状態で出力する第１の電圧約０．７Ｖと放電状態で出力する第２の電圧約０．３Ｖとの間の基準電圧Ｖrefを出力する。例えば、基準電圧Ｖref＝（第１の電圧と第２の電圧の中間値＝（０．３＋０．７）／２Ｖ＝０．５Vである。
　コンパレータ３７は、オペアンプなどから構成され、正入力端子に供給される記憶セル１１の出力電圧と、負入力端子に供給される基準電圧源３６の出力する基準電圧Ｖrefとを比較する。コンパレータ３７は、出力電圧が基準電圧Ｖrefよりも高ければ、記憶データが「１」であることを示すハイレベルの読み出し信号を出力し、出力電圧が基準電圧Ｖrefよりも低ければ、記憶データが「０」であることを示すローレベルの読み出し信号を出力する。
　スイッチＳＷ３は、記憶セル１１の正極２２とコンパレータ３７の非反転入力端子とを接続する回路を開閉する。
　記憶セル１１にデータ「１」を書き込むためには、スイッチＳＷ１をオンし、負極２４と正極２２との間に第１の閾値電圧以上の高電圧を印加する。これにより、図５（ｂ）に示すように、正極２２→固体電解質層２３→負極２４と電流が流れ、正極２２上のLi化合物２５が分解し、Li＋イオンが負極２４に移動する。Li化合物２５中のほぼ全てのLi原子を負極２４に移動させるために必要な電荷を供給するために必要な時間が経過すると、スイッチＳＷ１をオフする。この処理により、記憶セル１１は約０．７Ｖを発生するようになる。すなわち、記憶セル１１はビットデータ「１」を記憶する。
　一方、記憶セル１１にデータ「０」を書き込むためには、スイッチＳＷ２をオンし、負極２４と正極２２との間に第２の閾値電圧以下の低電圧を印加する。これにより、図５（ｄ）に示すように、負極２４→固体電解質層２３→正極２２と電流が流れ、負極２４上に析出していたLiが正極２２に移動する。負極２４上に析出していたLiのほぼ全量が正極２２に移動するために必要な電荷を供給するために必要な時間が経過すると、スイッチＳＷ２をオフする。このような処理により、記憶セル１１は約０．３Ｖを出力するようになる。すなわち、記憶セル１１はビットデータ「０」を記憶する。
　一方、記憶セル１１からデータを読み出す場合には、スイッチＳＷ１とＳＷ２を開いた状態でスイッチＳＷ３をオンする。これにより、コンパレータ３７は、記憶セル１１の出力電圧と基準電圧Ｖrefとを比較する。記憶セル１１の記憶データが「１」であれば、記憶セル１１の出力電圧は第１の電圧（約０．７Ｖ）であり、基準電圧Ｖrefより大きく、コンパレータ３７はハイレベルの読み出し信号を出力する。一方、記憶データが「０」であれば、記憶セル１１の出力電圧は第２の電圧（約０．３Ｖ）であり、基準電圧Ｖref未満であり、コンパレータ３７は、ローレベルの読み出し信号を出力する。こうして、記憶セル１１の記憶データを読み出すことができる。
　記憶セル１１は、記憶データに対応する電圧を自ら出力する。このため、読み出し回路３３は、記憶セル１１の物理的特性を電圧に変換する必要がない。よって、読み出し回路の回路構成が簡単である。また、コンパレータ３７の入力インピーダンスはほぼ無限大であり、読み出し電流が流れない。このため、非破壊かつ消費電力ほぼ０で記憶データを読み出すことができる。
　書き込み回路３２を図１０（ａ）、（ｂ）に示すように変更することも可能である。
　図１０（ａ）の構成では、「０」を書き込むための構成が、電流制限抵抗ＲＥとスイッチＳＷ２の直列回路から構成される。記憶セル１１に「０」を書き込む際には、スイッチＳＷ２を閉じて、正極２２と負極２４とを電流制限抵抗ＲＥを介して接続する。これにより、正極２２→抵抗ＲＥ→スイッチＳＷ２→負極２４→固体電解質層２３→正極２２と電流が流れ、記憶セル１１が放電され、「０」が記憶セル１１に書き込まれる。
　一方、図１０（ｂ）の構成では、「０」を書き込むための構成が、電池ＥＳ３と電流制限抵抗ＲＥとスイッチＳＷ２の直列回路から構成される。電池ＥＳ３の正極は記憶セル１１の負極２４側、電池ＥＳ３の負極は記憶セル１１の正極２２側に接続される。図１０（ｂ）の回路では、記憶セル１１と電池ＥＳ３とが直列に接続されて「０」を書き込むための大きな書き込み電流を流すことができる。このため、高速に「０」を書き込むことができる。
　記憶セル１１を大規模な記憶回路の記憶セルとして使用するためには、記憶セル１１をマトリクス状に配置し、ランダムにアクセスすることを可能としなければならない。
　以下、１ビット分の記憶回路の構成について、図１１を参照して説明する。
　図示するように、記憶回路１０１は、メモリセルアレー１２１と、ローデコーダ１３１と、コラムデコーダ１３２と、リード／ライトコントローラ１３３と、ライトデータコントローラ１３４とを有する。
　メモリセルアレー１２１は、メモリセルＭＣが、ｍ行ｎ列のマトリクス状に配列されて構成されている。ｍとｎはそれぞれ、自然数である。以下、第ｉ行第ｊ列のメモリセルＭＣをメモリセルＭＣij（ｉ＝１～ｍ、ｊ＝１～ｎ）と表す。なお、メモリセルＭＣijは、それぞれ、図１（ａ）、（ｂ）に示す構成を有する。図１１は、メモリセルＭＣijを可変電圧電源の形態で表現している。
　メモリセルＭＣijの一端（負極２４）には、選択トランジスタＳＴijの電流路の一端が接続されている。
　本実施の形態では、選択トランジスタＳＴijは、それぞれ、ＮチャネルＭＯＳトランジスタから構成されている。選択トランジスタＳＴijのドレインがメモリセルＭＣijの一端に接続されている。
　第ｊ列のメモリセルＭＣijの他端（正極２２）は、第ｊ列に配置されたビット線ＢＬjに共通に接続されている。
　選択トランジスタＳＴijの電流路の他端（ソース）は、接地されている。
　一方、第ｉ行の選択トランジスタＳＴijのゲートは、第ｉ行のワード線ＷＬiに共通に接続されている。
　ビット線ＢＬ1～ＢＬnは、読み出しトランジスタＲＴjの電流路を介して垂直ビット線ＶＢＬに共通に接続されている。垂直ビット線ＶＢＬは、センスアンプＳＡの非反転入力端子（＋）に接続されている。
　各ビット線ＢＬjには、書き込み用トランジスタＷＴjの電流路の一端が接続されている。書き込み用トランジスタＷＴjの電流路の他端には、書き込み用電圧ＶＷが、ライトデータコントローラ１３４により印加される。
　読み出しトランジスタＲＴjのゲートには、アンドゲートＲＡjの出力端が接続されている。アンドゲートＲＡjの一方の入力端には、コラム線ＣＬjが接続され、他方の入力端にはリード／ライトコントローラ１３３からリードイネーブル信号ＲＥが印加されている。
　書き込みトランジスタＷＴjのゲートには、アンドゲートＷＡjの出力端が接続されている。アンドゲートＷＡjの一方の入力端には、コラム線ＣＬjが接続され、他方の入力端にはリード／ライトコントローラ１３３からライトイネーブル信号ＷＥが印加されている。
　ワード線ＷＬ1～ＷＬmは、ローデコーダ１３１に接続されている。
　コラム線ＣＬ1～ＣＬnは、コラムデコーダ１３２に接続されている。
　センスアンプＳＡの負入力端（－）には、基準電圧Ｖrefが印加されている。基準電圧Ｖrefは、第１の電圧と第２の電圧との間の電圧、例えば、（第１の電圧＋第２の電圧）／２である。
　リード／ライトコントローラ１３３は、データ読み出し時にハイレベルの読み出しイネーブル信号ＲＥを出力し、データ書き込み時にハイレベルの書き込みイネーブル信号ＷＥを出力する。
　ライトデータコントローラ１３４は、データ「１」を書き込む際には、約２Ｖの書き込み電圧ＶＷを出力し、データ「０」を書き込む際に、約０．２Ｖの書き込み電圧ＶＷを出力する。
　次に、記憶回路１０１の動作を図１２（ａ）～（ｆ）、図１３（ａ）～（ｆ）のタイミングチャートを参照して説明する。
　（書き込み動作）
　まず、書き込み動作を、図１２（ａ）～（ｆ）を参照して説明する。
　第ｉ行ｊ列のメモリセルＭＣijにデータを書き込む場合、ローデコーダ１３１は、ローアドレスをデコードし、図１２（ａ）に示すように、第ｉ行のワード線ＷＬiをハイレベルとし、他のワード線ＷＬをローレベルに維持する。これにより、選択トランジスタＳＴijがオンする。
　一方、コラムデコーダ１３２は、コラムアドレスをデコードして、図１２（ｂ）に示すように、第ｊ列のコラム線ＣＬjをハイレベルとし、他のコラム線ＣＬをローレベルに維持する。
　続いて、リード／ライトコントローラ１３３は、図１２（ｃ）、（ｄ）に示すように、ライトイネーブル信号ＷＥをハイレベルとし、リードイネーブル信号ＲＥをローレベルに維持する。
　これにより、第ｊ列のアンドゲートＷＡjの２つの入力がハイレベルとなり、ハイベルの信号を出力する。一方、他のアンドゲートＷＡは接続されているコラム選択線ＣＬがローレベルのため、出力信号をローレベルに維持する。また、全てのアンドゲートＲＡは、リードイネーブル信号ＲＥがローレベルのため、出力信号をローレベルに維持する。
　これにより、書き込みトランジスタＷＴjがオンし、他の書き込みトランジスタＷＴ及び読み出しトランジスタＲＴはオフを維持する。
　ここで、データ「０」を書き込む場合、ライトデータコントローラ１３４は、図１２（ｅ）に示すように、書き込み電圧ＶＷを第２の閾値電圧以下の０．２Ｖに設定する。これにより、メモリセルＭＣijに、オンしている書き込みトランジスタＷＴjとビット線ＢＬjとオンしている選択トランジスタＳＴiを介して低電圧０．２Ｖが印加される。予め設定されている書き込み時間が経過した後、リード／ライトコントローラ１３３は、書き込みイネーブル信号ＷＥをローレベルとし、ローデコーダ１３１は、第ｉ行のワード線ＷＬiをローレベルとし、コラムデコーダ１３２は、コラム線ＣＬjをローレベルとする。これにより、選択トランジスタＳＴijと書き込み用トランジスタＷＴjがオフし、メモリセルＭＣijへの書き込み電圧の印加は終了し、メモリセルＭＣijにビットデータ「０」を書き込む処理が終了する。
　一方、第ｉ行ｊ列のメモリセルＭＣijにデータ「１」を書き込む場合、ライトデータコントローラ１３４は、図１２（ｆ）に示すように、書き込み電圧ＶＷを第１の閾値電圧以上の２Ｖに設定する。これにより、メモリセルＭＣijに、オンしている書き込みトランジスタＷＴjとビット線ＢＬjとオンしている選択トランジスタＳＴijを介して高電圧２Ｖが印加される。予め設定されている書き込み時間が経過した後、リード／ライトコントローラ１３３は、書き込みイネーブル信号ＷＥをローレベルとし、ローデコーダ１３１は、第ｉ行のワード線ＷＬiをローレベルとし、コラムデコーダ１３２は、コラム線ＣＬjをローレベルとする。これにより、選択トランジスタＳＴijと書き込み用トランジスタＷＴjがオフし、メモリセルＭＣijへの書き込み電圧の印加は終了し、メモリセルＭＣijにビットデータ「１」を書き込む処理が終了する。
（読み出し動作）
　次に、読み出し動作について図１３（ａ）～（ｆ）を参照して説明する。
　第ｉ行ｊ列のメモリセルＭＣijからデータを読み出す場合、ローデコーダ１３１は、ローアドレスをデコードして、図１３（ａ）に示すように、第ｉ行のワード線ＷＬiをハイレベルとし、他のワード線をローレベルに維持する。これにより、メモリセルＭＣijに接続された選択トランジスタＳＴijがオンする。
　また、コラムデコーダ１３２は、コラムアドレスをデコードし、図１３（ｂ）に示すように第ｊ列のコラム線CＬjをハイレベルとし、他のコラム線ＣＬをローレベルに維持する。
　続いて、リード／ライトコントローラ１３３は、図１３（ｃ）、（ｄ）に示すように、ライトイネーブル信号ＷＥをローレベルに維持し、リードイネーブル信号ＲＥをハイレベルにする。
　これにより、第ｊ列のアンドゲートＲＡjの２つの入力がハイレベルとなり、アンドゲートＲＡjの出力はハイレベルとなる。一方、他のアンドゲートＲＡは接続されているコラム選択線ＣＬがローレベルのため、出力をローレベルに維持する。また、全てのアンドゲートＷＡは、ライトイネーブル信号ＷＥがローレベルのため、出力をローレベルに維持する。
　これにより、読み出しトランジスタＲＴjがオンし、他の読み出しトランジスタＲＴ及び書き込みトランジスタＷＴはオフを維持する。
　この状態において、メモリセルＭＣijの出力電圧（負極２４と正極２２の間の電圧）が、記憶データが「０」の場合には図１３（ｅ）に示すように、記憶データが「１」の場合には図１３（ｆ）に示すように、ビット線ＢＬjと読み出しトランジスタＲＴj、垂直ビット線ＶＢＬを介してセンスアンプＳＡの非反転入力端子に伝達される。
　センスアンプＳＡは、垂直ビット線ＶＢＬを介して伝達された電圧を基準電圧Ｖrefと比較し、基準電圧Ｖrefよりも高ければ、「１」を示すハイレベルの信号を出力し、低ければ、「０」を示すローレベルの信号を出力する。
　その後、ローデコーダ１３１は、第ｉ行のワード線ＷＬiをローレベルとし、コラムデコーダ１３２は、コラム選択線ＣＬjをローレベルとし、リード／ライトコントローラ１３３は、リードイネーブル信号ＲＥをローレベルとする。これにより、読み出し処理の１サイクルが終了する。読み出しの１サイクルは、２ｎｓ程度で十分可能である。
　この記憶回路１０１では、メモリセルＭＣが記憶データを電圧の形態で出力する。このため、メモリセルが有する物理的特性を電圧に変化するための構成が必要なく、回路構成が簡単であり、消費電力も小さい。また、応答速度がきわめて速い。
　なお、書き込み動作及び読み出し動作を、バイト単位、ワード単位等で並列に行う場合には、図１１の回路を１バイト分あるいは１ワード分並列に配置し、並行してアクセスするようにすればよい。
　次に、図１１に示す構成を有する記憶回路１０１の製造方法を、図１４を参照して説明する。
　まず、絶縁性基板２１を用意する。
　次に、スパッタリングなどにより、絶縁性基板２１上にAu膜等の導体膜を形成する。次に、導体膜をパターニングすることにより、正極２２のマトリクスとこれらをビットラインＢＬに接続するための配線パターンを形成する。
　次に、印刷等により、各正極２２上に固体電解質層２３を形成する。
　続いて、各固体電解質層２３の負極形成領域を除いて、絶縁性基板２１の全面にレジスト層を形成する。続いて、スパッタリング等により負極物質の膜を絶縁性基板２１の全面に形成する。続いて、レジスト膜を除去することにより、負極物資の膜をリフトオフし、各固体電解質層２３上に負極２４を形成する。なお、固体電解質層２３上に負極物質の膜を形成し、これをパターニングすることにより、負極２４を形成してもよい。
　一方、別の工程で、半導体基板４１に、選択トランジスタＳＴ、書き込みトランジスタＷＴ、読み出しトランジスタＲＴ、アンドゲートＲＡとＷＡ、リード／ライトコントローラ１３３、ライトデータコントローラ１３４、センスアンプＳＡ、ビット線ＢＬ、ワード線ＷＬ、コラム選択線ＣＬ、接地線等の配線のパターンを形成する。また、マトリクス状に負極２４の接続用電極パッドを形成する。
　続いて、記憶セル１１のアレーと半導体基板４１とを接合する。続いて、絶縁性基板２１上の配線パターンと半導体基板４１上の回路パターンとを接続する。
　こうして、図１１に示す記憶回路を形成することができる。
　なお、製造方法は、上述の例に限定されず、任意である。例えば、ｉ）図１４に示す半導体基板４１に相当する構造体を形成すると共に、負極２４のマトリクスを形成し、ii)各負極２４上に印刷などで固体電解質層２３を形成し、さらに、iii）各固体電解質層２３上に正極２２を形成し、iv)各正極２２を対応するビットラインＢＬに配線パターンにより接続する、等してもよい。
　本発明は、上記実施の形態に限定されず、種々の変形及び応用が可能である。
　例えば、読み出し回路、書き込み回路は一例を示したものであり、これらに限定されるものではない。また、説明で示した電圧は例示であり、使用する材質に応じて適宜調整されるものである。
　例えば、上記実施の形態では、固体電解質層２３を使用する例を示したが、ゲル状あるいはゾル状、液状の流動性を有する電解質を使用することも可能である。この場合は、微小セル（微小ケース）を形成し、電解質を封入する。例えば、図１５（ａ）に断面で示す構成例では、記憶セル１１は、正極２２と負極２４との間に樹脂等の絶縁材料から構成された枠体１２２を備え、正極２２と負極２４と枠体１２２とから構成される微小空間に電解質１２３が封入された構成を有する。
　また、図１５（ｂ）に断面で示す構成例では、記憶セル１１は、絶縁性基板２１と絶縁性の天板１２４と枠体１２２を備える。枠体１２２は、１つの正極２２を収容するように微小空間を形成する。天板１２４は正極２２に対向した開口１２５を有する。絶縁性基板２１と枠体１２２と天板１２４とから構成される微小空間に電解質１２３が充填され、開口１２５が負極２４で封止される。
　以上、本発明は、上記実施形態の説明および図面によって限定されるものではなく、上記実施形態および図面に適宜変更等を加えることは可能である。
　本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施の形態及び変形が可能とされるものである。また、上述した実施の形態は、本発明を説明するためのものであり、本発明の範囲を限定するものではない。すなわち、本発明の範囲は、実施の形態ではなく、特許請求の範囲によって示される。そして、特許請求の範囲内およびそれと同等の発明の意義の範囲内で施される様々な変形が、本発明の範囲内とみなされる。
　本出願は、２０１５年５月１８日に出願された日本国特許出願２０１５－１００９０６号に基づくものであり、その明細書、特許請求の範囲、図面および要約書を含むものである。上記日本国特許出願における開示は、その全体が本明細書中に参照として含まれる。
　１１　記憶セル
　２１　絶縁性基板
　２２　正極
　２３　固体電解質層
　２４　負極
　２５　Ｌｉ化合物
　２６　析出層
　３１　記憶回路
　３２　書き込み回路
　３３　読み出し回路
　３６　基準電圧源
　３７　コンパレータ
　４１　半導体基板
　１０１　記憶回路
　１２１　メモリアレー
　１２２　枠体
　１２３　電解質
　１２４　天板
　１２５　開口
　１３１　ローデコーダ
　１３２　コラムデコーダ
　１３３　リード／ライトコントローラ
　１３４　ライトデータコントローラ

Claims (13)

  1. 　正極と、
    　正極上に形成された電解質層と、
    　前記電解質層上に形成された負極と、
    　から構成される記憶セル。
  2. 　前記電解質層は、前記正極と反応して化合物を生成する物質を含む、
    　請求項１に記載の記憶セル。
  3. 　前記電解質層は、前記負極に含まれる物質と同一で、前記正極と反応して化合物を生成する物質を含む、
    　請求項１又は２に記載の記憶セル。
  4. 　前記負極は、望ましくはLiを含み、あるいは、C、In、Ag、Mg、Ca、Al、Si、Ge、Sn、Ga、Znの少なくとも何れかを含み、
    　前記電解質層は、前記物質としてLi、Cu、Agの少なくとも何れかを含む、
    　請求項２又は３に記載の記憶セル。
  5. 　前記記憶セルは、
    　前記正極から前記電解質層を通って前記負極に向かう電流の供給により、前記化合物が分解され、
    　前記負極から前記電解質層を通って前記正極に向かう電流の供給により、前記化合物が生成される、
    　請求項２から４の何れか１項に記載の記憶セル。
  6. 　前記記憶セルは、
    　第１の閾値電圧以上の電圧の印加により充電され、出力電圧は第１の電圧となり、
    　前記第１の閾値電圧よりも低い第２の閾値電圧以下の電圧の印加により放電し、出力電圧は、前記第１の電圧よりも低い第２の電圧となる、
    　請求項１から５の何れか１項に記載の記憶セル。
  7. 　前記第１の電圧にビットデータ「１」と「０」の一方が、
    　前記第２の電圧にビットデータ「１」と「０」の他方が割り当てられている、
    　請求項６に記載の記憶セル。
  8. 　前記電解質層は固体電解質から構成される、請求項１から７の何れか１項に記載の記憶セル。
  9. 　前記電解質層は、流動性を有する電解質と該電解質を封入するセルとから構成される、請求項１から７の何れか１項に記載の記憶セル。
  10. 　請求項１から９の何れか１項に記載の記憶セルと、
    　前記記憶セルに接続された書き込み回路と、
    　前記記憶セルに接続された読み出し回路と、
    　を備える記憶回路。
  11. 　前記記憶セルは、マトリクス状に複数個配列され、
    　前記複数の記憶セルから何れかの記憶セルを選択する選択回路を備え、
    　前記書き込み回路は、前記選択回路により選択された記憶セルに所望のデータを書き込み、
    　前記読み出し回路は、前記選択回路により選択された記憶セルからデータを読み出す、
    　請求項１０に記載の記憶回路。
  12. 　正極と電解質層と負極とから構成される記憶セルの前記正極と前記負極間に、第１の電圧を印加することにより、前記記憶セルに第１のデータを書き込み、
    　前記正極と前記負極間に、第２の電圧を印加することにより、前記記憶セルに第２のデータを書き込む、
    　ことを特徴とする記憶方法。
  13. 　前記正極と前記負極間に発生する電圧と基準電圧とを比較することにより、前記記憶セルから記憶データを読み出す、
    　請求項１２に記載の記憶方法。
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