WO2016158180A1 - 薄膜トランジスタの製造方法、および薄膜トランジスタ - Google Patents

薄膜トランジスタの製造方法、および薄膜トランジスタ Download PDF

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面　了明
滋野　博誉
喜博 坂田
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    • H10D86/0221—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies

Definitions

  • the present invention relates to a thin film transistor using an oxide semiconductor for a semiconductor layer.
  • PEN polyethylene naphthalate
  • PI polyimide
  • the semiconductor layer an oxide semiconductor that can be formed at a temperature lower than the heat resistant temperature of the film is used.
  • a photolithography method or a printing method is used for manufacturing a source electrode, a drain electrode, and a gate electrode included in the thin film transistor.
  • Patent Document 1 describes a thin film transistor in which a gate insulating film is used as a substrate (base material) and each electrode and a semiconductor layer are formed by a printing method.
  • thermal processes such as film formation and heat treatment are repeated.
  • vacuum deposition such as sputtering or vapor deposition or drying after a coating process.
  • the base material may be stretched or contracted to change the dimensions of the base material.
  • a heat treatment is performed at the time of forming each layer, and the dimensions of the base material are changed for each process. There was a change. For this reason, it is difficult to control the formation positions of the source electrode and the drain electrode with respect to the gate electrode. As a result, the transistor as designed cannot be manufactured, and the transistor performance varies and the product yield may deteriorate.
  • an object of the present invention is to provide a method for manufacturing a thin film transistor capable of suppressing a decrease in performance and variations, and a thin film transistor.
  • the manufacturing method of the thin film transistor of the present invention includes a step of forming an oxide semiconductor layer on one main surface of a substrate, a first conductive layer on the oxide semiconductor layer, Forming a second conductive layer on the other main surface of the material, forming a mask layer on the first conductive layer and the second conductive layer, and the first conductive layer and the second conductive layer.
  • a step of forming a gate electrode on the main surface is a step of forming an oxide semiconductor layer on one main surface of a substrate, a first conductive layer on the oxide semiconductor layer, Forming a second conductive layer on the other main surface of the material, forming a mask layer on the first conductive layer and the second conductive layer, and the first conductive layer and the second conductive layer.
  • the method for manufacturing a thin film transistor of the present invention includes a step of forming a mask layer collectively on the first conductive layer and the second conductive layer, even if the base material is thermally stretched or contracted, the source electrode It becomes easy to maintain the positional relationship between the drain electrode and the gate electrode. As a result, it is possible to suppress degradation in the performance of the transistor due to the displacement of the gate electrode with respect to the source electrode and the drain electrode.
  • the base material also serves as a gate insulating film, it is not necessary to separately provide a gate insulating film such as a silicon oxide film, and the thickness of the entire transistor can be suppressed.
  • the channel length can be controlled to 10 ⁇ m or less, and the circuit can be miniaturized.
  • the method for manufacturing a thin film transistor of the present invention after forming a source electrode and a drain electrode, a step of forming a mask layer so as to cover between the source electrode and the drain electrode, an oxide semiconductor layer is contacted with an etching solution, It is preferable that the method further includes a step of removing a region of the oxide semiconductor layer that is not covered with the source electrode, the drain electrode, and the mask layer. By etching the oxide semiconductor layer in this manner, the etching width between the source electrode and the semiconductor layer and the etching width between the drain electrode and the semiconductor layer can be made uniform.
  • a terminal electrode or a via electrode can be formed on the substrate.
  • the oxide semiconductor layer preferably contains In, Ga, Zn, and O. Since the electron mobility of IGZO is as high as 10 cm 2 / V ⁇ sec among oxide semiconductors, the processing speed of the transistor can be improved.
  • the first conductive layer and the second conductive layer are made of Cu. This is because Cu has high electrical conductivity, is inexpensive, and has excellent heat resistance.
  • the mask layer is formed of a dry film resist. Compared with the case where the mask layer is formed of a liquid resist, when the mask layer is formed of a dry film resist, it is not necessary to dry the solvent after applying the resist, so that productivity can be improved. .
  • the thin film transistor of the present invention capable of achieving the above object includes a base material, an oxide semiconductor layer formed on one main surface of the base material, and a source electrode formed on the oxide semiconductor layer. And a drain electrode formed on the oxide semiconductor layer and a gate electrode formed on the other main surface of the base material.
  • the base material also serves as a gate insulating film, it is not necessary to separately provide a gate insulating film such as a silicon oxide film, and the thickness of the entire transistor can be suppressed. Further, there is no variation in transistor performance due to the occurrence of pinholes in the gate insulating film and variations in quality such as film thickness.
  • the oxide semiconductor layer preferably contains In, Ga, Zn, and O.
  • the source electrode, the drain electrode, and the gate electrode are formed by batch photolithography and batch wet etching.
  • the channel length can be controlled to 10 ⁇ m or less, and the circuit can be miniaturized.
  • the source electrode, the drain electrode, and the gate electrode are formed by batch photolithography and batch wet etching, the source electrode, the drain electrode, and the gate electrode can be formed even if the substrate is thermally stretched or contracted. It becomes easy to maintain the positional relationship. As a result, it is possible to suppress degradation in the performance of the transistor due to the displacement of the gate electrode with respect to the source electrode and the drain electrode.
  • the thin film transistor of the present invention that can achieve the above object is formed on a base material, a first oxide semiconductor layer formed on one main surface of the base material, and the other main surface of the base material. And a first gate electrode formed on the first oxide semiconductor layer and a first oxide formed on the second oxide semiconductor layer.
  • the base material also serves as a gate insulating film, it is not necessary to separately provide a gate insulating film such as a silicon oxide film, and the thickness of the entire transistor can be suppressed.
  • the thin film transistor of the present invention there is no variation in transistor performance due to the occurrence of pinholes in the gate insulating film and variations in quality such as film thickness.
  • two transistors are arranged in different directions with a base material interposed therebetween. Therefore, the arrangement interval between adjacent transistors can be reduced, and the degree of circuit integration can be increased.
  • first source electrode or the first drain electrode and the second source electrode or the second drain electrode overlap with each other. Since the arrangement interval between adjacent transistors can be further reduced, the degree of circuit integration can be further increased.
  • the conductivity type of the first oxide semiconductor layer and the conductivity type of the second oxide semiconductor layer have opposite polarities, and the first transistor and the second transistor are configured to be complementary.
  • the first transistor and the second transistor can be arranged in a CMOS structure in terms of a metal oxide semiconductor (MOS).
  • MOS metal oxide semiconductor
  • the first drain electrode and the second drain electrode are arranged so as to overlap each other, and a through hole is formed in the base material in a region where the first drain electrode and the second drain electrode overlap, and the first drain electrode and the second drain electrode are formed through the through hole.
  • a drain electrode is preferably connected. Since the first drain electrode and the second drain electrode are arranged so as to overlap the through hole, the arrangement interval between adjacent transistors can be further reduced, and the degree of circuit integration can be further increased. In addition, since the first drain electrode and the second drain electrode are connected in the through hole, the wiring length necessary for connecting the first drain electrode and the second drain electrode can be shortened, and a space for wiring is separately provided. There is no need to secure.
  • the first oxide semiconductor layer or the second oxide semiconductor layer preferably contains In, Ga, Zn, and O.
  • the base material is formed of a polymer film and the thickness of the base material is 0.1 ⁇ m or more and 50 ⁇ m or less. If the base material is a polymer film having a film thickness of 0.1 ⁇ m or more and 50 ⁇ m or less, it becomes easy to handle the base material during production while ensuring the number of carriers that move in the channel region per unit time.
  • the positional relationship among the source electrode, the drain electrode, and the gate electrode can be easily maintained even when the base material is stretched or contracted. As a result, it is possible to suppress degradation in the performance of the transistor due to the positional deviation of the gate electrode with respect to the source electrode and the drain electrode.
  • the channel length can be controlled to 10 ⁇ m or less, and the circuit can be miniaturized.
  • the base material also serves as a gate insulating film, it is not necessary to separately provide a gate insulating film such as a silicon oxide film, and the thickness of the entire transistor can be suppressed.
  • the thin film transistor of the present invention including the first transistor and the second transistor has two transistors arranged in different directions across the base material, the arrangement interval between adjacent transistors can be reduced, and the circuit The degree of integration can be increased.
  • FIG. 1 is a process sectional view of a method of manufacturing a thin film transistor according to an embodiment of the present invention.
  • FIG. 2 is a process cross-sectional view of the thin film transistor manufacturing method according to the embodiment of the present invention.
  • FIG. 3 is a process cross-sectional view of the method of manufacturing the thin film transistor according to the embodiment of the present invention.
  • FIG. 4 is a process sectional view of the method of manufacturing the thin film transistor according to the embodiment of the present invention.
  • FIG. 5 is a process cross-sectional view of the thin film transistor manufacturing method according to the embodiment of the present invention.
  • FIG. 6 is a process cross-sectional view of the method for manufacturing the thin film transistor according to the embodiment of the present invention.
  • FIG. 1 is a process sectional view of a method of manufacturing a thin film transistor according to an embodiment of the present invention.
  • FIG. 2 is a process cross-sectional view of the thin film transistor manufacturing method according to the embodiment of the present invention.
  • FIG. 3 is a
  • FIG. 7 is a process cross-sectional view of the method of manufacturing the thin film transistor according to the embodiment of the present invention.
  • FIG. 8 is a process sectional view of the method of manufacturing the thin film transistor according to the embodiment of the present invention.
  • FIG. 9 is a process cross-sectional view of the method of manufacturing the thin film transistor according to the embodiment of the present invention.
  • FIG. 10 is a sectional view showing another example of the thin film transistor according to the embodiment of the present invention.
  • FIG. 11 is a cross-sectional view showing another example of the thin film transistor according to the embodiment of the present invention.
  • FIG. 12 is a schematic diagram showing a configuration of a CMOS circuit.
  • FIG. 13 is a cross-sectional view showing another example of the thin film transistor according to the embodiment of the present invention.
  • FIG. 14 is a process cross-sectional view of the method for manufacturing the thin film transistor according to the reference example.
  • FIG. 15 is a process cross-sectional view of the method for manufacturing the thin film transistor according to the reference example.
  • FIG. 16 is a process cross-sectional view of the method for manufacturing the thin film transistor according to the reference example.
  • FIG. 17 is a process cross-sectional view of the method for manufacturing the thin film transistor according to the reference example.
  • FIG. 18 is a process cross-sectional view of the method for manufacturing the thin film transistor according to the reference example.
  • FIG. 19 is a process cross-sectional view of the manufacturing method of the thin film transistor according to the reference example.
  • FIG. 20 is a process cross-sectional view of the method for manufacturing the thin film transistor according to the reference example.
  • FIG. 21 is a process cross-sectional view of the manufacturing method of the thin film transistor according to the reference example.
  • the method for producing a thin film transistor of the present invention includes (1) a step of forming an oxide semiconductor layer on one main surface of a substrate, and (2) forming a first conductive layer on the oxide semiconductor layer, A step of forming a second conductive layer on the other main surface, (3) a step of collectively forming a mask layer on the first conductive layer and the second conductive layer, and (4) a first conductive layer.
  • Forming a source electrode and a drain electrode on the oxide semiconductor layer by bringing the first conductive layer and the second conductive layer into contact with an etching solution in a lump and removing a part of the first conductive layer and the second conductive layer.
  • Forming a gate electrode on the other main surface of the substrate includes (1) a step of forming an oxide semiconductor layer on one main surface of a substrate, and (2) forming a first conductive layer on the oxide semiconductor layer, A step of forming a second conductive layer on the other main surface, (3) a step of collectively forming a mask layer on the first conductive
  • the method for producing a thin film transistor of the present invention includes (3) a step of collectively forming a mask layer on the first conductive layer and the second conductive layer. It becomes easy to maintain the positional relationship between the source electrode, the drain electrode, and the gate electrode. As a result, it is possible to suppress degradation in the performance of the transistor due to the positional deviation of the gate electrode with respect to the source electrode and the drain electrode.
  • the thin film transistor of the present invention includes a base material, an oxide semiconductor layer formed on one main surface of the base material, a source electrode formed on the oxide semiconductor layer, and an oxide semiconductor layer And a gate electrode formed on the other main surface of the substrate.
  • the base material also serves as a gate insulating film, it is not necessary to separately provide a gate insulating film such as a silicon oxide film, and the thickness of the entire transistor can be suppressed. Further, there is no variation in transistor performance due to the occurrence of pinholes in the gate insulating film and variations in quality such as film thickness.
  • the thin film transistor of the present invention includes a base material, a first oxide semiconductor layer formed on one main surface of the base material, and a second oxide formed on the other main surface of the base material.
  • a transistor since the base material also serves as a gate insulating film, it is not necessary to separately provide a gate insulating film such as a silicon oxide film, and the thickness of the entire transistor can be suppressed.
  • the thin film transistor of the present invention there is no variation in transistor performance due to the occurrence of pinholes in the gate insulating film and variations in quality such as film thickness.
  • two transistors are arranged in different directions with a base material interposed therebetween. Therefore, the arrangement interval between adjacent transistors can be reduced, and the degree of circuit integration can be increased.
  • the thin film transistor has a thickness direction and a plane direction.
  • the thickness direction of the thin film transistor is a direction in which the oxide semiconductor layer and the conductive layer are stacked on the base material, and corresponds to the vertical direction in the drawing of the present application.
  • the surface direction of the thin film transistor is a direction orthogonal to the thickness direction, and has a vertical direction and a horizontal direction. Note that the left-right direction in the drawing of the present application corresponds to the lateral direction of the surface direction of the thin film transistor.
  • the base material also serves as a gate insulating film.
  • the substrate is preferably formed from a polymer film such as polyethylene naphthalate (PEN), polyethylene terephthalate (PET), polyimide (PI), or the like.
  • PEN polyethylene naphthalate
  • PET polyethylene terephthalate
  • PI polyimide
  • the thickness of the substrate is preferably 0.1 ⁇ m or more and 50 ⁇ m or less, preferably 0.5 ⁇ m or more and 40 ⁇ m or less, and more preferably 1 ⁇ m or more and 30 ⁇ m or less.
  • the oxide semiconductor layer functions as a channel region of the transistor.
  • a ZnO-based, NiO-based, TiO-based, InO-based, SnO-based, InGaO-based, InZnO-based, InGaZnO-based (IGZO), or the like can be used as a material of the oxide semiconductor layer.
  • the oxide semiconductor layer is preferably a layer containing In, Ga, Zn, and O (hereinafter referred to as “IGZO”). Since the electron mobility of IGZO is as high as 10 cm 2 / V ⁇ sec, the processing speed of the transistor can be improved.
  • the first conductive layer and the second conductive layer are for forming respective electrodes such as a gate electrode, a source electrode, a drain electrode, a terminal electrode, and a via electrode constituting the transistor.
  • electrodes such as a gate electrode, a source electrode, a drain electrode, a terminal electrode, and a via electrode constituting the transistor.
  • the details will be described later with reference to an example of a manufacturing method.
  • the first conductive layer and the second conductive layer for example, a conductive material such as Al, Ag, C, Ni, Au, or Cu can be used. Especially, it is preferable that the 1st conductive layer and the 2nd conductive layer are comprised from Cu. This is because Cu has high electrical conductivity, is inexpensive, and has excellent heat resistance.
  • FIG. 1 to 9 are process cross-sectional views illustrating a part of the method of manufacturing the thin film transistor according to the present embodiment.
  • Step of forming an oxide semiconductor layer on one main surface of the base material A polyimide film having a film thickness of 25 ⁇ m is prepared as the base material 2, and on one main surface of the base material 2, as shown in FIG. An oxide semiconductor layer 3 (for example, IGZO) is formed. In FIG. 1, the oxide semiconductor layer 3 is formed on the lower surface of the base material 2 in the thickness direction z.
  • a method for forming the oxide semiconductor layer 3 is not particularly limited, and for example, a vacuum deposition method, a sputtering method, a method of attaching a conductive material formed in a foil shape, or the like can be used.
  • a through hole 11a penetrating the base material 2 and the oxide semiconductor layer 3 in the thickness direction z is formed. Punching, laser processing, or the like can be used to form the through hole 11a.
  • Step of forming a first conductive layer on the oxide semiconductor layer and forming a second conductive layer on the other main surface of the substrate Forming a first conductive layer 4a on the oxide semiconductor layer 3, A second conductive layer 4b is formed on the other main surface of the substrate 2. That is, as shown in FIG. 3, the first conductive layer 4 a is formed below the oxide semiconductor layer 3 in the thickness direction z, and the second conductive layer 4 b is formed above the substrate 2.
  • a vacuum evaporation method or a sputtering method can be used as in the case of forming the oxide semiconductor layer 3 described above.
  • Step of collectively forming a mask layer on the first conductive layer and the second conductive layer As shown in FIG. 4, a mask for determining the formation positions of the gate electrode, the source electrode, and the drain electrode
  • the layers 10a and 10b are collectively formed on the first conductive layer 4a and the second conductive layer 4b, respectively.
  • the mask layer 10 (10a, 10b) is formed as follows.
  • a photosensitive resin such as a dry film resist or a liquid resist is applied on the first conductive layer 4a and the second conductive layer 4b.
  • the photosensitive resin includes a negative type in which the exposed portion is insoluble in the developer and a positive type in which the exposed portion is soluble in the developer.
  • a negative photosensitive resin is taken as an example. explain.
  • a first resist is applied on the first conductive layer 4a, and a second resist is applied on the second conductive layer 4b.
  • a predetermined circuit shape is drawn on the first resist and the second resist by irradiating an electron beam or light (ultraviolet rays) on the first resist and the second resist. At least the shape of the source electrode and the drain electrode is drawn on the first resist, and at least the shape of the gate electrode is drawn on the second resist.
  • the center line C in the left-right direction x of the mask layer 10b for forming the gate electrode is between the source electrode and the drain electrode formed by the mask layer 10a.
  • the region (channel length LC) is preferably located in the central region AC when it is divided into three equal parts in the left-right direction x.
  • the channel length LC is preferably 20 ⁇ m or less, more preferably 15 ⁇ m or less, and even more preferably 10 ⁇ m or less. The shorter the channel length LC, the higher the transistor processing speed.
  • both the first resist and the second resist are exposed at once, whereby the first resist and the second resist are exposed.
  • the circuit shape is transferred and baked.
  • the unexposed portion of each resist is dissolved in the developer.
  • the exposed portions of the first resist and the second resist remain on the first conductive layer 4a and the second conductive layer 4b as the mask layers 10a and 10b.
  • the mask layer 10 can be formed of a dry film resist or a liquid resist, but is preferably formed of a dry film resist. Compared with the case where the mask layer 10 is formed of a liquid resist, it is not necessary to dry the solvent after applying the resist, so that productivity can be improved.
  • a source electrode is formed on the oxide semiconductor layer by bringing the first conductive layer and the second conductive layer into contact with an etching solution in a lump and removing a part of the first conductive layer and the second conductive layer. Forming a drain electrode and forming a gate electrode on the other main surface of the substrate Next, a first conductive layer 4a on which a mask layer 10a is formed and a second conductive layer on which a mask layer 10b is formed 4b is brought into contact with the etching solution all at once. By this operation, as shown in FIG. 5, partial regions of the first conductive layer 4a and the second conductive layer 4b are removed.
  • the mask layers 10a and 10b are removed by bringing the mask layers 10a and 10b into contact with a stripping solution and dissolving them.
  • a thin film transistor in which the source electrode 6 and the drain electrode 7 are formed on the oxide semiconductor layer 3 and the gate electrode 5 is formed on the other main surface of the base 2 can be obtained.
  • the source electrode 6, the drain electrode 7, and the gate electrode 5 are formed by collective photolithography and collective wet etching. For this reason, even if the base material 2 is thermally stretched or thermally contracted, the positional relationship among the source electrode 6, the drain electrode 7, and the gate electrode 5 can be easily maintained. As a result, the performance degradation of the thin film transistor due to the positional deviation of the gate electrode 5 with respect to the source electrode 6 and the drain electrode 7 can be suppressed.
  • the mask layer 10c is formed so as to cover the lower surface of the base material 2 in the thickness direction z.
  • the mask layer 10c can be formed, for example, by printing a resist only on the channel region.
  • the source electrode 6, the drain electrode 7, and the terminal electrode 12a function as a mask.
  • the etching widths of the left end portion of the source electrode 6 and the left end portion of the oxide semiconductor layer 3 can be made uniform.
  • the etching widths of the right end portion of the drain electrode 7 and the right end portion of the oxide semiconductor layer 3 can be made uniform.
  • terminal electrodes 12 a and 12 b and via electrodes (not shown) can be formed on the substrate 2.
  • the mask layer 10c is removed by bringing the mask layer 10c into contact with a stripping solution and dissolving it. Thereby, the thin film transistor 1 (1B) is manufactured.
  • FIGS. 10 to 13 are cross-sectional views of the thin film transistor in the thickness direction z.
  • a thin film transistor 1 (1C) of the present invention shown in FIG. 10 includes a base material 2, a first oxide semiconductor layer 3a formed on one main surface of the base material 2, and the other main surface of the base material 2.
  • a second oxide semiconductor layer 3b formed on the first oxide semiconductor layer 3a; a first gate electrode 5a formed on the first oxide semiconductor layer 3a; and a second oxide semiconductor layer 3b.
  • a first transistor 20 having a first source electrode 6a and a first drain electrode 7a; a second gate electrode 5b formed on the second oxide semiconductor layer 3b; and a first transistor 20 formed on the first oxide semiconductor layer 3a.
  • the second transistor 21 having the second source electrode 6b and the second drain electrode 7b.
  • the first gate electrode 5a of the first transistor 20 is formed between the first source electrode 6a and the first drain electrode 7a, and the second gate electrode 5b of the second transistor 21 is connected to the second source electrode 6b and the second source electrode 6b. It is formed between the two drain electrodes 7b.
  • the second oxide semiconductor layer 3b in which the first source electrode 6a and the first drain electrode 7a are formed that contribute to the operation of the first transistor 20.
  • the first oxide semiconductor layer 3a in which the second source electrode 6b and the second drain electrode 7b are formed contributes to the operation of the second transistor 21.
  • the thin film transistor 1C of the present invention since two transistors are arranged in different directions with the base material 2 interposed therebetween, the arrangement interval between adjacent transistors can be reduced, and the degree of circuit integration is increased. It is what
  • the first gate electrode 5a, the first source electrode 6a, the first drain electrode 7a, the second gate electrode 5b, the second source electrode 6b, and the second drain electrode 7b are batch photolithography and batch wet etching. It is preferable that it is formed by. Even if the substrate 2 is thermally stretched or contracted, the first gate electrode 5a, the first source electrode 6a, the first drain electrode 7a; the second gate electrode 5b, the second source electrode 6b, the second drain electrode 7b; It becomes easy to maintain each positional relationship.
  • a plurality of transistors can be manufactured as in the case of manufacturing one transistor, so that productivity can be improved. it can.
  • the first source electrode 6a or the first drain electrode 7a and the second source electrode 6b or the second drain electrode 7b are arranged to overlap each other.
  • the arrangement interval between adjacent transistors can be further reduced.
  • the first drain electrode 7a and the second source electrode 6b are arranged so as to overlap each other, but the first source electrode 6a and the second source electrode 6b are arranged in accordance with the semiconductor conductivity type and the circuit type.
  • the two source electrodes 6b may be arranged to overlap each other, the first source electrode 6a and the second drain electrode 7b may be arranged to overlap each other, or the first drain electrode 7a and the second drain electrode 7b may overlap each other. May be arranged.
  • the conductivity type of the first oxide semiconductor layer 3a and the conductivity type of the second oxide semiconductor layer 3b have opposite polarities, and the first transistor 20 and the second transistor 21 are configured to be complementary. Thereby, the first transistor 20 and the second transistor 21 can be arranged in a CMOS structure called a metal oxide semiconductor (MOS).
  • MOS metal oxide semiconductor
  • FIG. 12 is a schematic diagram showing the configuration of a CMOS circuit.
  • a CMOS has a circuit configuration in which PMOS and NMOS are paired and the operation characteristics of the PMOS and NMOS are complementarily combined, and can be operated at a low voltage, so that power consumption can be suppressed.
  • G represents a gate
  • S represents a source
  • D represents a drain
  • IN represents an input
  • OUT represents an output.
  • the conductivity type of the first oxide semiconductor layer 3a and the conductivity type of the second oxide semiconductor layer 3b may have opposite polarities.
  • the first oxide semiconductor layer 3a is p-type and the second oxide semiconductor layer 3b is n
  • the first oxide semiconductor layer 3a may be n-type and the second oxide semiconductor layer 3b may be p-type.
  • the first oxide semiconductor layer 3a and the second oxide semiconductor layer 3b are, for example, ZnO-based, NiO-based, TiO-based, InO-based, SnO-based, InGaO-based, and InZnO-based as in the above-described oxide semiconductor layer 3.
  • InGaZnO (IGZO) or the like can be used.
  • the 1st oxide semiconductor layer 3a or the 2nd oxide semiconductor layer 3b is what contains In, Ga, Zn, and O (IGZO). Since the electron mobility of IGZO is as high as 10 cm 2 / V ⁇ sec, the processing speed of the transistor can be improved.
  • IGZO that operates as an n-type transistor can be used for the first oxide semiconductor layer 3a
  • SnO that operates as a p-type transistor can be used for the second oxide semiconductor layer 3b.
  • a thin film transistor can also be configured. That is, as shown in FIG. 13, the thin film transistor 1 (1E) is arranged in a region where the first drain electrode 7a and the second drain electrode 7b overlap each other and the first drain electrode 7a and the second drain electrode 7b overlap each other. It is preferable that a through hole 11b is formed in the thickness direction of the material 2 and the first drain electrode 7a and the second drain electrode 7b are connected through the through hole 11b. The through hole 11b is provided separately from the through hole 11a for conducting the terminal electrodes 12a and 12b.
  • the arrangement interval between the first transistor 20 and the second transistor 21 in the horizontal direction x in FIG. 13 can be reduced.
  • the wiring length for connecting the first drain electrode 5a and the second drain electrode can be shortened. There is no need to secure a separate space for Similar to the through hole 11a for forming the terminal electrode and the via electrode, the through hole 11b can be formed by punching, laser processing, or the like.
  • FIGS. 14 to 21 are process cross-sectional views of a method of manufacturing a thin film transistor according to a reference example.
  • the first conductive layer 4 a is formed on one main surface of the substrate 2.
  • the first conductive layer 4a is formed by a vacuum deposition method or a sputtering method.
  • a mask layer 10a for forming a gate electrode is formed on the first conductive layer 4a.
  • the mask layer 10a is formed by, for example, applying and drying a photoresist on the first conductive layer 4a, transferring the circuit shape to the photoresist using an exposure device, and finally dissolving and removing unnecessary resist with a developer. Formed by.
  • the first conductive layer 4a is etched using an etchant.
  • the mask layer 10a is peeled and removed by bringing the mask layer 10a into contact with a stripping solution and dissolving it. Thereby, as shown in FIG. 16, the gate electrode 5 is formed on one main surface of the substrate 2.
  • a gate insulating film 13 is formed on one main surface of the substrate 2 and the gate electrode 5.
  • the gate insulating film 13 can be formed by using, for example, a spin coating method, a vacuum deposition method, or a sputtering method.
  • a coating method such as a screen printing method or a gravure coater method is used.
  • a die coating method or a spray method can be used.
  • the second conductive layer 4 b is formed on the gate insulating film 13.
  • a vacuum deposition method or a sputtering method can be used similarly to the formation of the first conductive layer 4a.
  • a mask layer 10b for forming a source electrode and a drain electrode is formed on the second conductive layer 4b.
  • the mask layer 10b is formed by applying and drying a photoresist on the second conductive layer 4b, transferring the circuit shape to the photoresist using an exposure apparatus, and finally removing unnecessary resist with a developer. It can be formed by dissolving and removing.
  • the second conductive layer 4b is etched using an etchant.
  • the mask layer 10b is peeled and removed by bringing the mask layer 10b into contact with the stripping solution and dissolving it. Thereby, as shown in FIG. 20, the source electrode 6 and the drain electrode 7 are formed on the gate insulating film 13.
  • the oxide semiconductor layer 3 is formed on the same surface as the source electrode 6 and the drain electrode 7 of the gate insulating film 13.
  • a vacuum vapor deposition method can be used for forming the oxide semiconductor layer 3.
  • the stacking order and the manufacturing method of the thin film transistors according to the reference example are the mask layer 10a for forming the gate electrode 5, and the mask layer for forming the source electrode 6 and the drain electrode 7.
  • the formation of 10b since exposure processing and the like are respectively performed, exposure is performed with the alignment mark as a reference.
  • the alignment accuracy of the apparatus is easily accumulated and the base material is thermally stretched or contracted, the gate electrode is exposed. It is difficult to control the formation positions of the source electrode and the drain electrode.

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Abstract

【課題】性能の低下およびバラツキを抑えることができる薄膜トランジスタの製造方法と、薄膜トランジスタを提供する。 【解決手段】本発明の薄膜トランジスタ１（１Ｂ）の製造方法は、基材２の一方の主面上に酸化物半導体層３を形成する工程と、酸化物半導体層３上に第１導電層を形成し、基材２の他方の主面上に第２導電層を形成する工程と、第１導電層および第２導電層の上にマスク層を一括して形成する工程と、第１導電層と第２導電層を一括してエッチング液に接触させて、第１導電層および第２導電層の一部領域を除去することにより、酸化物半導体層３上にソース電極６とドレイン電極７を形成し、基材２の他方の主面上にゲート電極５を形成する工程と、を含む。

Description

薄膜トランジスタの製造方法、および薄膜トランジスタ
　本発明は、半導体層に酸化物半導体を用いた薄膜トランジスタに関するものである。
　近年、トランジスタの薄型化、フレキシブル化、軽量化等の要望が高まるにつれて、基材材料としてはポリエチレンナフタレート（ＰＥＮ）やポリイミド（ＰＩ）等の高分子フィルムが使用されている。これに伴い、半導体層としては、当該フィルムの耐熱温度以下で成膜が可能な酸化物半導体が用いられている。また、薄膜トランジスタを構成するソース電極、ドレイン電極、ゲート電極の作製には、フォトリソグラフィ法や印刷法が用いられている。
　特許文献１には、ゲート絶縁膜を基板（基材）として用い、各電極や半導体層を印刷法によって形成した薄膜トランジスタが記載されている。
特開２００６－１８６２９４号公報
　トランジスタの製造では成膜や熱処理などの熱プロセスが繰り返し行われる。例えば、スパッタや蒸着などの真空成膜や塗布プロセス後の乾燥のときなどである。このような熱プロセスに伴い、基材が延伸或いは収縮して、基材の寸法が変化することがある。フォトリソグラフィ法でトランジスタを製造するときには、各層の成膜やマスク層を形成するための露光処理等を層ごとに行うため、各層の形成時にそれぞれ熱処理がなされて、基材の寸法が工程毎に変化することがあった。このため、ゲート電極に対するソース電極およびドレイン電極の形成位置を制御するのが困難であった。その結果、設計通りのトランジスタが作製できず、トランジスタの性能にバラツキが生じて製品の歩留まりが悪化することがあった。
　そこで、本発明は、性能の低下およびバラツキを抑えることができる薄膜トランジスタの製造方法と、薄膜トランジスタを提供することを目的とする。
　上記目的を達成し得た本発明の薄膜トランジスタの製造方法は、基材の一方の主面上に酸化物半導体層を形成する工程と、酸化物半導体層上に第１導電層を形成し、基材の他方の主面上に第２導電層を形成する工程と、第１導電層および第２導電層の上にマスク層を一括して形成する工程と、第１導電層と第２導電層を一括してエッチング液に接触させて、第１導電層および第２導電層の一部領域を除去することにより、酸化物半導体層上にソース電極とドレイン電極を形成し、基材の他方の主面上にゲート電極を形成する工程と、を含む点に要旨を有するものである。本発明の薄膜トランジスタの製造方法は、第１導電層および第２導電層の上にマスク層を一括して形成する工程を含んでいるため、基材が熱延伸或いは熱収縮しても、ソース電極、ドレイン電極、ゲート電極の位置関係を維持しやすくなる。その結果、ソース電極およびドレイン電極に対するゲート電極の位置ズレに起因するトランジスタの性能低下を抑えることができる。また、本発明の薄膜トランジスタの製造方法においては、基材がゲート絶縁膜を兼ねているため、シリコン酸化膜等のゲート絶縁膜を別途設ける必要がなく、トランジスタ全体の厚みを抑えることができる。これにより、ゲート絶縁膜のピンホールの発生や膜厚などの品質のバラツキに起因するトランジスタの性能のバラツキが発生しない。さらに、本発明の薄膜トランジスタの製造方法ではフォトリソグラフィ法によってソース電極、ドレイン電極、ゲート電極を形成するため、チャネル長を１０μｍ以下に制御することができ、回路の微細化が可能である。
　本発明の薄膜トランジスタの製造方法は、ソース電極およびドレイン電極を形成した後、ソース電極およびドレイン電極の間を覆うようにマスク層を形成する工程と、酸化物半導体層をエッチング液に接触させて、ソース電極、ドレイン電極およびマスク層に覆われていない酸化物半導体層の領域を除去する工程とをさらに含むことが好ましい。このようにして酸化物半導体層をエッチングすることにより、ソース電極と半導体層のエッチング幅や、ドレイン電極と半導体層のエッチング幅を揃えることができる。また、ソース電極、ドレイン電極とは別に、基材上に端子電極やビア電極を形成することができる。
　本発明の薄膜トランジスタの製造方法において、酸化物半導体層がＩｎ、Ｇａ、Ｚｎ、およびＯを含むものであることが好ましい。酸化物半導体の中でもＩＧＺＯの電子移動度は１０ｃｍ２／Ｖ・ｓｅｃと高いため、トランジスタの処理速度の向上が可能である。
　本発明の薄膜トランジスタの製造方法において、第１導電層および第２導電層が、Ｃｕから構成されていることが好ましい。Ｃｕは高い電気伝導性を有しているとともに、安価であり、耐熱性にも優れているからである。
　本発明の薄膜トランジスタの製造方法において、マスク層がドライフィルムレジストで形成されていることが好ましい。マスク層が液体レジストで形成されている場合と比較して、マスク層がドライフィルムレジストで形成されている場合にはレジストを塗布した後の溶剤乾燥が不要なため、生産性を高めることができる。
　また、上記目的を達成し得た本発明の薄膜トランジスタは、基材と、基材の一方の主面上に形成されている酸化物半導体層と、酸化物半導体層上に形成されているソース電極と、酸化物半導体層上に形成されているドレイン電極と、基材の他方の主面上に形成されているゲート電極と、を有している点を要旨とする。本発明の薄膜トランジスタは、基材がゲート絶縁膜を兼ねているため、シリコン酸化膜等のゲート絶縁膜を別途設ける必要がなく、トランジスタ全体の厚みを抑えることができる。また、ゲート絶縁膜のピンホールの発生や膜厚などの品質のバラツキに起因するトランジスタの性能のバラツキが発生しない。
　本発明の薄膜トランジスタにおいて、酸化物半導体層がＩｎ、Ｇａ、Ｚｎ、およびＯを含むものであることが好ましい。
　ソース電極と、ドレイン電極と、ゲート電極が一括したフォトリソグラフィおよび一括したウェットエッチングにより形成されていることが好ましい。本発明の薄膜トランジスタの製造方法ではフォトリソグラフィ法によってソース電極、ドレイン電極、ゲート電極が形成されているため、チャネル長を１０μｍ以下に制御することができ、回路の微細化が可能である。また、ソース電極と、ドレイン電極と、ゲート電極が一括したフォトリソグラフィおよび一括したウェットエッチングにより形成されているため、基材が熱延伸或いは熱収縮しても、ソース電極、ドレイン電極、ゲート電極の位置関係を維持しやすくなる。その結果、ソース電極およびドレイン電極に対するゲート電極の位置ズレに起因するトランジスタの性能低下を抑えることができる。
　さらに、上記目的を達成し得た本発明の薄膜トランジスタは、基材と、基材の一方の主面上に形成されている第１酸化物半導体層と、基材の他方の主面上に形成されている第２酸化物半導体層と、を有する薄膜トランジスタであって、第１酸化物半導体層上に形成されている第１ゲート電極と、第２酸化物半導体層上に形成されている第１ソース電極と第１ドレイン電極を有する第１トランジスタと；第２酸化物半導体層上に形成されている第２ゲート電極と、第１酸化物半導体層上に形成されている第２ソース電極と第２ドレイン電極を有する第２トランジスタと；を含むことを要旨とする。本発明の薄膜トランジスタは、基材がゲート絶縁膜を兼ねているため、シリコン酸化膜等のゲート絶縁膜を別途設ける必要がなく、トランジスタ全体の厚みを抑えることができる。また、ゲート絶縁膜のピンホールの発生や膜厚などの品質のバラツキに起因するトランジスタの性能のバラツキが発生しない。本発明の薄膜トランジスタは、基材を挟んで互いに異なる向きに２つのトランジスタが配置されているため、隣り合うトランジスタ同士の配置間隔を狭めることができ、回路の集積度を高められる。
　第１ソース電極または第１ドレイン電極と、第２ソース電極または第２ドレイン電極が重なって配置されていることが好ましい。隣り合うトランジスタ同士の配置間隔をさらに狭めることができるため、回路の集積度をより一層高められる。
　第１酸化物半導体層の導電型と第２酸化物半導体層の導電型とは反対極性であり、第１トランジスタと第２トランジスタは相補型に構成されていることが好ましい。これにより、第１トランジスタと第２トランジスタを、金属酸化物半導体（ＭＯＳ）でいうところのＣＭＯＳ構造に配置することが可能である。
　第１ドレイン電極と第２ドレイン電極が重なって配置され、第１ドレイン電極と第２ドレイン電極が重なる領域において、基材に貫通孔が形成されており、貫通孔を通じて第１ドレイン電極と第２ドレイン電極が接続されていることが好ましい。第１ドレイン電極と第２ドレイン電極が貫通孔と重なって配置されているため、隣り合うトランジスタ同士の配置間隔をさらに狭めることができ、回路の集積度をより一層高められる。また、貫通孔において、第１ドレイン電極と第２ドレイン電極が接続されているため、第１ドレイン電極と第２ドレイン電極の接続に必要な配線長を短くできるとともに、配線のための空間を別途確保する必要がない。
　第１酸化物半導体層または第２酸化物半導体層がＩｎ、Ｇａ、Ｚｎ、およびＯを含むものであることが好ましい。
　基材が高分子フィルムから形成されており、基材の厚みが０．１μｍ以上５０μｍ以下であることが好ましい。基材が膜厚０．１μｍ以上５０μｍ以下の高分子フィルムであれば、単位時間当たりにチャネル領域を移動するキャリア数を確保しつつ、製造時に基材を取り扱いやすくなる。
　本発明の薄膜トランジスタの製造方法では、基材が熱延伸或いは熱収縮しても、ソース電極、ドレイン電極、ゲート電極の位置関係を維持しやすくなる。その結果、ソース電極およびドレイン電極に対するゲート電極の位置ズレに起因するトランジスタの性能低下を抑えることができる。また、本発明の薄膜トランジスタの製造方法は、チャネル長を１０μｍ以下に制御することができ、回路の微細化が可能である。
　本発明の薄膜トランジスタの製造方法および薄膜トランジスタは、基材がゲート絶縁膜を兼ねているため、シリコン酸化膜等のゲート絶縁膜を別途設ける必要がなく、トランジスタ全体の厚みを抑えることができる。これにより、ゲート絶縁膜のピンホールの発生や膜厚などの品質のバラツキに起因するトランジスタの性能のバラツキが発生しない。
　さらに、第１トランジスタおよび第２トランジスタを含む本発明の薄膜トランジスタは基材を挟んで互いに異なる向きに２つのトランジスタが配置されているため、隣り合うトランジスタ同士の配置間隔を狭めることができ、回路の集積度を高められる。
図１は、本発明の実施の形態にかかる薄膜トランジスタの製造方法の工程断面図である。 図２は、本発明の実施の形態にかかる薄膜トランジスタの製造方法の工程断面図である。 図３は、本発明の実施の形態にかかる薄膜トランジスタの製造方法の工程断面図である。 図４は、本発明の実施の形態にかかる薄膜トランジスタの製造方法の工程断面図である。 図５は、本発明の実施の形態にかかる薄膜トランジスタの製造方法の工程断面図である。 図６は、本発明の実施の形態にかかる薄膜トランジスタの製造方法の工程断面図である。 図７は、本発明の実施の形態にかかる薄膜トランジスタの製造方法の工程断面図である。 図８は、本発明の実施の形態にかかる薄膜トランジスタの製造方法の工程断面図である。 図９は、本発明の実施の形態にかかる薄膜トランジスタの製造方法の工程断面図である。 図１０は、本発明の実施の形態にかかる薄膜トランジスタの他の例を示す断面図である。 図１１は、本発明の実施の形態にかかる薄膜トランジスタの他の例を示す断面図である。 図１２は、ＣＭＯＳ回路の構成を示す模式図である。 図１３は、本発明の実施の形態にかかる薄膜トランジスタの他の例を示す断面図である。 図１４は、参考例にかかる薄膜トランジスタの製造方法の工程断面図である。 図１５は、参考例にかかる薄膜トランジスタの製造方法の工程断面図である。 図１６は、参考例にかかる薄膜トランジスタの製造方法の工程断面図である。 図１７は、参考例にかかる薄膜トランジスタの製造方法の工程断面図である。 図１８は、参考例にかかる薄膜トランジスタの製造方法の工程断面図である。 図１９は、参考例にかかる薄膜トランジスタの製造方法の工程断面図である。 図２０は、参考例にかかる薄膜トランジスタの製造方法の工程断面図である。 図２１は、参考例にかかる薄膜トランジスタの製造方法の工程断面図である。
　以下、実施の形態に基づき本発明をより具体的に説明するが、本発明はもとより下記実施の形態によって制限を受けるものではなく、前・後記の趣旨に適合し得る範囲で変更を加えて実施することも勿論可能であり、それらはいずれも本発明の技術的範囲に包含される。また、図面における種々部材の寸法比は、本発明の特徴を理解に資することを優先しているため、実際の寸法比とは異なる場合がある。
　本発明の薄膜トランジスタの製造方法は、（１）基材の一方の主面上に酸化物半導体層を形成する工程と、（２）酸化物半導体層上に第１導電層を形成し、基材の他方の主面上に第２導電層を形成する工程と、（３）第１導電層および第２導電層の上にマスク層を一括して形成する工程と、（４）第１導電層と第２導電層を一括してエッチング液に接触させて、第１導電層および第２導電層の一部領域を除去することにより、酸化物半導体層上にソース電極とドレイン電極を形成し、基材の他方の主面上にゲート電極を形成する工程と、を含むものである。本発明の薄膜トランジスタの製造方法は、（３）第１導電層および第２導電層の上にマスク層を一括して形成する工程を含んでいるため、基材が熱延伸或いは熱収縮しても、ソース電極、ドレイン電極、ゲート電極の位置関係を維持しやすくなる。その結果、ソース電極およびドレイン電極に対するゲート電極の位置ズレに起因するトランジスタの性能低下を抑えることができる。
　また、本発明の薄膜トランジスタは、基材と、基材の一方の主面上に形成されている酸化物半導体層と、酸化物半導体層上に形成されているソース電極と、酸化物半導体層上に形成されているドレイン電極と、基材の他方の主面上に形成されているゲート電極と、を有している。本発明の薄膜トランジスタは、基材がゲート絶縁膜を兼ねているため、シリコン酸化膜等のゲート絶縁膜を別途設ける必要がなく、トランジスタ全体の厚みを抑えることができる。また、ゲート絶縁膜のピンホールの発生や膜厚などの品質のバラツキに起因するトランジスタの性能のバラツキが発生しない。
　さらに、本発明の薄膜トランジスタは、基材と、基材の一方の主面上に形成されている第１酸化物半導体層と、基材の他方の主面上に形成されている第２酸化物半導体層と、を有する薄膜トランジスタであって、第１酸化物半導体層上に形成されている第１ゲート電極と、第２酸化物半導体層上に形成されている第１ソース電極と第１ドレイン電極を有する第１トランジスタと；第２酸化物半導体層上に形成されている第２ゲート電極と、第１酸化物半導体層上に形成されている第２ソース電極と第２ドレイン電極を有する第２トランジスタと；を含むものである。本発明の薄膜トランジスタは、基材がゲート絶縁膜を兼ねているため、シリコン酸化膜等のゲート絶縁膜を別途設ける必要がなく、トランジスタ全体の厚みを抑えることができる。また、ゲート絶縁膜のピンホールの発生や膜厚などの品質のバラツキに起因するトランジスタの性能のバラツキが発生しない。本発明の薄膜トランジスタは、基材を挟んで互いに異なる向きに２つのトランジスタが配置されているため、隣り合うトランジスタ同士の配置間隔を狭めることができ、回路の集積度を高められる。
　本発明において、薄膜トランジスタは厚み方向と面方向を有する。薄膜トランジスタの厚み方向は、基材上に酸化物半導体層や導電層が積層される方向であり、本願の図の上下方向に相当する。薄膜トランジスタの面方向は、厚み方向と直交する方向であり、縦方向と横方向を有している。なお、本願の図の左右方向は、薄膜トランジスタの面方向のうち、横方向に相当する。
　基材は、ゲート絶縁膜を兼ねている。基材は、ポリエチレンナフタレート（ＰＥＮ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリイミド（ＰＩ）等の高分子フィルムから形成されることが好ましい。基材の膜厚が大きすぎると単位時間当たりにソース電極とドレイン電極の間を移動するキャリア数が減少する。他方、基材の膜厚が小さすぎると、トランジスタの製造時に基材が折れたり、壊れたりするなどして、基材が取り扱いにくくなる。以上のことから、基材の厚みは０．１μｍ以上５０μｍ以下であることが好ましく、０．５μｍ以上４０μｍ以下であることが好ましく、１μｍ以上３０μｍ以下であることがより好ましい。
　酸化物半導体層は、トランジスタのチャネル領域として機能する。酸化物半導体層の材料としては、例えば、ＺｎＯ系、ＮｉＯ系、ＴｉＯ系、ＩｎＯ系、ＳｎＯ系、ＩｎＧａＯ系、ＩｎＺｎＯ系、ＩｎＧａＺｎＯ系（ＩＧＺＯ）等を用いることができる。中でも、酸化物半導体層は、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含むもの（以下、「ＩＧＺＯ」と記載する）であることが好ましい。ＩＧＺＯの電子移動度は１０ｃｍ２／Ｖ・ｓｅｃと高いため、トランジスタの処理速度の向上が可能である。
　第１導電層と第２導電層は、トランジスタを構成するゲート電極、ソース電極、ドレイン電極、端子電極、ビア電極等の各電極を形成するためのものである。詳細は製造方法の例を挙げて後述するが、第１導電層および第２導電層の一部の領域をマスク層によって覆い、第１導電層および第２導電層をエッチング液に接触させることにより、各電極を形成することができる。
　第１導電層と第２導電層は、例えば、Ａｌ、Ａｇ、Ｃ、Ｎｉ、Ａｕ、Ｃｕ等の導電性材料を用いることができる。中でも、第１導電層および第２導電層は、Ｃｕから構成されていることが好ましい。Ｃｕは高い電気伝導性を有しているとともに、安価であり、耐熱性にも優れているからである。
　以下、本実施の形態に係る薄膜トランジスタの製造方法の好ましい例について、図面を用いて詳細に説明する。図１～図９は、本実施の形態に係る薄膜トランジスタの製造方法の一部を示す工程断面図である。
（１）基材の一方の主面上に酸化物半導体層を形成する工程
　膜厚２５μｍのポリイミドフィルムを基材２として準備し、図１に示すように、基材２の一方の主面上に酸化物半導体層３（例えばＩＧＺＯ）を形成する。図１においては、基材２の厚み方向ｚの下側の面上に酸化物半導体層３が形成されている。酸化物半導体層３を成膜する方法は特に限定されず、例えば、真空蒸着法、スパッタリング法、箔状に形成された導電性材料を貼り付ける方法等を用いることができる。
　次に、端子電極やビア電極を形成するために、図２に示すように、基材２および酸化物半導体層３を厚み方向ｚに貫通する貫通孔１１ａを形成する。貫通孔１１ａの形成には、パンチング、レーザー加工等を用いることができる。
（２）酸化物半導体層上に第１導電層を形成し、基材の他方の主面上に第２導電層を形成する工程
　酸化物半導体層３上に第１導電層４ａを形成し、基材２の他方の主面上に第２導電層４ｂを形成する。すなわち、図３に示すように、厚み方向ｚにおいて酸化物半導体層３の下側に第１導電層４ａが形成され、基材２の上側に第２導電層４ｂが形成される。第１導電層４ａと第２導電層４ｂの形成方法は、上述した酸化物半導体層３の成膜と同様に、例えば、真空蒸着法やスパッタリング法を用いることができる。
（３）第１導電層および第２導電層の上にマスク層を一括して形成する工程
　図４に示すように、ゲート電極、ソース電極、ドレイン電極の各電極の形成位置を決めるためのマスク層１０ａ、１０ｂをそれぞれ第１導電層４ａ、第２導電層４ｂの上に一括して形成する。
　具体的には、マスク層１０（１０ａ、１０ｂ）の形成は次のように行う。第１導電層４ａおよび第２導電層４ｂの上に、ドライフィルムレジストや液体レジスト等の感光性樹脂を塗布する。感光性樹脂には、露光部分が現像液に対して不溶性となるネガ型と、露光部分が現像液に対して可溶性となるポジ型があるが、以下ではネガ型の感光性樹脂を例にして説明する。第１導電層４ａの上には第１レジストが塗布され、第２導電層４ｂの上には第２レジストが塗布される。第１レジスト、第２レジストの上から電子ビームや光（紫外線）を照射して、第１レジストおよび第２レジストに所定の回路形状を描画する。第１レジストには、少なくともソース電極とドレイン電極の形状が描画され、第２レジストには少なくともゲート電極の形状が描画される。
　トランジスタの性能低下を抑止するために、図４に示すように、ゲート電極を形成する
ためのマスク層１０ｂの左右方向ｘにおける中心線Ｃが、マスク層１０ａが形成するソー
ス電極とドレイン電極の間の領域（チャネル長ＬＣ）を左右方向ｘに三等分割した場合の
中央領域ＡＣに位置していることが好ましい。
　チャネル長ＬＣは２０μｍ以下であることが好ましく、１５μｍ以下であることがより好ましく、１０μｍ以下であることがさらに好ましい。チャネル長ＬＣが短いほど、トランジスタの処理速度を高めることができる。
　基材２の両面から一括して露光可能な露光装置（図示していない）を用いて、第１レジストと、第２レジストの両方を一括して露光することによって、第１レジストと第２レジストに対して回路形状の転写、焼き付けを行う。
　第１レジストと第２レジストに現像液を接触させることによって、各レジストの未露光部分は現像液に対して溶解する。その結果、第１レジストと第２レジストの露光部分がマスク層１０ａ、１０ｂとして第１導電層４ａおよび第２導電層４ｂ上に残る。
　マスク層１０は、ドライフィルムレジストや液体レジストで形成することができるが、ドライフィルムレジストで形成されていることが好ましい。マスク層１０が液体レジストで形成されている場合と比較して、レジストを塗布した後の溶剤乾燥が不要なため、生産性を高めることができる。
（４）第１導電層と第２導電層を一括してエッチング液に接触させて、第１導電層および第２導電層の一部領域を除去することにより、酸化物半導体層上にソース電極とドレイン電極を形成し、基材の他方の主面上にゲート電極を形成する工程
　次に、マスク層１０ａが形成された第１導電層４ａと、マスク層１０ｂが形成された第２導電層４ｂを一括してエッチング液に接触させる。この操作によって、図５に示すように、第１導電層４ａおよび第２導電層４ｂの一部領域が除去される。
　図６に示すように、マスク層１０ａ、１０ｂを剥離液に接触させて溶解することにより、マスク層１０ａ、１０ｂを除去する。酸化物半導体層３上にソース電極６とドレイン電極７が形成され、基材２の他方の主面上にはゲート電極５が形成された薄膜トランジスタを得ることができる。
　すなわち、図６に示すように、本発明の薄膜トランジスタ１（１Ａ）は、ソース電極６と、ドレイン電極７と、ゲート電極５が一括したフォトリソグラフィおよび一括したウェットエッチングにより形成されている。このため、基材２が熱延伸或いは熱収縮しても、ソース電極６、ドレイン電極７、ゲート電極５の位置関係を維持しやすくなる。その結果、ソース電極６およびドレイン電極７に対するゲート電極５の位置ズレに起因する薄膜トランジスタの性能低下を抑えることができる。
（５）ソース電極およびドレイン電極を形成した後、ソース電極およびドレイン電極の間を覆うようにマスク層を形成する工程
　図７に示すように、チャネル領域として機能する酸化物半導体層３の一部の領域がエッチングされるのを防ぐために、基材２の厚み方向ｚの下側面を覆うようにマスク層１０ｃを形成する。マスク層１０ｃの形成は、例えばチャネル領域のみにレジストを印刷することにより行うことができる。このように形成されたマスク層１０ｃに加えて、ソース電極６、ドレイン電極７、端子電極１２ａがマスクとして機能する。
（６）酸化物半導体層をエッチング液に接触させて、ソース電極、ドレイン電極およびマスク層に覆われていない酸化物半導体層の領域を除去する工程
　図８に示すように、酸化物半導体層３をエッチング液に接触させて、マスク層１０ｃとソース電極６およびドレイン電極７に覆われていない酸化物半導体層３の領域を除去する。これにより、左右方向ｘにおいて、ソース電極６の左側端部と酸化物半導体層３の左側端部のエッチング幅を揃えることができる。また、左右方向ｘにおいて、ドレイン電極７の右側端部と酸化物半導体層３の右側端部のエッチング幅を揃えることができる。これにより、ソース電極６、ドレイン電極７とは別に、基材２上に端子電極１２ａ、１２ｂやビア電極（図示されていない）を形成することができる。
　図９に示すように、マスク層１０ｃを剥離液に接触させて溶解することにより、マスク層１０ｃを除去する。これにより、薄膜トランジスタ１（１Ｂ）が製造される。
　次に、図９に示した薄膜トランジスタとは異なる態様の薄膜トランジスタについて、図１０～図１３を参照しながら説明する。なお図１０～図１３の説明において、上記の説明と重複する部分は説明を省略する。図１０、図１１、図１３は、薄膜トランジスタの厚み方向ｚの断面図を表す。
　図１０に示す本発明の薄膜トランジスタ１（１Ｃ）は、基材２と、基材２の一方の主面上に形成されている第１酸化物半導体層３ａと、基材２の他方の主面上に形成されている第２酸化物半導体層３ｂとを有し、第１酸化物半導体層３ａ上に形成されている第１ゲート電極５ａと、第２酸化物半導体層３ｂ上に形成されている第１ソース電極６ａと第１ドレイン電極７ａを有する第１トランジスタ２０と；第２酸化物半導体層３ｂ上に形成されている第２ゲート電極５ｂと、第１酸化物半導体層３ａ上に形成されている第２ソース電極６ｂと第２ドレイン電極７ｂを有する第２トランジスタ２１と；を含むものである。
　第１トランジスタ２０の第１ゲート電極５ａは、第１ソース電極６ａと第１ドレイン電極７ａの間に形成されており、第２トランジスタ２１の第２ゲート電極５ｂは、第２ソース電極６ｂと第２ドレイン電極７ｂの間に形成されている。
　第１トランジスタ２０の動作に寄与するのは、第１ソース電極６ａおよび第１ドレイン電極７ａが形成されている第２酸化物半導体層３ｂである。他方、第２トランジスタ２１の動作に寄与するのは、第２ソース電極６ｂおよび第２ドレイン電極７ｂが形成されている第１酸化物半導体層３ａである。
　このように、本発明の薄膜トランジスタ１Ｃは、基材２を挟んで互いに異なる向きに２つのトランジスタが配置されているため、隣り合うトランジスタ同士の配置間隔を狭めることができ、回路の集積度を高められるものである。
　薄膜トランジスタ１Ｃは、第１ゲート電極５ａ、第１ソース電極６ａ、第１ドレイン電極７ａ、第２ゲート電極５ｂ、第２ソース電極６ｂ、第２ドレイン電極７ｂが、一括したフォトリソグラフィおよび一括したウェットエッチングにより形成されていることが好ましい。基材２が熱延伸或いは熱収縮しても、第１ゲート電極５ａ、第１ソース電極６ａ、第１ドレイン電極７ａ；第２ゲート電極５ｂ、第２ソース電極６ｂ、第２ドレイン電極７ｂ；の位置関係をそれぞれ維持しやすくなる。その結果、第１ソース電極６ａおよび第１ドレイン電極７ａに対する第１ゲート電極５ａの位置ズレや、第２ソース電極６ｂおよび第２ドレイン電極７ｂに対する第２ゲート電極５ｂの位置ズレに起因するトランジスタの性能低下を抑えることができる。
　本発明では、フォトリソグラフィ法でマスク層１０に描画される回路形状を変更することによって、１つのトランジスタを作製する場合と同様に複数のトランジスタを作製することができるため、生産性を高めることができる。
　回路の集積度をより一層高めるために、第１ソース電極６ａまたは第１ドレイン電極７ａと、第２ソース電極６ｂまたは第２ドレイン電極７ｂが重なって配置されていることが好ましい。このように２つのトランジスタを構成することにより、隣り合うトランジスタ同士の配置間隔をさらに狭めることができる。図１１に示す薄膜トランジスタ１（１Ｄ）では、第１ドレイン電極７ａと第２ソース電極６ｂが重なって配置されているが、半導体の導電型や回路の種類に応じて、第１ソース電極６ａと第２ソース電極６ｂが重なって配置されていてもよいし、第１ソース電極６ａと第２ドレイン電極７ｂが重なって配置されていてもよいし、第１ドレイン電極７ａと第２ドレイン電極７ｂが重なって配置されていてもよい。
　第１酸化物半導体層３ａの導電型と第２酸化物半導体層３ｂの導電型とは反対極性であり、第１トランジスタ２０と第２トランジスタ２１は相補型に構成されていることが好ましい。これにより、第１トランジスタ２０と第２トランジスタ２１を、金属酸化物半導体（ＭＯＳ）でいうところのＣＭＯＳ構造に配置することが可能である。
　図１２はＣＭＯＳ回路の構成を示す模式図である。ＣＭＯＳはＰＭＯＳとＮＭＯＳを一対とし、ＰＭＯＳとＮＭＯＳの動作特性を相補的に組み合わせた回路構成であり、低電圧で動作が可能であることから消費電力を抑制できるという特徴を有している。図９において、Ｇはゲート、Ｓはソース、Ｄはドレイン、ＩＮは入力、ＯＵＴは出力を示している。
　第１酸化物半導体層３ａの導電型と第２酸化物半導体層３ｂの導電型は反対極性であればよく、第１酸化物半導体層３ａをｐ型にして第２酸化物半導体層３ｂをｎ型にしてもよいし、第１酸化物半導体層３ａをｎ型にして第２酸化物半導体層３ｂをｐ型にしてもよい。
　第１酸化物半導体層３ａおよび第２酸化物半導体層３ｂは、上述した酸化物半導体層３と同様に、例えば、ＺｎＯ系、ＮｉＯ系、ＴｉＯ系、ＩｎＯ系、ＳｎＯ系、ＩｎＧａＯ系、ＩｎＺｎＯ系、ＩｎＧａＺｎＯ系（ＩＧＺＯ）等を用いることができる。中でも、第１酸化物半導体層３ａまたは第２酸化物半導体層３ｂは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含むもの（ＩＧＺＯ）であることが好ましい。ＩＧＺＯの電子移動度は１０ｃｍ２／Ｖ・ｓｅｃと高いため、トランジスタの処理速度の向上が可能である。
　例えば、第１酸化物半導体層３ａにはｎ型トランジスタとして作動するＩＧＺＯを用い、第２酸化物半導体層３ｂにはｐ型トランジスタとして作動するＳｎＯを用いることができる。
　第１酸化物半導体層３ａの導電型と第２酸化物半導体層３ｂの導電型とは反対極性であり、第１トランジスタ２０と第２トランジスタ２１が相補型に構成されている場合、次のように薄膜トランジスタを構成することもできる。すなわち、図１３に示すように、薄膜トランジスタ１（１Ｅ）は、第１ドレイン電極７ａと第２ドレイン電極７ｂが重なって配置され、第１ドレイン電極７ａと第２ドレイン電極７ｂが重なる領域において、基材２の厚み方向に貫通孔１１ｂが形成されており、貫通孔１１ｂを通じて第１ドレイン電極７ａと第２ドレイン電極７ｂが接続されていることが好ましい。なお、貫通孔１１ｂは、端子電極１２ａ、１２ｂを導通するための貫通孔１１ａとは別に設けられる。第１ドレイン電極７ａと第２ドレイン電極７ｂが重なって配置されることによって、図１３の左右方向ｘにおける第１トランジスタ２０と第２トランジスタ２１の配置間隔を狭めることができる。また、貫通孔１１ｂを通じて、第１ドレイン電極５ａと第２ドレイン電極５ｂが接続されているため、第１ドレイン電極５ａと第２ドレイン電極を接続するための配線長を短くすることができ、配線のための空間を別途確保する必要もない。なお、端子電極やビア電極を形成するための貫通孔１１ａと同様に、貫通孔１１ｂは、パンチング、レーザー加工等により形成することができる。
（参考例）
　参考として、基材の一方の主面上に各層を形成する場合の薄膜トランジスタの製造方法について、図１４～図２１を用いて説明する。図１４～図２１は、参考例にかかる薄膜トランジスタの製造方法の工程断面図である。図１４には、基材２の一方の主面上に第１導電層４ａが形成されている。第１導電層４ａの形成は、真空蒸着法やスパッタリング法によって行われる。
　図１５に示すように、第１導電層４ａ上には、ゲート電極を形成するためのマスク層１０ａが形成されている。マスク層１０ａは、例えば、第１導電層４ａ上にフォトレジストを塗布・乾燥後に、露光装置を用いてフォトレジストに回路形状を転写し、最後に不要なレジストを現像液で溶解して除去することによって形成される。
　第１導電層４ａ上にマスク層１０ａが配された状態で、エッチング液を用いて、第１導電層４ａのエッチングを行う。次いで、マスク層１０ａを剥離液に接触させて溶解することにより、マスク層１０ａを剥離して除去する。これにより、図１６に示すように、基材２の一方の主面上にゲート電極５が形成される。
　図１７に示すように、基材２およびゲート電極５の一方の主面上に、ゲート絶縁膜１３が形成される。ゲート絶縁膜１３の形成は、例えばスピンコート法、真空蒸着法、スパッタリング法を用いることができ、また、薄膜トランジスタをロールｔｏロールにより形成する場合は、塗布法である、スクリーン印刷法、グラビアコーター法、ダイコート法、スプレー法を用いることができる。
　図１８に示すように、ゲート絶縁膜１３上に、第２導電層４ｂを形成する。第２導電層４ｂの形成は、第１導電層４ａの形成と同様に、真空蒸着法やスパッタリング法を用いることができる。
　図１９に示すように、第２導電層４ｂ上に、ソース電極およびドレイン電極を形成するためのマスク層１０ｂが形成されている。マスク層１０ｂは、マスク層１０ａと同様に、第２導電層４ｂ上にフォトレジストを塗布・乾燥後に、露光装置を用いてフォトレジストに回路形状を転写し、最後に不要なレジストを現像液で溶解して除去することによって形成することができる。
　第２導電層４ｂ上にマスク層１０ｂが配された状態で、エッチング液を用いて、第２導電層４ｂのエッチングを行う。次いで、マスク層１０ｂを剥離液に接触させて溶解することにより、マスク層１０ｂを剥離して除去する。これにより、図２０に示すように、ゲート絶縁膜１３上にソース電極６およびドレイン電極７が形成される。
　最後に、図２１に示すように、ゲート絶縁膜１３のソース電極６およびドレイン電極７と同一面上に酸化物半導体層３が形成される。酸化物半導体層３の形成には、真空蒸着法を用いることができる。
　本発明の実施の形態と比べて、参考例にかかる薄膜トランジスタの積層順および製造方法は、ゲート電極５を形成するためのマスク層１０ａと、ソース電極６およびドレイン電極７を形成するためのマスク層１０ｂの形成に際して、露光処理等がそれぞれ行われるため、アライメントマークを基準として露光するが、装置の合わせ精度のずれが蓄積されやすく、また基材が熱延伸或いは熱収縮した場合に、ゲート電極に対するソース電極およびドレイン電極の形成位置を制御するのが困難である。
１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ：薄膜トランジスタ
２：基材
３：酸化物半導体層
３ａ：第１酸化物半導体層
３ｂ：第２酸化物半導体層
４ａ：第１導電層
４ｂ：第２導電層
５：ゲート電極
５ａ：第１ゲート電極
５ｂ：第２ゲート電極
６：ソース電極
６ａ：第１ソース電極
６ｂ：第２ソース電極
７：ドレイン電極
７ａ：第１ドレイン電極
７ｂ：第２ドレイン電極
８：ソース・ドレイン電極
１０、１０ａ、１０ｂ、１０ｃ：マスク層
１１ａ、１１ｂ：貫通孔
１２ａ、１２ｂ：端子電極
２０：第１トランジスタ
２１：第２トランジスタ

Claims (14)

  1. 　基材の一方の主面上に酸化物半導体層を形成する工程と、
    　前記酸化物半導体層上に第１導電層を形成し、前記基材の他方の主面上に第２導電層を形成する工程と、
    　前記第１導電層および前記第２導電層の上にマスク層を一括して形成する工程と、
    　前記第１導電層と前記第２導電層を一括してエッチング液に接触させて、前記第１導電層および前記第２導電層の一部領域を除去することにより、前記酸化物半導体層上にソース電極とドレイン電極を形成し、前記基材の他方の主面上にゲート電極を形成する工程と、を含むことを特徴とする薄膜トランジスタの製造方法。
  2. 　前記ソース電極および前記ドレイン電極を形成した後、該ソース電極および前記ドレイン電極の間を覆うようにマスク層を形成する工程と、
    　前記酸化物半導体層をエッチング液に接触させて、前記ソース電極、前記ドレイン電極およびマスク層に覆われていない前記酸化物半導体層の領域を除去する工程と、をさらに含む請求項１に記載の薄膜トランジスタの製造方法。
  3. 　前記酸化物半導体層がＩｎ、Ｇａ、Ｚｎ、およびＯを含むものである請求項１または２に記載の薄膜トランジスタの製造方法。
  4. 　前記第１導電層および前記第２導電層が、Ｃｕから構成されている請求項１～３のいずれか一項に記載の薄膜トランジスタの製造方法。
  5. 　前記マスク層がドライフィルムレジストで形成されている請求項１～４のいずれか一項に記載の薄膜トランジスタの製造方法。
  6. 　基材と、
    　該基材の一方の主面上に形成されている酸化物半導体層と、
    　前記酸化物半導体層上に形成されているソース電極と、
    　前記酸化物半導体層上に形成されているドレイン電極と、
    　前記基材の他方の主面上に形成されているゲート電極と、を有していることを特徴とする薄膜トランジスタ。
  7. 　前記酸化物半導体層がＩｎ、Ｇａ、Ｚｎ、およびＯとを含むものである請求項６に記載の薄膜トランジスタ。
  8. 　前記ソース電極と、前記ドレイン電極と、前記ゲート電極が一括したフォトリソグラフィおよび一括したウェットエッチングにより形成されている請求項６または７に記載の薄膜トランジスタ。
  9. 　基材と、
    　該基材の一方の主面上に形成されている第１酸化物半導体層と、
    　前基材の他方の主面上に形成されている第２酸化物半導体層と、を有する薄膜トランジスタであって、
    　前記第１酸化物半導体層上に形成されている第１ゲート電極と、
    　前記第２酸化物半導体層上に形成されている第１ソース電極と第１ドレイン電極を有する第１トランジスタと；
    　前記第２酸化物半導体層上に形成されている第２ゲート電極と、
    　前記第１酸化物半導体層上に形成されている第２ソース電極と第２ドレイン電極を有する第２トランジスタと；を含むことを特徴とする薄膜トランジスタ。
  10. 　前記第１ソース電極または前記第１ドレイン電極と、前記第２ソース電極または前記第２ドレイン電極が重なって配置されている請求項９に記載の薄膜トランジスタ。
  11. 　前記第１酸化物半導体層の導電型と前記第２酸化物半導体層の導電型とは反対極性であり、前記第１トランジスタと前記第２トランジスタは相補型に構成されている請求項９または１０に記載の薄膜トランジスタ。
  12. 　前記第１ドレイン電極と前記第２ドレイン電極が重なって配置され、前記第１ドレイン電極と前記第２ドレイン電極が重なる領域において、前記基材に貫通孔が形成されており、該貫通孔を通じて前記第１ドレイン電極と前記第２ドレイン電極が接続されている請求項１１に記載の薄膜トランジスタ。
  13. 　前記第１酸化物半導体層または前記第２酸化物半導体層がＩｎ、Ｇａ、Ｚｎ、およびＯを含むものである請求項９～１２のいずれか一項に記載の薄膜トランジスタ。
  14. 　前記基材が高分子フィルムから形成されており、前記基材の厚みが０．１μｍ以上５０μｍ以下である請求項６～１３のいずれか一項に記載の薄膜トランジスタ。
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* Cited by examiner, † Cited by third party
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010058541A1 (ja) * 2008-11-18 2010-05-27 パナソニック株式会社 フレキシブル半導体装置およびその製造方法
WO2010134234A1 (ja) * 2009-05-19 2010-11-25 パナソニック株式会社 フレキシブル半導体装置の製造方法
WO2012127779A1 (ja) * 2011-03-24 2012-09-27 パナソニック株式会社 フレキシブル半導体装置及びその製造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100437948C (zh) * 2007-02-07 2008-11-26 友达光电股份有限公司 薄膜晶体管及半导体元件的制作方法
KR100958006B1 (ko) * 2008-06-18 2010-05-17 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010058541A1 (ja) * 2008-11-18 2010-05-27 パナソニック株式会社 フレキシブル半導体装置およびその製造方法
WO2010134234A1 (ja) * 2009-05-19 2010-11-25 パナソニック株式会社 フレキシブル半導体装置の製造方法
WO2012127779A1 (ja) * 2011-03-24 2012-09-27 パナソニック株式会社 フレキシブル半導体装置及びその製造方法

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