WO2016151943A1 - 同期整流式スイッチングコンバータ - Google Patents

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川端龍哉
小田悠介
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株式会社三社電機製作所
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    • H02M3/335—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only

Definitions

  • the present invention relates to a synchronous rectification switching converter using an FET as a rectifier on the transformer secondary side, and more particularly to a control circuit thereof.
  • FIG. 1 is a schematic circuit diagram of the synchronous rectification switching converter.
  • a switching circuit (for example, a two-stone forward switching circuit) including FET elements Q1 and Q2 is connected to the primary side of the transformer Tr, and two FET elements Q3 and Q4 are connected to the secondary side.
  • the first FET element Q3 is a rectifying FET element
  • the second FET element Q4 is a reflux FET element.
  • the first and second FET elements Q3 and Q4 are turned on and off instead of the conventional diodes to supply power to the load side.
  • a smoothing circuit comprising a reactor L and a capacitor C is connected to the load side of these FET elements Q3 and Q4.
  • a reactor current detection sensor SH is connected in series to the reactor L, and the output of the current detection sensor SH is controlled. Returned to the department. The output is used to determine the on / off timing of the FET elements Q1, Q2 for constant current control, and is used to determine the on / off timing of the FET elements Q3, Q4 for synchronous rectification.
  • FIG. 2 shows a partial timing chart of the converter.
  • V (Q3) is a voltage across the FET element Q3
  • V (Q4) is a voltage across the FET element Q4
  • I is a reactor current flowing through the reactor L.
  • the reactor current has a waveform as shown in FIG. 2 including a ripple caused by switching.
  • P in FIG. 2 when the load becomes light or no load and the reactor current decreases and approaches zero.
  • the reactor current becomes a discontinuous current in which the polarity in the positive direction and the negative direction changes.
  • the FET element Q4 is turned off at the timing when the reactor current becomes negative, that is, when the current flows through the reactor L ⁇ the FET element Q4 ⁇ the capacitor C ⁇ the reactor L, the both ends of the FET element Q4 are accumulated by the accumulated energy of the reactor L.
  • An excessive surge voltage Vs may be generated in the FET element Q4, resulting in destruction of the FET element Q4.
  • An object of the present invention is to provide a synchronous rectification switching converter in which a surge voltage is not generated in an FET element at a light load or no load when a rapid load fluctuation occurs while maintaining high efficiency.
  • the synchronous rectification switching converter of the present invention is in parallel with a transformer, a switching circuit connected to the primary side of the transformer and switching a DC power supply, and a rectifying side FET element connected in series to the secondary side of the transformer.
  • a synchronous rectifier circuit including a synchronous rectifier element including a reflux-side FET element connected to the output, a smoothing circuit including a reactor and a capacitor connected to an output side of the synchronous rectifier circuit, the reactor current detection sensor, and
  • a synchronous rectification type switching converter comprising: a control circuit that performs on / off control of the switching circuit and the rectifying side FET element and the reflux side FET element for each sample timing based on a detection value of a detection sensor;
  • the control circuit in the present invention is A gate block means for comparing a detection value of the detection sensor with a predetermined threshold value, and outputting a gate block signal for stopping the operation of the synchronous rectifier element when the detection value becomes equal to or less than the threshold value;
  • the gate block means compares the detection value corrected by the correction means with the threshold value.
  • the gate block unit compares the threshold value corrected by the correction unit with the detected value of the current sample.
  • the gate block signal serves to forcibly stop the operation of the synchronous rectifier element, and is output immediately when it detects that the detection value of the detection sensor or the detection value corrected by the correction means falls below a predetermined threshold value.
  • This signal is used to prevent the reactor current from flowing in the reverse direction, that is, in the direction of the reactor, the reflux side FET element (FET element Q4), the capacitor, and the reactor when the load is light or no load. Output to the gate of the synchronous rectifier.
  • a gate block signal is output to forcibly stop the operation of the synchronous rectifying element, and the return side FET element is prevented from being destroyed by an excessive surge voltage.
  • the control unit performs control at every sample timing of digital processing, but the correction unit corrects the detected value of the current sample of the reactor current with reference to the history including the detected value of the previous sample.
  • the threshold value is corrected. This correction is for ensuring the first-order delay of the feedback system including the detection sensor, and brings the difference between the current sample detection value and the threshold close to the actual value (difference). For this reason, when the reactor current sharply decreases, the corrected detection value exceeds the threshold value at an earlier timing, and the gate block signal is output earlier than when correction is not performed.
  • the operation stop timing of the synchronous rectifying element is also advanced, so that the operation of the synchronous rectifying element can be stopped before the reactor current decreases and approaches zero.
  • the reactor current does not flow in the reverse direction through the reflux side FET element, and it is possible to prevent an excessive surge voltage Vs from being applied to the reflux side FET element (FET element Q4).
  • the threshold value may be corrected instead of correcting the detection value of the current sample.
  • Circuit diagram of conventional synchronous rectification switching converter Partial timing chart of the above converter Circuit diagram of a synchronous rectification switching converter according to an embodiment of the present invention ON / OFF timing of the gate signals G1 to G4 of the converter Partial timing chart of the above converter
  • FIG. 3 is a circuit diagram of a synchronous rectification switching converter according to an embodiment of the present invention.
  • a two-stone forward switching circuit 2 including FET elements Q1 and Q2 is connected to the primary side of the transformer Tr, and a synchronous rectifier circuit 3 including two FET elements Q3 and Q4 is connected to the secondary side.
  • the first FET element Q3 of the synchronous rectification circuit 3 is a rectification side FET element
  • the second FET element Q4 is a reflux side FET element.
  • the first and second FET elements Q3 and Q4 are turned on and off instead of the conventional diodes to supply rectified power to the load side.
  • a smoothing circuit including a reactor L and a capacitor C is connected to the load side of these FET elements Q3 and Q4.
  • a reactor current detection sensor SH is connected in series to the reactor L, and an output of the current detection sensor SH. Is returned to the control unit 1. The output of the current detection sensor SH is used to determine the on / off timing of the FET elements Q1 to Q4 in order to perform constant current control and synchronous rectification.
  • the control unit 1 includes a reactor current detection circuit 10 that detects the magnitude and direction of the reactor current, and a primary side gate drive circuit 11 that supplies gate drive pulses G1 and G2 to the switching circuit 2 including the FET elements Q1 and Q2.
  • the synchronous rectification gate drive circuit 12 for supplying the gate drive pulses G3 and G4 to the synchronous rectification circuit 3 composed of the FET elements Q3 and Q4, the constant current control of the converter based on the reactor current detection value, and the synchronization And a CPU 13 that performs synchronous rectification control and operation stop control of the rectifier circuit 3.
  • the gate drive pulses G3 and G4 are outputted via the gate circuit 14, and when a gate block signal GB described later is generated, the gate drive pulses G3 and G4 are turned off by the gate circuit 14. .
  • FIG. 4 shows the on / off timing of the gate signals G1 to G4 and the gate block signal GB of the FET elements Q1 to Q4 of the converter.
  • FIG. 5 shows a partial timing chart of the converter.
  • V (Q3) is the voltage across the FET element Q3
  • V (Q4) is the voltage across the FET element Q4
  • D is a detection value obtained by detecting the reactor current flowing through the reactor L in a certain sampling period. The detected value is a locus obtained by interpolating with a straight line (the reactor current itself includes a ripple as shown in FIG. 2).
  • S is a threshold when outputting the gate block signal GB for stopping the operation of the FET elements Q3 and Q4.
  • FET elements Q1 and Q2 are driven on and off at the same timing by gate drive signals G1 and G2 from the primary side gate drive circuit 11.
  • the CPU 13 monitors the detected reactor current value and outputs gate drive signals G1 and G2 that are PWM-controlled so that the reactor current becomes a constant current. Further, the gate drive signals G3 and G4 are supplied to the FET elements Q3 and Q4 in synchronization with the gate drive signals G1 and G2, respectively.
  • the CPU 13 determines the period during which this return current flows (return current period), and turns on the gate drive signal G4. While repeating this cycle, the ON / OFF of the FET elements Q1, Q2 is controlled so as to be a constant current, and the ON / OFF of the FET elements Q3, Q4 is controlled so as to perform synchronous rectification, and energy input from the transformer Tr primary side Is supplied to the load with high efficiency.
  • a dead time dt is provided between the gate drive signals G1 (G2), G3, and G4 as shown in FIG. 4 to prevent the FET elements from being turned on simultaneously.
  • the detection signal output from the reactor current detection sensor SH is detected by the CPU. Therefore, assuming that the detected value is the current detected value a (n) and the previous detected value a (n ⁇ 1), the deviation ⁇ of the detected value for each sampling is calculated.
  • the deviation ⁇ absolute value
  • the deviation ⁇ is smaller than a certain value, the average current of the reactor is gradually decreasing. In this case, the current sample detection value a (n) is directly compared with the threshold S, and the current detection is performed.
  • the FET element Q4 When the value a (n) becomes equal to or less than the threshold value S, the FET element Q4 is turned off by the gate block signal GB. In this way, the synchronous rectifying element can be stopped before the negative return current that causes the reactor current to become discontinuous flows.
  • the current sample detection value a (n) which is the latest detection value, is directly compared with the threshold value S to determine whether or not the gate block signal can be output, it is sensitive to a gradual decrease in the reactor current.
  • the synchronous rectification circuit on the secondary side of the transformer Tr is stopped and the efficiency improvement is not hindered.
  • the threshold value S is generally set to a value equal to or greater than the width of the ripple component of the reactor current shown in FIG.
  • D2 represents an actual change in the detected reactor current value
  • D1 represents a change in the detected reactor current value detected by the CPU 13. That is, since the reactor current detection sensor SH and the reactor current detection circuit 10 have a primary delay for signal processing, D1 has characteristics that are delayed in time from D2 due to this delay. Due to this delay, the CPU 13 performs on / off control of the gate drive signals G3 and G4 based on D1. Reactor current is detected every predetermined sample period. However, when the load gradually changes and the reactor current gradually decreases, the change is small, so the detected value D of the reactor current is the reactor current. The average value of the current can be detected almost accurately.
  • FIG. 5 is expressed by enlarging the time axis.
  • the detected value D in that case changes above the threshold value S in FIG. 5 as a line that is almost parallel to the threshold value S, gradually falls below the threshold value S, and again changes below the threshold value S to a line that is almost parallel to the threshold value S.
  • the time axis of the change is different as the detected value D is expressed overlapping the threshold value S.
  • the CPU 13 when detecting that the reactor current has rapidly decreased, the CPU 13 is provided with a means for correcting the detected value of the reactor current. This correction is performed by the calculation of the CPU 13.
  • the deviation ⁇ from the previous sample detection value a2 is a certain value or more. If it is, the calculation process which correct
  • amends this sample detection value is performed. Assuming that the corrected detection value is b (n), it is represented by b (n) a (n) ⁇ , and the corrected detection value b (n) is used for comparison with the threshold value. Therefore, when the corrected detection value b (n) is equal to or less than the threshold value S, a gate block signal is output. As described above, the calculation of the deviation ⁇ is performed every sample period. When the deviation ⁇ is equal to or greater than a certain value, that is, when a change in which the reactor current decrease is greater than a certain value is detected, the gate block signal is Performs correction calculation for output.
  • a deviation ⁇ which is a difference between a3 and a2 is calculated, and it is determined whether or not the deviation ⁇ is equal to or greater than a certain value.
  • the gate block signal GB is generated to turn off the FETs Q3 and Q4. Therefore, before the time t1 when the negative reactor current starts to flow, the gate block signal GB is output at the sample timing t2 of the sample detection value a3, and before the negative return current flows on the secondary side of the transformer Tr. The operations of the FET elements Q3 and Q4 can be stopped.
  • the deviation ⁇ from the previous sample detection value is used as the subtraction value to calculate the correction value of a3.
  • the deviation ⁇ can be set to x2, for example, by multiplying the deviation by a coefficient.
  • a deviation from the average value of a plurality of past sample detection values may be used as a subtraction value, or the number of past samples for averaging may be changed according to the slope of D1.
  • various history references can be performed. Note that the gate block signal GB needs to be output to both the FET elements Q3 and Q4, and the operation of both must be stopped. What correction should be performed should be determined by experiment so that an excessive surge voltage Vs does not occur at both ends of the FET element Q4 and correction control is not sensitive.
  • the correction means may correct the threshold value S based on the deviation ⁇ .
  • the threshold value S is corrected to S + ⁇ instead of correcting a3 ⁇ . In this way, the threshold value S can be corrected dynamically.
  • threshold value S can also accelerate the generation timing of the gate block signal GB when the load state suddenly changes (for example, from t1 to t2), but the threshold value S is set to a high fixed value. If set, the generation timing of the gate block signal GB is too early when the change when the reactor current decreases is moderate. As a result, the period during which synchronous rectification can be performed as a whole is shortened and efficiency is lowered. On the other hand, in this embodiment, since the timing at which the gate block signal GB is generated dynamically changes according to the change in the reactor current when it decreases, the region or range in which synchronous rectification can be performed as a whole is reduced. There is nothing.

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Abstract

　同期整流式スイッチングコンバータは、トランスの二次側に接続される同期整流回路と、一次側スイッチング回路及び前記同期整流回路をサンプルタイミング毎にオンオフ制御する制御回路と、を備えている。前記制御回路は、リアクトル電流検出センサの検出値と所定の閾値とを比較して、前記検出値が前記閾値以下になったときに前記同期整流素子の動作を停止するためのゲートブロック信号を出力するゲートブロック手段と、前記検出センサの検出値に基づいて前記リアクトル電流の減少が一定以上であることを検出したとき、前記ゲートブロック手段で前記検出センサの今回サンプルの検出値と前記所定の閾値とを比較する時に、それらのいずれかを、前記検出センサの検出値の履歴を参照して補正する補正手段を備えている。

Description

同期整流式スイッチングコンバータ
　この発明は、トランス二次側に整流素子としてＦＥＴを用いた同期整流式スイッチングコンバータ、特にその制御回路に関する。
　トランスの一次側にスイッチング回路を接続し、二次側に整流回路を接続したスイッチングコンバータの中に、整流回路としてＦＥＴを用いた同期整流回路式のものがある。この同期整流式のスイッチングコンバータでは、ＦＥＴのＯＮ抵抗がダイオードの導通抵抗に比べて低いため、熱損失が少なくなり効率が向上する利点がある。
　図１は、この同期整流式スイッチングコンバータの概略回路図である。
　トランスＴｒの一次側にはＦＥＴ素子Ｑ１、Ｑ２を含むスイッチング回路（例えば２石フォワードスイッチング回路）が接続され、二次側には２つのＦＥＴ素子Ｑ３、Ｑ４が接続されている。第１のＦＥＴ素子Ｑ３は整流側のＦＥＴ素子であり、第２のＦＥＴ素子Ｑ４は還流側のＦＥＴ素子である。この第１、第２のＦＥＴ素子Ｑ３、Ｑ４が従来のダイオードに代わってオン、オフすることで負荷側に電力を供給する。これらのＦＥＴ素子Ｑ３、Ｑ４の負荷側には、リアクトルＬ，コンデンサＣからなる平滑回路が接続され、リアクトルＬには直列にリアクトル電流検出センサＳＨが接続され、この電流検出センサＳＨの出力が制御部に帰還される。上記出力は定電流制御のためにＦＥＴ素子Ｑ１、Ｑ２のオンオフタイミングを決定するのに用いられ、また、同期整流のためにＦＥＴ素子Ｑ３、Ｑ４のオンオフタイミングを決定するのに用いられる。
　図２は、上記コンバータの一部タイミングチャートを示している。
　Ｖ（Ｑ３）は、ＦＥＴ素子Ｑ３の両端電圧、Ｖ（Ｑ４）は、ＦＥＴ素子Ｑ４の両端電圧、Ｉは、リアクトルＬに流れるリアクトル電流である。
　負荷が一定の大きさである時は、トランスＴｒの二次側に正の電圧が生じると、Ｔｒの二次側→リアクトルＬ→コンデンサＣ→ＦＥＴ素子Ｑ３→Ｔｒの二次側に電流が流れる。また、トランスＴｒの二次側に負の電圧が生じると、リアクトルＬ→コンデンサＣ→ＦＥＴ素子Ｑ４→リアクトルＬに還流電流が流れる。ＦＥＴ素子Ｑ３、Ｑ４は、上記の電流サイクルに同期してオンオフ制御される。ＦＥＴ素子Ｑ３、Ｑ４がオンする時は、そのオン抵抗がダイオード導通抵抗に比して小さいことから、損失が小さくなり、その結果効率が向上する。
　リアクトル電流はスイッチングによるリップルを含んだ図２に示すような波形となるが、図２のＰで示すように、負荷が軽負荷ないし無負荷状態になりリアクトル電流は減少していきゼロ付近になると、リアクトル電流が、プラス方向やマイナス方向の極性が変化する、不連続な電流となる。このとき、リアクトル電流がマイナスになるタイミングで、すなわち、リアクトルＬ→ＦＥＴ素子Ｑ４→コンデンサＣ→リアクトルＬと電流が流れるタイミングでＦＥＴ素子Ｑ４がオフすると、リアクトルＬの蓄積エネルギーによってＦＥＴ素子Ｑ４の両端に過大なサージ電圧Ｖｓが発生し、ＦＥＴ素子Ｑ４の破壊に至ることがある。
　そこで、従来の同期整流式スイッチングコンバータは、リアクトルＬ→ＦＥＴ素子Ｑ４→コンデンサＣ→リアクトルＬと電流が流れないように、この経路にダイオードを直列接続したものが提案されている（特許文献１）。この回路であれば、リアクトルＬ→ＦＥＴ素子Ｑ４→コンデンサＣ→リアクトルＬと電流が流れないために、上記の問題が解消する。
特開平１１－１４６６５０号公報
　しかしながら、上記の先行例のように、リアクトル電流が還流側ＦＥＴ素子を介して逆方向に流れないようにダイオードを接続する回路では、ダイオードでの損失が無視できなくなり、ＦＥＴ素子Ｑ３、Ｑ４を使用することによる効率を上げるためのメリットを相殺してしまうことになる。
　この発明の目的は、高効率を維持しつつ、急激な負荷変動が発生した場合の軽負荷時や無負荷時にＦＥＴ素子にサージ電圧が発生しない同期整流式スイッチングコンバータを提供することにある。
　この発明の同期整流式スイッチングコンバータは、トランスと、このトランスの一次側に接続され直流電源をスイッチングするスイッチング回路と、前記トランスの二次側に直列的に接続される整流側ＦＥＴ素子と並列的に接続される還流側ＦＥＴ素子とからなる同期整流素子を含む同期整流回路と、この同期整流回路の出力側に接続されるリアクトル及びコンデンサからなる平滑回路と、前記リアクトル電流の検出センサと、前記検出センサの検出値に基づいて前記スイッチング回路と前記整流側ＦＥＴ素子及び還流側ＦＥＴ素子とをサンプルタイミング毎にオンオフ制御する制御回路と、を備える同期整流式スイッチングコンバータであり、
　この発明における前記制御回路は、
　前記検出センサの検出値と所定の閾値とを比較して、前記検出値が前記閾値以下になったときに前記同期整流素子の動作を停止するためのゲートブロック信号を出力するゲートブロック手段と、
　前記検出センサの検出値に基づいて前記リアクトル電流の減少が一定以上であることを検出したとき、前記ゲートブロック手段で前記検出センサの今回サンプルの検出値と前記所定の閾値とを比較する時に、それらのいずれかを、前記検出センサの検出値の履歴を参照して補正する補正手段とを備えることを特徴とする。
　補正手段が前記検出センサの検出値を補正する場合は、前記ゲートブロック手段は、前記補正手段で補正した検出値と前記閾値とを比較する。また、補正手段が所定の閾値を補正する場合は、前記ゲートブロック手段は、前記補正手段で補正した閾値と前記今回サンプルの検出値とを比較する。
　ゲートブロック信号は、同期整流素子の動作を強制的に停止する役目をし、検出センサの検出値または、補正手段で補正した検出値が所定の閾値を下回ったことを検出した場合にただちに出力される信号である。軽負荷又は無負荷状態になったときに、リアクトル電流が逆方向、すなわち、リアクトル→還流側ＦＥＴ素子（ＦＥＴ素子Ｑ４）→コンデンサ→リアクトルの方向に流れるのを防ぐための信号で、制御部から同期整流素子のゲートに出力される。リアクトル電流が逆方向に流れそうになると、ゲートブロック信号を出して同期整流素子の動作を強制的に停止し、過大なサージ電圧によって還流側ＦＥＴ素子が破壊に至るのを防止する。
　本発明では、上記制御部はデジタル処理のサンプルタイミング毎に制御を行うが、前記補正手段は、リアクトル電流の今回サンプルの検出値を、前回サンプルの検出値を含む履歴を参照して補正する。又は、閾値を補正する。この補正は、検出センサを含むフィードバック系の一次遅れを保障するためのものであって、今回サンプル検出値と閾値との差を実際の値（差）に近づけることになる。このため、リアクトル電流の急激な減少時においては、補正された検出値がより早いタイミングで閾値を超えることとなり、補正をしない場合に比較してゲートブロック信号がより早く出る。
　ゲートブロック信号がより早く出ることにより、同期整流素子の動作停止タイミングも早まるため、リアクトル電流が減少していきゼロ付近になる前に同期整流素子の動作を停止することができる。その結果、リアクトル電流が還流側ＦＥＴ素子を介して逆方向に流れることはなくなり、還流側ＦＥＴ素子（ＦＥＴ素子Ｑ４）に過大なサージ電圧Ｖｓが印加されることを防ぐことが出来る。なお、今回サンプルの検出値を補正することに代えて、閾値を補正するようにしても良い。
　なお、閾値を高い値に固定してゲートブロック信号がより早く発生するようにしても、還流側ＦＥＴ素子（ＦＥＴ素子Ｑ４）に過大なサージ電圧Ｖｓが印加されることを防ぐことが可能であるが、このようにすると、リアクトル電流減少時の電流変化の傾きにかかわらず一律な制御となるため、スイッチングコンバータの全出力電流範囲に対して、同期整流出来る出力電流範囲が小さくなり、効率を上げるという見地から望ましいとは言えない。この発明では、閾値を高い値に設定しなくても、過大なサージ電圧Ｖｓの発生を防止できる利点がある。
　この発明では、コンバータの高効率化と、還流側ＦＥＴ素子の破壊防止を実現出来る。　
従来の同期整流式スイッチングコンバータの回路図 上記コンバータの一部タイミングチャート この発明の実施形態の同期整流式スイッチングコンバータの回路図 上記コンバータのゲート信号Ｇ１～Ｇ４のオンオフタイミング 上記コンバータの一部タイミングチャート
　図３は、この発明の実施形態である同期整流式スイッチングコンバータの回路図である。
　トランスＴｒの一次側にはＦＥＴ素子Ｑ１、Ｑ２を含む２石フォワードスイッチング回路２が接続され、二次側には２つのＦＥＴ素子Ｑ３、Ｑ４からなる同期整流回路３が接続されている。同期整流回路３の第１のＦＥＴ素子Ｑ３は整流側のＦＥＴ素子であり、第２のＦＥＴ素子Ｑ４は還流側のＦＥＴ素子である。この第１、第２のＦＥＴ素子Ｑ３、Ｑ４が従来のダイオードに代わってオン、オフすることで負荷側に整流した電力を供給する。これらのＦＥＴ素子Ｑ３、Ｑ４の負荷側には、リアクトルＬ，コンデンサＣからなる平滑回路が接続され、リアクトルＬには直列にリアクトル電流の電流検出センサＳＨが接続され、この電流検出センサＳＨの出力が制御部１に帰還される。電流検出センサＳＨの出力は定電流制御と同期整流をするために、ＦＥＴ素子Ｑ１～Ｑ４のオンオフタイミングを決定するのに用いられる。
　制御部１は、リアクトル電流の大きさと電流方向を検出するリアクトル電流検出回路１０と、ＦＥＴ素子Ｑ１、Ｑ２を含むスイッチング回路２に対してゲート駆動パルスＧ１、Ｇ２を供給する一次側ゲート駆動回路１１と、ＦＥＴ素子Ｑ３、Ｑ４からなる同期整流回路３に対してゲート駆動パルスＧ３、Ｇ４を供給する同期整流ゲート駆動回路１２と、リアクトル電流検出値に基づいて、コンバータの定電流制御、および、同期整流回路３の同期整流制御や動作停止制御を行うＣＰＵ１３とを備えている。また、ゲート駆動パルスＧ３、Ｇ４はゲート回路１４を介して出力されるようになっており、後述のゲートブロック信号ＧＢが生成されると、このゲート回路１４でゲート駆動パルスＧ３、Ｇ４をオフする。
　図４は、上記コンバータのＦＥＴ素子Ｑ１～Ｑ４のゲート信号Ｇ１～Ｇ４、ゲートブロック信号ＧＢのオンオフタイミングを示している。また、図５は、上記コンバータの一部タイミングチャートを示している。Ｖ（Ｑ３）は、ＦＥＴ素子Ｑ３の両端電圧、Ｖ（Ｑ４）は、ＦＥＴ素子Ｑ４の両端電圧、Dは、リアクトルＬに流れるリアクトル電流を一定のサンプリング期間で検出した検出値で、そのサンプリングごとの検出値を直線で補間した軌跡とする（リアクトル電流自体は図２に示すようなリップルを含むものとなっている）。また、Ｓは、ＦＥＴ素子Ｑ３、Ｑ４の動作を停止させるためのゲートブロック信号ＧＢを出力する時の閾値である。
　ＦＥＴ素子Ｑ１、Ｑ２は、一次側ゲート駆動回路１１からのゲート駆動信号Ｇ１、Ｇ２によって、同一タイミングでオンオフ駆動される。ＣＰＵ１３は、リアクトル電流検出値を監視し、リアクトル電流が定電流となるようにＰＷＭ制御されたゲート駆動信号Ｇ１、Ｇ２を出力する。また、ＦＥＴ素子Ｑ３、Ｑ４には、ゲート駆動信号Ｇ１、Ｇ２に同期して、ゲート駆動信号Ｇ３、Ｇ４がそれぞれ供給される。
　次に動作を説明する。
　負荷が一定の大きさである時は、一次側のスイッチング素子のＦＥＴ素子Ｑ１、Ｑ２がオンしてトランスＴｒの二次側に正の電圧が生じると、Ｔｒの二次側→リアクトルＬ→コンデンサＣ→ＦＥＴ素子Ｑ３→Ｔｒの二次側、の経路で電流が流れる。正の電圧時にリアクトル電流がこの方向に流れる期間（整流電流期間）をＣＰＵ１３が判定して、ゲート駆動信号Ｇ３をオンする。また、トランスＴｒの二次側に負の電圧が生じると、リアクトルＬの蓄積エネルギーに基づいて、リアクトルＬ→コンデンサＣ（Ｃ１、Ｃ２）→ＦＥＴ素子Ｑ４→リアクトルＬ、の経路に還流電流が流れる。この還流電流が流れる期間（還流電流期間）をＣＰＵ１３が判定して、ゲート駆動信号Ｇ４をオンする。このサイクルを繰り返しながら、定電流となるようにＦＥＴ素子Ｑ１、Ｑ２のオンオフが制御され、且つ、同期整流が行われるようＦＥＴ素子Ｑ３、Ｑ４のオンオフが制御され、トランスＴｒ一次側から入力するエネルギーが高効率で負荷に供給される。
　以上の回路では、ＦＥＴ素子Ｑ３、Ｑ４がオンする時の導通抵抗がダイオード導通抵抗に比して小さいことから、ＦＥＴ素子Ｑ３、Ｑ４に代えて単にダイオードを接続したダイオード整流回路に比して損失が小さくなり、その結果効率が向上する。
　なお、各ゲート駆動信号Ｇ１（Ｇ２）、Ｇ３、Ｇ４信号間には、図４に示すようにデッドタイムｄｔが設けられ、各ＦＥＴ素子が同時オンすることを防いでいる。
　また、リアクトル電流検出センサＳＨから出力される検出信号は、ＣＰＵによって検出される。そこで、その検出値を、今回の検出値ａ（ｎ）、前回の検出値ａ（ｎ－１）とすると、それらのサンプリング毎の検出値の偏差δを算出する。ａ（ｎ）＜ａ（ｎ－１）となっている場合に（リアクトル電流の減少時）、今回のサンプル検出値と前回のサンプル検出値の差を示す偏差δ（絶対値）が一定値以下か否かを判定する。偏差δが一定値より小さい場合は、リアクトルの平均電流が緩やかに減少している場合であり、その場合には、今回のサンプル検出値ａ（ｎ）をそのまま閾値Ｓと比較し、今回の検出値ａ（ｎ）が閾値Ｓ以下になったとき、ゲートブロック信号ＧＢによりＦＥＴ素子Ｑ４をオフにする。このようにして、リアクトル電流が不連続となる負の還流電流が流れる前に同期整流素子を停止させることができる。このように、緩やかなリアクトル電流の減少に対しては、最新の検出値である今回のサンプル検出値ａ（ｎ）をそのまま閾値Ｓと比較しゲートブロック信号の出力可否を判定するため、過敏にトランスＴｒの二次側の同期整流回路を停止して、効率向上を妨げてしまうことがない。なお、閾値Ｓは図２で示すリアクトル電流のリップル成分の幅以上の値に設定されることが一般的である。
　次に、負荷が急激に軽くなったり、無負荷状態になったときの動作を説明する。
　図５に示すように、負荷が軽負荷又は無負荷状態に変動すると、リアクトル電流検出値はＤ１に示すように急速にゼロに近づいていくが、このとき、制御回路全体は以下の挙動をする。
　図５において、Ｄ２はリアクトル電流検出値の実際の変化を表し、Ｄ１はＣＰＵ１３で検出したリアクトル電流の検出値の変化を示す。つまり、リアクトル電流検出センサＳＨやリアクトル電流検出回路１０には、信号処理のための一次遅れが存在するため、Ｄ１はこの遅れを要因として、Ｄ２よりも時間的に遅れた特性となっている。この遅れのため、ＣＰＵ１３はＤ１に基づいてゲート駆動信号Ｇ３、Ｇ４のオンオフ制御を行っている。リアクトル電流の検出は所定のサンプル周期ごとに行われているが、負荷が徐々に変化してリアクトル電流が緩やかに減少した場合には、その変化が小さいために、リアクトル電流の検出値Dはリアクトル電流の平均値をほぼ正確に検出することができる。
　このような状況で、図２の従来のコンバータの動作説明で問題としてあげたように、リアクトル電流Ｉが図のように急激に低下したとき、Ｄ１に基づいてゲート駆動信号Ｇ３、Ｇ４のオンオフ制御を行うと、ＣＰＵ１３でのサンプル検出値ａ４のタイミングｔ１にてゲートブロック信号ＧＢを出力することになる。すると、検出の遅れによりｔ１ではすでに負のリアクトル電流が流れているから（逆方向の還流電流が流れる）、この状態でゲートブロック信号ＧＢによりＦＥＴ素子Ｑ４をオフすると、ＦＥＴ素子Ｑ４の両端に過大なサージ電圧Ｖｓが発生するのを避けられない。これは、負荷変動時の制御に対して、リアクトル電流検出センサＳＨやリアクトル電流検出回路１０による制御系の一次遅れが、無視できない程度に大きいからである。
　なお、図５は時間軸を拡大して表現したもので、前述のリアクトル電流が緩やかに減少して閾値Ｓ以下になる場合は図５の状況と大きく異なる。つまり、その場合の検出値Dは図５の閾値Ｓの上をこれと平行に近い線として変化し、閾値Ｓを徐々に下回って、再び閾値Ｓの下を閾値Ｓと平行に近い線で変化するように表される。つまり、図５に前述の緩やかな変化を表現しようとすると、検出値Ｄが閾値Ｓと重なって表現されるほど、変化の時間軸が異なる。従って、緩やかなリアクトル電流の減少の場合には、サンプル検出値ａ（ｎ）が閾値Ｓを下回ったタイミングでＦＥＴＱ３およびＱ４をオフにすればよく、リアクトル電流が負の還流電流として流れる問題となる動作モードを回避できる。
　本実施態様のコンバータでは、リアクトル電流が急激に減少したことを検出したとき、ＣＰＵ１３に、リアクトル電流の検出値の補正手段を設けている。この補正はＣＰＵ１３の演算によって行うこととする。
　すなわち、図５において、今回サンプルタイミングのサンプル検出値をａ３とした場合、ａ２＞ａ３となっている場合において（リアクトル電流の減少時）、前回サンプル検出値ａ２との偏差δがある一定値以上であると、今回のサンプル検出値を補正する演算処理を行う。補正された検出値をｂ（ｎ）とすると、ｂ（ｎ）＝ａ（ｎ）－δで表され、この補正された検出値ｂ（ｎ）を用いて閾値との比較を行う。そこで、補正された検出値ｂ（ｎ）が閾値Ｓ以下になると、ゲートブロック信号を出力する。上述のように、偏差δの演算は毎サンプル期間ごとに行っており、その偏差δが一定値以上、すなわち、リアクトル電流の減少幅がある一定値以上となる変化を検出すると、ゲートブロック信号を出力するための補正演算を行う。
　図５では、ａ３とａ２の差である偏差δを演算し、偏差δが一定値以上か否かを判定する。偏差δが一定値以上のとき、ａ３をｂ３（＝ａ３－δ）に補正し、補正された検出値ｂ３と閾値Ｓとを比較する。そして、これが閾値以下になると、ゲートブロック信号ＧＢを発生してＦＥＴＱ３およびＱ４をオフにする。したがって、負のリアクトル電流が流れ始める時間ｔ１より前に、サンプル検出値ａ３のサンプルタイミングｔ２でゲートブロック信号ＧＢが出力されることとなり、トランスＴｒの二次側に負の還流電流が流れる前にＦＥＴ素子Ｑ３およびＱ４の動作を停止させることが出来る。
　検出値Ｄ１がより急峻な傾きとなると、偏差δがより大きくなるから、ゲートブロック信号ＧＢの発生タイミングがさらに早くなる。
　上記の例では、ａ３の補正値を演算するのに前回のサンプル検出値との偏差δを減算値として用いたが、偏差に係数を乗算し、例えば偏差δを×２にすることも出来る。このようにすれば、ゲートブロック信号ＧＢの発生タイミングをさらに早めにすることが出来、応答性が高まる。また、過去の複数のサンプル検出値の平均値との偏差を減算値としても良いし、Ｄ１の傾きに応じて、平均するための過去のサンプル数を変えても良い。その他、様々な履歴参照を行うことが可能である。なお、ゲートブロック信号ＧＢは、ＦＥＴ素子Ｑ３、Ｑ４の両方に出力して、どちらも動作を停止させることが必要である。どのような補正を行うかは、ＦＥＴ素子Ｑ４の両端に過大なサージ電圧Ｖｓが発生せず、且つ、補正制御が過敏とならないよう実験により決定するべきである。
　さらに、別の実施形態として、補正手段は、偏差δに基づいて閾値Ｓを補正するようにしても良い。図５に示す例では、ａ３－δの補正をするのに代えて、閾値ＳをＳ＋δと補正する。このように、閾値Ｓを動的に補正することも出来る。
　負荷が軽負荷又は無負荷状態から、通常の負荷に復帰すると、リアクトル電流が流れ始めるため、その大きさは閾値Ｓを超えるが、このとき、ゲートブロック信号ＧＢもオフするため、再び、ＦＥＴ素子Ｑ３、Ｑ４による整流動作が再開する。
　なお、閾値Ｓの値を高い固定値として設定することによっても、負荷状態が急変したときにゲートブロック信号ＧＢの発生タイミングを早く出来るが（例えばｔ１からｔ２に）、閾値Ｓを高い固定値に設定すると、リアクトル電流の減少時の変化が緩やかな時のゲートブロック信号ＧＢの発生タイミングが早すぎとなる。その結果、全体として同期整流出来る期間が短くなってしまい効率が低下する。これに対して、本実施形態では、リアクトル電流の減少時の変化の緩急に応じて、ゲートブロック信号ＧＢが発生するタイミングが動的に変化するから、全体として同期整流出来る領域または範囲が小さくなることはない。
１－制御部
２－２石フォワードスイッチング回路
３－同期整流回路

Claims (4)

  1. 　トランスと、このトランスの一次側に接続され直流電源をスイッチングするスイッチング回路と、前記トランスの二次側に直列的に接続される整流側ＦＥＴ素子と並列的に接続される還流側ＦＥＴ素子とからなる同期整流素子を含む同期整流回路と、この同期整流回路の出力側に接続されるリアクトル及びコンデンサからなる平滑回路と、前記リアクトル電流の検出センサと、前記検出センサの検出値に基づいて前記スイッチング回路と前記整流側ＦＥＴ素子及び還流側ＦＥＴ素子とをサンプルタイミング毎にオンオフ制御する制御回路と、を備える同期整流式スイッチングコンバータにおいて、
    　前記制御回路は、
    　前記検出センサの検出値と所定の閾値とを比較して、前記検出値が前記閾値以下になったときに前記同期整流素子の動作を停止するためのゲートブロック信号を出力するゲートブロック手段と、
    　前記検出センサの検出値に基づいて前記リアクトル電流の減少が一定以上であることを検出したとき、前記ゲートブロック手段で前記検出センサの今回サンプルの検出値と前記所定の閾値とを比較する時に、それらのいずれかを、前記検出センサの検出値の履歴を参照して補正する補正手段とを備えることを特徴とする、同期整流式スイッチングコンバータ。
  2. 　前記補正手段は、前記今回サンプルの検出値と前記前回サンプルの検出値との偏差が一定値以上のとき、前記偏差を用いて前記今回の検出値を補正し、前記ゲートブロック手段は、前記補正された今回サンプルの検出値と前記所定の閾値を比較する請求項１記載の同期整流式スイッチングコンバータ。
  3. 　前記補正手段は、前記今回サンプルの検出値と前記前回サンプルの検出値との偏差が一定値以上のとき、前記偏差を用いて前記所定の閾値を変更する補正し、前記ゲートブロック手段は、前記今回サンプルの検出値と前記補正された閾値を比較する請求項１記載の同期整流式スイッチングコンバータ。
  4. 　前記補正手段は、前記今回サンプルの検出値と前記前回サンプルの検出値との偏差を、該偏差に一定の係数を乗算した値にする、請求項２または３に記載の同期整流式スイッチングコンバータ。
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