WO2016137123A1 - 3차원 단일 집적 저온 공정 기술을 위한 소스와 드레인 컨택의 금속-유전층-반도체 구조 및 그 제조 방법 - Google Patents

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유현용
김광식
김승환
최리노
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Korea University Research and Business Foundation
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Korea University Research and Business Foundation
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D30/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
    • H10D48/30—Devices controlled by electric currents or voltages

Definitions

  • the present invention relates to a semiconductor device in which a source or a drain is formed, and more particularly, to a semiconductor device and a manufacturing method for implementing a low contact resistance only by a low temperature process by stacking a dielectric layer between a metal layer and a semiconductor layer.
  • high temperature processes have been pointed out as fatal disadvantages for single integrated technology.
  • the three-dimensional single integrated technology stacks the devices in layers, if the process in the second half damages the finished device in the first half, the finished device is broken.
  • mixtures such as NiSi or SiGe have been used to form ohmic contacts in the source and drain, but they do not completely block high temperature processes and pinning.
  • Semiconductor devices such as MOSFETs and FinFETs, consist of a gate for switching and a source and drain (Source and Drain) formed to deliver current through the channel generated by the switching.
  • MOSFETs and FinFETs consist of a gate for switching and a source and drain (Source and Drain) formed to deliver current through the channel generated by the switching.
  • Schottky barriers can be solved by adjusting the metal's work function when ideal, but there is no effective reduction of the Schottky barrier because there is an effect called metal induced gap states (MIGS) between the metal and the semiconductor. .
  • MIGS metal induced gap states
  • MIGS induces a density of states on the surface of a semiconductor by a metal bonded to the semiconductor, bringing the Fermi-level closer to the charge-neutral level (CNL), a characteristic of each semiconductor material. This is called Fermi-level Pinning.
  • the first problem to be solved by the present invention is to provide a semiconductor device that implements a low contact resistance by only a low temperature process by stacking a dielectric layer between the metal layer and the semiconductor layer.
  • a second problem to be solved by the present invention is to provide a manufacturing method for manufacturing a semiconductor device that implements a low contact resistance by only a low temperature process by stacking a dielectric layer between a metal layer and a semiconductor layer.
  • the present invention in order to solve the first problem, a semiconductor device in which a source or a drain is formed, the semiconductor layer; A metal layer forming a source or a drain of the semiconductor device; Provided is a semiconductor device including a dielectric layer formed between the metal layer and the semiconductor layer.
  • the dielectric layer may be a semiconductor device, characterized in that formed through the atomic layer deposition process (ALD).
  • ALD atomic layer deposition process
  • the dielectric layer is formed of a material having a conduction band offset (CBO) with the semiconductor layer below a threshold, a material having a bandgap energy above a threshold, or having a minimum contact resistance.
  • CBO conduction band offset
  • the semiconductor device may be formed in a thickness.
  • the dielectric layer may be a semiconductor device, characterized in that doping, in particular plasma doping is performed.
  • the metal layer is formed of a metal whose difference from the electron affinity of the semiconductor layer is equal to or less than a threshold value
  • the semiconductor when the semiconductor is a p-type semiconductor, It can be a semiconductor device characterized in that the difference between the sum of the electron affinity and the band gap energy of the layer is formed of a metal that is less than the threshold.
  • a method of forming a source or a drain in a semiconductor device comprising: depositing a dielectric layer on a semiconductor layer; And depositing a metal layer forming a source or a drain on the dielectric layer.
  • it may be a method further comprising the step of doping the dielectric layer.
  • the Schottky barrier can be lowered to form an ohmic contact.
  • the CBO with the semiconductor deposits a very small dielectric layer, it can extract lower contact resistance when the dielectric layer is doped.
  • Both n-type and p-type semiconductors can form ohmic contacts by bonding a metal having a small work function to a n-type silicon having a MIS structure and a metal having a large work function to p-type silicon.
  • the MIS structure can form ohmic contacts only by depositing a dielectric layer and can minimize damage caused by high temperature processes, thereby improving both process convenience and device efficiency.
  • Low contact resistance can be extracted only by low temperature process, and MIS structure can be applied to the source and drain of most semiconductor devices, which can be an effective solution for next generation process technology. You will be able to advance.
  • 1 is a semiconductor structure according to an embodiment of the present invention.
  • MIGS metal induced gap states
  • Figure 3 shows the change of the metal induced gap states (MIGS) effect in the metal-dielectric layer-semiconductor.
  • FIG. 11 is a semiconductor structure according to an embodiment of the present invention.
  • FIG. 12 is a flowchart of a method of manufacturing a semiconductor structure in accordance with an embodiment of the present invention.
  • FIG. 13 is a flowchart of a method of manufacturing a semiconductor structure in accordance with another embodiment of the present invention.
  • a semiconductor device in which a source or a drain is formed according to an embodiment of the present invention includes a semiconductor layer, a metal layer forming a source or a drain of the semiconductor device, and a dielectric layer formed between the metal layer and the semiconductor layer.
  • a semiconductor device in which a source or a drain is formed according to an embodiment of the present invention includes a semiconductor layer, a metal layer forming a source or a drain of the semiconductor device, and a dielectric layer formed between the metal layer and the semiconductor layer.
  • 1 is a semiconductor structure according to an embodiment of the present invention.
  • the semiconductor structure according to the embodiment of the present invention is composed of the semiconductor layer 110, the metal layer 130, and the dielectric layer 120.
  • the metal layer 130 forms a source or a drain of the semiconductor device.
  • the dielectric layer 120 is formed between the metal layer 130 and the semiconductor layer 110.
  • the dielectric layer 120 is formed between the metal layer 130 and the semiconductor layer 110 to solve the problem that occurs when the metal layer 130 and the semiconductor layer 110 are stacked in direct contact.
  • the dielectric layer 120 may be formed through an atomic layer deposition process (ALD).
  • ALD atomic layer deposition
  • the source and drain are heavily doped through a hard mask pattern, and a thin dielectric layer is deposited using an atomic layer deposition (ALD) process.
  • ALD atomic layer deposition
  • the atomic layer deposition process it is possible to deposit a nano-thick thin film having excellent uniformity even in a complicated three-dimensional structure is suitable for manufacturing a nano-class semiconductor device.
  • This technology is used to alternately supply elements necessary for thin film formation and adsorb one by one atomic layer. It uses AX and BY as a raw material to deposit a thin film of AB-doped material and generates gaseous XY as a by-product.
  • the atomic layer is deposited by the reaction of AX (gas) + BY (gas)-> AB (solid) + XY (gas).
  • the growth rate of the thin film is proportional to the number of raw material feeding cycles, and thus the thickness of the thin film can be precisely controlled in units of several Armstrongs. It is possible to precisely adjust the thickness and composition of the thin film, to produce high quality thin film with little impurities, and no pinholes or the like.
  • the three-dimensional structure can be uniformly stacked and large area deposition is also possible.
  • the dielectric layer When using a physical process equipment such as a sputter or an evaporator, the dielectric layer has poor characteristics and a high deposition rate makes it difficult to form a thin layer.
  • suitable metals are deposited according to n-type and p-type semiconductor devices.
  • MIGS metal induced gap states
  • CNL is on the side of the valence band.
  • the Schottky barrier increases between the n-type silicon and the metal due to Fermi-level pinning, and the Schottky barrier increases due to the Fermi-level pinning between the p-type silicon and the metal, as shown in FIG. 2E. You can check it.
  • MIGS metal-inter layer-semiconductor
  • the dielectric layer 120 may be formed to a thickness having a minimum contact resistance, or may be formed of a material having a bandgap energy above a threshold.
  • the threshold value of the bandgap energy may be set through experiments or the like, or may be set in advance by the manufacturer who manufactures the semiconductor device.
  • the dielectric layer may be formed using a material having the largest bandgap energy among the plurality of materials.
  • the MIGS density decreases exponentially when penetrated into other materials, which is different for the thickness of the penetrated material and the magnitude of the band gap energy, as shown in Equation 1 below.
  • the S value may be expressed as an expression for the MIGS density of Equation 1, and the closer the S value is to 0, the more fully pinned with CNL, and the closer to 1, the ideal bonding.
  • Schottky barriers such as in FIGS. 2B and 2C have a relative metal work function rather than a work function inherent to the metal by the pinning phenomenon.
  • Equation 2 the closer the S-value of Equation 2 is to 1, the smaller the CNL work function in Equation 3 is to be bonded to the intrinsic metal work function.
  • the contact resistance changes according to the thickness of the dielectric layer. If the thickness is too thin, the MIGS is not sufficiently lowered and still has a high Schottky barrier, so that the contact resistance is high and the thickness is too thick. As it does not pass through, it has high contact resistance.
  • n-type and the doping concentration of the p-type semiconductor source and drain are each 1 ⁇ 10 19 cm - was a simulation of three.
  • n-type and p-type semiconductor devices After depositing a dielectric layer on n-type silicon, a metal having a small work function must be used for ohmic contact. However, if a metal with the same work function is used for p-type silicon, a large work function metal must be used because the Schottky barrier toward the valence band facing the hole is large. That is, the n-type and p-type semiconductor devices must use metals having different work functions due to the tunneling Schottky barrier that depends on the Fermi-level matching formed at the junction of the metal and the semiconductor.
  • the metal layer is formed of a metal whose difference from the electron affinity of the semiconductor layer is equal to or less than a threshold value, and when the semiconductor is a p-type semiconductor, the electron affinity and band gap energy of the semiconductor layer.
  • the difference from the sum of may be formed of a metal that is less than or equal to the threshold.
  • the threshold for selecting the metal may be set through an experiment or the like, or may be set in advance by a manufacturer who manufactures a semiconductor device.
  • the metal layer may be formed using a material having the smallest difference between the electron affinity of the semiconductor layer or the sum of the electron affinity and the band gap energy of the semiconductor layer.
  • n-type semiconductor 5 illustrates a source and a drain of an n-type semiconductor, and thus is simulated with a metal having a work function similar to the electron affinity of the semiconductor.
  • 6 illustrates a source and a drain of a p-type semiconductor, and is simulated with a metal having a work function similar to the sum of the electron affinity and the band gap energy of the semiconductor.
  • suitable metals for n-type semiconductors include Ti, Al, and the like
  • suitable metals for p-type semiconductors include Pt.
  • the dielectric layer 120 may be formed of a material having a conduction band offset (CBO) with the semiconductor layer 110 or less than a threshold. Smaller CBOs in the dielectric layer and semiconductor facilitate electron tunneling, further reducing contact resistance.
  • CBO conduction band offset
  • the tunneling thickness is reduced as compared with FIG. 3A as shown in FIG. 7.
  • the CBO material with the semiconductor is used, the tunneling thickness is thin, so that the contact resistance value is maintained even though it is thick.
  • Dielectric layers with very small differences between silicon and CBO include materials such as ZnO and TiO2.
  • the tunneling thickness is thin, so that the thicker the thickness, the less the shape of the curve as shown in FIG. 4, and the saturated state is obtained at the low contact resistance as shown in FIG. 8.
  • the threshold of the conduction band offset may be set through experiment or the like, or may be set in advance by the manufacturer who manufactures the semiconductor device.
  • the dielectric layer may be formed using a material having the smallest conductive band offset from the semiconductor layer.
  • the dielectric layer 120 may be doped. Doping the dielectric layer 120 may achieve very low contact resistance. When the CBO with the semiconductor dopes small materials, the conduction band bends, resulting in a thinner tunneling thickness. MIGS blocking and thin tunneling thicknesses allow extraction of very low contact resistance. If doping to a material such as ZnO or TiO2, the conduction band is bent as shown in Figure 9, thereby significantly reducing the tunneling thickness.
  • FIG. 10 is a graph illustrating how the Schottky barrier varies according to the doping concentration and the thickness of the dielectric layer. As the Schottky barrier decreases, electrons can easily pass through and the contact resistance decreases. Simulated ZnO material with little difference between silicon and CBO, it can be seen that the contact resistance value does not show a big difference even if the thickness becomes somewhat thick, but the contact resistance decreases as the doping concentration of ZnO increases.
  • the dielectric layer 120 is mostly composed of an oxide film, when the doping is performed in a general semiconductor doping process, the dielectric layer is broken and thus cannot play a desired role in the present invention. Therefore, if plasma doping is performed, an oxygen depletion layer may be formed and doping may be performed while maintaining the characteristics of the dielectric layer.
  • a high degree of doping can be performed simultaneously with the deposition, thereby facilitating a process method.
  • the AZO material also has poor properties when deposited using a sputter or a vapor deposition machine, it is preferable to use ALD, which is a chemical vapor deposition method.
  • FIG. 11 is a diagram in which a MIS structure is introduced into a source and a drain of a MOSFET structure which is the most basic semiconductor device. Inserting the dielectric layer blocks the MIGS by the metal and joins it to a point that matches the work function of the metal, resulting in a low Schottky barrier.
  • the ohmic contact technology of the source and drain using the MIS structure according to the embodiment of the present invention can be implemented by a low temperature process, and by manufacturing a MIS structure using a low temperature process method and applying it to various semiconductor devices, a single integrated process technology particularly 3 It can make a significant contribution to the development of dimensional single integrated technology.
  • the MIS structure according to the embodiment of the present invention is not limited to a general MOSFET structure, but may be applied to semiconductor devices (for example, transistors such as FinFET, HEMT, JFET) that require a source and a drain, and in the case of a dielectric layer, HfO2, Dielectric materials with high bandgap energies such as Al 2 O 3, SiN, ZrO 2, and the like can all be used.
  • FIG. 12 is a flowchart of a method of manufacturing a semiconductor structure in accordance with an embodiment of the present invention.
  • Step 1210 is a step of depositing a dielectric layer on the semiconductor layer.
  • the step of depositing a dielectric layer in a position to form a source or a drain on the semiconductor layer may be deposited through an atomic layer deposition process (ALD).
  • the dielectric layer may be formed of a material having a semiconductor layer and a conduction band offset (CBO) below a threshold.
  • the dielectric layer may be formed of a material having a bandgap energy above a threshold.
  • the dielectric layer may be formed to a thickness that minimizes contact resistance.
  • Step 1220 is stacking a metal layer forming a source or a drain on the dielectric layer.
  • a metal layer forming a source or a drain is laminated on the dielectric layer to form a source or a drain of the semiconductor device.
  • the metal layer is formed of a metal whose difference from the electron affinity of the semiconductor layer is equal to or less than a threshold when the semiconductor is an n-type semiconductor, and the sum of the electron affinity and band gap energy of the semiconductor layer when the semiconductor is a p-type semiconductor.
  • FIG. 13 is a flowchart of a method of manufacturing a semiconductor structure in accordance with another embodiment of the present invention.
  • the doping of the dielectric layer is performed.
  • the contact resistance may be lowered by doping the dielectric layer.
  • plasma doping may be performed. The detailed description of this step corresponds to the detailed description of FIGS. 1 to 11, and thus redundant description will be omitted.
  • the present invention relates to a semiconductor device in which a source or a drain is formed, comprising a semiconductor layer, a metal layer forming a source or a drain of the semiconductor device, and a dielectric layer formed between the metal layer and the semiconductor layer.
  • a semiconductor device for implementing a resistor can be provided.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 소스 또는 드레인이 형성되는 반도체 소자에 관한 것으로, 반도체층, 반도체 소자의 소스 또는 드레인을 형성하는 금속층, 및 상기 금속층과 상기 반도체층 사이에 형성되는 유전층을 포함함으로써, 저온 공정만으로 낮은 컨택 저항을 구현하는 반도체 소자를 제공할 수 있다.

Description

3차원 단일 집적 저온 공정 기술을 위한 소스와 드레인 컨택의 금속-유전층-반도체 구조 및 그 제조 방법
본 발명은 소스 또는 드레인이 형성되는 반도체 소자에 관한 것으로서, 보다 구체적으로, 금속층과 반도체층 사이에 유전층을 적층하여 저온 공정만으로 낮은 컨택 저항을 구현하는 반도체 소자 및 제조방법에 관한 것이다.
최근 3차원 단일 집적 기술이 활발하게 개발되고 있는데 3차원으로 공정을 하게 될 경우 각 소자의 공정이 서로 영향을 미칠 수 있다는 단점이 있다. 그 중 온도가 가장 치명적인 역할을 하게 되는데, 예를 들어 첫 번째로 제작된 소자가 열에 약한 특성을 가지고 있을 때, 그 윗 층의 공정에서 고온 공정이 요구된다면 3차원으로 집적할 수가 없게 된다. 일반적으로 소스와 드레인의 금속과의 접합에서 오믹 컨택을 형성시키기 위해 고온 공정을 필요로 하는데 이는 3차원 단일 집적 공정 기술에 치명적인 단점이 된다.
종래에 주로 사용하고 있는 소스와 드레인 오믹 컨택 기술 연구는 모두 고온 공정을 필요로 한다. 또한, 고온 공정은 단일 집적 기술에 치명적인 단점으로 지적되고 있다. 특히, 3차원 단일 집적 기술은 소자를 층으로 쌓아가며 공정하기 때문에 후반부의 공정이 전반부에 완성한 소자에 피해를 주면 완성된 소자가 망가지게 된다. 실리콘의 경우 NiSi 혹은 SiGe와 같은 혼합물을 사용하여 소스와 드레인의 오믹 컨택을 형성해왔지만, 고온 공정 및 피닝 현상을 완전히 차단시키지 못했다. 이러한 단점들 때문에 고온 공정 기술들을 사용하는 소자들은 3차원 단일 집적 공정 기술에 접목시킬 수 없게 되고, 차세대 기술로의 발전을 저해시킬 수 있다.
MOSFET이나 FinFET와 같은 반도체 소자들은 스위칭을 위한 게이트와 스위칭에 의해 생성되는 채널을 통해 전류를 전달시키기 위해 형성한 소스와 드레인(Source와 Drain)으로 이루어져 있다.
반도체 소자들이 작동할 때 전력 소모를 감소시키기 위해서 소스와 드레인에서의 컨택 저항 감소는 필연적인데, 그를 위해 NMOS의 경우 n형 고도핑을, PMOS의 경우 p형 고도핑을 해준다. 하지만 고도핑을 해주더라도 금속과 반도체 사이의 쇼트키(Schottky) 장벽으로 인한 컨택 저항 증가도 발생한다.
쇼트키 장벽의 경우, 이상적일 때 금속의 일함수를 조절해줌으로써 해결해 줄 수 있지만, 실제로 금속과 반도체 사이에는 MIGS(Metal Induced Gap States)라는 효과가 존재하기 때문에 쇼트키 장벽을 효과적으로 감소시킬 수 없다.
MIGS는 반도체에 접합한 금속에 의해 반도체의 표면에 상태 밀도를 유도하여 페르미-레벨(Fermi-level)이 각 반도체 물질의 고유 특성인 CNL(Charge Neutral Level)에 가까워지게 만든다. 이를 페르미-레벨 피닝(Fermi-level Pinning)이라고 한다.
본 발명이 해결하고자 하는 첫 번째 과제는 금속층과 반도체층 사이에 유전층을 적층하여 저온 공정만으로 낮은 컨택 저항을 구현하는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 두 번째 과제는 금속층과 반도체층 사이에 유전층을 적층하여 저온 공정만으로 낮은 컨택 저항을 구현하는 반도체 소자를 제조하는 제조방법을 제공하는 것이다.
본 발명은 상기 첫 번째 과제를 해결하기 위하여, 소스 또는 드레인이 형성되는 반도체 소자에 있어서, 반도체층; 반도체 소자의 소스 또는 드레인을 형성하는 금속층; 상기 금속층과 상기 반도체층 사이에 형성되는 유전층을 포함하는 반도체 소자를 제공한다.
본 발명의 다른 실시예에 의하면, 상기 유전층은, 원자층 증착 공정(ALD)을 통해 형성되는 것을 특징으로 하는 반도체 소자일 수 있다.
본 발명의 다른 실시예에 의하면, 상기 유전층은, 상기 반도체층과의 전도띠 오프셋(CBO)이 임계치 이하인 물질로 형성되거나, 임계치 이상의 밴드갭 에너지를 갖는 물질로 형성되거나, 컨택저항이 최소가 되는 두께로 형성되는 것을 특징으로 하는 반도체 소자일 수 있다.
본 발명의 다른 실시예에 의하면, 상기 유전층은, 도핑, 특히 플라즈마 도핑이 수행되는 것을 특징으로 하는 반도체 소자일 수 있다.
본 발명의 다른 실시예에 의하면, 상기 금속층은, 상기 반도체가 n형 반도체인 경우, 상기 반도체층의 전자친화도와의 차이가 임계치 이하인 금속으로 형성되고, 상기 반도체가 p형 반도체인 경우, 상기 반도체층의 전자친화도 및 밴드갭 에너지의 합과의 차이가 임계치 이하인 금속으로 형성되는 것을 특징으로 하는 반도체 소자일 수 있다.
본 발명은 상기 두 번째 과제를 해결하기 위하여, 반도체 소자에 소스 또는 드레인을 형성하는 방법에 있어서, 반도체층 상에 유전층을 적층하는 단계; 및 상기 유전층 상에 소스 또는 드레인을 형성하는 금속층을 적층하는 단계를 포함하는 방법을 제공한다.
본 발명의 다른 실시예에 의하면, 상기 유전층에 도핑을 수행하는 단계를 더 포함하는 방법일 수 있다.
본 발명에 따르면, 저온 공정만으로 낮은 컨택 저항을 구현함으로써 고온 공정으로 인한 피해를 최소화할 수 있다. 또한, 쇼트키 장벽을 낮춰 오믹 컨택을 형성할 수 있다. 반도체와의 CBO가 매우 작은 유전층을 증착시켜, 그 유전층을 도핑해줄 경우 더욱 낮은 컨택 저항을 추출할 수 있다. MIS 구조를 도입한 n형 실리콘에 작은 일함수를 가진 금속과 p형 실리콘에 큰 일함수를 가진 금속을 접합하여 n형과 p형 반도체 모두 오믹 컨택을 형성할 수 있다. MIS 구조는 유전층의 증착만으로 오믹 컨택을 형성할 수 있고, 고온 공정으로 인한 피해를 최소화 할 수 있기 때문에 공정의 편리성과 소자의 효율성 모두 향상시킬 수 있다. 저온 공정만으로도 낮은 컨택 저항을 추출할 수 있는바, 대부분의 반도체 소자가 가지고 있는 소스와 드레인에 MIS 구조를 적용할 수 있으므로 차세대 공정 기술에 효과적인 방안이 될 수 있으며, 특히 3차원 단일 집적 공정 기술의 발전에 도모할 수 있게 될 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 구조이다.
도 2는 금속과 반도체 사이의 MIGS(Metal Induced Gap States) 효과를 나타낸 것이다.
도 3은 금속-유전층-반도체에서의 MIGS(Metal Induced Gap States) 효과의 변화를 나타낸 것이다.
도 4 내지 6은 유전층의 두께에 따른 컨택 저항의 변화를 나타낸 것이다.
도 7 내지 8은 유전층의 두께에 따른 컨택 저항의 변화를 나타낸 것이다.
도 9 내지 10은 도핑에 따른 컨택 저항의 변화를 나타낸 것이다.
도 11은 본 발명의 실시예에 따른 반도체 구조이다.
도 12는 본 발명의 일 실시예에 따른 반도체 구조 제조방법의 흐름도이다.
도 13은 본 발명의 다른 실시예에 따른 반도체 구조 제조방법의 흐름도이다.
본 발명의 일 실시예에 따른 소스 또는 드레인이 형성되는 반도체 소자는 반도체층, 반도체 소자의 소스 또는 드레인을 형성하는 금속층, 및 상기 금속층과 상기 반도체층 사이에 형성되는 유전층을 포함한다.
본 발명에 관한 구체적인 내용의 설명에 앞서 이해의 편의를 위해 본 발명이 해결하고자 하는 과제의 해결 방안의 개요 혹은 기술적 사상의 핵심을 우선 제시한다.
본 발명의 일 실시예에 따른 소스 또는 드레인이 형성되는 반도체 소자는 반도체층, 반도체 소자의 소스 또는 드레인을 형성하는 금속층, 및 상기 금속층과 상기 반도체층 사이에 형성되는 유전층을 포함한다.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 실시 예를 상세히 설명한다. 그러나 이들 실시예는 본 발명을 보다 구체적으로 설명하기 위한 것으로, 본 발명의 범위가 이에 의하여 제한되지 않는다는 것은 당업계의 통상의 지식을 가진 자에게 자명할 것이다.
본 발명이 해결하고자 하는 과제의 해결 방안을 명확하게 하기 위한 발명의 구성을 본 발명의 바람직한 실시예에 근거하여 첨부 도면을 참조하여 상세히 설명하되, 당해 도면에 대한 설명시 필요한 경우 다른 도면의 구성요소를 인용할 수 있음을 미리 밝혀둔다. 아울러 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명 그리고 그 이외의 제반 사항이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 1은 본 발명의 일 실시예에 따른 반도체 구조이다.
본 발명의 일 실시예에 따른 반도체 구조는 반도체층(110), 금속층(130), 및 유전층(120)으로 구성된다.
금속층(130)은 반도체 소자의 소스 또는 드레인을 형성한다.
유전층(120)은 금속층(130)과 반도체층(110) 사이에 형성된다.
보다 구체적으로, 금속층(130)과 반도체층(110) 사이에 유전층(120)을 형성함으로써 금속층(130)과 반도체층(110)을 직접 접촉하도록 적층한 경우, 발생하는 문제점을 해결한다.
유전층(120)은 원자층 증착 공정(ALD)을 통해 형성될 수 있다. 먼저, 하드 마스크 패턴을 통해 소스와 드레인에 고도핑을 해주고 ALD(Atomic Layer Deposition) 공정 방식을 이용하여 얇은 유전층을 증착시켜준다. 원자층 증착 공정의 경우, 복잡한 형상의 3차원 구조에서도 뛰어난 균일도를 가지는 나노 두께의 박막 증착이 가능하기 때문에 나노급 반도체 소자 제조의 적합하다. 박막 형성에 필요한 원소를 번갈아 공급하여 한 원자층씩 흡착되도록 하는 기술로, AX와 BY라는 기체의 형태의 물질을 원료로 이용하여 AB라는 고페물질로 된 박막을 증착하고 부산물로 기체 형태의 XY를 생성하는 방식으로 AX(기체)+BY(기체)->AB(고체)+XY(기체)의 반응을 통해 원자층을 적층한다. 증착과정에서 원료 공급 단계에서 원료의 공급이 충분하다면 박막의 성장 속도는 원료 공급 주기의 횟수에만 비례하기 때문에 박막의 두께는 수 Å(암스트롱) 단위로 정밀하게 제어할 수 있다. 박막의 두께와 조성을 정밀하게 조정할 수 있고, 불순물이 적고, 핀 홀 등의 결합이 없는 양질의 박막제조가 가능하다. 또한, 3차원 구조도 균일하게 적층이 가능하며 대면적 증착도 가능하다. 스퍼터(Sputter)나 증착기(Evaporator)와 같은 물리적 방식의 공정 장비를 사용할 시, 유전층의 특성이 좋지 않고, 증착률이 높아 얇은 층을 형성하기 힘들다. 유전층 증착 후, n형과 p형 반도체 소자에 따라 각각에 알맞은 금속을 증착시킨다.
금속층(130)과 반도체층(110)을 직접 접촉하는 경우, 도 2a와 같이 금속과 반도체 사이에 쇼트키(schottky) 장벽으로 인한 컨택 저항 증가가 발생한다. 또한, 금속과 반도체 사이에는 MIGS(Metal Induced Gap States)라는 효과가 존재하기 때문에 쇼트키 장벽을 효과적으로 감소시킬 수 없다. MIGS는 반도체에 접합한 금속에 의해 반도체의 표면에 상태 밀도를 유도하여 페르미-레벨(Fermi-level)이 각 반도체 물질의 고유 특성인 CNL(Charge Neutral Level)에 가까워지게 만든다. 이를 페르미-레벨 피닝(Fermi-level Pinning)이라고 한다. MIGS는 도 2b와 도 2c와 같이 나타난다.
실리콘의 경우, CNL이 가전자대(Valence Band) 쪽에 존재한다. 도 2d와 같이 n형 실리콘과 금속 사이에는 페르미-레벨 피닝으로 인해 쇼트키 장벽이 커지는 것을 확인할 수 있고, 도 2e과 같이 p형 실리콘과 금속 사이에서도 페르미-레벨 피닝으로 인해 쇼트키 장벽이 커지는 것을 확인할 수 있다.
금속층(130)과 반도체층(110) 사이에 유전층(120)을 삽입하여 MIS(Metal-Inter layer-Semiconductor) 구조를 형성함으로써 MIGS 현상으로 인한 페르미-레벨 피닝을 감소시킬 수 있다.
도 3a와 도3b와 같이, 유전층을 삽입할 경우, MIGS를 효과적으로 감소시킬 수 있고, 전자가 터널링(tunneling)을 통해 쉽게 통과할 수 있기 때문에 컨택 저항을 감소시킬 수 있다. 하지만, 유전층이 두꺼워질 경우, 전자가 뚫고 지나갈 수 없기 때문에 오히려 컨택저항이 다시 증가할 수 있다. 따라서, 이러한 문제점을 해결하기 위하여, 유전층(120)은 컨택저항이 최소가 되는 두께로 형성되거나, 임계치 이상의 밴드갭 에너지를 갖는 물질로 형성될 수 있다. 밴드갭 에너지의 임계치는 실험 등을 통해 설정되거나, 반도체 소자를 제조하는 제조자에 의해 미리 설정될 수 있다. 또한, 복수의 물질 중 밴드갭 에너지가 가장 큰 물질을 이용하여 유전층을 형성할 수 있다.
MIGS 밀도는 다른 물질로 침투될 때 지수적으로 감소하게 되는데, 다음 수학식 1에서 볼 수 있듯이 침투되는 물질의 두께와 밴드갭 에너지의 크기에 대해 달라진다.
수학식 1
Figure PCTKR2016000700-appb-M000001
밴드갭 에너지가 큰 물질을 반도체와 금속 사이에 증착하면 금속으로부터 유도되는 피닝 현상을 감소시킬 수 있다. 또한, 수학식 2에서 볼 수 있듯이 S 값은 수학식 1의 MIGS 밀도에 대한 식으로 나타낼 수 있는데, S 값이 0에 가까울수록 CNL로 완전히 피닝되고, 1에 가까울수록 이상적으로 접합할 수 있다.
수학식 2
Figure PCTKR2016000700-appb-M000002
도 2b와 2c에서와 같은 쇼트키 장벽은 피닝 현상에 의해 수학식 3처럼 금속 고유의 일함수가 아닌 상대적인 금속 일함수를 가지게 된다.
수학식 3
Figure PCTKR2016000700-appb-M000003
수학식 2의 S값이 1에 가까울수록 수학식 3에서의 CNL 일함수가 작아져 고유의 금속 일함수에 맞게 접합이 되는 것을 알 수 있다.
실리콘의 경우, S 값이 0.3 정도이기 때문에 CNL로 피닝되기 쉽고, 금속의 일함수와 무관하게 쇼트키 장벽은 커진다. 밴드갭이 넓은 유전층을 실리콘 위에 얇게 증착하면, MIGS의 침투를 효과적으로 차단하고, 그로 인해 페르미-레벨 피닝을 감소시켜 쇼트키 장벽을 낮출 수 있다.
도 4를 보면 유전층의 두께에 따라 컨택 저항이 바뀌는 것을 볼 수 있는데, 두께가 너무 얇을 경우 MIGS를 충분히 낮춰 주지 못해 여전히 높은 쇼트키 장벽을 가지고 있어 컨택 저항이 높고, 두께가 너무 두꺼울 경우 전자가 터널링하여 통과하지 못해 높은 컨택 저항을 가지게 된다.
도 5와 도 6은 n형 반도체와 p형 반도체에 유전층을 증착했을 때, 유전층의 두께에 따른 컨택 저항의 변화가 도 4와 일치하는지를 시뮬레이션으로 보여주는 결과이다. n형과 p형 반도체 소스와 드레인의 도핑 농도는 각각 1×1019cm- 3 으로 시뮬레이션을 했다.
n형 실리콘에 유전층을 증착한 후, 오믹(Ohmic) 컨택을 하기 위해서는 일함수가 작은 금속을 사용해야 한다. 하지만 p형 실리콘에 같은 일함수를 갖는 금속을 사용한다면, 정공이 바라보는 가전자대 쪽의 쇼트키 장벽이 크기 때문에 일함수가 큰 금속을 사용해야 한다. 즉, n형과 p형 반도체 장치는 금속과 반도체의 접합 시에 형성되는 페르미-레벨 일치에 따라 달라지는 터널링 쇼트키 장벽으로 인해 다른 일함수를 가진 금속을 사용해야 한다. 따라서, 금속층은 상기 반도체가 n형 반도체인 경우, 상기 반도체층의 전자친화도와의 차이가 임계치 이하인 금속으로 형성되고, 상기 반도체가 p형 반도체인 경우, 상기 반도체층의 전자친화도 및 밴드갭 에너지의 합과의 차이가 임계치 이하인 금속으로 형성될 수 있다. 상기 금속을 선정하는 임계치는 실험 등을 통해 설정되거나, 반도체 소자를 제조하는 제조자에 의해 미리 설정될 수 있다. 또한, 복수의 물질 중 반도체층의 전자친화도와의 차이 또는 반도체층의 전자친화도 및 밴드갭 에너지의 합과의 차이가 가장 작은 물질을 이용하여 금속층을 형성할 수 있다.
도 5는 n형 반도체의 소스와 드레인에 대한 것이므로 반도체의 전자친화도와 비슷한 일함수를 가진 금속으로 시뮬레이션된 것이다. 도 6은 p형 반도체의 소스와 드레인에 대한 것이므로 반도체의 전자친화도와 밴드갭 에너지의 합의 크기와 비슷한 일함수를 가진 금속으로 시뮬레이션된 것이다. 실제로 n형 반도체에 적절한 금속으로는 Ti나 Al 등이 있고, p형 반도체에 적절한 금속으로는 Pt 등이 있다.
유전층(120)은 반도체층(110)과의 전도띠 오프셋(CBO, Conduction Band Offset)이 임계치 이하인 물질로 형성될 수 있다. 유전층과 반도체의 CBO가 작을 경우 전자가 터널링하기 쉬워져 컨택 저항을 더 감소시킬 수 있다. 유전층(120)으로 반도체와 CBO(Conduction Band Offset)이 매우 작은 물질을 사용하면 도 7과 같이 도 3a에 비해 터널링 두께가 줄어들게 된다. 또한 반도체와의 CBO가 작은 물질을 사용하면 터널링 두께가 얇기 때문에 어느 정도 두꺼워져도 낮은 컨택 저항 값을 유지하게 된다. 실리콘과 CBO가 매우 작은 차이를 가지고 있는 유전층으로는 ZnO나 TiO2와 같은 물질들이 있다. 반도체와의 CBO가 작은 유전층을 사용할 경우 터널링 두께가 얇기 때문에 두께가 두꺼워 질수록 도 4와 같은 곡선의 형태를 띄지 않고, 도 8과 같이 낮은 컨택 저항에서 포화상태가 된다. 전도띠 오프셋의 임계치는 실험 등을 통해 설정되거나, 반도체 소자를 제조하는 제조자에 의해 미리 설정될 수 있다. 또한, 복수의 물질 중 반도체층과의 전도띠 오프셋가 가장 작은 물질을 이용하여 유전층을 형성할 수 있다.
유전층(120)은 도핑이 수행될 수 있다. 유전층(120)에 도핑을 해주면 매우 낮은 컨택 저항을 구현할 수 있다. 반도체와의 CBO가 작은 물질들에 도핑을 해줄 경우 전도대가 휘어져 터널링 두께가 더 얇아지게 되는데, MIGS 차단과 얇은 터널링 두께로 인해 매우 낮은 컨택 저항을 추출할 수 있다. ZnO나 TiO2와 같은 물질에 도핑을 해주게 된다면 도 9와 같이 전도대가 휘어지게 되고, 그로 인해 터널링 두께가 확연히 줄어들게 된다. 도 10은 유전층의 도핑 농도에 따라 그리고 두께에 따라 쇼트키 장벽이 어떻게 달라지는 지를 확인할 수 있는 그래프로, 쇼트키 장벽이 줄어들면 전자가 쉽게 통과할 수 있게 되고, 컨택 저항이 감소하게 된다. 실리콘과 CBO 차이가 거의 없는 ZnO 물질로 시뮬레이션을 해서 두께가 어느 정도 두꺼워져도 컨택 저항 값은 큰 차이가 없는 것을 볼 수 있지만, ZnO의 도핑 농도가 커질수록 컨택 저항이 낮아지는 것을 확인할 수 있다.
유전층(120)은 대부분 산화막으로 이루어져 있기 때문에 일반적인 반도체 도핑 공정 방식으로 도핑을 하게 된다면 유전층이 깨지게 되어 본 발명에서 원했던 역할을 할 수 없게 된다. 따라서, 플라즈마 도핑을 해주게 된다면 산소 공핍층이 생겨 유전층의 특성을 유지하면서 도핑을 할 수 있다. 또한 ZnO의 경우 AZO(Aluminium doped ZnO) 증착이 가능하다면 증착과 동시에 고도핑이 가능하기 때문에 공정 방식이 용이해진다. 하지만 AZO 물질도 스퍼터나 증착기를 이용하여 증착할 경우 특성이 좋지 않아, 화학적 증착 방식인 ALD를 사용하는 것이 바람직하다.
도 11은 가장 기본적인 반도체 소자인 MOSFET 구조의 소스와 드레인에 MIS 구조를 도입한 그림이다. 이와 같이 유전층을 삽입하면 금속에 의한 MIGS를 차단하여 금속의 일함수에 일치하는 지점으로 접합이 되고, 결국 낮은 쇼트키 장벽을 만들 수 있다.
본 발명의 실시예에 따른 MIS 구조를 이용한 소스와 드레인의 오믹 컨택 기술은 저온 공정으로 구현이 가능하고, 저온 공정 방식을 이용한 MIS 구조를 제작해 여러 반도체 소자에 적용함으로써, 단일 집적 공정 기술 특히 3차원 단일 집적 기술의 발전에 큰 기여를 할 수 있다. 본 발명의 실시예에 따른 MIS 구조는 일반적인 MOSFET 구조에 국한하는 것이 아니라, 소스와 드레인이 필요한 반도체 소자 (예를 들면 FinFET, HEMT, JFET과 같은 트랜지스터)에 적용이 가능하며, 유전층의 경우 HfO2, Al2O3, SiN, ZrO2 등과 같은 밴드갭 에너지가 큰 유전층 물질은 모두 이에 이용될 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 구조 제조방법의 흐름도이다.
1210 단계는 반도체층 상에 유전층을 적층하는 단계이다.
보다 구체적으로, 반도체층 상에 소스 또는 드레인을 형성할 위치에 유전층을 적층하는 단계이다. 원자층 증착 공정(ALD)을 통해 상기 유전층을 적층할 수 있다. 유전층은 반도체층과 전도띠 오프셋(CBO)가 임계치 이하인 물질로 형성될 수 있다. 유전층은 임계치 이상의 밴드갭 에너지를 갖는 물질로 형성될 수 있다. 유전층은 컨택 저항이 최소가 되는 두께로 형성될 수 있다. 본 단계에 대한 상세한 설명은 도 1 내지 도 11에 상세한 설명에 대응하는바, 중복되는 설명은 생략한다.
1220 단계는 유전층 상에 소스 또는 드레인을 형성하는 금속층을 적층하는 단계이다.
보다 구체적으로, 유전층 상에 소스 또는 드레인을 형성하는 금속층을 적층하여 반도체 소자의 소스 또는 드레인을 형성한다. 금속층은 상기 반도체가 n형 반도체인 경우, 상기 반도체층의 전자친화도와의 차이가 임계치 이하인 금속으로 형성되고, 상기 반도체가 p형 반도체인 경우, 상기 반도체층의 전자친화도 및 밴드갭 에너지의 합과의 차이가 임계치 이하인 금속으로 형성될 수 있다. 본 단계에 대한 상세한 설명은 도 1 내지 도 11에 상세한 설명에 대응하는바, 중복되는 설명은 생략한다.
도 13은 본 발명의 다른 실시예에 따른 반도체 구조 제조방법의 흐름도이다.
1310 단계는 상기 유전층에 도핑을 수행하는 단계이다.
보다 구체적으로, 유전층에 도핑을 하여 컨택 저항을 더 낮출 수 있다. 도핑을 수행함에 있어서, 플라즈마 도핑을 수행할 수 있다. 본 단계에 대한 상세한 설명은 도 1 내지 도 11에 상세한 설명에 대응하는바, 중복되는 설명은 생략한다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
본 발명은 소스 또는 드레인이 형성되는 반도체 소자에 관한 것으로, 반도체층, 반도체 소자의 소스 또는 드레인을 형성하는 금속층, 및 상기 금속층과 상기 반도체층 사이에 형성되는 유전층을 포함함으로써, 저온 공정만으로 낮은 컨택 저항을 구현하는 반도체 소자를 제공할 수 있다.

Claims (13)

  1. 소스 또는 드레인이 형성되는 반도체 소자에 있어서,
    반도체층;
    반도체 소자의 소스 또는 드레인을 형성하는 금속층; 및
    상기 금속층과 상기 반도체층 사이에 형성되는 유전층을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 유전층은,
    원자층 증착 공정(ALD)을 통해 형성되는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 유전층은,
    상기 반도체층과의 전도띠 오프셋(CBO)이 임계치 이하인 물질로 형성되는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 유전층은,
    임계치 이상의 밴드갭 에너지를 갖는 물질로 형성되는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 유전층은,
    컨택저항이 최소가 되는 두께로 형성되는 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 유전층은,
    도핑이 수행되는 것을 특징으로 하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 금속층은,
    상기 반도체가 n형 반도체인 경우, 상기 반도체층의 전자친화도와의 차이가 임계치 이하인 금속으로 형성되고,
    상기 반도체가 p형 반도체인 경우, 상기 반도체층의 전자친화도 및 밴드갭 에너지의 합과의 차이가 임계치 이하인 금속으로 형성되는 것을 특징으로 하는 반도체 소자.
  8. 반도체 소자에 소스 또는 드레인을 형성하는 방법에 있어서,
    반도체층 상에 유전층을 적층하는 단계; 및
    상기 유전층 상에 소스 또는 드레인을 형성하는 금속층을 적층하는 단계를 포함하는 방법.
  9. 제 8 항에 있어서,
    상기 유전층에 도핑을 수행하는 단계를 더 포함하는 방법.
  10. 제 8 항에 있어서,
    상기 유전층을 적층하는 단계는,
    원자층 증착 공정(ALD)을 통해 상기 유전층을 적층하는 것을 특징으로 하는 방법.
  11. 제 8 항에 있어서,
    상기 유전층은,
    상기 반도체층과 전도띠 오프셋(CBO)가 임계치 이하인 물질로 형성되는 것을 특징으로 하는 방법.
  12. 제 8 항에 있어서,
    상기 유전층은,
    임계치 이상의 밴드갭 에너지를 갖는 물질로 형성되는 것을 특징으로 하는 방법.
  13. 제 8 항에 있어서,
    상기 유전층은,
    컨택저항이 최소가 되는 두께로 형성되는 것을 특징으로 하는 방법.
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