KR20150010546A - 반도체 디바이스의 컨택 저항을 감소시키기 위한 시스템 및 방법 - Google Patents

반도체 디바이스의 컨택 저항을 감소시키기 위한 시스템 및 방법 Download PDF

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쳉-텅 린
텡-천 차이
리-팅 왕
치-유안 첸
홍-마오 리
휴이청 창
웨이-중 린
빙-헝 첸
치아-한 라이
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반도체 디바이스 구조물과 연관된 컨택 저항을 감소시키기 위한 시스템 및 방법이 제공된다. 반도체 영역을 포함한 기판이 제공된다. 하나 이상의 유전체 층이 반도체 영역 상에 형성되며, 하나 이상의 유전체 층은 원소를 포함한다. 하나 이상의 유전체 층 내의 원소의 농도를 변경시키도록 기체 물질이 하나 이상의 유전체 층 상에 가해진다. 반도체 디바이스 구조물을 생성하도록 하나 이상의 유전체 층 상에 컨택 층이 형성된다. 반도체 디바이스 구조물은 컨택 층, 하나 이상의 유전체 층, 및 반도체 영역을 포함한다. 반도체 디바이스 구조물과 연관된 컨택 저항은 하나 이상의 유전체 층 내의 원소의 농도를 변경함으로써 감소된다.

Description

반도체 디바이스의 컨택 저항을 감소시키기 위한 시스템 및 방법{SYSTEMS AND METHODS FOR REDUCING CONTACT RESISTIVITY OF SEMICONDUCTOR DEVICES}
본 출원에 기재된 기술은 일반적으로 반도체 디바이스에 관한 것으로, 보다 상세하게는 반도체 디바이스의 제조 및 특성(characterization)에 관한 것이다.
집적 회로(IC; integrated circuit)는 종종 전계 효과 트랜지스터(FET; field effect transistor)와 같은 복수의 상호접속되어 있는 반도체 디바이스들을 사용함으로써 구현된다. 디바이스 제조 기술의 개발로 점점 더 많은 반도체 디바이스들이 단일 IC 칩 상에 통합되고, 따라서 IC 칩 상의 각각의 디바이스의 크기와 디바이스들 사이의 간격(즉, 피쳐 크기)은 계속해서 감소하고 있다. FET와 기타 수동 및 능동 회로 요소와 같은 IC의 개별 디바이스들은 원하는 회로 기능을 구현하도록 보통 금속 또는 기타 전도체로 상호접속된다. 작은 컨택 저항(contact resistance)이 전도체와 회로 요소 사이의 각각의 접촉과 연관된다. 피쳐 크기가 계속해서 감소함에 따라, 개별 회로 요소와 연관된 컨택 저항이 종종 증가하고 총 회로 저항에 관련하여 더욱 중요해지고 있다. 많은 상황에서, 디바이스의 컨택 저항을 감소시키는 것이 IC의 성능을 높일 수 있다.
반도체 디바이스를 처리하는데 있어서 가스 클러스터 이온 빔(GCIB; gas cluster ion beam)이 종종 사용된다. 예를 들어, GCIB에서, 수 천개의 원자/분자(예를 들어 O2, SiH4)를 함유하는 기체상의 원자 클러스터가 종종 초음속 확장(supersonic expansion)에 의해 생성되고, 그 다음 약하게 이온화된다. 이온들은 가속화되어 기판 표면에 충돌한다. 많은 양의 이온들은 거의 동시에 기판 원자/분자와 상호작용한다. 결과적으로, 기판 표면 근방의 비교적 작은 체적에서 많은 양의 에너지를 받으며, 이는 기판 표면에서 극도의 화학적 및 물리적 반응을 초래한다. 그러나, GCIB의 개별 이온들은 낮은 에너지(예를 들어, 수 eV)를 가지며, 따라서 몇몇 이온들이 기판 안으로 깊이 침투할 수 있다. 예를 들어, 대부분의 기판이 상온에서 유지되는 동안, GCIB의 이온의 충돌시 피코초 온도/압력 스파이크 및 그에 따른 인퓨전(infusion) 효과(예를 들어, 용융)가 기판 표면으로부터 2 - 20nm의 거리 내에서 일어날 수 있다.
여기에 기재된 교시에 따르면, 반도체 디바이스 구조물과 연관된 접촉 저항을 감소시키기 위한 시스템 및 방법이 제공된다. 반도체 영역을 포함하는 기판이 제공된다. 반도체 영역 상에 하나 이상의 유전체 층이 형성되며, 하나 이상의 유전체 층은 원소(element)를 포함한다. 하나 이상의 유전체 층 내의 원소의 농도를 변경하도록 기체 물질이 상기 하나 이상의 유전체 층 상에 가해진다. 반도체 디바이스 구조물을 생성하도록 컨택 층이 하나 이상의 유전체 층 상에 형성된다. 반도체 디바이스 구조물은 컨택 층, 하나 이상의 유전체 층, 및 반도체 영역을 포함한다. 반도체 디바이스 구조물과 연관된 컨택 저항은 하나 이상의 유전체 층 내의 원소의 농도를 변경함으로써 감소된다.
하나의 실시예에서, 반도체 디바이스 구조물과 연관된 컨택 저항을 감소시키기 위한 방법이 제공된다. 반도체 영역을 포함한 기판이 제공된다. 원소를 포함하는 제1 유전체 층을 형성하도록 반도체 영역 상에 기체 물질이 가해진다. 제1 유전체 층 상에 패드 층이 형성된다. 제2 유전체 층을 형성하도록 패드 층 및 제1 유전체 층 상에 열 어닐링이 수행된다. 반도체 디바이스 구조물을 생성하도록 제2 유전체 층 상에 컨택 층이 형성된다. 컨택 층, 제2 유전체 층, 및 반도체 영역을 포함하는 반도체 디바이스 구조물이 생성된다. 반도체 디바이스 구조물과 연관된 컨택 저항은 제1 유전체 층 내의 원소의 농도를 변경함으로써 감소된다.
다른 실시예에서, 반도체 디바이스 구조물은 기판, 하나 이상의 유전체 층, 및 컨택 층을 포함한다. 기판은 반도체 영역을 포함한다. 하나 이상의 유전체 층이 반도체 영역 상에 형성되고 원소를 포함한다. 컨택 층이 하나 이상의 유전체 층 상에 형성된다. 반도체 디바이스 구조물과 연관된 컨택 저항은 하나 이상의 유전체 층 상에 기체 물질을 가하여 하나 이상의 유전체 층 내의 원소의 농도를 변경시킴으로써 감소된다.
또 다른 실시예에서, 반도체 디바이스 구조물은 기판, 제1 유전체 층, 및 컨택 층을 포함한다. 기판은 반도체 영역을 포함한다. 제1 유전체 층이 패드 층 및 제2 유전체 층의 열 어닐링에 의해 형성된다. 제2 유전체 층은 반도체 영역 상에 기체 물질을 가함으로써 형성되고 원소를 포함한다. 컨택 층이 제1 유전체 층 상에 형성된다. 반도체 디바이스 구조물과 연관된 컨택 저항은 제2 유전체 층 내의 원소의 농도를 변경함으로써 감소된다.
도 1은 금속-절연체-반도체 구조물에 대한 예시적인 도면을 도시한다.
도 2는 계면 쌍극자 효과를 갖는 2개의 절연체 층에 대한 예시적인 도면을 도시한다.
도 3a 내지 도 3c는 유전체 층 상의 가스 클러스터 처리를 사용하여 MIS 구조물의 컨택 저항을 감소시키기 위한 예시적인 도면을 도시한다.
도 4a 내지 도 4c는 유전체 층 상의 가스 클러스터 처리를 사용하여 N 채널 트랜지스터 구조물의 컨택 저항을 감소시키기 위한 예시적인 도면을 도시한다.
도 5a 내지 도 5d는 유전체 층 상의 가스 클러스터 처리를 사용하여 P 채널 트랜지스터 구조물의 컨택 저항을 감소시키기 위한 예시적인 도면을 도시한다.
도 6a 내지 도 6e는 유전체 층 상의 가스 클러스터 처리를 사용하여 N 채널 트랜지스터 구조물과 P 채널 트랜지스터 구조물 둘 다의 컨택 저항을 감소시키기 위한 예시적인 도면을 도시한다.
도 7은 반도체 디바이스 구조물의 컨택 저항을 감소시키기 위한 예시적인 흐름도를 도시한다.
도 8a 내지 도 8e는 기판 상의 가스 클러스터 처리를 사용하여 MIS 구조물의 컨택 저항을 감소시키기 위한 예시적인 도면을 도시한다.
도 9a 내지 도 9d는 기판 상의 가스 클러스터 처리를 사용하여 N 채널 트랜지스터 구조물의 컨택 저항을 감소시키기 위한 예시적인 도면을 도시한다.
도 10은 반도체 디바이스 구조물의 컨택 저항을 감소시키기 위한 다른 예시적인 흐름도를 도시한다.
금속-반도체 컨택에서, 금속과 반도체 사이에 종종 쇼트키 장벽(Schottky barrier)이 존재하며, 쇼트키 장벽의 높이는 전자가 금속으로부터 반도체로 통과하는데 필요한 전위를 나타낸다. 보통, 쇼트키 장벽의 높이가 낮아질 수 있다면 컨택 저항은 감소될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 금속-절연체-반도체(MIS; metal-insulator-semiconductor) 구조물(100)이 컨택 저항을 감소시키도록 구현될 수 있다. 예를 들어 페르미 준위 피닝(Fermi-level pinning)을 감소시킴으로써, 금속과 반도체 사이의 쇼트키 장벽의 높이를 낮추도록, 컨택 층(104)(예를 들어, 금속 층)과 반도체 층(106)(예를 들어, N 타입 도핑 또는 P 타입 도핑됨) 사이에 하나 또는 2개의 얇은 절연체 층(102)(예를 들어, TiO2 층)이 삽입될 수 있다.
2개의 절연체 층이 서로 인접하게 배치될 때, 2개의 절연체 층 사이의 계면에서 쌍극자 효과(dipole effect)가 발생할 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 2개의 산화물 층(202 및 204)이 함께 적층된다. 산화물 층(202)은 산화물 층(204)에 비교하여 산소 원자의 더 적은 면적 밀도(즉, 더 낮은 σ)를 갖는다. 2개의 산화물 층(202 및 204) 사이의 산소 원자의 면적 밀도의 차이는 산화물 층(204)으로부터 산화물 층(202)으로 σ2-의 형태로 이동하는 산소 원자에 의해 보상될 수 있고 VO 2+의 형태로 산화물 층(204)에 산소 베이컨시(예를 들어, 베이컨시(210))를 남기며, 계면 쌍극자 효과를 일으킨다.
다시 도 1을 참조하면, 계면 절연체 층(102)은 산화물 층(예를 들어, TiO2 층)을 포함할 수 있으며, 이는 형성시 특정 농도의 산소를 갖는다. 산화물 층 내의 이러한 산소 농도는 MIS 구조물(100)과 연관된 컨택 저항에 영향을 미친다. 그러나, 일단 컨택 층(104)이 절연체 층(102) 상에 증착되면, 컨택 저항을 감소시키도록 절연체 층(102) 내의 산소 농도를 조정하는 것이 어려울 수 있다.
도 3a 내지 도 3c는 유전체 층 상의 가스 클러스터 처리(gas cluster treatment)를 사용하여 MIS 구조물의 컨택 저항을 감소시키기 위한 예시적인 도면을 도시한다. MIS 구조물(300)의 컨택 저항을 감소시키기 위해 반도체 층(306) 상에 형성되어 있는 하나 이상의 유전체 층(304) 내의 하나 이상의 원소(예를 들어, 산소)의 농도를 조정하도록 가스 클러스터 이온 빔(302)이 구현될 수 있다.
구체적으로, 도 3a에 도시된 바와 같이, 유전체 층(304)이 반도체 층(306) 상에 형성될 수 있다. 유전체 층(304)은 단일 유전체 층(예를 들어, TiOx 층), 2개의 유전체 층(예를 들어, TiOx 층 및 SiO2 층), 또는 복수의 유전체 층을 포함할 수 있다. 도 3b에 도시된 바와 같이, GCIB(302)는 유전체 층(304) 내의 하나 이상의 원소(예를 들어, 산소)의 농도를 변경시키도록 유전체 층(304)의 원자/분자와 상호작용한다. 도 3c에 도시된 바와 같이, MIS 구조물(300)을 생성하도록 컨택 층(308)이 유전체 층(304) 상에 형성될 수 있으며, MIS 구조물(300)의 컨택 저항은 예를 들어 GCIB(302)의 파라미터를 적합하게 변경하는 것을 통해 유전체 층(304) 내의 하나 이상의 원소의 농도를 조정함으로써 개선되었다. 예를 들어, GCIB(302)의 에너지와 도즈 둘 다가 컨택 저항을 개선하기 위해 조정될 수 있다. 예로서, 컨택 층(308)은 글루 층(예를 들어, Ti/TiN) 및 금속 층(예를 들어, W, Al, Cu)을 포함할 수 있다.
도 4a 내지 도 4c는 유전체 층 상의 가스 클러스터 처리를 사용하여 N 채널 트랜지스터 구조물의 컨택 저항을 감소시키기 위한 예시적인 도면을 도시한다. GCIB(402)는 컨택 저항을 감소시키기 위해 N 채널 트랜지스터 구조물(400)의 소스/드레인 영역(406) 상에 형성되는 유전체 층(404) 내의 산소 농도를 조정하도록 구현될 수 있다.
구체적으로, 도 4a에 도시된 바와 같이, N 채널 트랜지스터 구조물(400)은 기판(408)(예를 들어, 실리콘 기판, SOI(silicon-on-insulator) 기판, 게르마늄계 기판, 또는 Ⅲ-Ⅴ 재료 기판) 상에 구축될 수 있다. 희생 산화물(410)(SAC; sacrificial oxide)이 N 채널 트래지스터 구조물(400)의 금속 게이트 영역(412)(MG; metal gate)을 실질적으로 커버한다. 층간 유전체 층(414)(ILD; interlayer dielectric layer)이 N 채널 트랜지스터 구조물(400) 위에 배치될 수 있다. 소스/드레인 영역(406) 위의 층간 유전체 층(414) 및 컨택 에칭 정지 층(418)(CESL; contact etch stop layer)을 통해 에칭함으로써 컨택 개구(416)가 형성된다.
도 4b에 도시된 바와 같이, 유전체 층(404)(예를 들어, TiO2 층)이 예를 들어 물리적 기상 증착(PVD; physical vapor deposition), 화학적 기상 증착(CVD; chemical vapor deposition), 또는 원자층 증착(ALD; atomic layer deposition)을 통해 N 채널 트랜지스터 구조물(400) 상에 형성된다. 예를 들어, 티타늄 층이 N 채널 트랜지스터 구조물(400) 상에 증착되고, 그 다음 유전체 층(404)을 형성하도록 산화된다. 그 다음 도 4c에 도시된 바와 같이 유전체 층(404) 내의 산소 농도를 변경시키도록 GCIB(402)가 가해진다. 예를 들어, GCIB(402)는 많은 수의 가스 클러스터(약 10 내지 약 10000)를 포함할 수 있고 약 3 kV 내지 약 100 kV의 에너지 범위를 갖는다. 가스 클러스터의 크기는 약 1 nm 내지 약 1000 nm 범위 내에 있을 수 있다. 가스 클러스터의 산소 도즈는 약 1011 내지 1016의 범위 내에 있다. 글루 층(예를 들어, Ti/TiN) 및 금속 층(예를 들어, W, Al, Cu)을 포함하는 컨택 층이 유전체 층(404) 상에 증착되고 화학 기계적 처리(CMP; chemical-mechanical processing)를 거칠 수 있다. 예로서, 가스 클러스터 처리 후에 저온 어닐링이 수행될 수 있다. 하나의 예에서, 소스/드레인 영역(406)은 SiP, Ⅲ-Ⅴ 재료 및/또는 Ge를 포함할 수 있다.
도 5a 내지 도 5d는 유전체 층 상의 가스 클러스터 처리를 사용하여 P 채널 트랜지스터 구조물의 컨택 저항을 감소시키기 위한 예시적인 도면을 도시한다. 2개의 유전체 층(602 및 604)이 P 채널 트랜지스터 구조물의 소스/드레인 영역(606) 상에 연속적으로 형성되고, 컨택 저항을 감소시키기 위해 유전체 층(602 및 604) 내의 하나 이상의 원소(예를 들어, 산소)의 농도를 조정하도록 GCIB(608)가 구현된다.
구체적으로, 도 5a에 도시된 바와 같이, 유전체 층(602)(예를 들어, SiO2 층)이 예를 들어 PVD, CVD 또는 ALD를 통해 소스/드레인 영역(606) 상에 형성된다. 그 다음, 도 5b에 도시된 바와 같이 유전체 층(604)(예를 들어, TiO2 층)이 유전체 층(602)의 상면 상에 형성된다. 유전체 층(602 및 604) 사이의 계면에서 쌍극자가 형성될 수 있다. 예를 들어, 도 5c에 도시된 바와 같이, 컨택 저항을 감소시키기 위해 GCIB(608)는 유전체 층(604) 내의 하나 이상의 원자(예를 들어, 산소)의 농도를 변경시키고 따라서 유전체 층(602 및 604) 사이의 계면 쌍극자의 크기를 변경시키도록 유전체 층(604)의 원자/분자와 상호작용한다. 도 5d에 도시된 바와 같이, 그 다음 MIS 구조물(600)을 생성하도록 컨택 층(610)이 유전체 층(604) 상에 형성되며, MIS 구조물(600)의 컨택 저항은 GCIB(608)를 통해 유전체 층(602 및 604) 사이의 계면 쌍극자의 크기를 조정함으로써 개선되었다. 예를 들어, 소스/드레인 영역(606)은 SiGe 및/또는 Ge를 포함한다.
도 6a 내지 도 6e는 유전체 층 상의 가스 클러스터 처리를 사용하여 N 채널 트랜지스터 구조물과 P 채널 트랜지스터 구조물 둘 다의 컨택 저항을 감소시키기 위한 예시적인 도면을 도시한다. 도 6b에 도시된 바와 같이, 유전체 층(702)이 N 채널 트랜지스터 구조물의 소스/드레인 영역(704) 및 P 채널 트랜지스터 구조물의 소스/드레인 영역(706) 둘 다 상에 형성된다. 그 다음, 도 6c에 도시된 바와 같이, 유전체 층(702)이 소스/드레인 영역(704)으로부터 실질적으로 제거된다. 도 6d에 도시된 바와 같이, 또다른 유전체 층(708)이 소스/드레인 영역(704)과 소스/드레인 영역(706) 둘 다 상에 형성된다. 도 6e에 도시된 바와 같이, 컨택 저항을 감소시키기 위해 유전체 층(708) 내의 산소 농도를 조정하도록 GCIB(710)가 구현된다. 글루 층(예를 들어, Ti/TiN) 및 금속 층(예를 들어, W, Al, Cu)을 포함한 컨택 층이 유전체 층(708) 상에 증착될 수 있다. 예로서, 가스 클러스터 처리 후에 저온 어닐링이 수행될 수 있다.
도 7은 반도체 디바이스 구조물의 컨택 저항을 감소시키기 위한 예시적인 흐름도를 도시한다. 도 7에 도시된 바와 같이, 502에서, 반도체 영역을 포함한 기판이 제공된다. 504에서, 하나 이상의 유전체 층이 반도체 영역 상에 형성된다. 하나 이상의 유전체 층은 원소를 포함한다. 506에서, 하나 이상의 유전체 층 내의 원소의 농도를 변경시키도록 하나 이상의 유전체 층 상에 기체 물질이 가해진다(예를 들어, GCIB를 통해). 508에서, 반도체 디바이스 구조물을 생성하도록 하나 이상의 유전체 층 상에 컨택 층이 형성된다. 반도체 디바이스 구조물은 컨택 층, 하나 이상의 유전체 층, 및 반도체 영역을 포함한다. 반도체 디바이스 구조물과 연관된 컨택 저항은 하나 이상의 유전체 층 내의 원소의 농도를 변경함으로써 감소된다.
도 8a 내지 도 8e는 기판 상의 가스 클러스터 처리를 사용하여 MIS 구조물의 컨택 저항을 감소시키기 위한 예시적인 도면을 도시한다. 기판(804) 상에 GCIB(802)를 가함으로써 얇은 유전체 층(806)이 형성되고, 컨택 저항을 감소시키도록 유전체 층(806) 내의 하나 이상의 원소의 농도가 조정될 수 있다.
도 8a 및 도 8b에 도시된 바와 같이, 얇은 유전체 층(806)(예를 들어, 산화물 층)을 형성하도록 GCIB(802)가 기판(804)에 가해질 수 있다. 도 8c에 도시된 바와 같이, 패드 층(808)이 유전체 층(806) 상에 형성된다. 도 8d에 도시된 바와 같이, 패드 층(808) 및 유전체 층(806)의 열 어닐링을 통해 또다른 유전체 층(810)이 생성된다. 도 8e에 도시된 바와 같이, 컨택 층(812)이 유전체 층(810) 상에 형성되어 MIS 구조물(800)을 생성한다. 유전체 층(806)이 기판(804) 상에 GCIB(802)를 가함으로써 형성되므로, MIS 구조물(800)의 컨택 저항은 유전체 층(806) 내의 하나 이상의 원소(예를 들어, 산소)의 농도를 조정함으로써, 예를 들어 GCIB(802)의 파라미터를 적절하게 변경하는 것을 통해, 감소될 수 있다.
도 9a 내지 도 9d는 기판 상의 가스 클러스터 처리를 사용하여 N 채널 트랜지스터 구조물의 컨택 저항을 감소시키기 위한 예시적인 도면을 도시한다. 도 9a에 도시된 바와 같이, 기판(902) 상에 구축된 N 채널 트랜지스터 구조물(900)은 금속 게이트 영역(904)(MG) 및 소스/드레인 영역(906)을 포함한다. 도 9b에 도시된 바와 같이, 기판(902) 내의 소스/드레인 영역(906)에 직접 GCIB를 가함으로써 얇은 유전체 층(908)(예를 들어, SiO2 층)이 N 채널 트랜지스터 구조물(900) 상에 형성된다. 예를 들어, 소스/드레인 영역(906)은 GCIB에 의해 산화된다.
도 9c에 도시된 바와 같이, 패드 층(910)(예를 들어, Ti/TiN 층)이 유전체 층(908)을 포함한 N 채널 트랜지스터 구조물(900) 위에 형성된다. 도 9d에 도시된 바와 같이, 또다른 유전체 층(912)(예를 들어, TiO2 층)이 패드 층(910) 및 유전체 층(908)으로부터 생성되도록 열 어닐링이 수행될 수 있다. 컨택 층이 유전체 층(912) 상에 증착될 수 있고, N 채널 트랜지스터 구조물(900)의 컨택 저항은 예를 들어, GCIB의 에너지 및 도즈를 적절하게 변경함으로써 최적화될 수 있다. 예를 들어, 패드 층(910)의 두께는 약 0.5 nm 내지 약 25 nm의 범위 내에 있다. 예로서, 열 어닐링은 밀리초 어닐링(예를 들어, 약 500 ℃ 내지 약 1200 ℃에서) 또는 급속 열 어닐링(예를 들어, 약 0.01 초 내지 약 10 초 동안 약 300 ℃ 내지 약 1000 ℃에서)을 사용하여 수행될 수 있다.
도 10은 반도체 디바이스 구조물의 컨택 저항을 감소시키기 위한 다른 예시적인 흐름도를 도시한다. 1002에서, 반도체 영역을 포함한 기판이 제공된다. 1004에서,원소를 포함하는 제1 유전체 층을 형성하도록 기체 물질이 반도체 영역 상에 가해진다. 1006에서, 패드 층이 제1 유전체 층 상에 형성된다. 1008에서, 제2 유전체 층을 형성하도록 패드 층 및 제1 유전체 층에 대해 열 어닐링이 수행된다. 1010에서, 제2 유전체 층 상에 컨택 층이 형성되어 반도체 디바이스 구조물을 생성한다. 반도체 디바이스 구조물은 컨택 층, 제2 유전체 층, 및 반도체 영역을 포함한다. 반도체 디바이스 구조물과 연관된 컨택 저항은 제1 유전체 층 내의 원소의 농도를 변경함으로써 감소된다.
여기에 쓰여진 기재는, 본 발명을 개시하며 최상의 모드를 포함하고 또한 당해 기술 분야에서의 숙련자가 본 발명을 형성하고 사용할 수 있게 해주는 예를 사용한다. 본 발명의 특허 가능한 범위는 당해 기술 분야에서의 숙련자에게 떠오르는 다른 예를 포함할 수 있다. 관련 분야에서의 숙련자라면 다양한 실시예들이 구체적 세부사항 중의 하나 이상의 세부사항 없이 또는 다른 대체물 및/또는 추가의 방법, 재료 또는 컴포넌트와 함께 실시될 수 있다는 것을 알 것이다. 본 발명의 다양한 실시예들의 양상을 모호하게 하는 것을 피하도록 잘 알려진 구조, 재료, 또는 동작은 상세하게 도시되거나 기재되지 않았다. 도면에 도시된 다양한 실시예들은 설명을 위한 예시적인 표현이며 반드시 축척대로 도시된 것은 아니다. 특정 특징, 구조, 재료, 또는 특성이 하나 이상의 실시예에서 임의의 적합한 방식으로 결합될 수 있다. 다른 실시예에서, 다양한 추가의 층 및/또는 구조가 포함될 수 있고 그리고/또는 기재된 특징이 생략될 수 있다. 다양한 동작들은 본 발명을 이해하는 것을 가장 잘 도울 수 있는 방식으로 복수의 분리된 동작으로서 순차적으로 기재되었을 수 있다. 그러나, 기재 순서는 이들 동작들이 반드시 순서를 지켜야 함을 의미하는 것으로 해석되어서는 안 된다. 특히, 이들 동작들은 제시된 순서대로 수행되지 않아도 된다. 여기에 기재된 동작들은 기재된 실시예와 다른 순서로, 연속적으로 또는 동시에 수행될 수 있다. 다양한 추가의 동작들이 수행되고 그리고/또는 기재될 수 있다. 추가의 실시예에서 동작들이 생략될 수도 있다.
여기에 쓰여진 기재 및 다음의 청구항은 단지 서술을 위한 목적으로 사용된, 좌측, 우측, 상부, 하부, 위에, 아래에, 상단, 하단, 제1, 제2, 등과 같은 용어를 포함할 수 있다. 예를 들어, 상대적으로 수직인 위치를 지정하는 용어는, 기판 또는 집적 회로의 디바이스측(또는 활성 표면)이 기판의 "상부" 표면인 상황을 지칭할 수 있으며, 기판은 실제로 표준 육상 기준 프레임에서 기판의 "상부"측이 "하부"측보다 낮도록 임의의 배향에 있을 수 있고 여전히 용어 "상부"의 의미 내에 속할 수 있다. 여기에서 사용된(청구항을 포함하여) 용어 "상에" 는, 구체적으로 그렇다고 명시되어 있지 않는 한, 제2 층 "상에" 제1 층이 제2 층 바로 위에 있고 제2 층과 직접 접촉하는 것을 나타내지 않을 수 있고, 제1 층과 제1 층 상의 제2 층 사이에 제3 층 또는 다른 구조가 있을 수도 있다. 여기에 기재된 디바이스 또는 물품의 실시에는 복수의 위치 및 배향으로 제조되거나 사용되거나 운송될 수 있다. 당해 기술 분야에서의 숙련자라면 도면에 도시된 다양한 컴포넌트들에 대한 다양한 등가 결합 및 치환들을 알 수 있을 것이다.
100: 금속-절연체-반도체(MIS) 구조물
102: 계면 절연체 층
104: 컨택 층
106: 반도체 층
202, 204: 산화물 층
300: MIS 구조물
304: 유전체 층
306: 반도체 층
308: 컨택 층

Claims (10)

  1. 반도체 디바이스 구조물과 연관된 컨택 저항(contact resistivity)을 감소시키는 방법에 있어서,
    반도체 영역을 포함하는 기판을 제공하는 단계;
    상기 반도체 영역 상에 하나 이상의 유전체 층 - 상기 하나 이상의 유전체 층은 원소를 포함함 - 을 형성하는 단계;
    상기 하나 이상의 유전체 층 내의 상기 원소의 농도를 변경시키도록 상기 하나 이상의 유전체 층 상에 기체 물질을 가하는(apply) 단계; 및
    반도체 디바이스 구조물을 생성하도록 상기 하나 이상의 유전체 층 상에 컨택 층을 형성하는 단계를 포함하고,
    상기 반도체 디바이스 구조물은 상기 컨택 층, 상기 하나 이상의 유전체 층, 및 상기 반도체 영역을 포함하며,
    상기 반도체 디바이스 구조물과 연관된 컨택 저항은 상기 하나 이상의 유전체 층 내의 상기 원소의 농도를 변경함으로써 감소되는 것인, 컨택 저항의 감소 방법.
  2. 청구항 1에 있어서, 상기 원소는 산소를 포함하는 것인, 컨택 저항의 감소 방법.
  3. 청구항 1에 있어서, 상기 하나 이상의 유전체 층은 제1 산화물 층을 포함하는 것인, 컨택 저항의 감소 방법.
  4. 청구항 3에 있어서,
    상기 기판은 소스 영역 및 드레인 영역을 갖는 트랜지스터를 포함하고,
    상기 반도체 영역은 상기 소스 영역 또는 상기 드레인 영역에 대응하는 것인, 컨택 저항의 감소 방법.
  5. 청구항 1에 있어서, 상기 기체 물질은 가스 클러스터 이온 빔(gas cluster ion beam)을 사용하여 가해지는 것인, 컨택 저항의 감소 방법.
  6. 청구항 9에 있어서, 상기 가스 클러스터 이온 빔은 하나 이상의 산소 가스 클러스터를 포함하는 것인, 컨택 저항의 감소 방법.
  7. 반도체 디바이스 구조물과 연관된 컨택 저항을 감소시키는 방법에 있어서,
    반도체 영역을 포함하는 기판을 제공하는 단계;
    원소를 포함하는 제1 유전체 층을 형성하도록 상기 반도체 영역 상에 기체 물질을 가하는 단계;
    상기 제1 유전체 층 상에 패드 층을 형성하는 단계;
    제2 유전체 층을 형성하도록 상기 패드 층 및 상기 제1 유전체 층에 대해 열 어닐링을 수행하는 단계; 및
    반도체 디바이스 구조물을 생성하도록 상기 제2 유전체 층 상에 컨택 층을 형성하는 단계를 포함하고,
    상기 반도체 디바이스 구조물은 상기 컨택 층, 상기 제2 유전체 층, 및 상기 반도체 영역을 포함하며,
    상기 반도체 디바이스 구조물과 연관된 컨택 저항은 상기 제1 유전체 층 내의 상기 원소의 농도를 변경함으로써 감소되는 것인, 컨택 저항의 감소 방법.
  8. 청구항 7에 있어서, 상기 패드 층은 금속 층을 포함하는 것인, 컨택 저항의 감소 방법.
  9. 반도체 디바이스 구조물에 있어서,
    반도체 영역을 포함하는 기판;
    상기 반도체 영역 상에 형성된 하나 이상의 유전체 층 - 상기 하나 이상의 유전체 층은 원소를 포함함 - ; 및
    상기 하나 이상의 유전체 층 상에 형성된 컨택 층을 포함하고,
    상기 반도체 디바이스 구조물과 연관된 컨택 저항은 상기 하나 이상의 유전체 층 상에 기체 물질을 가하여 상기 하나 이상의 유전체 층 내의 상기 원소의 농도를 변경시킴으로써 감소되는 것인 반도체 디바이스 구조물.
  10. 반도체 디바이스 구조물에 있어서,
    반도체 영역을 포함하는 기판;
    패드 층 및 제2 유전체 층의 열 어닐링에 의해 형성된 제1 유전체 층 - 상기 제2 유전체 층은 상기 반도체 영역 상에 기체 물질을 가함으로써 형성되고, 상기 제2 유전체 층은 원소를 포함함 - ; 및
    상기 제1 유전체 층 상에 형성된 컨택 층을 포함하고,
    상기 반도체 디바이스 구조물과 연관된 컨택 저항은 상기 제2 유전체 층 내의 상기 원소의 농도를 변경함으로써 감소되는 것인 반도체 디바이스 구조물.
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