WO2016098226A1 - 半導体装置及び電力変換装置 - Google Patents

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WO2016098226A1
WO2016098226A1 PCT/JP2014/083567 JP2014083567W WO2016098226A1 WO 2016098226 A1 WO2016098226 A1 WO 2016098226A1 JP 2014083567 W JP2014083567 W JP 2014083567W WO 2016098226 A1 WO2016098226 A1 WO 2016098226A1
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semiconductor power
power modules
drive
semiconductor
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徹 増田
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株式会社日立製作所
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    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H02M1/088—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters for the simultaneous control of series or parallel connected semiconductor devices

Definitions

  • the present invention relates to a semiconductor device and a power conversion device, and more particularly, to a semiconductor device including a semiconductor power module, a drive circuit thereof, and a drive wiring therebetween, and a power conversion device having the semiconductor device.
  • a semiconductor power module is a module in which a plurality of semiconductor elements such as a power MOSFET (Metal-Oxide-Semiconductor-Field-Effect-Transistor) and IGBT (Insulated Gate-Bipolar-Transistor) switching elements and free wheel diodes are mounted in one module. .
  • MOSFET Metal-Oxide-Semiconductor-Field-Effect-Transistor
  • IGBT Insulated Gate-Bipolar-Transistor
  • the maximum rated current handled in the above power control and motor control tends to increase, and sometimes exceeds the rated current of the switching element as the output element.
  • a configuration is adopted in which a plurality of semiconductor power modules are prepared, and the plurality of semiconductor power modules are connected in parallel and driven by a single drive circuit.
  • Patent Document 1 states that “the impedance of the circuit connecting the emitter auxiliary terminals of the switch elements connected in parallel is sufficiently larger than the impedance of the circuit connecting the emitter main circuit terminals. The current flowing between the auxiliary emitter terminals of the plurality of switch elements is reduced by the induced voltage generated in the floating inductance of the main circuit on the emitter side when the switch elements are turned on, and the switch elements are prevented from turning off during the turn-on operation. Is described.
  • the present invention provides a semiconductor device capable of suppressing the volume or area occupied by wirings driving a plurality of semiconductor power modules and realizing simultaneous driving of the plurality of semiconductor power modules, and a power conversion device having the semiconductor device. With the goal.
  • the present application includes a plurality of means for solving the above problems.
  • a plurality of semiconductor power modules arranged in parallel;
  • a wiring portion configured with drive wiring commonly wired to the plurality of semiconductor power modules;
  • the characteristic impedance of the wiring section between the semiconductor power module closest to the drive circuit and the drive circuit among the multiple semiconductor power modules must be higher than the characteristic impedance of the wiring section between the other semiconductor power modules and the drive circuit. It is characterized by.
  • the drive wiring is wired in common for the modules arranged in parallel, the volume or area occupied by the drive wiring can be suppressed as compared to the case where the drive wiring of the same length is routed for each module. Can do.
  • the characteristic impedance of the wiring part between the module closest to the driving circuit and the driving circuit is made higher than the characteristic impedance of the wiring part between the other modules and the driving circuit, so that a plurality of semiconductor power modules Since the time difference between these drive signals can be reduced, simultaneous driving of a plurality of semiconductor power modules can be realized.
  • FIG. 10 is an example of a waveform diagram showing a calculation result of a gate drive waveform of each semiconductor power module in Reference Example 1.
  • FIG. 4 is an example of a diagram illustrating a relationship between characteristic impedances Zo1 to Zo4 of each drive wiring unit according to the first embodiment.
  • FIG. 4 is an example of a waveform diagram showing a calculation result of a gate drive waveform of each semiconductor power module in the case of Example 1.
  • FIG. 7A is an example of a configuration diagram showing a configuration of a drive wiring portion of a drive wiring according to a second embodiment
  • FIG. 7A shows the shape of the wiring pattern of the drive wiring portion
  • FIG. 7B is taken along line XX ′ in FIG. 7A.
  • An arrow cross section is shown.
  • FIG. 10 is an example of a top view illustrating a wiring pattern shape of a drive wiring portion of a drive wiring according to a third embodiment.
  • It is an example of the circuit diagram which shows an example of the circuit structure of the semiconductor device which concerns on 2nd Embodiment of this invention.
  • FIG. 10 is an example of a waveform diagram showing a calculation result of a gate drive waveform of each semiconductor power module in Reference Example 2.
  • FIG. FIG. 10 is an example of a waveform diagram showing a calculation result of a gate drive waveform of each semiconductor power module in the case of Example 4. It is an example of the circuit diagram which shows an example of a structure of the power converter device of this invention.
  • FIG. 1 is an example of a circuit diagram showing an example of a circuit configuration of a semiconductor device according to the first embodiment of the present invention.
  • the semiconductor device 100 according to the present embodiment is suitable for use in power control and motor control, and has a configuration in which a plurality of semiconductor power modules 1_1 to 1_n are connected in parallel and driven simultaneously.
  • semiconductor means not only strictly simultaneous but also substantially simultaneous, and various variations that occur in design or manufacturing are allowed.
  • semiconductor power modules 1_1 to 1_4 are arranged in parallel (in parallel connection) as a plurality of semiconductor power modules 1_1 to 1_n, and these semiconductor power modules 1_1 to 1_4 are arranged as a single unit.
  • the structure driven by the drive circuit 2 is adopted.
  • the semiconductor power modules 1_1 to 1_4 include, for example, switching elements S (S1 to S4) made of, for example, MOS-FETs (MOS field effect transistors) and diode elements D (D1 to D4) connected in parallel with opposite polarities. It is mounted on one module.
  • the number n of semiconductor power modules is determined based on the maximum rated current handled in power control and motor control.
  • the drive wiring 3 is wired in common to the four semiconductor power modules 1_1 to 1_4 between the four semiconductor power modules 1_1 to 1_4 and the drive circuit 2.
  • the wiring structure is adopted.
  • a drive signal (drive pulse) for driving the four semiconductor power modules 1_1 to 1_4 is input to the drive circuit 2 via the signal input terminal 21 and the reference voltage terminal 22.
  • the drive circuit 2 adjusts the input drive signal to a voltage level necessary for driving the four semiconductor power modules 1_1 to 1_4.
  • the drive signal whose level is adjusted by the drive circuit 2 is output from the signal output terminal 23 and the reference voltage output terminal 24, and is supplied to the signal input terminal 25 and the reference voltage terminal 26 of the drive wiring 3 through the resistance element 4.
  • the drive wiring 3 is composed of four drive wiring sections 31_1 to 31_4 corresponding to the four semiconductor power modules 1_1 to 1_4 and four module connection wiring sections 32_1 to 32_4.
  • the drive wiring sections 31_1 to 31_4 are composed of two lines of signal wirings 34_1 to 34_4 and reference voltage wirings 35_1 to 35_4.
  • the module connection wiring sections 32_1 to 32_4 are configured by two lines of signal wirings 36_1 to 36_4 and reference voltage wirings 37_1 to 37_4.
  • the drive wiring 3 composed of two lines is wired in common to the four semiconductor power modules 1_1 to 1_4, the drive circuit 2 to the modules 1_1 to 1_4 are individually connected to the two lines.
  • the volume or area occupied by the wiring can be suppressed as compared with the case where the driving wiring 3 is formed.
  • branch points 33_1 to 33_3 for branching the module connection wiring sections 32_1 to 32_3 are provided between the module connection wiring sections 32_1 to 32_3. Further, the output side of the connection wiring portion 32_4 is a termination point 33_4, and this termination point 33_4 is a branch point that branches the module connection wiring portion 32_4.
  • the module connection wiring section 32_1 is connected between the branch point 33_1 between the drive wiring section 31_1 and the drive wiring section 31_2 and the gate terminal 11_1 and the reference voltage terminal 11_2 of the semiconductor power module 1_1.
  • the module connection wiring part 32_2 is connected between the branch point 33_2 between the drive wiring part 31_2 and the drive wiring part 31_3 and the gate terminal 12_1 and the reference voltage terminal 12_2 of the semiconductor power module 1_2.
  • the module connection wiring portion 32_3 is connected between the branch point 33_3 between the drive wiring portion 31_3 and the drive wiring portion 31_4 and the gate terminal 13_1 and the reference voltage terminal 13_2 of the semiconductor power module 1_3.
  • the module connection wiring portion 32_4 is connected between the termination point 33_4 and the gate terminal 14_1 and the reference voltage terminal 14_2 of the semiconductor power module 1_4.
  • the drain terminals 11_3 to 14_3 of the semiconductor power modules 1_1 to 1_4 are connected in common to the drain wiring 5 and further connected to the drain output terminal 27 via the drain wiring 5.
  • the source terminals 11_4 to 14_4 of the semiconductor power modules 1_1 to 1_4 are commonly connected to the source wiring 6 and further connected to the source output terminal 28 via the source wiring 6.
  • FIG. 2 is an example of a top view showing the basic wiring pattern shape of the drive wiring portions 31_1 to 31_4 of the drive wiring 3.
  • the drive wiring portion 31_1 forms a transmission line with two lines of the signal wiring 34_1 and the reference voltage wiring 35_1.
  • the drive wiring unit 31_2 forms a transmission line with the signal wiring 34_2 and the reference voltage wiring 35_2
  • the drive wiring unit 31_3 forms a transmission line with the signal wiring 34_3 and the reference voltage wiring 35_3
  • the drive wiring unit 31_4 has The signal line 34_4 and the reference voltage line 35_4 constitute a transmission line.
  • Characteristic impedances in the respective sections of the drive wiring portions 31_1 to 31_4 are defined as Zo1 to Zo4.
  • the “characteristic impedance” indicates a balance between inductance and capacitance per unit length of the transmission line, and can be expressed by the following equation (1).
  • Zo ⁇ (Lo / Co) (1)
  • Lo is an inductance value per unit length
  • Co is a capacitance value per unit length.
  • the inductance value Lo and the capacitance value Co vary depending on the line width of the signal wirings 34_1 to 34_4 and the reference voltage wirings 35_1 to 35_4 and the distance between the signal wirings 34_1 to 34_4 and the reference voltage wirings 35_1 to 35_4.
  • FIG. 4 is an example of a waveform diagram showing calculation results of gate drive waveforms of the semiconductor power modules 1_1 to 1_4 in the case of the reference example 1, that is, when the characteristic impedances Zo1 to Zo4 are uniform.
  • This gate drive waveform is a rising waveform of the voltages V1 to V4 between the gate terminals 11_1 to 14 and the reference voltage terminals 11_2 to 14 of each of the semiconductor power modules 1_1 to 1_4.
  • the calculation is performed by replacing the semiconductor power modules 1_1 to 1_4 with a resistance of 2 [ ⁇ ] and a capacitance of 50 [nF].
  • the rising characteristics around the voltage 5 [V] differ depending on the positions of the semiconductor power modules 1_1 to 1_4 with respect to the drive circuit 2. Assuming that 5 [V] is a threshold value, the timing variation ⁇ t Vth between the semiconductor power modules 1_1 to 1_4 is largely divided into 185 [ns].
  • the branch point 33_1 is a point at which the input pulse from the drive circuit 3 is reflected first.
  • the gate drive pulse proceeds to a low impedance (capacitance of the semiconductor power module) at the branch point 33_1 through a high impedance (for example, characteristic impedance 125 [ ⁇ ]) from the drive circuit 2 side, the voltage at the branch point 33_1
  • the waveform rises steeply at first.
  • a reflected wave that reduces the voltage amplitude is added due to mismatching that progresses from high impedance to low impedance, the waveform has a waveform in which the rise of the voltage becomes dull from the middle.
  • the low impedance due to the capacitance is effective only in the transient response, the rising of the voltage waveform gradually recovers with the passage of time.
  • the on-voltage is often about 5 [V] or less, and the semiconductor power module 1_1 Variations in ⁇ 1_4 parallel operation.
  • the waveform variation is small at about 10 [V], but the waveform variation occurs again at 10 [V] or more. Therefore, it is required to reduce the waveform variation between the semiconductor power modules 1_1 to 1_4 regardless of the voltage.
  • the characteristic impedance Zo1 of the drive wiring portion 31_1 corresponding to the semiconductor power module 1_1 closest to the drive circuit 2 is changed to the characteristic impedance Zo2 to Zo4 of the drive wiring portions 31_2 to 31_4. Increase (enlarge) compared to.
  • the characteristic impedances Zo2 to Zo4 of the drive wiring portions 31_2 to 31_4 are made lower (smaller) than the characteristic impedance Zo1 of the drive wiring portion 31_1.
  • the characteristic impedance Zo1 of the drive wiring unit 31_1 is set to 125 [ ⁇ ]
  • the characteristic impedances Zo2 to Zo4 of the drive wiring units 31_2 to 31_4 are set to 40 [ ⁇ ] equally.
  • the timing variation ⁇ t Vth at 5 [V] is 34 [ns], which is significantly reduced as compared with the case of the reference example 1 of FIG. 4 (185 [ns]).
  • variations in the waveforms of the voltages V1 to V4 are suppressed to be small as a whole regardless of the voltage value. Accordingly, it can be said that lowering the characteristic impedances Zo2 to Zo4 of the drive wiring portions 31_2 to 31_4 as compared with the characteristic impedance Zo1 of the drive wiring portion 31_1 is important for obtaining uniform operation of the parallel placement modules 1_1 to 1_4.
  • the drive signal pulse that has passed through the high impedance (for example, characteristic impedance 125 [ ⁇ ]) of the drive wiring portion 31_1 travels toward the low impedance at the branch point 33_1 as compared with the case of the reference example 1 in FIG. . Therefore, the voltage waveform at the branch point 33_1 becomes a gentle waveform from the rising edge. Further, since the characteristic impedances Zo2 to Zo4 of the drive wiring portions 31_2 to 31_4 are low, the impedance itself between the control terminals (gate terminals 11_1 to 14 and reference voltage terminals 11_2 to 14) of the respective semiconductor power modules 1_1 to 1_4 becomes low. (Smaller). Therefore, the transient waveforms at the control terminals of the respective semiconductor power modules 1_1 to 1_4 tend to approach.
  • the characteristic impedances Zo2 to Zo4 of the drive wiring portions 31_2 to 31_4 lower than the characteristic impedance Zo1 of the drive wiring portion 31_1, the following operations and effects can be obtained. That is, since the transient waveforms of the control terminals of the semiconductor power modules 1_1 to 1_4 arranged in parallel tend to approach, it is possible to reduce the time delay difference between the drive signals applied to the control terminals of the modules 1_1 to 1_4. Become. Thereby, simultaneous driving (uniform driving) of the semiconductor power modules 1_1 to 1_4 arranged in parallel can be realized. As a result, current imbalance among the semiconductor power modules 1_1 to 1_4 arranged in parallel can be suppressed, and the reliability of the module can be maintained for a long time.
  • the second embodiment is a modification of the drive wiring portions 31_1 to 31_4 of the drive wiring 3 of the first embodiment.
  • FIG. 7 is an example of a configuration diagram illustrating the configuration of the drive wiring portions 31_1 to 31_4 of the drive wiring 3 according to the second embodiment.
  • FIG. 7A is a top view showing the wiring pattern shapes of the drive wiring portions 31_1 to 31_4.
  • the drive wiring 3 is divided into four drive wiring sections 31_1 to 31_4 corresponding to the four semiconductor power modules 1_1 to 1_4 arranged in parallel.
  • the characteristic impedance Zo1 of the drive wiring portion 31_1 is higher than the characteristic impedances Zo2 to Zo4 of the drive wiring portions 31_2 to 31_4.
  • the drive wiring unit 31_1 having the highest characteristic impedance Zo1 is set so that the subsequent drive wiring unit 31_2 has the lowest characteristic impedance Zo2. Further, the characteristic impedances Zo3 and Zo4 of the drive wiring portion 31_3 and the drive wiring portion 31_4 are set to have the following relationship. Zo1>Zo4>Zo3> Zo2 (2)
  • Equation (2) indicates that the characteristic impedances Zo2 to Zo4 of the drive wiring portions 31_2 to 31_4 are lower in the semiconductor power module closer to the drive circuit 2 among the drive wiring portions 31_2 to 31_4. Since the characteristic impedances Zo1 to Zo4 of the drive wiring portions 31_1 to 31_4 have the relationship of the expression (2), the variation in the waveforms of the voltages V1 to V4 shown in FIG. 6 can be further suppressed.
  • FIG. 7B is a cross-sectional view taken along the line XX ′ in FIG. 7A.
  • FIG. 7B shows a technique for realizing a predetermined characteristic impedance in a small size.
  • the characteristic impedance Zo is determined by the capacitance value Co per unit length as shown in the equation (1). That is, capacitive coupling between the signal wirings 34_1 to 34_4 and the reference voltage wirings 35_1 to 35_4 affects the characteristic impedance Zo.
  • the gap d1 between the signal wirings 34_2 to 34_4 and the reference voltage wirings 35_2 to 35_4 in the drive wiring portions 31_2 to 31_4 is narrowed.
  • the capacitive coupling between the signal wirings 34_2 to 34_4 and the reference voltage wirings 35_2 to 35_4 is increased, so that the characteristic impedances Zo2 to Zo4 can be sufficiently lowered.
  • the gap d2 between the signal wiring 34_1 and the reference voltage wiring 35_1 in the driving wiring section 31_1 is set to an optimum value for obtaining a desired characteristic impedance Zo1.
  • the third embodiment is another modification of the drive wiring portions 31_1 to 31_4 of the drive wiring 3 according to the first embodiment.
  • FIG. 8 is an example of a top view illustrating the shape of the wiring pattern of the drive wiring portions 31_1 to 31_4 of the drive wiring 3 according to the third embodiment.
  • the drive wiring 3 is divided into four drive wiring sections 31_1 to 31_4 corresponding to the four semiconductor power modules 1_1 to 1_4 arranged in parallel.
  • the characteristic impedance Zo1 of the drive wiring portion 31_1 is higher than the characteristic impedances Zo2 to Zo4 of the drive wiring portions 31_2 to 31_4.
  • the wiring pattern of the drive wiring portions 31_1 to 31_4 is divided into a plurality of parallel wires, and the wiring connection low resistance member 38 is formed as necessary.
  • An example of the low resistance member 38 for wiring connection is a switch circuit. Then, by connecting / splitting a plurality of parallel wiring patterns with the low resistance member 38 for wiring connection, a characteristic impedance having a desired value is set from among a plurality of characteristic impedances corresponding to the number of wirings of the parallel wiring pattern. It becomes possible.
  • a desired characteristic impedance can be arbitrarily selected from a plurality of characteristic impedances while being a kind of wiring pattern of the drive wiring portions 31_1 to 31_4.
  • the wiring connection low resistance member 38 is provided only for the drive wiring portions 31_2 and 31_3.
  • the configuration is not limited thereto, and wiring is provided for the drive wiring portions 31_1 and 31_4. It is also possible to employ a configuration in which a low resistance member for connection 38 is provided. That is, according to the configuration of the third embodiment, the characteristic impedances Zo1 to Zo4 of the drive wiring portions 31_1 to 31_4 are determined by the number of parallel connections of a plurality of parallel wiring patterns.
  • Example 3 the following usage is conceivable.
  • the semiconductor power modules 1_1 to 1_4 display the input capacitance values of the modules in a readable form. Then, when the semiconductor device 100 is manufactured, a plurality of parallel wiring patterns are connected / separated by the wiring connecting low resistance member 38 based on the input capacitance values displayed on the semiconductor power modules 1_1 to 1_4. Thereby, the characteristic impedances Zo1 to Zo4 of the drive wiring sections 31_1 to 31_4 can be determined according to the value of the input capacitance displayed on the semiconductor power modules 1_1 to 1_4.
  • FIG. 9 is an example of a circuit diagram showing an example of a circuit configuration of a semiconductor device according to the second embodiment of the present invention.
  • the semiconductor device 200 according to the present embodiment is basically the same as the semiconductor device 100 according to the first embodiment except for the configuration of the drive wiring 3.
  • the drive wiring 3 includes the resistance elements 39_1 to 39_4 in the module connection wiring portions 32_1 to 32_4 connected to the semiconductor power modules 1_1 to 1_4. More specifically, the module connection wiring portions 32_1 to 32_4 are configured such that resistance elements 39_1 to 39_4 are inserted in series in the signal wirings 36_1 to 36_4.
  • the technique of the second embodiment that is, the technique of inserting the resistance elements 39_1 to 39_4 in the module connection wiring sections 32_1 to 32_4 can be applied to the above-described reference example 1, and Examples 1-3 It can also be applied to.
  • Reference Example 1 the case of applying to Reference Example 1 will be described as Reference Example 2
  • Example 4 the case of applying to Examples 1 to 3 will be described as Example 4.
  • FIG. 10 is an example of a waveform diagram showing calculation results of gate drive waveforms of the respective semiconductor power modules 1_1 to 1_4 in this case.
  • the timing variation ⁇ t Vth at 5 [V] is 45 [ns]. Therefore, the reference example in which the resistance elements 39_1 to 39_4 of about 25 [ ⁇ ] are inserted into the module connection wiring sections 32_1 to 32_4 in contrast to the comparative example 1 in which the driving wiring sections 31_1 to 31_4 are simply uniform. In the case of 2, it can be seen that the timing variation ⁇ t Vth can be significantly reduced as compared with the case of Comparative Example 1.
  • Example 4 The fourth embodiment is a modification of the first embodiment.
  • the characteristic impedance Zo1 of the drive wiring unit 31_1 is made higher than the characteristic impedances Zo2 to Zo4 of the drive wiring units 31_2 to 31_4, and then the module connection wiring Resistive elements 39_1 to 39_4 are inserted into the sections 32_1 to 32_4.
  • the resistance values R 39_1 to R 39_4 of the resistance elements 39_1 to 39_4 are set to a lower resistance value, for example, about 10 [ ⁇ ] by 25 [ ⁇ ] in the case of the reference example 2.
  • FIG. 11 shows that when the characteristic impedance Zo1 is higher than the characteristic impedances Zo2 to Zo4 and the resistance values of the resistance elements 39_1 to 39_4 are set to about 10 [ ⁇ ], that is, the semiconductor power modules 1_1 to 1 in the fourth embodiment. It is an example of a waveform diagram showing a calculation result of the gate drive waveform of 1_4.
  • a gate drive waveform having substantially the same slope as that of the comparative example 1 is obtained, and the timing is compared with that of the comparative example 1. It can be seen that the variation ⁇ t Vth can be greatly reduced.
  • simultaneous driving (uniform driving) of the semiconductor power modules 1_1 to 1_4 arranged in parallel can be realized, and high-speed switching operation of the semiconductor power modules 1_1 to 1_4 can be supported.
  • the techniques of the second and third embodiments can be applied to the fourth embodiment.
  • this invention is not limited to the above-mentioned Example, Various modifications are included.
  • the above-described embodiments have been described in detail for easy understanding of the present invention, and are not necessarily limited to those having all the configurations described.
  • a part of the configuration of one embodiment can be replaced with the configuration of another embodiment, and the configuration of another embodiment can be added to the configuration of one embodiment.
  • the number of semiconductor power modules arranged in parallel is not limited to that illustrated in the embodiments, and includes various modifications.
  • the switching elements S1 to S4 are replaced with a J-FET (junction field effect transistor) unipolar device or a bipolar device such as an IGBT (insulated gate bipolar transistor). Can be used.
  • a J-FET junction field effect transistor
  • IGBT insulated gate bipolar transistor
  • the semiconductor device 100 according to the first embodiment and the semiconductor device 200 according to the second embodiment are suitable for use in power control and motor control for industrial equipment, electric railway vehicles, automobile home appliances, and the like.
  • the inverter that uses the semiconductor device 100 according to the first embodiment or the semiconductor device 200 according to the second embodiment for example, an inverter that converts DC power into AC power is taken as an example, and will be described below as the power converter of the present invention. To do.
  • FIG. 12 is an example of a circuit diagram showing an example of the configuration of the power conversion device of the present invention.
  • the power conversion device 300 converts a direct current input via the positive power supply terminal 900 and the negative power supply terminal 901 into, for example, a three-phase alternating current, and outputs a U terminal 910, V It is a device that outputs from the terminal 911 and the W terminal 912 and supplies it to the motor 500, for example.
  • the power converter 300 includes three sets of AC wave generation circuits 301, 302, and 303.
  • the AC wave generation circuit 301 includes a switching element 311 and a higher-order module including a diode element 321 connected in parallel to the reverse polarity thereto, and a lower-order side including a switching element 312 and a diode element 322 connected in parallel to the reverse polarity thereto. It is composed of modules.
  • the AC wave generation circuit 302 is also composed of a higher-order module composed of the switching element 313 and the diode element 323 and a lower-order module composed of the switching element 314 and the diode element 324.
  • the AC wave generation circuit 302 is also configured by a higher-order module including a switching element 315 and a diode element 325 and a lower-order module including a switching element 316 and a diode element 326.
  • the drain electrodes of the switching elements 311, 313 and 315 of the upper module are connected to the positive power supply terminal 900, and the source electrodes of the switching elements 312, 314 and 316 of the lower module are connected to the positive power supply terminal 901. Yes. Further, the source electrodes of the switching elements 311, 313 and 315 of the upper module and the drain electrodes of the switching elements 312, 314 and 316 of the lower module are connected in common. The common connection points are connected to the U terminal 910, the V terminal 911, and the W terminal 912, respectively.
  • the output terminals of the drive circuits 401, 403, and 405 are connected to the gate electrodes of the switching elements 311, 313, and 315, and the drive circuits 402, 404, and 405 are connected to the gate electrodes of the switching elements 312, 314, and 316, respectively. Each output terminal is connected. Then, the switching elements 311 to 316 are turned on / off by drive signals (drive pulses) output from the drive circuits 401 to 406, so that the U terminal 910, the V terminal 911, and the W terminal 912 are connected to the motor 500. A three-phase alternating current is output.
  • the semiconductor device 100 according to the first embodiment or the semiconductor device 200 according to the second embodiment is used as the upper module and the lower module of the three sets of AC wave generation circuits 301, 302, and 303. Can be used.
  • each of the switching elements S1 to S4 in FIGS. 1 and 9 corresponds to the switching elements 311 to 316 in FIG.
  • the number n of the semiconductor power modules 1_1 to 1_n arranged in parallel is set so as to correspond to the maximum rated current handled in the control of the motor 500 in this example.
  • the semiconductor device 100 according to the first embodiment or the semiconductor device 200 according to the second embodiment suppresses the volume or area occupied by the drive wiring of the plurality of semiconductor power modules, and realizes simultaneous driving of the plurality of semiconductor power modules. It has the advantage that it can. Therefore, the use of the semiconductor device 100 according to the first embodiment or the semiconductor device 200 according to the second embodiment can contribute to miniaturization of the power conversion device 300. Furthermore, current imbalance among a plurality of semiconductor power modules constituting the power conversion apparatus 300 can be suppressed, so that module reliability can be maintained over a long period of time.
  • SYMBOLS 1_1-1_4 ... Semiconductor power module, 2 ... Drive circuit, 3 ... Drive wiring, 31_1-31_4 ... Drive wiring part, 32_1-32_4 ... Module connection wiring part, 39_1-39_4 ... Resistance element, 100 ... According to 1st Embodiment Semiconductor device, 200 ... Semiconductor device according to the second embodiment, 300 ... Power converter, D1 to D4 ... Diode element, S1 to S4 ... Switching element, Zo1 to Zo4 ... Characteristic impedance

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Abstract

　本発明の半導体装置は、並列配置された複数の半導体パワーモジュールと、複数の半導体パワーモジュールを駆動する駆動回路と、駆動回路と複数の半導体パワーモジュールとの間に、複数の半導体パワーモジュールに対して共通に配線された駆動配線と、を備え、駆動配線において、複数の半導体パワーモジュールのうち駆動回路に一番近い半導体パワーモジュールと駆動回路との間の配線部の特性インピーダンスが、他の半導体パワーモジュールと駆動回路との間の配線部の特性インピーダンスよりも高いことを特徴とする。

Description

半導体装置及び電力変換装置
　本発明は、半導体装置及び電力変換装置に関し、特に、半導体パワーモジュールとその駆動回路と両者間の駆動配線とを含む半導体装置及び当該半導体装置を有する電力変換装置に関する。
　産業機器や電気鉄道車両、自動車家電などの電力制御やモータ制御に、半導体パワーモジュールが使用されている。半導体パワーモジュールは、パワーＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field-Effect Transistor)やＩＧＢＴ(Insulated Gate Bipolar Transistor)のスイッチング素子やフリーホイールダイオード等の複数個の半導体素子を一つのモジュールに搭載したものである。
　近年では、上記の電力制御やモータ制御で扱う最大定格電流が増大する傾向にあり、出力素子であるスイッチング素子の定格電流を超える場合がある。この最大定格電流の増大に応えるために、半導体パワーモジュールを複数用意し、これら複数の半導体パワーモジュールを並列接続して一つの駆動回路によって駆動する構成が採られる。
　このように、複数個の半導体パワーモジュールを並列接続して駆動する技術として、特許文献１に記載の技術がある。特許文献１には、「並列接続されたスイッチ素子のエミッタ補助端子相互間を接続する回路のインピーダンスを、エミッタ主回路端子相互間を接続する回路のインピーダンスよりも充分に大きくなるようにする。そして、スイッチ素子のターンオン時にエミッタ側の主回路の浮遊インダクタンスに生じる誘起電圧によって複数のスイッチ素子のエミッタ補助端子相互間に流れる電流を小さくし、スイッチ素子がターンオン動作途中においてターンオフするのを防止する。」と記載されている。
特開平１０－１４２１５号公報
　ところで、複数の半導体パワーモジュールを並列接続して駆動する場合、複数の半導体パワーモジュールを同時に駆動することが求められる。複数の半導体パワーモジュールを同時に駆動するためには、一般的に、一つの駆動回路から複数の半導体パワーモジュールに対してモジュール毎に同じ長さの駆動配線を引き回す配線手法が採られる。この配線手法は、複数の半導体パワーモジュールを同時駆動するには非常に有効な手法であるが、モジュール毎に同じ長さの駆動配線を引き回すことになるため、駆動配線が占める体積もしくは面積が大きくなる。
　一方、特許文献１に記載の従来技術では、先にターンオンしたスイッチ素子のエミッタ主回路側の配線の浮遊インダクタンスによって生じる誘起電圧を補償するために、エミッタ補助端子を接続する配線に変成器を配置する必要がある。このため、スイッチ素子の駆動配線が占める体積もしくは面積が増大してしまう問題がある。
　そこで、本発明は、複数の半導体パワーモジュールを駆動する配線が占める体積もしくは面積を抑え、複数の半導体パワーモジュールの同時駆動を実現可能な半導体装置及び当該半導体装置を有する電力変換装置を提供することを目的とする。
　上記課題を解決するために、例えば特許請求の範囲に記載の構成を採用する。
　本願は、上記課題を解決する手段を複数含んでいるが、その一例を挙げるならば、
　並列配置された複数の半導体パワーモジュールと、
　複数の半導体パワーモジュールを駆動する駆動回路と、
　駆動回路と前記複数の半導体パワーモジュールとの間に、複数の半導体パワーモジュールに対して共通に配線された駆動配線で構成される配線部と、
　を備え、
　複数の半導体パワーモジュールのうち駆動回路に最も近い半導体パワーモジュールと駆動回路との間の配線部の特性インピーダンスは、他の半導体パワーモジュールと駆動回路との間の配線部の特性インピーダンスよりも高い
　ことを特徴とする。
　本発明によれば、並列配置のモジュールに対して駆動配線を共通に配線しているため、モジュール毎に同じ長さの駆動配線を引き回す場合に比べて、駆動配線が占める体積もしくは面積を抑えることができる。そして、駆動回路に一番近いモジュールと駆動回路との間の配線部の特性インピーダンスを、他のモジュールと駆動回路との間の配線部の特性インピーダンスよりも高くしたことで、複数の半導体パワーモジュールの各駆動信号間の時間差を低減できるため、複数の半導体パワーモジュールの同時駆動を実現できる。
　上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
本発明の第１実施形態に係る半導体装置の回路構成の一例を示す回路図の例である。 駆動配線の駆動配線部の基本的な配線パターンの形状を示す上面図の例である。 参考例１に係る各駆動配線部の特性インピーダンスＺｏ１～Ｚｏ４の関係を示す図の例である。 参考例１の場合の各半導体パワーモジュールのゲート駆動波形の計算結果を示す波形図の例である。 実施例１に係る各駆動配線部の特性インピーダンスＺｏ１～Ｚｏ４の関係を示す図の例である。 実施例１の場合の各半導体パワーモジュールのゲート駆動波形の計算結果を示す波形図の例である。 実施例２に係る駆動配線の駆動配線部の構成を示す構成図の例であり、図７Ａに駆動配線部の配線パターンの形状を示し、図７Ｂに図７ＡのＸ－Ｘ′線に沿った矢視断面を示している。 実施例３に係る駆動配線の駆動配線部の配線パターンの形状を示す上面図の例である。 本発明の第２実施形態に係る半導体装置の回路構成の一例を示す回路図の例である。 参考例２の場合の各半導体パワーモジュールのゲート駆動波形の計算結果を示す波形図の例である。 実施例４の場合の各半導体パワーモジュールのゲート駆動波形の計算結果を示す波形図の例である。 本発明の電力変換装置の構成の一例を示す回路図の例である。
　以下、本発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本発明は実施形態に限定されるものではなく、実施の形態における種々の数値などは例示である。本明細書および図面において、同一の構成要素又は実質的に同一の機能を有する構成要素には同一の符号を付することとし、重複する説明は省略する。
＜本発明の第１実施形態に係る半導体装置＞
　図１は、本発明の第１実施形態に係る半導体装置の回路構成の一例を示す回路図の例である。本実施形態に係る半導体装置１００は、電力制御やモータ制御に用いて好適なものであり、複数の半導体パワーモジュール１_1～１_nを並列接続して同時に駆動する構成となっている。ここで、「同時」とは、厳密に同時である場合の他、実質的に同時である場合も含む意味であり、設計上あるいは製造上生ずる種々のばらつきの存在は許容される。
　本実施形態に係る半導体装置１００は、複数の半導体パワーモジュール１_1～１_nとして、４個の半導体パワーモジュール１_1～１_4を並列配置（並列接続）し、これらの半導体パワーモジュール１_1～１_4を単一の駆動回路２によって駆動する構成を採っている。半導体パワーモジュール１_1～１_4は、例えばＭＯＳ－ＦＥＴ（ＭＯＳ型電界効果トランジスタ）からなるスイッチング素子Ｓ（Ｓ１～Ｓ４）と、これに逆極性に並列接続されたダイオード素子Ｄ（Ｄ１～Ｄ４）とが一つのモジュールに搭載されたものである。半導体パワーモジュールの数ｎは、電力制御やモータ制御で扱う最大定格電流に基づいて決定される。
　複数の半導体パワーモジュールを同時に駆動するにあたっては、並列接続された半導体パワーモジュールを適切に駆動する技術が求められる。ここでいう「適切」とは、複数の半導体パワーモジュールを均一に駆動し、その出力素子であるスイッチング素子を流れる電流やスイッチング素子に印加される電圧もまた均一であるということである。また、「均一」とは、厳密に均一である場合の他、実質的に均一である場合も含む意味であり、設計上あるいは製造上生ずる種々のばらつきの存在は許容される。
　複数の半導体パワーモジュール間で電流のアンバランスが発生した場合に、特定のモジュールの温度変動が大きくなり、当該モジュールの信頼性が最も早く損なわれてしまい、並列接続によって構成する例えば電力変換装置が早期に故障する可能性が高くなる。従って、並列接続の半導体パワーモジュール間での電流のアンバランスを抑制することによって、モジュールの信頼性を長期に亘って維持する必要がある。
　また、複数の半導体パワーモジュールを同時に駆動するには、複数の半導体パワーモジュールに対してモジュール毎に同じ長さの駆動配線を引き回す配線手法が一般的で確実であるが、駆動配線が占める体積もしくは面積が大きくなる。そこで、本実施形態に係る半導体装置１００では、４個の半導体パワーモジュール１_1～１_4と駆動回路２との間に、４個の半導体パワーモジュール１_1～１_4に対して駆動配線３を共通に配線した配線構造を採っている。
　４個の半導体パワーモジュール１_1～１_4を駆動する駆動信号（駆動パルス）は、信号入力端子２１及び基準電圧端子２２を介して駆動回路２に入力される。駆動回路２は、入力された駆動信号を４個の半導体パワーモジュール１_1～１_4の駆動に必要な電圧レベルに調整する。駆動回路２でレベル調整された駆動信号は、信号出力端子２３及び基準電圧出力端子２４から出力され、抵抗素子４を通して駆動配線３の信号入力端子２５及び基準電圧端子２６に供給される。
　駆動配線３は、４個の半導体パワーモジュール１_1～１_4に対応する４つの駆動配線部３１_1～３１_4と、４つのモジュール接続配線部３２_1～３２_4とによって構成されている。駆動配線部３１_1～３１_4は、信号配線３４_1～３４_4及び基準電圧配線３５_1～３５_4の２線で構成されている。モジュール接続配線部３２_1～３２_4も駆動配線部３１_1～３１_4と同様に、信号配線３６_1～３６_4及び基準電圧配線３７_1～３７_4の２線で構成されている。
　このように、２線からなる駆動配線３を４個の半導体パワーモジュール１_1～１_4に対して共通に配線する構造を採ることで、駆動回路２からモジュール１_1～１_4に対して個々に２線からなる駆動配線３を配線する場合に比べて、配線が占める体積もしくは面積を抑えることができる。
　駆動配線３において、モジュール接続配線部３２_1～３２_3のそれぞれの間にはモジュール接続配線部３２_1～３２_3を分岐する分岐点３３_1～３３_3が設けられている。また、接続配線部３２_4の出力側が終端点３３_4であり、この終端点３３_4がモジュール接続配線部３２_4を分岐する分岐点となっている。
　そして、モジュール接続配線部３２_1は、駆動配線部３１_1と駆動配線部３１_2との間の分岐点３３_1と、半導体パワーモジュール１_1のゲート端子１１_1及び基準電圧端子１１_2との間に接続されている。モジュール接続配線部３２_2は、駆動配線部３１_2と駆動配線部３１_3との間の分岐点３３_2と、半導体パワーモジュール１_2のゲート端子１２_1及び基準電圧端子１２_2との間に接続されている。
　また、モジュール接続配線部３２_3は、駆動配線部３１_3と駆動配線部３１_4との間の分岐点３３_3と、半導体パワーモジュール１_3のゲート端子１３_1及び基準電圧端子１３_2との間に接続されている。また、モジュール接続配線部３２_4は、終端点３３_4と、半導体パワーモジュール１_4のゲート端子１４_1及び基準電圧端子１４_2との間に接続されている。
　半導体パワーモジュール１_1～１_4の各ドレイン端子１１_3～１４_3は、ドレイン配線５に共通に接続され、さらに当該ドレイン配線５を介してドレイン出力端子２７に接続されている。半導体パワーモジュール１_1～１_4の各ソース端子１１_4～１４_4は、ソース配線６に共通に接続され、さらに当該ソース配線６を介してソース出力端子２８に接続されている。
　図２は、駆動配線３の駆動配線部３１_1～３１_4の基本的な配線パターンの形状を示す上面図の例である。駆動配線部３１_1は、信号配線３４_1及び基準電圧配線３５_1の２線で伝送線路を構成している。同様に、駆動配線部３１_2は、信号配線３４_2及び基準電圧配線３５_2で伝送線路を構成し、駆動配線部３１_3は、信号配線３４_3及び基準電圧配線３５_3で伝送線路を構成し、駆動配線部３１_4は、信号配線３４_4及び基準電圧配線３５_4で伝送線路を構成している。
　駆動配線部３１_1～３１_4のそれぞれの区間の特性インピーダンスをＺｏ１～Ｚｏ４と定義する。ここで、「特性インピーダンス」とは、伝送線路の単位長さ当たりのインダクタンスとキャパシタンスとのバランスを示しており、次式（１）で表すことができる。
　　　Ｚｏ＝√（Ｌｏ／Ｃｏ）　　　・・・（１）
ここで、Ｌｏは単位長さ当たりのインダクタンス値であり、Ｃｏは単位長さ当たりのキャパシタンス値である。インダクタンス値Ｌｏ及びキャパシタンス値Ｃｏは、信号配線３４_1～３４_4及び基準電圧配線３５_1～３５_4の線幅や、信号配線３４_1～３４_4と基準電圧配線３５_1～３５_4との線間距離によって変動する。
［参考例１］
　ここで、駆動配線部３１_1～３１_4のそれぞれの区間の特性インピーダンスＺｏ１～Ｚｏ４が、図３に示すように、均一である場合について参考例１として説明する。
　図４は、参考例１の場合、即ち、特性インピーダンスＺｏ１～Ｚｏ４が均一の場合の、半導体パワーモジュール１_1～１_4のゲート駆動波形の計算結果を示す波形図の例である。このゲート駆動波形は、半導体パワーモジュール１_1～１_4のそれぞれの、ゲート端子１１_1～１４と基準電圧端子１１_2～１４との間の電圧Ｖ１～Ｖ４の立ち上がり波形である。ここでは、一例として、半導体パワーモジュール１_1～１_4を２［Ω］の抵抗及び５０［ｎＦ］の容量に置き換えて計算している。
　図４のゲート駆動波形を観察すると、電圧５［Ｖ］前後の立ち上がり特性が、駆動回路２に対する半導体パワーモジュール１_1～１_4の位置に応じて異なっている。そして、５［Ｖ］を閾値と仮定した場合には、半導体パワーモジュール１_1～１_4間のタイミングばらつきΔｔＶｔｈは、１８５［ｎｓ］と大きく分かれている。
　均一の特性インピーダンスＺｏ１～Ｚｏ４に対して、容量性インピーダンスの半導体パワーモジュール１_1～１_4が各分岐点にて駆動配線３に接続されている。そのため、各分岐点３３_1～３３_3及び終端点３３_4において、インピーダンス不整合による反射が発生する。特に、分岐点３３_1は、駆動回路３からの入力パルスが最初に反射するポイントである。
　駆動回路２側からの高インピーダンス（例えば、特性インピーダンス１２５［Ω］）を経て、分岐点３３_1にて低インピーダンス（半導体パワーモジュールの容量）にゲート駆動パルスが進行するために、分岐点３３_1の電圧波形は最初急峻に立ち上がる。しかし、高インピーダンスから低インピーダンスへ進行する不整合により電圧振幅を減じる反射波が加わるために、途中から電圧の立ち上がりが鈍くなる波形となる。さらに、容量性による低インピーダンス性は過渡応答においてのみ実効するために、更なる時間経過に伴い、電圧波形の立ち上がりは緩やかに回復する。
　以上の現象が半導体パワーモジュール１_1のゲート端子１１_1及び基準電圧端子１１_2に伝達され、図３の電圧Ｖ１の立ち上がり波形（シンボル：○）が生じる。一方、駆動配線部３１_4の出力端である終端点３３_4を経由する電圧Ｖ４の波形は、半導体パワーモジュール１_4の容量性インピーダンスにより低インピーダンス終端されるため、立ち上がりは緩やかになる。しかし、容量による過渡的な低インピーダンス性が消えて高インピーダンス終端に変化することから、徐々に立ち上がり電圧が増してゆく。この現象が、図４の電圧Ｖ４（シンボル：×）の波形に生じる。
　以上のインピーダンス不整合による反射の考え方により、駆動配線部３１_2～３１_4の特性インピーダンスＺｏ１～Ｚｏ４が駆動配線部３１_1と同等の場合に、図４に示す波形のばらつきが生じる。そして、半導体パワーモジュール１_1～１_4の制御端子（ゲート端子１１_1～１４-1及び基準電圧端子１１_2～１４-2）に印加される駆動信号にモジュール１_1～１_4間で時間ばらつきが発生する。
　これにより、例えば、半導体パワーモジュール１_1～１_4のスイッチング素子Ｓ１～Ｓ４がＭＯＳＦＥＴで構成されている場合には、そのオン電圧は５［Ｖ］程度及びそれ以下であることが多く、半導体パワーモジュール１_1～１_4の並列動作にばらつきが発生してしまう。尚、図４に示す立ち上がり波形では、約１０［Ｖ］の場合に波形のばらつきが少ないが、１０［Ｖ］以上では再び波形のばらつきが生じてしまう。したがって、電圧に関わらずに各半導体パワーモジュール１_1～１_4間の波形ばらつきを低減することが求められる。
［実施例１］
　そこで、実施例１では、図５に示すように、駆動回路２に一番近い半導体パワーモジュール１_1に対応する駆動配線部３１_1の特性インピーダンスＺｏ１を、駆動配線部３１_2～３１_4の特性インピーダンスＺｏ２～Ｚｏ４に比較して高くする（大きくする）。換言すれば、駆動配線部３１_2～３１_4の特性インピーダンスＺｏ２～Ｚｏ４を、駆動配線部３１_1の特性インピーダンスＺｏ１に比較して低くする（小さくする）。一例として、駆動配線部３１_1の特性インピーダンスＺｏ１を１２５［Ω］、駆動配線部３１_2～３１_4の特性インピーダンスＺｏ２～Ｚｏ４を等しく４０［Ω］に設定する。
　図６は、実施例１の場合、即ち、Ｚｏ１＝１２５［Ω］、Ｚｏ２＝Ｚｏ３＝Ｚｏ４＝４０［Ω］の場合の、各半導体パワーモジュール１_1～１_4のゲート駆動波形の計算結果を示す波形図の例である。
　５［Ｖ］でのタイミングばらつきΔｔＶｔｈは３４［ｎｓ］となり、図４の参考例１の場合（１８５［ｎｓ］）に比較して大幅に低減されている。また、電圧の値に依らずに全体的に、電圧Ｖ１～Ｖ４の波形のばらつきが小さく抑制されている。従って、駆動配線部３１_2～３１_4の特性インピーダンスＺｏ２～Ｚｏ４を駆動配線部３１_1の特性インピーダンスＺｏ１に比較して低くすることは、並列配置モジュール１_1～１_4の均一動作を得るために重要と言える。
　駆動配線部３１_1の高インピーダンス（例えば、特性インピーダンス１２５［Ω］）を経た駆動信号パルスは、分岐点３３_1において、図４の参考例１のケースに比較して大幅に低インピーダンスに向かって進行する。従って、分岐点３３_1の電圧波形は、立ち上がりから緩やかな波形となる。さらに、駆動配線部３１_2～３１_4の特性インピーダンスＺｏ２～Ｚｏ４が低いことから、各半導体パワーモジュール１_1～１_4の制御端子（ゲート端子１１_1～１４及び基準電圧端子１１_2～１４）間のインピーダンス自体が低くなる（小さくなる）。そのため、各半導体パワーモジュール１_1～１_4の制御端子の過渡波形が近づく傾向になる。
　以上の理由から、駆動配線部３１_2～３１_4の特性インピーダンスＺｏ２～Ｚｏ４を、駆動配線部３１_1の特性インピーダンスＺｏ１に比較して低くすることにより、次のような作用、効果を得ることができる。すなわち、並列配置の半導体パワーモジュール１_1～１_4の制御端子の過渡波形が近づく傾向になるため、各モジュール１_1～１_4の制御端子に印加される駆動信号の時間遅延の差を低減することが可能となる。これにより、並列配置の半導体パワーモジュール１_1～１_4の同時駆動（均一駆動）を実現できる。その結果、並列配置の半導体パワーモジュール１_1～１_4間での電流のアンバランスを抑制することができるため、モジュールの信頼性を長期に亘って維持することができる。
［実施例２］
　実施例２は、実施例１の駆動配線３の駆動配線部３１_1～３１_4についての変形例である。図７は、実施例２に係る駆動配線３の駆動配線部３１_1～３１_4の構成を示す構成図の例である。図７Ａは、駆動配線部３１_1～３１_4の配線パターンの形状を示す上面図である。
　実施例２においても実施例１と同様に、駆動配線３は、並列配置の４個の半導体パワーモジュール１_1～１_4に対応して４つの駆動配線部３１_1～３１_4に区画されている。そして、駆動配線部３１_1の特性インピーダンスＺｏ１は、駆動配線部３１_2～３１_4の特性インピーダンスＺｏ２～Ｚｏ４に比較して高い。
　このような条件の下に、実施例２では、最も高い特性インピーダンスＺｏ１を有する駆動配線部３１_1に対し、続く駆動配線部３１_2が最も低い特性インピーダンスＺｏ２を有するようにする。さらに、駆動配線部３１_3と駆動配線部３１_4の特性インピーダンスＺｏ３，Ｚｏ４が以下の関係を有するようにする。
　　　　Ｚｏ１ ＞Ｚｏ４ ＞ Ｚｏ３ ＞ Ｚｏ２　　　・・・（２）
　式（２）は、駆動配線部３１_2～３１_4のうち駆動回路２に近い半導体パワーモジュールほど駆動配線部３１_2～３１_4の特性インピーダンスＺｏ２～Ｚｏ４が低いことを表わしている。駆動配線部３１_1～３１_4の特性インピーダンスＺｏ１～Ｚｏ４が式（２）の関係を有することによって、図６に示した電圧Ｖ１～Ｖ４の波形のばらつきをさらに抑制することができる。
　図７Ｂは、図７ＡのＸ－Ｘ′線に沿った矢視断面図である。図７Ｂには、所定の特性インピーダンスを小型に実現する手法を示している。特性インピーダンスＺｏは、式（１）に示すように、単位長さ当たりのキャパシタンス値Ｃｏによって決まる。すなわち、信号配線３４_1～３４_4と基準電圧配線３５_1～３５_4との間の容量結合が特性インピーダンスＺｏに影響を及ぼす。
　したがって、図７Ｂに示すように、駆動配線部３１_2～３１_4における信号配線３４_2～３４_4と基準電圧配線３５_2～３５_4との間の間隙ｄ１を狭くする。これにより、信号配線３４_2～３４_4と基準電圧配線３５_2～３５_4との間の容量結合が大きくなるため、特性インピーダンスＺｏ２～Ｚｏ４を十分に低くすることができる。
　一方、駆動配線部３１_1側では、特性インピーダンスＺｏ１を高めるために、信号配線３４_1と基準電圧配線３５_1との間の容量結合を低減する必要がある。したがって、図７Ｂに示すように、駆動配線部３１_1における信号配線３４_1と基準電圧配線３５_1との間の間隙ｄ２を、所望の特性インピーダンスＺｏ１を得るのに最適な値に設定するようにする。これにより、半導体パワーモジュール１_1～１_4が並列配置されてなる半導体装置１００の構成を小型に実現することが可能である。
［実施例３］
　実施例３は、実施例１の駆動配線３の駆動配線部３１_1～３１_4についての他の変形例である。図８は、実施例３に係る駆動配線３の駆動配線部３１_1～３１_4の配線パターンの形状を示す上面図の例である。
　実施例３においても実施例１と同様に、駆動配線３は、並列配置の４個の半導体パワーモジュール１_1～１_4に対応して４つの駆動配線部３１_1～３１_4に区画されている。そして、駆動配線部３１_1の特性インピーダンスＺｏ１は、駆動配線部３１_2～３１_4の特性インピーダンスＺｏ２～Ｚｏ４に比較して高い。
　このような条件の下に、実施例３では、図８に示すように、駆動配線部３１_1～３１_4の配線パターンを複数の並列配線に分割し、必要に応じて配線接続用低抵抗部材３８にて接続・分断可能な構成を採っている。配線接続用低抵抗部材３８としては、スイッチ回路などを例示することができる。そして、複数の並列配線パターンを配線接続用低抵抗部材３８にて接続・分断することにより、並列配線パターンの配線数に対応する複数の値の特性インピーダンスの中から所望の値の特性インピーダンスを設定可能となる。
　実施例３の構成によれば、一種の駆動配線部３１_1～３１_4の配線パターンでありながら、複数の値の特性インピーダンスの中から所望の値の特性インピーダンスを任意に選択できるため、所望の特性インピーダンスで動作する駆動配線部を容易に実現できる利点がある。なお、図８では、駆動配線部３１_2，３１_3に対してのみ配線接続用低抵抗部材３８を設ける構成を採っているが、これに限られるものではなく、駆動配線部３１_1，３１_4に対して配線接続用低抵抗部材３８を設ける構成とすることも可能である。すなわち、実施例３の構成によれば、複数の並列配線パターンの並列接続数によって駆動配線部３１_1～３１_4の特性インピーダンスＺｏ１～Ｚｏ４が決定されることになる。
　実施例３の応用例として、次のような利用法が考えられる。ここでは、半導体パワーモジュール１_1～１_4には、モジュール個別の入力容量の値が読み取り可能な形態で表示されているものとする。そして、半導体装置１００の製造時に、半導体パワーモジュール１_1～１_4に表示されている入力容量の値を基に、複数の並列配線パターンを配線接続用低抵抗部材３８にて接続・分断する。これにより、駆動配線部３１_1～３１_4の特性インピーダンスＺｏ１～Ｚｏ４を、半導体パワーモジュール１_1～１_4に表示されている入力容量の値に応じて決定できることになる
＜本発明の第２実施形態に係る半導体装置＞
　図９は、本発明の第２実施形態に係る半導体装置の回路構成の一例を示す回路図の例である。本実施形態に係る半導体装置２００は、第１実施形態に係る半導体装置１００とは駆動配線３の構成が異なるだけであり、それ以外の構成は基本的に同じである。
　本実施形態に係る半導体装置２００においては、駆動配線３は、半導体パワーモジュール１_1～１_4の各々に繋がる各モジュール接続配線部３２_1～３２_4中に抵抗素子３９_1～３９_4を含む構成となっている。より具体的には、モジュール接続配線部３２_1～３２_4は、信号配線３６_1～３６_4中に抵抗素子３９_1～３９_4が直列に挿入された構成となっている。
　この第２実施形態の手法、即ちモジュール接続配線部３２_1～３２_4中に抵抗素子３９_1～３９_4を挿入する手法は、先述した参考例１に対しても適用することもできるし、実施例１～３に対しても適用できる。以下では、参考例１に適用する場合について参考例２として説明し、実施例１～３に適用する場合について実施例４として説明する。
［参考例２］
　図９に示した構成のうち駆動配線部３１_1～３１_4を、参考例１の場合と同様に一様の高い特性インピーダンス値、例えばＺｏ１＝Ｚｏ２＝Ｚｏ３＝Ｚｏ４＝１２５［Ω］に設定する。さらに、モジュール接続配線部３２_1～３２_4に含まれる抵抗素子３９_1～３９_4の抵抗値をＲ39_1＝Ｒ39_2＝Ｒ39_3＝Ｒ39_4＝２５［Ω］に設定する。図１０は、この場合の各半導体パワーモジュール１_1～１_4のゲート駆動波形の計算結果を示す波形図の例である。
　各半導体パワーモジュール１_1～１_4のゲート駆動波形の計算結果から、５［Ｖ］でのタイミングばらつきΔｔＶｔｈは、４５［ｎｓ］となる。したがって、単純に、駆動配線部３１_1～３１_4が一様の高い特性インピーダンスの比較例１に対して、モジュール接続配線部３２_1～３２_4に２５［Ω］程度の抵抗素子３９_1～３９_4を挿入した参考例２の場合には、比較例１の場合に比較してタイミングばらつきΔｔＶｔｈを大幅に低減できることがわかる。
　しかし、図４と図１０との対比から明らかなように、参考例２の場合には比較例１の場合に比較して、ゲート駆動波形の傾斜が緩やかになる。これは、半導体パワーモジュール１_1～１_4に印加する駆動信号パルスの立ち上がり波形がなまる（緩やかになる）ことを意味する。そして、駆動信号パルスの立ち上がり波形がなまると、半導体パワーモジュール１_1～１_4を駆動する上で好ましくない、具体的には、半導体パワーモジュール１_1～１_4の高速なスイッチング動作に対応できなくなる。
［実施例４］
　実施例４は、実施例１の変形例である。実施例４では、第２実施形態に係る半導体装置２００において、駆動配線部３１_1の特性インピーダンスＺｏ１を、駆動配線部３１_2～３１_4の特性インピーダンスＺｏ２～Ｚｏ４に比較して高くした上で、モジュール接続配線部３２_1～３２_4に抵抗素子３９_1～３９_4を挿入する。抵抗素子３９_1～３９_4の抵抗値Ｒ39_1～Ｒ39_4については、参考例２の場合の２５［Ω］により低い抵抗値、例えば１０［Ω］程度に設定する。
　図１１は、特性インピーダンスＺｏ１を特性インピーダンスＺｏ２～Ｚｏ４よりも高くし、抵抗素子３９_1～３９_4の抵抗値を１０［Ω］程度に設定した場合、即ち実施例４の場合の各半導体パワーモジュール１_1～１_4のゲート駆動波形の計算結果を示す波形図の例である。
　実施例４の構成によれば、図４との対比から明らかなように、比較例１の場合とほぼ同程度の傾斜のゲート駆動波形が得られ、しかも比較例１の場合に比較してタイミングばらつきΔｔＶｔｈを大幅に低減できることがわかる。これにより、実施例１の場合と同様に、並列配置の半導体パワーモジュール１_1～１_4の同時駆動（均一駆動）を実現できるとともに、半導体パワーモジュール１_1～１_4の高速なスイッチング動作にも対応できることになる。この実施例４に対しても、実施例１の場合と同様に、実施例２や実施例３の技術を適用することができる。
　なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。また、半導体パワーモジュールの並列配置数は、実施例に図示したものに限定されるものではなく、様々な変形例が含まれる。
　例えば、スイッチング素子Ｓ１～Ｓ４を、本実施例で用いたＭＯＳ－ＦＥＴに代えて、Ｊ－ＦＥＴ（接合型電界効果トランジスタ）のユニポーラデバイスや、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）のようなバイポーラデバイスを用いることができる。そして、端子の機能のうち、例えば、ドレインをコレクタ、ソースをエミッタ、ゲートをベースに置き換えた場合であっても、本発明の効果は変わるものではない。また、ダイオード素子Ｄ１～Ｄ４に関しても、同様に、ＰＮ接合ダイオードやＳＢ（ショットキー接合）ダイオードのいずれを用いても本発明の効果は変わるものではないことは明らかである。
＜電力変換装置＞
　第１実施形態に係る半導体装置１００及び第２実施形態に係る半導体装置２００は、産業機器や電気鉄道車両、自動車家電などの電力制御やモータ制御に用いて好適なものである。ここでは、第１実施形態に係る半導体装置１００あるいは第２実施形態に係る半導体装置２００を用いる、例えば直流電力を交流電力変換するインバータを例に挙げて、本発明の電力変換装置として以下に説明する。
　図１２は、本発明の電力変換装置の構成の一例を示す回路図の例である。図１２に示すように、電力変換装置３００は、正側電源端子９００及び負側電源端子９０１を介して入力される直流電流を、例えば、３相の交流電流に変換し、Ｕ端子９１０、Ｖ端子９１１及びＷ端子９１２から出力し、例えばモータ５００に供給する装置である。
　電力変換装置３００は、３組の交流波生成回路３０１，３０２，３０３によって構成されている。交流波生成回路３０１は、スイッチング素子３１１及びこれに逆極性に並列接続されたダイオード素子３２１からなる上位側モジュールと、スイッチング素子３１２及びこれに逆極性に並列接続されたダイオード素子３２２からなる下位側モジュールとによって構成されている。
　同様に、交流波生成回路３０２も、スイッチング素子３１３及びダイオード素子３２３からなる上位側モジュールと、スイッチング素子３１４及びダイオード素子３２４からなる下位側モジュールとによって構成されている。交流波生成回路３０２も、スイッチング素子３１５及びダイオード素子３２５からなる上位側モジュールと、スイッチング素子３１６及びダイオード素子３２６からなる下位側モジュールとによって構成されている。
　上位側モジュールのスイッチング素子３１１，３１３，３１５の各ドレイン電極は正側電源端子９００に接続され、下位側モジュールのスイッチング素子３１２，３１４，３１６の各ソース電極は正側電源端子９０１に接続されている。また、上位側モジュールのスイッチング素子３１１，３１３，３１５の各ソース電極と、下位側モジュールのスイッチング素子３１２，３１４，３１６の各ドレイン電極とが共通に接続されている。そして、それぞれの共通接続点がＵ端子９１０、Ｖ端子９１１及びＷ端子９１２にそれぞれ接続されている。
　また、スイッチング素子３１１，３１３，３１５の各ゲート電極には駆動回路４０１，４０３，４０５の各出力端が接続され、スイッチング素子３１２，３１４，３１６の各ゲート電極には駆動回路４０２，４０４，４０５の各出力端が接続されている。そして、駆動回路４０１～４０６から出力される駆動信号（駆動パルス）によってスイッチング素子３１１～３１６がオン／オフ駆動されることで、Ｕ端子９１０、Ｖ端子９１１及びＷ端子９１２からモータ５００に対して３相の交流電流が出力される。
　上記構成の電力変換装置３００において、３組の交流波生成回路３０１，３０２，３０３の上位側モジュール及び下位側モジュールとして、第１実施形態に係る半導体装置１００あるいは第２実施形態に係る半導体装置２００を用いることができる。この場合、図１及び図９のスイッチング素子Ｓ１～Ｓ４の個々が、図１２のスイッチング素子３１１～３１６に相当することになる。これら半導体装置１００，２００において、並列配置される半導体パワーモジュール１_1～１_nの数ｎは、本例の場合、モータ５００の制御で扱う最大定格電流に対応できるように設定される。
　ここで、第１実施形態に係る半導体装置１００あるいは第２実施形態に係る半導体装置２００は、複数の半導体パワーモジュールの駆動配線が占める体積もしくは面積を抑え、複数の半導体パワーモジュールの同時駆動を実現できる利点を有している。したがって、第１実施形態に係る半導体装置１００あるいは第２実施形態に係る半導体装置２００を用いることで、本電力変換装置３００の小型化に寄与できる。さらに、本電力変換装置３００を構成する複数の半導体パワーモジュール間での電流のアンバランスを抑制することができるため、モジュールの信頼性を長期に亘って維持することができる。
　１_1～１_4…半導体パワーモジュール、２…駆動回路、３…駆動配線、３１_1～３１_4…駆動配線部、３２_1～３２_4…モジュール接続配線部、３９_1～３９_4…抵抗素子、１００…第１実施形態に係る半導体装置、２００…第２実施形態に係る半導体装置、３００…電力変換装置、Ｄ１～Ｄ４…ダイオード素子、Ｓ１～Ｓ４…スイッチング素子、Ｚｏ１～Ｚｏ４…特性インピーダンス

Claims (8)

  1. 　並列配置された複数の半導体パワーモジュールと、
    　前記複数の半導体パワーモジュールを駆動する駆動回路と、
    　前記駆動回路と前記複数の半導体パワーモジュールとの間に、前記複数の半導体パワーモジュールに対して共通に配線された駆動配線で構成される配線部と、
    　を備え、
    　前記複数の半導体パワーモジュールのうち前記駆動回路に最も近い半導体パワーモジュールと前記駆動回路との間の配線部の特性インピーダンスは、他の半導体パワーモジュールと前記駆動回路との間の配線部の特性インピーダンスよりも高い
    　ことを特徴とする半導体装置。
  2. 　前記複数の半導体パワーモジュールと前記駆動回路との間の配線部の特性インピーダンスは、前記半導体パワーモジュールが前記駆動回路に近くなるにつれて低くなる
    　ことを特徴とする請求項１に記載の半導体装置。
  3. 　前記複数の半導体パワーモジュールと前記駆動回路との間の配線部の特性インピーダンスは、前記配線部の駆動配線の線幅によって決定される
    　請求項１に記載の半導体装置。
  4. 　前記駆動配線は、信号用配線と基準電圧用配線との２線からなり、
    　前記複数の半導体パワーモジュールと前記駆動回路との間の配線部の特性インピーダンスは、前記２線の線間の間隔によって決定される
    　ことを特徴とする請求項３に記載の半導体装置。
  5. 　前記複数の半導体パワーモジュールと前記駆動回路との間のそれぞれの配線部は、複数の配線パターンの並列接続によって構成され、その並列接続数によって各配線部の特性インピーダンスが決定される
    　請求項１に記載の半導体装置。
  6. 　前記複数の半導体パワーモジュールには、モジュール個別の入力容量の値が読み取り可能な形態で表示されており、
    　前記複数の半導体パワーモジュールと前記駆動回路との間の配線部の特性インピーダンスは、前記複数の半導体パワーモジュールに表示されている入力容量の値に応じて決定される
    　請求項５に記載の半導体装置。
  7. 　前記配線部は、前記複数の半導体パワーモジュールの各々に繋がる各駆動配線中に抵抗素子を含む
    　請求項１～６のいずれか１項に記載の半導体装置。
  8. 　半導体装置を用いて電力変換を行う電力変換装置であって、
    　前記半導体装置は、
    　並列配置された複数の半導体パワーモジュールと、
    　前記複数の半導体パワーモジュールを駆動する駆動回路と、
    　前記駆動回路と前記複数の半導体パワーモジュールとの間に、前記複数の半導体パワーモジュールに対して共通に配線された駆動配線で構成される配線部と、
    　を備え、
    　前記複数の半導体パワーモジュールのうち前記駆動回路に最も近い半導体パワーモジュールと前記駆動回路との間の配線部の特性インピーダンスは、他の半導体パワーモジュールと前記駆動回路との間の配線部の特性インピーダンスよりも高い
    　ことを特徴とする電力変換装置。
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