WO2016046883A1 - 受信回路、集積回路及び受信方法 - Google Patents

受信回路、集積回路及び受信方法 Download PDF

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友博 橋本
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株式会社ソシオネクスト
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    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa

Definitions

  • the present invention relates to a receiving circuit, an integrated circuit, and a receiving method.
  • the receiving circuit uses the clock used for logical determination (0, 1 determination) of the received data. Restore from received data.
  • the phase of the clock restored by the receiving circuit is adjusted by a feedback circuit inside the receiving circuit so that the phase difference from the received data is constant. In this way, the clock for data determination of received data is recovered by the receiving circuit, and the transmission data is recovered by performing the logic determination of the received data using the recovered clock. : Clock and Data Recovery).
  • Patent Documents 1 and 2 can be cited.
  • FIG. 1 is a configuration diagram showing an example of a receiving circuit 1 that receives data by CDR.
  • the latch circuit 3 latches the serial data SIN (received data) at the edge timing of the processing clock CLK.
  • the deserializer 6 deserializes the output data DT of the latch circuit 3 into parallel data POUT according to the clock obtained by dividing the processing clock CLK by the frequency divider 5.
  • a phase digital converter (PDC) 7 compares the parallel data POUT output from the deserializer 6 and determines whether the phase of the processing clock CLK is advanced or delayed compared to the phase of the serial data SIN.
  • a phase information code PDCCODE is generated.
  • a digital filter (DF: Digital Filter) 8 cumulatively integrates the phase information code PDCCODE output from the PDC 7 and averages the time, and outputs a phase adjustment code PICODE that indicates the phase shift amount (phase adjustment amount) of the processing clock CLK.
  • a phase interpolator (PI) 9 outputs a processing clock CLK obtained by shifting the phase of the reference clock RCK according to the phase adjustment code PICODE.
  • the reference clock RCK is generated by a PLL (Phase Locked Loop) circuit 2 based on the source clock CK.
  • the receiving circuit 1 has such a configuration, so that the rising edge of the processing clock CLK is positioned near the center of the eye pattern of the serial data SIN according to the amount of jitter included in the serial data SIN.
  • the phase of the processing clock CLK is adjusted by a CDR loop including PI9.
  • the processing clock CLK is reproduced as a logic determination clock for the serial data SIN, and the transmission data is reproduced using the reproduced processing clock CLK.
  • the deserializer 6 outputs a clock obtained by dividing the processing clock CLK by the frequency divider 5 as a recovered clock RCCK. Then, the deserializer 6 outputs the parallel data POUT together with the reproduction clock RCCK to an external circuit higher than the receiving circuit 1.
  • the deserializer 6 normally generates the parallel data POUT by dividing the serial data SIN into a plurality of bits from the timing when the serial data SIN happens to be bit-locked. For this reason, the external circuit higher than the receiving circuit 1 does not know where the parallel data POUT is the data obtained by dividing the parallel data POUT in the bit string of the serial data SIN. Therefore, when there is a logical break in the bit string of the serial data SIN, the data align circuit 10 higher than the receiving circuit 1 needs to align (rearrange) the parallel data POUT.
  • FIG. 2 is a timing chart showing an example of a data alignment method by the data alignment circuit 10.
  • the serial data SIN can be deserialized in 10 ways (FIG. 2 shows only 3 out of 10 ways). Therefore, there is a possibility that ten types of latency may occur in the alignment data AOUT that is output after the parallel data POUT is aligned by the data alignment circuit 10.
  • the data alignment circuit 10 concatenates the data of the previous cycle and the data of the current cycle to generate the concatenated data conc_data [1:19], and the concatenated data.
  • a delimiter detection circuit 12 that detects a logical delimiter from conc_data [1:19]. Then, the data alignment circuit 10 selects data that matches the logical delimiter detected by the delimiter detection circuit 12 from the ten data candidates generated from the concatenated data conc_data [1:19].
  • a selection circuit 13 that outputs the selected data as aligned alignment data AOUT is provided.
  • an object of the present invention is to provide a receiving circuit, an integrated circuit, and a receiving method that can simplify the circuit configuration of the subsequent stage of the receiving circuit.
  • a deserializer that converts serial data into parallel data according to the processing clock;
  • a phase difference detector that detects a phase difference between the processing clock and the serial data based on the parallel data;
  • the phase adjustment amount necessary to shift the phase of the processing clock by one bit of the serial data is set as the integration result of the phase difference.
  • a receiving circuit comprising: a phase interpolator that shifts the phase of the processing clock by one bit of the serial data by the phase adjustment amount determined according to the integration result.
  • Timing chart which shows an example of the operation waveform of a phase interpolator. It is a flowchart which shows an example of the receiving method. It is a flowchart which shows an example of the determination method of a phase adjustment amount. It is a timing chart which shows an example of a phase adjustment period. It is a flowchart which shows an example of the determination method of a phase adjustment amount. It is a timing chart which shows an example of a phase adjustment period.
  • FIG. 4 is a configuration diagram illustrating an example of the integrated circuit 40 including the receiving circuit 21 according to the present embodiment.
  • the integrated circuit 40 is a serializer deserializer (SerDes) that mutually converts serial data and parallel data.
  • the integrated circuit 40 includes, for example, a PLL 22, a transmission circuit 41, a reception circuit 21, and a break detection circuit 32.
  • the PLL 22 is a clock generation circuit that generates a reference clock RCK based on the source clock CK.
  • the PLL 22 outputs the reference clock RCK toward the transmission circuit 41 and the reception circuit 21.
  • the transmission circuit 41 is a serializer circuit that converts parallel data PIN input together with the transmission clock TCK into serial data SOUT according to the reference clock RCK and outputs the serial data SOUT.
  • the receiving circuit 21 is a deserializer circuit that converts the serial data SIN into parallel data POUT according to the reference clock RCK and outputs the parallel data POUT together with the reproduction clock RCCK.
  • the break detection circuit 32 detects whether or not the break of the parallel data POUT supplied from the reception circuit 21 is logically correct based on the reproduction clock RCCK and the parallel data POUT supplied from the reception circuit 21.
  • the delimiter detection circuit 32 instructs to shift the phase of the processing clock CLK used inside the receiving circuit 21 by one bit of the serial data SIN when the parallel data POUT is not output at a logically correct delimiter position (BSD : Bit Shift Direction) is output.
  • FIG. 5 is a configuration diagram showing an example of the receiving circuit 21 that receives the serial data SIN by the CDR.
  • the receiving circuit 21 includes a latch circuit 23, a frequency divider 25, a deserializer 26, a phase digital converter (PDC) 17, a control unit 35, and a phase interpolator (PI) 29.
  • the control unit 35 includes a digital filter (DF) 18 and a bit shift sequencer (BSS: Bit Shift Sequencer) 34.
  • the latch circuit 23 latches the serial data SIN at the rising or falling edge timing of the processing clock CLK.
  • the frequency divider 25 divides the processing clock CLK by a predetermined ratio and outputs the divided reproduction clock RCCK.
  • the reproduction clock RCCK is given as an operation clock to the deserializer 26, the PDC 17 and the DF 18, and is transferred to a circuit subsequent to the reception circuit 21 (a circuit such as a separation detection circuit 32).
  • the deserializer 26 converts the serial data SIN into parallel data POUT according to the processing clock CLK and outputs it.
  • the deserializer 26 deserializes the serial output data DT of the latch circuit 23 into parallel data POUT of a predetermined number of columns (for example, 16 columns) according to the reproduction clock RCCK obtained by dividing the processing clock CLK by the frequency divider 5. To do. Further, the deserializer 26 detects the boundary of the serial data SIN and outputs the boundary detection data BT.
  • the phase digital converter (PDC) 17 is an example of a phase difference detection unit that detects a phase difference between the processing clock CLK and the serial data SIN based on the parallel data POUT. For example, the PDC 17 compares the parallel data POUT output from the deserializer 26 with the boundary detection data BT, and indicates phase information indicating whether the phase of the processing clock CLK is advanced or delayed compared to the phase of the serial data SIN.
  • the code PDCCODE is generated according to the reproduction clock RCCK. For example, the PDC 17 digitizes (+1, 0, 1) and outputs whether the timing of the rising edge of the processing clock CLK (sampling timing of the serial data SIN) is earlier or later than a predetermined ideal timing.
  • the phase information code “ ⁇ 1” indicating that the phase of the processing clock CLK needs to be delayed PDCCODE is output.
  • the phase information “+1” indicating that the phase of the processing clock CLK needs to be advanced The code PDCCODE is output.
  • the phase information code “0” indicating that it is not necessary to adjust the phase of the processing clock CLK. PDCCODE is output.
  • the delimiter detection circuit 32 monitors the bit string of the parallel data POUT output from the deserializer 26 and detects whether or not the delimiter of the parallel data POUT is logically correct based on the arrangement of the bit strings.
  • the break detection circuit 32 detects that the break of the parallel data POUT is not logically correct, the break detection circuit 32 outputs an instruction (BSD: Bit Shift Direction) to shift the phase of the processing clock CLK by one bit of the serial data SIN.
  • BSD Bit Shift Direction
  • the delimiter detection circuit 32 repeats the output of the instruction BSD for shifting the phase of the processing clock CLK by one bit of the serial data SIN until it is detected that the delimiter of the parallel data POUT is logically correct.
  • the control unit 35 adjusts the phase adjustment amount (which is necessary for shifting the phase of the processing clock CLK by one bit of the serial data SIN). (Phase shift amount) is determined according to the integration result of the phase differences detected by the PDC 17. For example, when the control unit 35 receives an instruction BSD for shifting the phase of the processing clock CLK by one bit of the serial data SIN from the delimiter detection circuit 32, the PDC 17 detects the phase adjustment code PICODE indicating the phase adjustment amount. It is determined according to the integration result of the phase difference.
  • the control unit 35 includes a digital filter (DF) 18 and a bit shift sequencer (BSS) 34.
  • DF digital filter
  • BSS bit shift sequencer
  • the digital filter (DF) 18 calculates the integration result of the phase difference detected by the PDC 17 by accumulating and time averaging the phase information code PDCCODE output from the PDC 17, and the phase shift amount ( This is a phase adjustment circuit that outputs a phase adjustment code PICODE instructing (phase adjustment amount).
  • the phase shift amount (Bit shift add) added to the phase adjustment code PICODE based on the integration result of the phase difference detected by the PDC 17 Is a sequencer circuit for determining The phase difference detected by the PDC 17 is integrated by the DF 18.
  • the integration result of the phase difference detected by the PDC 17 is, for example, deviation information (also referred to as “frequency offset amount F_offset”) between the frequency of the serial data SIN and the frequency of the processing clock CLK, and is supplied from the DF 18 to the BSS 34.
  • the DF 18 outputs the phase adjustment code PICODE corrected with the phase correction amount (Bit shift add) supplied from the BSS 34.
  • the phase interpolator (PI) 29 shifts the phase of the processing clock CLK by one bit of the serial data SIN in accordance with the phase adjustment code PICODE output from the DF 18 of the control unit 35.
  • the PI 29 outputs a processing clock CLK obtained by shifting the phase of the reference clock RCK according to the phase adjustment code PICODE.
  • the reception circuit 21 has such a configuration, so that the rising edge of the processing clock CLK is positioned near the center of the eye pattern of the serial data SIN in accordance with the amount of jitter included in the serial data SIN.
  • the phase of the processing clock CLK is adjusted by a CDR loop including the PI 29.
  • the processing clock CLK is regenerated as a logic determination clock for the serial data SIN, and the transmission data is regenerated using the regenerated processing clock CLK.
  • the PI 29 changes the phase of the processing clock CLK with the phase adjustment code PICODE corrected with the phase correction amount (Bit shift add) supplied from the BSS 34 based on the instruction BSD from the break detection circuit 32.
  • the serial data SIN is shifted by 1 bit.
  • FIG. 6 is a configuration diagram showing an example of the digital filter 18.
  • the digital filter 18 includes, for example, an 8-bit frequency register (Freg [7: 0]) 54 and an 11-bit phase register (Preg [10: 0]) 57.
  • Freg [7: 0] 8-bit frequency register
  • Preg [10: 0] 11-bit phase register
  • the phase information code PDCCODE output from the PDC 17 is accumulated in the frequency register 54 in the first-stage loop, and the accumulated value accumulated in the frequency register 54 is a frequency deviation between the serial data SIN and the processing clock CLK (that is, the frequency Approximate to the offset amount F_offset).
  • the integrated value of the frequency register 54 is, for example, signed 8-bit data.
  • the first-stage loop includes an adder 52, a clip circuit 53, and a frequency register 54.
  • the adder 52 outputs an addition value between the phase information code PDCCODE and the frequency offset amount F_offset stored in the frequency register 54.
  • the clip circuit 53 clips the output value of the adder 52 to a value that can be stored in the frequency register 54.
  • the phase register 57 included in the second-stage loop instructs the PI 29 to the phase adjustment code PICODE.
  • the second-stage loop includes an adder 56 and a phase register 57.
  • the output value of the adder 56 is integrated by the phase register 57.
  • the integrated value integrated by the phase register 57 represents the phase with an unsigned integer.
  • the upper 5 bits of the phase register 57 are the phase adjustment code PICODE supplied to the PI 29.
  • the change in the least significant bit of the phase adjustment code PICODE represents the resolution of the PI 29.
  • UI is an abbreviation for Unit Interval and represents a 1-bit period of serial data SIN.
  • FIG. 7 shows an example of the behavior of the frequency offset amount F_offset accumulated in the frequency register 54 when there is no frequency offset between the serial data SIN and the processing clock CLK.
  • FIG. 8 shows an example of the behavior of the phase adjustment code PICODE integrated in the phase register 57 when there is no frequency offset between the serial data SIN and the processing clock CLK.
  • the frequency offset amount F_offset converges near zero, and the phase adjustment code PICODE converges near a certain value.
  • FIG. 9 shows an example of the behavior of the frequency offset amount F_offset accumulated in the frequency register 54 when there is a frequency offset between the serial data SIN and the processing clock CLK.
  • FIG. 10 shows an example of the behavior of the phase adjustment code PICODE integrated in the phase register 57 when there is a frequency offset between the serial data SIN and the processing clock CLK.
  • the frequency offset amount F_offset converges to a value corresponding to the frequency offset amount
  • the phase adjustment code PICODE increases or decreases with a slope corresponding to the frequency offset amount. Since the integrated value of the phase register 57 represents the phase with an unsigned integer, the 5-bit width phase adjustment code PICODE is folded back from 31 to 0.
  • FIG. 11 is a timing chart showing an example of an operation waveform of the PI 29 that shifts the phase of the processing clock CLK in accordance with the phase adjustment code PICODE.
  • the PI 29 generates the processing clock CLK by shifting the phase of the reference clock RCK according to the phase adjustment code PICODE.
  • the phase adjustment code PICODE is changed, the latency until the processing clock CLK reaches the value of the phase adjustment code PICODE depends on the ability of the PI 29.
  • FIG. 12 is a flowchart showing an example of a method for receiving serial data SIN. 12 will be described with reference to FIGS.
  • step S100 the deserializer 26 performs serial-parallel conversion of the serial data SIN into parallel data POUT according to the processing clock CLK.
  • step S110 the PDC 17 detects a phase difference between the processing clock CLK and the serial data SIN based on the parallel data POUT.
  • step S120 the break detection circuit 32 determines whether or not the break of the parallel data POUT output from the deserializer 26 is logically correct.
  • step S120: YES the delimiter detection circuit 32 does not output the instruction BSD for shifting the phase of the processing clock CLK by one bit of the serial data SIN.
  • step S120: NO the delimiter detection circuit 32 outputs an instruction BSD for shifting the phase of the processing clock CLK by one bit of the serial data SIN.
  • step S130 when the control unit 35 receives the bit shift instruction BSD, the control unit 35 integrates in the frequency register 54 a phase adjustment code PICODE that indicates a phase adjustment amount necessary to shift the phase of the processing clock CLK by one bit. This is determined according to the frequency offset amount F_offset.
  • step S140 the PI 29 performs phase adjustment to shift the phase of the processing clock CLK by one bit (1 UI) of the serial data SIN using the phase adjustment code PICODE determined by the control unit 35 according to the frequency offset amount F_offset. .
  • the BSS 34 uses the integrated value (frequency offset amount F_offset) of the frequency register 54 at the time of receiving the instruction BSD to activate a 1-bit shift sequence.
  • the BSS 34 When the 1-bit shift sequence is activated, the BSS 34 outputs a loop cut instruction (Loop Cut Direction: LCD) for stopping the accumulation of the phase information code PDCCODE in the frequency register 54 by the switch 51 (see FIG. 6). Further, when the BSS 34 activates the 1-bit shift sequence, the BSS 34 outputs a loop cut instruction LCD for stopping the integration of the frequency offset amount F_offset in the phase register 57 by the switch 55. The loop for performing clock & data recovery (CDR) is cut by the output of the loop cut instruction LCD.
  • CDR clock & data recovery
  • the phase of the processing clock CLK is set to 1 UI according to the magnitude of the accumulated value of the frequency register 54 when the accumulation of the phase information code PDCCODE to the frequency register 54 is stopped. Determine the length of the adjustment increment a until shifting.
  • the adjustment step a represents the adjustment resolution of the phase of the processing clock CLK per cycle of the reproduction clock RCCK.
  • One cycle of the reproduction clock RCCK is equal to the number of bits (bit width) per segment of the parallel data POUT.
  • the BSS 34 increases the adjustment step a as the frequency offset amount F_offset is a positive value and the absolute value of the frequency offset amount F_offset is larger.
  • the frequency offset amount F_offset is large, the phase of the processing clock CLK can be gradually shifted by 1 UI at the adjustment step a. Since the period of the reproduction clock RCCK does not change greatly when the phase of the processing clock CLK is adjusted, it is possible to prevent the reproduction clock RCCK from being lost.
  • the BSS 34 adds the phase correction amount (Bit shift add) to the phase register 57 by the adder 56 until the phase of the processing clock CLK is shifted by 1 UI at the adjustment step a determined as described above.
  • the PI 29 changes the phase of the processing clock CLK according to the magnitude of the accumulated value of the frequency register 54 when the accumulation of the phase information code PDCCODE to the frequency register 54 is stopped. Change the direction to shift.
  • the frequency offset amount F_offset is a positive value when the oscillation frequency of the serial data SIN is larger than the oscillation frequency of the processing clock CLK, and the frequency when the oscillation frequency of the serial data SIN is smaller than the oscillation frequency of the processing clock CLK.
  • the offset amount F_offset is a negative value.
  • the BSS 34 adjusts the negative correction amount (CODE Shift ( ⁇ ) until the phase of the processing clock CLK advances by 1 UI in the forward direction. )) Is accumulated in the phase register 57 as a phase correction amount (Bit shift add).
  • the BSS 34 sets the positive correction amount (CODE Shift (+)) to the phase correction amount until the phase of the processing clock CLK advances by 1 UI in the forward direction. Accumulate in the phase register 57 as (Bit shift add). That is, when the frequency offset amount F_offset is smaller than a predetermined negative value, the PI 29 shifts the phase of the processing clock CLK in the opposite direction to the case where the frequency offset amount F_offset is larger than the predetermined negative value. This is because if the frequency offset amount F_offset is a negative value and the absolute value of the frequency offset amount F_offset is larger than a predetermined value, the forward phase shift may not catch up with the frequency offset amount F_offset to zero. Because.
  • the PI 29 shifts the phase of the processing clock CLK by one bit of the serial data SIN in accordance with the phase adjustment code PICODE accumulated in the phase register 57 as described above.
  • the BSS 34 when the BSS 34 receives the bit shift instruction BSD and activates the 1-bit shift sequence, the BSS 34 refers to the integrated value of the frequency register 54 at the time of receiving the instruction BSD. Then, the BSS 34 uses the reference value to determine what sequence is adopted to shift by 1 bit according to a predetermined determination method, and sets the loop cut instruction LCD and the phase correction amount (Bit shift add) to the DF 18. Instruct. As a result, the PI 29 can execute a sequence for shifting the phase of the processing clock CLK by one bit in accordance with the integrated value of the frequency register 54 when the integration of the phase information code PDCCODE to the frequency register 54 is stopped.
  • the BSS 34 resumes the integration of the phase information code PDCCODE into the frequency register 54 after completion of the 1-bit shift sequence.
  • the delimiter detection circuit 32 monitors the parallel data POUT output from the deserializer 26 again.
  • the break detection circuit 32 determines that the break of the parallel data POUT is not logically correct again, the break detection circuit 32 outputs the bit shift instruction BSD again.
  • the PI 29 changes the phase of the processing clock CLK according to the integrated value of the frequency register 54 at the time when the integration of the phase information code PDCCODE to the frequency register 54 is stopped until it is determined that the partition of the parallel data POUT is logically correct.
  • the sequence for shifting by 1 bit is repeated.
  • FIG. 13 is a flowchart showing an example of a method for determining a 1-bit shift sequence by the BSS 34.
  • step S10 when the bit shift instruction BSD is asserted, the BSS 34 asserts the loop cut instruction LCD and disconnects the CDR loop as described above.
  • the BSS 34 shifts the phase of the processing clock CLK by one bit according to the frequency offset amount F_offset accumulated in the frequency register 54 when the bit shift instruction BSD is asserted. Determine the behavior.
  • the BSS 34 determines a specific sequence operation from among a plurality of sequence operation candidates (steps S50, S31 to S40).
  • the BSS 34 shifts the phase of the processing clock CLK by 1 UI according to, for example, the frequency offset amount F_offset and the code change amount b that can be given to the PI 29 in one cycle of the recovered clock RCCK.
  • the BSS 34 sets the negative correction amount (CODE Shift ( ⁇ )) to the phase register 57.
  • the phase adjustment period to be integrated is changed according to the magnitude of the frequency offset amount F_offset (see FIG. 14).
  • the case where the frequency offset amount F_offset is a positive value or the case where the absolute value of the negative frequency offset amount F_offset is smaller than the code change amount b is a case where one of steps S21 to S29 is selected. .
  • Freg in FIG. 13 is an integrated value stored in the frequency register 54 and represents a frequency offset amount F_offset.
  • the CDR loop is cut off, and the negative correction amount ( ⁇ 80) is integrated into the frequency register 54, thereby reproducing.
  • the phase of 2/32 UI can be shifted by one cycle of the clock RCCK.
  • the adjustment increment a (the adjustment resolution of the phase of the processing clock CLK per cycle of the recovered clock RCCK) is (2/32 + consideration of the frequency offset amount F_offset) UI.
  • step S60 the BSS 34 shifts the phase of the processing clock CLK by 1 UI, then cancels the disconnection of the CDR loop, and resumes the integration of the phase information code PDCCODE into the frequency register 54.
  • the BSS 34 sets the phase adjustment period for integrating the positive correction amount CODE shift (+) in the phase register 57 (parallel data).
  • the number of bits per division of POUT is set to 1) times (see FIG. 16).
  • step S20 the case where the absolute value of the negative frequency offset amount F_offset is larger than the code change amount b is a case where step S20 is established.
  • step S20 the BSS 34 performs a reverse 9-bit shift process.
  • FIG. 15 is a flowchart showing an example of reverse 9-bit shift processing. If the absolute value of the negative frequency offset amount F_offset is larger than the code change amount b, the forward phase shift may not catch up with the frequency offset amount F_offset to zero. Therefore, the BSS 34 integrates the positive correction amount (CODE Shift (+)) into the phase register 57 nine times. By performing 9 times, a 1-bit shift in the forward direction is performed.
  • CODE Shift (+) the positive correction amount
  • step S52 the BSS 34 releases the CDR loop break in the interval (see FIG. 16) after the phase shift of 1 UI in step S51, and causes the deserializer 26 to bit-lock the serial data SIN again.
  • step S53 the BSS 34 repeats the 1-bit phase shift performed in steps S51 and S52 nine times, thereby completing the 1-bit shift in the forward direction. Thereby, an increase in error between the frequency offset amount F_offset stored in the frequency register 54 and the actual frequency offset amount can be suppressed.
  • the present invention is not limited to the above embodiment.
  • Various modifications and improvements such as combinations and substitutions with some or all of the other embodiments are possible within the scope of the present invention.

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Abstract

　処理クロックに従ってシリアルデータをパラレルデータに変換するデシリアライザと、前記パラレルデータに基づいて、前記処理クロックと前記シリアルデータとの位相差を検出する位相差検出部と、前記デシリアライザから出力された前記パラレルデータの区切りが論理的に正しくない場合、前記処理クロックの位相を前記シリアルデータの１ビット分シフトさせるのに必要な位相調整量を、前記位相差の積算結果に応じて決定する制御部と、前記積算結果に応じて決定された前記位相調整量で前記処理クロックの位相を前記シリアルデータの１ビット分シフトさせる位相補間器とを備える、受信回路。

Description

受信回路、集積回路及び受信方法
　本発明は、受信回路、集積回路及び受信方法に関する。
　ＵＳＢ（Universal　Serial　Bus）やＳＡＴＡ（Serial　Advanced　Technology　Attachment）などに使用される送受信回路間の高速データ伝送では、受信回路は、受信データの論理判定（０，１判定）のために使用するクロックを受信データから復元する。受信データの論理判定を正しく行うため、受信回路で復元されるクロックの位相は、受信データとの位相差が一定になるように、受信回路内部のフィードバック回路で調整される。このように、受信回路で受信データの論理判定用のクロックを再生し、その再生したクロックを使用して受信データの論理判定を行うことにより送信データを再生することを、クロック＆データリカバリ（ＣＤＲ：Clock　and　Data　Recovery）という。
　なお、位相調整に関する技術として、例えば、特許文献１，２が挙げられる。
特開平１１－２０３７８５号公報 特開昭６１－２６９４２１号公報
　図１は、データをＣＤＲで受信する受信回路１の一例を示す構成図である。ラッチ回路３は、シリアルデータＳＩＮ（受信データ）を処理クロックＣＬＫのエッジタイミングでラッチする。デシリアライザ６は、処理クロックＣＬＫが分周器５により分周されたクロックに従って、ラッチ回路３の出力データＤＴをパラレルデータＰＯＵＴにデシリアライズする。位相デジタル変換器（ＰＤＣ：Phase　to　Digital　Converter）７は、デシリアライザ６から出力されるパラレルデータＰＯＵＴを比較処理して、処理クロックＣＬＫの位相がシリアルデータＳＩＮの位相に比べて進んでいるか遅れているかを示す位相情報コードＰＤＣＣＯＤＥを生成する。デジタルフィルタ（ＤＦ：Digital　Filter）８は、ＰＤＣ７から出力される位相情報コードＰＤＣＣＯＤＥを累積積分して時間平均し、処理クロックＣＬＫの位相シフト量（位相調整量）を指示する位相調整コードＰＩＣＯＤＥを出力する。位相補間器（ＰＩ：Phase　Interpolator）９は、基準クロックＲＣＫを位相調整コードＰＩＣＯＤＥに応じて位相シフトさせた処理クロックＣＬＫを出力する。基準クロックＲＣＫは、ソースクロックＣＫに基づいてＰＬＬ（Phase　Locked　Loop）回路２により生成される。
　受信回路１は、このような構成を備えることにより、シリアルデータＳＩＮに含まれるジッタ量に応じて、処理クロックＣＬＫの立ち上がりエッジがシリアルデータＳＩＮのアイパターン（eye　pattern）の中心近辺に位置するように処理クロックＣＬＫの位相をＰＩ９を含むＣＤＲループで調整する。これにより、処理クロックＣＬＫがシリアルデータＳＩＮの論理判定用のクロックとして再生されると共に、送信データがこの再生された処理クロックＣＬＫを使用して再生される。
　ところで、デシリアライザ６は、処理クロックＣＬＫが分周器５で分周されたクロックを再生クロック（recovered　clock）ＲＣＣＫとして出力する。そして、デシリアライザ６は、再生クロックＲＣＣＫと共にパラレルデータＰＯＵＴを受信回路１よりも上位の外部回路に向けて出力する。
　しかしながら、デシリアライザ６は、通常、シリアルデータＳＩＮをたまたまビットロックしたタイミングからシリアルデータＳＩＮを複数のビット単位で区切って、パラレルデータＰＯＵＴを生成する。そのため、受信回路１よりも上位の外部回路は、パラレルデータＰＯＵＴが、シリアルデータＳＩＮのビット列のうちのどこのビットを区切ってパラレル化されたデータであるのかわからない。したがって、シリアルデータＳＩＮのビット列に論理的な区切りがある場合、受信回路１よりも上位のデータアライン回路１０は、パラレルデータＰＯＵＴの位置合わせ（並べ替え）をする必要がある。
　図２は、データアライン回路１０によるデータアライン方法の一例を示すタイミングチャートである。例えば１０ビット単位の論理的な区切りがある場合、シリアルデータＳＩＮは１０通りのデシリアライズのされ方がある（図２は、１０通りのうちの３通りのみを示す）。そのため、パラレルデータＰＯＵＴがデータアライン回路１０によりアラインされて出力されたアライメントデータＡＯＵＴには、１０通りのレイテンシが発生する可能性がある。
　また、データアライン回路１０は、例えば図３のように、前サイクルのデータと現サイクルのデータとを連結（concatenate）して連結データconc_data[1:19]を生成する連結回路１１と、連結データconc_data[1:19]から論理的な区切りを検出する区切り検出回路１２とを有する。そして、データアライン回路１０は、連結データconc_data[1:19]から生成された１０通りのデータ候補の中から、区切り検出回路１２で検出された論理的な区切りと一致するデータを選択し、その選択したデータを、アラインのとれたアライメントデータＡＯＵＴとして出力する選択回路１３を有する。
　このように、パラレルデータＰＯＵＴがシリアルデータＳＩＮのビット列のうちのどこのビットを区切ってパラレル化されたのか、受信回路１の後段の回路側でわからない場合、選択回路１３等の回路が必要となるため、受信回路１の後段の回路構成が複雑になる。
　そこで、受信回路の後段の回路構成を簡素化できる、受信回路、集積回路及び受信方法の提供を目的とする。
　一つの案では、
　処理クロックに従ってシリアルデータをパラレルデータに変換するデシリアライザと、
　前記パラレルデータに基づいて、前記処理クロックと前記シリアルデータとの位相差を検出する位相差検出部と、
　前記デシリアライザから出力された前記パラレルデータの区切りが論理的に正しくない場合、前記処理クロックの位相を前記シリアルデータの１ビット分シフトさせるのに必要な位相調整量を、前記位相差の積算結果に応じて決定する制御部と、
　前記積算結果に応じて決定された前記位相調整量で前記処理クロックの位相を前記シリアルデータの１ビット分シフトさせる位相補間器とを備える、受信回路が提供される。
　一態様によれば、受信回路の後段の回路構成の簡素化が可能となる。
受信回路の一例を示す構成図である。 データアライン方法の一例を示すタイミングチャートである。 データアライン回路の一例を示す構成図である。 受信回路を備える集積回路の一例を示す構成図である。 受信回路の一例を示す構成図である。 デジタルフィルタの一例を示す構成図である。 周波数レジスタの挙動の一例を示す図である。 位相レジスタの挙動の一例を示す図である。 周波数レジスタの挙動の一例を示す図である。 位相レジスタの挙動の一例を示す図である。 位相補間器の動作波形の一例を示すタイミングチャートである。 受信方法の一例を示すフローチャートである。 位相調整量の決定方法の一例を示すフローチャートである。 位相調整期間の一例を示すタイミングチャートである。 位相調整量の決定方法の一例を示すフローチャートである。 位相調整期間の一例を示すタイミングチャートである。
　図４は、本実施形態に係る受信回路２１を備えた集積回路４０の一例を示す構成図である。集積回路４０は、シリアルデータとパラレルデータを相互変換するシリアライザデシリアライザ（ＳｅｒＤｅｓ）である。集積回路４０は、例えば、ＰＬＬ２２と、送信回路４１と、受信回路２１と、区切り検出回路３２とを備える。
　ＰＬＬ２２は、ソースクロックＣＫに基づいて基準クロックＲＣＫを生成するクロック生成回路である。ＰＬＬ２２は、基準クロックＲＣＫを送信回路４１及び受信回路２１に向けて出力する。
　送信回路４１は、伝送クロックＴＣＫと共に入力されるパラレルデータＰＩＮを、基準クロックＲＣＫに従ってシリアルデータＳＯＵＴに変換して出力するシリアライザ回路である。
　受信回路２１は、シリアルデータＳＩＮを基準クロックＲＣＫに従ってパラレルデータＰＯＵＴに変換し、パラレルデータＰＯＵＴを再生クロックＲＣＣＫと共に出力するデシリアライザ回路である。
　区切り検出回路３２は、受信回路２１から供給される再生クロックＲＣＣＫ及びパラレルデータＰＯＵＴに基づいて、受信回路２１から供給されるパラレルデータＰＯＵＴの区切りが論理的に正しいか否かを検出する。区切り検出回路３２は、パラレルデータＰＯＵＴが論理的に正しい区切り位置で出力されていない場合、受信回路２１の内部で使用される処理クロックＣＬＫの位相をシリアルデータＳＩＮの１ビット分シフトさせる指示（ＢＳＤ：Bit　Shift　Direction）を出力する。
　図５は、シリアルデータＳＩＮをＣＤＲで受信する受信回路２１の一例を示す構成図である。受信回路２１は、ラッチ回路２３と、分周器２５と、デシリアライザ２６と、位相デジタル変換器（ＰＤＣ）１７と、制御部３５と、位相補間器（ＰＩ）２９とを備える。制御部３５は、デジタルフィルタ（ＤＦ）１８と、ビットシフトシーケンサ（ＢＳＳ：Bit　Shift　Sequencer）３４とを有する。
　ラッチ回路２３は、処理クロックＣＬＫの立ち上がり又は立ち下がりのエッジタイミングでシリアルデータＳＩＮをラッチする。
　分周器２５は、処理クロックＣＬＫを所定の比率で分周し、分周された再生クロックＲＣＣＫを出力する。再生クロックＲＣＣＫは、デシリアライザ２６、ＰＤＣ１７及びＤＦ１８に動作クロックとして与えられるとともに、受信回路２１の後段の回路（区切り検出回路３２等の回路）に転送される。
　デシリアライザ２６は、処理クロックＣＬＫに従って、シリアルデータＳＩＮをパラレルデータＰＯＵＴに変換して出力する。デシリアライザ２６は、処理クロックＣＬＫが分周器５により分周された再生クロックＲＣＣＫに従って、ラッチ回路２３のシリアルの出力データＤＴを、所定の列数（例えば、１６列）のパラレルデータＰＯＵＴにデシリアライズする。また、デシリアライザ２６は、シリアルデータＳＩＮのバウンダリ（boundary）を検出してバウンダリ検出データＢＴを出力する。
　位相デジタル変換器（ＰＤＣ）１７は、パラレルデータＰＯＵＴに基づいて、処理クロックＣＬＫとシリアルデータＳＩＮとの位相差を検出する位相差検出部の一例である。ＰＤＣ１７は、例えば、デシリアライザ２６から出力されるパラレルデータＰＯＵＴとバウンダリ検出データＢＴとを比較処理して、処理クロックＣＬＫの位相がシリアルデータＳＩＮの位相に比べて進んでいるか遅れているかを示す位相情報コードＰＤＣＣＯＤＥを再生クロックＲＣＣＫに従って生成する。例えば、ＰＤＣ１７は、処理クロックＣＬＫの立ち上がりエッジのタイミング（シリアルデータＳＩＮのサンプリングタイミング）が所定の理想タイミングよりも早いか遅いかを数値化（＋１，０，１）して出力する。
　例えば、ＰＤＣ１７は、処理クロックＣＬＫの位相がシリアルデータＳＩＮの位相に比べて進んでいることが検出される場合、処理クロックＣＬＫの位相を遅らせる必要があることを示す「－１」の位相情報コードＰＤＣＣＯＤＥを出力する。また、例えば、ＰＤＣ１７は、処理クロックＣＬＫの位相がシリアルデータＳＩＮの位相に比べて遅れていることが検出される場合、処理クロックＣＬＫの位相を進める必要があることを示す「＋１」の位相情報コードＰＤＣＣＯＤＥを出力する。また、例えば、ＰＤＣ１７は、処理クロックＣＬＫの位相がシリアルデータＳＩＮの位相と同じであることが検出される場合、処理クロックＣＬＫの位相を調整する必要がないことを示す「０」の位相情報コードＰＤＣＣＯＤＥを出力する。
　区切り検出回路３２は、デシリアライザ２６から出力されるパラレルデータＰＯＵＴのビット列を監視し、ビット列の並び方に基づいて、パラレルデータＰＯＵＴの区切りが論理的に正しいか否かを検出する。区切り検出回路３２は、パラレルデータＰＯＵＴの区切りが論理的に正しくないと検出した場合、処理クロックＣＬＫの位相をシリアルデータＳＩＮの１ビット分シフトさせる指示（ＢＳＤ：Bit　Shift　Direction）を出力する。区切り検出回路３２は、パラレルデータＰＯＵＴの区切りが論理的に正しいと検出されるまで、処理クロックＣＬＫの位相をシリアルデータＳＩＮの１ビット分シフトさせる指示ＢＳＤの出力を繰り返す。
　制御部３５は、パラレルデータＰＯＵＴの区切りが論理的に正しくないと区切り検出回路３２によって検出された場合、処理クロックＣＬＫの位相をシリアルデータＳＩＮの１ビット分シフトさせるのに必要な位相調整量（位相シフト量）を、ＰＤＣ１７で検出された位相差の積算結果に応じて決定する。例えば、制御部３５は、処理クロックＣＬＫの位相をシリアルデータＳＩＮの１ビット分シフトさせる指示ＢＳＤを区切り検出回路３２から受けた場合、当該位相調整量を指示する位相調整コードＰＩＣＯＤＥをＰＤＣ１７で検出された位相差の積算結果に応じて決定する。
　制御部３５は、デジタルフィルタ（ＤＦ）１８と、ビットシフトシーケンサ（ＢＳＳ）３４とを有する。
　デジタルフィルタ（ＤＦ）１８は、ＰＤＣ１７から出力される位相情報コードＰＤＣＣＯＤＥを累積積分して時間平均することにより、ＰＤＣ１７で検出された位相差の積算結果を算出し、処理クロックＣＬＫの位相シフト量（位相調整量）を指示する位相調整コードＰＩＣＯＤＥを出力する位相調整回路である。
　ビットシフトシーケンサ（ＢＳＳ）３４は、区切り検出回路３２から指示ＢＳＤを受けた場合、ＰＤＣ１７で検出された位相差の積算結果に基づいて、位相調整コードＰＩＣＯＤＥに加えられる位相補正量（Bit　shift　add）を決定するシーケンサ回路である。ＰＤＣ１７で検出された位相差は、ＤＦ１８で積算される。ＰＤＣ１７で検出された位相差の積算結果は、例えば、シリアルデータＳＩＮの周波数と処理クロックＣＬＫの周波数との偏差情報（「周波数オフセット量F_offset」ともいう）であり、ＤＦ１８からＢＳＳ３４に供給される。ＤＦ１８は、ＢＳＳ３４から供給される位相補正量（Bit　shift　add）で補正された位相調整コードＰＩＣＯＤＥを出力する。
　位相補間器（ＰＩ）２９は、制御部３５のＤＦ１８から出力された位相調整コードＰＩＣＯＤＥに応じて、処理クロックＣＬＫの位相をシリアルデータＳＩＮの１ビット分シフトさせる。ＰＩ２９は、基準クロックＲＣＫを位相調整コードＰＩＣＯＤＥに応じて位相シフトさせた処理クロックＣＬＫを出力する。
　受信回路２１は、このような構成を備えることにより、シリアルデータＳＩＮに含まれるジッタ量に応じて、処理クロックＣＬＫの立ち上がりエッジがシリアルデータＳＩＮのアイパターン（eye　pattern）の中心近辺に位置するように処理クロックＣＬＫの位相をＰＩ２９を含むＣＤＲループで調整する。処理クロックＣＬＫがシリアルデータＳＩＮの論理判定用のクロックとして再生されると共に、送信データがこの再生された処理クロックＣＬＫを使用して再生される。
　また、上述のように、ＰＩ２９は、区切り検出回路３２からの指示ＢＳＤに基づいて、ＢＳＳ３４から供給される位相補正量（Bit　shift　add）で補正された位相調整コードＰＩＣＯＤＥで処理クロックＣＬＫの位相をシリアルデータＳＩＮの１ビット分シフトさせる。これにより、例えば、デシリアライザ２６から出力されるパラレルデータＰＯＵＴの区切りは論理的に正しくなり、パラレルデータＰＯＵＴのレイテンシは最速の状態に固定される。したがって、パラレルデータＰＯＵＴを受信する後段の回路はパラレルデータＰＯＵＴを論理的に正しく並べ替えなくてもよいので、受信回路２１の後段の回路構成の簡素化が可能となる。
　図６は、デジタルフィルタ１８の一例を示す構成図である。デジタルフィルタ１８は、例えば、８ビットの周波数レジスタ（Freg[7:0]）５４と、１１ビットの位相レジスタ（Preg[10:0]）５７とを有する。
　ＰＤＣ１７から出力される位相情報コードＰＤＣＣＯＤＥは、１段目のループで周波数レジスタ５４に積算され、周波数レジスタ５４で積算された積算値は、シリアルデータＳＩＮと処理クロックＣＬＫとの周波数偏差（すなわち、周波数オフセット量F_offset）に近似する。周波数レジスタ５４の積算値は、例えば、符号付きの８ビットデータである。
　この１段目のループは、加算器５２と、クリップ回路５３と、周波数レジスタ５４とを有する。加算器５２は、位相情報コードＰＤＣＣＯＤＥと周波数レジスタ５４に格納された周波数オフセット量F_offsetとの加算値を出力する。クリップ回路５３は、加算器５２の出力値を周波数レジスタ５４に格納可能な値にクリップする。
　２段目のループに含まれる位相レジスタ５７は、ＰＩ２９に対して位相調整コードＰＩＣＯＤＥを指示する。２段目のループは、加算器５６と、位相レジスタ５７とを有する。加算器５６は、周波数オフセット量F_offsetと、位相情報コードＰＤＣＣＯＤＥを３２（＝２５）倍した値と、位相補正量（Bit　shift　add）との加算値を出力する。加算器５６の出力値は、位相レジスタ５７で積算される。位相レジスタ５７で積算された積算値は、符号なしの整数で位相を表す。
　例えば、1:10のデシリアライザ２６の場合、位相レジスタ５７の上位５ビット分が、ＰＩ２９に対して供給される位相調整コードＰＩＣＯＤＥである。位相調整コードＰＩＣＯＤＥの最下位ビットの変化が、ＰＩ２９の分解能を表す。位相調整コードＰＩＣＯＤＥが５ビットの場合、ＰＩ２９の分解能は、１／３２（＝１／２５）UIである。UIは、Unit　Intervalの略であり、シリアルデータＳＩＮの１ビットの期間を表す。
　図７は、シリアルデータＳＩＮと処理クロックＣＬＫとの周波数オフセットが無い場合の周波数レジスタ５４に積算された周波数オフセット量F_offsetの挙動の一例を示す。図８は、シリアルデータＳＩＮと処理クロックＣＬＫとの周波数オフセットが無い場合の位相レジスタ５７に積算された位相調整コードＰＩＣＯＤＥの挙動の一例を示す。周波数オフセットが無い場合、周波数オフセット量F_offsetは、零付近に収束し、位相調整コードＰＩＣＯＤＥは、ある値付近に収束する。
　図９は、シリアルデータＳＩＮと処理クロックＣＬＫとの周波数オフセットがある場合の周波数レジスタ５４に積算された周波数オフセット量F_offsetの挙動の一例を示す。図１０は、シリアルデータＳＩＮと処理クロックＣＬＫとの周波数オフセットがある場合の位相レジスタ５７に積算された位相調整コードＰＩＣＯＤＥの挙動の一例を示す。一定の周波数オフセットがある場合、周波数オフセット量F_offsetは、その周波数オフセット量に応じた値に収束し、位相調整コードＰＩＣＯＤＥは、その周波数オフセット量に応じた傾きで増加又は減少する。位相レジスタ５７の積算値は、符号なしの整数で位相を表すので、５ビット幅の位相調整コードＰＩＣＯＤＥは、３１から０に折り返される。
　図１１は、位相調整コードＰＩＣＯＤＥに従って処理クロックＣＬＫの位相をシフトさせるＰＩ２９の動作波形の一例を示すタイミングチャートである。ＰＩ２９は、位相調整コードＰＩＣＯＤＥに応じて、基準クロックＲＣＫの位相をずらして処理クロックＣＬＫを生成する。位相調整コードＰＩＣＯＤＥを変化させたとき、処理クロックＣＬＫが位相調整コードＰＩＣＯＤＥの値になるまでのレイテンシは、ＰＩ２９の実力に依存する。
　図１２は、シリアルデータＳＩＮの受信方法の一例を示すフローチャートである。図５，６を参照して図１２について説明する。
　ステップＳ１００で、デシリアライザ２６は、処理クロックＣＬＫに従って、シリアルデータＳＩＮをパラレルデータＰＯＵＴにシリアル－パラレル変換する。ステップＳ１１０で、ＰＤＣ１７は、パラレルデータＰＯＵＴに基づいて、処理クロックＣＬＫとシリアルデータＳＩＮとの位相差を検出する。
　ステップＳ１２０で、区切り検出回路３２は、デシリアライザ２６から出力されたパラレルデータＰＯＵＴの区切りが論理的に正しいか否かを判定する。区切り検出回路３２は、パラレルデータＰＯＵＴの区切りが論理的に正しいと判定した場合（ステップＳ１２０：ＹＥＳ）、処理クロックＣＬＫの位相をシリアルデータＳＩＮの１ビット分シフトさせる指示ＢＳＤを出力しない。一方、区切り検出回路３２は、パラレルデータＰＯＵＴの区切りが論理的に正しくないと判定した場合（ステップＳ１２０：ＮＯ）、処理クロックＣＬＫの位相をシリアルデータＳＩＮの１ビット分シフトさせる指示ＢＳＤを出力する。
　ステップＳ１３０で、制御部３５は、ビットシフトの指示ＢＳＤを受けると、処理クロックＣＬＫの位相を１ビット分シフトさせるのに必要な位相調整量を指示する位相調整コードＰＩＣＯＤＥを、周波数レジスタ５４に積算された周波数オフセット量F_offsetに応じて決定する。
　ステップＳ１４０で、ＰＩ２９は、周波数オフセット量F_offsetに応じて制御部３５により決定された位相調整コードＰＩＣＯＤＥで、処理クロックＣＬＫの位相をシリアルデータＳＩＮの１ビット分（１UI分）シフトさせる位相調整を行う。
　例えば、ＢＳＳ３４は、ステップＳ１３０で、ビットシフトの指示ＢＳＤを受けると、指示ＢＳＤを受けた時点の周波数レジスタ５４の積算値（周波数オフセット量F_offset）を用いて、１ビットシフトのシーケンスを発動する。
　ＢＳＳ３４は、１ビットシフトのシーケンスを発動すると、位相情報コードＰＤＣＣＯＤＥの周波数レジスタ５４への積算をスイッチ５１（図６参照）により停止させるループカット指示（Loop　Cut　Direction：ＬＣＤ）を出力する。また、ＢＳＳ３４は、１ビットシフトのシーケンスを発動すると、周波数オフセット量F_offsetの位相レジスタ５７への積算をスイッチ５５により停止させるループカット指示ＬＣＤを出力する。ループカット指示ＬＣＤの出力により、クロック＆データリカバリ（ＣＤＲ）を行うためのループが切断される。
　さらに、ＢＳＳ３４は、１ビットシフトのシーケンスを発動すると、位相情報コードＰＤＣＣＯＤＥの周波数レジスタ５４への積算の停止時点の周波数レジスタ５４の積算値の大きさに応じて、処理クロックＣＬＫの位相を１UI分シフトさせるまでの調整刻みaの長さを決定する。調整刻みaは、再生クロックＲＣＣＫの１サイクル当たりの処理クロックＣＬＫの位相の調整分解能を表す。再生クロックＲＣＣＫの１サイクルは、パラレルデータＰＯＵＴの１区切り当たりのビット数（ビット幅）に等しい。
　例えば、ＢＳＳ３４は、周波数オフセット量F_offsetが正値であり且つ周波数オフセット量F_offsetの絶対値が大きいほど、調整刻みaを長くする。これにより、周波数オフセット量F_offsetが大きくても、処理クロックＣＬＫの位相を調整刻みaで徐々に１UI分シフトさせることができる。そして、再生クロックＲＣＣＫの周期は処理クロックＣＬＫの位相調整時に大きく変化しないため、再生クロックＲＣＣＫのクロック欠けを防止することができる。
　ＢＳＳ３４は、上記のように決定した調整刻みaで処理クロックＣＬＫの位相が１UI分シフトするまで、位相レジスタ５７に位相補正量（Bit　shift　add）を加算器５６によって積算する。
　また、ＢＳＳ３４は、１ビットシフトのシーケンスを発動すると、位相情報コードＰＤＣＣＯＤＥの周波数レジスタ５４への積算の停止時点の周波数レジスタ５４の積算値の大きさに応じて、ＰＩ２９が処理クロックＣＬＫの位相をシフトさせる方向を変化させる。
　なお、シリアルデータＳＩＮの発振周波数が処理クロックＣＬＫの発振周波数よりも大きいときを、周波数オフセット量F_offsetは正値とし、シリアルデータＳＩＮの発振周波数が処理クロックＣＬＫの発振周波数よりも小さいときを、周波数オフセット量F_offsetは負値とする。
　例えば、ＢＳＳ３４は、周波数オフセット量F_offsetが所定の負値よりも大きな値（正値も含む）の場合、処理クロックＣＬＫの位相が順方向に１UI分進むまで、負の補正量（CODE Shift(-)）を位相補正量（Bit　shift　add）として位相レジスタ５７に積算する。
　一方、ＢＳＳ３４は、周波数オフセット量F_offsetが所定の負値よりも小さな値の場合、処理クロックＣＬＫの位相が順方向に１UI分進むまで、正の補正量（CODE Shift(+)）を位相補正量（Bit　shift　add）として位相レジスタ５７に積算する。つまり、ＰＩ２９は、周波数オフセット量F_offsetが所定の負値よりも小さい場合、周波数オフセット量F_offsetがその所定の負値よりも大きな場合とは逆方向に、処理クロックＣＬＫの位相をシフトさせる。なぜならば、周波数オフセット量F_offsetが負値であり周波数オフセット量F_offsetの絶対値が所定値よりも大きい場合、順方向の位相シフトでは、周波数オフセット量F_offsetを零へ収束させるのが追いつかないおそれがあるからである。
　ＰＩ２９は、上記のように位相レジスタ５７に積算された位相調整コードＰＩＣＯＤＥに従って、処理クロックＣＬＫの位相をシリアルデータＳＩＮの１ビット分シフトさせる。
　このように、ＢＳＳ３４は、ビットシフトの指示ＢＳＤを受けて１ビットシフトのシーケンスを発動すると、指示ＢＳＤを受けた時点の周波数レジスタ５４の積算値を参照する。そして、ＢＳＳ３４は、その参照値を用いて、どのようなシーケンスを採用して１ビットシフトするのかを所定の決定方法に従って決定し、ループカット指示ＬＣＤ及び位相補正量（Bit　shift　add）をＤＦ１８に対して指示する。これにより、ＰＩ２９は、位相情報コードＰＤＣＣＯＤＥの周波数レジスタ５４への積算の停止時点の周波数レジスタ５４の積算値に応じて、処理クロックＣＬＫの位相を１ビット分シフトさせるシーケンスを実行できる。
　ＢＳＳ３４は、１ビットシフトのシーケンス完了後、位相情報コードＰＤＣＣＯＤＥの周波数レジスタ５４への積算を再開させる。位相情報コードＰＤＣＣＯＤＥの周波数レジスタ５４への積算の再開後、区切り検出回路３２は、デシリアライザ２６から出力されるパラレルデータＰＯＵＴを再度監視する。区切り検出回路３２は、パラレルデータＰＯＵＴの区切りが再び論理的に正しくないと判定した場合、ビットシフトの指示ＢＳＤを再び出力する。ＰＩ２９は、パラレルデータＰＯＵＴの区切りが論理的に正しいと判定されるまで、位相情報コードＰＤＣＣＯＤＥの周波数レジスタ５４への積算の停止時点の周波数レジスタ５４の積算値に応じて、処理クロックＣＬＫの位相を１ビット分シフトさせるシーケンスを繰り返す。
　図１３は、ＢＳＳ３４による１ビットシフトのシーケンスの決定方法の一例を示すフローチャートである。
　ステップＳ１０で、ビットシフトの指示ＢＳＤがアサートされると、ＢＳＳ３４は、ループカット指示ＬＣＤをアサートし、上述のようにＣＤＲのループを切断する。
　ステップＳ２０～Ｓ２９で、ＢＳＳ３４は、ビットシフトの指示ＢＳＤがアサートされた時点での周波数レジスタ５４に積算された周波数オフセット量F_offsetに応じて、処理クロックＣＬＫの位相を１ビット分シフトさせる特定のシーケンス動作を決定する。ＢＳＳ３４は、複数のシーケンス動作の候補（ステップＳ５０，Ｓ３１～Ｓ４０）の中から特定のシーケンス動作を決定する。
　ＢＳＳ３４は、例えば、周波数オフセット量F_offsetと、再生クロックＲＣＣＫの１サイクルでＰＩ２９に与えることができるコード変化量bとに応じて、処理クロックＣＬＫの位相を１UI分シフトさせる。
　ＢＳＳ３４は、例えば、周波数オフセット量F_offsetが正値である場合又は負の周波数オフセット量F_offsetの絶対値がコード変化量bよりも小さい場合、負の補正量（CODE Shift(-)）を位相レジスタ５７に積算する位相調整期間を周波数オフセット量F_offsetの大きさに応じて変化させる（図１４参照）。図１３において、周波数オフセット量F_offsetが正値である場合又は負の周波数オフセット量F_offsetの絶対値がコード変化量bよりも小さい場合とは、ステップＳ２１～Ｓ２９のいずれかが選択される場合である。図１３中のFregとは、周波数レジスタ５４に格納された積算値であり、周波数オフセット量F_offsetを表す。
　負の補正量（CODE Shift(-)）を位相レジスタ５７に積算する位相調整期間では、ＣＤＲのループが切断され、周波数レジスタ５４に負の補正量（-80）が積算されることで、再生クロックＲＣＣＫの１周期で2/32UIの位相をシフトさせることができる。周波数オフセット量F_offsetが考慮されると、調整刻みa（再生クロックＲＣＣＫの１周期当たりの処理クロックＣＬＫの位相の調整分解能）は、(2/32+周波数オフセット量F_offsetの考慮分)UIとなる。
　例えば、ＢＳＳ３４は、ステップＳ２１が成立するとき（-72≦Freg<-56のとき）、中央値-64を用いて、調整刻みaを1/32UI（＝(2/32-(64/64)/32)UI）と決定する。よって、ＰＩ２９は、再生クロックＲＣＣＫの32周期分の位相調整期間をかけて、処理クロックＣＬＫの位相を１UI分シフトさせることができる。
　同様に、ＢＳＳ３４は、ステップＳ２２が成立するとき（-56≦Freg<-40のとき）、中央値-48を用いて、調整刻みaを1.25/32UI（＝(2/32-(48/64)/32)UI）と決定する。よって、ＰＩ２９は、再生クロックＲＣＣＫの約25周期分の位相調整期間をかけて、処理クロックＣＬＫの位相を１UI分シフトさせることができる。
　同様に、ＢＳＳ３４は、ステップＳ２８が成立するとき（40≦Freg<56のとき）、中央値48を用いて、調整刻みaを2.75/32UI（＝(2/32+(48/64)/32)UI）と決定する。よって、ＰＩ２９は、再生クロックＲＣＣＫの約11周期分の位相調整期間をかけて、処理クロックＣＬＫの位相を１UI分シフトさせることができる。
　ステップＳ６０で、ＢＳＳ３４は、処理クロックＣＬＫの位相を１UI分シフトさせた後、ＣＤＲのループの切断を解除し、位相情報コードＰＤＣＣＯＤＥの周波数レジスタ５４への積算を再開させる。
　一方、ＢＳＳ３４は、例えば、負の周波数オフセット量F_offsetの絶対値がコード変化量bよりも大きい場合、正の補正量CODE shift(+)）を位相レジスタ５７に積算する位相調整期間を（パラレルデータＰＯＵＴの１区切り当たりのビット数－１）回設ける（図１６参照）。図１３において、負の周波数オフセット量F_offsetの絶対値がコード変化量bよりも大きい場合とは、ステップＳ２０が成立する場合である。ステップＳ２０が成立する場合、ＢＳＳ３４は、逆回り９ビットシフト処理を行う。
　図１５は、逆回り９ビットシフト処理の一例を示すフローチャートである。負の周波数オフセット量F_offsetの絶対値がコード変化量bよりも大きい場合、順方向の位相シフトでは、周波数オフセット量F_offsetを零へ収束させるのが追いつかないおそれがある。そこで、ＢＳＳ３４は、正の補正量（CODE Shift(+)）を位相レジスタ５７に積算することを９回実施する。９回実施されることで、順方向への１ビットシフトが実施されることになる。
　ステップＳ５１で、ＢＳＳ３４は、調整刻みaを3.25/32UI（＝(2/32-(80/64)/32)UI）と決定する。よって、ＰＩ２９は、再生クロックＲＣＣＫの約9周期分の位相調整期間をかけて、処理クロックＣＬＫの位相を１UI分シフトさせることができる。ただし、一度に９ビット分の位相シフトが行われると、周波数レジスタ５４に格納された周波数オフセット量F_offsetと実際の周波数オフセット量との誤差が大きくなり、正しく９UI分の位相シフトができないおそれがある。
　そこで、ステップＳ５２において、ＢＳＳ３４は、ステップＳ５１で１UI分の位相シフトをした後のインターバル（図１６参照）にＣＤＲのループの切断を解除して、デシリアライザ２６にシリアルデータＳＩＮを再度ビットロックさせる。そして、ＢＳＳ３４は、ステップＳ５３で、ステップＳ５１，Ｓ５２で行われる１ビット分の位相シフトを９回繰り返すことで、順方向への１ビットシフトを完了させる。これにより、周波数レジスタ５４に格納された周波数オフセット量F_offsetと実際の周波数オフセット量との誤差の増大を抑えることができる。
　以上、受信回路、集積回路及び受信方法を実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。
１，２１　受信回路
２，２２　ＰＬＬ
３，２３　ラッチ回路
５，２５　分周器
６，２６　デシリアライザ
７，１７　位相デジタル変換器（ＰＤＣ）
８，１８　デジタルフィルタ（ＤＦ）
９，２９　位相補間器（ＰＩ）
１０　データアライン回路
１１　連結回路
１２，３２　区切り検出回路
１３　選択回路
３４　ビットシフトシーケンサ（ＢＳＳ）
３５　制御部
４０　集積回路
４１　送信回路
５１，５５　スイッチ
５４　周波数レジスタ
５７　位相レジスタ

Claims (20)

  1. 　処理クロックに従ってシリアルデータをパラレルデータに変換するデシリアライザと、
    　前記パラレルデータに基づいて、前記処理クロックと前記シリアルデータとの位相差を検出する位相差検出部と、
    　前記デシリアライザから出力された前記パラレルデータの区切りが論理的に正しくない場合、前記処理クロックの位相を前記シリアルデータの１ビット分シフトさせるのに必要な位相調整量を、前記位相差の積算結果に応じて決定する制御部と、
    　前記積算結果に応じて決定された前記位相調整量で前記処理クロックの位相を前記シリアルデータの１ビット分シフトさせる位相補間器とを備える、受信回路。
  2. 　前記制御部は、
    　前記位相差を積算することにより前記位相差の積算結果を算出する位相調整回路と、
    　前記デシリアライザから出力された前記パラレルデータの区切りが論理的に正しくない場合に、前記位相差の積算結果に基づいて、前記処理クロックの位相を前記シリアルデータの１ビット分シフトさせるのに必要な位相補正量を決定するシーケンサ回路と
    を有し、
    　前記位相調整回路は、前記位相差の積算結果と前記位相補正量に基づいて前記位相調整量を決定する、請求項１に記載の受信回路。
  3. 　前記デシリアライザから出力された前記パラレルデータの区切りが論理的に正しくない場合、前記位相差の積算が停止し、
    　前記位相補間器は、前記積算の停止時の前記積算結果に応じて決定された前記位相調整量で前記処理クロックの位相を前記シリアルデータの１ビット分シフトさせる、請求項１に記載の受信回路。
  4. 　前記積算は、前記処理クロックの位相が前記シリアルデータの１ビット分シフトした後に再開する、請求項３に記載の受信回路。
  5. 　前記位相補間器は、前記積算の再開後、前記デシリアライザから出力された前記パラレルデータの区切りが再び論理的に正しくない場合、前記デシリアライザから出力された前記パラレルデータの区切りが論理的に正しいと検出されるまで、前記積算結果に応じて決定された前記位相調整量で前記処理クロックの位相を前記シリアルデータの１ビット分シフトさせることを繰り返す、請求項４に記載の受信回路。
  6. 　前記制御部は、前記位相補間器が前記処理クロックの位相を前記シリアルデータの１ビット分シフトさせるまでの調整刻みの長さを、前記積算結果に応じて決定する、請求項１に記載の受信回路。
  7. 　前記制御部は、前記位相差の積算値が大きいほど前記調整刻みを長くする、請求項６に記載の受信回路。
  8. 　前記制御部は、前記位相差の積算値の大きさに応じて、前記位相補間器が前記処理クロックの位相をシフトさせる方向を変化させる、請求項１に記載の受信回路。
  9. 　前記位相補間器は、前記積算値が第１の負値よりも小さい場合、前記積算値が前記第１の負値よりも大きな場合とは逆方向に、前記処理クロックの位相をシフトさせる、請求項８に記載の受信回路。
  10. 　前記積算結果は、前記シリアルデータの周波数と前記処理クロックの周波数との偏差情報である、請求項１に記載の受信回路。
  11. 　処理クロックに従ってシリアルデータをパラレルデータに変換するデシリアライザと、
    　前記パラレルデータに基づいて、前記処理クロックと前記シリアルデータとの位相差を検出する位相差検出部と、
    　前記デシリアライザから出力された前記パラレルデータの区切りが論理的に正しくない場合、前記処理クロックの位相を前記シリアルデータの１ビット分シフトさせるのに必要な位相調整量を、前記位相差の積算結果に応じて決定する制御部と、
    　前記積算結果に応じて決定された前記位相調整量で前記処理クロックの位相を前記シリアルデータの１ビット分シフトさせる位相補間器と
    を有する受信回路と、
    　前記位相補間器に基準クロックを供給するクロック生成回路とを備える、集積回路。
  12. 　前記デシリアライザから出力された前記パラレルデータの区切りが論理的に正しいか否かを検出する区切り検出回路を備え、
    　前記制御部は、前記区切り検出回路が前記デシリアライザから出力された前記パラレルデータの区切りが論理的に正しくないと検出した場合に、前記位相調整量を決定する、請求項１１に記載の集積回路。
  13. 　処理クロックに従ってシリアルデータをパラレルデータに変換する変換ステップと、
    　前記パラレルデータに基づいて、前記処理クロックと前記シリアルデータとの位相差を検出する検出ステップと、
    　前記パラレルデータの区切りが論理的に正しいか否かを判定する判定ステップと、
    　前記パラレルデータの区切りが論理的に正しくないと判定された場合、前記処理クロックの位相を前記シリアルデータの１ビット分シフトさせるのに必要な位相調整量を、前記位相差の積算結果に応じて決定する決定ステップと、
    　前記積算結果に応じて決定された前記位相調整量で前記処理クロックの位相を前記シリアルデータの１ビット分シフトさせる調整ステップとを有する、受信方法。
  14. 　前記パラレルデータの区切りが論理的に正しくないと判定された場合、前記位相差の積算を停止させ、
    　前記積算の停止時の前記積算結果に応じて決定された前記位相調整量で前記処理クロックの位相を前記シリアルデータの１ビット分シフトさせる、請求項１３に記載の受信方法。
  15. 　前記積算は、前記処理クロックの位相が前記シリアルデータの１ビット分シフトした後に再開させる、請求項１４に記載の受信方法。
  16. 　前記積算の再開後、前記パラレルデータの区切りが再び論理的に正しくないと判定された場合、前記パラレルデータの区切りが論理的に正しいと判定されるまで、前記積算結果に応じて決定された前記位相調整量で前記処理クロックの位相を前記シリアルデータの１ビット分シフトさせることを繰り返す、請求項１５に記載の受信方法。
  17. 　前記処理クロックの位相を前記シリアルデータの１ビット分シフトさせるまでの調整刻みの長さを前記積算結果に応じて決定する、請求項１３に記載の受信方法。
  18. 　前記位相差の積算値が大きいほど前記調整刻みを長くする、請求項１７に記載の受信方法。
  19. 　前記位相差の積算値の大きさに応じて、前記処理クロックの位相をシフトさせる方向を変化させる、請求項１３に記載の受信方法。
  20. 　前記積算値が第１の負値よりも小さい場合、前記積算値が前記第１の負値よりも大きな場合とは逆方向に、前記処理クロックの位相をシフトさせる、請求項１９に記載の受信方法。
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