WO2015100811A1 - 一种感光单元、显示面板的阵列基板及其制作方法 - Google Patents

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Definitions

  • the present invention relates to image display technology, and more particularly to a photosensitive unit, an array substrate of a display panel, and a method of fabricating the same. Background technique
  • a liquid crystal display panel is mainly composed of an array substrate, a color filter substrate, and a liquid crystal layer.
  • the array substrate is composed of a plurality of transistors arranged in a display, and a pixel unit (pixel) corresponding to each transistor.
  • the transistor functions as a switching element for starting the pixel unit, receives a scan signal from the scan driving circuit through the scan line, receives a data signal from the data driving circuit through the data line, and writes the data signal to the pixel unit under the action of the scan signal, the pixel
  • the liquid crystal molecules of the unit are deflected correspondingly by the data signal, and a certain amount of light is transmitted, and the intensity of the light is adjusted by the peripheral gray scale adjusting circuit to complete the image display.
  • FIG. 1 it is a cross-sectional view of a conventional array substrate including a photosensitive unit.
  • the array substrate includes a substrate 10, and a buffer layer 20, a first patterned semiconductor layer 30, a gate insulating layer 40, a first patterned metal layer 50, an interlayer dielectric layer 60, and a second layer disposed sequentially on the substrate 10.
  • the patterned metal layer 70 when the second patterned metal layer 70 is disposed, forms a first sensing electrode E1 at the photosensitive region, and then deposits a silicon-rich silicon oxide layer on the first sensing electrode E1 (si l icon Rich oxide , SR0 ) or a silicon-rich silicon nitride layer (SIL) as the photosensitive dielectric layer 80, and then a second first sensing electrode E2 is disposed on the photo-electric dielectric layer 80 to form a photosensitive unit.
  • the production process of the photosensitive unit is simple and easy, but since it is a single-layer film (a silicon-rich silicon oxide layer or a silicon-rich silicon nitride layer) structure, the photocurrent generated is likely to be severe due to fluctuations in operating voltage.
  • the array substrate 10 of the display panel is also provided with a photosensitive unit (as shown in FIG. 2).
  • the photosensitive unit includes an active layer 20, a protective layer 30, and a contact 40 of a PIN (P-type doped region/intrinsic region/N-type doped region) structure.
  • PIN P-type doped region/intrinsic region/N-type doped region
  • the intrinsic region absorbs the energy of the reflected light to excite electrons in the valence band to the conduction band, leaving holes in the valence band, generating equal amounts of electrons and holes, thereby forming a P-type doped region in the active layer 20 and A photocurrent is formed between the N-type doped regions, and the photocurrent is output by the junction 40.
  • the sensible unit of the PIN structure has stable operating characteristics and is not susceptible to voltage fluctuations. However, since the PIN structure is disposed laterally and synchronously with the transistors in the display area of the array substrate, the thickness of the PIN structure is insufficient, and the optical sensing area is small, thereby causing the photoelectric conversion performance to be low. Summary of the invention
  • the present invention provides a photosensitive unit having a high degree of accuracy and photoelectric conversion efficiency, an array substrate of a display panel, and a method of fabricating the same.
  • the present invention provides a photosensitive unit, which is disposed on an array substrate of a display panel, and includes: a first conductive type doped region,
  • An intrinsic region disposed between the first conductive type doped region and the second conductive type doped region, wherein the first conductive type doped region doping ions are opposite to the second conductive type doped region doped ions;
  • first sensing electrode and a second sensing electrode electrically connected to the first conductive type doping region and the second conductive type doping region, respectively.
  • the first conductive type doped region and the second conductive type doped region may be P-type or N-type ion doped amorphous silicon, and the intrinsic region may be an amorphous silicon layer.
  • the first conductive type doped region and the second conductive type doped region may be P-type or N-type ion doped microcrystalline silicon, and the intrinsic region may be a microcrystalline silicon layer.
  • the first conductive type doped region and the second conductive type doped region may be P-type or N-type ion doped microcrystalline silicon, and the intrinsic region may be an amorphous silicon layer.
  • the present invention also provides an array substrate of a display panel on which the above-described photosensitive unit is disposed.
  • the invention also provides a method for fabricating an array substrate of a display panel, which comprises the following steps: Providing a substrate, the substrate comprising at least one display area and a photosensitive area;
  • the first patterned semiconductor layer includes a first storage electrode and a semiconductor block in the display region, and ion doping the first storage electrode and the semiconductor block to Forming a source doped region and a drain doped region in the semiconductor block, and forming a channel region between the source doped region and the drain doped region;
  • first patterned metal layer Forming a first patterned metal layer on the gate insulating layer, the first patterned metal layer including a gate region corresponding to the channel region and a second storage electrode corresponding to the first storage electrode;
  • the patterned transparent conductive layer comprises a pixel electrode electrically connected to the metal line through the protective layer window, and electrically connected through the opening a second sensing electrode of the second conductive type doped region.
  • the ion doping described above is P-type ion doping or N-type ion doping.
  • the second patterned semiconductor layer, the third patterned semiconductor layer, and the fourth patterned semiconductor layer may both be amorphous silicon layers.
  • the second patterned semiconductor layer, the third patterned semiconductor layer, and the The four patterned semiconductor layers may each be a microcrystalline silicon layer.
  • the second patterned semiconductor layer and the fourth patterned semiconductor layer may both be microcrystalline silicon layers, and the third patterned semiconductor layer may be amorphous silicon layers.
  • the photosensitive unit provided by the invention adopts a PIN structure for photoelectric conversion, and the generated photocurrent is not easily changed drastically due to fluctuation of the working voltage, and the accuracy is high, and further, since the photosensitive unit preferably has a longitudinally disposed PIN structure Therefore, when disposed on the array substrate of the display panel, the length, the width, and the height of the intrinsic region can be more flexibly set, the optical sensing region of the photosensitive unit is increased as much as possible, and the photoelectric conversion performance is improved, thereby The display panel array substrate and the display panel of the photosensitive unit have better ambient light sensing capability, high sensitivity and high reliability.
  • the present invention is applicable to various types of display panels.
  • FIG. 1 is a cross-sectional view showing the structure of an array substrate of a liquid crystal display panel in the prior art
  • FIG. 2 is a cross-sectional view showing the structure of an array substrate of another liquid crystal display panel in the prior art
  • FIG. 3 is a schematic structural view of the photosensitive unit of the present invention
  • FIG. 4 is a cross-sectional view showing the structure of an array substrate of a display panel according to an embodiment of the present invention. Specific form
  • the photosensitive unit provided by the present invention is disposed on the array substrate of the display panel, and includes:
  • first sensing electrode E1 and a second sensing electrode E2 electrically connected to the first conductive type doping region Dopel and the second conductive type doping region Dope2, respectively.
  • the doping ions of the first conductive type doping region Dopel are opposite to the doping ions of the second conductive type doping region Dope2.
  • the present invention preferably longitudinally sets the first conductive type doped region Dope, the second conductive type doping.
  • the first conductive type doped region Dopel may be P-type or N-type ion doped amorphous silicon
  • the second conductive type doped region Dope2 may be N-type or P-type ion doped amorphous Silicon
  • the intrinsic region Intrinsic can be undoped amorphous silicon.
  • the first conductive type doped region Dopel may also be a P-type or N-type ion doped microcrystalline silicon.
  • the second conductive type doped region Dope2 may be an N-type or P-type ion-doped microcrystal.
  • Silicon, the intrinsic region Intrinsic can be undoped microcrystalline silicon.
  • the first conductive type doped region Dopel may also be a P-type or N-type ion doped microcrystalline silicon.
  • the second conductive type doped region Dope2 may be an N-type or P-type ion-doped microcrystal.
  • Silicon, the intrinsic region Intrinsic can be undoped amorphous silicon.
  • an array substrate provided with the above photosensitive unit comprises:
  • the substrate 10 includes at least one display area 11 and a photosensitive area 12 on the substrate 10.
  • a buffer layer 20 is formed on the substrate 10 by sequentially depositing a silicon nitride film SiNx and a silicon nitride film SiOx for isolating the substrate and the semiconductor layer.
  • a first patterned semiconductor layer 30 is disposed on the buffer layer 20, and the patterned semiconductor layer 30 includes a first storage electrode 31 and a semiconductor block 32 in the display region 11, and the first storage electrode 31 and the semiconductor block 32 are respectively The ion doping is performed, and the source doping region Source and the drain doping region Drain are formed in the semiconductor block 32, and the channel region between the source doping region Source and the drain doping region Drain is formed. .
  • a buffer insulating layer 40 is also disposed on the buffer layer 20 for covering the first patterned semiconductor layer 30.
  • a first patterned metal layer 50 is disposed on the gate insulating layer 40.
  • the first patterned metal layer 50 includes a gate region Gate corresponding to the channel region Channel and a second storage electrode 51 corresponding to the first storage electrode 31.
  • An interlayer dielectric layer 60 which may be sequentially deposited by a silicon nitride film SiOx and a silicon nitride film SiNx, is disposed on the gate insulating layer 40 for covering the first patterned metal layer 50.
  • the interlayer dielectric layer 60 and the gate insulating layer 40 have a plurality of through dielectric layer windows 61 for exposing the source doping region Source and the drain doping region Drain in the display region 11, and the first pattern.
  • Metal layer 50 may be sequentially deposited by a silicon nitride film SiOx and a silicon nitride film SiNx.
  • a second patterned metal layer 70 is disposed on the interlayer dielectric layer 60.
  • the second patterned metal layer 70 includes a metal line M2 located in the display region 11 and a first sensing electrode El located in the photosensitive region 12.
  • the second patterned metal layer 70 is directly deposited on the source doped region Source and the drain doped region Drain corresponding to the first patterned semiconductor layer 30, and the first patterned On the metal layer 50, the source doped region Source and the drain doped region Drain, and the first patterned metal layer 50 are electrically connected to the metal line M2 through the dielectric layer window 61, thereby achieving mutual or peripheral Electrical connection of the circuit.
  • a first patterned semiconductor layer 80 is disposed on the first sensing electrode E1, and the second patterned semiconductor layer 80 includes an ion doped first conductive type doped region Dopel.
  • a third patterned semiconductor layer 90 is disposed on the first conductive type doped region Dopel, and the third patterned semiconductor layer 90 includes an intrinsic region that is not ion doped.
  • a fourth patterned semiconductor layer 100 is disposed on the Intrinsic region, and the fourth patterned semiconductor layer 100 includes an ion doped second conductive type doped region Dope2.
  • the doping ions in the second conductivity type doping region Dope2 are opposite to the doping ions in the first conductivity type doping region Dopel.
  • An interlayer isolation layer 110 is also disposed on the interlayer dielectric layer 60 for covering the second patterned metal layer 70 and the fourth patterned semiconductor layer 100.
  • the isolation protective layer 110 has a plurality of penetrating protective layer windows 111 for exposing the metal lines M2 in the display region 11, and the isolation protective layer 110 further has an opening 112 for exposing the second conductivity type in the photosensitive region 12. Doped region Dope2.
  • the isolation protective layer 110 is provided with a patterned transparent conductive layer 120.
  • the patterned transparent conductive layer 120 includes a pixel electrode PE located in the display region 11 and a second sensing electrode E2 located in the photosensitive region 12.
  • the patterned transparent conductive layer 120 is directly deposited on the metal line M2 of the second patterned metal layer 70, so that the pixel electrode PE is electrically connected to the metal line M2 through the protective layer window 111.
  • the patterned transparent conductive layer 120 is directly deposited on the second conductive type doped region Dope2 of the fourth patterned semiconductor layer 100, so that the second sensing electrode E2 is electrically connected to the second through the opening 112.
  • the fabrication process of the first patterned semiconductor layer 30 can be as Next:
  • the amorphous silicon a-Si material is deposited on the buffer layer, and the amorphous silicon a-Si is converted into polysilicon P_Si by laser crystallization, and then patterned by yellow light and etching process to form corresponding first storage electrodes and The semiconductor region is finally ion-doped with the first storage electrode and the semiconductor region.
  • the second and fourth patterned semiconductor layers are first ion doped during deposition and then patterned using a yellow light and etch process.
  • ion doping refers to P-type ion doping or N-type ion doping.

Landscapes

  • Solid State Image Pick-Up Elements (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种感光单元、显示面板的阵列基板及其制作方法。其中，感光单元采用P型掺杂区/本征区/N型掺杂区结构进行光电转换，产生的光电流不易因工作电压的波动而发生剧烈变化，准确度高。此外，优选采用纵向设置的P型掺杂区/本征区/N型掺杂区结构，能够更加灵活地设置本征区的尺寸，增大感测区域，提高光电转换能力，具有更好的环境光线感测能力，提高可靠性和灵敏度。

Description

一种感光单元、 显示面板的阵列基板及其制作方法 技术领域
本发明涉及图像显示技术， 特别是关于一种感光单元、 显示面板的阵列基板 及其制作方法。 背景技术
随着科技的不断进步， 显示面板技术也在不断发展。 近年来， 液晶显示面板 ( TFT LCD ) 以其卓越的性能已经成为市场的主流产品。 一个液晶显示面板主要 由阵列基板、 彩色滤光片基板和液晶层组成。 其中， 阵列基板是由多个陈列排布 的晶体管， 以及与每一个晶体管对应配置的像素单元 （pixel ) 组成。 晶体管作 为启动像素单元工作的开关元件， 通过扫描线接收来自扫描驱动电路的扫描信 号， 通过数据线接收来自数据驱动电路的数据信号， 在扫描信号的作用下将数据 信号写入像素单元， 该像素单元的液晶分子在数据信号的作用下发生相应的偏 转， 透过一定量的光， 同时配以外围的灰阶调节电路对光的强度进行调节， 完成 图像显示。 随着用户要求的不断提高， 现今的显示面板除了实现上述显示功能之 外， 还整合了诸多新的功能， 已形成了功能不断完善的多媒体平台。 环境光线感 测功能就是当前显示面板中整合的新功能之一。 由现有技术可知， 这种功能通常 是通过在显示面板的阵列基板上增设感光单元实现。 如图 1所示， 是现有的一种 包含感光单元的阵列基板的结构剖视图。 该阵列基板包括基板 10， 以及在基板 10上依次设置的缓冲层 20、 第一图案化半导体层 30、 栅极绝缘层 40、 第一图案 化金属层 50、 层间介电层 60和第二图案化金属层 70， 在设置第二图案化金属层 70时， 于感光区处形成第一感测电极 El， 然后在第一感测电极 El上沉积一层富 硅氧化硅层 （si l icon rich oxide , SR0 ) 或是富硅氮化硅层 （si l icon rich nitride, SRN)， 作为光敏介电层 80， 然后再在光电介电层 80设置第二第一感测 电极 E2， 形成感光单元。 这种感光单元的生产工艺简单易行， 但是由于是单层膜 (一层富硅氧化硅层或者富硅氮化硅层） 结构， 因此产生的光电流容易因为工作 电压的波动而发生剧烈的变化， 进而导致感测结果不准确。 现有技术中， 还有一种具有指纹辨识功能的液晶显示面板， 该显示面板的阵 列基板 10上也设置有感光单元 （如图 2所示）。 该感光单元包括 PIN (P型掺杂 区 /本征区 /N型掺杂区） 结构的主动层 20、 保护层 30和接点 40。 当使用者的手 指按压于显示面板上时， 背光源发出的光经过像素单元透射后照射于手指上， 且 经手指反射会照射到本征区。 本征区吸收反射光的能量使价带中的电子激发到导 带， 在价带中留下空穴， 产生等量的电子与空穴， 由此在主动层 20的 P型掺杂 区和 N型掺杂区之间形成光电流， 该光电流藉由接点 40输出。 这种 PIN结构的 感光单元工作特性比较稳定， 不易受电压波动的影响。 但是由于 PIN结构横向设 置， 与阵列基板显示区的晶体管同步制作， 使得 PIN结构的厚度不足， 光学感测 区域偏小， 进而导致光电转换效能偏低。 发明内容
为解决上述问题， 本发明提供了一种准确度和光电转换效能较高的感光单 元、 显示面板的阵列基板及其制作方法。
本发明提供一种感光单元， 其配置于显示面板的阵列基板上， 包括： 第一导电型掺杂区，
第二导电型掺杂区，
设置在第一导电型掺杂区与第二导电型掺杂区之间的本征区， 其中第一导电 型掺杂区掺杂离子与第二导电型掺杂区掺杂离子电性相反；
以及与第一导电型掺杂区和第二导电型掺杂区分别电性连接的第一感测电 极和第二感测电极。
根据本发明的实施例， 上述第一导电型掺杂区和第二导电型掺杂区可以为 P 型或者 N型离子掺杂的非晶硅， 本征区可以为非晶硅层。
根据本发明的实施例， 上述第一导电型掺杂区和第二导电型掺杂区可以为 P 型或者 N型离子掺杂的微晶硅， 本征区可以为微晶硅层。
根据本发明的实施例， 上述第一导电型掺杂区和第二导电型掺杂区可以为 P 型或者 N型离子掺杂的微晶硅， 本征区可以为非晶硅层。
进一步地， 上述第一导电型掺杂区、 第二导电型掺杂区和本征区纵向设置。 本发明还提供一种显示面板的阵列基板， 其上设置有上述感光单元。
本发明还提供一种显示面板的阵列基板的制作方法， 其包括以下步骤： 提供一基板， 该基板包括至少一显示区和一感光区；
形成一第一图案化半导体层于基板上， 该第一图案化半导体层包括位于显示 区内的第一储存电极和半导体区块， 并对第一储存电极和半导体区块进行离子掺 杂， 以在半导体区块内形成源极掺杂区和漏极掺杂区， 在源极掺杂区与漏极掺杂 区之间形成通道区；
形成一栅极绝缘层于基板上， 以覆盖第一图案化半导体层；
形成一第一图案化金属层于栅极绝缘层上， 该第一图案化金属层包括对应于 通道区的栅极区和对应于第一储存电极的第二储存电极；
形成一层间介电层于栅极绝缘层上， 以覆盖第一图案化金属层；
形成多个介电层窗口于层间介电层和栅极绝缘层中， 以暴露显示区中源极掺 杂区和漏极掺杂区， 以及第一图案化金属层；
形成一第二图案化金属层于层间介电层上， 并填入介电层窗口中， 且该第二 图案化金属层包括位于显示区内的金属线和位于感光区内的第一感测电极； 形成一第二图案化半导体层于第一感测电极上， 并对第二图案化半导体层进 行离子掺杂， 作为第一导电型掺杂区；
形成一第三图案化半导体层于第一导电型掺杂区上， 作为本征区； 形成一第四图案化半导体层于本征区上， 并对第四图案化半导体层进行离子 掺杂， 作为第二导电型掺杂区， 其中第二导电型掺杂区掺杂离子与第一导电型掺 杂区掺杂离子电性相反；
形成隔离保护层于层间介电层上， 以覆盖第二图案化金属层和第四图案化半 导体层；
形成多个保护层窗口和开口于隔离保护层中， 其中保护层窗口用于暴露显示 区的金属线， 开口用于暴露感光区的第二导电型掺杂区；
形成一图案化透明导电层在隔离保护层上， 并填入保护层窗口和开口中， 其 中图案化透明导电层包括通过保护层窗口电性连接金属线的像素电极， 以及通过 开口电性连接第二导电型掺杂区的第二感测电极。
具体地， 上述离子掺杂是 P型离子掺杂或者 N型离子掺杂。
根据本发明的实施例， 上述第二图案化半导体层、 第三图案化半导体层和第 四图案化半导体层可以均为非晶硅层。
根据本发明的实施例， 上述第二图案化半导体层、 第三图案化半导体层和第 四图案化半导体层可以均为微晶硅层。
根据本发明的实施例， 上述第二图案化半导体层和第四图案化半导体层可以 均为微晶硅层， 第三图案化半导体层可以为非晶硅层。
与现有技术相比， 本发明提供的感光单元采用 PIN结构进行光电转换， 产生 的光电流不易因工作电压的波动而发生剧烈变化， 准确度较高， 此外， 由于感光 单元优选纵向设置 PIN结构， 因此当配置于显示面板的阵列基板上时， 能够更加 灵活地设置本征区长、 宽、 高的尺寸， 尽可能地增大感光单元光学感测区域， 提 升光电转换效能， 从而使得包含有该感光单元的显示面板阵列基板、 显示面板具 有更好的环境光线感测能力， 灵敏度高， 可靠性高。 本发明适用于各类型的显示 面板。 附图说明
附图用来提供对本发明的进一步理解， 并且构成说明书的一部分， 与本发明 的实施例共同用于解释本发明， 并不构成对本发明的限制。 在附图中：
图 1是现有技术中一种液晶显示面板的阵列基板的结构剖视图；
图 2是现有技术中又一种液晶显示面板的阵列基板的结构剖视图； 图 3是本发明的感光单元的结构示意图；
图 4是本发明一实施例的显示面板的阵列基板的结构剖视图。 具体实 式
为使本发明的目的、 技术方案和优点更加清楚， 以下结合具体实施例和附图 对本发明作进一步地详细说明。
如图 3所示， 本发明提供的感光单元， 其配置于显示面板的阵列基板上， 包 括：
第一导电型掺杂区 Dopel，
第二导电型掺杂区 Dope2，
设置在第一导电型掺杂区 Dopel 与第二导电型掺杂区 Dope2 之间的本征区 Intrinsic;
以及与第一导电型掺杂区 Dopel和第二导电型掺杂区 Dope2分别电性连接的 第一感测电极 E1和第二感测电极 E2。 其中， 第一导电型掺杂区 Dopel的掺杂离子与第二导电型掺杂区 Dope2的掺 杂离子电性相反。
为了能够灵活地设置本征区长、 宽、 高的尺寸， 以增大感光单元光学感测区 域， 提升光电转换效能， 本发明优选纵向设置第一导电型掺杂区 Dope 第二导 电型掺杂区 Dope2和本征区 Intrinsic^
具体的， 第一导电型掺杂区 Dopel可以是 P型或者 N型离子掺杂的非晶硅， 相应地， 第二导电型掺杂区 Dope2可以是 N型或者 P型离子掺杂的非晶硅， 本征 区 Intrinsic可以是未掺杂的非晶硅。
此外， 第一导电型掺杂区 Dopel还可以是 P型或者 N型离子掺杂的微晶硅， 相应地， 第二导电型掺杂区 Dope2可以是 N型或者 P型离子掺杂的微晶硅， 本征 区 Intrinsic可以是未掺杂的微晶硅。
此外， 第一导电型掺杂区 Dopel还可以是 P型或者 N型离子掺杂的微晶硅， 相应地， 第二导电型掺杂区 Dope2可以是 N型或者 P型离子掺杂的微晶硅， 本征 区 Intrinsic可以是未掺杂的非晶硅。
如图 4所示， 根据本发明一实施例， 一个设置有上述感光单元的阵列基板包 括：
基板 10， 该基板 10上包括至少一显示区 11和一感光区 12。
优选地， 基板 10上铺设有一由硅氮化膜 SiNx和硅氮化膜 SiOx依次沉积而 成的缓冲层 20， 用于隔离基板和半导体层。
缓冲层 20上设置有一第一图案化半导体层 30，该图案化半导体层 30包括位 于显示区 11内的第一储存电极 31和半导体区块 32， 且第一储存电极 31和半导 体区块 32分别进行了离子掺杂，半导体区块 32内由此形成了源极掺杂区 Source 和漏极掺杂区 Drain, 以及位于源极掺杂区 Source与漏极掺杂区 Drain之间的通 道区 Channel。
缓冲层 20上还铺设有一栅极绝缘层 40， 用于覆盖第一图案化半导体层 30。 栅极绝缘层 40上设置有一第一图案化金属层 50，该第一图案化金属层 50包 括对应于通道区 Channel的栅极区 Gate和对应于第一储存电极 31的第二储存电 极 51。
栅极绝缘层 40上还铺设有一可由硅氮化膜 SiOx和硅氮化膜 SiNx依次沉积 而成的层间介电层 60， 用于覆盖第一图案化金属层 50。 层间介电层 60和栅极绝缘层 40中具有多个贯通的介电层窗口 61，用于暴露 显示区 11中的源极掺杂区 Source和漏极掺杂区 Drain, 以及第一图案化金属层 50。
层间介电层 60上设置有一第二图案化金属层 70，第二图案化金属层 70包括 位于显示区 11内的金属线 M2和位于感光区 12内的第一感测电极 El。 其中， 在 介电层窗口 61处，该第二图案化金属层 70会直接沉积在第一图案化半导体层 30 对应的源极掺杂区 Source和漏极掺杂区 Drain, 以及第一图案化金属层 50上， 从而使源极掺杂区 Source和漏极掺杂区 Drain, 以及第一图案化金属层 50通过 介电层窗口 61 电性连接金属线 M2， 进而实现彼此之间或者与外围电路的电性连 接。
第一感测电极 E1上设置有一第二图案化半导体层 80， 该第二图案化半导体 层 80包括经过离子掺杂的第一导电型掺杂区 Dopel。
第一导电型掺杂区 Dopel上设置有一第三图案化半导体层 90，该第三图案化 半导体层 90包括未进行离子掺杂的本征区 Intrinsic
本征区 Intrinsic上设置有一第四图案化半导体层 100， 该第四图案化半导 体层 100包括经过离子掺杂的第二导电型掺杂区 Dope2。 其中， 第二导电型掺杂 区 Dope2中掺杂离子与第一导电型掺杂区 Dopel中掺杂离子电性相反。
层间介电层 60上还铺设有隔离保护层 110， 用于覆盖第二图案化金属层 70 和第四图案化半导体层 100。
隔离保护层 110中具有多个贯通的保护层窗口 111，用于暴露显示区 11中的 金属线 M2， 同时隔离保护层 110中还具有开口 112， 用于暴露感光区 12中的第 二导电型掺杂区 Dope2。
隔离保护层 110上设置有一图案化透明导电层 120，该图案化透明导电层 120 包括位于显示区 11内的像素电极 PE和位于感光区 12内的第二感测电极 E2。 其 中， 在保护层窗口 111处， 该图案化透明导电层 120会直接沉积在第二图案化金 属层 70的金属线 M2上， 从而使像素电极 PE通过保护层窗口 111电性连接金属 线 M2， 在开口 112处， 该图案化透明导电层 120会直接沉积在第四图案化半导体 层 100的第二导电型掺杂区 Dope2上， 从而使第二感测电极 E2通过开口 112电 性连接第二导电型掺杂区 Dope2。
在制作上述阵列基板的过程中， 第一图案化半导体层 30 的制作过程可以如 下：
优选非晶硅 a-Si材料沉积在缓冲层上， 以镭射结晶的方式将非晶硅 a-Si转 变为多晶硅 P_Si， 然后再利用黄光和蚀刻制程图形化， 形成相应的第一储存电极 和半导体区， 最后对第一储存电极和半导体区进行离子掺杂。
第二和第四图案化半导体层首先在沉积时就进行离子掺杂， 然后利用黄光和 蚀刻制程图形化。 其中， 离子掺杂指 P型离子掺杂或者 N型离子掺杂。
其他层别均是利用黄光和蚀刻制成， 为现有技术， 在此不做赘述。
以上所述， 仅为本发明较佳的具体实施方式， 但本发明的保护范围并不局限 于此， 任何熟悉该技术的人员在本发明所揭露的技术范围内， 可轻易想到的变化 或替换， 都应涵盖在本发明的保护范围之内。 因此， 本发明的保护范围应该以权 利要求的保护范围为准。

Claims

权利要求书
1、 一种感光单元， 其配置于显示面板的阵列基板上， 包括：
第一导电型掺杂区，
第二导电型掺杂区，
设置在所述第一导电型掺杂区与第二导电型掺杂区之间的本征区， 其中所述 第一导电型掺杂区掺杂离子与第二导电型掺杂区掺杂离子电性相反；
以及与所述第一导电型掺杂区和第二导电型掺杂区分别电性连接的第一感 测电极和第二感测电极。
2、 如权利要求 1所述的感光单元， 其中：
所述第一导电型掺杂区、 第二导电型掺杂区和本征区纵向设置。
3、 如权利要求 1所述的感光单元， 其中：
所述第一导电型掺杂区和第二导电型掺杂区为 P型或者 N型离子掺杂的非晶 硅， 所述本征区为非晶硅层。
4、 如权利要求 2所述的感光单元， 其中：
所述第一导电型掺杂区和第二导电型掺杂区为 P型或者 N型离子掺杂的非晶 硅， 所述本征区为非晶硅层。
5、 如权利要求 1所述的感光单元， 其中：
所述第一导电型掺杂区和第二导电型掺杂区为 P型或者 N型离子掺杂的微晶 硅， 所述本征区为微晶硅层。
6、 如权利要求 2所述的感光单元， 其中：
所述第一导电型掺杂区和第二导电型掺杂区为 P型或者 N型离子掺杂的微晶 硅， 所述本征区为微晶硅层。
7、 如权利要求 1所述的感光单元， 其中：
所述第一导电型掺杂区和第二导电型掺杂区为 P型或者 N型离子掺杂的微晶 硅， 所述本征区为非晶硅层。
8、 如权利要求 2所述的感光单元， 其中：
所述第一导电型掺杂区和第二导电型掺杂区为 P型或者 N型离子掺杂的微晶 硅， 所述本征区为非晶硅层。
9、 一种显示面板的阵列基板， 其上设置感光单元， 所述感光单元包括： 第一导电型掺杂区， 第二导电型掺杂区，
设置在所述第一导电型掺杂区与第二导电型掺杂区之间的本征区， 其中所述 第一导电型掺杂区掺杂离子与第二导电型掺杂区掺杂离子电性相反；
以及与所述第一导电型掺杂区和第二导电型掺杂区分别电性连接的第一感 测电极和第二感测电极。
10、 如权利要求 9所述的显示面板的阵列基板， 其中：
所述第一导电型掺杂区、 第二导电型掺杂区和本征区纵向设置。
11、 一种显示面板的阵列基板的制作方法， 包括以下步骤：
提供一基板， 该基板包括至少一显示区和一感光区；
形成一第一图案化半导体层于基板上， 该第一图案化半导体层包括位于显示 区内的第一储存电极和半导体区块， 并对第一储存电极和半导体区块进行离子掺 杂， 以在半导体区块内形成源极掺杂区和漏极掺杂区， 在源极掺杂区与漏极掺杂 区之间形成通道区；
形成一栅极绝缘层于基板上， 以覆盖第一图案化半导体层；
形成一第一图案化金属层于栅极绝缘层上， 该第一图案化金属层包括对应于 通道区的栅极区和对应于第一储存电极的第二储存电极；
形成一层间介电层于栅极绝缘层上， 以覆盖第一图案化金属层；
形成多个介电层窗口于层间介电层和栅极绝缘层中， 以暴露显示区中源极掺 杂区和漏极掺杂区， 以及第一图案化金属层；
形成一第二图案化金属层于层间介电层上， 并填入介电层窗口中， 且该第二 图案化金属层包括位于显示区内的金属线和位于感光区内的第一感测电极； 形成一第二图案化半导体层于第一感测电极上， 并对第二图案化半导体层进 行离子掺杂， 作为第一导电型掺杂区；
形成一第三图案化半导体层于第一导电型掺杂区上， 作为本征区； 形成一第四图案化半导体层于本征区上， 并对第四图案化半导体层进行离子 掺杂， 作为第二导电型掺杂区， 其中第二导电型掺杂区掺杂离子与第一导电型掺 杂区掺杂离子电性相反；
形成隔离保护层于层间介电层上， 以覆盖第二图案化金属层和第四图案化半 导体层；
形成多个保护层窗口和开口于隔离保护层中， 其中保护层窗口用于暴露显示 区的金属线， 开口用于暴露感光区的第二导电型掺杂区；
形成一图案化透明导电层在隔离保护层上， 并填入保护层窗口和开口中， 其 中图案化透明导电层包括通过保护层窗口电性连接金属线的像素电极， 以及通过 开口电性连接第二导电型掺杂区的第二感测电极。
12、 如权利要求 11所述的制作方法， 其中：
所述离子掺杂是 P型离子掺杂或者 N型离子掺杂。
13、 如权利要求 11所述的制作方法， 其中：
所述第二图案化半导体层、 第三图案化半导体层和第四图案化半导体层均为 非晶娃层°
14、 如权利要求 12所述的制作方法， 其中：
所述第二图案化半导体层、 第三图案化半导体层和第四图案化半导体层均为 非晶娃层°
15、 如权利要求 11所述的制作方法， 其中：
所述第二图案化半导体层、 第三图案化半导体层和第四图案化半导体层均为 微晶硅层。
16、 如权利要求 12所述的制作方法， 其中：
所述第二图案化半导体层、 第三图案化半导体层和第四图案化半导体层均为 微晶硅层。
17、 如权利要求 11所述的制作方法， 其中：
所述第二图案化半导体层和第四图案化半导体层均为微晶硅层， 所述第三图 案化半导体层为非晶硅层。
18、 如权利要求 12所述的制作方法， 其中：
所述第二图案化半导体层和第四图案化半导体层均为微晶硅层， 所述第三图 案化半导体层为非晶硅层。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104201187B (zh) * 2014-08-18 2017-07-04 京东方科技集团股份有限公司 一种oled显示装置
US10147829B2 (en) 2016-09-23 2018-12-04 Taiwan Semiconductor Manufacturing Co., Ltd. Dielectric sidewall structure for quality improvement in Ge and SiGe devices
CN109300914A (zh) * 2018-09-27 2019-02-01 武汉华星光电半导体显示技术有限公司 阵列基板及其制作方法
CN109728060B (zh) 2019-01-04 2021-02-02 京东方科技集团股份有限公司 一种阵列基板、电致发光面板及显示装置
TWI714281B (zh) * 2019-09-26 2020-12-21 友達光電股份有限公司 顯示面板
CN111599879B (zh) * 2020-06-11 2022-05-31 武汉华星光电技术有限公司 Pin感光器件及其制作方法、及显示面板
CN118610224A (zh) * 2024-08-09 2024-09-06 惠科股份有限公司 平板探测器及其制作方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1862838A (zh) * 2005-05-11 2006-11-15 Nec液晶技术株式会社 垂直二极管、矩阵位置敏感装置及其制造方法
US20070171157A1 (en) * 2003-10-15 2007-07-26 Samsung Electronics Co., Ltd Display apparatus having photo sensor
CN101068026A (zh) * 2006-05-02 2007-11-07 统宝光电股份有限公司 有机电致发光显示元件及其制造方法
CN101572245A (zh) * 2009-04-24 2009-11-04 友达光电股份有限公司 主动元件阵列基板的制造方法
CN101577285A (zh) * 2008-05-08 2009-11-11 统宝光电股份有限公司 影像显示系统及其制造方法
US20120161020A1 (en) * 2010-12-28 2012-06-28 Samsung Mobile Display Co., Ltd. X-Ray Detector and Driving Method Thereof
CN102667687A (zh) * 2010-02-26 2012-09-12 夏普株式会社 带光传感器的显示装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070171157A1 (en) * 2003-10-15 2007-07-26 Samsung Electronics Co., Ltd Display apparatus having photo sensor
CN1862838A (zh) * 2005-05-11 2006-11-15 Nec液晶技术株式会社 垂直二极管、矩阵位置敏感装置及其制造方法
CN101068026A (zh) * 2006-05-02 2007-11-07 统宝光电股份有限公司 有机电致发光显示元件及其制造方法
CN101577285A (zh) * 2008-05-08 2009-11-11 统宝光电股份有限公司 影像显示系统及其制造方法
CN101572245A (zh) * 2009-04-24 2009-11-04 友达光电股份有限公司 主动元件阵列基板的制造方法
CN102667687A (zh) * 2010-02-26 2012-09-12 夏普株式会社 带光传感器的显示装置
US20120161020A1 (en) * 2010-12-28 2012-06-28 Samsung Mobile Display Co., Ltd. X-Ray Detector and Driving Method Thereof

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