WO2015076334A1 - トランジスタの製造方法およびトランジスタ - Google Patents

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敬 杉▲崎▼
雄介 川上
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Definitions

  • the present invention relates to a transistor manufacturing method and a transistor.
  • This application claims priority based on Japanese Patent Application No. 2013-240560 filed on November 21, 2013, the contents of which are incorporated herein by reference.
  • a transistor manufacturing method As a transistor manufacturing method, application of a solution process that is inexpensive and suitable for an increase in size has been studied. When a solution process is employed, a transistor can be manufactured at a lower temperature than in the past. Further, by forming an organic semiconductor layer using an organic semiconductor material on a flexible substrate using a resin material, a flexible organic transistor can be manufactured.
  • electroless plating which is a plating method using reduction by contact action of the material surface
  • electroless plating since electroless plating does not use electrical energy, it is possible to apply plating to resin materials and glass that are nonconductors.
  • difficult-to-plat materials such as resin materials and glass have weak adhesion to the formed plating film, and the plating is easily peeled off due to the internal stress of the plating film, resulting in peeling such as swelling.
  • the surface of the substrate is etched using a chromic acid solution or the like to chemically roughen the surface.
  • the plating film to be formed is formed so as to bite into the unevenness of the roughened resin material, adhesion can be obtained (anchor effect).
  • a transistor may cause hysteresis in its transfer characteristics.
  • the main cause of hysteresis is “carrier trap” in which the insulating film prevents the flow of electrons at the interface between the semiconductor and the insulating film.
  • carrier trap in which the insulating film prevents the flow of electrons at the interface between the semiconductor and the insulating film.
  • a structure and a material are selected so that hysteresis does not occur.
  • a transistor having a low degree of freedom in selection of a forming material and a transistor structure and less susceptible to hysteresis is manufactured. It was difficult.
  • An object of an aspect of the present invention is to provide a transistor manufacturing method capable of manufacturing a transistor in which hysteresis is hardly generated in a transfer characteristic and the operation behavior is stable. Another object is to provide a transistor with stable operation behavior.
  • One embodiment of the present invention is a material in which a fluorine-containing resin is formed on a substrate on which a source electrode, a drain electrode, and an organic semiconductor layer in contact with the surfaces of the source electrode and the drain electrode are formed, covering the organic semiconductor layer
  • a step of forming a first insulator layer, a step of forming a second insulator layer so as to cover the first insulator layer, and a plating base film on at least a part of the surface of the second insulator layer Forming a gate electrode on the surface of the plating base film by electroless plating after depositing a metal that is a catalyst for electroless plating on the surface of the plating base film,
  • the step of forming the plating base film is performed by applying a liquid material, which is a material for forming the plating base film, to the surface of the second insulator layer, and the second insulator layer is formed of the first insulator layer.
  • the liquid is a manufacturing method of a transistor having a high ly
  • Another embodiment of the present invention is a substrate on which a source electrode and a drain electrode are formed, a semiconductor layer in contact with a surface of the source electrode and the drain electrode, and a first insulator layer provided to cover the semiconductor layer
  • a second insulator layer provided to cover the first insulator layer, a plating base film provided on at least a part of the surface of the second insulator layer, and a surface of the plating base film
  • the first insulator layer is made of a fluorine-containing resin
  • the second insulator layer is more lyophilic with respect to the organic solvent than the first insulator layer.
  • the aspect of the present invention it is possible to provide a transistor manufacturing method capable of manufacturing a transistor in which hysteresis is hardly generated in the transfer characteristics and the operation behavior is stable.
  • a transistor with stable operation behavior can be provided.
  • FIG. 1 is an explanatory diagram showing a transistor manufactured by the transistor manufacturing method of the present embodiment and the transistor of the present embodiment.
  • FIG. 1A is a schematic sectional view of the transistor 1.
  • the transistor 1 of this embodiment is a so-called top gate / bottom contact transistor.
  • an organic transistor using an organic semiconductor as a material for forming a semiconductor layer will be described.
  • the present invention can also be applied to an inorganic transistor using an inorganic semiconductor as a material for forming a semiconductor layer.
  • the transistor 1 includes a substrate 2, a base film (plating base film) 3, a catalyst 5 for electroless plating, a source electrode 6, a drain electrode 7, an organic semiconductor layer (semiconductor layer) 9, and a first insulation. It has a body layer 10, a second insulator layer 11, a base film (plating base film) 12, a catalyst 14 for electroless plating, and a gate electrode 15.
  • the substrate 2 can be either a light transmissive material or a non-light transmissive material.
  • an inorganic substance such as glass, quartz glass, or silicon nitride, or an organic polymer (resin) such as an acrylic resin, a polycarbonate resin, or a polyester resin such as PET (polyethylene terephthalate) or PBT (polybutylene terephthalate) can be used.
  • an organic polymer such as an acrylic resin, a polycarbonate resin, or a polyester resin such as PET (polyethylene terephthalate) or PBT (polybutylene terephthalate)
  • PET polyethylene terephthalate
  • PBT polybutylene terephthalate
  • the base film 3 is formed so as to cover the entire main surface of the substrate 2.
  • the base film 3 is a source base film and a drain base film, and is formed as a film in which the source base film and the drain base film are continuous.
  • a catalyst (electroless plating catalyst) 5 is selectively provided on a part of the surface of the base film 3.
  • the catalyst 5 is a catalyst that reduces metal ions contained in a plating solution for electroless plating, and examples thereof include metals such as silver and metal palladium. Of these, metallic palladium is preferably used.
  • the base film 3 is a film that can form a bond with the metal that is the catalyst 5 described above, and a silane coupling agent having a group that can be bonded to the metal is used as a forming material.
  • the base film 3 is formed by applying a liquid material containing such a silane coupling agent to one main surface of the substrate 2.
  • the “silane coupling agent” which is a material for forming the base film 3 is a compound in which a group capable of binding to the metal which is the catalyst 5 and a group capable of binding to the substrate 2 are bonded to a silicon atom.
  • the material of the substrate 2 described above does not form a metal bond with a metal plating film formed as a result of electroless plating. However, by forming such a base film 3, the substrate 2 is interposed via the base film 3. A metal plating film can be formed on the surface.
  • the “group capable of binding to a metal” refers to a group capable of forming, for example, an ionic bond or a coordinate bond with the metal that is the catalyst 5 or an ion of the metal.
  • a group having a nitrogen atom or a sulfur atom examples include an amino group, a urea group, a group obtained by removing one or more hydrogen atoms bonded to a heterocyclic compound containing a nitrogen atom, and the like.
  • Examples of the group having a sulfur atom include a thiol group (or mercapto group), a thiocarbonyl group, a thiourea group, a group obtained by removing one or more hydrogen atoms bonded to a heterocyclic compound containing a sulfur atom, and the like. can do.
  • Heterocyclic compounds containing nitrogen and sulfur atoms include monocyclic heteroaromatic compounds such as pyrrole, imidazole, pyridine, pyrimidine and thiophene, and polycyclic heteroaromatics such as indole and benzothiophene. And heterocyclic compounds having two or more carbon atoms in the aromatic ring of these aromatic compounds and having no aromatic attribute.
  • examples of the “group capable of binding to the substrate 2” include a hydroxy group and an alkoxy group having 1 to 6 carbon atoms.
  • compounds that can be used as a material for forming such an undercoat film 3 include N-cyclohexylaminopropyltrimethoxysilane, bis (3- (trimethoxysilyl) propyl) ethylenediamine, and 1- (3- (Trimethoxysilylpropyl)) urea, bis (3- (trimethoxysilylpropyl)) urea, 2,2-dimethoxy-1,6-diaza-2-silacyclooctane, N- (3- (trimethoxysilylpropyl) ))-4,5-dihydroimidazole, bis (3- (trimethoxysilyl) propyl) thiourea, 3-trimethoxysilylpropanethiol, polyethyleneimine modified with a trimethoxysilylpropyl group, and the like.
  • the silane coupling agent preferably has an amino group, more preferably a primary amine having a group represented by —NH 2 or a secondary amine having a group represented by —NH—. .
  • the base film 3 is formed using a silane coupling agent that is a primary amine.
  • the base film 3 is formed on the entire upper surface of the substrate 2, but the base film 3 may be selectively formed only at the position where the catalyst 5 is provided. In that case, the base film 3 can be selectively formed on the upper surface of the substrate 2 by selectively applying a silane coupling agent, which is a material for forming the base film 3, using a generally known method. .
  • a silane coupling agent which is a material for forming the base film 3, using a generally known method.
  • a silane coupling agent is applied to a region wider than a region where the base film 3 is formed, and then ultraviolet rays are applied to a film formed in a portion protruding from the region where the base film 3 is formed.
  • the base film 3 may be selectively formed by decomposing and removing the silane coupling agent.
  • the source electrode 6 and the drain electrode 7 are metal electrodes formed on the surface of the catalyst 5.
  • the source electrode 6 and the drain electrode 7 are formed apart from each other at an interval corresponding to the channel length.
  • the source electrode 6 includes a first electrode 61 and a second electrode 62 that covers the surface of the first electrode 61.
  • the drain electrode 7 includes a third electrode 71 and a fourth electrode 72 that covers the surface of the third electrode 71.
  • the first electrode 61 and the third electrode 71 are made of metal deposited on the surface of the catalyst 5 by electroless plating.
  • Examples of the material of the first electrode 61 and the third electrode 71 include nickel-phosphorus (NiP) and copper (Cu).
  • the first electrode 61 and the third electrode 71 may be formed of the same material, or may be formed of different materials. In the present embodiment, it is assumed that nickel-phosphorus (work function: 5.5 eV) is used as a material for forming the first electrode 61 and the third electrode 71.
  • the second electrode 62 is a metal plating layer formed so as to cover the entire surface of the first electrode 61 that is not in contact with the catalyst 5. That is, the second electrode 62 is provided so as to cover the upper surface of the first electrode 61 and the side surfaces (opposing surfaces) of the first electrode 61 facing each other.
  • the fourth electrode 72 is a metal plating layer formed so as to cover the entire surface of the third electrode 71 that is not in contact with the catalyst 5. That is, the fourth electrode 72 is provided so as to cover the upper surface of the third electrode 71 and the side surfaces (opposing surfaces) of the third electrode 71 facing each other.
  • the second electrode 62 covers the first electrode 61 to suppress the corrosion of the first electrode 61 with time, and the fourth electrode 72 covers the third electrode 71 to prevent the third electrode 71 from corrosion with time. Thus, the performance of the transistor 1 can be stably maintained.
  • the material for forming the second electrode 62 and the fourth electrode 72 is a metal having a work function that facilitates electron transfer (or hole transfer) in relation to the HOMO / LUMO level of the material for forming the semiconductor layer 9 to be described later.
  • the second electrode 62 and the fourth electrode 72 may be formed of the same material, or may be formed of different materials. In the present embodiment, it is assumed that gold (work function: 5.4 eV) is used as a material for forming the second electrode 62 and the fourth electrode 72.
  • the semiconductor layer 9 is provided on the surface of the base film 3 between the source electrode 6 and the drain electrode 7, and is formed in contact with the source electrode 6 and the drain electrode 7. Specifically, the semiconductor layer 9 is provided in contact with the mutually opposing side surfaces of the source electrode 6 and the drain electrode 7. The semiconductor layer 9 is provided so as to cover part of the upper surfaces of the source electrode 6 and the drain electrode 7. The semiconductor layer 9 is in contact with the second electrode 62 and the fourth electrode 72.
  • a generally known organic semiconductor material can be used as a forming material of the semiconductor layer 9.
  • a generally known organic semiconductor material can be used.
  • copper phthalocyanine (CuPc) pentacene, rubrene, tetracene, p-type semiconductor and as P3HT (poly (3-hexylthiophene- 2,5-diyl)), fullerenes such as C 60, PTCDI-C8H (N N-type semiconductors such as perylene derivatives such as N′-dioctyl-3,4,9,10-perylene tetracarboxylic diimide) can be used.
  • CuPc copper phthalocyanine
  • pentacene pentacene
  • rubrene tetracene
  • P3HT poly (3-hexylthiophene- 2,5-diyl)
  • fullerenes such as C 60
  • PTCDI-C8H N N-type semiconductors such
  • organic semiconductor polymers such as soluble pentacene such as TIPS pentacene (6,13-Bis (triisopropylsilylethynyl) pentacene) and P3HT (poly (3-hexylthiophene-2,5-diyl)) are organic solvents such as toluene.
  • the semiconductor layer 9 can be formed by a wet process.
  • TIPS pentacene HOMO level: 5.2 eV
  • the material for forming the semiconductor layer 9 is not limited to an organic semiconductor material, and a generally known inorganic semiconductor material can also be used.
  • nickel-phosphorus which is a material for forming the first electrode 61 and the third electrode 71
  • gold which is a material for forming the second electrode 62 and the fourth electrode 72
  • the work function is 5.4 eV
  • TIPS pentacene which is a material for forming the semiconductor layer 9 has a HOMO level of 5.2 eV. That is, the surface of the source electrode 6 and the drain electrode 7 is more easily moved between the material for forming the semiconductor layer 9 than the first electrode 61 and the third electrode 71 (energy level with respect to the HOMO of the semiconductor layer 9).
  • the second electrode 62 and the fourth electrode 72 are formed using a metal material having a work function (with a small difference). Therefore, the Schottky resistance is reduced between the semiconductor layer 9 and the source electrode 6 and the drain electrode 7, and electrons can be moved well during driving.
  • the first insulator layer 10 is provided so as to cover the surface of the semiconductor layer 9. Specifically, the first insulator layer 10 covers the upper surface and side surfaces of the semiconductor layer 9 and is provided in contact with the source electrode 6 and the drain electrode 7. The semiconductor layer 9 is covered with the first insulator layer 10, the source electrode 6, the drain electrode 7, and the base film 3 all around the semiconductor layer 9.
  • the first insulator layer 10 has an insulating property, and can form a resin material that can electrically insulate the source electrode 6 and the drain electrode 7 from the gate electrode 15 and does not contain a polar group.
  • the material for forming the first insulator layer 10 can be a fluorine-containing resin.
  • the fluorine-containing resin to be used is amorphous because it has high light transmittance with respect to light in the visible light region.
  • An example of such a fluorine-containing resin is a perfluoro (butenyl vinyl ether) cyclized polymer.
  • the first insulator layer 10 As a material for forming the first insulator layer 10, for example, CYTOP (manufactured by Asahi Glass Co., Ltd.), EGC (manufactured by 3M Corporation), or the like can be used. In the following description, the first insulator layer 10 is described as being formed using a fluorine-containing resin having optical transparency.
  • the second insulator layer 11 is provided so as to cover the surface of the first insulator layer 10. Specifically, the second insulator layer 11 covers the upper surface and side surfaces of the first insulator layer 10 and is provided in contact with the source electrode 6 and the drain electrode 7.
  • the second insulator layer 11 is made of a curable resin material that has an insulating property and can electrically insulate the source electrode 6 and the drain electrode 7 from the gate electrode 15. Especially, since manufacture and fine processing are easy, a photocurable resin material can be used as a forming material. Examples of the material for forming the second insulator layer 11 include ultraviolet curable acrylic resin, epoxy resin, ene / thiol resin, and silicone resin. In the following description, the second insulator layer 11 will be described as being formed using an ultraviolet curable epoxy resin.
  • the total film thickness of the first insulator layer 10 and the second insulator layer 11 is set to a value capable of suppressing a short circuit between the source electrode 6 and the drain electrode 7 and the gate electrode 15. For example, when the total film thickness of the first insulator layer 10 and the second insulator layer 11 is about several hundred nm, the leakage current can be suppressed.
  • the base film 12 is formed on the entire upper surface of the second insulator layer 11.
  • the base film 12 is used for forming the gate electrode 15.
  • a catalyst (electroless plating catalyst) 14 is selectively provided on a part of the surface of the base film 12.
  • the material for forming the base film 12 can be the same as that for the base film 3 described above, but the material for forming the base film 3 and the base film 12 may be different. In the following description, it is assumed that the base film 12 is formed using a silane coupling agent that is the same primary amine as the base film 3.
  • the base film 12 is formed on the entire upper surface of the second insulator layer 11; however, the base film 12 may be selectively formed only at the position where the catalyst 14 is provided. .
  • the gate electrode 15 is a metal electrode formed on the surface of the catalyst 14 on the base film 12.
  • the gate electrode 15 is formed of metal deposited on the surface of the catalyst 14 by electroless plating as will be described later. Examples of the material of the gate electrode 15 include nickel-phosphorus (NiP) and copper (Cu).
  • NiP nickel-phosphorus
  • Cu copper
  • FIG. 1B is a partially enlarged view for explaining the effect of the transistor 1.
  • the channel region AR of the semiconductor layer 9 is formed on the first insulator layer 10 side.
  • a resin material containing a polar group such as a carbonyl group or an amino group hydroxyl group
  • these polar groups flow through the channel region AR as indicated by an arrow A.
  • a phenomenon called “carrier trap” that attracts electrons and hinders the flow of electrons tends to occur.
  • carrier trap occurs, the behavior of the transistor is not stable, and it is easy to cause a problem such as hysteresis in element characteristics.
  • a fluorine-containing resin which is a resin material that does not contain a polar group, is used as a forming material for forming the first insulator layer 10 in contact with the semiconductor layer 9. Therefore, the above-described carrier trap hardly occurs, and a high-quality transistor with stable behavior can be obtained.
  • the source electrode 6, the drain electrode 7, and the gate electrode 15 formed by electroless plating are base films 3 and 12 (a gate base film, a source base film, and a drain) that use a silane coupling agent as a forming material. Formed on the base film).
  • each electrode is provided with a concavo-convex shape reflecting the underlying concavo-convex shape. Then, the distance between the electrodes stacked via the insulator layer is not constant, and there is a possibility that the insulation breaks at a position where the distance between the gate electrode and the source electrode or the gate electrode and the drain electrode is close, and a leak current is generated. is there.
  • the concavo-convex shape is also imparted to the channel region AR of the semiconductor layer that overlaps the gate electrode in a planar manner, and the movement distance of carriers in the channel region becomes long, which may degrade performance. .
  • the base films 3 and 12 are formed of a silane coupling agent, and the substrate surface is not roughened or a base film containing a filler component is used, so that the base films 3 and 12 are smooth films. . Therefore, by forming the base films 3 and 12, the uneven shape is not formed, and a defect due to the uneven shape does not occur, so that a high-performance transistor is obtained.
  • the liquid material which diluted the above-mentioned silane coupling agent with the organic solvent as needed is apply
  • the application method include generally known methods such as spin coating, dip coating, spray coating, roll coating, brush coating, printing methods such as flexographic printing and screen printing.
  • 3-aminopropyltriethoxysilane which is a primary amine is used as the silane coupling agent.
  • organic solvent various solvents can be used as long as they can dissolve the silane coupling agent, and among them, a polar solvent can be preferably used.
  • Usable solvents include, for example, alcohols such as methanol, ethanol, 1-propanol and 2-propanol (isopropyl alcohol, IPA), ethers such as propylene glycol monomethyl ether acetate (PGMEA), and aromatics such as toluene.
  • examples include hydrocarbons, nitriles such as acetonitrile, esters such as acetate, and ketones such as acetone, methyl ethyl ketone, and methyl isobutyl ketone.
  • the organic solvent is volatilized and removed by heat treatment to form the base film 3.
  • the base film 3 formed in this way becomes a silane coupling agent layer having a very thin film thickness, so that light scattering hardly occurs and a transparent film is formed. Therefore, for example, when the transistor manufactured by the manufacturing method of the present embodiment is provided on a light-transmitting substrate, the substrate 2 and the base film 3 are combined even if the base film 3 is formed on the entire surface of the substrate 2. In addition, light transmittance can be maintained as a whole, and film formation is easy.
  • a resist material is applied on the base film 3 and prebaked to form a resist layer 4A that is not patterned.
  • a positive photoresist is used as the resist material.
  • the resist layer 4A is irradiated with ultraviolet light L through a mask M1 having an opening M1a at a position corresponding to a region where the metal electrode is to be formed and a light shielding portion M1b in a region where the metal electrode is not to be formed. 4A is exposed.
  • the resist layer 4 provided with the openings 4a is formed by developing the resist layer irradiated with ultraviolet rays with a developing solution that dissolves the resist layer.
  • a catalyst 5 used for electroless plating is deposited on the surface of the base film 3 exposed in the opening 4 a formed in the resist layer 4.
  • the metal which is the catalyst 5 is deposited on the base film 3 by contacting a colloidal solution of a divalent palladium salt.
  • a general resin electroless plating process is represented by washing ⁇ etching ⁇ catalyst application ⁇ electroless plating.
  • “catalyst provision” is a step of attaching a metal such as palladium (Pd), which is a reaction initiator (catalyst) for electroless plating, to the surface of the region to be plated.
  • a metal such as palladium (Pd)
  • Pd palladium
  • Catalyst a reaction initiator
  • a colloidal solution of a divalent palladium salt and a divalent tin (Sn) salt is brought into contact with the substrate to attach palladium, and then immersed in an acid or alkali solution called an accelerator to make the palladium zero-valent. Reducing and activating.
  • the silane coupling agent that is the material for forming the base film is a primary amine or a secondary amine as in the present embodiment
  • the reduction treatment using the accelerator described above is unnecessary. It has been confirmed by the inventors (described later). Therefore, when primary amine or secondary amine is used as the silane coupling agent, the operation of electroless plating is simplified.
  • 3-aminopropyltriethoxysilane, which is a primary amine is used as the material for forming the base film 3, no reduction treatment is required, and the operation is simplified.
  • the silane coupling agent is a tertiary amine or a silicon compound having another “group capable of binding to a metal”
  • the accelerator described above is used.
  • the base film 3 can capture the electroless plating catalyst 5.
  • the electroless plating solution by bringing the electroless plating solution into contact with the catalyst 5, metal ions dissolved in the electroless plating solution are reduced and deposited on the surface of the catalyst 5, and the inside of the opening 4a. Then, the first electrode 61 and the third electrode 71 are formed selectively using nickel-phosphorus as a forming material.
  • the silane coupling agent is a primary amine or a secondary amine
  • the surface of the catalyst 5 is plated by immersing in an electroless plating solution without activation using an accelerator. From this, it can be indirectly confirmed that metal palladium is captured on the surface of the base film 3.
  • the entire surface of the remaining resist layer is exposed to ultraviolet rays, and then the resist layer is removed with a generally known developer. In this way, the first electrode 61 and the third electrode 71 are formed.
  • gold is substituted and deposited on the surfaces of the first electrode 61 and the third electrode 71 by immersing the whole in a substitution gold plating bath. Further, by immersing in a reduced gold plating bath, the second electrode 62 made of gold is formed on the surface of the first electrode 61, and the fourth electrode 72 made of gold is formed on the surface of the third electrode 71. Form. In this way, the source electrode 6 and the drain electrode 7 are formed.
  • a resist material is applied onto the base film 3, the source electrode 6 and the drain electrode 7, and pre-baked to form a resist layer 8A which is not patterned.
  • a positive photoresist is used as the resist material.
  • the resist layer 8A is irradiated with ultraviolet light L through a mask M2 having an opening M2a at a position corresponding to the region where the semiconductor layer is to be formed and a light shielding portion M2b in a region where the semiconductor layer is not to be formed. Expose 8A.
  • the resist layer 8 provided with the openings 8a is formed by developing the resist layer irradiated with ultraviolet rays with a developer that dissolves the resist layer.
  • a part of the source electrode 6, a part of the drain electrode 7, and the base film 3 between the source electrode 6 and the drain electrode 7 are exposed.
  • an organic semiconductor polymer such as toluene or an organic semiconductor polymer such as P3HT, which is soluble in an organic solvent such as TIPS pentacene, is formed on the inside of the opening 8a and the upper surface of the resist layer 8.
  • a solution dissolved in a solvent is applied between the source electrode 6 and the drain electrode 7 so as to cover the opening 8a.
  • the layer 9A of a semiconductor material is formed by heating, evaporating the solvent, and drying.
  • the semiconductor layer 9 is formed by removing the surplus semiconductor material on the resist layer 8 together with the removal of the resist layer 8.
  • the semiconductor layer 9 is formed by a wet method, but a method such as a sublimation method or a transfer method can also be used.
  • a solution 10S obtained by dissolving a fluorine-containing resin monomer or oligomer in a fluorine-containing solvent is applied onto the semiconductor layer 9 to form the monomer or oligomer coating 10A.
  • the solution 10 ⁇ / b> S may be applied in such an amount that the formed coating film 10 ⁇ / b> A can sufficiently cover the upper surface and the side surface of the semiconductor layer 9.
  • fluorine-containing resin monomer is perfluoro (butenyl vinyl ether).
  • fluorine-containing solvent include perfluorosolvents such as decafluoromethoxytrifluoromethylpentane and perfluorotributylamine.
  • the fluorine-containing solvent used as the solvent of the solution 10S is difficult to dissolve the organic semiconductor material that is a material for forming the semiconductor layer 9, the semiconductor layer 9 does not dissolve when the solution 10S is applied, and the semiconductor layer 9 is deteriorated. Can be suppressed.
  • the monomers and oligomers contained in the coating film 10A are polymerized, and a first insulator having a fluorine-containing resin as a forming material.
  • Layer 10 is formed.
  • the first insulator layer 10 covers not only the upper surface of the semiconductor layer 9 but also the side surfaces, so that the first insulator layer 10 functions as a protective film for the semiconductor layer 9. Further, poisoning and deterioration of the semiconductor layer 9 in the subsequent process can be suppressed.
  • the surface of the first insulator layer 10 is subjected to atmospheric pressure oxygen plasma or ultraviolet-ozone cleaning. This cleans the surface of the first insulator layer 10 and forms a hydroxyl group on the surface of the first insulator layer 10 to improve the polarity of the surface of the first insulator layer 10.
  • an ultraviolet curable material that is a material for forming the second insulator layer 11 is formed on the entire upper surface of the substrate 2 so as to cover the first insulator layer 10, the source electrode 6 and the drain electrode 7.
  • a solution containing an epoxy resin monomer is applied to form a coating film 11A.
  • ultraviolet rays L are applied to the coating film 11A through a mask M3 having an opening M3a at a position corresponding to a region where the second insulator layer is formed and a light shielding portion M3b in a region where the second insulator layer is not formed. Irradiate to expose the coating film 11A. At this time, heat treatment may be added to promote the curing reaction by ultraviolet irradiation.
  • the second insulator layer 11 is formed by developing with a developer that dissolves the monomer of the ultraviolet curable epoxy resin.
  • the total film thickness of the first insulator layer 10 and the second insulator layer 11 can be changed as appropriate by controlling the concentration of the solution containing the material for forming each layer and the application conditions.
  • the first insulator layer 10 and the second insulator layer 11 are formed. Thick coating is performed so that the total film thickness of the insulator layer 10 and the second insulator layer 11 is about several hundred nm.
  • a liquid material 12S obtained by diluting the above-described silane coupling agent with an organic solvent as necessary is applied to the entire upper surface of the second insulator layer 11 to form a coating film 12A.
  • the silane coupling agent and the organic solvent those similar to those exemplified in the formation of the base film 3 described above can be used.
  • the surface to which the liquid material is applied is not the first insulator layer 10 made of a fluorine-containing resin, but the second insulator layer 11 made of an ultraviolet curable epoxy resin. Since the forming material of the second insulator layer 11 has higher lyophilicity with respect to the liquid material than the forming material of the first insulator layer 10, the liquid material is directly applied onto the first insulator layer 10. Compared with the case, the applied liquid material spreads suitably, and the coating film 12A can be formed satisfactorily.
  • the forming material of the second insulator layer 11 being “higher lyophilicity with respect to the liquid material than the forming material of the first insulator layer 10” means that, for example, the liquid material is used. This can be determined by measuring the contact angle. Specifically, a test piece whose surface is the same forming material as the first insulator layer 10 and a test piece whose surface is the same forming material as the second insulator layer 11 are prepared. The relative lyophilicity can be determined by comparing the magnitude relationship between the contact angles of the liquid materials. When the contact angle is small, the lyophilic property is high, and when the contact angle is large, the lyophilic property is low.
  • the base film 12 is formed by heat-treating the coating film 12A to volatilize and remove the organic solvent.
  • a resist material is applied to cover the base film 3, the source electrode 6, the drain electrode 7, the second insulator layer 11 and the base film 12, and the resist material is pre-baked.
  • a resist layer 13A not patterned is formed.
  • a positive photoresist is used as the resist material.
  • the resist layer 13A is irradiated with ultraviolet light L through a mask M4 having an opening M4a at a position corresponding to a region where the gate electrode is formed and a light shielding portion M4b in a region where the gate electrode is not formed. 13A is exposed.
  • the resist layer 13 provided with the openings 13a is formed by developing the resist layer irradiated with ultraviolet rays with a developer that dissolves the resist layer.
  • a catalyst used for electroless plating on the surface of the base film 12 by bringing a colloidal solution of a divalent palladium salt into contact with the base film 12 exposed in the opening 13 a. 14 is deposited. Thereafter, by bringing the electroless plating solution into contact with the catalyst 14, metal ions dissolved in the electroless plating solution are reduced and deposited on the surface of the catalyst 14, and nickel-phosphorous is selectively formed in the opening 13 a.
  • the gate electrode 15 is formed.
  • the resist layer is removed with a generally known developer. In this way, the transistor 1 of this embodiment can be manufactured.
  • the base film 12 when the base film 12 is formed by applying a liquid material containing a silane coupling agent, the surface of the first insulator layer 10 using a fluorine-containing resin as a forming material.
  • the second insulator layer 11 having higher lyophilicity than the first insulator layer 10 with respect to the liquid material is formed in advance. Therefore, the liquid material is suitably spread on the second insulator layer 11, and the base film 12 can be formed satisfactorily and a wiring structure can be formed.
  • the base films 3 and 12 are made of a silane coupling agent as a forming material and are smooth films. Therefore, there is no problem due to the uneven shape of the base film, and a high-performance transistor can be easily manufactured.
  • a silane coupling agent is used as a material for forming the base films 3 and 12, but the present invention is not limited to this.
  • the base films 3 and 12 may include a resin film and a filler dispersed in the resin film. In such a base film, fine powder silica or alumina particles can be used as a filler.
  • a fine uneven shape due to the filler is formed on the surface of the base film.
  • the metal catalyst for electroless plating deposits and adheres to the uneven portion.
  • a resin material having light transmittance is selected as a material for forming the resin film.
  • the filler particles having an average particle diameter of 100 nm or less are preferably used. If the average particle size is 100 nm or less, a shape such as a granular shape, a rod shape, or a feather shape can be adopted.
  • the “average particle diameter” is obtained by employing a volume average particle diameter, an area average particle diameter, a cumulative median diameter (Median diameter), etc., using a known method such as a dynamic light scattering method as a measurement principle. This is a possible value.
  • the filler has an irregular shape such as a rod shape or a feather shape
  • the maximum diameter (size in the longitudinal direction) in one particle is the above average particle size, and one particle has a short direction.
  • size shows a value smaller than the above-mentioned average particle diameter.
  • the source electrode 6 and the drain electrode 7 are formed by electroless plating.
  • the present invention is not limited to this.
  • a metal wiring formed by etching a metal film such as aluminum formed on the surface of the substrate 2 or a conductive material is applied to the shape of the electrode by a printing technique.
  • the formed electrode may be used.
  • the second insulator layer 11 is formed using an ultraviolet curable epoxy resin, but the present invention is not limited to this.
  • a thermosetting resin is used as a material for forming the second insulator layer 11, and the second insulator layer 11 is formed by patterning a monomer or an oligomer of the thermosetting resin using a printing method. It is good as well.
  • the second insulator layer 11 any material having an insulating property and capable of being applied can be used.
  • a non-metallic material can be used as the substrate.
  • a PET substrate that is a non-metallic material, prepare a plurality of plating members with a base film formed on the substrate, and manufacture the transistors using the above manufacturing method in the transport process while transporting the plurality of plating members Thus, a high-performance transistor can be formed on the PET substrate.
  • the transistor can be formed on a PET film in a so-called roll-to-roll process in which the manufactured transistor is rolled up.
  • Example 1 (Production of source and drain electrodes)
  • 3-aminopropyltriethoxysilane (KBE903, manufactured by Shin-Etsu Silicone Co., Ltd.), which is an amine silane coupling agent, is methyl isobutyl ketone (hereinafter referred to as MIBK) so as to be 0.2% by mass.
  • MIBK methyl isobutyl ketone
  • the surface of a PET substrate (model number: A-4100 (no coat), manufactured by Toyobo Co., Ltd.) was washed with atmospheric pressure oxygen plasma, and then the liquid was applied on the PET substrate by dip coating.
  • the lifting speed of the dip coat was 1 mm / second. Then, it heated at 105 degreeC for 15 minutes, and formed the base film.
  • hexamethyldisilazane 12058-1A, manufactured by Kanto Chemical Co., Inc. was applied to the PET substrate on which the base film was formed by dip coating (pickup speed: 1 mm / second). Then, it heated at 105 degreeC for 10 minute (s), and formed the protective layer.
  • a resist material (SUMIRESIST PFI-34A6, manufactured by Sumitomo Chemical Co., Ltd.) is dip coated (pickup speed: 1 mm / second) on the PET substrate on which the protective layer of the substrate is formed, and heated at 105 ° C. for 5 minutes ( A resist layer was formed by pre-baking.
  • UV light having an intensity of 29 mW / cm 2 is exposed through a photomask for 2 seconds, heated at 105 ° C. for 15 minutes (post-baked), and then immersed in a 2.38% TMAH solution for 2 minutes.
  • the mask pattern was developed on the layer to form openings.
  • the above-mentioned conditions were adopted as the resist material coating conditions, exposure conditions, and development conditions.
  • the substrate on which the resist layer opening was formed was subjected to ultrasonic water washing at room temperature for 30 seconds, and then the catalyst colloid solution for electroless plating (Melplate activator 7331, manufactured by Meltex Co., Ltd.) And dipped for 60 seconds to attach the catalyst to the underlying film exposed at the opening of the resist layer.
  • the catalyst colloid solution for electroless plating (Melplate activator 7331, manufactured by Meltex Co., Ltd.) And dipped for 60 seconds to attach the catalyst to the underlying film exposed at the opening of the resist layer.
  • the surface was washed with water and dried.
  • the entire surface including the remaining resist layer was exposed to ultraviolet light having an intensity of 29 mW / cm 2 for 1 minute, and then immersed in ethanol for 1 minute to remove the resist layer.
  • the surface is washed with water, immersed in a displacement gold plating bath for 1 minute, and further immersed in a reduction plating bath for 3 minutes to perform electroless gold plating, and the surface of the nickel-phosphorous electrode is coated with gold and the source An electrode and a drain electrode were prepared.
  • FIG. 11 is a photograph of the source electrode and the drain electrode.
  • FIG. 11A is an overall photograph of the substrate on which the source electrode and the drain electrode are formed
  • FIG. 11B is an enlarged photograph of the source electrode and the drain electrode with an optical microscope.
  • a resist material was formed under the above conditions, and exposed and developed to form a resist layer having an opening so that the channel region between the source electrode and the drain electrode was exposed.
  • a 2 mass% toluene solution of TIPS pentacene manufactured by Sigma Aldrich
  • was dip-coated pickup speed: 1 mm / second
  • the TIPS pentacene / toluene solution used was also adjusted under a nitrogen atmosphere.
  • the entire surface of the substrate was exposed to ultraviolet light having an intensity of 29 mW / cm 2 for 1 minute, and then immersed in a 50 g / L NaOH aqueous solution to remove the resist layer.
  • the organic semiconductor layer in contact with the surfaces of the source electrode and the drain electrode was formed by patterning by washing the surface with water and drying.
  • FIG. 12 is an enlarged photograph of a source electrode and a drain electrode having an organic semiconductor layer formed on the surface.
  • 12A is an overall photograph
  • FIG. 12B is an enlarged photograph by an optical microscope, and is a photograph corresponding to FIG.
  • the surface of the first insulator layer was treated for 10 seconds using atmospheric pressure oxygen plasma to modify the surface of the first insulator layer.
  • ultraviolet light having an intensity of 29 mW / cm 2 was irradiated to the entire surface of the substrate for 5 seconds through a mask having an opening in a region including the first insulator layer in plan view.
  • heat treatment post-bake was performed at 105 ° C. for 30 minutes, followed by immersion in a PEGMEA developer to form an ultraviolet curable resin by patterning. After patterning film formation, heat treatment was performed at 105 ° C. for 20 minutes to form a second insulator layer.
  • the thickness of the second insulator layer was 1 ⁇ m.
  • FIG. 13 is a photograph of the first insulator layer and the second insulator layer.
  • FIG. 13A is an overall photograph
  • FIG. 13B is an enlarged photograph by an optical microscope, and is a photograph corresponding to FIG.
  • a strip-shaped second insulator layer is provided in common for a plurality of source and drain electrodes arranged in one direction on the substrate.
  • FIG. 14 is a photograph of the gate electrode. 14A is an overall photograph, FIG. 14B is an enlarged photograph by an optical microscope, and is a photograph corresponding to FIG.
  • the gate electrode was satisfactorily formed on the surface of the second insulator layer. Moreover, about the 2nd insulator layer, the damage in the electroless-plating process was not confirmed. As described above, the transistor 1 of this example was manufactured.
  • FIG. 15 is a graph showing transistor characteristics of the transistor 1 of Example 1.
  • the gate voltage (V G ) which is a negative value, is expressed as a positive value by multiplying by ⁇ 1 for easy viewing.
  • the positive value (value corresponding to the gate voltage) used in the notation is indicated as “ ⁇ V G ”.
  • V DS source-drain voltage
  • ⁇ V DS current value detected at the drain electrode to be measured
  • FIG. 15A is a graph showing the transfer characteristics of the transistor 1.
  • the horizontal axis indicates the voltage applied to the gate electrode
  • the vertical axis indicates the current value detected by the drain electrode.
  • the transistor 1 of this example showed no difference in drain current between the forward sweep and the reverse sweep, and no hysteresis was observed.
  • the horizontal axis indicates the voltage applied between the source and the drain
  • the vertical axis indicates the current value detected by the drain electrode.
  • the multiple results shown correspond to the gate voltage applied to the gate electrode.
  • a gate voltage of ⁇ 10 V to ⁇ 40 V was applied to the gate electrode of the obtained transistor 1, and a voltage of 0 V to ⁇ 40 V was applied between the source and drain to pass a current.
  • holes were induced in the channel region (between the source and drain) of the semiconductor layer, and the manufactured transistor 1 operated as a p-type transistor.
  • the transistor 1 showed characteristics of mobility: 6 ⁇ 10 ⁇ 3 cm 2 / Vs, On / Off ratio: 1.1 ⁇ 10 5 .
  • FIG. 16 is a cross-sectional view showing the transistor 1X formed in Comparative Example 1, and corresponds to FIG. In FIG. 16, the same reference numerals are given to the same components as those of the transistor 1 illustrated in FIG. 1.
  • a transistor 1X shown in FIG. 16 includes a substrate 2, a base film 3, a catalyst 5 for electroless plating, a source electrode 6, a drain electrode 7, an organic semiconductor layer (semiconductor layer) 9, and a second insulator.
  • the layer 11, the base film 12, the electroless plating catalyst 14, and the gate electrode 15 are included.
  • a base film 3 is formed on the surface of the substrate 2, and a catalyst 14 and a gate electrode 15 stacked on the catalyst 14 are provided on a part of the base film 3.
  • the gate electrode 15 is covered with the second insulator layer 11.
  • a base film 12 is formed on the entire top surface of the second insulator layer 11, and a part of the base film 12 includes a catalyst 5 at two locations and a source electrode 6 and a drain electrode 7 that are stacked on the catalyst 5, respectively. Is provided.
  • a semiconductor layer 9 is provided so as to overlap the source electrode 6 and the drain electrode 7.
  • the gate electrode was fabricated in the same procedure as that in Example 1.
  • photosensitive PVP resin solution the following cyclohexanone solutions (a) to (e) were used.
  • A PVP (manufactured by Sigma-Aldrich)
  • B Tetraphenylol ethane glycidyl ether (manufactured by Sigma-Aldrich)
  • C Tris (4-hydroxyphenyl) methane triglycidyl ether (manufactured by Sigma-Aldrich)
  • D Bisphenol A epoxy (RE-310s; manufactured by Nippon Kayaku Co., Ltd.)
  • E Photocationic polymerization initiator (triarylsulfonium hexafluoroantimonate mixture, 50% in propylene carbonate (manufactured by Sigma-Aldrich))
  • the photosensitive PVP resin solution After applying the photosensitive PVP resin solution, it was pre-baked at 105 ° C. for 10 minutes, and irradiated with ultraviolet rays for 30 seconds through a mask having an opening on the film forming portion. In order to accelerate curing, the substrate was heated (post-baked) at 105 ° C. for 60 minutes and then immersed in an acetone developer to form an insulating resin patterning film. After patterning film formation, heat treatment was performed at 105 ° C. for 20 minutes as main curing to form a second insulator layer. The thickness of the formed insulator layer was 1 ⁇ m.
  • FIG. 17 is a photograph of the manufactured transistor 1X.
  • FIG. 17A is an overall photograph
  • FIG. 17B is an enlarged photograph by an optical microscope, and is a photograph corresponding to FIG.
  • each electrode was well formed and a TIPS pentacene crystal was formed between the source electrode and the drain electrode.
  • FIG. 18 is a graph showing the transistor characteristics of the transistor 1X of Comparative Example 1.
  • FIG. 18A is a graph showing the transfer characteristic of the transistor 1X
  • FIG. 18B is a graph showing the output characteristic of the transistor 1X, corresponding to FIG.
  • the vertical axis and the horizontal axis are the same as those in FIG.
  • the manufactured transistor 1X operated as a p-type transistor.
  • the transistor 1X exhibited characteristics of mobility: 1 ⁇ 10 ⁇ 3 cm 2 / Vs, On / Off ratio: 1.4 ⁇ 10 6 .
  • the transistor according to the embodiment of the present invention does not observe hysteresis in the transfer characteristics and can be driven stably. From the above results, the usefulness of the present invention was confirmed.

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Abstract

　トランジスタの製造方法は、ソース電極（６）、ドレイン電極（７）、半導体層（９）を有する基板（２）上において、半導体層（９）を覆って、フッ素含有樹脂を形成材料とする第１絶縁体層（１０）を形成する工程と、第１絶縁体層（１０）を覆って第２絶縁体層（１１）を形成する工程と、第２絶縁体層（１１）の表面の少なくとも一部に、下地膜（１２）を形成する工程と、下地膜（１２）の表面に無電解めっき用触媒である金属を析出させた後に、無電解めっきにより下地膜の表面にゲート電極を形成する工程と、を有し、下地膜（１２）を形成する工程は、下地膜（１２）の形成材料である液状物（１２Ｓ）を第２絶縁体層（１１）の表面に塗布して行い、第２絶縁体層（１１）は、第１絶縁体層（１０）よりも液状物（１２Ｓ）に対し高い親液性を有する。

Description

トランジスタの製造方法およびトランジスタ
　本発明は、トランジスタの製造方法およびトランジスタに関する。
　本願は、２０１３年１１月２１日に出願された日本国特許出願２０１３－２４０５６０号に基づき優先権を主張し、その内容をここに援用する。
　従来、トランジスタの製造方法として、安価で大型化に向いている溶液プロセスの適用が検討されている。溶液プロセスを採用すると、従来よりも低温でトランジスタを製造することが可能となる。また、有機半導体材料を用いた有機半導体層を、樹脂材料を用いたフレキシブル基板上に形成することで、可撓性を有する有機トランジスタを製造することも可能となる。
　このようなトランジスタの製造方法においては、材料表面の接触作用による還元を利用しためっき法である化学めっき（無電解めっき）を用いることができる。無電解めっきでは電気エネルギーを用いないため、不導体である樹脂材料やガラスなどに対してもめっきを施すことが可能である。しかし、樹脂材料やガラスなどの難めっき材料は、形成されるめっき皮膜との間の密着力が弱く、めっき皮膜の内部応力によって簡単にめっきが剥がれ、膨れなどの剥離を生じてしまう。
　そこで、基板の表面にクロム酸溶液などを用いてエッチング処理を施し、表面を化学的に粗化することが行われている。これにより、形成されるめっき皮膜が、粗化された樹脂材料の凹凸に食い込むようにして形成されるため、密着力を得ることができる（アンカー効果）。
　その他にも、基板表面上に微粉末シリカなどのフィラー成分と樹脂組成成分からなる下地膜を設け、その下地膜上に無電解めっきを行う方法（例えば、特許文献１参照）が開示されている。
特開２００８－２０８３８９号公報
　ところで、トランジスタは、伝達特性においてヒステリシスを生じることがある。ヒステリシスの主な原因として、半導体と絶縁膜との界面において絶縁膜が電子の流れを妨げる「キャリアトラップ」が挙げられる。トランジスタの設計においては、ヒステリシスが生じないように構造や材料を選択するが、溶液プロセスによりトランジスタを製造する場合、形成材料やトランジスタ構造の選択の自由度が小さく、ヒステリシスが生じにくいトランジスタを製造することが困難であった。
　本発明の態様は、伝達特性においてヒステリシスが生じにくく、動作挙動が安定したトランジスタを製造することが可能なトランジスタの製造方法を提供することを目的とする。また、動作挙動が安定したトランジスタを提供することをあわせて目的とする。
　本発明の一態様は、ソース電極、ドレイン電極および前記ソース電極と前記ドレイン電極との表面に接する有機半導体層が形成された基板上において、前記有機半導体層を覆って、フッ素含有樹脂を形成材料とする第１絶縁体層を形成する工程と、前記第１絶縁体層を覆って第２絶縁体層を形成する工程と、前記第２絶縁体層の表面の少なくとも一部に、めっき下地膜を形成する工程と、前記めっき下地膜の表面に無電解めっき用触媒である金属を析出させた後に、無電解めっきにより前記めっき下地膜の表面にゲート電極を形成する工程と、を有し、前記めっき下地膜を形成する工程は、前記めっき下地膜の形成材料である液状物を前記第２絶縁体層の表面に塗布して行い、前記第２絶縁体層は、前記第１絶縁体層よりも前記液状物に対し高い親液性を有するトランジスタの製造方法である。
　また、本発明の一態様は、ソース電極およびドレイン電極が形成された基板と、前記ソース電極および前記ドレイン電極の表面に接する半導体層と、前記半導体層を覆って設けられた第１絶縁体層と、前記第１絶縁体層を覆って設けられた第２絶縁体層と、前記第２絶縁体層の表面の少なくとも一部に設けられためっき下地膜と、前記めっき下地膜の表面に設けられたゲート電極と、を有し、前記第１絶縁体層は、フッ素含有樹脂を形成材料とし、前記第２絶縁体層は、前記第１絶縁体層よりも有機溶媒に対し高い親液性を有するトランジスタである。
　本発明の態様によれば、伝達特性においてヒステリシスが生じにくく、動作挙動が安定したトランジスタを製造することが可能なトランジスタの製造方法を提供することができる。また、動作挙動が安定したトランジスタを提供することができる。
本実施形態のトランジスタの概略断面図である。 本実施形態のトランジスタの製造方法を示す工程図である。 本実施形態のトランジスタの製造方法を示す工程図である。 本実施形態のトランジスタの製造方法を示す工程図である。 本実施形態のトランジスタの製造方法を示す工程図である。 本実施形態のトランジスタの製造方法を示す工程図である。 本実施形態のトランジスタの製造方法を示す工程図である。 本実施形態のトランジスタの製造方法を示す工程図である。 本実施形態のトランジスタの製造方法を示す工程図である。 本実施形態のトランジスタの製造方法を示す工程図である。 実施例の結果を示す写真である。 実施例の結果を示す写真である。 実施例の結果を示す写真である。 実施例の結果を示す写真である。 実施例の結果を示すグラフである。 比較例で形成したトランジスタの概略断面図である。 比較例の結果を示す写真である。 比較例の結果を示すグラフである。
　以下、図１～図１０を参照しながら、本実施形態に係るトランジスタの製造方法および本実施形態に係るトランジスタについて説明する。なお、以下の全ての図面においては、図面を見やすくするため、各構成要素の寸法や比率などは適宜異ならせてある。
　図１は、本実施形態のトランジスタの製造方法で製造するトランジスタ、および本実施形態のトランジスタを示す説明図である。
　図１（ａ）はトランジスタ１の概略断面図である。本実施形態のトランジスタ１は、いわゆるトップゲート・ボトムコンタクト型のトランジスタである。以下の説明では、半導体層の形成材料として有機半導体を用いた有機トランジスタについて説明するが、本発明は、半導体層の形成材料として無機半導体を用いた無機トランジスタについても適用可能である。
　トランジスタ１は、基板２と、下地膜（めっき下地膜）３と、無電解めっき用の触媒５と、ソース電極６と、ドレイン電極７と、有機半導体層（半導体層）９と、第１絶縁体層１０と、第２絶縁体層１１と、下地膜（めっき下地膜）１２と、無電解めっき用の触媒１４と、ゲート電極１５と、を有している。
　基板２は、光透過性を有するもの及び光透過性を有しないもののいずれも用いることができる。例えば、ガラス、石英ガラス、窒化ケイ素などの無機物や、アクリル樹脂、ポリカーボネート樹脂、ＰＥＴ（ポリエチレンテレフタレート）やＰＢＴ（ポリブチレンテレフタレート）などのポリエステル樹脂などの有機高分子（樹脂）などを用いることができる。
　下地膜３は、基板２の一主面の全面を覆って形成されている。下地膜３は、ソース下地膜およびドレイン下地膜であり、ソース下地膜およびドレイン下地膜が連続する膜として形成されている。また、下地膜３の表面の一部には、触媒（無電解めっき用触媒）５が選択的に設けられている。触媒５は、無電解めっき用のめっき液に含まれる金属イオンを還元する触媒であり、銀や金属パラジウム等の金属が挙げられる。中でも金属パラジウムが好適に用いられる。
　下地膜３は、上述の触媒５である金属と結合を形成可能な膜であり、その金属と結合可能な基を有するシランカップリング剤を形成材料としている。下地膜３は、このようなシランカップリング剤を含む液状物を、基板２の一主面に塗布して形成される。
　下地膜３の形成材料である「シランカップリング剤」は、触媒５である金属と結合可能な基と、基板２に結合可能な基と、がケイ素原子に結合している化合物である。上述の基板２の材料は、無電解めっきの結果として形成される金属製のめっき皮膜と金属結合を形成しないが、このような下地膜３を形成することで、下地膜３を介して基板２の表面に金属製のめっき被膜を形成することができる。
　ここで、「金属と結合可能な基」とは、触媒５である金属またはその金属のイオンと、例えばイオン結合や配位結合を形成可能な基を指す。このような基としては、例えば窒素原子や硫黄原子を有する基が挙げられる。窒素原子を有する基としては、アミノ基、ウレア基、窒素原子を含む複素環化合物に結合する水素原子を１つ以上取り去って得られる基、などを例示することができる。また、硫黄原子を有する基としては、チオール基（またはメルカプト基）、チオカルボニル基、チオウレア基、硫黄原子を含む複素環化合物に結合する水素原子を１つ以上取り去って得られる基、などを例示することができる。窒素原子や硫黄原子を含む複素環化合物としては、ピロール、イミダゾール、ピリジン、ピリミジン、チオフェンのような単環式の複素環芳香族化合物や、インドール、ベンゾチオフェンのような多環式の複素環芳香族化合物や、これらの芳香族化合物が有する芳香環における２以上の炭素原子が水素化され芳香属性を有さない複素環化合物が挙げられる。
　また、「基板２に結合可能な基」としては、ヒドロキシ基や、炭素数１から６のアルコキシ基が挙げられる。
　このような下地膜３の形成材料として用いることが可能な化合物として、具体的には、Ｎ－シクロヘキシルアミノプロピルトリメトキシシラン、ビス（３－（トリメトキシシリル）プロピル）エチレンジアミン、１－（３－（トリメトキシシリルプロピル））ウレア、ビス（３－（トリメトキシシリルプロピル））ウレア、２，２－ジメトキシ－１，６－ジアザ－２－シラシクロオクタン、Ｎ－（３－（トリメトキシシリルプロピル））－４，５－ジヒドロイミダゾール、ビス（３－（トリメトキシシリル）プロピル）チオウレア、３－トリメトキシシリルプロパンチオール、トリメトキシシリルプロピル基で修飾されたポリエチレンイミンなどを例示することができる。
　中でも、シランカップリング剤としては、アミノ基を有するものが好ましく、－ＮＨ２で表される基を有する１級アミン、または－ＮＨ－で表される基を有する２級アミンであるとより好ましい。以下の説明においては、下地膜３は、１級アミンであるシランカップリング剤を用いて形成されているものとして説明する。
　なお、図では、下地膜３が基板２の上面全面に形成されているものとしているが、触媒５が設けられる位置にのみ選択的に下地膜３を形成することとしても構わない。その場合、基板２の上面に、下地膜３の形成材料であるシランカップリング剤を通常知られた方法を用いて選択的に塗布することで、選択的に下地膜３を形成することができる。また、基板２の上面において、まず、下地膜３を形成する領域よりも広い領域にシランカップリング剤を塗布し、次いで、下地膜３を形成する領域からはみ出た部分に形成された膜に紫外線を照射することでシランカップリング剤を分解して除去し、選択的に下地膜３を形成することとしても構わない。
　ソース電極６およびドレイン電極７は、触媒５の表面に形成された金属電極である。ソース電極６およびドレイン電極７は、チャネル長に対応する間隔で互いに離れて形成されている。ソース電極６は、第１電極６１と、第１電極６１の表面を覆う第２電極６２とを有している。同様に、ドレイン電極７は、第３電極７１と、第３電極７１の表面を覆う第４電極７２とを有している。
　第１電極６１及び第３電極７１は、無電解めっきにより触媒５の表面に析出した金属で形成されている。第１電極６１及び第３電極７１の材料としては、ニッケル－リン（ＮｉＰ）や、銅（Ｃｕ）が挙げられる。第１電極６１及び第３電極７１は、それぞれ同じ材料で形成されてよいし、異なる材料で形成されてもよい。本実施形態においては、第１電極６１及び第３電極７１の形成材料として、ニッケル－リン（仕事関数：５．５ｅＶ）を用いることとして説明する。
　第２電極６２は、第１電極６１の触媒５に接しない表面全面を覆って形成された金属めっき層である。すなわち、第２電極６２は、第１電極６１の上面、および第１電極６１の互いに対向する側面（対向する面）を覆って設けられている。第４電極７２は、第３電極７１の触媒５に接しない表面全面を覆って形成された金属めっき層である。すなわち、第４電極７２は、第３電極７１の上面、および第３電極７１の互いに対向する側面（対向する面）を覆って設けられている。第２電極６２が第１電極６１を覆うことによって第１電極６１の経時的な腐食を抑制し、且つ第４電極７２が第３電極７１を覆うことによって第３電極７１の経時的な腐食を抑制し、トランジスタ１の性能を安定して維持することができる。
　第２電極６２及び第４電極７２の形成材料としては、後述する半導体層９の形成材料のＨＯＭＯ／ＬＵＭＯ準位との関係で、電子移動（または正孔移動）が容易な仕事関数を持つ金属材料を用いる。第２電極６２及び第４電極７２は、それぞれ同じ材料で形成されてよいし、異なる材料で形成されてもよい。本実施形態においては、第２電極６２及び第４電極７２の形成材料として、金（仕事関数：５．４ｅＶ）を用いることとして説明する。
　半導体層９は、ソース電極６およびドレイン電極７の間において下地膜３の表面に設けられ、ソース電極６とドレイン電極７とに接して形成されている。詳しくは、半導体層９は、ソース電極６およびドレイン電極７の互いに対向する側面に接して設けられている。
　また、半導体層９は、ソース電極６およびドレイン電極７の上面の一部を覆って設けられている。半導体層９は、第２電極６２及び第４電極７２と接している。
　半導体層９の形成材料としては、通常知られた有機半導体材料を用いることができる。
　例えば、銅フタロシアニン（ＣｕＰｃ）、ペンタセン、ルブレン、テトラセン、Ｐ３ＨＴ（poly(3-hexylthiophene-2,5-diyl)）のようなｐ型半導体や、Ｃ６０のようなフラーレン類、ＰＴＣＤＩ－Ｃ８Ｈ（N,N'-dioctyl-3,4,9,10-perylene tetracarboxylic diimide）のようなペリレン誘導体などのｎ型半導体を用いることができる。中でも、ＴＩＰＳペンタセン（6,13-Bis(triisopropylsilylethynyl)pentacene）のような可溶性ペンタセンや、Ｐ３ＨＴ（poly(3-hexylthiophene-2,5-diyl)）などの有機半導体ポリマーは、トルエンのような有機溶媒に可溶であり、湿式工程で半導体層９を形成可能であるため好ましい。本実施形態においては、半導体層９の形成材料として、ｐ型半導体であるＴＩＰＳペンタセン（ＨＯＭＯ準位：５．２ｅＶ）を用いることとして説明する。
　また、半導体層９の形成材料としては、有機半導体材料に限らず、通常知られた無機半導体材料を用いることも可能である。
　上述したように、第１電極６１及び第３電極７１の形成材料であるニッケル－リンは、仕事関数が５．５ｅＶであり、第２電極６２及び第４電極７２の形成材料である金は、仕事関数が５．４ｅＶであり、半導体層９の形成材料であるＴＩＰＳペンタセンは、ＨＯＭＯ準位が５．２ｅＶである。すなわち、ソース電極６およびドレイン電極７の表面は、第１電極６１及び第３電極７１よりも半導体層９の形成材料との間で電子移動が容易な（半導体層９のＨＯＭＯとのエネルギー準位差が小さい）仕事関数を持つ金属材料を用いて第２電極６２及び第４電極７２が形成されている。そのため、半導体層９とソース電極６およびドレイン電極７との間でショットキー抵抗が低減され、駆動時に良好に電子移動させることができる。
　第１絶縁体層１０は、半導体層９の表面を覆って設けられている。詳しくは、第１絶縁体層１０は、半導体層９の上面および側面を覆い、ソース電極６およびドレイン電極７に接して設けられている。半導体層９は、第１絶縁体層１０、ソース電極６、ドレイン電極７および下地膜３に周囲全面を覆われている。
　第１絶縁体層１０は、絶縁性を有し、ソース電極６およびドレイン電極７と、ゲート電極１５とを電気的に絶縁することが可能であり、且つ極性基を含まない樹脂材料を形成材料とする。第１絶縁体層１０の形成材料は、フッ素含有樹脂にできる。また、用いるフッ素含有樹脂は、非晶質であると、可視光領域の光に対して高い光透過性を有するため好ましい。このようなフッ素含有樹脂としては、パーフルオロ（ブテニルビニルエーテル）の環化重合体を例示することができる。第１絶縁体層１０の形成材料としては、例えば、ＣＹＴＯＰ（旭硝子社製）やＥＧＣ（３Ｍ社製）などを用いることができる。以下の説明においては、第１絶縁体層１０は、光透過性を有するフッ素含有樹脂を用いて形成されているものとして説明する。
　第２絶縁体層１１は、第１絶縁体層１０の表面を覆って設けられている。詳しくは、第２絶縁体層１１は、第１絶縁体層１０の上面および側面を覆い、ソース電極６およびドレイン電極７に接して設けられている。
　第２絶縁体層１１は、絶縁性を有し、ソース電極６およびドレイン電極７と、ゲート電極１５とを電気的に絶縁することが可能である硬化性の樹脂材料を形成材料としている。
　中でも、製造や微細な加工が容易であることから、光硬化型樹脂材料を形成材料とすることができる。例えば、第２絶縁体層１１の形成材料として、紫外線硬化型のアクリル樹脂、エポキシ樹脂、エン・チオール樹脂、シリコーン樹脂などを挙げることができる。以下の説明においては、第２絶縁体層１１は、紫外線硬化型のエポキシ樹脂を用いて形成されているものとして説明する。
　第１絶縁体層１０と第２絶縁体層１１との合計の膜厚は、ソース電極６およびドレイン電極７と、ゲート電極１５との短絡を抑制することが可能な値を設定する。例えば、第１絶縁体層１０と第２絶縁体層１１との合計の膜厚が数百ｎｍ程度となると、リーク電流を抑制することができる。
　下地膜１２は、第２絶縁体層１１の上面全面に形成されている。下地膜１２は、ゲート電極１５を形成するために用いられる。下地膜１２の表面の一部には、触媒（無電解めっき用触媒）１４が選択的に設けられている。触媒１４の形成材料としては、上述の触媒５と同様のものを用いることができる。
　下地膜１２の形成材料としては、上述の下地膜３と同様のものを用いることができるが、下地膜３と下地膜１２との形成材料を異ならせてもよい。以下の説明においては、下地膜１２は、下地膜３と同じ１級アミンであるシランカップリング剤を用いて形成されているものとして説明する。
　なお、図では、下地膜１２が第２絶縁体層１１の上面全面に形成されているものとしているが、触媒１４が設けられる位置にのみ選択的に下地膜１２を形成することとしても構わない。
　ゲート電極１５は、下地膜１２上の触媒１４の表面に形成された金属電極である。ゲート電極１５は、後述するように無電解めっきにより触媒１４の表面に析出した金属で形成されている。ゲート電極１５の材料としては、ニッケル－リン（ＮｉＰ）や、銅（Ｃｕ）が挙げられる。
　本実施形態のトランジスタ１は、以上のような構成を有している。
　図１（ｂ）は、トランジスタ１の効果を説明する部分拡大図である。
　本実施形態のトランジスタ１においては、半導体層９のチャネル領域ＡＲが第１絶縁体層１０側に形成される。ここで、第１絶縁体層１０の形成材料として、カルボニル基やアミノ基水酸基のような極性基を含む樹脂材料を用いた場合、これらの極性基がチャネル領域ＡＲを矢印Ａで示すように流れる電子を引き寄せ、電子の流れを妨げる「キャリアトラップ」と呼ばれる現象が起きやすい。キャリアトラップが生じると、トランジスタの挙動が安定せず、例えば素子特性にヒステリシスを生じるというような不具合を生じやすい。
　対して、本実施形態のトランジスタ１では、半導体層９と接する第１絶縁体層１０の形成材料として、極性基を含まない樹脂材料であるフッ素含有樹脂を形成材料としている。
　そのため、上述のキャリアトラップが生じにくく、挙動が安定した高品質のトランジスタとすることができる。
　また、トランジスタ１では、無電解めっきによって形成されたソース電極６、ドレイン電極７、ゲート電極１５が、シランカップリング剤を形成材料とする下地膜３，１２（ゲート下地膜、ソース下地膜、ドレイン下地膜）の上に形成されている。例えば、凹凸形状を有している領域にこれらの電極を形成する場合、下地の凹凸を反映して各電極には凹凸形状が付される。すると、絶縁体層を介して積層された電極間の距離が一定せず、ゲート電極とソース電極またはゲート電極とドレイン電極の距離が近づいた位置において絶縁が破れ、リーク電流が発生する可能性がある。また、下地が凹凸形状を有すると、ゲート電極と平面的に重なる半導体層のチャネル領域ＡＲにも凹凸形状が付与され、チャネル領域においてキャリアの移動距離が長くなり、性能が低下する可能性がある。
　しかし、本実施形態のトランジスタ１では、下地膜３，１２がシランカップリング剤を形成材料としており、基板表面を粗化したりフィラー成分を含む下地膜を用いたりしないので平滑な膜となっている。そのため、下地膜３，１２を形成することによっては凹凸形状が形成されず、凹凸形状に起因する不具合が生じないため、高性能なトランジスタとなる。
　以下、図２～１０を用いて、上述のトランジスタ１の製造方法について説明する。
　まず、図２（ａ）に示すように、基板２の表面に、上述のシランカップリング剤を必要に応じて有機溶媒で希釈した液状物を塗布し、塗膜３Ａを形成する。塗布の方法としては、スピンコート、ディップコート、スプレーコート、ロールコート、刷毛塗り、フレキソ印刷やスクリーン印刷といった印刷法などの通常知られた方法を例示することができる。
　ここでは、シランカップリング剤として、１級アミンである３－アミノプロピルトリエトキシシランを用いることとして説明する。
　有機溶媒としては、シランカップリング剤を溶解可能であれば種々のものを用いることができ、中でも極性溶媒を好適に用いることができる。使用可能な溶媒として、例えば、メタノール、エタノール、１－プロパノール、２－プロパノール（イソプロピルアルコール、ＩＰＡ）などのアルコール類、プロピレングリコールモノメチルエーテルアセテート（ＰＧＭＥＡ）のようなエーテル類、トルエンのような芳香族炭化水素、アセトニトリルのようなニトリル類、酢酸エステルのようなエステル類、アセトン、メチルエチルケトン、メチルイソブチルケトンなどのケトン類を挙げることができる。
　次いで、図２（ｂ）に示すように、熱処理により有機溶媒を揮発させて除去し、下地膜３を形成する。このように形成された下地膜３は、極めて薄い膜厚のシランカップリング剤層となるため、光散乱が生じにくく透明な皮膜となる。そのため、例えば本実施形態の製造方法で製造するトランジスタが光透過性を有する基板上に設けられる場合、下地膜３を基板２の表面全面に成膜しても基板２と下地膜３とを合わせた全体として光透過性を維持することができ、成膜が容易である。
　次いで、図３（ａ）に示すように、下地膜３上にレジスト材料を塗布し、これをプリベークすることでパターニングされていないレジスト層４Ａを形成する。レジスト材料としては、ここではポジ型フォトレジストを用いる。
　その後、金属電極を形成する領域に対応する位置に開口部Ｍ１ａを備え、金属電極を形成しない領域に遮光部Ｍ１ｂを備えたマスクＭ１を介し、レジスト層４Ａに紫外線Ｌを照射して、レジスト層４Ａを露光する。
　次いで、図３（ｂ）に示すように、紫外線が照射されたレジスト層を溶解する現像液で現像することにより、開口部４ａが設けられたレジスト層４を形成する。
　次いで、図３（ｃ）に示すように、レジスト層４に形成された開口部４ａに露出している下地膜３の表面に、無電解めっきに用いる触媒５を析出させる。具体的には、２価パラジウム塩のコロイド溶液を接触させることで、下地膜３に触媒５である金属を析出させる。
　一般的な樹脂の無電解めっき工程は、洗浄→エッチング→触媒付与→無電解めっきで示される。ここで、「触媒付与」は、無電解めっきの反応開始剤（触媒）となるパラジウム（Ｐｄ）などの金属を、めっきを施す領域の表面に付着させる工程である。通常は、２価パラジウム塩と２価スズ（Ｓｎ）塩とのコロイド溶液を基板に接触させてパラジウムを付着させ、その後アクセレーターと呼ばれる酸またはアルカリ溶液に浸漬することで、パラジウムを０価に還元して活性化する工程を含む。
　これに対し、本実施形態のように、下地膜の形成材料であるシランカップリング剤が１級アミンまたは２級アミンであると、上述したアクセレーターを用いた還元処理が不要となることが、発明者らによって確認されている（後述）。そのため、シランカップリング剤として１級アミンまたは２級アミンを用いると、無電解めっきの操作が簡略化される。
　本実施形態においては、下地膜３の形成材料として１級アミンである３－アミノプロピルトリエトキシシランを用いるため、還元処理が不要となり、操作が簡略化される。
　なお、シランカップリング剤が３級アミン、または他の「金属と結合可能な基」を有するケイ素化合物である場合には、２価パラジウム塩のコロイド溶液を塗布した後、上述したアクセレーターを用いる通常の処理（活性化する工程）を行うことで、下地膜３に無電解めっき用の触媒５を捕捉させることができる。
　次いで、図４（ａ）に示すように、触媒５に無電解めっき液を接触させることにより、触媒５の表面で無電解めっき液に溶解する金属イオンを還元して析出させ、開口部４ａ内に選択的にニッケル－リンを形成材料とする第１電極６１及び第３電極７１を形成する。
　シランカップリング剤が１級アミンまたは２級アミンである場合、アクセレーターを用いた活性化を行うことなく無電解めっき液に浸漬することで、触媒５の表面がめっきされる。このことから、下地膜３の表面には、金属パラジウムが捕捉されていることを間接的に確認することができる。
　次いで、図４（ｂ）に示すように、残存するレジスト層の全面に紫外線を露光した後に、通常知られた現像液でレジスト層を除去する。このようにして、第１電極６１及び第３電極７１を形成する。
　次いで、図４（ｃ）に示すように、全体を置換金めっき浴に浸漬させることで、第１電極６１及び第３電極７１の表面に金を置換析出させる。更に、還元金めっき浴に浸漬させることにより、第１電極６１の表面に金を形成材料とする第２電極６２を形成し、第３電極７１の表面に金を形成材料とする第４電極７２を形成する。このようにして、ソース電極６およびドレイン電極７を形成する。
　次いで、図５（ａ）に示すように、下地膜３、ソース電極６およびドレイン電極７上にレジスト材料を塗布し、これをプリベークすることでパターニングされていないレジスト層８Ａを形成する。レジスト材料としては、ここではポジ型フォトレジストを用いる。
　その後、半導体層を形成する領域に対応する位置に開口部Ｍ２ａを備え、半導体層を形成しない領域に遮光部Ｍ２ｂを備えたマスクＭ２を介し、レジスト層８Ａに紫外線Ｌを照射して、レジスト層８Ａを露光する。
　次いで、図５（ｂ）に示すように、紫外線が照射されたレジスト層を溶解する現像液で現像することにより、開口部８ａが設けられたレジスト層８を形成する。開口部８ａには、ソース電極６の一部、ドレイン電極７の一部およびソース電極６とドレイン電極７との間の下地膜３が露出している。
　次いで、図６（ａ）に示すように、開口部８ａの内部およびレジスト層８の上面に、ＴＩＰＳペンタセンのような有機溶媒に可溶なペンタセンや、Ｐ３ＨＴなどの有機半導体ポリマーをトルエンなどの有機溶媒に溶解させた溶液を、開口部８ａを覆ってソース電極６およびドレイン電極７の間に塗布する。その後、加熱し溶媒を気化させて乾燥させることにより、半導体材料の層９Ａを形成する。
　次いで、図６（ｂ）に示すように、レジスト層８の全面に紫外線を照射し露光した後、現像液でレジスト層を除去する。これにより、レジスト層８の除去と共にレジスト層８上の余剰の半導体材料を除去し、半導体層９を形成する。
　なお、ここでは、湿式法により半導体層９を形成することとしたが、昇華法、転写法などの方法を用いることもできる。
　次いで、図７（ａ）に示すように、フッ素含有樹脂のモノマーやオリゴマーをフッ素含有溶媒に溶解した溶液１０Ｓを半導体層９上に塗布して、上記モノマーやオリゴマーの塗膜１０Ａを形成する。溶液１０Ｓは、形成される塗膜１０Ａが、半導体層９の上面および側面を十分に覆うことが可能な量を塗布するとよい。
　フッ素含有樹脂のモノマーとしては、パーフルオロ（ブテニルビニルエーテル）を例示することができる。
　フッ素含有溶媒としては、デカフルオロメトキシトリフルオロメチルペンタンや、パーフルオロトリブチルアミンのようなパーフルオロ溶媒を例示することができる。
　溶液１０Ｓの溶媒として用いるフッ素含有溶媒は、半導体層９の形成材料である有機半導体材料を溶解しにくいため、溶液１０Ｓを塗布した際に半導体層９が溶け出すことがなく、半導体層９の劣化を抑制することができる。
　次いで、図７（ｂ）に示すように、加熱し塗膜１０Ａから溶媒を除去することにより、塗膜１０Ａに含まれるモノマーやオリゴマーを重合させ、フッ素含有樹脂を形成材料とする第１絶縁体層１０を形成する。このとき、図中符号αで示すように、第１絶縁体層１０が半導体層９の上面のみならず側面も覆っているため、第１絶縁体層１０が半導体層９の保護膜として機能し、後段の工程における半導体層９の被毒や劣化を抑制可能である。
　次いで、図８（ａ）に示すように、第１絶縁体層１０の表面に対し、大気圧酸素プラズマや紫外線－オゾン洗浄を施す。これにより、第１絶縁体層１０の表面を洗浄するとともに、第１絶縁体層１０の表面に水酸基を形成し、第１絶縁体層１０の表面の極性を向上させる。
　次いで、図８（ｂ）に示すように、第１絶縁体層１０、ソース電極６およびドレイン電極７を覆って基板２の上面全面に、第２絶縁体層１１の形成材料である紫外線硬化型エポキシ樹脂のモノマーを含む溶液を塗布し、塗膜１１Ａを成膜する。その後、第２絶縁体層を形成する領域に対応する位置に開口部Ｍ３ａを備え、第２絶縁体層を形成しない領域に遮光部Ｍ３ｂを備えたマスクＭ３を介し、塗膜１１Ａに紫外線Ｌを照射して、塗膜１１Ａを露光する。この時、紫外線照射による硬化反応を促進させるため、熱処理を加えることとしてもよい。
　次いで、図８（ｃ）に示すように、紫外線硬化型エポキシ樹脂のモノマーを溶解する現像液で現像することにより、第２絶縁体層１１を形成する。
　第１絶縁体層１０と第２絶縁体層１１との合計膜厚は、各層の形成材料を含む溶液の濃度や塗布条件を制御することにより適宜変更可能である。上述の第１絶縁体層１０と第２絶縁体層１１とを形成する工程においては、ソース電極６およびドレイン電極７と、上層に形成するゲート電極との間のリークを抑制するため、第１絶縁体層１０と第２絶縁体層１１との合計膜厚が数百ｎｍ程度の厚さとなるように厚塗りする。
　次いで、図９（ａ）に示すように、第２絶縁体層１１の上面全面に、上述のシランカップリング剤を必要に応じて有機溶媒で希釈した液状物１２Ｓを塗布し、塗膜１２Ａを形成する。
　シランカップリング剤および有機溶媒としては、上述した下地膜３の形成で例示したものと同様のものを用いることができる。
　この際、液状物が塗布される表面は、フッ素含有樹脂を形成材料とする第１絶縁体層１０ではなく、紫外線硬化型エポキシ樹脂を形成材料とする第２絶縁体層１１となっている。第２絶縁体層１１の形成材料は、第１絶縁体層１０の形成材料よりも上記液状物に対して高い親液性を有するため、液状物を第１絶縁体層１０上に直接塗布する場合と比べ、塗布した液状物が好適に濡れ広がり、良好に塗膜１２Ａを形成することができる。
　なお、第２絶縁体層１１の形成材料の選択時において、「第１絶縁体層１０の形成材料よりも上記液状物に対して高い親液性」であることは、例えば上記液状物を用いて接触角を測定することで判断することができる。具体的には、表面が第１絶縁体層１０と同じ形成材料である試験片と、表面が第２絶縁体層１１と同じ形成材料である試験片と、を用意し、各試験片における上記液状物の接触角の大小関係を比較することで、相対的な親液性を判断することができる。なお、接触角が小さいと親液性が高く、接触角が大きいと親液性が低いといえる。
　次いで、図９（ｂ）に示すように、塗膜１２Ａを熱処理し有機溶媒を揮発させて除去することで、下地膜１２を形成する。
　次いで、図１０（ａ）に示すように、下地膜３、ソース電極６、ドレイン電極７、第２絶縁体層１１および下地膜１２を覆ってレジスト材料を塗布し、そのレジスト材料をプリベークすることでパターニングされていないレジスト層１３Ａを形成する。レジスト材料としては、ここではポジ型フォトレジストを用いる。
　その後、ゲート電極を形成する領域に対応する位置に開口部Ｍ４ａを備え、ゲート電極を形成しない領域に遮光部Ｍ４ｂを備えたマスクＭ４を介し、レジスト層１３Ａに紫外線Ｌを照射して、レジスト層１３Ａを露光する。
　次いで、図１０（ｂ）に示すように、紫外線が照射されたレジスト層を溶解する現像液で現像することにより、開口部１３ａが設けられたレジスト層１３を形成する。
　次いで、図１０（ｃ）に示すように、開口部１３ａに露出している下地膜１２に、２価パラジウム塩のコロイド溶液を接触させることで、下地膜１２の表面に無電解めっきに用いる触媒１４を析出させる。その後、触媒１４に無電解めっき液を接触させることにより、触媒１４の表面で無電解めっき液に溶解する金属イオンを還元して析出させ、開口部１３ａ内に選択的にニッケル－リンを形成材料とするゲート電極１５を形成する。
　次いで、図１０（ｄ）に示すように、残存するレジスト層の全面に紫外線を露光した後に、通常知られた現像液でレジスト層を除去する。
　このようにして、本実施形態のトランジスタ１を製造することができる。
　以上のような構成のトランジスタの製造方法によれば、シランカップリング剤を含む液状物を塗布して下地膜１２を形成する際、フッ素含有樹脂を形成材料とする第１絶縁体層１０の表面に、予め第１絶縁体層１０よりも上記液状物に対して高い親液性を有する第２絶縁体層１１を形成することとしている。そのため、液状物が第２絶縁体層１１上で好適に濡れ広がり、良好に下地膜１２を形成し、配線構造を形成することができる。
　また、下地膜３，１２はシランカップリング剤を形成材料としており、平滑な膜となっている。そのため、下地膜の凹凸形状に起因する不具合が生じず、高性能なトランジスタを容易に製造することができる。
　なお、本実施形態においては、下地膜３，１２の形成材料として、シランカップリング剤を用いることとしたが、これに限らない。下地膜３，１２としては、樹脂膜と、樹脂膜に分散したフィラーとを含む構成とすることもできる。このような下地膜においては、フィラーとして微粉末シリカやアルミナ粒子を用いることができる。
　このような下地膜においては、下地膜の表面にフィラーに起因する微細な凹凸形状が形成される。無電解めっき用の金属触媒は、凹凸部分に析出して付着する。
　トランジスタ１に光透過性を付与する場合、樹脂膜の形成材料として光透過性を有する樹脂材料を選択する。また、フィラーとしては、平均粒径が１００ｎｍ以下の粒子を用いるとよい。平均粒径が１００ｎｍ以下であれば、粒状、棒状、羽毛状などの形状を採用することができる。
　ここで「平均粒径」とは、動的光散乱法など公知の方法を測定原理として、体積平均粒径、面積平均粒径、累積中位径（Median径）などを採用して求めることができる値である。また、フィラーが、棒状や羽毛状など異形の形状を有する場合には、一粒子のなかでの最大径（長手方向の大きさ）が上述の平均粒径であり、一粒子において短手方向の大きさは上述の平均粒径よりも小さい値を示す。
　また、本実施形態においては、ソース電極６およびドレイン電極７を無電解めっきで形成することとしたが、これに限らない。ソース電極６およびドレイン電極７としては、例えば、基板２の表面に形成されたアルミニウムなどの金属膜をエッチングすることにより形成した金属配線や、印刷技術により導電性材料を電極の形状に塗布して形成した電極を用いることとしてもよい。
　また、本実施形態においては、紫外線硬化型エポキシ樹脂を用いて第２絶縁体層１１を形成することとしたが、これに限らない。例えば、第２絶縁体層１１の形成材料として、熱硬化型樹脂を用い、印刷法を用いてその熱硬化型樹脂のモノマーやオリゴマーをパターニング成膜することで第２絶縁体層１１を形成することとしてもよい。第２絶縁体層１１としては、絶縁性を有し塗布可能な材料であれば用いることができる。
　以上、添付図面を参照しながら本発明に係る好適な実施の形態例について説明したが、本発明は係る例に限定されないことは言うまでもない。上述した例において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。
　例えば、基板として非金属材料を用いることができる。非金属材料であるＰＥＴ基板を用いて、その基板上に下地膜を形成しためっき用部材を複数用意し、複数のめっき用部材を搬送しながら搬送過程において上述の製造方法を用いてトランジスタを製造することで、ＰＥＴ基板上に高性能のトランジスタを形成することができる。
　さらに、基板として可撓性を有する長尺のＰＥＴフィルムを用い、そのフィルム上に下地膜を形成しためっき用部材をロール状に巻き取っておき、そのめっき用部材を巻出しながら搬送し、上述の製造方法を用いて連続的にトランジスタを形成した後に、製造されるトランジスタをロール状に巻き取る、所謂ロールトゥロール工程においてＰＥＴフィルム上にトランジスタを形成することができる。
［実施例］
　以下に本発明を実施例により説明するが、本発明はこれらの実施例に限定されるものではない。
［実施例１］
（ソース電極およびドレイン電極の作製）
　本実施例においては、アミン系シランカップリング剤である３－アミノプロピルトリエトキシシラン（ＫＢＥ９０３、信越シリコーン社製）を、０．２質量％となるようにメチルイソブチルケトン（以下、ＭＩＢＫと称することがある）に溶解して液状物を調製し、下地膜の形成に用いた。
　ＰＥＴ基板（型番：Ａ－４１００（コートなし）、東洋紡績株式会社製）の表面を大気圧酸素プラズマにより洗浄した後、上記液状物をディップコートにてＰＥＴ基板上に塗布した。ディップコートの引き上げ速度は１ｍｍ／秒とした。その後、１０５℃で１５分間加熱して下地膜を形成した。
　次いで、下地膜を形成したＰＥＴ基板に、ヘキサメチルジシラザン（１２０５８－１Ａ、関東化学社製）をディップコート（引き上げ速度：１ｍｍ／秒）にて塗布した。その後、１０５℃で１０分間加熱して、保護層を形成した。
　次に、基板の保護層を形成したＰＥＴ基板に対し、レジスト材料（ＳＵＭＩＲＥＳＩＳＴ　ＰＦＩ－３４Ａ６、住友化学株式会社製）をディップコート（引き上げ速度：１ｍｍ／秒）し、１０５℃にて５分間加熱（プリベーク）することにより、レジスト層を形成した。
　次いで、フォトマスクを介して、２９ｍＷ／ｃｍ２の強度の紫外線を２秒間露光し、１０５℃で１５分間加熱（ポストベーク）した後に、２．３８％ＴＭＡＨ溶液に２分間浸漬することにより、レジスト層にマスクパターンを現像し開口部を形成した。
　以下の工程においても、レジスト材料の塗布条件、露光条件、現像条件は、上述の条件を採用した。
　次いで、レジスト層開口部が形成された基板について、室温にて３０秒間、超音波水洗を行った後に、無電解めっき用の触媒コロイド溶液（メルプレート アクチベーター７３３１、メルテックス社製）に、室温にて６０秒間浸漬し、レジスト層の開口部に露出している下地膜に触媒を付着させた。
　次いで、表面を水洗した後に、無電解めっき液（メルプレート ＮＩ－８６７、メルテックス社製）に、７３℃にて６０秒間浸漬し、レジスト層の開口部に付着している触媒上にニッケル－リン（ＮｉＰ）を析出させてニッケル－リンめっきを行った。
　次いで、表面を水洗した後に乾燥させ、残存するレジスト層を含む全面に、２９ｍＷ／ｃｍ２の強度の紫外線を１分間露光した後、エタノールに１分間浸漬することでレジスト層を除去した。
　次いで、表面を水洗した後、置換金めっき浴に１分間浸漬させ、更に還元めっき浴に３分間浸漬させることで、無電解金めっきを行い、ニッケル－リン電極の表面を金で被覆してソース電極およびドレイン電極を作製した。
　図１１は、ソース電極およびドレイン電極の写真である。図１１（ａ）は、ソース電極およびドレイン電極を作成した基板の全体写真であり、図１１（ｂ）はソース電極およびドレイン電極の光学顕微鏡による拡大写真である。
　観察の結果、設定通りのチャネル長を有するソース電極およびドレイン電極が形成されていることを確認した。また、凹凸の少ない平坦なソース電極およびドレイン電極が形成されていることを確認した。
（有機半導体層の作製）
　上述の条件でレジスト材料を成膜し、露光、現像することで、ソース電極およびドレイン電極の間のチャネル領域が露出するように開口部を有するレジスト層を形成した。窒素雰囲気下、ＴＩＰＳペンタセン（シグマアルドリッチ製）の２質量％トルエン溶液をディップコート（引き上げ速度：１ｍｍ／秒）し、自然乾燥させることで半導体材料の層を形成した。用いたＴＩＰＳペンタセン／トルエン溶液の調整も、窒素雰囲気下で行った。
　次いで、基板全面に２９ｍＷ／ｃｍ２の強度の紫外線を１分間露光した後、５０ｇ／Ｌ濃度のＮａＯＨ水溶液に浸漬させてレジスト層を除去した。
　次いで、表面を水洗し乾燥させることで、ソース電極およびドレイン電極の表面に接する有機半導体層をパターニング成膜した。
　図１２は、表面に有機半導体層を形成したソース電極およびドレイン電極の拡大写真である。図１２（ａ）は全体写真、図１２（ｂ）は光学顕微鏡による拡大写真であり、図１１に対応する写真である。
　観察の結果、ソース電極およびドレイン電極の間にＴＩＰＳペンタセンの結晶が形成されていることを確認した。
（第１絶縁体層、第２絶縁体層の作製）
　上述の有機半導体層の上に、フッ素含有樹脂の形成材料である０．９質量％ＣＹＴＯＰ溶液（ＣＹＴＯＰ：ＣＴＸ－１０９Ａ、溶媒：ＣＴ－Ｓｏｌｖ．１００Ｅ、旭硝子社製）をドロップキャストした。次いで、１０５℃で３０分間加熱して溶媒を揮発させ、第１絶縁体層を形成した。第１絶縁体層の厚みは１μｍであった。
　次いで、大気圧酸素プラズマを用いて第１絶縁体層の表面を１０秒間処理し、第１絶縁体層の表面を改質した。
　次いで、エポキシ樹脂ベースの紫外線硬化型樹脂であるＳＵ－８（日本化薬社製）の２０質量％にディップコート（引き上げ速度：１ｍｍ／秒）し、１０５℃で１０分間加熱（プリベーク）して紫外線硬化型樹脂の塗膜を形成した。
　次いで、平面視で第１絶縁体層を含む領域に開口部を有するマスクを介して、基板全面に２９ｍＷ／ｃｍ２の強度の紫外線を５秒間照射した。
　硬化促進のため１０５℃で３０分熱処理（ポストベーク）した後、ＰＥＧＭＥＡ現像液に浸漬させ、紫外線硬化型樹脂をパターニング成膜した。パターニング成膜した後、１０５℃で２０分熱処理を行い、第２絶縁体層を形成した。第２絶縁体層の厚みは１μｍであった。
　図１３は、第１絶縁体層および第２絶縁体層の写真である。図１３（ａ）は全体写真、図１３（ｂ）は光学顕微鏡による拡大写真であり、図１１に対応する写真である。図に示すように、基板上に一方向に配列する複数のソース電極およびドレイン電極に対し、帯状の第２絶縁体層を共通して設けた。
　観察の結果、有機半導体層の輪郭に滲みや広がりが生じておらず、第１絶縁体層の形成時に、有機半導体層を溶解させていないことが確認できた。また、第２絶縁体層は、第１絶縁体層の表面ではじかれたり塗りムラを生じたりすることなく良好に形成されていることが確認できた。
（ゲート電極の作製）
　大気圧酸素プラズマを用いて、第２絶縁体層を形成した基板の表面をプラズマ処理した後、上述の（ソース電極およびドレイン電極の作製）と同様の方法にて下地膜及びレジスト層の作製と、無電解めっきとを行い、第２絶縁体層上にパターニングされたゲート電極を形成した。
　図１４は、ゲート電極の写真である。図１４（ａ）は全体写真、図１４（ｂ）は光学顕微鏡による拡大写真であり、図１１に対応する写真である。
　観察の結果、第２絶縁体層の表面において、良好にゲート電極が形成されていることを確認した。また、第２絶縁体層について、無電解めっき工程での破損は確認されなかった。
　以上のようにして、本実施例のトランジスタ１を作製した。
（トランジスタの評価）
　作製したトランジスタ１のトランジスタ特性は、半導体パラメータアナライザー（４２００－ＳＣＳ、ＫＥＩＴＨＬＥＹ社製）を用いて評価した。
　図１５は、実施例１のトランジスタ１のトランジスタ特性を示すグラフである。
　図１５の各グラフにおいては、図を見やすくするため負の値である真の値のゲート電圧（ＶＧ）について－１をかけることで、正の値として表記している。ゲート電圧の真の値に対して、表記上用いる上記正の値（ゲート電圧に対応する値）については「－ＶＧ」として示している。
　同様に、ソース－ドレイン間の電圧（ＶＤＳ）については、対応する正の値として「－ＶＤＳ」とした値を用いて示している。
　また、測定されるドレイン電極で検出された電流値についても、対応する正の値として「－ＩＤ」とした値を用いて示している。
　図１５（ａ）は、トランジスタ１の伝達特性を示すグラフである。図１５（ａ）のグラフにおいて、横軸はゲート電極に印加した電圧を示し、縦軸はドレイン電極で検出された電流値を示す。
　得られたトランジスタ１のゲート電極に対し－８０Ｖから３０Ｖまでゲート電圧を上昇させながら印加（正スイープ）した後、３０Ｖから－８０Ｖまでゲート電圧を下降させながら印加（逆スイープ）させ、電圧に対する電流値を測定した。その際、ソース－ドレイン間には、－３０Ｖの定電圧を印加して電流を流した。
　測定の結果、本実施例のトランジスタ１は、正スイープ時と逆スイープ時とでドレイン電流に差が見られず、ヒステリシスは観察されなかった。
　また、図１５（ｂ）のグラフにおいて、横軸はソース・ドレイン間に印加した電圧を示し、縦軸はドレイン電極で検出された電流値を示す。図示する複数の結果は、ゲート電極に印加するゲート電圧に対応する。
　得られたトランジスタ１のゲート電極に－１０Ｖ～－４０Ｖのゲート電圧を印加し、ソース－ドレイン間に０Ｖ～－４０Ｖの電圧を印加して電流を流した。その結果、図に示す様に、正孔が半導体層のチャネル領域（ソース－ドレイン間）に誘起され、作製したトランジスタ１はｐ型トランジスタとして動作した。また、トランジスタ１は、移動度：６×１０－３ｃｍ２／Ｖｓ，Ｏｎ／Ｏｆｆ比：１．１×１０５の特性を示した。
［比較例１］
　図１６は、比較例１で形成したトランジスタ１Ｘを示す断面図であり、図１に対応する図である。図１６においては、図１に示すトランジスタ１と共通する構成については、同じ符号を付している。
　図１６に示すトランジスタ１Ｘは、基板２と、下地膜３と、無電解めっき用の触媒５と、ソース電極６と、ドレイン電極７と、有機半導体層（半導体層）９と、第２絶縁体層１１と、下地膜１２と、無電解めっき用の触媒１４と、ゲート電極１５と、を有している。
　トランジスタ１Ｘは、基板２の表面には下地膜３が形成され、下地膜３の一部には触媒１４と、触媒１４上に積層したゲート電極１５とが設けられている。ゲート電極１５は、第２絶縁体層１１で覆われている。第２絶縁体層１１の上面には、全面に下地膜１２が形成され、下地膜１２の一部には、２箇所に触媒５と、触媒５上にそれぞれ積層したソース電極６、ドレイン電極７が設けられている。ソース電極６とドレイン電極７とに重なって半導体層９が設けられている。
　このようなトランジスタ１Ｘは、以下のようにして形成した。
（ゲート電極の作製）
　実施例１のゲート電極と同様の手順で作製した。
（第２絶縁体層の作製）
　作製したゲート電極の表面を大気圧酸素プラズマにより洗浄した後、感光性ＰＶＰ樹脂溶液をディップコート（引き上げ速度：１ｍｍ／秒）により塗布した。
　感光性ＰＶＰ樹脂溶液としては、下記（ａ）～（ｅ）のシクロヘキサノン溶液を用いた。
（ａ）ＰＶＰ（シグマアルドリッチ社製）
（ｂ）テトラフェニルオールエタングリシジルエーテル（シグマアルドリッチ社製）
（ｃ）トリス（４－ヒドロキシフェニル）メタントリグリシジルエーテル（シグマアルドリッチ社製）
（ｄ）ビスフェノールＡエポキシ（ＲＥ－３１０ｓ；日本化薬社製）
（ｅ）光カチオン重合開始剤（トリアリールスルホニウムヘキサフルオロアンチモン酸塩混合物、５０％ in propylene carbonate（シグマアルドリッチ社製））
　感光性ＰＶＰ樹脂溶液においては、（ａ）：（ｂ）：（ｃ）：（ｄ）＝２：５：２：１の質量比とし、（ｅ）を樹脂成分（（ａ）～（ｄ））の合計量に対して３．５質量％添加した。また、樹脂成分の濃度は、２０質量％とした。
　上記感光性ＰＶＰ樹脂溶液を塗布した後、１０５℃で１０分間プリベークし、成膜する部分に開口部を有するマスクを介して紫外線を３０秒照射した。硬化促進のため１０５℃で６０分間加熱（ポストベーク）した後、アセトン現像液に浸漬させて絶縁体樹脂をパターニング成膜した。パターニング成膜した後、本硬化として１０５℃で２０分熱処理を行い、第２絶縁体層とした。成膜した絶縁体層の厚みは、１μｍであった。
（ソース電極およびドレイン電極の作製）
　実施例１のソース電極およびドレイン電極と同様の手順で作製した。
（有機半導体層の作製）
　実施例１の有機半導体層と同様の手順で作製した。
　図１７は、作製したトランジスタ１Ｘの写真である。図１７（ａ）は全体写真、図１７（ｂ）は光学顕微鏡による拡大写真であり、図１４に対応する写真である。
　観察の結果、各電極が良好に形成されているとともに、ソース電極およびドレイン電極の間にＴＩＰＳペンタセンの結晶が形成されていることが確認された。
（トランジスタの評価）
　作製したトランジスタ１Ｘのトランジスタ特性は、半導体パラメータアナライザー（４２００－ＳＣＳ、ＫＥＩＴＨＬＥＹ社製）を用い、実施例１と同様にして評価した。
　図１８は、比較例１のトランジスタ１Ｘのトランジスタ特性を示すグラフである。図１８（ａ）はトランジスタ１Ｘの伝達特性を示すグラフ、図１８（ｂ）はトランジスタ１Ｘの出力特性を示すグラフであり、図１５に対応するグラフである。図１８の各グラフにおいて、縦軸横軸は図１５と同じである。
　図１８（ａ）に示すように、比較例１のトランジスタ１Ｘは、正スイープ時と逆スイープ時とでドレイン電流に差が見られ、ヒステリシスが観察された。
　また、図１８（ｂ）に示すように、作製したトランジスタ１Ｘはｐ型トランジスタとして動作した。また、トランジスタ１Ｘは、移動度：１×１０－３ｃｍ２／Ｖｓ，Ｏｎ／Ｏｆｆ比：１．４×１０６の特性を示した。
　以上の結果より、本発明の実施形態に係るトランジスタは、伝達特性においてヒステリシスが観察されず、安定した駆動が可能であることが分かった。
　以上の結果より、本発明の有用性が確かめられた。
　１，１Ｘ…トランジスタ、２…基板、３，１２…下地膜（めっき下地膜）、５，１４…触媒（無電解めっき用触媒）、６…ソース電極、７…ドレイン電極、９…有機半導体層（半導体層）、１０…第１絶縁体層、１０Ｓ…溶液、１１…第２絶縁体層、１２Ｓ…液状物、１５…ゲート電極。

Claims (17)

  1. 　ソース電極、ドレイン電極および前記ソース電極と前記ドレイン電極との表面に接する有機半導体層が形成された基板上において、前記有機半導体層を覆って、フッ素含有樹脂を形成材料とする第１絶縁体層を形成する工程と、
    　前記第１絶縁体層を覆って第２絶縁体層を形成する工程と、
    　前記第２絶縁体層の表面の少なくとも一部に、めっき下地膜を形成する工程と、
    　前記めっき下地膜の表面に無電解めっき用触媒である金属を析出させた後に、無電解めっきにより前記めっき下地膜の表面にゲート電極を形成する工程と、を有し、
    　前記めっき下地膜を形成する工程は、前記めっき下地膜の形成材料である液状物を前記第２絶縁体層の表面に塗布して行い、
    　前記第２絶縁体層は、前記第１絶縁体層よりも前記液状物に対し高い親液性を有するトランジスタの製造方法。
  2. 　前記第１絶縁体層を形成する工程は、前記フッ素含有樹脂と、前記フッ素含有樹脂を溶解するフッ素含有溶媒と、を含む溶液を前記有機半導体層の表面に塗布して行う請求項１に記載のトランジスタの製造方法。
  3. 　前記第１絶縁体層を形成する工程では、前記有機半導体層の上面および側面を完全に覆って前記第１絶縁体層を形成する請求項１または２に記載のトランジスタの製造方法。
  4. 　前記液状物は、シランカップリング剤を含み、
    　前記シランカップリング剤は、窒素原子または硫黄原子のうち少なくとも一方を有する基を含んでいる請求項１から３のいずれか１項に記載のトランジスタの製造方法。
  5. 　前記シランカップリング剤が、アミノ基を有する請求項４に記載のトランジスタの製造方法。
  6. 　前記シランカップリング剤が、１級アミンまたは２級アミンである請求項５に記載のトランジスタの製造方法。
  7. 　前記液状物は、樹脂材料が溶解した溶液と、前記溶液に分散したフィラーと、含む請求項１から３のいずれか１項に記載のトランジスタの製造方法。
  8. 　前記基板が、非金属材料からなる請求項１から７のいずれか１項に記載のトランジスタの製造方法。
  9. 　前記基板が、樹脂材料からなる請求項８に記載のトランジスタの製造方法。
  10. 　前記基板が、可撓性を有する請求項９に記載のトランジスタの製造方法。
  11. 　ソース電極およびドレイン電極が形成された基板と、
    　前記ソース電極および前記ドレイン電極の表面に接する半導体層と、
    　前記半導体層を覆って設けられた第１絶縁体層と、
    　前記第１絶縁体層を覆って設けられた第２絶縁体層と、
    　前記第２絶縁体層の表面の少なくとも一部に設けられためっき下地膜と、
    　前記めっき下地膜の表面に設けられたゲート電極と、を有し、
    　前記第１絶縁体層は、フッ素含有樹脂を形成材料とし、
    　前記第２絶縁体層は、前記第１絶縁体層よりも有機溶媒に対し高い親液性を有するトランジスタ。
  12. 　前記めっき下地膜は、シランカップリング剤を含み、
    　前記シランカップリング剤は、窒素原子または硫黄原子のうち少なくとも一方を有する基を含んでいる請求項１１に記載のトランジスタ。
  13. 　前記めっき下地膜は、樹脂膜と、前記樹脂膜に分散したフィラーとを含む請求項１１に記載のトランジスタ。
  14. 　前記半導体層は有機半導体層である請求項１１から１３のいずれか１項に記載のトランジスタ。
  15. 　非金属材料からなる基板上に形成された請求項１１から１４のいずれか１項に記載のトランジスタ。
  16. 　前記基板が、樹脂材料からなる請求項１５に記載のトランジスタ。
  17. 　前記基板が、可撓性を有する請求項１６に記載のトランジスタ。
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