WO2015063980A1 - 表示装置の電源断方法および表示装置 - Google Patents

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柘植　仁志
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株式会社Ｊｏｌｅｄ
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Definitions

  • the present disclosure relates to a power-off method and a display device for a display device, and more particularly to a power-off method and a display device for a display device using a light-emitting element that emits light according to an electric current.
  • a thin film transistor (TFT: Thin Film Transistor) is used as a drive transistor in an active matrix display device such as an organic EL display.
  • Patent Document 1 discloses that a characteristic shift occurs with time.
  • a threshold voltage a gate-source voltage at the time of off / on transition
  • an electrical stress such as energization.
  • the shift of the threshold voltage over time causes fluctuations in the amount of current supplied to the organic EL light emitting element, which affects the brightness control of the display device and deteriorates display quality.
  • the present disclosure has been made in view of the above-described problems, and provides a power-off method for a display device and a display device that suppress a threshold voltage shift of a driving transistor.
  • the power-off method for a display device is a power-off method for a display device including a display panel having a plurality of pixel circuits arranged in a matrix.
  • each of the plurality of pixel circuits has a light emitting element that emits light with luminance corresponding to the amount of current supplied, a driving transistor that supplies current to the light emitting element, and a voltage that represents luminance that is connected to the gate of the driving transistor. And a capacitor element to be held.
  • the above-described power-off method of the display device includes a step of detecting a power-off operation for the display device, and when a power-off operation is detected, an electric stress on the driving transistor is applied to the capacitive element in each of the plurality of pixel circuits.
  • a step of setting a voltage to be suppressed, and a step of stopping power supply to the display panel immediately after the voltage is set, and in the step of setting the voltage, the capacitive element in each of the plurality of pixel circuits, A voltage corresponding to the threshold voltage of the driving transistor is set.
  • the display device is a display device including a display panel having a plurality of pixel circuits arranged in a matrix, and each of the plurality of pixel circuits emits light according to the amount of current supplied.
  • the display device has a plurality of elements, a driving transistor that supplies current to the light-emitting element, and a capacitive element that is connected to the gate of the driving transistor and holds a voltage that represents luminance.
  • the capacitor element in each of the pixel circuits includes a control unit that sets a voltage that suppresses electrical stress on the drive transistor, and a power source unit that stops power supply to the display panel immediately after setting the voltage by the control unit, The control unit sets a voltage corresponding to a threshold voltage of the drive transistor as the voltage for suppressing electrical stress on the drive transistor.
  • the display device power-off method and the display device according to the present disclosure it is possible to suppress the threshold voltage shift of the drive transistor during the power-off period of the display device.
  • FIG. 1 is a block diagram illustrating a configuration example of a display device according to an embodiment.
  • 2 is a circuit diagram illustrating a configuration example of a pixel circuit arranged two-dimensionally on the display panel in FIG. 1 according to the embodiment.
  • FIG. 3 is a flowchart illustrating a power-off method of the display device according to the embodiment.
  • FIG. 4 is a time chart illustrating a normal display operation of the display device according to the embodiment and an off sequence performed immediately before the power is turned off.
  • FIG. 5 is a time chart showing a detailed timing example of the off sequence in FIG.
  • FIG. 6A is an explanatory diagram showing the operation of the pixel circuit in the period T21 in FIGS.
  • FIG. 6B is an explanatory diagram illustrating the operation of the pixel circuit in the period T22 of FIGS.
  • FIG. 6C is an explanatory diagram illustrating the operation of the pixel circuit in the period T ⁇ b> 23 in FIGS. 5 and 7.
  • FIG. 6D is an explanatory diagram illustrating the operation of the pixel circuit in the period T24 in FIGS.
  • FIG. 7 is a time chart showing a detailed timing example of the normal display operation in FIG.
  • FIG. 8 is a diagram illustrating a circuit example of a display pixel in a modification of the embodiment.
  • FIG. 9 is a time chart showing a detailed timing example of the normal display operation in another embodiment.
  • FIG. 10 is a time chart illustrating a detailed timing example of the off sequence according to another embodiment.
  • a thin film transistor has a high electron mobility and is used as a driving transistor in a pixel of an active matrix display device.
  • Each pixel of the display device includes a capacitor that holds a voltage representing luminance, and the capacitor is connected to the gate of the moving transistor.
  • the driving transistor supplies a current corresponding to the luminance value to the organic EL element (light emitting element).
  • the light emitting element emits light with a light emission amount corresponding to the current value by the supplied current.
  • the oxide thin film transistor used as such a driving transistor has an advantage that the leakage current at the time of off is extremely small and the magnitude of the leakage current is on the order of pA.
  • the inventors of the present application have found the following problems with respect to the extremely small leakage current.
  • the leakage current is extremely small, even when the power of the display device is turned off, a voltage representing luminance immediately before the power is turned off is held for several days inside each pixel, and the voltage is applied to the driving transistor. Sometimes. As a result, even though the power supply of the display device is off, electrical stress is applied to the driving transistor for several days, causing a threshold voltage shift.
  • the threshold voltage of the drive transistor shifts even when the power source of the organic EL display device is off.
  • the threshold voltage shift differs depending on the type of oxide thin film transistor, for example, the threshold voltage shift appears larger on the positive side as the positive bias stress increases between the gate and the source.
  • the power-off method for the display device sets a voltage for suppressing electrical stress on the drive transistor when a power-off operation is detected for the display device, and sets the voltage. Immediately after that, the power supply to the display panel is stopped.
  • the voltage for suppressing electrical stress is specifically a voltage corresponding to the threshold voltage of the driving transistor. In a state where a voltage corresponding to the threshold voltage is applied to the gate of the driving transistor, the electric field of the driving transistor is in a stable equilibrium state, so that electrical stress can be substantially suppressed. In addition, variation in threshold voltage shift of the driving transistor between pixels can be suppressed.
  • FIG. 1 is a block diagram illustrating a configuration example of a display device according to an embodiment.
  • FIG. 2 is a circuit diagram showing a configuration example of a pixel circuit arranged two-dimensionally on the display panel in FIG.
  • control unit 2 includes a control unit 2, a scanning line driving circuit 3, a power supply unit 4, a data line driving circuit 5, and a display panel 6.
  • the display panel 6 is, for example, an organic EL panel.
  • the display panel 6 includes a pixel circuit including a thin film transistor and an EL element at each intersection of the source signal line and the scanning line.
  • the pixel circuits arranged corresponding to the same scanning line are appropriately referred to as “display lines”. That is, the display panel 6 has a configuration in which N display lines having M EL elements are arranged.
  • the control unit 2 controls the operation for each frame in the normal display when the power of the display device is on, and the operation of the off sequence when the power-off operation is detected.
  • the control unit 2 shifts the control from the normal display operation to the off-sequence operation.
  • the control unit 2 sets a voltage that suppresses electrical stress to the drive transistor in each pixel circuit, and immediately after the voltage is set, the power supply unit 4 is turned off so as to stop the power supply to the display panel 6. Control.
  • control unit 2 In normal display, the control unit 2 generates a first control signal for controlling the data line driving circuit 5 based on the display data signal, and outputs the generated first control signal to the data line driving circuit 5. .
  • the control unit 2 generates a second control signal for controlling the scanning line driving circuit 3 based on the input synchronization signal, and outputs the generated second control signal to the scanning line driving circuit 3.
  • the display data signal is a signal indicating display data including a video signal, a vertical synchronization signal, and a horizontal synchronization signal.
  • the video signal is a signal that designates each pixel value that is gradation information for each frame.
  • the vertical synchronization signal is a signal for synchronizing the processing timing in the vertical direction with respect to the screen, and is a signal serving as a reference for processing timing for each frame.
  • the horizontal synchronization signal is a signal for synchronizing the processing timing in the horizontal direction with respect to the screen, and is a signal serving as a reference for processing timing for each display line here.
  • the first control signal includes a video signal and a horizontal synchronization signal.
  • the second control signal includes a vertical synchronization signal and a horizontal synchronization signal.
  • the power supply unit 4 supplies power to each unit of the control unit 2, the scanning line driving circuit 3, and the display panel 6, and supplies various voltages to the display panel 6.
  • the various voltages referred to here are V INI , V REF , V TFT , and V EL in the pixel circuit example shown in FIG. 2.
  • the initialization power line 71, the reference voltage power line 68, the EL anode power line 69, and EL It is supplied to each pixel circuit via the cathode power line 70.
  • the data line driving circuit 5 drives the source signal line (Data line 76 in FIG. 2) of the display panel 6 based on the first control signal generated by the control unit 2. More specifically, the data line driving circuit 5 outputs a source signal to each pixel circuit based on the video signal and the horizontal synchronization signal.
  • the scanning line driving circuit 3 drives the scanning lines of the display panel 6 based on the second control signal generated by the control unit 2. More specifically, the scanning line driving circuit 3 outputs a scanning signal, a REF signal, an enable signal, and an init signal to each pixel circuit based on the vertical synchronizing signal and the horizontal synchronizing signal at least for each display line. These scanning signals, REF signals, enable signals, and init signals are output to the scan line 72, the ref line 73, the enable line 75, and the init line 74 in the pixel circuit example shown in FIG. Used to control off.
  • the display device 1 is configured.
  • the display device 1 includes, for example, a CPU (Central Processing Unit), a storage medium such as a ROM (Read Only Memory) storing a control program, a working memory such as a RAM (Random Access Memory), and a communication, although not illustrated.
  • a circuit may be included.
  • the display data signal S1 is generated when the CPU executes a control program, for example.
  • a pixel circuit 60 shown in FIG. 2 is one pixel included in the display panel 6 and has a function of emitting light with a light emission amount corresponding to a data signal (data signal voltage) supplied via a data line 76 (data line). .
  • the pixel circuit 60 is an example of a display pixel (light emitting pixel) and is arranged in a matrix.
  • the pixel circuit 60 includes a drive transistor 61, a switch 62, a switch 63, a switch 64, an enable switch 65, an EL element 66, and a capacitor element 67.
  • the pixel circuit 60 includes a data line 76 (data line), a reference voltage power line 68 (V REF ), an EL anode power line 69 (V TFT ), an EL cathode power line 70 (V EL ), And an initialization power supply line 71 (V INI ).
  • the Data line 76 is an example of a signal line (source signal line) for supplying a data signal voltage.
  • the reference voltage power supply line 68 (V REF ) is a power supply line that supplies a reference voltage V REF that defines the voltage value of the first electrode of the capacitive element 67.
  • the EL anode power line 69 (V TFT ) is a high voltage side power line for determining the potential of the drain electrode of the drive transistor 61.
  • the EL cathode power supply line 70 (V EL ) is a low voltage side power supply line connected to the second electrode (cathode) of the EL element 66.
  • the initialization power supply line 71 (V INI ) is a power supply line for initializing the voltage between the source and gate of the drive transistor 61, that is, the voltage of the capacitive element 67.
  • the EL elements 66 are an example of light emitting elements and are arranged in a matrix.
  • the EL element 66 has a light emission period in which light is emitted when a drive current is passed, and a non-light emission period in which light is not emitted without a drive current being passed. Specifically, the EL element 66 emits light with a light emission amount corresponding to the amount of current supplied from the drive transistor 61.
  • the EL element 66 is, for example, an organic EL element.
  • the EL element 66 has a cathode (second electrode) connected to the EL cathode power supply line 70 and an anode (first electrode) connected to the source (source electrode) of the drive transistor 61.
  • the voltage supplied to the EL cathode power supply line 70 is VEL , for example, 0 (v).
  • the drive transistor 61 is a voltage-driven drive element that controls the amount of current supplied to the EL element 66, and causes the EL element 66 to emit light by passing a current (drive current) through the EL element 66.
  • the drive transistor 61 has a gate electrode connected to the first electrode of the capacitor 67 and a source electrode connected to the second electrode of the capacitor 67 and the anode of the EL element 66.
  • the switch 63 is turned off (non-conductive state), the reference voltage power supply line 68 and the first electrode of the capacitor 67 are non-conductive, and the enable switch 65 is turned on (conductive state).
  • the EL anode power supply line 69 and the drain electrode are made conductive, the EL element 66 is caused to emit light by causing the drive current, which is a current corresponding to the data signal voltage, to flow through the EL element 66.
  • the voltage supplied to the EL anode power supply line 69 is V TFT, for example, 20V.
  • the drive transistor 61 converts the data signal voltage (data signal) supplied to the gate electrode into a signal current corresponding to the data signal voltage (data signal), and the converted signal current is supplied to the EL element 66. Supply.
  • the switch 63 is turned off (non-conducting state), the reference voltage power line 68 and the first electrode of the capacitor 67 are non-conducting, and the enable switch 65 is off (non-conducting).
  • the EL anode power supply line 69 and the drain electrode are non-conductive, the EL element 66 is not caused to emit light by not causing the drive current to flow through the EL element 66.
  • the threshold voltage of the drive transistor 61 may vary from pixel circuit to pixel circuit due to a threshold voltage shift over time. The influence of this variation can be suppressed by the threshold voltage compensation operation and the threshold setting operation.
  • the threshold compensation operation and the threshold setting operation are simply described. This is an operation for setting a voltage corresponding to the threshold voltage of the corresponding drive transistor 61 to the capacitor 67 in each pixel circuit. Details of this operation will be described later.
  • the capacitor element 67 is an example of a storage capacitor for holding a voltage, and holds a voltage that determines the amount of current that the drive transistor 61 flows.
  • the second electrode (node B side electrode) of the capacitive element 67 is connected between the source of the drive transistor 61 (EL cathode power supply line 70 side) and the anode (first electrode) of the EL element 66.
  • a first electrode (electrode on the node A side) of the capacitive element 67 is connected to the gate of the driving transistor 61.
  • the first electrode of the capacitive element 67 is connected to the reference voltage power supply line 68 (V REF ) via the switch 63.
  • the switch 62 switches between conduction and non-conduction between the Data line 76 (signal line) for supplying the data signal voltage and the first electrode of the capacitive element 67.
  • the switch 62 one terminal of the drain and the source is connected to the Data line 76, the other terminal of the drain and the source is connected to the first electrode of the capacitor 67, and the scan is the scan line.
  • a switching transistor connected to line 72.
  • the switch 62 has a function of writing a data signal voltage (data signal) corresponding to the video signal voltage (video signal) supplied via the Data line 76 to the capacitor 67.
  • the switch 63 switches between conduction and non-conduction between the reference voltage power supply line 68 that supplies the reference voltage V REF and the first electrode of the capacitive element 67.
  • the switch 63 one terminal of the drain and the source is connected to the reference voltage power supply line 68 (V REF ), the other terminal of the drain and the source is connected to the first electrode of the capacitor 67, and the gate Is a switching transistor connected to the Ref line 73.
  • the switch 63 has a function of applying the reference voltage (V REF ) to the first electrode of the capacitor 67 (the gate of the driving transistor 61).
  • Switch 64 switches between conduction and non-conduction between the second electrode of capacitive element 67 and initialization power supply line 71.
  • the switch 64 has one terminal of the drain and the source connected to the initialization power supply line 71 (V INI ), the other terminal of the drain and the source connected to the second electrode of the capacitor 67, and the gate Is a switching transistor connected to the Init line 74.
  • the switch 64 has a function of applying an initialization voltage (V INI ) to the second electrode of the capacitor 67 (the source of the driving transistor 61).
  • the enable switch 65 switches between conduction and non-conduction between the EL anode power supply line 69 and the drain electrode of the drive transistor 61.
  • the enable switch 65 has one of drain and source terminals connected to the EL anode power supply line 69 (V TFT ), the other drain and source terminal connected to the drain electrode of the drive transistor 61, Is a switching transistor connected to the Enable line 75.
  • the pixel circuit 60 is configured as described above.
  • the switches 62 to 64 and the enable switch 65 constituting the pixel circuit 60 will be described below as n-type TFTs, but are not limited thereto.
  • the switches 62 to 64 and the enable switch 65 may be p-type TFTs. Further, in the switches 62 to 64 and the enable switch 65, an n-type TFT and a p-type TFT may be used together. Note that the voltage level described below may be reversed for the signal line connected to the gate of the p-type TFT.
  • the potential difference between the voltage V REF of the reference voltage power supply line 68 and the voltage V INI of the initialization power supply line 71 is set to a voltage larger than the maximum threshold voltage of the drive transistor 61.
  • the voltage V REF of the reference voltage power supply line 68 and the voltage V INI of the initialization power supply line 71 are set as follows so that no current flows through the EL element 66.
  • Voltage V INI ⁇ voltage V EL + (forward current threshold voltage of EL element 66), (Voltage V REF of reference voltage power supply line 68) ⁇ Voltage V EL + (Forward current threshold voltage of EL element 66) + (Threshold voltage of drive transistor 61)
  • the voltage V EL is the voltage of the EL cathode power supply line 70 as described above.
  • FIG. 3 is a flowchart showing a power-off method of the display device according to the embodiment.
  • FIG. 4 is a time chart illustrating a normal display operation of the display device according to the embodiment and an off sequence performed immediately before the power is turned off.
  • FIG. 5 is a time chart showing a detailed timing example of the off sequence in FIG.
  • the off-sequence operation (power-off method) will be described before the normal display operation.
  • the control unit 2 detects a power-off operation for the display device 1 (S20).
  • the power-off operation here is, for example, a timer for measuring the time when the user presses the power button on the remote controller, the power button on the main body of the display device 1, the time when the user sets the off timer, and the time when the user is not operating. This includes the elapse of the set time due to, and the decrease in the AC power supply voltage during a power failure.
  • the operation of the control unit 2 shifts from the normal display control to the off-sequence control by detecting the power-off operation.
  • the control unit 2 When the power-off operation is detected, the control unit 2 performs a specific process, that is, sets a voltage that suppresses electrical stress to the drive transistor 61 in the capacitive element 67 in each of the plurality of pixel circuits 60. (S30).
  • the voltage for suppressing electrical stress is specifically a voltage corresponding to the threshold voltage of the driving transistor. This is because, when a voltage corresponding to the threshold voltage is applied to the gate of the driving transistor, the electric field of the driving transistor is in a stable equilibrium state, so that electrical stress is substantially suppressed. .
  • the power supply unit 4 stops supplying power to the display panel 6, the scanning line driving circuit 3, and the data line driving circuit 5 immediately after setting the voltage (S40). As a result, the display device 1 is turned off.
  • the voltage setting in the above step S30 can be set as in steps S31 to S33, for example. That is, when a power-off operation is detected, first, the control unit 2 sets the initial voltage at which each of the capacitive elements 67 of the plurality of pixel circuits 60 is higher than the threshold voltage of the drive transistor 61 and does not cause the EL element 66 to emit light. Is held (S31). This operation is performed in the period from the rising edge of the REF signal (reference voltage power supply line 68) to the falling edge of the INI signal (Init line 74) in the off sequence of FIG. 4, and more specifically, in FIG. It is performed during a period T22 (initialization period).
  • the control unit 2 turns on the enable switch 65.
  • the drive transistor 61 to which the initial voltage higher than the threshold voltage and not causing the EL element 66 to emit light is applied to the gate is turned on (S32). This operation is conducted when the ENB signal (Enable line 75) in the off sequence in FIG. 4 rises to a high level, and more specifically, at time t3 (at the start of the power supply voltage setting period) in FIG. .
  • the voltage of the capacitive element 67 is lowered by the conduction current flowing through the drive transistor 61.
  • the drive transistor 61 is naturally turned off from the conduction state.
  • the state is changed (S33).
  • the capacitive element 67 holds a voltage corresponding to the threshold voltage of the drive transistor 61. More specifically, this operation is performed within a period T24 (power supply voltage setting period) in FIG.
  • control unit 2 turns off the enable switch 65.
  • the operation of turning off the enable switch 65 is based on the falling edge of the ENB signal (Enable line 75) in the off sequence of FIG.
  • the pixel circuit 60 individually applies a voltage corresponding to the threshold voltage of the drive transistor 61 to the capacitive element. 67 can be set. That is, a voltage corresponding to the individual threshold voltage of the drive transistor 61 in which the threshold voltage shift occurs can be set in the corresponding capacitive element 67, and variation in threshold voltage shift in the power-off state of the display device 1 is suppressed. can do.
  • 6A to 6E are explanatory diagrams showing the operation of the pixel circuit 60 in the periods T21 to T25 shown in FIG.
  • the operation of the pixel circuit 60 in the periods T21 to T25 in the off sequence in FIG. 5 is the same as that in the periods T21 to T25 in one frame in FIG.
  • a voltage corresponding to the threshold voltage of the driving transistor 61 is held in the capacitor 67 and applied to the gate.
  • Period T21 In the period T21 from time t0 to time t1 shown in FIG. 5, only the switch 64 is turned on to stabilize the potential of the node B (set the potential of the node B to the voltage V INI of the initialization power supply line 71). It is a period.
  • the scanning line driving circuit 3 sets the voltage levels of the Scan line 72, the Ref line 73, and the Enable line 75 to LOW. While maintaining, the voltage level of the Init line 74 is changed from LOW to HIGH. That is, at time t0, the switch 62, the switch 63, and the enable switch 65 remain in a non-conductive state (off state), and the switch 64 is in a conductive state (on state).
  • the potential of the node B is set to the initializing power line 71.
  • the voltage V INI can be set.
  • the capacitance of the EL element 66 increases, and the wiring time constant of the initialization power supply line 71 increases. It takes time to set the voltage at the node B to the voltage V INI of the initialization power supply line 71. Therefore, by providing the period T21 in which the switch 64 is first turned on, the potential of the node B can be reliably set by the voltage V INI of the initialization power supply line 71.
  • the target for charging and discharging the voltage V REF is the wiring time constant of the capacitive element 67 and the reference voltage power supply line 68. That is, the wiring time constants of the reference voltage power supply line 68 and the initialization power supply line 71 are substantially equal, but the capacitance of the EL element 66> capacitance element 67, and the capacitance ratio is (EL element 66) / (capacitance element). 67) is 1.3 to 9 times.
  • charging the EL element 66 (writing the voltage V INI of the initialization power supply line 71 to the potential of the node B) charges the capacitive element 67 (the voltage V REF of the reference voltage power supply line 68 is set to the potential of the node A). Takes more time than writing).
  • the load for writing the voltage V INI of the reference voltage power line 68 to the node A can be reduced by providing a period for writing the voltage V INI of the initialization power line 71 to the potential of the node B in the period T21. is there. That is, by providing the period T21, the voltage of the node A can be set to a low voltage, and the reference voltage power line 68 only needs to supply a current (voltage) for charging the pixel circuit 60. In other words, since the voltage V REF of the reference voltage power supply line 68 is not used as a voltage for charging the EL element 66, there is an advantage that the load on the reference voltage power supply line 68 is reduced.
  • the switch 64 is switched to the conductive state (ON state), and the period T21 for determining the potential of the node B is provided.
  • the total time of the period T22 after the period T21 can be shortened while reducing the power consumption of the display panel 6 and the influence of the luminance fluctuation of the display panel 6.
  • Period T22 Initialization period
  • the capacitor 67 holds the initial voltage necessary for flowing the drain current to compensate the threshold voltage of the driving transistor 61, and the source and gate of the driving transistor 61 It is the initialization period for applying to.
  • the scanning line driving circuit 3 maintains the voltage levels of the Scan line 72 and the Enable line 75 at LOW and the Init line 74.
  • the voltage level of the Ref line 73 is changed from LOW to HIGH while maintaining the voltage level of REF. That is, at time t1, the switch 62 and the enable switch 65 are in a non-conduction state (off state), and the switch 64 is in a conduction state (on state) while the switch 63 is in a conduction state (on state).
  • the potential of the node A is set to the voltage V REF of the reference voltage power supply line 68.
  • the switch 64 is conductive, the potential of the node B is set to the voltage V INI of the initialization power supply line 71. That is, the drive transistor 61 is applied with the voltage V REF of the reference voltage power line 68 and the voltage V INI of the initialization power line 71.
  • the period T22 is set to a length (time) until the potential of the node A and the node B reaches a predetermined potential.
  • the gate-source voltage of the drive transistor 61 needs to be set to an initial voltage that can secure an initial drain current necessary for performing the threshold compensation operation. That is, the initial voltage needs to be higher than the threshold voltage of the driving transistor 61 in each of the capacitor elements 67 of the plurality of pixel circuits 60 and not to cause the EL element 66 to emit light. Therefore, the potential difference between the voltage V REF of the reference voltage power supply line 68 and the voltage V INI of the initialization power supply line 71 is set to a voltage larger than the maximum threshold voltage of the drive transistor 61.
  • the voltage V REF and the voltage V INI are such that the voltage V INI ⁇ the voltage V EL + the forward current threshold voltage of the EL element 66 and the voltage V REF ⁇ the voltage V EL + EL element 66 so that no current flows through the EL element 66.
  • the forward current threshold voltage is set to the threshold voltage of the driving transistor 61.
  • Period T23 A period T23 from time t2 to time t3 shown in FIG. 5 is a period for preventing the switch 64 and the enable switch 65 from being in the conductive state at the same time.
  • the scanning line driving circuit 3 maintains the voltage levels of the Scan line 72 and the Enable line 75 at LOW, and the Ref line.
  • the voltage level of the Init line 74 is changed from HIGH to LOW while maintaining the voltage level of 73 at HIGH. That is, at time t2, the switch 62 and the enable switch 65 are in a non-conductive state (off state), the switch 63 remains in a conductive state (on state), and the switch 64 is in a non-conductive state (off state).
  • the switch 64 and the enable switch 65 are turned on at the same time without the period T23, and the enable switch 65, the drive transistor 61, Further, it is possible to prevent a through current from flowing between the EL anode power supply line 69 and the initialization power supply line 71 via the switch 64.
  • a period T24 from time t3 to time t4 in FIG. 5 is a threshold setting period for compensating for variations in the threshold voltage of the drive transistor 61 in the plurality of pixel circuits 60.
  • this is a period in which a voltage corresponding to the threshold voltage of each drive transistor 61 is set in the corresponding capacitor 67.
  • the period T21 to T25 is the same in the off sequence in FIG. 5 and the normal display in FIG. 7, but the purpose is different between the off sequence and the normal display. Therefore, the period T25 is called a threshold setting period in FIG. 7 is referred to as a threshold compensation period.
  • the purpose of the threshold setting period in FIG. 5 is to define the voltage of the capacitive element 67 after the power of the display device 1 is turned off, whereas in the normal display of FIG. 7, writing is performed in the capacitive element 67 after the period T25.
  • the difference is that the purpose is to make the voltage representing the brightness to correspond to the variation of the threshold voltage.
  • the scanning line driving circuit 3 sets the voltage level of the Scan line 72 and the Init line 74 to LOW and the voltage level of the Ref line 73 at time t3. Maintaining HIGH, the voltage level of the Enable line 75 is changed from LOW to HIGH. That is, at time t3, the switch 62 and the switch 64 are in a non-conductive state (off state), and the switch 63 is maintained in a conductive state (on state), while the enable switch 65 is in a conductive state (on state). .
  • the driving transistor 61 is the drain current supplied by the voltage V TFT of the EL anode power supply line 69, the source potential of the driving transistor 61 is changed therewith. In other words, the driving transistor 61, the source potential of the driving transistor 61 to the drain current supplied by the voltage V TFT of the EL anode power supply line 69 becomes 0 is changed.
  • the enable switch 65 when the enable switch 65 is turned on with the voltage VREF of the reference voltage power supply line 68 being input to the gate electrode of the drive transistor 61, the threshold compensation operation of the drive transistor 61 is started. Can do.
  • the potential difference between the node A and the node B is a potential difference corresponding to the threshold value of the driving transistor 61. Is held in the capacitor 67.
  • Period T25 A period T25 from time t4 to time t5 shown in FIG. 5 is a period for ending the threshold setting operation or threshold compensation operation.
  • the scanning line driving circuit 3 sets the voltage level of the Scan line 72 and the Init line 74 to LOW, and sets the voltage level of the Ref line 73 to HIGH.
  • the voltage level of the Enable line 75 is changed from HIGH to LOW. That is, at time t4, the switch 62 and the switch 64 are kept in a non-conducting state (off state), and the switch 63 is kept in a conducting state (on state), while the enable switch 65 is brought into a non-conducting state (off state).
  • each capacitor element 67 in the plurality of pixel circuits 60 holds a voltage corresponding to the threshold voltage of the corresponding drive transistor 61.
  • the power supply unit 4 controls the display panel 6 and the scanning line driving circuit 3 at any time in the period T90 after the time t5 in FIG.
  • the power supply to the data line driving circuit 5 and the like is stopped. As a result, the display device 1 is turned off.
  • the capacitor 67 holds a voltage corresponding to the threshold value of the driving transistor 61, that is, a voltage corresponding to the threshold value is applied to the gate of the driving transistor 61. Yes. In this state, the electric field of the driving transistor is in a stable equilibrium state, so that electrical stress is substantially suppressed.
  • the pixel circuits 60 individually hold voltages corresponding to the threshold voltages of the corresponding drive transistors 61 in the capacitor elements 67. That is, the corresponding capacitive element 67 holds a voltage corresponding to the individual threshold voltage of the drive transistor 61 in which the threshold voltage shift occurs. Therefore, it is possible to obtain an effect of suppressing the threshold voltage shift in the power-off state of the display device 1 and suppressing the variation of the threshold voltages of the individual drive transistors 61.
  • FIG. 7 is a time chart showing a detailed timing example of the normal display operation in FIG. 6A to 6H are explanatory diagrams showing the operation of the pixel circuit 60 in the periods T21 to T30 shown in FIG.
  • the periods T21 to T25 shown in FIG. 7 are the same as the periods T21 to T25 shown in FIG. Here, the period T26 and after will be described.
  • Period T26 In the period T26 from time t5 to time t6 shown in FIG. 7, the data signal voltage supplied via the data line 76 and the voltage V of the reference voltage power supply line 68 are set by turning off the switch 63. This is a period for preventing REF from being applied to the node A at the same time.
  • the scanning line driving circuit 3 maintains the voltage levels of the scan line 72, the init line 74, and the enable line 75 at LOW.
  • the voltage level of the Ref line 73 is changed from HIGH to LOW. That is, at time t5, the switch 62, the switch 64, and the enable switch 65 remain in a non-conduction state (off state), and the switch 63 is in a non-conduction state (off state).
  • the switch 63 is further turned off by the operation of the Ref line 73, and the switch 62 and the switch 63 are supplied from the switch 62 through the Data line 76 by providing the period T26 in which the switch 62 and the switch 63 are turned off.
  • the data signal voltage (video signal voltage) and the voltage V REF of the reference voltage power line 68 are prevented from being applied to the node A at the same time.
  • the enable switch 65 connected to the Enable line 75 is connected to the drain side of the drive transistor 61 as shown in FIG. 6F (FIG. 2).
  • the enable switch 65 is formed of an n-type transistor, the ON resistance of the enable switch 65 tends to be high, and the voltage drop due to the ON resistance affects the power consumption of the display panel 6. Therefore, the on-resistance of the enable switch 65 is lowered as much as possible.
  • a method of decreasing the on-resistance by increasing the channel size of the enable switch 65 or increasing the on-control voltage of the enable line 75 is known. 75 will cause the fall time to be longer.
  • the period T25 during which the Enable line 75 falls before the Ref line 73 the period during which the voltage at the node A becomes unstable can be shortened. Time can be shortened.
  • Period T27 Write period
  • a video signal voltage (data signal voltage) corresponding to the display gradation is captured from the Data line 76 to the pixel circuit 60 via the switch 62 and is stored in the capacitor 67. It is a writing period for writing.
  • the scanning line driving circuit 3 maintains the voltage levels of the Init line 74, the Ref line 73, and the Enable line 75 at LOW at time t6. Meanwhile, the voltage level of the scan line 72 is changed from LOW to HIGH. That is, at time t6, the switch 63, the switch 64, and the enable switch 65 are maintained in the non-conductive state (off state), while the switch 62 is in the conductive state (on state).
  • the voltage difference between the video signal voltage and the voltage V REF of the reference voltage power supply line 68 is set in the capacitive element 67 (EL element 66). Capacity) / (capacitance of EL element 66 + capacitance element 67) and stored (held). Since the enable switch 65 is in a non-conduction state, the drive transistor 61 does not pass a drain current. Therefore, the potential of the node B does not change greatly during the period T27.
  • the period for writing video signals to the pixel circuits 60 (horizontal scanning period) is shortened.
  • the scan line 72 wiring time constant also increases, so that it becomes difficult to write a predetermined gradation voltage in the pixel circuit 60 as the horizontal scanning period is shortened.
  • the time for which the switch 62 is turned on (period T27) is increased.
  • the scan line 72 completes rising before a predetermined video signal (data signal voltage) is input to the data line 76, and the switch 62 Is in a conductive state (on state). This is because the node B potential fluctuation does not occur greatly in the period T27.
  • the voltage corresponding to the data signal voltage (video signal voltage) and the threshold voltage of the driving transistor 61 is stored (held) in the capacitor 67.
  • Period T28 A period T28 from time t7 to time t8 shown in FIG. 7 is a period for surely turning off the switch 62.
  • the scanning line driving circuit 3 maintains the voltage levels of the Ref line 73, the Init line 74, and the Enable line 75 at LOW at time t7.
  • the voltage level of the scan line 72 is changed from HIGH to LOW. That is, at time t7, the switch 63, the switch 64, and the enable switch 65 remain in a non-conduction state (off state), and the switch 62 is in a non-conduction state (off state).
  • the switch 62 can be surely turned off (off state) before the enable switch 65 is turned on (on state).
  • the enable switch 65 and the switch 62 are simultaneously turned on (on state) without providing the period T ⁇ b> 28, the potential of the node B rises due to the drain current of the drive transistor 61, while the potential of the node A Since this becomes a data signal voltage, the voltage between the source and gate of the driving transistor 61 becomes small. In this case, there is a problem that light is emitted with a luminance lower than the desired luminance. In order to prevent this, in the present embodiment, after the period T28 is provided to ensure that the switch 62 is non-conductive, the enable switch 65 is turned on in the subsequent period T29.
  • Period T29 Light emission period
  • the scanning line driving circuit 3 changes the voltage level of the Enable line 75 from LOW to HIGH while maintaining the voltage levels of the Scan line 72, the Ref line 73, and the Init line 74 at LOW. . That is, at time t8, the switch 62, the switch 63, and the switch 64 are maintained in a non-conduction state (off state), while the enable switch 65 is in a conduction state (on state).
  • Period T30 A period T30 from time t9 to time t0 shown in FIG. 7 is a period for setting all the switches in a non-conductive state and changing the potentials of the nodes A and B to a voltage close to the voltage required in the period T21.
  • the scanning line driving circuit 3 changes the voltage level of the Enable line 75 from HIGH to LOW while maintaining the voltage levels of the Scan line 72, the Ref line 73, and the Init line 74 at LOW. Let That is, at time t9, the switch 62, the switch 63, and the switch 64 remain in a non-conduction state (off state), and the enable switch 65 is further in a non-conduction state (off state).
  • the potentials of the node A and the node B are set to voltages necessary for the next period T21 without charging / discharging the current by the power supply line. It can be changed to a close voltage.
  • the pixel circuit 60 performs normal display by the sequence as described above.
  • the operation from period T21 to T25 in FIG. 7 (up to the threshold voltage compensation operation) in this normal display is the same as the operation from period T21 to T25 in FIG. 5 (up to the threshold voltage setting operation) in the off sequence.
  • a voltage corresponding to the threshold voltage of the drive transistor 61 is set to 67.
  • the EL element 66 is caused to emit light with a light emission amount corresponding to the data signal voltage (video signal voltage). be able to.
  • the electrical stress of the drive transistor 61 after the power is turned off can be suppressed.
  • the operations in the periods T21 to T25 in FIG. 7 are basically line-sequential operations performed sequentially for each display line of the display panel.
  • the operations in the periods T21 to T25 in FIG. 5 may be line-sequential operations, or may be a batch setting operation in which all display lines of the display panel are collectively performed simultaneously. In this collective setting, a voltage corresponding to the threshold voltage of the drive transistor 61 is simultaneously set in the capacitive element 67 in each of the plurality of pixel circuits 60 of all display lines.
  • the off-sequence period in FIG. 5 may be the same as or different from the one-frame period in FIG.
  • the operation of collectively setting the off sequence in FIG. 5 is more affected by the delay due to the stray capacitance of the wiring than the line sequential operation, but the off sequence period is longer than the total time of all line sequential pixel lines. Can be shortened.
  • one aspect of the method for terminating a display device is a method for powering off a display device including a display panel having a plurality of pixel circuits arranged in a matrix, and the plurality of pixel circuits Each includes a light emitting element that emits light with luminance according to the amount of current supplied, a driving transistor that supplies current to the light emitting element, and a capacitor element that is connected to the gate of the driving transistor and holds a voltage representing luminance.
  • the method for powering off the display device includes a step of detecting a power-off operation for the display device, and when the power-off operation is detected, the capacitive element in each of the plurality of pixel circuits includes: A step of setting a voltage for suppressing electrical stress on the driving transistor, and a step of stopping the power supply to the display panel immediately after the setting of the voltage. Has the door, in the step of setting said voltage to said capacitive element in each of the plurality of pixel circuits, sets a voltage corresponding to the threshold voltage of the driving transistor.
  • the threshold voltage shift of the drive transistor during the period when the power supply of the display device is off. That is, the threshold voltage shift can be suppressed by suppressing the electrical stress applied to the driving transistor while the power is off.
  • each of the capacitor elements of the plurality of pixel circuits is allowed to hold an initial voltage that is higher than a threshold voltage of the driving transistor and does not cause the light emitting element to emit light, and
  • the drive transistor is made conductive, the voltage of the capacitive element is lowered by a conduction current flowing through the conductive drive transistor, and the drive transistor is made non-conductive by a voltage drop of the capacitive element, and the voltage corresponding to the threshold voltage is The voltage when the driving transistor is turned off may be used.
  • a voltage corresponding to a threshold voltage of the driving transistor may be simultaneously set in the capacitive element in each of the plurality of pixel circuits.
  • the time until the power supply is stopped can be shortened because the capacitive elements of all the pixel circuits are collectively set.
  • One embodiment of the display device is a display device including a display panel having a plurality of pixel circuits arranged in a matrix, and each of the plurality of pixel circuits is in accordance with a supplied amount of current.
  • a light emitting element that emits light
  • a driving transistor that supplies current to the light emitting element
  • a capacitor element that is connected to a gate of the driving transistor and holds a voltage representing luminance.
  • a control unit configured to set a voltage for suppressing electrical stress on the drive transistor in each of the plurality of pixel circuits when detected, and the display panel immediately after the setting of the voltage by the control unit
  • a power supply unit that stops power supply to the drive transistor, and the control unit uses the drive transistor as the voltage to suppress electrical stress on the drive transistor. Setting a voltage corresponding to the threshold voltage of Njisuta.
  • FIG. 8 is a diagram illustrating a circuit example of a display pixel in a modification of the embodiment.
  • the pixel circuit in FIG. 8 includes a drive transistor 61, a switch 62, an EL element 66, and a capacitor element 67, and has a simpler configuration than the pixel circuit shown in FIG.
  • the drive transistor 61 shown in the figure is not an n-type TFT but a p-type TFT, and its drain is connected to a power supply line having a voltage V1.
  • One electrode of the capacitive element 67 is connected to the power supply line of the voltage V2.
  • the voltage V1 may be the same as the voltage V2.
  • One of the source and the drain of the switch 62 is connected to the Data line 76, and the other of the source and the drain is connected to the other electrode of the capacitor 67.
  • the gate of the switch 62 is connected to the Scan line 72.
  • the potential of the data line 76 is set to (voltage V2) ⁇ (threshold voltage of the driving transistor 61), and then the scan line 72 is set to high level (that is, the switch 62 is turned on). ).
  • the capacitor 67 holds a voltage corresponding to the threshold voltage of the drive transistor 61.
  • the held voltage is applied to the gate of the drive transistor 61.
  • the power supply unit 4 stops the power supply to the display panel 6.
  • the pixel circuit 60 is not limited to the circuit example of FIG. 2 but may be the circuit example of FIG.
  • a circuit configuration in which a switch is added between the power supply line of the voltage V1 and the drive transistor 61 and the Enable line 75 is connected to the gate of the circuit example of FIG.
  • a circuit configuration in which a switch is added between the power supply line of the voltage V2 and the driving transistor 61 and the Ref line 73 is connected to the gate of the circuit example of FIG.
  • a circuit configuration in which the initialization power supply line 71 is connected to the anode of the EL element 66 via a switch and the Init line 74 is connected to the gate of the switch may be employed.
  • the driving transistor 61 may be n-type or p-type.
  • FIGS. 1 The configurations of the display device and the pixel circuit in this embodiment are the same as those in FIGS. Also, the power-off method and the time chart in this embodiment are the same at the levels of FIGS.
  • the display device 1 is compatible with a so-called 4k television and has effective pixels of horizontal 3840 pixels ⁇ vertical 2160 pixels or more.
  • FIG. 9 is a time chart showing a detailed timing example of the normal display operation in another embodiment.
  • one frame period that is, the period 1V of the vertical synchronization signal
  • a 2250 horizontal period that is, 2250 times the period of the horizontal synchronization signal.
  • FIG. 9 is the same as FIG. 7 in that the initialization period, the threshold voltage compensation period, the writing period, and the light emission period are performed in this order, but the drive timing is partially different.
  • different points will be mainly described.
  • the Ref line 73 changes from the low level to the high level. This rise causes the EL element 66 to emit no light.
  • the non-light emitting period of the EL element 66 can be adjusted by adjusting the width of the period T11.
  • the Init line 74 changes from the low level to the high level. With this rise, the initialization period starts.
  • Period T12 is an initialization period.
  • the initialization period a period for sufficiently discharging the parasitic capacitance of the node B (capacitance of the EL element 66) to the Init line 74 is provided.
  • the initialization period is also a period for discharging the parasitic capacitance at the node A to determine the potential. This period is determined by a trade-off between charging the parasitic capacitance and the current flowing through the driving transistor 61.
  • the initial voltage necessary for flowing the drain current to compensate the threshold voltage of the driving transistor 61 is held in the capacitor 67.
  • the Init line 74 transitions from the high level to the low level, and the threshold voltage compensation period starts.
  • the period T14 is a threshold voltage compensation period similar to the period T24 in FIG.
  • the switch 63 due to the fall of the Ref line 73 changes from the on state to the off state, and the threshold voltage compensation period ends.
  • the potential difference between the node A and the node B (the gate-source voltage of the driving transistor 61) is a potential difference corresponding to the threshold value of the driving transistor 61, and this voltage is held in the capacitor 67.
  • the period T15 is a period for determining the gate potential in the row because the gate potential of the driving transistor 61 fluctuates when the switch 63 changes from the on state to the off state at time t04. This period is called a REF transition period.
  • the Enable line 75 changes from the high level to the low level, the enable switch 65 is turned off, and the current supply to the drive transistor 61 is stopped.
  • the period T16 is a period for making the potential of the EL anode power supply line 69 (VTFT) the same in all the pixels in the row after the enable switch 65 is turned off.
  • the period T17 is a writing period, and is different from FIG. 7 in that the falling edge of the scan line 72 is overdriven. That is, at time t07, the potential is lowered to a potential lower than the normal low level at the fall of the pulse. This is because the pulse of the scan line 72 is actually a waveform that is considerably reduced, so that the fall time is shortened and the writing to the capacitive element 67 is determined early.
  • Period T18 is an overdrive period.
  • the period T19 is a period for determining the gate potential in the row because the gate potential of the driving transistor 61 changes when the switch 62 changes from the on state to the off state at time t07. This period is called an SCN transition period.
  • the Enable line 75 changes from the low level to the high level. This starts the light emission period.
  • Period T20 is a light emission period. This period is about 95% of one frame period (2250H), for example. That is, light can be emitted during a period of about 95% of one frame period.
  • the example of the normal display driving timing shown in FIG. 9 is suitable for a display device having a large number of pixels such as a 4k television, and can emit light for most (about 95%) of one frame period.
  • FIG. 10 is a time chart showing a detailed timing example of the off sequence in another embodiment.
  • FIG. 10 is the same as FIG. 5 in that the initialization period and the threshold voltage setting period are performed in this order, but part of the drive timing is different.
  • the period T11 to the period T15 shown in FIG. 10 are the same as the period T11 to the period T15 shown in FIG. Here, a description will be given after the period T15.
  • each capacitive element 67 in the plurality of pixel circuits 60 holds a voltage corresponding to the threshold voltage of the corresponding driving transistor 61. Therefore, the voltage corresponding to the threshold voltage held by the capacitive element 67 is maintained even after the off sequence is finished and the power supply of the display device 1 is turned off. That is, when the display device 1 is powered off, a voltage corresponding to the threshold is applied to the gate of the drive transistor 61. In this state, the electric field of the driving transistor is in a stable equilibrium state, so that electrical stress is substantially suppressed.
  • the data line 76 may be don't care (that is, an arbitrary voltage) during the off sequence period.
  • the data line driving circuit 5 may operate in the same manner in the normal operation even in the off sequence, and in this case, the displayed data is output if it is not the off sequence at time t06. Of course, this data is not reflected in the display in the off sequence and is ignored.
  • the material of the semiconductor layer of the driving transistor and the switching transistor used in the light-emitting pixel of the present disclosure is not particularly limited, but an oxide semiconductor material such as IGZO (In—Ga—Zn—O) can be employed, for example.
  • IGZO In—Ga—Zn—O
  • a transistor including a semiconductor layer made of an oxide semiconductor such as IGZO has little leakage current.
  • the threshold voltage can be positive, so that leakage current from the gate of the driving transistor can be suppressed.
  • an organic EL element is used as the light emitting element.
  • any light emitting element can be used as long as the light emitting element changes in light emission amount according to current.
  • the above-described display device such as the organic EL display device can be used as a flat panel display, and can be applied to all electronic devices having a display device such as a television set, a personal computer, and a mobile phone.
  • the present disclosure can be used for a display device, particularly for a display device such as a television set.

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Abstract

　表示装置の電源断方法は、表示装置に対する電源オフ操作を検出するステップＳ２０と、前記電源オフ操作が検出されたとき、複数の画素回路のそれぞれにおける容量素子に、駆動トランジスタへの電気的ストレスを抑制する電圧を設定するステップＳ３０と、前記電圧の設定直後に表示パネルへの電力供給を止めるステップＳ４０とを有する。

Description

表示装置の電源断方法および表示装置
　本開示は、表示装置の電源断方法および表示装置に関し、特に電流に応じて発光する発光素子を用いた表示装置の電源断方法および表示装置に関する。
　近年、液晶ディスプレイに代わる次世代のフラットパネルディスプレイの一つとして、有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）を利用した有機ＥＬディスプレイが注目されている。有機ＥＬディスプレイ等のアクティブマトリクス方式の表示装置には、駆動トランジスタとして薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）が用いられている。
特開２００９－１０４１０４号公報
　薄膜トランジスタに関して特許文献１は経時的な特性シフトが生じることを開示している。酸化物薄膜トランジスタでは、通電などの電気的ストレスにより、閾値電圧（オフ・オンの移行時のゲート・ソース間電圧）がシフトする傾向がある。そして、閾値電圧の経時的なシフトは、有機ＥＬ発光素子への供給電流量変動の原因となるため、表示装置の輝度制御に影響し、表示品質を悪化させてしまうという問題が生じる。
　本開示は、上述の課題に鑑みてなされたものであり、駆動トランジスタの閾値電圧シフトを抑制する表示装置の電源断方法および表示装置を提供する。
　上記の課題に鑑みて、本開示における表示装置の電源断方法は、行列状に配置された複数の画素回路を有する表示パネルを備える表示装置の電源断方法である。ここで、複数の画素回路のそれぞれは、供給される電流量に応じた輝度で発光する発光素子と、発光素子に電流を供給する駆動トランジスタと、駆動トランジスタのゲートに接続され輝度を表す電圧を保持する容量素子とを有している。上記の表示装置の電源断方法は、表示装置に対する電源オフ操作を検出するステップと、電源オフ操作が検出されたとき、複数の画素回路のそれぞれにおける容量素子に、駆動トランジスタへの電気的ストレスを抑制する電圧を設定するステップと、電圧の設定直後に前記表示パネルへの電力供給を止めるステップとを有し、前記電圧を設定するステップにおいて、前記複数の画素回路のそれぞれにおける前記容量素子に、前記駆動トランジスタの閾値電圧に相当する電圧を設定する。
　また、本開示における表示装置は、行列状に配置された複数の画素回路を有する表示パネルを備える表示装置であって、複数の画素回路のそれぞれは、供給される電流量に応じて発光する発光素子と、発光素子に電流を供給する駆動トランジスタと、駆動トランジスタのゲートに接続され輝度を表す電圧を保持する容量素子とを有し、表示装置は、電源オフ操作が検出されたとき、複数の画素回路のそれぞれにおける容量素子に、駆動トランジスタへの電気的ストレスを抑制する電圧を設定する制御部と、制御部による電圧の設定直後に表示パネルへの電力供給を止める電源部とを備え、前記制御部は、前記駆動トランジスタへの電気的ストレスを抑制する前記電圧として、前記駆動トランジスタの閾値電圧に相当する電圧を設定する。
　本開示における表示装置の電源断方法および表示装置によれば、表示装置の電源がオフの期間における駆動トランジスタの閾値電圧シフトを抑制することができる。
図１は、実施の形態に係る表示装置の構成例を示すブロック図である。 図２は、実施の形態に係る図１中の表示パネルに二次元状に配置される画素回路の構成例を示す回路図である。 図３は、実施の形態に係る表示装置の電源断方法を示すフローチャートである。 図４は、実施の形態に係る表示装置の通常表示の動作と、電源断の直前に行われるオフシーケンスとを示すタイムチャートである。 図５は、図４中のオフシーケンスの詳細なタイミング例を示すタイムチャートである。 図６Ａは、図５及び図７の期間Ｔ２１における画素回路の動作を示す説明図である。 図６Ｂは、図５及び図７の期間Ｔ２２における画素回路の動作を示す説明図である。 図６Ｃは、図５及び図７の期間Ｔ２３における画素回路の動作を示す説明図である。 図６Ｄは、図５及び図７の期間Ｔ２４における画素回路の動作を示す説明図である。 図６Ｅは、図５及び図７の期間Ｔ２５における画素回路の動作を示す説明図である。 図６Ｆは、図７の期間Ｔ２６における画素回路の動作を示す説明図である。 図６Ｇは、図７の期間Ｔ２７における画素回路の動作を示す説明図である。 図６Ｈは、図７の期間Ｔ２８における画素回路の動作を示す説明図である。 図７は、図４中の通常表示動作の詳細なタイミング例を示すタイムチャートである。 図８は、実施の形態の変形例における表示画素の回路例を示す図である。 図９は、他の実施の形態における通常表示動作の詳細なタイミング例を示すタイムチャートである。 図１０は、他の実施の形態におけるオフシーケンスの詳細なタイミング例を示すタイムチャートである。
　（本開示の基礎となる知見）
　以下、本開示の詳細を説明する前に、本開示の基礎となる知見について説明する。
　通常、薄膜トランジスタは、電子の移動度が高く、アクティブマトリクス方式の表示装置の画素内において駆動トランジスタとして用いられている。表示装置の各画素は、輝度を表す電圧を保持する容量素子を備え、この容量素子は移動トランジスタのゲートに接続される。駆動トランジスタのゲートに輝度を表す電圧を印加することにより、駆動トランジスタは、輝度値に対応する電流を有機ＥＬ素子（発光素子）に供給する。供給された電流により発光素子は、電流値に応じた発光量で発光する。
　このような駆動トランジスタとして用いられる酸化物薄膜トランジスタはオフ時のリーク電流が極めて小さく、リーク電流の大きさがｐＡオーダーであるという長所がある。
　リーク電流が極めて小さいことに関して本願発明者は以下の課題を見出している。すなわち、リーク電流が極めて小さいがために、表示装置の電源がオフになっても、各画素内部では電源オフ直前での輝度を表す電圧が数日間にわたって保持され、その電圧が駆動トランジスタに印加されることがある。その結果、表示装置の電源がオフであるにもかかわらず、駆動トランジスタに電気的ストレスが数日間かかり、閾値電圧シフトを生じさせる。
　このように、有機ＥＬ表示装置の電源がオフの期間であっても、駆動トランジスタの閾値電圧がシフトするという問題がある。閾値電圧シフトは酸化物薄膜トランジスタの種類によって異なるが、例えば、ゲート・ソース間にプラスのバイアスストレスが大きいほど閾値電圧シフトがプラス側に大きく現れる。
　電源オフ直前の表示パターンに応じて異なる閾値電圧シフトが発生してしまうため、異なる画素間の閾値電圧シフト量のばらつきが不均一になりあるいは拡大し、画質を劣化させる。
　このような知見に基づいて本開示に係る表示装置の電源断方法は、表示装置に対する電源オフ操作が検出されたとき、駆動トランジスタへの電気的ストレスを抑制する電圧を設定し、この電圧の設定直後に前記表示パネルへの電力供給を止めるようにしている。ここで、電気的ストレスを抑圧する電圧というのは、具体的には駆動トランジスタの閾値電圧に相当する電圧である。駆動トランジスタのゲートに閾値電圧に相当する電圧が印加された状態では、駆動トランジスタの電界が安定的な平衡状態になるので、実質的に電気的ストレスを抑制することができる。加えて、画素間における駆動トランジスタの閾値電圧シフトのばらつきも抑制することができる。
　これにより、表示装置が電源オフである期間では駆動トランジスタへの電気的ストレスが抑圧されているので、駆動トランジスタの閾値電圧シフトを抑制することができる。
　以下、実施の形態について、図面を参照しながら具体的に説明する。
　なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する趣旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　（実施の形態）
　以下、本開示における表示装置の電源断方法および表示装置について図面を参照しながら説明する。
　［１－１．表示装置の構成］
　本実施の形態において、本開示の一態様に係る表示装置の発光素子として有機ＥＬ素子を用いる場合について、図１および図２を用いて説明する。
　図１は、実施の形態に係る表示装置の構成例を示すブロック図である。図２は、図１中の表示パネルに二次元状に配置される画素回路の構成例を示す回路図である。
　図１に示す表示装置１は、制御部２と、走査線駆動回路３と、電源部４と、データ線駆動回路５と、表示パネル６とを備える。
　表示パネル６は、例えば有機ＥＬパネルである。また、表示パネル６は、少なくとも、互いに平行に配置されたＮ（例えばＮ＝１０８０）本の走査線と、Ｎ本の点灯制御線、直交して配置されたＭ本のソース信号線を有する。さらに、表示パネル６は、ソース信号線と走査線との各交点に、薄膜トランジスタおよびＥＬ素子から構成される画素回路を有する。以下、同一の走査線に対応して配置された画素回路を、適宜、「表示ライン」という。すなわち、表示パネル６は、Ｍ個のＥＬ素子を有する表示ラインをＮ本並べた構成となっている。
　制御部２は、表示装置の電源がオンであるときの通常表示における１フレーム毎の動作の制御と、電源オフ操作が検出されたときのオフシーケンスの動作の制御とを行う。本開示における特徴的な動作として、表示装置に対する電源オフ操作が検出されたとき、制御部２は、通常表示の動作からオフシーケンス動作に制御を移行する。オフシーケンスでは、制御部２は、各画素回路内の駆動トランジスタへの電気的ストレスを抑制する電圧を設定し、この電圧の設定直後に表示パネル６への電力供給を止めるように電源部４を制御する。
　また、通常表示において、制御部２は、表示データ信号に基づいてデータ線駆動回路５を制御するための第１制御信号を生成し、生成した第１制御信号をデータ線駆動回路５へ出力する。また、制御部２は、入力される同期信号に基づいて走査線駆動回路３を制御するための第２制御信号を生成し、生成した第２制御信号を走査線駆動回路３へ出力する。
　ここで、表示データ信号は、映像信号、垂直同期信号、および水平同期信号を含む表示データを示す信号である。映像信号は、フレームごとに階調情報である各画素値を指定する信号である。垂直同期信号は、画面に対する垂直方向の処理のタイミングについて同期を取るための信号であり、ここでは、フレームごとの処理タイミングの基準となる信号である。水平同期信号は、画面に対する水平方向の処理のタイミングについて同期を取るための信号であり、ここでは、表示ラインごとの処理タイミングの基準となる信号である。
　また、第１制御信号は、映像信号および水平同期信号を含む。第２制御信号は、垂直同期信号および水平同期信号を含む。
　電源部４は、制御部２、走査線駆動回路３、表示パネル６の各部に電力を供給するとともに、表示パネル６に各種電圧を供給する。ここでいう各種電圧は、図２に示す画素回路例では、ＶＩＮＩ、ＶＲＥＦ、ＶＴＦＴ、ＶＥＬであり、それぞれ初期化電源線７１、基準電圧電源線６８、ＥＬアノード電源線６９、ＥＬカソード電源線７０を介して各画素回路に供給される。
　データ線駆動回路５は、制御部２で生成された第１制御信号に基づいて、表示パネル６のソース信号線（図２ではＤａｔａ線７６）を駆動する。より具体的には、データ線駆動回路５は、映像信号および水平同期信号に基づいて、各画素回路にソース信号を出力する。
　走査線駆動回路３は、制御部２で生成された第２制御信号に基づいて、表示パネル６の走査線を駆動する。より具体的には、走査線駆動回路３は、垂直同期信号および水平同期信号に基づいて、各画素回路に走査信号、ＲＥＦ信号、イネーブル信号、ｉｎｉｔ信号を、少なくとも表示ライン単位で出力する。これらの走査信号、ＲＥＦ信号、イネーブル信号、ｉｎｉｔ信号は、図２に示す画素回路例では、Ｓｃａｎ線７２、Ｒｅｆ線７３、Ｅｎａｂｌｅ線７５、Ｉｎｉｔ線７４に出力され、接続先のスイッチのオンおよびオフを制御するために用いられる。
　以上のように、表示装置１は構成される。
　なお、表示装置１は、例えば、図示しないが、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、制御プログラムを格納したＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）などの記憶媒体、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などの作業用メモリ、および通信回路を有するとしてもよい。例えば、表示データ信号Ｓ１は、例えば、ＣＰＵが制御プログラムを実行することにより生成される。
　続いて図２に示す画素回路例の構成について説明する。
　図２に示す画素回路６０は、表示パネル６が有する一画素であり、Ｄａｔａ線７６（データ線）を介して供給されたデータ信号（データ信号電圧）に応じた発光量で発光する機能を有する。
　画素回路６０は、表示画素（発光画素）の一例であり、行列状に配置されている。画素回路６０は、駆動トランジスタ６１と、スイッチ６２と、スイッチ６３と、スイッチ６４と、イネーブルスイッチ６５と、ＥＬ素子６６と、容量素子６７と、を備えている。また、画素回路６０には、Ｄａｔａ線７６（データ線）と、基準電圧電源線６８（ＶＲＥＦ）と、ＥＬアノード電源線６９（ＶＴＦＴ）と、ＥＬカソード電源線７０（ＶＥＬ）と、初期化電源線７１（ＶＩＮＩ）とを備える。
　ここで、Ｄａｔａ線７６は、データ信号電圧を供給するための信号線（ソース信号線）の一例である。
　基準電圧電源線６８（ＶＲＥＦ）は、容量素子６７の第１電極の電圧値を規定する基準電圧ＶＲＥＦを供給する電源線である。ＥＬアノード電源線６９（ＶＴＦＴ）は、駆動トランジスタ６１のドレイン電極の電位を決定するための高電圧側電源線である。ＥＬカソード電源線７０（ＶＥＬ）は、ＥＬ素子６６の第２電極（カソード）に接続された低電圧側電源線である。初期化電源線７１（ＶＩＮＩ）は、駆動トランジスタ６１のソースゲート間の電圧すなわち容量素子６７の電圧を初期化するための電源線である。
　ＥＬ素子６６は、発光素子の一例であり、行列状に配置される。ＥＬ素子６６は、駆動電流が流されて発光する発光期間と、駆動電流が流されず発光しない非発光期間とを有する。具体的には、ＥＬ素子６６は、駆動トランジスタ６１から供給される電流量に応じた発光量で発光する。ＥＬ素子６６は、例えば有機ＥＬ素子である。ＥＬ素子６６は、カソード（第２電極）が、ＥＬカソード電源線７０に接続され、アノード（第１電極）が、駆動トランジスタ６１のソース（ソース電極）に接続されている。ここで、ＥＬカソード電源線７０に供給されている電圧はＶＥＬであり、例えば０（ｖ）である。
　駆動トランジスタ６１は、ＥＬ素子６６への電流の供給量を制御する電圧駆動の駆動素子であり、ＥＬ素子６６に電流（駆動電流）を流すことでＥＬ素子６６を発光させる。具体的には、駆動トランジスタ６１は、ゲート電極が容量素子６７の第１電極に接続され、ソース電極が容量素子６７の第２電極およびＥＬ素子６６のアノードに接続されている。
　駆動トランジスタ６１は、スイッチ６３がオフ状態（非導通状態）にされて基準電圧電源線６８と容量素子６７の第１電極とが非導通で、かつ、イネーブルスイッチ６５がオン状態（導通状態）にされてＥＬアノード電源線６９とドレイン電極と導通した場合に、当該データ信号電圧に応じた電流である駆動電流をＥＬ素子６６に流すことにより、ＥＬ素子６６を発光させる。ここで、ＥＬアノード電源線６９に供給されている電圧はＶＴＦＴであり、例えば２０Ｖである。これにより、駆動トランジスタ６１は、ゲート電極に供給されたデータ信号電圧（データ信号）を、そのデータ信号電圧（データ信号）に対応した信号電流に変換し、変換された信号電流をＥＬ素子６６に供給する。
　また、駆動トランジスタ６１は、スイッチ６３がオフ状態（非導通状態）にされて基準電圧電源線６８と容量素子６７の第１電極とが非導通で、かつ、イネーブルスイッチ６５がオフ状態（非導通状態）にされてＥＬアノード電源線６９とドレイン電極とが非導通である場合に、駆動電流をＥＬ素子６６に流さないことでＥＬ素子６６を発光させない。
　さらに、駆動トランジスタ６１の閾値電圧は、経時的な閾値電圧シフトによって画素回路毎にばらつくことがある。このばらつきによる影響は、閾値電圧補償動作および閾値設定動作によって抑制することができる。この閾値補償動作および閾値設定動作を、簡単に説明すると、画素回路のそれぞれにおける容量素子６７に、対応する駆動トランジスタ６１の閾値電圧に相当する電圧を設定する動作である。この動作の詳細については後述する。
　容量素子６７は、電圧を保持するための蓄積容量の一例であり、駆動トランジスタ６１の流す電流量を決める電圧を保持する。具体的には、容量素子６７の第２電極（節点Ｂ側の電極）は、駆動トランジスタ６１のソース（ＥＬカソード電源線７０側）とＥＬ素子６６のアノード（第１電極）との間に接続されている。容量素子６７の第１電極（節点Ａ側の電極）は、駆動トランジスタ６１のゲートに接続されている。また、容量素子６７の第１電極は、基準電圧電源線６８（ＶＲＥＦ）とスイッチ６３を介して接続されている。
　スイッチ６２は、データ信号電圧を供給するためのＤａｔａ線７６（信号線）と容量素子６７の第１電極との導通および非導通を切り換える。具体的には、スイッチ６２は、ドレインおよびソースの一方の端子がＤａｔａ線７６に接続され、ドレインおよびソースの他方の端子が容量素子６７の第１電極に接続され、ゲートが走査線であるＳｃａｎ線７２に接続されているスイッチングトランジスタである。換言すると、スイッチ６２は、Ｄａｔａ線７６を介して供給された映像信号電圧（映像信号）に応じたデータ信号電圧（データ信号）を容量素子６７に書き込むための機能を有する。
　スイッチ６３は、基準電圧ＶＲＥＦを供給する基準電圧電源線６８と容量素子６７の第１電極との導通および非導通を切り換える。具体的には、スイッチ６３は、ドレインおよびソースの一方の端子が基準電圧電源線６８（ＶＲＥＦ）に接続され、ドレインおよびソースの他方の端子が容量素子６７の第１電極に接続され、ゲートがＲｅｆ線７３に接続されているスイッチングトランジスタである。換言すると、スイッチ６３は、容量素子６７の第１電極（駆動トランジスタ６１のゲート）に対して基準電圧（ＶＲＥＦ）を与える機能を有する。
　スイッチ６４は、容量素子６７の第２電極と初期化電源線７１との導通および非導通を切り換える。具体的には、スイッチ６４は、ドレインおよびソースの一方の端子が初期化電源線７１（ＶＩＮＩ）に接続され、ドレインおよびソースの他方の端子が容量素子６７の第２電極に接続され、ゲートがＩｎｉｔ線７４に接続されているスイッチングトランジスタである。換言すると、スイッチ６４は、容量素子６７の第２電極（駆動トランジスタ６１のソース）に対して初期化電圧（ＶＩＮＩ）を与える機能を有する。
　イネーブルスイッチ６５は、ＥＬアノード電源線６９と駆動トランジスタ６１のドレイン電極との導通および非導通を切り換える。具体的には、イネーブルスイッチ６５は、ドレインおよびソースの一方の端子がＥＬアノード電源線６９（ＶＴＦＴ）に接続され、ドレインおよびソースの他方の端子が駆動トランジスタ６１のドレイン電極に接続され、ゲートがＥｎａｂｌｅ線７５に接続されているスイッチングトランジスタである。
　以上のように画素回路６０は構成されている。
　なお、画素回路６０を構成するスイッチ６２～スイッチ６４とイネーブルスイッチ６５とはｎ型ＴＦＴとして、以下では説明を行うが、それに限られない。スイッチ６２～スイッチ６４とイネーブルスイッチ６５とは、ｐ型ＴＦＴであってもよい。また、スイッチ６２～スイッチ６４とイネーブルスイッチ６５とにおいて、ｎ型ＴＦＴとｐ型ＴＦＴとが混在して用いられてもよい。なお、ｐ型ＴＦＴのゲートに接続された信号線については以下で説明する電圧レベルを逆転させればよい。
　また、基準電圧電源線６８の電圧ＶＲＥＦと初期化電源線７１の電圧ＶＩＮＩとの電位差は駆動トランジスタ６１の最大閾値電圧よりも大きな電圧に設定される。
　また、基準電圧電源線６８の電圧ＶＲＥＦ及び初期化電源線７１の電圧ＶＩＮＩは、ＥＬ素子６６に電流が流れないように、次のように設定されている。
　電圧ＶＩＮＩ＜電圧ＶＥＬ＋（ＥＬ素子６６の順方向電流閾値電圧）、
　（基準電圧電源線６８の電圧ＶＲＥＦ）＜電圧ＶＥＬ＋（ＥＬ素子６６の順方向電流閾値電圧）＋（駆動トランジスタ６１の閾値電圧）
　ここで、電圧ＶＥＬは、上述したように、ＥＬカソード電源線７０の電圧である。
　［１－２．表示装置の動作］
　次に、図１および図２に示した表示装置の構成例における動作について図３および図４を用いて説明する。
　図３は、実施の形態に係る表示装置の電源断方法を示すフローチャートである。図４は、実施の形態に係る表示装置の通常表示の動作と、電源断の直前に行われるオフシーケンスとを示すタイムチャートである。また、図５は、図４中のオフシーケンスの詳細なタイミング例を示すタイムチャートである。
　まず、通常表示の動作よりも先にオフシーケンスの動作（電源断方法）について説明する。
　図３に示すように、制御部２は、表示装置１に対する電源オフ操作を検出する（Ｓ２０）。ここでいう電源オフ操作は、例えば、ユーザによるリモコンの電源ボタンの押下、表示装置１本体の電源ボタンの押下、ユーザによるオフタイマーの設定によるオフ時刻の到来、ユーザの無操作時間を計測するタイマーによる設定時間の経過、停電時のＡＣ電源電圧の低下などを含む。また、図４に示すように、電源オフ操作の検出により、制御部２の動作は、通常表示の制御からオフシーケンスの制御に移行する。
　電源オフ操作が検出されたとき、制御部２は、特定の処理を行う、すなわち、複数の画素回路６０のそれぞれにおける容量素子６７に、駆動トランジスタ６１への電気的ストレスを抑制する電圧を設定する（Ｓ３０）。前述したように、電気的ストレスを抑圧する電圧というのは、具体的には駆動トランジスタの閾値電圧に相当する電圧である。というのは、駆動トランジスタのゲートに閾値電圧に相当する電圧が印加された状態では、駆動トランジスタの電界が安定的な平衡状態になるので、実質的に電気的なストレスが抑制されるからである。
　さらに、制御部２からの制御によって電源部４は、電圧の設定直後に表示パネル６、走査線駆動回路３、データ線駆動回路５への電力供給を止める（Ｓ４０）。これにより表示装置１は電源オフの状態になる。
　上記のステップＳ３０における電圧の設定は、例えば、ステップＳ３１～Ｓ３３のように設定することができる。すなわち、電源オフ操作が検出されたとき、まず、制御部２は、複数の画素回路６０の容量素子６７のそれぞれに駆動トランジスタ６１の閾値電圧よりも高く、かつ、ＥＬ素子６６を発光させない初期電圧を保持させる（Ｓ３１）。この動作は、図４のオフシーケンスにおけるＲＥＦ信号（基準電圧電源線６８）の立ち上がりからＩＮＩ信号（Ｉｎｉｔ線７４）の立ち下りまでの期間に行われ、より具体的には、後述する図５の期間Ｔ２２（初期化期間）に行われる。
　次に、制御部２は、イネーブルスイッチ６５をオンにする。これにより閾値電圧よりも高く、かつ、ＥＬ素子６６を発光させない初期電圧がゲートに印加された駆動トランジスタ６１を導通させる（Ｓ３２）。この動作は図４のオフシーケンスにおけるＥＮＢ信号（Ｅｎａｂｌｅ線７５）が立ち上がりハイレベルになった時に導通し、より具体的には、図５の時刻ｔ３（電源電圧設定期間の開始時）になされる。
　さらに、図４のオフシーケンスにおけるＥＮＢ信号がハイレベルになった後、駆動トランジスタ６１に流れる導通電流によって容量素子６７の電圧が低下するので、その結果、駆動トランジスタ６１は自然に導通状態から非導通状態に変化する（Ｓ３３）。このときの非導通状態では、容量素子６７は駆動トランジスタ６１の閾値電圧に相当する電圧を保持することになる。この動作は、より具体的には、図５の期間Ｔ２４（電源電圧設定期間）内になされる。
　さらに、制御部２は、イネーブルスイッチ６５をオフにする。イネーブルスイッチ６５をオフにする動作は図４のオフシーケンスにおけるＥＮＢ信号（Ｅｎａｂｌｅ線７５）の立ち下りによる。
　このようにステップＳ３１～Ｓ３３によれば、複数の画素回路６０において駆動トランジスタ６１の閾値電圧にばらつきがあったとしても、画素回路６０では個別に駆動トランジスタ６１の閾値電圧相当の電圧を、容量素子６７に設定することができる。つまり、閾値電圧シフトが生じている駆動トランジスタ６１の個別の閾値電圧に相当する電圧を、対応する容量素子６７に設定することができ、表示装置１の電源オフ状態における閾値電圧シフトのばらつきを抑制することができる。
　以下、図４のオフシーケンスにおける動作をさらに詳細に説明する。
　図６Ａ～図６Ｅは、図５に示す期間Ｔ２１～Ｔ２５における画素回路６０の動作を示す説明図である。また、図５のオフシーケンス中の期間Ｔ２１～Ｔ２５における画素回路６０の動作は、通常表示のタイムチャート例を示す図７の１フレーム中の期間Ｔ２１～Ｔ２５と同じである。以下に説明するように、期間Ｔ２５の終了時点で、各画素回路６０において、当該駆動トランジスタ６１の閾値電圧に相当する電圧が容量素子６７に保持され、ゲートに印加された状態になる。
　（期間Ｔ２１）
　図５に示す時刻ｔ０～時刻ｔ１の期間Ｔ２１は、スイッチ６４のみを導通状態として、節点Ｂの電位を安定させる（節点Ｂの電位を初期化電源線７１の電圧ＶＩＮＩに設定する）ための期間である。
　より具体的には、図６Ａの画素回路６０の動作状態に示されるように、時刻ｔ０において、走査線駆動回路３は、Ｓｃａｎ線７２とＲｅｆ線７３とＥｎａｂｌｅ線７５との電圧レベルをＬＯＷに維持しつつ、Ｉｎｉｔ線７４の電圧レベルをＬＯＷからＨＩＧＨに変化させる。すなわち、時刻ｔ０において、スイッチ６２、スイッチ６３及びイネーブルスイッチ６５は非導通状態（オフ状態）のままで、スイッチ６４が導通状態（オン状態）にされる。
　このように、Ｉｎｉｔ線７４の動作により、スイッチ６２、スイッチ６３、スイッチ６４及びイネーブルスイッチ６５のうちスイッチ６４のみを導通とする期間Ｔ２１を設けることにより、節点Ｂの電位を初期化電源線７１の電圧ＶＩＮＩに設定することができる。
　この期間Ｔ２１を設ける理由は次の通りである。
　表示装置１を構成する表示パネル６のサイズや１画素あたり（画素回路６０）のサイズが大きい場合に、ＥＬ素子６６の容量が大きくなり、初期化電源線７１の配線時定数が大きくなることで、節点Ｂの電圧を初期化電源線７１の電圧ＶＩＮＩにすることに時間を要する。そのため、スイッチ６４を先に導通させる期間Ｔ２１を設けることにより、節点Ｂの電位を初期化電源線７１の電圧ＶＩＮＩにより確実に設定することができる。
　なお、基準電圧電源線６８の電圧ＶＲＥＦを節点Ａに印加することも同様に時間を要する。しかし、電圧ＶＲＥＦを充放電する対象は、容量素子６７および基準電圧電源線６８の配線時定数である。つまり、基準電圧電源線６８と初期化電源線７１との配線時定数がほぼ同等であるが、ＥＬ素子６６の容量＞容量素子６７であり、容量比は、（ＥＬ素子６６）／（容量素子６７）が１．３～９倍である。そのため、ＥＬ素子６６を充電する（節点Ｂの電位に初期化電源線７１の電圧ＶＩＮＩを書き込む）方が容量素子６７を充電する（節点Ａの電位に基準電圧電源線６８の電圧ＶＲＥＦを書き込む）よりも時間がかかる。
　また、期間Ｔ２１において、スイッチ６４のみを導通させスイッチ６３の導通を遅らせる利点としては次のようなものもある。
　すなわち、期間Ｔ２１において、節点Ｂの電位に初期化電源線７１の電圧ＶＩＮＩを書き込む期間を設けることで基準電圧電源線６８の電圧ＶＩＮＩを節点Ａに書き込む負荷を軽くすることができる利点がある。つまり、期間Ｔ２１を設けることで、節点Ａの電圧を低い電圧に設定することができ、基準電圧電源線６８は画素回路６０に充電するための電流（電圧）を供給するのみでよくなる。換言すると、基準電圧電源線６８の電圧ＶＲＥＦがＥＬ素子６６を充電するための電圧として用いられないため、基準電圧電源線６８の負荷が軽くなるという利点がある。
　このように、スイッチ６４のみを導通状態（オン状態）に切り換えて、先に節点Ｂの電位を確定させる期間Ｔ２１を設ける。それにより、表示パネル６の電力消費と表示パネル６の輝度変動の影響とを小さくしつつ、期間Ｔ２１以降の期間Ｔ２２の総時間を短くすることができる。
　（期間Ｔ２２：初期化期間）
　図５に示す時刻ｔ１～時刻ｔ２の期間Ｔ２２は、駆動トランジスタ６１の閾値電圧補償を行うためにドレイン電流を流すのに必要な初期電圧を容量素子６７に保持させ、駆動トランジスタ６１のソースゲート間に印加するための初期化期間である。
　具体的には、図６Ｂの画素回路６０の動作状態に示されるように、時刻ｔ１において、走査線駆動回路３は、Ｓｃａｎ線７２とＥｎａｂｌｅ線７５の電圧レベルをＬＯＷに維持し、Ｉｎｉｔ線７４の電圧レベルをＨＩＧＨに維持しつつ、Ｒｅｆ線７３の電圧レベルをＬＯＷからＨＩＧＨに変化させる。すなわち、時刻ｔ１において、スイッチ６２及びイネーブルスイッチ６５は非導通状態（オフ状態）、かつ、スイッチ６４が導通状態（オン状態）のままで、スイッチ６３が導通状態（オン状態）にされる。
　これにより、節点Ａの電位が基準電圧電源線６８の電圧ＶＲＥＦに設定される。ここで、スイッチ６４が導通状態であるから、節点Ｂの電位は初期化電源線７１の電圧ＶＩＮＩに設定されている。すなわち、駆動トランジスタ６１は、基準電圧電源線６８の電圧ＶＲＥＦ及び初期化電源線７１の電圧ＶＩＮＩが印加される。
　なお、期間Ｔ２２は、節点Ａおよび節点Ｂの電位が、所定電位になるまでの長さ（時間）に設定される。
　また、上述したように、駆動トランジスタ６１のゲート・ソース間電圧は、閾値補償動作を行うのに必要な初期ドレイン電流を確保できる初期電圧に設定されることが必要である。つまり、初期電圧は、複数の画素回路６０の容量素子６７のそれぞれに駆動トランジスタ６１の閾値電圧よりも高く、かつ、ＥＬ素子６６を発光させない電圧であることが必要である。そのため、基準電圧電源線６８の電圧ＶＲＥＦと初期化電源線７１の電圧ＶＩＮＩの電位差は駆動トランジスタ６１の最大閾値電圧よりも大きな電圧に設定される。また、電圧ＶＲＥＦ及び電圧ＶＩＮＩは、ＥＬ素子６６に電流が流れないように、電圧ＶＩＮＩ＜電圧ＶＥＬ＋ＥＬ素子６６の順方向電流閾値電圧、および、ＶＲＥＦ＜電圧ＶＥＬ＋ＥＬ素子６６の順方向電流閾値電圧＋駆動トランジスタ６１の閾値電圧、となるように設定される。
　（期間Ｔ２３）
　図５に示す時刻ｔ２～時刻ｔ３の期間Ｔ２３は、スイッチ６４とイネーブルスイッチ６５とが同時に導通状態とならないようにするための期間である。
　より具体的には、図６Ｃの画素回路６０の動作状態に示されるように、時刻ｔ２において、走査線駆動回路３は、Ｓｃａｎ線７２とＥｎａｂｌｅ線７５の電圧レベルをＬＯＷに維持し、Ｒｅｆ線７３の電圧レベルをＨＩＧＨに維持しつつ、Ｉｎｉｔ線７４の電圧レベルをＨＩＧＨからＬＯＷに変化させる。すなわち、時刻ｔ２において、スイッチ６２及びイネーブルスイッチ６５は非導通状態（オフ状態）、かつ、スイッチ６３が導通状態（オン状態）のままで、スイッチ６４が非導通状態（オフ状態）にされる。
　このように、Ｉｎｉｔ線７４の動作によりスイッチ６４を非導通とする期間Ｔ２３を設けることにより、期間Ｔ２３がなければスイッチ６４とイネーブルスイッチ６５とが同時に導通状態となり、イネーブルスイッチ６５、駆動トランジスタ６１、および、スイッチ６４を介して、ＥＬアノード電源線６９と初期化電源線７１との間に貫通電流が流れてしまうのを防止することができる。
　（期間Ｔ２４：閾値設定期間／閾値補償期間）
　次に、図５の時刻ｔ３～時刻ｔ４の期間Ｔ２４は、複数の画素回路６０における駆動トランジスタ６１の閾値電圧のばらつきを補償する閾値設定期間である。つまり、複数の画素回路６０における駆動トランジスタ６１の閾値電圧にばらつきがあっても、個々の駆動トランジスタ６１の閾値電圧に相当する電圧を対応する容量素子６７に設定する期間である。
　図５のオフシーケンスと、図７の通常表示とで期間Ｔ２１～Ｔ２５までは同じであるが、オフシーケンスと通常表示とでは目的が異なるため、図５では期間Ｔ２５を閾値設定期間と呼び、図７では閾値補償期間と呼ぶ。図５の閾値設定期間は、表示装置１の電源オフ後の容量素子６７の電圧を規定するのが目的であるのに対して、図７の通常表示では、期間Ｔ２５の後に容量素子６７に書き込まれる輝度を表す電圧が、閾値電圧のばらつきに対応させるのが目的であるという点が異なっている。
　期間Ｔ２４では、図６Ｄの画素回路６０の動作状態に示されるように、時刻ｔ３において、走査線駆動回路３は、Ｓｃａｎ線７２およびＩｎｉｔ線７４の電圧レベルをＬＯＷ、Ｒｅｆ線７３の電圧レベルをＨＩＧＨに維持し、Ｅｎａｂｌｅ線７５の電圧レベルをＬＯＷからＨＩＧＨに変化させる。すなわち、時刻ｔ３において、スイッチ６２およびスイッチ６４は非導通状態（オフ状態）に、かつ、スイッチ６３は導通状態（オン状態）に維持されつつ、イネーブルスイッチ６５が導通状態（オン状態）にされる。
　ここで、容量素子６７の電圧は、初期化期間（期間Ｔ２２）で上述したように初期電圧に設定されているので、ＥＬ素子６６には電流が流れない。駆動トランジスタ６１は、ＥＬアノード電源線６９の電圧ＶＴＦＴによりドレイン電流が供給されるが、それとともに駆動トランジスタ６１のソース電位が変化する。言い換えると、駆動トランジスタ６１は、ＥＬアノード電源線６９の電圧ＶＴＦＴにより供給されるドレイン電流が０となるまで駆動トランジスタ６１のソース電位が変化する。
　このように、駆動トランジスタ６１のゲート電極に基準電圧電源線６８の電圧ＶＲＥＦを入力した状態で、イネーブルスイッチ６５を導通状態（オン状態）にすると、駆動トランジスタ６１の閾値補償動作を開始することができる。
　そして、期間Ｔ２４の終了時（時刻ｔ４）には、節点Ａと節点Ｂとの電位差（駆動トランジスタ６１のゲート・ソース間電圧）は駆動トランジスタ６１の閾値に相当する電位差となっており、この電圧は容量素子６７に保持される。
　（期間Ｔ２５）
　図５に示す時刻ｔ４～時刻ｔ５の期間Ｔ２５は、閾値設定動作または閾値補償動作を終了させるための期間である。
　より具体的には、図６Ｅの画素回路６０の動作状態に示されるように、走査線駆動回路３は、Ｓｃａｎ線７２およびＩｎｉｔ線７４の電圧レベルをＬＯＷ、Ｒｅｆ線７３の電圧レベルをＨＩＧＨに維持し、Ｅｎａｂｌｅ線７５の電圧レベルをＨＩＧＨからＬＯＷに変化させる。すなわち、時刻ｔ４において、スイッチ６２およびスイッチ６４は非導通状態（オフ状態）に、かつ、スイッチ６３は導通状態（オン状態）に維持されつつ、イネーブルスイッチ６５が非導通状態（オフ状態）にされる。
　このようにして、Ｅｎａｂｌｅ線７５の動作によりイネーブルスイッチ６５を非導通とする期間Ｔ２５を設けることにより、駆動トランジスタ６１経由で、ＥＬアノード電源線６９から節点Ｂへの電流の供給をなくすことができ、閾値設定動作または閾値補償動作を確実に終了させてから次の動作を行うことができる。
　以上のように、期間Ｔ２５を終えた時刻ｔ５の時点で、複数の画素回路６０内の各容量素子６７は、対応する駆動トランジスタ６１の閾値電圧に相当する電圧を保持している。
　上記の期間Ｔ２１～Ｔ２５の動作は、表示パネル６の全行について、行毎に順に実行される。最後の行に対する期間Ｔ２１～Ｔ２５の動作の完了後、表示パネル６内の全行の画素回路６０内の容量素子６７に対応する駆動トランジスタ６１の閾値電圧に相当する電圧が保持されることになる。
　（期間Ｔ９０）
　最後の行に対する期間Ｔ２１～Ｔ２５の動作の完了後、図５の時刻ｔ５以降の期間Ｔ９０の任意の時点に、制御部２からの制御によって電源部４は、表示パネル６、走査線駆動回路３、データ線駆動回路５等への電力供給を止める。これにより表示装置１は電源オフの状態になる。
　その結果、表示装置１の電源オフの状態において、容量素子６７は駆動トランジスタ６１の閾値相当の電圧を保持し、つまり、駆動トランジスタ６１のゲートには閾値相当の電圧が印加された状態になっている。この状態では、駆動トランジスタの電界が安定的な平衡状態になるので、実質的に電気的なストレスが抑制される。
　しかも、複数の画素回路６０において駆動トランジスタ６１の閾値電圧にばらつきがあったとしても、画素回路６０では対応する駆動トランジスタ６１の閾値電圧相当の電圧を、個別に容量素子６７に保持する。つまり、閾値電圧シフトが生じている駆動トランジスタ６１の個別の閾値電圧に相当する電圧を、対応する容量素子６７が保持する。したがって、表示装置１の電源オフ状態における閾値電圧シフトを抑制し、しかも個々の駆動トランジスタ６１の閾値電圧にばらつきがあっても抑制する効果を得ることができる。
　次に、図４に示した通常表示におけるフレーム毎の表示動作について説明する。
　図７は、図４中の通常表示動作の詳細なタイミング例を示すタイムチャートである。図６Ａ～図６Ｈは、図７に示す期間Ｔ２１～期間Ｔ３０における画素回路６０の動作を示す説明図である。
　図７に示す期間Ｔ２１～期間Ｔ２５は、図５に示す期間Ｔ２１～Ｔ２５と同じであり、既に説明した。ここでは期間Ｔ２６以降について説明する。
　（期間Ｔ２６）
　図７に示す時刻ｔ５～時刻ｔ６の期間Ｔ２６は、スイッチ６３を非導通状態（オフ状態）にすることで、Ｄａｔａ線７６を介して供給されたデータ信号電圧と基準電圧電源線６８の電圧ＶＲＥＦとが同時に節点Ａに印加されるのを防止する期間である。
　具体的には、図６Ｆの画素回路６０の動作状態に示されるように、時刻ｔ５において、走査線駆動回路３は、Ｓｃａｎ線７２とＩｎｉｔ線７４とＥｎａｂｌｅ線７５との電圧レベルをＬＯＷに維持しつつ、Ｒｅｆ線７３の電圧レベルをＨＩＧＨからＬＯＷに変化させる。すなわち、時刻ｔ５において、スイッチ６２、スイッチ６４及びイネーブルスイッチ６５は非導通状態（オフ状態）のままで、スイッチ６３が非導通状態（オフ状態）にされる。
　このように、Ｒｅｆ線７３の動作によりスイッチ６３をさらに非導通とし、スイッチ６２およびスイッチ６３が非導通状態（オフ状態）となる期間Ｔ２６を設けることで、Ｄａｔａ線７６を介してスイッチ６２から供給されるデータ信号電圧（映像信号電圧）と、基準電圧電源線６８の電圧ＶＲＥＦとが節点Ａに同時に印加されるのを防止している。
　また、Ｅｎａｂｌｅ線７５に接続されるイネーブルスイッチ６５は図６Ｆ（図２）に示すように駆動トランジスタ６１のドレイン側に接続されている。イネーブルスイッチ６５をｎ型トランジスタで形成した場合、イネーブルスイッチ６５のオン抵抗は高くなりやすく、オン抵抗による電圧ドロップは、表示パネル６の消費電力に影響する。そのため、できる限りイネーブルスイッチ６５のオン抵抗を下げて形成する。一般的にはイネーブルスイッチ６５のチャネルサイズを大きくしたり、Ｅｎａｂｌｅ線７５のオン制御電圧を高くしたりするなどでオン抵抗を下げる方法が知られているが、いずれの方法であってもＥｎａｂｌｅ線７５の立ち下り時間を長くする方向となってしまう。
　そこで、本実施の形態では、Ｒｅｆ線７３に対して先にＥｎａｂｌｅ線７５を立ち下げる期間Ｔ２５を設けることにより、節点Ａの電圧が不安定となる期間を短くすることができる、つまり、立ち下り時間を短くすることができる。
　（期間Ｔ２７：書込期間）
　次に、図７の時刻ｔ６～時刻ｔ７の期間Ｔ２７は、Ｄａｔａ線７６から表示階調に応じた映像信号電圧（データ信号電圧）を画素回路６０にスイッチ６２を介して取り込み、容量素子６７に書き込む書込期間である。
　具体的には、図６Ｇの画素回路６０の動作状態に示されるように、時刻ｔ６において、走査線駆動回路３は、Ｉｎｉｔ線７４、Ｒｅｆ線７３及びＥｎａｂｌｅ線７５の電圧レベルをＬＯＷに維持しつつ、Ｓｃａｎ線７２の電圧レベルをＬＯＷからＨＩＧＨに変化させる。すなわち、時刻ｔ６において、スイッチ６３とスイッチ６４とイネーブルスイッチ６５は非導通状態（オフ状態）に維持されつつ、スイッチ６２が導通状態（オン状態）にされる。
　これにより、容量素子６７には、閾値補償期間で記憶された駆動トランジスタ６１の閾値電圧Ｖｔｈに加えて、映像信号電圧と基準電圧電源線６８の電圧ＶＲＥＦとの電圧差が、（ＥＬ素子６６の容量）／（ＥＬ素子６６の容量＋容量素子６７の容量）倍されて、記憶（保持）される。イネーブルスイッチ６５が非導通状態にあるため、駆動トランジスタ６１はドレイン電流を流さない。そのため、節点Ｂの電位は期間Ｔ２７の間で大きく変化することはない。
　大画面化（表示パネル６のサイズが大きくなる）、かつ、画素回路６０の数が増加するのに伴い、画素回路６０に映像信号を書き込むための期間（水平走査期間）が短くなる。大画面化に伴いＳｃａｎ線７２配線時定数も増加するため、水平走査期間の短縮とあわせて、所定の階調電圧を画素回路６０に書き込むことが難しくなる。
　そこで、本実施の形態では、図７に示すように、限られた時間で映像信号（データ信号電圧）を取り込むために、スイッチ６２を導通させる時間（期間Ｔ２７）を増加させている。また、本実施の形態では、Ｓｃａｎ線７２の波形なまりがあっても、所定の映像信号（データ信号電圧）がＤａｔａ線７６に入力される前にＳｃａｎ線７２が立ち上がりを完了させて、スイッチ６２が導通状態（オン状態）となるようにしている。これは期間Ｔ２７での節点Ｂ電位変動が大きく発生しないためである。
　このように、期間Ｔ２７（書込期間）では、データ信号電圧（映像信号電圧）及び駆動トランジスタ６１の閾値電圧に応じた電圧が容量素子６７に記憶（保持）される。
　（期間Ｔ２８）
　図７に示す時刻ｔ７～時刻ｔ８の期間Ｔ２８は、スイッチ６２を確実に非導通にさせるための期間である。
　より具体的には、図６Ｈの画素回路６０の動作状態に示されるように、時刻ｔ７において、走査線駆動回路３は、Ｒｅｆ線７３とＩｎｉｔ線７４とＥｎａｂｌｅ線７５の電圧レベルをＬＯＷに維持しつつ、Ｓｃａｎ線７２の電圧レベルをＨＩＧＨからＬＯＷに変化させる。すなわち、時刻ｔ７において、スイッチ６３、スイッチ６４およびイネーブルスイッチ６５は非導通状態（オフ状態）のままで、スイッチ６２が非導通状態（オフ状態）にされる。
　これにより、続く期間Ｔ２９（発光期間）においてイネーブルスイッチ６５が導通状態（オン状態）にするまえにスイッチ６２を確実に非導通状態（オフ状態）にすることができる。
　期間Ｔ２８を設けず、イネーブルスイッチ６５とスイッチ６２とが同時に導通状態（オン状態）になってしまった場合、駆動トランジスタ６１のドレイン電流により、節点Ｂの電位が上昇する一方で、節点Ａの電位はデータ信号電圧となることから、駆動トランジスタ６１のソースゲート間電圧が小さくなってしまう。この場合には、所望の輝度に比べて少ない輝度で発光してしまうという問題となる。これを防止するため、本実施の形態では、期間Ｔ２８を設けてスイッチ６２が非導通であることを確保してから、続く期間Ｔ２９においてイネーブルスイッチ６５を導通状態にする。
　（期間Ｔ２９：発光期間）
　次に、図７に示す時刻ｔ８～時刻ｔ９の期間Ｔ２９は、発光期間である。
　具体的には、時刻ｔ８において、走査線駆動回路３は、Ｓｃａｎ線７２、Ｒｅｆ線７３及びＩｎｉｔ線７４の電圧レベルをＬＯＷに維持しつつ、Ｅｎａｂｌｅ線７５の電圧レベルをＬＯＷからＨＩＧＨに変化させる。すなわち、時刻ｔ８において、スイッチ６２、スイッチ６３及びスイッチ６４は非導通状態（オフ状態）に維持されつつ、イネーブルスイッチ６５が導通状態（オン状態）にされる。
　このように、イネーブルスイッチ６５を導通状態（オン状態）にさせることで、容量素子６７に蓄えられた電圧に応じて駆動トランジスタ６１にＥＬ素子６６に電流を供給しＥＬ素子６６を発光させることができる。
　（期間Ｔ３０）
　図７に示す時刻ｔ９～時刻ｔ０の期間Ｔ３０は、すべてのスイッチを非導通状態として、節点Ａおよび節点Ｂの電位を、期間Ｔ２１で必要な電圧に近い電圧まで変化させるための期間である。
　より具体的には、時刻ｔ９において、走査線駆動回路３は、Ｓｃａｎ線７２とＲｅｆ線７３とＩｎｉｔ線７４の電圧レベルをＬＯＷに維持しつつ、Ｅｎａｂｌｅ線７５の電圧レベルをＨＩＧＨからＬＯＷに変化させる。すなわち、時刻ｔ９において、スイッチ６２、スイッチ６３、スイッチ６４は非導通状態（オフ状態）のままで、さらにイネーブルスイッチ６５が非導通状態（オフ状態）にされる。
　このようにすることで、期間Ｔ２９と期間Ｔ２１の間に期間Ｔ３０を設けることで、電源線による電流の充放電なしに、節点Ａおよび節点Ｂの電位を、次の期間Ｔ２１で必要な電圧に近い電圧まで変化させることができる。
　以上のようなシーケンスにより、画素回路６０は、通常表示を行う。この通常表示における図７の期間Ｔ２１～Ｔ２５まで（閾値電圧補償動作まで）の動作は、オフシーケンスにおける図５の期間Ｔ２１～Ｔ２５まで（閾値電圧設定動作まで）の動作と同じであり、容量素子６７に駆動トランジスタ６１の閾値電圧に相当する電圧を設定している。
　これにより、図７に示す通常表示では、画素回路６０間で初期化電源線７１の閾値電圧にばらつきがあってもデータ信号電圧（映像信号電圧）に応じた発光量でＥＬ素子６６を発光させることができる。一方、図５に示すオフシーケンスでは、電源オフ後の駆動トランジスタ６１の電気的ストレスを抑制することができる。
　なお、図７の期間Ｔ２１～Ｔ２５の動作は、表示パネルの表示ライン毎に順次行う線順次の動作が基本である。しかし、図５の期間Ｔ２１～Ｔ２５の動作は、線順次の動作であってもよいし、表示パネルの全表示ラインを同時に一括して行う一括設定の動作であってもよい。この一括設定では、全表示ラインの複数の画素回路６０のそれぞれにおける容量素子６７に駆動トランジスタ６１の閾値電圧に相当する電圧を同時に設定する。
　また、図５のオフシーケンスの期間は、図７の１フレーム期間と同じでもよいし、異なっていてもよい。例えば、図５のオフシーケンスを一括設定の動作は、線順次の動作と比べて、配線の浮遊容量による遅延の影響が大きくなるが、線順次の全画素ラインのトータル時間よりもオフシーケンスの期間は短縮可能である。
　［１－３．効果等］
　以上説明してきたように本開示における表示装置の終了方法の一態様は、行列状に配置された複数の画素回路を有する表示パネルを備える表示装置の電源断方法であって、前記複数の画素回路のそれぞれは、供給される電流量に応じた輝度で発光する発光素子と、前記発光素子に電流を供給する駆動トランジスタと、前記駆動トランジスタのゲートに接続され輝度を表す電圧を保持する容量素子とを有し、前記表示装置の電源断方法は、前記表示装置に対する電源オフ操作を検出するステップと、前記電源オフ操作が検出されたとき、前記複数の画素回路のそれぞれにおける前記容量素子に、前記駆動トランジスタへの電気的ストレスを抑制する電圧を設定するステップと、前記電圧の設定直後に前記表示パネルへの電力供給を止めるステップとを有し、前記電圧を設定するステップにおいて、前記複数の画素回路のそれぞれにおける前記容量素子に、前記駆動トランジスタの閾値電圧に相当する電圧を設定する。
　これによれば、表示装置の電源がオフの期間における駆動トランジスタの閾値電圧シフトを抑制することができる。つまり、電源オフの間に駆動トランジスタにかかる電気的ストレスを抑制することにより、閾値電圧シフトを抑制することができる。
　また、前記電圧を設定するステップにおいて、前記複数の画素回路の前記容量素子のそれぞれに前記駆動トランジスタの閾値電圧よりも高く、かつ、前記発光素子を発光させない初期電圧を保持させ、前記初期電圧によって前記駆動トランジスタを導通させ、導通した前記駆動トランジスタに流れる導通電流によって前記容量素子の電圧を低下させ、前記容量素子の電圧低下によって前記駆動トランジスタを非導通にさせ、前記閾値電圧に相当する電圧は、前記駆動トランジスタが非導通になったときの電圧としてもよい。
　これによれば、複数の画素回路において容量素子に一律に同じ電圧を設定するのではなく、駆動トランジスタ個別にその閾値電圧に相当する電圧を設定することができる。したがって、駆動トランジスタ個別にそれぞれの閾値電圧に相当する電圧を設定することができる。
　また、前記電圧を設定するステップにおいて、前記複数の画素回路のそれぞれにおける前記容量素子に前記駆動トランジスタの閾値電圧に相当する電圧を同時に設定してもよい。
　これによれば、全画素回路の容量素子に一括設定するので電力供給を止めるまでの時間を短縮可能である。
　また、本開示における表示装置の一態様は、行列状に配置された複数の画素回路を有する表示パネルを備える表示装置であって、前記複数の画素回路のそれぞれは、供給される電流量に応じて発光する発光素子と、前記発光素子に電流を供給する駆動トランジスタと、前記駆動トランジスタのゲートに接続され輝度を表す電圧を保持する容量素子とを有し、前記表示装置は、電源オフ操作が検出されたとき、前記複数の画素回路のそれぞれにおける前記容量素子に、前記駆動トランジスタへの電気的ストレスを抑制する電圧を設定する制御部と、前記制御部による前記電圧の設定直後に前記表示パネルへの電力供給を止める電源部とを備え、前記制御部は、前記駆動トランジスタへの電気的ストレスを抑制する前記電圧として、前記駆動トランジスタの閾値電圧に相当する電圧を設定する。
　これによれば、表示装置の電源がオフの期間における駆動トランジスタの閾値電圧シフトを抑制することができる。
　（変形例）
　以上のように、本出願において開示する技術の例示として、前述した実施の形態を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。また、実施の形態で説明した各構成要素を組み合わせて、新たな実施の形態とすることも可能である。
　図８は、実施の形態の変形例における表示画素の回路例を示す図である。図８の画素回路は、駆動トランジスタ６１と、スイッチ６２と、ＥＬ素子６６と、容量素子６７とを備え、図２に示した画素回路よりも簡素化された構成である。
　同図の駆動トランジスタ６１はｎ型ＴＦＴではなくｐ型ＴＦＴが用いられ、そのドレインは電圧Ｖ１の電源線に接続されている。
　容量素子６７の一方の電極は電圧Ｖ２の電源線に接続されている。電圧Ｖ１は電圧Ｖ２と同じでもよい。
　スイッチ６２のソースおよびドレインの一方はＤａｔａ線７６に接続され、ソースおよびドレインの他方は容量素子６７の他方の電極に接続されている。スイッチ６２のゲートはＳｃａｎ線７２に接続されている。
　この構成において、オフシーケンスでは、まずＤａｔａ線７６の電位を（電圧Ｖ２）－（駆動トランジスタ６１の閾値電圧）に設定し、次にＳｃａｎ線７２をハイレベルにする（つまりスイッチ６２をオンにする）。これにより、容量素子６７には、駆動トランジスタ６１の閾値電圧に相当する電圧が保持される。保持された電圧は、駆動トランジスタ６１のゲートに印加される。その結果、駆動トランジスタ６１の電気的ストレスが抑制される。さらに、この状態で電源部４は表示パネル６への電力供給を停止する。
　このように、画素回路６０は、図２の回路例に限らず図８の回路例でもよい。例えば、図８の回路例に対して、電圧Ｖ１の電源線と駆動トランジスタ６１の間にスイッチを追加し、そのゲートにＥｎａｂｌｅ線７５を接続した回路構成としてもよい。また、図８の回路例に対して、電圧Ｖ２の電源線と駆動トランジスタ６１の間にスイッチを追加し、そのゲートにＲｅｆ線７３を接続した回路構成としてもよい。また、図８の回路例に対して、ＥＬ素子６６のアノードにスイッチを介して初期化電源線７１を接続し、そのスイッチのゲートにＩｎｉｔ線７４を接続した回路構成としてもよい。
　また、図２、図７のように駆動トランジスタ６１はｎ型であってもよいし、ｐ型であってもよい。
　（他の実施の形態）
　次に、本開示における他の実施の形態について図９、図１０を用いて説明する。この実施の形態における表示装置および画素回路の構成は、図１および図２と同じである。また、この実施の形態における電源断方法およびタイムチャートも、図３および図４のレベルでは同じである。ただし、表示装置１は、いわゆる４ｋテレビ対応であり、横３８４０画素×縦２１６０画素以上の有効画素を有するものとする。この実施の形態では、実施の形態における図７に示した通常表示動作、および、図５に示したオフシーケンスの駆動タイミングとは異なる駆動タイミングを有し、上記表示装置に適した動作例について説明する。
　まず、他の実施の形態における通常表示の駆動タイミング例について説明する。
　図９は、他の実施の形態における通常表示動作の詳細なタイミング例を示すタイムチャートである。図９では、１フレーム期間（つまり垂直同期信号の期間１Ｖ）が ２２５０水平期間（つまり水平同期信号の期間の２２５０倍）であるものとする。図９は、図７と比べて、初期化期間、閾値電圧補償期間、書込期間、発光期間がこの順に行われる点で同じであるが、駆動タイミングが一部異なっている。以下異なる点を中心に説明する。
　時刻ｔ０１において、Ｒｅｆ線７３がローレベルからハイレベルに遷移する。この立ち上がりにより、ＥＬ素子６６が非発光になる。
　期間Ｔ１１の幅を調整することによりＥＬ素子６６の非発光期間を調整することができる。
　時刻ｔ０２において、Ｉｎｉｔ線７４がローレベルからハイレベルに遷移する。この立ち上がりにより、初期化期間が開始する。
　期間Ｔ１２は、初期化期間である。初期化期間では、節点Ｂの寄生容量（ＥＬ素子６６の容量）をＩｎｉｔ線７４に十分に放電させるための期間が設けられている。また、初期化期間は、節点Ａの寄生容量を放電して電位を確定させるための期間でもある。この期間は、寄生容量への充電と駆動トランジスタ６１を流れる電流とのトレードオフにより決められる。期間Ｔ１２の終了時には、駆動トランジスタ６１の閾値電圧補償を行うためにドレイン電流を流すのに必要な初期電圧が容量素子６７に保持される。
　時刻０３において、Ｉｎｉｔ線７４がハイレベルからローレベルに遷移し、閾値電圧補償期間が開始する。
　期間Ｔ１４は、図７の期間Ｔ２４と同じく閾値電圧補償期間である。
　時刻ｔ０４において、Ｒｅｆ線７３の立ち下りによるスイッチ６３がオン状態からオフ状態に変化し、閾値電圧補償期間が終了する。この時点で、節点Ａと節点Ｂとの電位差（駆動トランジスタ６１のゲート・ソース間電圧）は駆動トランジスタ６１の閾値に相当する電位差となっており、この電圧は容量素子６７に保持される。
　期間Ｔ１５は、時刻ｔ０４でスイッチ６３がオン状態からオフ状態に変化する時に、駆動トランジスタ６１のゲート電位が変動するので、行内のゲート電位が確定するための期間としている。この期間を、ＲＥＦ遷移期間と呼ぶ。
　時刻ｔ０５において、Ｅｎａｂｌｅ線７５がハイレベルからローレベルに遷移し、イネーブルスイッチ６５がオフ状態になり、駆動トランジスタ６１への電流供給を停止する。
　期間Ｔ１６は、イネーブルスイッチ６５がオフ状態になってから、行内の全ての画素においてＥＬアノード電源線６９（ＶＴＦＴ）の電位を同じにするための期間である。
　期間Ｔ１７は、書込期間であり、図７と比べて、Ｓｃａｎ線７２のパルスの立ち下りをオーバードライブ駆動している点で異なっている。すなわち、時刻ｔ０７において、パルスの立ち下り時に通常のローレベルよりも低い電位に下げている。これは、Ｓｃａｎ線７２のパルスは実際にはかなりなまった波形であるので、立ち下り時間を短縮し、容量素子６７への書き込みを早期に確定させるためである。
　期間Ｔ１８は、オーバードライブの期間である。
　期間Ｔ１９は、時刻ｔ０７でスイッチ６２がオン状態からオフ状態に変化した、駆動トランジスタ６１のゲート電位が変動するので、行内のゲート電位が確定するための期間としている。この期間を、ＳＣＮ遷移期間と呼ぶ。
　時刻ｔ０９において、Ｅｎａｂｌｅ線７５がローレベルからハイレベルに遷移する。これにより発光期間を開始する。
　期間Ｔ２０は、発光期間である。この期間は例えば１フレーム期間（２２５０Ｈ）の約９５％である。つまり、１フレーム期間の約９５％の期間は発光させることができる。
　このように、図９に示した通常表示の駆動タイミング例は、４ｋテレビ等の画素数の多い表示装置に適しており、１フレーム期間のほとんど（約９５％）を発光させることができる。
　次に、他の実施の形態におけるオフシーケンスの駆動タイミング例について説明する。
　図１０は、他の実施の形態におけるオフシーケンスの詳細なタイミング例を示すタイムチャートである。図１０は、図５と比べて、初期化期間、閾値電圧設定期間がこの順に行われる点で同じであるが、駆動タイミングの一部が異なっている。
　図１０に示す期間Ｔ１１～期間Ｔ１５は、図９に示す期間Ｔ１１～期間Ｔ１５と同じであり、既に説明した。ここでは、期間Ｔ１５の後について説明する。
　期間Ｔ１５の終了直後に、図９では、Ｓｃａｎ線７２に書き込み用のパルスが出力されるが、図１０ではローレベルを維持する。
　期間Ｔ１５を終えた時刻ｔ０５の時点で、複数の画素回路６０内の各容量素子６７は、対応する駆動トランジスタ６１の閾値電圧に相当する電圧を保持している。したがって、容量素子６７の保持された閾値電圧に相当する電圧は、オフシーケンスを終えて表示装置１の電源がオフになった以降も維持される。すなわち、表示装置１の電源オフの状態において、駆動トランジスタ６１のゲートには閾値相当の電圧が印加された状態になっている。この状態では、駆動トランジスタの電界が安定的な平衡状態になるので、実質的に電気的なストレスが抑制される。
　また、Ｄａｔａ線７６は、時刻ｔ０５の後の時刻ｔ０６で書き込み用のパルスが出力されないので、オフシーケンスの期間ではドントケア（つまり任意の電圧）でよい。データ線駆動回路５は、オフシーケンスにおいても通常動作を同様に動作してもよく、その場合、時刻ｔ０６でオフシーケンスでなければ表示されていたデータを出力することになる。当然、このデータは、オフシーケンスでは表示には反映されずに、無視される。
　このように図１０のオフシーケンスにおいても、図５と同じ効果を得ることができる。
　以上のように、本出願において開示する技術の例示として、実施の形態を説明した。しかしながら、本開示における技術は、これらに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。
　例えば、本開示の発光画素において使用される駆動トランジスタ及びスイッチングトランジスタの半導体層の材料は、特に限定されないが、例えば、ＩＧＺＯ（Ｉｎ－Ｇａ－Ｚｎ－Ｏ）などの酸化物半導体材料が採用され得る。ＩＧＺＯなどの酸化物半導体からなる半導体層を備えるトランジスタは、リーク電流が少ない。また、スイッチとして、ＩＧＺＯなどの酸化物半導体からなる半導体層を備えるトランジスタを用いる場合、閾値電圧を正とできるため、駆動トランジスタのゲートからのリーク電流を抑制することができる。
　また、上記各実施の形態においては、発光素子として有機ＥＬ素子を用いたが、電流に応じて発光量が変化する発光素子であれば任意の発光素子を用いることができる。
　また、上述した有機ＥＬ表示装置などの表示装置については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話など、表示装置を有するあらゆる電子機器に適用することができる。
　本開示は、表示装置に利用でき、特にテレビジョンセットなどの表示装置に利用することができる。
　　１　　表示装置
　　２　　制御部
　　３　　走査線駆動回路
　　４　　電源部
　　５　　データ線駆動回路
　　６　　表示パネル
　６０　　画素回路
　６１　　駆動トランジスタ
　６２、６３、６４　　スイッチ
　６５　　イネーブルスイッチ
　６６　　ＥＬ素子
　６７　　容量素子
　６８　　基準電圧電源線
　６９　　ＥＬアノード電源線
　７０　　ＥＬカソード電源線
　７１　　初期化電源線
　７２　　Ｓｃａｎ線
　７３　　Ｒｅｆ線
　７４　　Ｉｎｉｔ線
　７５　　Ｅｎａｂｌｅ線
　７６　　Ｄａｔａ線

Claims (4)

  1. 　行列状に配置された複数の画素回路を有する表示パネルを備える表示装置の電源断方法であって、
    　前記複数の画素回路のそれぞれは、供給される電流量に応じた輝度で発光する発光素子と、前記発光素子に電流を供給する駆動トランジスタと、前記駆動トランジスタのゲートに接続され輝度を表す電圧を保持する容量素子とを有し、
    　前記表示装置の電源断方法は、
    　前記表示装置に対する電源オフ操作を検出するステップと、
    　前記電源オフ操作が検出されたとき、前記複数の画素回路のそれぞれにおける前記容量素子に、前記駆動トランジスタへの電気的ストレスを抑制する電圧を設定するステップと、
    　前記電圧の設定直後に前記表示パネルへの電力供給を止めるステップとを有し、
    　前記電圧を設定するステップにおいて、前記複数の画素回路のそれぞれにおける前記容量素子に、前記駆動トランジスタの閾値電圧に相当する電圧を設定する
    　表示装置の電源断方法。
  2. 　前記電圧を設定するステップにおいて、
    　前記複数の画素回路の前記容量素子のそれぞれに前記駆動トランジスタの閾値電圧よりも高く、かつ、前記発光素子を発光させない初期電圧を保持させ、
    　前記初期電圧によって前記駆動トランジスタを導通させ、
    　導通した前記駆動トランジスタに流れる導通電流によって前記容量素子の電圧を低下させ、
    　前記容量素子の電圧低下によって前記駆動トランジスタを非導通にさせ、
    　前記閾値電圧に相当する電圧は、前記駆動トランジスタが非導通になったときの電圧である
    　請求項１に記載の表示装置の電源断方法。
  3. 　前記電圧を設定するステップにおいて、前記複数の画素回路のそれぞれにおける前記容量素子に前記駆動トランジスタの閾値電圧に相当する電圧を同時に設定する
    　請求項１に記載の表示装置の電源断方法。
  4. 　行列状に配置された複数の画素回路を有する表示パネルを備える表示装置であって、
    　前記複数の画素回路のそれぞれは、
    　供給される電流量に応じて発光する発光素子と、
    　前記発光素子に電流を供給する駆動トランジスタと、
    　前記駆動トランジスタのゲートに接続され輝度を表す電圧を保持する容量素子とを有し、
    　前記表示装置は、
    　電源オフ操作が検出されたとき、前記複数の画素回路のそれぞれにおける前記容量素子に、前記駆動トランジスタへの電気的ストレスを抑制する電圧を設定する制御部と、
    　前記制御部による前記電圧の設定直後に前記表示パネルへの電力供給を止める電源部とを備え、
    　前記制御部は、前記駆動トランジスタへの電気的ストレスを抑制する前記電圧として、前記駆動トランジスタの閾値電圧に相当する電圧を設定する
    　表示装置。
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