WO2015036443A1 - Optoelektronischer halbleiterchip und optoelektronisches bauelement - Google Patents

Optoelektronischer halbleiterchip und optoelektronisches bauelement Download PDF

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WO2015036443A1
WO2015036443A1 PCT/EP2014/069314 EP2014069314W WO2015036443A1 WO 2015036443 A1 WO2015036443 A1 WO 2015036443A1 EP 2014069314 W EP2014069314 W EP 2014069314W WO 2015036443 A1 WO2015036443 A1 WO 2015036443A1
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contact
layer
semiconductor chip
dielectric
optoelectronic
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PCT/EP2014/069314
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Christian LEIRER
Berthold Hahn
Roland Zeisel
Johannes Baur
Karl Engl
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Osram Opto Semiconductors Gmbh
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Publication date
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Definitions

  • An optoelectronic semiconductor chip and an optoelectronic component are specified.
  • Optoelectric semiconductor chips are described, for example, in the following publications: WO 2011/080219,
  • Component can be given, which also has an increased ESD protection.
  • An optoelectronic semiconductor chip comprises a
  • a semiconductor layer sequence comprising a first semiconductor region of a first conductivity type and a second semiconductor region
  • the first conductivity type is from the second Conductivity type different.
  • the first conductivity type is n-type and the second conductivity type is p-type.
  • the first conductivity type is n-type and the second conductivity type is p-type.
  • the electrical conductivity is based on movable holes.
  • the semiconductor layer sequence comprises an active zone with a pn junction, wherein the active zone between the first semiconductor region and the second
  • Semiconductor layer sequence can be grown epitaxially in whole or in part.
  • the semiconductor layer sequence is preferably arranged on a support.
  • the carrier may be, for example, a growth substrate on which the
  • such a growth substrate may comprise sapphire or consist of sapphire.
  • the carrier is different from a growth substrate of the semiconductor layer sequence.
  • the semiconductor layer sequence
  • Growth substrate facing away attached to a support, for example by means of an adhesive or a solder. After that, the growth substrate is removed from the semiconductor layer sequence or thinned such that the growth substrate alone no longer sufficiently mechanically stabilizes the semiconductor layer sequence.
  • a semiconductor chip is also referred to as a thin-film chip.
  • a reflective layer is preferred between the
  • the reflective layer is intended to form radiation generated in the active zone
  • the optoelectronic semiconductor chip comprises a first contact, which is provided for electrically connecting the first semiconductor region and one of the first
  • the capacitive electrical element is in this case preferably monolithic in the optoelectronic
  • the first capacitive element advantageously increases the ESD protection of the semiconductor chip.
  • the first capacitive element has at least one
  • dielectric element that acts as an electrical capacitance with at least a portion of one of the electrical contacts.
  • the first contact and the second contact are electrically separated from each other by the dielectric member.
  • the second capacitive element is particularly preferably connected in parallel to the first capacitive element and the pn junction.
  • the second capacitive element is also suitable for receiving overvoltage in the reverse direction of the pn junction at least part of the charge of the overvoltage.
  • the second capacitive element advantageously further increases the ESD protection of the semiconductor chip.
  • the first and / or the second capacitive electrical element contribute to at least reducing an overvoltage of the pn junction.
  • the capacitive electrical element connected in parallel with the pn junction receives at least a portion of the charge that flows through the pn junction upon electrostatic discharge of the semiconductor chip, thus reducing the charge acting on the pn junction. Furthermore, the capacitive electrical element causes the charge of the electrostatic discharge to be released slowed down to the pn junction. The current density applied to the pn junction due to the electrostatic discharge thus becomes
  • the first capacitive electrical element preferably has a first dielectric layer as the dielectric element.
  • the first capacitive element can also have a dielectric layer sequence.
  • the first capacitive electrical element is through the first contact, the second contact and the first dielectric layer, wherein the first dielectric layer between the first contact and the second contact is arranged and these electrically isolated from each other.
  • the second capacitive electrical element has a second dielectric layer.
  • the second dielectric layer is part of a layer sequence.
  • the first contact comprises a first contact layer and the second
  • the first capacitive element comprises the first dielectric layer.
  • the first capacitive element comprises the first contact layer, the second contact layer and the first dielectric layer or is formed from the first contact layer, the second contact layer and the first dielectric layer.
  • the first contact layer, the second contact layer and the first dielectric layer are arranged one above the other.
  • the first dielectric layer is further between the first
  • the first contact layer, the second contact layer and the first dielectric layer are arranged one above the other such that they overlap at least partially laterally.
  • the first dielectric layer is particularly preferably in direct contact with the first contact layer and the second contact layer.
  • Optoelectronic semiconductor chip in addition to the first contact with a first contact layer has a second contact with
  • the semiconductor region which is remote from a rear side of the semiconductor chip, with
  • the rear side of the semiconductor chip is provided, for example, for mounting the semiconductor chip on a submount.
  • the back side of the semiconductor chip has no
  • Semiconductor chip is opposite to a front side of the semiconductor chip, which has a radiation exit surface of the semiconductor chip
  • the first capacitive portion the first capacitive
  • Element a first dielectric layer and the second contact a second contact element.
  • the first dielectric layer in this case covers a side edge of the second
  • the first capacitive element is formed from a first dielectric layer which is arranged between the first contact layer of the first contact and the second contact layer of the second contact and extends beyond a side edge of the second
  • the second dielectric Layer of a second capacitive element may be a
  • Element and the second capacitive electrical element each have a dielectric layer as a dielectric element.
  • the first dielectric layer is between the first contact layer and the second
  • the second contact may have a second contact element, wherein the first dielectric layer extends over a side edge of the second contact element and the second dielectric
  • the first comprises
  • first connection element which is arranged on the front side of the semiconductor chip.
  • second contact may have a second connection element, which preferably also on a front side of the semiconductor chip
  • Connection elements are provided to electrically contact the optoelectronic semiconductor chip to the outside, for example by means of a bonding wire.
  • connection element so the other electrical contact be electrically contacted via the back of the semiconductor chip from the outside.
  • the back side of the semiconductor chip is formed by a main surface of the carrier. If the semiconductor chip over the back electrically
  • the carrier is preferably formed electrically conductive. Furthermore, the carrier is particularly preferably fixed to the semiconductor layer sequence with an electrically conductive material, for example by means of a solder or an electrically conductive adhesive.
  • the first and / or second dielectric element is formed from at least one of the following materials: oxide, nitride, oxynitride,
  • Silicon oxynitride (s r ⁇ 6-7), hafnium nitride (s r ⁇ 20-40),
  • Hafnium oxynitride (s r ⁇ 20-40), Hafniumsiliziumoxynitrid (s r ⁇ 20- 40) Zirkoniumoxynitrid (s r ⁇ 20-40),
  • the first dielectric Zirconium silicon oxynitride (s r ⁇ 20-40), tantalum oxide ( ⁇ ⁇ ⁇ 25), barium strontium titanate (s r > 200), strontium titanate (s r ⁇ 400), silica (s r ⁇ 3, 9), hafnium oxide (s r ⁇ 20 -40), titanium oxide, silicon nitride, alumina ( ⁇ ⁇ 8-9), zirconia (s r ⁇ 20-40).
  • the first dielectric particularly preferably, the first dielectric
  • Element and / or the second dielectric element such as the first dielectric layer and / or the second dielectric layer, a material having a
  • the thickness of the first dielectric layer and / or the second dielectric layer has a value of between 1 nanometer and 1000 nanometers inclusive.
  • Dielectric element can, for example, by
  • Atomic layer deposition (ALD for atomic layer deposition) or with the help of tetraethoxylsilane (TEOS) are deposited.
  • ALD Atomic layer deposition
  • TEOS tetraethoxylsilane
  • a first gaseous starting material is supplied to a volume in which the surface to be coated is provided, so that the first gaseous starting material adsorbs to the surface. After a preferably complete or almost complete covering of the surface with the first starting material, that part of the first starting material which is still gaseous becomes
  • the second starting material is intended to chemically react with the first starting compound adsorbed on the surface to form a solid ALD layer.
  • the first and / or the second dielectric element has a multiplicity
  • the structural elements may be formed as a cylinder or cuboid.
  • the structural elements may be formed as a cylinder or cuboid.
  • the structural elements may be formed as a cylinder or cuboid.
  • Structure elements between the first contact layer and the semiconductor layer sequence arranged. Furthermore, the structure elements can also be arranged between the second contact layer and the semiconductor layer sequence.
  • the semiconductor chip may comprise a multiplicity of dielectric structure elements, which may be a third dielectric element of a third capacitive element Form elements.
  • the third capacitive element is particularly preferably connected in parallel to the pn junction and / or to the first capacitive element and / or the second capacitive element.
  • the semiconductor chip has a plurality of semiconductor layers which are connected in series.
  • the semiconductor layer sequences are laterally adjacent to one another on a common carrier
  • the carrier is radiation-transmissive
  • the carrier is provided so that the electromagnetic radiation generated in the active zone passes through the carrier and is emitted from its outer surface.
  • the carrier is provided so that the electromagnetic radiation generated in the active zone passes through the carrier and is emitted from its outer surface.
  • Semiconductor chip particularly preferably electrically contacted only on its back. Such a semiconductor chip is also referred to as flip-chip.
  • the carrier is remote from a radiation exit surface of the semiconductor chip.
  • a semiconductor chip is preferably a thin-film semiconductor chip.
  • the carrier is in this case preferably designed to be opaque and particularly preferably has an increased thermal conductivity.
  • the carrier is formed of a metal.
  • the carrier can also be galvanically deposited.
  • the optoelectronic semiconductor chip described here is intended to be part of an optoelectronic component.
  • the optoelectronic component has a submount.
  • a further capacitive element is integrated in the submount.
  • the further capacitive element is preferably also parallel to the
  • Materials are the materials already mentioned for the first capacitive element.
  • the further capacitive element may have a layer stack of alternating metallic and dielectric layers.
  • Semiconductor chips according to an embodiment. shows a section of Figure 3. shows an equivalent circuit diagram of the semiconductor chip according to the embodiment of Figures 3 and 4 shows a schematic sectional view of a semiconductor chip according to another
  • FIG. 7 shows an equivalent circuit diagram of the semiconductor chip according to the exemplary embodiment of FIG. 6.
  • Figures 8 and 9 show schematic sectional views of a semiconductor chip according to two
  • Figure 10 shows an equivalent circuit diagram of the semiconductor chip according to the embodiment of Figure 9.
  • Figure 11 shows a schematic sectional view of a
  • FIG. 12 shows an equivalent circuit diagram of the semiconductor chip according to the exemplary embodiment of FIG. 11.
  • FIGS. 13, 14 and 15 each show a schematic
  • FIG. 16 shows a plan view of the semiconductor chip according to FIG.
  • FIG. 15 shows schematically the electrical interconnection of the different semiconductor layer sequences of the semiconductor chip according to FIGS. 15 and 16.
  • FIG. 18 shows a schematic sectional illustration of one
  • Figure 19 shows a schematic plan view of the
  • FIG. 20 shows an equivalent circuit diagram of the optoelectronic
  • Figures 21 and 22 each show a schematic
  • Sectional view of a component according to one embodiment.
  • FIG. 23 shows an equivalent circuit diagram of a component according to a further exemplary embodiment.
  • FIG. 24 shows simulation results for the current flow I (t) as a function of time at a light-emitting diode (LED) in a circuit as shown in FIG.
  • the optoelectronic semiconductor chip 1 according to the exemplary embodiment of FIG. 1 comprises a
  • Semiconductor region 3 and the second semiconductor region 4 is an active zone formed with a pn junction 5.
  • the active zone generates during operation of the semiconductor chip 1
  • Radiation exit surface 6 of the semiconductor chip 1 is emitted.
  • the radiation exit surface 6 of the semiconductor chip 1 has a structuring which leads to an increased
  • the radiation exit surface 6 is part of a front side 7 of the semiconductor chip 1.
  • the semiconductor chip 1 comprises a carrier 8, on which the semiconductor layer sequence 2 is arranged.
  • the carrier 8 is formed in the present embodiment electrically conductive.
  • the carrier 8 may be attached to the semiconductor layer sequence 2 with a solder or an electrically conductive adhesive.
  • the carrier 8 can also be electrodeposited. In the present case, the carrier 8 faces away from the radiation exit surface 6 of the semiconductor chip 1.
  • the semiconductor chip 1 also has a first one
  • the first In the present case, contact comprises a first contact layer 9, which is arranged in direct contact with the first semiconductor region 3. Furthermore, the semiconductor chip 1 comprises a second contact with a second contact layer 10 and a second contact element 11. In this case, the second contact element 11 completely penetrates the first contact layer and the pn junction and extends as far as the second
  • the first contact layer 9 and the second contact layer 10 are arranged one above the other and overlap laterally.
  • the first contact layer 9 and the second contact layer 10 are separated from each other by a first dielectric element.
  • the first dielectric element is formed as a first dielectric layer 12, which is arranged between the first contact layer 9 and the second contact layer 10 and is in direct contact with the first contact layer 9.
  • the first dielectric layer 12 forms with the first contact layer 9 and the second contact layer 10 a first capacitive element.
  • the first capacitive element is suitable for receiving electrical charge when an overvoltage is applied to the pn junction 5 in the reverse direction. Furthermore, the dielectric element extends over
  • the first dielectric element is here in direct contact with the first semiconductor region 3 and insulates the second one
  • the first dielectric element electrically from the first semiconductor region 3.
  • the first dielectric element is also formed in the region of the second contact element 11 as a layer, the thickness of which, however, is increased compared to the remaining region.
  • the first contact layer 9 is designed to be reflective.
  • On the second contact layer 10 and on the second contact element 11 is a full surface of a
  • reflective, electrically conductive layer 13 applied, which is formed for example of a metal.
  • electromagnetic radiation generated in the active zone can be directed to the radiation exit surface 6.
  • Figure 1 shows schematically a section of the
  • FIG. 2 shows the first one
  • the first contact has the first connection element 14, which is arranged laterally of the semiconductor layer sequence 2 on the front side 7 of the semiconductor chip 1.
  • the first connection element 14 is provided for electrically contacting the semiconductor chip 1 from the outside, for example via a bonding wire.
  • the first connection element 14 is laterally enclosed by electrically insulating elements 15 and thereby electrically from the semiconductor layer sequence 2 isolated.
  • the first connection element 14 is in direct contact with the first contact layer 9.
  • the semiconductor chip 1 according to the embodiment of FIG. 3 has a carrier 8, which is formed from germanium.
  • a semiconductor layer sequence 2 which is based on gallium nitride and has a first p-doped semiconductor region 3 and a second n-doped one
  • Semiconductor region 4 has.
  • Gallium nitride is a nitride compound semiconductor material.
  • the n-doped semiconductor region 4 in this case has a radiation exit surface 6 of the
  • the semiconductor chip 1 has a first contact layer 9, which is in direct contact with the first semiconductor region 3 and is intended to electrically contact the first semiconductor region 3.
  • the semiconductor chip 1 also has a second contact, which has a second contact layer 10 and a second
  • the Contact element 11 comprises.
  • the contact element 11 completely breaks through the first contact layer 9 and the pn junction 5.
  • a first dielectric layer 12 is formed, which is part of a first capacitive element.
  • the first contact layer 9 is presently made of three
  • Passivation layer 16 is formed, which is formed of silicon dioxide.
  • Contact layers 9, 10 form a first capacitive element, which in the present case is connected in parallel with the pn junction 5.
  • the corresponding equivalent circuit diagram is shown in FIG.
  • the diode symbol 17 symbolizes the pn junction 5 and the capacitance symbol 18 the first one
  • the semiconductor chip 1 according to the embodiment of FIG. 6 has a carrier 8 which is electrically conductive
  • the electrically conductive support 8 is provided with an electrically conductive connection layer 19,
  • solder or adhesive layer attached to a semiconductor layer sequence 2.
  • Semiconductor layer sequence 2 has a first p-doped semiconductor region 3 and a second n-doped semiconductor region
  • the first semiconductor region 3 points toward the carrier and the second semiconductor region 4 toward a radiation exit surface 6 of the semiconductor chip 1 between the first semiconductor region 3 and the second
  • Semiconductor region 4 is arranged an active zone, the includes a pn junction 5.
  • the active zone, the pn junction 5 and the two semiconductor regions 3, 4 are not shown in FIG. 6 for reasons of clarity.
  • the semiconductor chip 1 according to FIG. 6 has a first contact layer 9, which is intended to electrically contact the p-doped semiconductor region 3.
  • the first contact layer 9 extends here except for a region which is formed by a second contact element 11, completely along a main surface of the carrier 8.
  • the first contact comprises, in addition to the first contact layer 9, a first connection element 14, which is in direct contact with the first Contact layer 9 is and is intended to contact the semiconductor chip 1 externally electrically.
  • the first connection element 14 is arranged on a front side 7 of the semiconductor chip 1.
  • the first contact layer 9 is replaced by a second
  • the second electrical contact is formed in the embodiment of Figure 6 by the second contact element 11.
  • the second is
  • the second contact element 11 connects the electric
  • the semiconductor chip 1 therefore, later on its rear side 20, which is opposite to the front side 7, electrically
  • a first dielectric layer 12 is arranged between the electrically conductive carrier 8 and the first contact layer 9, a first dielectric layer 12 is arranged.
  • the first dielectric layer 12, the electrically conductive carrier 8 and the first contact layer 9 form a first capacitive element, which is connected in parallel with the pn junction 5.
  • the first dielectric layer 12 further extends over the side flanks of the second contact element 11 and at least partially over side flanks of the optoelectronic semiconductor chip 1.
  • the first dielectric layer 12 covers the side surfaces of the first contact layer 9 and the semiconductor layer sequence 2.
  • Semiconductor layer sequence 2 is further arranged a plurality of structural elements 21, which are formed of a dielectric material.
  • the structural elements 21 which are formed of a dielectric material.
  • Structural elements 21 formed from the same dielectric material as the first dielectric layer 12 of the
  • Structural elements 21 can likewise contribute to the first capacitive element or themselves form a further capacitive element in interaction with electrically conductive elements of the semiconductor chip 1.
  • a current impressing layer 22 is furthermore arranged over the entire area.
  • Current injection layer 22 may be formed, for example, from a transparent conductive oxide (TCO).
  • TCO transparent conductive oxide
  • Transparent conductive oxides are generally metal oxides, such as zinc oxide, tin oxide, cadmium oxide,
  • Metal oxygen compounds such as Zn 2 SnC> 4, ZnSnÜ 3 , MgIn 2 Ü 4 , Galn0 3 , Zn 2 ln 2 O or In 4 Sn 3 0i 2 , or
  • the TCOs do not necessarily correspond to a stoichiometric composition and may furthermore also be p- and n-doped.
  • a reflective metallic layer 13 is applied in each case below the first dielectric layer 12 and on the first dielectric layer 12 on the side flanks of the second contact element 11. The reflective metallic layer 13 under the first dielectric
  • Layer 12 extends over the entire surface over a
  • Front side 7 of the semiconductor chip 1 has. Likewise, a reflective metallic layer 13 is formed in the spaces between the dielectric structural members 21.
  • Embodiment of Figure 6 is shown in Figure 7.
  • the diode symbol 17 again symbolizes the pn junction 5 and the capacitance symbol 18 the first capacitive element.
  • the first capacitive element is connected in parallel with the pn junction 5.
  • the second contact of the semiconductor chip 1 according to the embodiment of Figure 8 comprises a plurality of second contact elements 11, each of the first contact layer and the pn junction completely break through.
  • the remaining elements of the semiconductor chip 1 according to FIG. 8 may be formed, as in the case of FIG.
  • the semiconductor chip according to the exemplary embodiment of FIG. 9 has a semiconductor layer sequence 2 with a first p-doped semiconductor region 3 and a second n-doped semiconductor region 4.
  • An electrically conductive carrier 8 is attached to the semiconductor layer sequence 2 with a solder or adhesive layer 19. Between the carrier 8 and the semiconductor layer sequence 2 is still a first
  • Contact layer 9 is arranged, which is formed of a reflective metal.
  • the first contact is formed from the first contact layer 9 and can be electrically contacted at the rear via the electrically conductive carrier 8.
  • the optoelectronic semiconductor chip 1 according to the exemplary embodiment of FIG. 9 has a second contact for the electrical contacting of the second n-doped one
  • the second contact has a second contact layer 10, a second contact element 11 and a second connection element 23.
  • the second contact layer 10 is between the first contact layer 9 and the
  • Semiconductor layer sequence 2 is arranged and connects the second contact element 11 and the second connection element 23 with each other.
  • the second contact layer 10 extends only between the second contact element 11 and the laterally arranged second connection element 23 along one main side of the carrier 8, while a further region remains free from the second contact layer 10 along the main side of the carrier 8.
  • a first dielectric layer 12 is further arranged.
  • the first dielectric layer 12 forms, together with the first contact layer 9 and the second contact layer 10, a first capacitive element which is connected in parallel with the pn junction 5.
  • the first capacitive element is suitable for receiving overvoltage in the reverse direction of the pn junction 5 at least part of the charge of the overvoltage.
  • the first dielectric layer 12 extends beyond a side flank of the second contact element 11 and beyond an outer side flank of the second connection element 23.
  • the optoelectronic semiconductor chip 1 according to FIG. 9 comprises a second capacitive element which has a second dielectric layer 24.
  • the second capacitive element which has a second dielectric layer 24.
  • Dielectric layer 24 is present between the second contact layer 10 and the semiconductor layer sequence 2
  • the semiconductor chip 1 according to FIG. 9 also has a likewise
  • FIG. 10 shows an equivalent circuit diagram for the semiconductor chip 1 according to FIG. 9.
  • the first and the second capacitive elements are each characterized by a capacitance character 18
  • the optoelectronic semiconductor chip 1 according to the
  • Embodiment of Figure 9 an insulating support 8.
  • the electrically insulating support 8 may, for example, comprise aluminum nitride or be formed from aluminum nitride.
  • the semiconductor chip 1 can therefore not be electrically contacted via its rear side 20.
  • the optoelectronic semiconductor chip 1 according to FIG. 11 has, in addition to the second connection element 23, a first connection element 14, which is arranged on a front side 7 of the semiconductor chip 1 and connected to the first contact layer 9 in FIG
  • the first connection element 14 is provided to electrically contact the first contact from the outside.
  • FIG. 12 shows an equivalent circuit diagram for the semiconductor chip 1 according to FIG. 11.
  • the first and the second capacitive elements are each characterized by a capacitance character 18
  • the first capacitive element and the second capacitive element are each connected in parallel and parallel to the pn junction 5.
  • the second contact of the semiconductor chip 1 according to the embodiment of Figure 13 comprises a plurality of second contact elements 11, each of which completely break through the first contact layer 9 and the pn junction 5.
  • the remaining elements of the semiconductor chip 1 according to FIG. 13 may be formed as in the case of FIG.
  • the optoelectronic semiconductor chip 1 according to the
  • the exemplary embodiment of FIG. 14 has an electrically insulating carrier 8 with electrically conductive openings 25.
  • electrically conductive carrier 8 with electrically conductive openings 25.
  • the semiconductor chip 1 is therefore free of a first connection element 14 and a second connection element 23. Therefore, the entire
  • Radiation exit surface 6 are used.
  • the semiconductor chip 1 according to the embodiment of the present invention
  • FIGS. 15 and 16 include a plurality of laterally arranged ones
  • semiconductor layer sequences 2, 2 ' which are positioned on a common carrier 8.
  • the semiconductor chip 1 comprises four semiconductor layer sequences 2, 2 ', which are positioned on a common carrier 8.
  • the carrier 8 is
  • Each semiconductor layer sequence 2, 2 ' has a first one
  • semiconductor region 3 of a first conductivity type and a second semiconductor region 4 of a second conductivity type. Between the first semiconductor region 3 and the second semiconductor region 4, an active zone with a pn junction 5 is arranged. Between a first semiconductor layer sequence 2 and the carrier 8 is a first contact layer 9 of a first
  • Contact further comprises a first connection element 14, which is arranged laterally of the first semiconductor layer sequence 2. Between the carrier 8 and the first contact layer 9 is further a second contact layer 10 of a second
  • the second contact layer 10 is in direct contact with the carrier 8 and is separated from the second contact layer 10 by a first dielectric layer 12.
  • the second contact further comprises two second contact elements 11, which completely penetrate the first contact layer 9 and the pn junction 5.
  • the first dielectric layer 12 forms, with the first contact layer 9 and the second contact layer 10, a first dielectric element which is connected in parallel with the pn junction 5 and is suitable for overvoltage in
  • the first semiconductor layer sequence 2 is electrically insulated from the second semiconductor layer sequence 2 'by a dielectric layer. Between the second semiconductor layer sequence 2 'and the carrier 8, a first contact layer 9 is arranged in direct contact with the first semiconductor region 3.
  • the first contact layer 9 is intended to be the first
  • first contact layer 9 Between the first contact layer 9 and the carrier 8 is further a second contact layer 10 of a second
  • the second contact further comprises a second connection element 23 and two second contact elements 11, which completely penetrate the first contact layer 9 and the pn junction 5 and are provided for electrical contacting of the second semiconductor region 4.
  • the connecting element 26 is in direct contact with the first contact layer 9 of the second semiconductor layer sequence 2 'and connects the second contact of the first semiconductor layer sequence 2 with the first contact of the second semiconductor layer sequence 2', so that the first semiconductor layer sequence 2 and the second semiconductor layer sequence 2 'in series are connected ( Figure 17).
  • the connecting element 26 has a region which is formed as a layer which is parallel to the first
  • Contact layer 9 of the second semiconductor layer sequence 2 ' is arranged and forms a common interface with this.
  • a first dielectric layer is disposed, both second
  • Embodiment of Figures 18 and 19 has a
  • the optoelectronic semiconductor chip 1 has a
  • the semiconductor layer sequence 2 is on a
  • the semiconductor chip 1 is arranged on the submount 27 such that the Semiconductor layer sequence 2 facing away from the submount 27 and a main surface of the support 8 is provided as a radiation exit surface 6 of the semiconductor chip 1.
  • the carrier 8 is radiation-permeable in the present embodiment.
  • the carrier 8 is formed of sapphire.
  • Contact layer 9 is applied, which is intended to electrically contact the p-doped semiconductor region 3. Furthermore, the semiconductor chip 1 comprises a second
  • a first dielectric layer 12 is arranged, which extends over the side edges of the second
  • the first dielectric layer 12 forms with the first contact layer 9 and the second contact layer 10 a first capacitive element.
  • the first capacitive element is connected in parallel with the pn junction 5 and is adapted to receive charge of an overvoltage in the reverse direction of the pn junction 5.
  • the submount 27 has two bond pads 28 that are electrically isolated from each other.
  • the first bonding pad 28 is connected to the first contact layer by means of a bump 29.
  • the second bonding pad 28 is also electrically connected to a bump 29 with the first contact layer 9.
  • Embodiments of the further capacitive element in the submount 27 will be described in detail below with reference to FIGS. 21 and 22.
  • FIG. 18 An equivalent circuit diagram of the optoelectronic component according to the exemplary embodiment of FIGS. 18 and 19 is shown in FIG. The further capacitive element within the submount 27, the first capacitive element of the
  • Embodiment of Figure 21 has a
  • the semiconductor chip is applied to a submount 27.
  • the submount 27 has a first bonding pad 28 and a second bonding pad 28.
  • the semiconductor chip 1 is electrically conductively connected to the first bonding pad 28 via its rear side.
  • the second connection element 23 is electrically conductive with a bonding wire with the second
  • the submount 27 in the present case has an electrically conductive
  • the electrically conductive structures comprise metallic layers 30 arranged parallel to a main surface of the submount, which are separated from one another by layers 31 of a dielectric material.
  • alternating metallic layers 30 and dielectric layers 31 form a capacitive element within the Submounts 27 off. Furthermore, within the submount 27 two metallic, electrically conductive layers 30 '
  • Each electrically conductive layer 31 of the laminated spatula is further provided with a single electrically conductive layer 30 '
  • Embodiment of Figure 22 also has an optoelectronic semiconductor chip 1, as has already been described with reference to FIG 8.
  • This semiconductor chip 1 is also applied to a submount 27 with a first bonding pad 28 and a second bonding pad 28.
  • the submount 27 has a capacitive element which, in contrast to the submount according to FIG. 21, however, is formed by a single dielectric layer 31 between two electrically conductive layers 30. This capacitive element is located on a first main surface of the submount 27 and faces the rear side 20 of the semiconductor chip 1.
  • Optoelectronic device an additional external protection element, such as a protective diode,
  • FIG. 1 Arrangement is shown schematically in FIG.
  • the pn junction 5 is symbolized here by a first diode symbol 17, while the external protective element, like a protective diode, is symbolized by a second diode symbol 17 '.
  • Optoelectronic semiconductor chip 1 is characterized by a
  • Capacity mark 18 symbolizes.
  • the capacitance 18 is in this case connected in parallel with the diodes 17, 17 '.
  • FIG. 24 shows various simulation results for the time dependence of the current I (t), which occurs on a
  • the capacitance has a value of 50 picofarads, in the curve I 2 (t) a value of 500 picofarads, in the curve I 3 (t) a value of 1 nanofarads, in the curve 1 4 (FIG. f) has a value of 5 nanofarads, in the curve I5 (t) a value of 10 nanofarads and in the curve I e (t) a value of 20 nanofarads.
  • the maximum value of the current which flows off via the pn junction 5 decreases. Furthermore, the increase of the current to the maximum value slows down with increasing capacity. The pn junction 5 therefore becomes clear at high capacities

Abstract

Es wird eine optoelektronischer Halbleiterchip (1) mit einer Halbleiterschichtenfolge (2, 2') angegeben, die einen ersten Halbleiterbereich (3) eines ersten Leitfähigkeitstyps und einen zweiten Halbleiterbereich (4) eines zweiten Leitfähigkeitstyps und eine aktive Zone mit einem pn-Übergang (5) aufweist, die zwischen dem ersten Halbleiterbereich (3) und dem zweiten Halbleiterbereich (4) ausgebildet ist. Die Halbleiterschichtenfolge (2) ist auf einem Träger (8) angeordnet ist. Der Halbleiterchip (1) weist weiterhin einen ersten Kontakt auf, der zum elektrischen Anschließen des ersten Halbleiterbereichs (3) vorgesehen ist, und einen von dem ersten Kontakt verschiedenen zweiten Kontakt, der zum elektrischen Anschließen des zweiten Halbleiterbereichs (4) vorgesehen ist. Außerdem umfasst der Halbleiterchip (1) ein parallel zu dem pn-Übergang (5) geschaltetes erstes kapazitives elektrisches Element mit einem ersten dielektrischen Element, das dazu geeignet ist, bei Überspannung in Sperrrichtung des pn-Übergangs (5) zumindest einen Teil der Ladung aufzunehmen.

Description

Beschreibung
Optoelektronischer Halbleiterchip und optoelektronisches Bauelement
Es werden ein optoelektronischer Halbleiterchip und ein optoelektronisches Bauelement angegeben.
Optoelektrische Halbleiterchips sind beispielsweise in den folgenden Druckschriften beschrieben: WO 2011/080219,
WO 2012/146668, WO 2008/131735.
Es soll ein optoelektronischer Halbleiterchip mit einem erhöhten ESD-Schutz (ESD für „electrostatic discharge") angegeben werden. Weiterhin soll ein optoelektronisches
Bauelement angegeben werden, das ebenfalls einen erhöhten ESD-Schutz aufweist.
Diese Aufgaben werden durch einen optoelektronischen
Halbleiterchip mit den Merkmalen des Patentanspruches 1 und durch ein optoelektronisches Bauelement mit den Merkmalen des Patentanspruches 17 gelöst.
Vorteilhafte Ausführungsformen und Weiterbildungen des optoelektronischen Halbleiterchips sowie des
optoelektronischen Bauelements sind jeweils in den abhängigen Ansprüchen angegeben.
Ein optoelektronischer Halbleiterchip umfasst eine
Halbleiterschichtenfolge, die einen ersten Halbleiterbereich eines ersten Leitfähigkeitstyps und einen zweiten
Halbleiterbereich eines zweiten Leitfähigkeitstyps aufweist. Der erste Leitfähigkeitstyp ist von dem zweiten Leitfähigkeitstyp verschieden. Beispielsweise ist der erste Leitfähigkeitstyp n-leitend und der zweite Leitfähigkeitstyp p-leitend. Bei einem n-leitenden Material basiert die
elektrische Leitfähigkeit auf beweglichen Elektronen, während bei einem p-leitenden Material die elektrische Leitfähigkeit auf beweglichen Löchern basiert.
Weiterhin umfasst die Halbleiterschichtenfolge eine aktive Zone mit einem pn-Übergang, wobei die aktive Zone zwischen dem ersten Halbleiterbereich und dem zweiten
Halbleiterbereich ausgebildet ist. Die
Halbleiterschichtenfolge kann ganz oder teilweise epitaktisch gewachsen sein. Die Halbleiterschichtenfolge ist bevorzugt auf einem Träger angeordnet. Bei dem Träger kann es sich beispielsweise um ein Wachstumssubstrat handeln, auf dem die
Halbleiterschichtenfolge epitaktisch aufgewachsen wurde.
Beispielsweise kann ein derartiges Wachstumssubstrat Saphir aufweisen oder aus Saphir bestehen.
Weiterhin ist es auch möglich, dass der Träger von einem Wachstumssubstrat der Halbleiterschichtenfolge verschieden ist. Beispielsweise kann die Halbleiterschichtenfolge
epitaktisch auf einem Wachstumssubstrat gewachsen und danach auf einen Träger übertragen werden. Hierzu wird eine freie Hauptfläche der Halbleiterschichtenfolge, die von dem
Wachstumssubstrat abgewandt ist, an einem Träger befestigt, beispielsweise mittels eines Klebers oder eines Lots. Danach wird das Wachstumssubstrat von der Halbleiterschichtenfolge entfernt oder derart gedünnt, dass das Wachstumssubstrat alleine die Halbleiterschichtenfolge nicht mehr ausreichend mechanisch stabilisiert. Ein derartiger Halbleiterchip wird auch als Dünnfilmchip bezeichnet. Bevorzugt ist bei einem Dünnfilmchip eine reflektierende Schicht zwischen der
Halbleiterschichtenfolge und dem Träger angeordnet. Die reflektierende Schicht ist dazu vorgesehen, Strahlung, die in der aktiven Zone erzeugt wird, zu einer
Strahlungsaustrittsfläche des Halbleiterchips zu lenken.
Weiterhin umfasst der optoelektronische Halbleiterchip einen ersten Kontakt, der zum elektrischen Anschließen des ersten Halbleiterbereichs vorgesehen ist und einen vom ersten
Kontakt verschiedenen zweiten Kontakt, der zum elektrischen Anschließen des zweiten Halbleiterbereichs vorgesehen ist.
Parallel zu dem pn-Übergang ist weiterhin ein erstes
kapazitives elektrisches Element geschaltet, das dazu
geeignet ist, bei Überspannung in Sperrrichtung des pn- Übergangs zumindest einen Teil der Ladung der Überspannung aufzunehmen. Das kapazitive elektrische Element ist hierbei bevorzugt monolithisch in den optoelektronischen
Halbleiterchip integriert. Das erste kapazitive Element erhöht mit Vorteil den ESD-Schutz des Halbleiterchips.
Das erste kapazitive Element weist zumindest ein
dielektrisches Element auf, das mit mindestens einem Teil einer der elektrischen Kontakte als elektrische Kapazität wirkt .
Gemäß einer Ausführungsform sind der erste Kontakt und der zweite Kontakt durch das dielektrische Element elektrisch voneinander getrennt.
Gemäß einer weiteren Ausführungsform weist der
optoelektronische Halbleiterchip ein zweites kapazitives Element auf. Das zweite kapazitive Element ist besonders bevorzugt parallel zu dem ersten kapazitiven Element und dem pn-Übergang geschaltet. Auch das zweite kapazitive Element ist dazu geeignet, bei Überspannung in Sperrrichtung des pn- Übergangs zumindest einen Teil der Ladung der Überspannung aufzunehmen. Das zweite kapazitive Element erhöht mit Vorteil den ESD-Schutz des Halbleiterchips weiter. Die für das erste kapazitive Element beschriebenen Merkmale, Eigenschaften und Ausführungsformen gelten auch für das zweite kapazitive
Element.
Das erste und/oder das zweite kapazitive elektrische Element tragen dazu bei, eine Überspannung des pn-Übergangs zumindest zu verringern. Das zum pn-Übergang parallel geschaltete kapazitive elektrische Element nimmt zumindest einen Teil der Ladung auf, die bei einer elektrostatischen Entladung des Halbleiterchips über den pn-Übergang fließt und vermindert so die Ladung, die auf den pn-Übergang wirkt. Weiterhin bewirkt das kapazitive elektrische Element, dass die Ladung der elektrostatischen Entladung verlangsamt an den pn-Übergang abgegeben wird. Die an den pn-Übergang anliegende Stromdichte aufgrund der elektrostatischen Entladung wird somit
vermindert, insbesondere in der Anfangsphase der
elektrostatischen Entladung. Dies vermindert die im pn- Übergang dissipierte Leistung und verringert damit die
Wahrscheinlichkeit, dass der pn-Übergang bei der
elektrostatischen Entladung beschädigt oder zerstört wird.
Das erste kapazitive elektrische Element weist bevorzugt eine erste dielektrische Schicht als dielektrisches Element auf. Das erste kapazitive Element kann auch eine dielektrische Schichtenfolge aufweisen. Beispielsweise ist das erste kapazitive elektrische Element durch den ersten Kontakt, den zweiten Kontakt und die erste dielektrische Schicht gebildet, wobei die erste dielektrische Schicht zwischen dem ersten Kontakt und dem zweiten Kontakt angeordnet ist und diese elektrisch voneinander isoliert.
Ebenso ist es möglich, dass das zweite kapazitive elektrische Element eine zweite dielektrische Schicht aufweist.
Beispielsweise ist die zweite dielektrische Schicht Teil einer Schichtenfolge.
Gemäß einer Ausführungsform des Halbleiterchips umfasst der erste Kontakt eine erste Kontaktschicht und der zweite
Kontakt eine zweite Kontaktschicht. Das erste kapazitive Element weist die erste dielektrische Schicht auf. Das erste kapazitive Element weist die erste Kontaktschicht, die zweite Kontaktschicht und die erste dielektrische Schicht auf oder ist aus der ersten Kontaktschicht, der zweiten Kontaktschicht und der ersten dielektrischen Schicht gebildet. Die erste Kontaktschicht, die zweite Kontaktschicht und die erste dielektrische Schicht sind übereinander angeordnet. Die erste dielektrische Schicht ist weiterhin zwischen der ersten
Kontaktschicht und der zweiten Kontaktschicht positioniert. Besonders bevorzugt sind die erste Kontaktschicht, die zweite Kontaktschicht und die erste dielektrische Schicht derart übereinander angeordnet, dass sie zumindest teilweise lateral überlappen. Die erste dielektrische Schicht steht besonders bevorzugt in direktem Kontakt mit der ersten Kontaktschicht und der zweiten Kontaktschicht. Bei dieser Ausführungsform bilden die erste Kontaktschicht, die zweite Kontaktschicht und die erste dielektrische Schicht einen Kondensator aus, dessen Kapazität C nach der Formel C= (A*sr* So) /d berechnet wird, wobei sr die Dielektrizitätskonstante der ersten dielektrischen Schicht, d die Dicke der dielektrischen Schicht und A die Fläche ist, entlang der die erste Kontaktschicht, die zweite
Kontaktschicht und die erste dielektrische Schicht
miteinander überlappen.
Gemäß einer weiteren Ausführungsform weist der
optoelektronische Halbleiterchip neben dem ersten Kontakt mit einer ersten Kontaktschicht einen zweiten Kontakt mit
mindestens einem zweiten Kontaktelement auf, das die erste Kontaktschicht und den pn-Übergang durchbricht. Mit Hilfe des zweiten Kontaktelements kann der Halbleiterbereich, der von einer Rückseite des Halbleiterchips abgewandt ist, mit
Vorteil über die Rückseite elektrisch kontaktiert werden. Die Rückseite des Halbleiterchips ist beispielsweise zur Montage des Halbleiterchips auf ein Submount vorgesehen. Insbesondere weist die Rückseite des Halbleiterchips keine
Strahlungsaustrittsfläche auf. Die Rückseite des
Halbleiterchips liegt einer Vorderseite des Halbleiterchips gegenüber, die eine Strahlungsaustrittsfläche des
Halbleiterchips aufweist.
Gemäß einer Ausführungsform weist das erste kapazitive
Element eine erste dielektrische Schicht auf und der zweite Kontakt ein zweites Kontaktelement. Die erste dielektrische Schicht bedeckt hierbei eine Seitenflanke des zweiten
Kontaktelements. Beispielsweise ist das erste kapazitive Element aus einer ersten dielektrischen Schicht gebildet, die zwischen der ersten Kontaktschicht des ersten Kontaktes und der zweiten Kontaktschicht des zweiten Kontaktes angeordnet ist und sich bis über eine Seitenflanke des zweiten
Kontaktelements erstreckt. Auch die zweite dielektrische Schicht eines zweiten kapazitiven Elements kann eine
Seitenflanke des zweiten Kontaktelements bedecken.
Beispielsweise weisen das erste kapazitive elektrische
Element und das zweite kapazitive elektrische Element jeweils eine dielektrische Schicht als dielektrisches Element auf. Besonders bevorzugt ist die erste dielektrische Schicht zwischen der ersten Kontaktschicht und der zweiten
Kontaktschicht angeordnet und die zweite dielektrische
Schicht zwischen der zweiten Kontaktschicht und der
Halbleiterschichtenfolge. Hierbei kann der zweite Kontakt ein zweites Kontaktelement aufweisen, wobei sich die erste dielektrische Schicht über eine Seitenflanke des zweiten Kontaktelements erstreckt und die zweite dielektrische
Schicht sich über eine weitere Seitenflanke des zweiten
Kontaktelements erstreckt. Die beiden Seitenflanken des
Kontaktelements liegen sich hierbei besonders bevorzugt gegenüber . Gemäß einer weiteren Ausführungsform umfasst der erste
Kontakt ein erstes Anschlusselement, das auf der Vorderseite des Halbleiterchips angeordnet ist. Auch der zweite Kontakt kann ein zweites Anschlusselement aufweisen, das bevorzugt ebenfalls auf einer Vorderseite des Halbleiterchips
angeordnet ist.
Das erste Anschlusselement und/oder das zweite
Anschlusselement sind dazu vorgesehen, den optoelektronischen Halbleiterchip nach außen elektrisch zu kontaktieren, beispielsweise mit Hilfe eines Bonddrahts.
Weist die Vorderseite des Halbleiterchips ein einziges
Anschlusselement auf, so kann der andere elektrische Kontakt über die Rückseite des Halbleiterchips von außen elektrisch kontaktiert werden. Beispielsweise wird die Rückseite des Halbleiterchips durch eine Hauptfläche des Trägers gebildet. Soll der Halbleiterchip über die Rückseite elektrisch
kontaktiert werden, so ist der Träger bevorzugt elektrisch leitend ausgebildet. Weiterhin ist der Träger besonders bevorzugt mit einem elektrisch leitenden Material an der Halbleiterschichtenfolge befestigt, beispielsweise mittels eines Lotes oder eines elektrisch leitfähigen Klebers.
Gemäß einer Ausführungsform ist das erste und/oder zweite dielektrische Element aus mindestens einem der folgenden Materialien gebildet: Oxid, Nitrid, Oxynitrid,
Siliziumoxynitrid (sr~6-7), Hafniumnitrid (sr~20-40),
Hafniumoxynitrid (sr~20-40), Hafniumsiliziumoxynitrid (sr~20- 40), Zirkoniumoxynitrid (sr~20-40),
Zirkoniumsiliziumoxynitrid (sr~20-40), Tantaloxid (εΓ~25) , Bariumstrontiumtitanat (sr>200), Strontiumtitanat (sr~400), Siliziumoxid (sr~3, 9) , Hafniumoxid (sr~20-40), Titanoxid, Siliziumnitrid, Aluminiumoxid (εΓ~8-9) , Zirkoniumoxid (sr~20- 40). Besonders bevorzugt weist das erste dielektrische
Element und/oder das zweite dielektrische Element, wie beispielsweise die erste dielektrische Schicht und/oder die zweite dielektrische Schicht, ein Material mit einer
möglichst hohen Dielektrizitätskonstante auf.
Besonders bevorzugt weist die Dicke der ersten dielektrischen Schicht und/oder der zweiten dielektrischen Schicht einen Wert zwischen einschließlich 1 Nanometer und einschließlich 1000 Nanometer auf. Das erste dielektrische Element und/oder das zweite
dielektrische Element können beispielsweise durch
Atomlagenabscheidung (ALD für Atomic Layer Deposition) oder mit Hilfe von Tetraethoxylsilan (TEOS) abgeschieden werden.
Mit Atomlagenabscheidung ist vorliegend ein Verfahren
bezeichnet, bei dem ein erstes gasförmiges Ausgangsmaterial einem Volumen zugeführt wird, in dem die zu beschichtende Oberfläche bereitgestellt ist, sodass das erste gasförmige Ausgangsmaterial auf der Oberfläche adsorbiert. Nach einer bevorzugt vollständigen oder nahezu vollständigen Bedeckung der Oberfläche mit dem ersten Ausgangsmaterial wird der Teil des ersten Ausgangsmaterials, der noch gasförmig
beziehungsweise nicht auf der Oberfläche adsorbiert vorliegt, in der Regel wieder aus dem Volumen entfernt und ein zweites Ausgangsmaterial zugeführt. Das zweite Ausgangsmaterial ist dafür vorgesehen, mit der an der Oberfläche adsorbierten, ersten Ausgangsverbindung unter Bildung einer festen ALD- Schicht chemisch zu reagieren.
Gemäß einer weiteren Ausführungsform weist das erste und/oder das zweite dielektrische Element eine Vielzahl an
Strukturelementen auf, die untereinander verbunden sind.
Beispielsweise können die Strukturelemente als Zylinder oder Quader ausgebildet sein. Beispielsweise sind die
Strukturelemente zwischen der ersten Kontaktschicht und der Halbleiterschichtenfolge angeordnet. Weiterhin können die Strukturelemente auch zwischen der zweiten Kontaktschicht und der Halbleiterschichtenfolge angeordnet sein.
Weiterhin ist es auch möglich, dass der Halbleiterchip eine Vielzahl dielektrischer Strukturelemente umfasst, die ein drittes dielektrisches Element eines dritten kapazitiven Elements bilden. Das dritte kapazitive Element ist besonders bevorzugt parallel zu dem pn-Übergang und/oder zu dem ersten kapazitiven Element und/oder dem zweiten kapazitiven Element geschaltet .
Die für das erste und zweite kapazitive Element beschriebenen Merkmale, Eigenschaften und Ausführungsformen gelten auch für das dritte kapazitive Element. Mit Hilfe des ersten kapazitiven Elements und/oder des zweiten kapazitiven Elements und/oder des dritten kapazitiven Elements können bevorzugt Kapazitiven zwischen 1 Pikofarad bis 1 Nanofarad innerhalb des Halbleiterchips erzeugt werden. Gemäß einer Ausführungsform weist der Halbleiterchip mehrere Halbleiterschichten auf, die in Serie geschaltet sind.
Besonders bevorzugt sind die Halbleiterschichtenfolgen lateral nebeneinander auf einem gemeinsamen Träger
angeordnet .
Beispielsweise ist der Träger strahlungsdurchlässig
ausgebildet und eine seiner Hauptflächen weist eine
Strahlungsaustrittsfläche auf. Mit anderen Worten ist der Träger bei dieser Ausführungsform dazu vorgesehen, dass die in der aktiven Zone erzeugte elektromagnetische Strahlung durch den Träger hindurchläuft und von seiner Außenfläche abgestrahlt wird. Bei dieser Ausführungsform wird der
Halbleiterchip besonders bevorzugt nur über seine Rückseite elektrisch kontaktiert. Ein derartiger Halbleiterchip wird auch als Flip-Chip bezeichnet.
Alternativ ist es auch möglich, dass der Träger von einer Strahlungsaustrittsfläche des Halbleiterchips abgewandt ist. Bei einem derartigen Halbleiterchip handelt es sich bevorzugt um einen Dünnfilmhalbleiterchip. Der Träger ist hierbei bevorzugt lichtundurchlässig ausgebildet und weist besonders bevorzugt eine erhöhte Wärmeleitfähigkeit auf. Beispielsweise ist der Träger aus einem Metall gebildet. Der Träger kann auch galvanisch abgeschieden sein.
Der hier beschriebene optoelektronische Halbleiterchip ist dazu vorgesehen, Teil eines optoelektronischen Bauelements zu sein. Beispielsweise weist das optoelektronische Bauelement ein Submount auf. Bevorzugt ist ein weiteres kapazitives Element in das Submount integriert. Das weitere kapazitive Element ist bevorzugt ebenfalls parallel zu dem
Halbleiterchip geschaltet und erhöht mit Vorteil den ESD- Schutz des pn-Übergangs .
Beispielsweise weist das weitere kapazitive Element des
Submounts zumindest eine dielektrische Schicht auf. Als
Materialien sind die für das erste kapazitive Element bereits genannten Materialien geeignet.
Weiterhin ist es auch möglich, dass das weitere kapazitive Element einen Schichtenstapel alternierender metallischer und dielektrischer Schichten aufweist.
Weitere vorteilhafte Ausführungsformen und Weiterbildungen der Erfindung ergeben sich aus den im Folgenden in Verbindung mit den Figuren beschriebenen Ausführungsbeispielen. Die Figuren 1 bis 3 zeigen jeweils eine schematische
Schnittdarstellung eines elektronischen
Halbleiterchips gemäß einem Ausführungsbeispiel. zeigt einen Ausschnitt aus Figur 3. zeigt ein Ersatzschaltbild des Halbleiterchips gemäß dem Ausführungsbeispiel der Figuren 3 und 4 zeigt eine schematische Schnittdarstellung eines Halbleiterchips gemäß einem weiteren
Ausführungsbeispiel . Figur 7 zeigt ein Ersatzschaltbild des Halbleiterchips gemäß dem Ausführungsbeispiel der Figur 6.
Figuren 8 und 9 zeigen schematische Schnittdarstellungen eines Halbleiterchips gemäß zweier
Ausführungsbeispiele.
Figur 10 zeigt ein Ersatzschaltbild des Halbleiterchips gemäß dem Ausführungsbeispiel der Figur 9. Figur 11 zeigt eine schematische Schnittdarstellung eines
Halbleiterchips gemäß einem weiteren
Ausführungsbeispiel .
Figur 12 zeigt ein Ersatzschaltbild des Halbleiterchips gemäß dem Ausführungsbeispiel der Figur 11.
Figuren 13, 14 und 15 zeigen jeweils eine schematische
Schnittdarstellung eines Halbleiterchips gemäß jeweils einem weiteren Ausführungsbeispiel.
Figur 16 zeigt eine Draufsicht auf den Halbleiterchip gemäß
Figur 15. Figur 17 zeigt schematisch die elektrische Verschaltung der unterschiedlichen Halbleiterschichtenfolgen des Halbleiterchips gemäß der Figuren 15 und 16. Figur 18 zeigt eine schematische Schnittdarstellung eines
Bauelements gemäß einem ersten Ausführungsbeispiel.
Figur 19 zeigt eine schematische Draufsicht auf das
Bauelement gemäß der Figur 18.
Figur 20 zeigt ein Ersatzschaltbild des optoelektronischen
Bauelements gemäß der Figuren 18 und 19.
Figuren 21 und 22 zeigen jeweils eine schematische
Schnittdarstellung durch ein Bauelement gemäß jeweils einem Ausführungsbeispiel.
Figur 23 zeigt ein Ersatzschaltbild eines Bauelements gemäß einem weiteren Ausführungsbeispiel.
Figur 24 zeigt Simulationsergebnisse für den Stromfluss I (t) in Abhängigkeit der Zeit an einer Leuchtdiode (LED) in einem Schaltkreis, wie er in dem
Ersatzschaltbild der Figur 25 schematisch dargestellt ist.
Gleiche, gleichartige oder gleich wirkende Elemente sind in den Figuren mit denselben Bezugszeichen versehen. Die Figuren und die Größenverhältnisse der in den Figuren dargestellten Elemente untereinander sind nicht als maßstäblich zu
betrachten. Vielmehr können einzelne Elemente, insbesondere Schichtdicken, zur besseren Darstellbarkeit und/oder zum besseren Verständnis übertrieben groß dargestellt sein. Der optoelektronische Halbleiterchip 1 gemäß dem Ausführungsbeispiel der Figur 1 umfasst eine
Halbleiterschichtenfolge 2 mit einem ersten Halbleiterbereich 3 eines ersten Leitfähigkeitstyps und einem zweiten
Halbleiterbereich 4 eines zweiten Leitfähigkeitstyps. Bei dem vorliegenden Ausführungsbeispiel ist der erste
Halbleiterbereich 3 p-leitfähig und der zweite
Halbleiterbereich 4 n-leitfähig. Zwischen dem ersten
Halbleiterbereich 3 und dem zweiten Halbleiterbereich 4 ist eine aktive Zone mit einem pn-Übergang 5 ausgebildet. Die aktive Zone erzeugt im Betrieb des Halbleiterchips 1
elektromagnetische Strahlung, die von einer
Strahlungsaustrittsfläche 6 des Halbleiterchips 1 ausgesandt wird. Die Strahlungsaustrittsfläche 6 des Halbleiterchips 1 weist eine Strukturierung auf, die zu einer erhöhten
Strahlungsauskopplung aus dem Halbleiterchip 1 führen soll. Die Strahlungsaustrittsfläche 6 ist Teil einer Vorderseite 7 des Halbleiterchips 1.
Weiterhin umfasst der Halbleiterchip 1 einen Träger 8, auf dem die Halbleiterschichtenfolge 2 angeordnet ist. Der Träger 8 ist bei dem vorliegenden Ausführungsbeispiel elektrisch leitend ausgebildet. Beispielsweise kann der Träger 8 mit einem Lot oder einem elektrisch leitfähigen Kleber an der Halbleiterschichtenfolge 2 befestigt sein. Alternativ kann der Träger 8 auch galvanisch abgeschieden werden. Der Träger 8 ist vorliegend von der Strahlungsaustrittsfläche 6 des Halbleiterchips 1 abgewandt.
Der Halbleiterchip 1 weist weiterhin einen ersten
elektrischen Kontakt auf, der zum elektrischen Anschließen des ersten Halbleiterbereiches 3 vorgesehen ist. Der erste Kontakt umfasst vorliegend eine erste Kontaktschicht 9, die in direktem Kontakt mit dem ersten Halbleiterbereich 3 angeordnet ist. Weiterhin umfasst der Halbleiterchip 1 einen zweiten Kontakt mit einer zweiten Kontaktschicht 10 und einem zweiten Kontaktelement 11. Das zweite Kontaktelement 11 durchdringt hierbei die erste Kontaktschicht und den pn- Übergang vollständig und reicht bis an den zweiten
Halbleiterbereich 4 des zweiten Leitfähigkeitstyps, um diesen elektrisch kontaktieren zu können. Die erste Kontaktschicht 9 und die zweite Kontaktschicht 10 sind übereinander angeordnet und überlappen lateral.
Die erste Kontaktschicht 9 und die zweite Kontaktschicht 10 sind durch ein erstes dielektrisches Element voneinander getrennt. Das erste dielektrische Element ist als erste dielektrische Schicht 12 ausgebildet, die zwischen der ersten Kontaktschicht 9 und der zweiten Kontaktschicht 10 angeordnet ist und in direktem Kontakt mit der ersten Kontaktschicht 9 steht. Die erste dielektrische Schicht 12 bildet mit der ersten Kontaktschicht 9 und der zweiten Kontaktschicht 10 ein erstes kapazitives Element aus. Das erste kapazitive Element ist dazu geeignet, elektrische Ladung aufzunehmen, wenn an den pn-Übergang 5 in Sperrrichtung eine Überspannung anliegt. Weiterhin erstreckt sich das dielektrische Element über
Seitenflanken des zweiten Kontaktelements 11. Das erste dielektrische Element steht hier in direktem Kontakt mit dem ersten Halbleiterbereich 3 und isoliert das zweite
Kontaktelement 11 elektrisch von dem ersten Halbleiterbereich 3. Das erste dielektrische Element ist im Bereich des zweiten Kontaktelements 11 ebenfalls als Schicht ausgebildet, deren Dicke jedoch gegenüber dem restlichen Bereich erhöht ist. Die erste Kontaktschicht 9 ist vorliegend reflektierend ausgebildet. Auf der zweiten Kontaktschicht 10 und auf dem zweiten Kontaktelement 11 ist vollflächig eine
reflektierende, elektrisch leitende Schicht 13 aufgebracht, die beispielsweise aus einem Metall gebildet ist. Durch die reflektierende erste Kontaktschicht und die reflektierende Schicht 13 kann elektromagnetische Strahlung, die in der aktiven Zone erzeugt wird, zu der Strahlungsaustrittsfläche 6 gelenkt werden.
Figur 1 zeigt schematisch einen Ausschnitt des
Halbleiterchips 1 mit dem ersten Kontaktelement 11. Figur 2 zeigt schematisch einen weiteren Ausschnitt des
Halbleiterchips 1. Dieser Ausschnitt stellt insbesondere die beiden Kontaktschichten 9, 10 und ein erstes Anschlusselement 14 dar. Seitlich ist in Figur 2 ein Teil des zweiten
Kontaktelements 11 zu erkennen, das in Figur 1 vollständig dargestellt ist. Weiterhin zeigt Figur 2 die erste
Kontaktschicht 9 und die zweite Kontaktschicht 10, die durch die erste dielektrische Schicht 12 voneinander getrennt sind. Die dielektrische Schicht grenzt hierbei direkt an die erste Kontaktschicht 9 und direkt an die reflektierende Schicht 13 an . Weiterhin weist der erste Kontakt das erste Anschlusselement 14 auf, das seitlich der Halbleiterschichtenfolge 2 auf der Vorderseite 7 des Halbleiterchips 1 angeordnet ist. Das erste Anschlusselement 14 ist dazu vorgesehen, den Halbleiterchip 1 von außen elektrisch zu kontaktieren, beispielsweise über einen Bonddraht. Das erste Anschlusselement 14 ist durch elektrisch isolierende Elemente 15 seitlich umschlossen und dadurch von der Halbleiterschichtenfolge 2 elektrisch isoliert. Das erste Anschlusselement 14 steht in direktem Kontakt mit der ersten Kontaktschicht 9.
Der Halbleiterchip 1 gemäß Ausführungsbeispiel der Figur 3 weist einen Träger 8 auf, der aus Germanium gebildet ist. Auf dem Träger 8 ist eine Halbleiterschichtenfolge 2 angeordnet, die auf Galliumnitrid basiert und einen ersten p-dotierten Halbleiterbereich 3 und einen zweiten n-dotierten
Halbleiterbereich 4 aufweist.
Galliumnitrid ist ein Nitrid-Verbindungshalbleitermaterial. Nitrid-Verbindungshalbleitermaterialien sind
Verbindungshalbleitermaterialien, die Stickstoff enthalten, und gehorchen der folgenden chemischen Summenformel:
InxAlyGai-x-yN mit 0 < x < 1, 0 < y < 1 und x+y < 1.
Zwischen dem p-dotierten Halbleiterbereich 3 und dem n- dotierten Halbleiterbereich 4 ist eine aktive Zone mit einem pn-Übergang 5 angeordnet. Der n-dotierte Halbleiterbereich 4 weist hierbei zu einer Strahlungsaustrittsfläche 6 des
Halbleiterchips 1, während der p-dotierte Halbleiterbereich 3 zu dem Träger 8 weist.
Der Halbleiterchip 1 weist eine erste Kontaktschicht 9 auf, die in direktem Kontakt mit dem ersten Halbleiterbereich 3 steht und dazu vorgesehen ist, den ersten Halbleiterbereich 3 elektrisch zu kontaktieren.
Der Halbleiterchip 1 weist weiterhin einen zweiten Kontakt auf, der eine zweite Kontaktschicht 10 und ein zweites
Kontaktelement 11 umfasst. Das Kontaktelement 11 durchbricht die erste Kontaktschicht 9 und den pn-Übergang 5 vollständig. Zwischen der ersten Kontaktschicht 9 und der zweiten Kontaktschicht 10 ist eine erste dielektrische Schicht 12 ausgebildet, die Teil eines ersten kapazitiven Elements ist. Die erste Kontaktschicht 9 ist vorliegend aus drei
Einzelschichten gebildet, wie in Figur 4 im Detail
dargestellt.
Auf der Vorderseite 7 sowie auf der Seitenflanke der
Halbleiterschichtenfolge 2 und auf einem Randbereich der zweiten Kontaktschicht 10 ist vorliegend weiterhin eine
Passivierungsschicht 16 ausgebildet, die aus Siliziumdioxid gebildet ist.
Die erste dielektrische Schicht 12 und die beiden
Kontaktschichten 9, 10 bilden ein erstes kapazitives Element aus, das vorliegend parallel zu dem pn-Übergang 5 geschaltet ist. Das korrespondierende Ersatzschaltbild ist in Figur 5 dargestellt. Das Diodenzeichen 17 symbolisiert hierbei den pn-Übergang 5 und das Kapazitätszeichen 18 das erste
kapazitive Element.
Der Halbleiterchip 1 gemäß dem Ausführungsbeispiel der Figur 6 weist einen Träger 8 auf, der elektrisch leitend
ausgebildet ist. Der elektrisch leitende Träger 8 ist mit einer elektrisch leitenden Verbindungsschicht 19,
beispielsweise eine Lot- oder KlebstoffSchicht , an einer Halbleiterschichtenfolge 2 befestigt. Die
Halbleiterschichtenfolge 2 weist einen ersten p-dotierten Halbleiterbereich 3 und einen zweiten n-dotierten
Halbleiterbereich 4 auf. Der erste Halbleiterbereich 3 weist zu dem Träger hin und der zweite Halbleiterbereich 4 zu einer Strahlungsaustrittsfläche 6 des Halbleiterchips 1. Zwischen dem ersten Halbleiterbereich 3 und dem zweiten
Halbleiterbereich 4 ist eine aktive Zone angeordnet, die einen pn-Übergang 5 umfasst. Die aktive Zone, der pn-Übergang 5 und die beiden Halbleiterbereiche 3, 4 sind in der Figur 6 aus Gründen der Übersichtlichkeit nicht dargestellt. Weiterhin weist der Halbleiterchip 1 gemäß der Figur 6 eine erste Kontaktschicht 9 auf, die dazu vorgesehen ist, den p- dotierten Halbleiterbereich 3 elektrisch zu kontaktieren. Die erste Kontaktschicht 9 erstreckt sich hierbei bis auf einen Bereich, der durch ein zweites Kontaktelement 11 gebildet wird, vollständig entlang einer Hauptfläche des Trägers 8. Der erste Kontakt umfasst neben der ersten Kontaktschicht 9 ein erstes Anschlusselement 14, das in direktem Kontakt mit der ersten Kontaktschicht 9 steht und dazu vorgesehen ist, den Halbleiterchip 1 extern elektrisch zu kontaktieren. Das erste Anschlusselement 14 ist auf einer Vorderseite 7 des Halbleiterchips 1 angeordnet.
Die erste Kontaktschicht 9 wird durch ein zweites
Kontaktelement 11 vollständig durchbrochen, das dazu
vorgesehen ist, den n-dotierten Halbleiterbereich 4
elektrisch zu kontaktieren. Der zweite elektrische Kontakt ist bei dem Ausführungsbeispiel der Figur 6 durch das zweite Kontaktelement 11 gebildet. Insbesondere ist der zweite
Kontakt vorliegend frei von einer zweiten Kontaktschicht 10. Das zweite Kontaktelement 11 verbindet den elektrisch
leitenden Träger 8 mit dem n-dotierten Halbleiterbereich 4. Der Halbleiterchip 1 kann daher später über seine Rückseite 20, die der Vorderseite 7 gegenüber liegt, elektrisch
kontaktiert werden.
Zwischen dem elektrisch leitendem Träger 8 und der ersten Kontaktschicht 9 ist eine erste dielektrische Schicht 12 angeordnet. Die erste dielektrische Schicht 12, der elektrisch leitende Träger 8 und die erste Kontaktschicht 9 bilden ein erstes kapazitives Element aus, das zu dem pn- Übergang 5 parallel geschaltet ist. Die erste dielektrische Schicht 12 erstreckt sich weiterhin über die Seitenflanken des zweiten Kontaktelementes 11 und zumindest teilweise über Seitenflanken des optoelektronischen Halbleiterchips 1. So bedeckt die erste dielektrische Schicht 12 die Seitenflächen der ersten Kontaktschicht 9 sowie der Halbleiterschichtenfolge 2.
Zwischen der ersten Kontaktschicht 9 und der
Halbleiterschichtenfolge 2 ist weiterhin eine Vielzahl an Strukturelementen 21 angeordnet, die aus einem dielektrischen Material gebildet sind. Beispielsweise sind die
Strukturelemente 21 aus dem gleichen dielektrischen Material gebildet, wie die erste dielektrische Schicht 12 des
kapazitiven Elements. Die Vielzahl an dielektrischen
Strukturelementen 21 kann ebenfalls zu dem ersten kapazitiven Element beitragen oder selber im Zusammenspiel mit elektrisch leitenden Elementen des Halbleiterchips 1 ein weiteres kapazitives Element ausbilden.
Zwischen den dielektrischen Strukturelementen 21 und der Halbleiterschichtenfolge 2 ist weiterhin vollflächig eine Stromeinprägungsschicht 22 angeordnet. Die
Stromeinprägungsschicht 22 kann beispielsweise aus einem transparenten leitenden Oxid (transparent conductive oxide: TCO) gebildet sein.
Transparente leitende Oxide sind in der Regel Metalloxide, wie beispielsweise Zinkoxid, Zinnoxid, Cadmiumoxid,
Titanoxid, Indiumoxid oder Indiumzinnoxid (ITO). Neben binären Metallsauerstoff erbindungen, wie beispielsweise ZnO, SnÜ2 oder In2Ü3, gehören auch ternäre
MetallsauerstoffVerbindungen, wie beispielsweise Zn2SnC>4, ZnSnÜ3, MgIn2Ü4, Galn03, Zn2ln20s oder In4Sn30i2, oder
Mischungen unterschiedlicher transparenter leitender Oxide zu der Gruppe der TCOs . Weiterhin entsprechend die TCOs nicht zwingend einer stöchiometrischen Zusammensetzung und können weiterhin auch p- sowie n-dotiert sein.
Unter der ersten dielektrischen Schicht 12 sowie auf der ersten dielektrischen Schicht 12 auf den Seitenflanken des zweiten Kontaktelementes 11 ist jeweils eine reflektierende metallische Schicht 13 aufgebracht. Die reflektierende metallische Schicht 13 unter der ersten dielektrischen
Schicht 12 erstreckt sich hierbei vollflächig über eine
Vorderseite des zweiten Kontaktelements 11, wobei die
Vorderseite des zweiten Kontaktelements 11 zu einer
Vorderseite 7 des Halbleiterchips 1 weist. Ebenso ist eine reflektierende metallische Schicht 13 in den Zwischenräumen zwischen den dielektrischen Strukturelementen 21 ausgebildet.
Das Ersatzschaltbild des Halbleiterchips 1 gemäß dem
Ausführungsbeispiel der Figur 6 ist in Figur 7 dargestellt. Das Diodenzeichen 17 symbolisiert hierbei wieder den pn- Übergang 5 und das Kapazitätszeichen 18 das erste kapazitive Element. Das erste kapazitive Element ist parallel zu dem pn- Übergang 5 geschaltet.
Im Unterschied zu dem Halbleiterchip gemäß dem
Ausführungsbeispiel der Figur 6 umfasst der zweite Kontakt des Halbleiterchips 1 gemäß dem Ausführungsbeispiel der Figur 8 eine Vielzahl zweiter Kontaktelemente 11, die jeweils die erste Kontaktschicht und den pn-Übergang vollständig durchbrechen. Die übrigen Elemente des Halbleiterchips 1 gemäß der Figur 8 können ausgebildet sein, wie bei dem
Halbleiterchip gemäß Figur 6. Der Halbleiterchip 1 gemäß dem Ausführungsbeispiel der Figur 9 weist eine Halbleiterschichtenfolge 2 mit einem ersten p- dotierten Halbleiterbereich 3 und einem zweiten n-dotierten Halbleiterbereich 4 auf. An der Halbleiterschichtenfolge 2 ist mit einer Lot- oder KlebstoffSchicht 19 ein elektrisch leitender Träger 8 befestigt. Zwischen dem Träger 8 und der Halbleiterschichtenfolge 2 ist weiterhin eine erste
Kontaktschicht 9 angeordnet, die aus einem reflektierenden Metall gebildet ist. Der erste Kontakt ist vorliegend aus der ersten Kontaktschicht 9 gebildet und kann über den elektrisch leitenden Träger 8 rückseitig elektrisch kontaktiert werden.
Weiterhin weist der optoelektronische Halbleiterchip 1 gemäß dem Ausführungsbeispiel der Figur 9 einen zweiten Kontakt zur elektrischen Kontaktierung des zweiten n-dotierten
Halbleiterbereichs 4 auf. Der zweite Kontakt weist eine zweite Kontaktschicht 10, ein zweites Kontaktelement 11 und ein zweites Anschlusselement 23 auf. Das zweite
Kontaktelement 11 durchbricht die erste Kontaktschicht 9 und den pn-Übergang 5 vollständig. Die zweite Kontaktschicht 10 ist zwischen der ersten Kontaktschicht 9 und der
Halbleiterschichtenfolge 2 angeordnet und verbindet das zweite Kontaktelement 11 und das zweite Anschlusselement 23 miteinander. Die zweite Kontaktschicht 10 erstreckt sich hierbei lediglich zwischen dem zweiten Kontaktelement 11 und dem seitlich angeordneten zweiten Anschlusselement 23 entlang einer Hauptseite des Trägers 8, während ein weiterer Bereich entlang der Hauptseite des Trägers 8 frei bleibt von der zweiten Kontaktschicht 10. Zwischen der ersten Kontaktschicht 9 und der zweiten
Kontaktschicht 10 ist weiterhin eine erste dielektrische Schicht 12 angeordnet. Die erste dielektrische Schicht 12 bildet hierbei zusammen mit der ersten Kontaktschicht 9 und der zweiten Kontaktschicht 10 ein erstes kapazitives Element aus, das parallel zu dem pn-Übergang 5 geschaltet ist. Das erste kapazitive Element ist dazu geeignet, bei Überspannung in Sperrrichtung des pn-Übergangs 5 zumindest einen Teil der Ladung der Überspannung aufzunehmen. Die erste dielektrische Schicht 12 erstreckt sich hierbei bis über eine Seitenflanke des zweiten Kontaktelementes 11 und bis über eine äußere Seitenflanke des zweiten Anschlusselements 23.
Weiterhin umfasst der optoelektronische Halbleiterchip 1 gemäß der Figur 9 ein zweites kapazitives Element, das eine zweite dielektrische Schicht 24 aufweist. Die zweite
dielektrische Schicht 24 ist vorliegend zwischen der zweiten Kontaktschicht 10 und der Halbleiterschichtenfolge 2
angeordnet und bedeckt eine weitere Seitenflanke des zweiten Kontaktelementes 11 und eine weitere Seitenflanke des zweiten Anschlusselements 23. Zwischen der Halbleiterschichtenfolge 2 und dem Träger 8 sind weiterhin dielektrische
Strukturelemente 21 angeordnet, wie sie bereits anhand der Figur 6 bereits beschrieben wurde. Der Halbleiterchip 1 gemäß der Figur 9 weist weiterhin ebenfalls eine
Stromeinprägungsschicht 22 auf, wie sie anhand der Figur 6 im Detail beschrieben wurde. Figur 10 zeigt ein Ersatzschaltbild für den Halbleiterchip 1 gemäß Figur 9. Das erste und das zweite kapazitive Element sind hierbei jeweils durch ein Kapazitätszeichen 18
symbolisiert und der pn-Übergang 5 durch das Diodenzeichen 17. Das erste kapazitive Element und das zweite kapazitive Element sind jeweils parallel zueinander und parallel zu dem pn-Übergang 5 geschaltet. Der optoelektronische Halbleiterchip 1 gemäß dem
Ausführungsbeispiel der Figur 11 weist im Unterschied zu dem optoelektronischen Halbleiterchip gemäß dem
Ausführungsbeispiel der Figur 9 einen isolierenden Träger 8 auf. Der elektrisch isolierende Träger 8 kann zum Beispiel Aluminiumnitrid aufweisen oder aus Aluminiumnitrid gebildet sein. Im Unterschied zu dem Halbleiterchip 1 gemäß Figur 9 kann der Halbleiterchip 1 daher nicht über seine Rückseite 20 elektrisch kontaktiert werden. Aus diesem Grund weist der optoelektronische Halbleiterchip 1 gemäß der Figur 11 neben dem zweiten Anschlusselement 23 ein erstes Anschlusselement 14 auf, das auf einer Vorderseite 7 des Halbleiterchips 1 angeordnet ist und mit der ersten Kontaktschicht 9 in
direktem Kontakt steht. Das erste Anschlusselement 14 ist dazu vorgesehen, den ersten Kontakt von außen elektrisch zu kontaktieren.
Figur 12 zeigt ein Ersatzschaltbild für den Halbleiterchip 1 gemäß Figur 11. Das erste und das zweite kapazitive Element sind hierbei jeweils durch ein Kapazitätszeichen 18
symbolisiert und der pn-Übergang 5 durch das Diodenzeichen 17. Das erste kapazitive Element und das zweite kapazitive Element sind jeweils parallel zueinander und parallel zu dem pn-Übergang 5 geschaltet. Im Unterschied zu dem Halbleiterchip 1 gemäß dem
Ausführungsbeispiel der Figur 11, umfasst der zweite Kontakt des Halbleiterchips 1 gemäß dem Ausführungsbeispiel der Figur 13 eine Vielzahl zweiter Kontaktelemente 11, die jeweils die erste Kontaktschicht 9 und den pn-Übergang 5 vollständig durchbrechen. Die übrigen Elemente des Halbleiterchips 1 gemäß der Figur 13 können ausgebildet sein, wie bei dem
Halbleiterchip 1 gemäß Figur 11.
Der optoelektronische Halbleiterchip 1 gemäß dem
Ausführungsbeispiel der Figur 14 weist im Unterschied zu dem optoelektronischen Halbleiterchip 1 gemäß der Figur 13 einen elektrisch isolierenden Träger 8 mit elektrisch leitenden Durchbrüchen 25 auf. Über die elektrisch leitenden
Durchbrüche 25 kann der Halbleiterchip 1 rückseitig
elektrisch kontaktiert werden. Der Halbleiterchip 1 ist daher frei von einem ersten Anschlusselement 14 und einem zweiten Anschlusselement 23. Daher kann mit Vorteil die gesamte
Vorderseite 7 des Halbleiterchips 1 als
Strahlungsaustrittsfläche 6 genutzt werden.
Der Halbleiterchip 1 gemäß dem Ausführungsbeispiel der
Figuren 15 und 16 umfasst mehrere lateral angeordnete
Halbleiterschichtenfolgen 2, 2', die auf einem gemeinsamen Träger 8 positioniert sind. Der Halbleiterchip 1 umfasst vorliegend vier Halbleiterschichtenfolgen 2, 2', die
monolithisch auf dem gemeinsamen Träger 8 integriert und elektrisch in Serie geschaltet sind. Der Träger 8 ist
elektrisch isolierend ausgebildet.
Jede Halbleiterschichtenfolge 2, 2' weist einen ersten
Halbleiterbereich 3 eines ersten Leitfähigkeitstyps und einen zweiten Halbleiterbereich 4 eines zweiten Leitfähigkeitstyps auf. Zwischen dem ersten Halbleiterbereich 3 und dem zweiten Halbleiterbereich 4 ist eine aktive Zone mit einem pn- Übergang 5 angeordnet. Zwischen einer ersten Halbleiterschichtenfolge 2 und dem Träger 8 ist eine erste Kontaktschicht 9 eines ersten
Kontakts angeordnet, die mit dem ersten Halbleiterbereich 3 in direktem Kontakt steht und zum elektrischen Anschließen des ersten Halbleiterbereichs 3 vorgesehen ist. Der erste
Kontakt umfasst weiterhin ein erstes Anschlusselement 14, das seitlich der ersten Halbleiterschichtenfolge 2 angeordnet ist . Zwischen dem Träger 8 und der ersten Kontaktschicht 9 ist weiterhin eine zweite Kontaktschicht 10 eines zweiten
Kontaktes angeordnet. Die zweite Kontaktschicht 10 befindet sich in direktem Kontakt mit dem Träger 8 und ist durch eine erste dielektrische Schicht 12 von der zweiten Kontaktschicht 10 getrennt. Der zweite Kontakt umfasst weiterhin zwei zweite Kontaktelemente 11, die die erste Kontaktschicht 9 und den pn-Übergang 5 vollständig durchdringen. Die erste
dielektrische Schicht 12 erstreckt sich bis über die
Seitenflanken der zweiten Kontaktelemente 11.
Die erste dielektrische Schicht 12 bildet mit der ersten Kontaktschicht 9 und der zweiten Kontaktschicht 10 ein erstes dielektrisches Element aus, das zu dem pn-Übergang 5 parallel geschaltet und dazu geeignet ist, bei Überspannung in
Sperrrichtung des pn-Übergangs 5 zumindest einen Teil der Ladung der Überspannung aufzunehmen.
Lateral neben der ersten Halbleiterschichtenfolge 2 ist eine zweite Halbleiterschichtenfolge 2 ' auf dem Träger 8
angeordnet. Die erste Halbleiterschichtenfolge 2 ist von der zweiten Halbleiterschichtenfolge 2 ' durch eine dielektrische Schicht elektrisch isoliert. Zwischen der zweiten Halbleiterschichtenfolge 2 ' und dem Träger 8 ist eine erste Kontaktschicht 9 in direktem Kontakt mit dem ersten Halbleiterbereich 3 angeordnet. Die erste Kontaktschicht 9 ist dazu vorgesehen, den ersten
Halbleiterbereich 3 elektrisch zu kontaktieren.
Zwischen der ersten Kontaktschicht 9 und dem Träger 8 ist weiterhin eine zweite Kontaktschicht 10 eines zweiten
Kontakts angeordnet. Der zweite Kontakt umfasst weiterhin ein zweites Anschlusselement 23 und zwei zweite Kontaktelemente 11, die die erste Kontaktschicht 9 und den pn-Übergang 5 vollständig durchdringen und zur elektrischen Kontaktierung des zweiten Halbleiterbereichs 4 vorgesehen sind. Die zweite Kontaktschicht 10, die zum elektrischen
Anschließen des zweiten Halbleiterbereichs 4 der ersten benachbarten Halbleiterschichtenfolge 2 dient, erstreckt sich weiterhin über den gesamten Träger 8 und ist somit auch zwischen dem Träger 8 und der zweiten Kontaktschicht 10 der zweiten Halbleiterschichtenfolge 2' angeordnet. Von der zweiten Kontaktschicht 10 der ersten Halbleiterschichtenfolge 2 erstreckt sich weiterhin ein elektrisches
Verbindungselement 26 bis zur ersten Kontaktschicht 9 der zweiten Halbleiterschichtenfolge 2 ' . Das Verbindungselement 26 steht in direktem Kontakt mit der ersten Kontaktschicht 9 der zweiten Halbleiterschichtenfolge 2 ' und verbindet den zweiten Kontakt der ersten Halbleiterschichtenfolge 2 mit dem ersten Kontakt der zweiten Halbleiterschichtenfolge 2 ' , so dass die erste Halbleiterschichtenfolge 2 und die zweite Halbleiterschichtenfolge 2' in Serie geschaltet sind (Figur 17) . Das Verbindungselement 26 weist einen Bereich auf, der als Schicht ausgebildet ist, die parallel zu der ersten
Kontaktschicht 9 der zweiten Halbleiterschichtenfolge 2 ' angeordnet ist und mit dieser eine gemeinsame Grenzfläche ausbildet .
Zwischen der zweiten Kontaktschicht 10 der ersten
Halbleiterschichtenfolge 2 und der zweiten Kontaktschicht 10 der zweiten Halbleiterschichtenfolge 2 ' ist eine erste dielektrische Schicht angeordnet, die beide zweite
Kontaktschichten 10 elektrisch voneinander isoliert. Zwischen der zweiten Kontaktschicht 10 der zweiten
Halbleiterschichtenfolge 2 ' und dem schichtförmigen Bereich des Verbindungselements 26 ist eine weitere dielektrische Schicht angeordnet, die das Verbindungselement 26 von der zweiten Kontaktschicht 10 elektrisch isoliert. Auch die
Seitenflanken der zweiten Kontaktelemente 11 sind vollständig mit einer dielektrischen Schicht bedeckt.
Das optoelektronische Bauelement gemäß dem
Ausführungsbeispiel der Figuren 18 und 19 weist einen
optoelektronischen Halbleiterchip 1 auf, der auf ein Submount 27 aufgebracht ist.
Der optoelektronische Halbleiterchip 1 weist eine
Halbleiterschichtenfolge 2 mit einem ersten p-dotierten
Halbleiterbereich 3 und einem zweiten vorliegend n-dotierten Halbleiterbereich 4 auf. Zwischen dem n-dotierten
Halbleiterbereich 4 und dem p-dotierten Halbleiterbereich 3 ist eine aktive Zone mit einem pn-Übergang 5 angeordnet. Die Halbleiterschichtenfolge 2 ist auf einem
Wachstumssubstrat epitaktisch gewachsen, das vorliegend als Träger 8 des Halbleiterchips 1 dient. Der Halbleiterchip 1 ist derart auf dem Submount 27 angeordnet, dass die Halbleiterschichtenfolge 2 von dem Submount 27 weg weist und eine Hauptfläche des Trägers 8 als Strahlungsaustrittsfläche 6 des Halbleiterchips 1 vorgesehen ist. Der Träger 8 ist bei dem vorliegenden Ausführungsbeispiel strahlungsdurchlässig ausgebildet. Beispielsweise ist der Träger 8 aus Saphir gebildet .
Auf die Halbleiterschichtenfolge 2 ist eine erste
Kontaktschicht 9 aufgebracht, die dazu vorgesehen ist, den p- dotierten Halbleiterbereich 3 elektrisch zu kontaktieren. Weiterhin umfasst der Halbleiterchip 1 eine zweite
Kontaktschicht 10 und eine Vielzahl an zweiten
Kontaktelementen 22 zum elektrischen Anschließen des zweiten Halbleiterbereichs 4.
Zwischen der ersten Kontaktschicht 9 und der zweiten
Kontaktschicht 10 ist eine erste dielektrische Schicht 12 angeordnet, die sich über die Seitenflanken der zweiten
Kontaktelemente 11 erstreckt. Die erste dielektrische Schicht 12 bildet mit der ersten Kontaktschicht 9 und der zweiten Kontaktschicht 10 ein erstes kapazitives Element aus. Das erste kapazitive Element ist mit dem pn-Übergang 5 parallel geschaltet und dazu geeignet, Ladung einer Überspannung in Sperrrichtung des pn-Übergangs 5 aufzunehmen.
Das Submount 27 weist zwei Bondpads 28 auf, die elektrisch voneinander isoliert sind. Das erste Bondpad 28 ist mittels eines Bumps 29 mit der ersten Kontaktschicht verbunden. Das zweite Bondpad 28 ist ebenfalls mit einem Bump 29 mit der ersten Kontaktschicht 9 elektrisch leitend verbunden.
In dem Submount 27 ist ein weiteres kapazitives Element enthalten, das ebenfalls zum ESD-Schutz des Bauelements beiträgt. Das weitere kapazitive Element ist aus Gründen der Übersichtlichkeit nicht in Figur 18 dargestellt.
Ausführungsformen des weiteren kapazitiven Elements in dem Submount 27 werden weiter unten im Text anhand der Figuren 21 und 22 im Detail beschrieben.
Ein Ersatzschaltbild des optoelektronischen Bauelements gemäß dem Ausführungsbeispiel der Figuren 18 und 19 ist in Figur 20 dargestellt. Das weitere kapazitive Element innerhalb des Submounts 27, das erste kapazitive Element des
Halbleiterchips 1 und der pn-Übergang 5 sind parallel
zueinander geschalten.
Das optoelektronische Bauelement gemäß dem
Ausführungsbeispiel der Figur 21 weist einen
optoelektronischen Halbleiterchip 1 auf, wie er
beispielsweise anhand von Figur 8 bereits im Detail
beschrieben wurde. Der Halbleiterchip ist auf ein Submount 27 aufgebracht. Das Submount 27 weist ein erstes Bondpad 28 und ein zweites Bondpad 28 auf. Der Halbleiterchip 1 ist über seine Rückseite elektrisch leitend mit dem ersten Bondpad 28 verbunden. Weiterhin ist das zweite Anschlusselement 23 elektrisch leitend mit einem Bonddraht mit dem zweiten
Bondpad 28 verbunden.
Das Submount 27 weist vorliegend elektrisch leitende
Strukturen auf, die aus einem Metall gebildet sind. Die elektrisch leitenden Strukturen umfassen parallel zu einer Hauptfläche des Submounts angeordnete metallische Schichten 30, die voneinander durch Schichten 31 eines dielektrischen Materials getrennt sind. Der Schichtenstapel aus
alternierenden metallischen Schichten 30 und dielektrischen Schichten 31 bildet ein kapazitives Element innerhalb des Submounts 27 aus. Weiterhin sind innerhalb des Submounts 27 zwei metallische, elektrisch leitende Schichten 30'
ausgebildet, die sich jeweils ausgehend von einem Bondpad 28 senkrecht zu einer Stapelrichtung des Schichtstapels entlang der Seitenflächen des Submounts 27 erstreckt. Jede elektrisch leitende Schicht 31 des Schichtenspatels ist weiterhin mit einer einzigen elektrisch leitenden Schicht 30', die
senkrecht zu einer Seitenfläche des Submounts 27 angeordnet ist, verbunden.
Das optoelektronische Bauelement gemäß dem
Ausführungsbeispiel der Figur 22 weist ebenfalls einen optoelektronischen Halbleiterchip 1 auf, wie er anhand der Figur 8 bereits beschrieben wurde. Auch dieser Halbleiterchip 1 ist auf ein Submount 27 mit einem ersten Bondpad 28 und einem zweiten Bondpad 28 aufgebracht. Weiterhin weist das Submount 27 ein kapazitives Element auf, das im Unterschied zu dem Submount gemäß der Figur 21 jedoch durch eine einzige dielektrische Schicht 31 zwischen zwei elektrisch leitenden Schichten 30 gebildet ist. Dieses kapazitive Element befindet sich auf einer ersten Hauptfläche des Submounts 27 und weist zu der Rückseite 20 des Halbleiterchips 1.
Weiterhin ist es auch möglich, dass bei einem
optoelektronischen Bauelement ein zusätzliches externes Schutzelement, wie beispielsweise eine Schutzdiode,
vorgesehen ist. Das Ersatzschaltbild in der derartigen
Anordnung ist schematisch in Figur 23 dargestellt. Der pn- Übergang 5 ist hierbei durch ein erstes Diodenzeichen 17 symbolisiert, während das externe Schutzelement, wie eine Schutzdiode, durch ein zweites Diodenzeichen 17'
gekennzeichnet ist, das jedoch in Sperrrichtung zu dem ersten Diodenzeichen 17 geschaltet ist. Die zusätzliche Kapazität des kapazitiven Elements im Submount 27 oder im
optoelektronischen Halbleiterchip 1 ist durch ein
Kapazitätszeichen 18 symbolisiert. Die Kapazität 18 ist hierbei parallel zu den Dioden 17, 17' geschaltet.
Figur 24 zeigt verschiedene Simulationsergebnisse für die Zeitabhängigkeit des Stromes I (t) , der an einem
Halbleiterchip 1 anliegt, wie er bereits beschrieben wurde. Das Ersatzschaltbild, das als Grundlage der Simulation verwendet ist, ist in Figur 25 dargestellt und entspricht dem Ersatzschaltbild der Figuren 5 und 7.
Die verschiedenen Kurven I i (t) bis Ie(t) zeigen hierbei die Zeitabhängigkeit des über den pn-Übergang 5 fließenden
Stromes I (t) bei Variation der Kapazität C im Schaltkreis.
Bei der Kurve I i (t) weist die Kapazität einen Wert von 50 Pikofarad, bei der Kurve I2 (t) einen Wert von 500 Pikofarad, bei der Kurve I3 (t) einen Wert von 1 Nanofarad, bei der Kurve 14(f) einen Wert von 5 Nanofarad, bei der Kurve I5 (t) einen Wert von 10 Nanofarad und bei der Kurve I e(t) einen Wert von 20 Nanofarad auf. Mit zunehmender Kapazität sinkt zum einen der Maximalwert des Stromes, der über den pn-Übergang 5 abfließt. Weiterhin verlangsamt sich auch das Ansteigen des Stromes auf den Maximalwert mit steigender Kapazität. Der pn- Übergang 5 wird daher bei hohen Kapazitäten deutlich
langsamer mit weniger Strom beaufschlagt als bei geringen Kapazitäten . Die vorliegende Anmeldung beansprucht die Priorität der deutschen Anmeldung DE 10 2013 110 041.4, deren Inhalt hiermit durch Rückbezug aufgenommen wird. Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele auf diese beschränkt. Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen i den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den
Patentansprüchen oder Ausführungsbeispielen angegeben ist.

Claims

Patentansprüche
1. Optoelektronischer Halbleiterchip (1) mit:
- einer Halbleiterschichtenfolge (2, 2'), die einen ersten Halbleiterbereich (3) eines ersten Leitfähigkeitstyps und einen zweiten Halbleiterbereich (4) eines zweiten
Leitfähigkeitstyps und eine aktive Zone mit einem pn-Übergang (5) aufweist, die zwischen dem ersten Halbleiterbereich (3) und dem zweiten Halbleiterbereich (4) ausgebildet ist,
- einem Träger (8), auf dem die Halbleiterschichtenfolge (2) angeordnet ist,
- einem ersten Kontakt, der zum elektrischen Anschließen des ersten Halbleiterbereichs (3) vorgesehen ist,
- einem von dem ersten Kontakt verschiedenen zweiten Kontakt, der zum elektrischen Anschließen des zweiten
Halbleiterbereichs (4) vorgesehen ist,
- ein parallel zu dem pn-Übergang (5) geschaltetes erstes kapazitives elektrisches Element mit einem ersten
dielektrischen Element, das dazu geeignet ist, bei
Überspannung in Sperrrichtung des pn-Übergangs (5) zumindest einen Teil der Ladung aufzunehmen.
2. Optoelektronischer Halbleiterchip (1) nach dem
vorherigen Anspruch,
bei dem der erste Kontakt und der zweite Kontakt durch das dielektrische Element elektrisch voneinander getrennt sind.
3. Optoelektronischer Halbleiterchip (1) nach einem der obigen Ansprüche,
der ein zweites kapazitives Element mit einem zweiten
dielektrischen Element aufweist.
4. Optoelektronischer Halbleiterchip (1) nach einem der obigen Ansprüche,
bei dem das erste kapazitive elektrische Element eine erste dielektrische Schicht (12) als dielektrisches Element aufweist.
5. Optoelektronischer Halbleiterchip (1) nach einem der obigen Ansprüche,
bei dem das zweite kapazitive elektrische Element eine zweite dielektrische Schicht (24) als dielektrisches Element aufweist .
6. Optoelektronischer Halbleiterchip (1) nach einem der obigen Ansprüche,
bei dem
- das erste kapazitive Element eine erste dielektrische
Schicht (12) aufweist,
- der erste Kontakt eine erste Kontaktschicht (9) und der zweite Kontakt eine zweite Kontaktschicht (10) aufweisen,
- die erste Kontaktschicht (9), die zweite Kontaktschicht (10) und die erste dielektrische Schicht (12) übereinander angeordnet sind, und
- die erste dielektrische Schicht (12) zwischen der ersten Kontaktschicht (9) und der zweiten Kontaktschicht (10) angeordnet ist.
7. Optoelektronischer Halbleiterchip (1) nach einem der obigen Ansprüche,
bei dem
- der erste Kontakt eine erste Kontaktschicht (9) aufweist, und - der zweite Kontakt ein zweites Kontaktelement (11)
aufweist, das die erste Kontaktschicht (9) und den pn- Übergang (5) durchbricht.
8. Optoelektronischer Halbleiterchip (1) nach dem
vorherigen Anspruch,
bei dem das erste kapazitive Element eine erste dielektrische Schicht (12) aufweist, die eine Seitenflanke des zweiten Kontaktelements (11) bedeckt.
9. Optoelektronischer Halbleiterchip (1) nach einem der Ansprüche 7 bis 8,
bei dem das zweite kapazitive Element eine zweite
dielektrische Schicht (24) aufweist, die eine Seitenflanke des zweiten Kontaktelements (11) bedeckt.
10. Optoelektronischer Halbleiterchip (1) nach dem
vorherigen Anspruch,
bei dem
- der erste Kontakt eine erste Kontaktschicht (9) und der zweite Kontakt eine zweite Kontaktschicht (10) aufweisen,
- die erste Kontaktschicht (9) und die zweite Kontaktschicht (10) übereinander angeordnet sind, wobei
- die erste dielektrische Schicht (12) zwischen der ersten Kontaktschicht (9) und der zweiten Kontaktschicht (10) angeordnet ist, und
die zweite dielektrische Schicht (24) zwischen der zweiten Kontaktschicht (10) und der Halbleiterschichtenfolge (2) angeordnet ist.
11. Optoelektronischer Halbleiterchip (1) nach einem der obigen Ansprüche, bei dem der erste Kontakt ein erstes Anschlusselement (14) aufweist, das auf einer Vorderseite (7) des Halbleiterchips (1) angeordnet ist.
12. Optoelektronischer Halbleiterchip (1) nach einem der obigen Ansprüche,
bei dem der zweite Kontakt ein zweites Anschlusselement (23) aufweist, das auf einer Vorderseite (7) des Halbleiterchips (1) angeordnet ist.
13. Optoelektronischer Halbleiterchip (1) nach einem der obigen Ansprüche,
bei dem das erste dielektrische Element und/oder das zweite dielektrische Element aus mindestens einem der folgenden Materialien gebildet ist: Oxid, Nitrid, Oxynitrid,
Siliziumoxynitrid, Hafniumnitrid, Hafniumoxynitrid,
Hafniumsiliziumoxynitrid, Zirkoniumoxynitrid,
Zirkoniumsiii ziumoxynitrid, Tantaloxid,
Bariumstrontiumtitanat , Strontiumtitanat , Siliziumoxid, Hafniumoxid, Titanoxid, Siliziumnitrid, Aluminiumoxid,
Zirkoniumoxid .
14. Optoelektronischer Halbleiterchip (1) nach einem der obigen Ansprüche,
bei dem das erste und/oder das zweite dielektrische Element als erste dielektrische Schicht (12) und/oder zweite
dielektrische Schicht (24) ausgebildet ist, die eine Dicke zwischen einschließlich 1 Nanometer und einschließlich 1000 Nanometer aufweist.
15. Optoelektronischer Halbleiterchip (1) nach einem der obigen Ansprüche, der mehrere Halbleiterschichtenfolgen (2, 2') aufweist, die lateral auf dem Träger (8) angeordnet und miteinander in Serie geschaltet sind.
16. Optoelektronischer Halbleiterchip (1) nach einem der obigen Ansprüche,
bei dem
- der Träger (8) strahlungsdurchlässig ist, und
- eine Hauptfläche des Trägers (8) eine
Strahlungsaustrittsfläche (6) aufweist.
17. Optoelektronischer Halbleiterchip (1) nach einem der Ansprüche 1 bis 15,
bei dem der Träger (8) von einer Strahlungsaustrittsfläche (6) des Halbleiterchips (1) abgewandt ist.
18. Optoelektronisches Bauelement mit einem Submount (27), auf das ein Halbleiterchip (1) nach einem der obigen
Ansprüche aufgebracht ist, wobei in das Submount (27) ein weiteres kapazitives Element integriert ist.
19. Optoelektronisches Bauelement nach dem vorherigen
Anspruch,
bei dem das weitere kapazitive Element zumindest eine dielektrische Schicht (31) aufweist.
20. Optoelektronisches Bauelement einem der Ansprüche 18 bis 19,
bei dem das weitere kapazitive Element einen Schichtenstapel alternierender metallischer Schichten (30 ,30') und
dielektrischer Schichten (31) aufweist.
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