WO2015035690A1 - 半导体器件制造方法 - Google Patents

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    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials

Definitions

  • the present disclosure relates generally to the field of semiconductor fabrication and, more particularly, to a method of fabricating a semiconductor device capable of improving LER and adjusting gate length.
  • LER line edge roughness
  • LER can be improved by using the Spacer Transfer Image (STI) technology.
  • STI Spacer Transfer Image
  • An example method may include: forming a first material layer and a second material layer on a substrate; forming an auxiliary layer on the second material layer; forming an opening corresponding to the gate structure to be formed in the auxiliary layer; forming a third a material layer to cover the auxiliary layer; a mask layer corresponding to at least one of the gate structures is formed on the third material layer; and in the presence of the mask layer, the third material layer is patterned to remove the lateral extension thereof Part of: removing the auxiliary layer; patterning the second material layer with the patterned third material layer as a mask to form a gate structure that can define different gate lengths.
  • a gate structure is formed in accordance with STI technology, and STI technology is supplemented using photolithography techniques.
  • STI technology is supplemented using photolithography techniques.
  • FIGS. 1-10 are schematic diagrams showing stages in a process of fabricating a semiconductor device in accordance with an embodiment of the present disclosure. detailed description
  • a layer/element when a layer/element is referred to as being "on" another layer/element, the layer/element may be located directly on the other layer/element, or a central layer may be present between them. element. In addition, if a layer/element is "on” another layer/element, the layer/element may be "under” the other layer/element when the orientation is reversed.
  • a method of fabricating a semiconductor device can include forming a gate structure in accordance with STI techniques.
  • a laminate of a first material layer and a second material layer can be formed on a substrate.
  • the first material layer may include a gate dielectric layer or a sacrificial gate dielectric layer
  • the second material layer may include a gate conductor layer or a sacrificial gate conductor layer.
  • an auxiliary layer may be formed on the laminate, and an opening corresponding to the gate structure is formed therein.
  • the "gate structure” may refer to one or more layers in the finally formed gate stack, or the gate stack itself; so-called “corresponding to the gate structure” may include various correspondences.
  • the position of the opening itself may correspond to the position of the grid structure, or One or more of the side walls of the opening may correspond substantially to the lateral extent of the grid structure, as will become more apparent in the following description.
  • a third material layer may be formed to cover the auxiliary layer.
  • the third material layer can be deposited substantially conformally.
  • the third material layer can include a vertical extension extending over the sidewall of the opening and a lateral extension extending over the top surface of the laminate.
  • the third pair of material layers can be patterned to remove lateral extensions thereof. Such patterning can be performed, for example, by a spacer forming process.
  • the patterned third material layer can form a mask of the gate structure. Since the sidewall of such a mask is defined by the opening of the auxiliary layer, rather than by etching, it can be relatively smooth. Thus, by patterning the laminate using such a mask, a gate structure improved by LER can be obtained.
  • a third material layer may be formed on the third material layer corresponding to at least one of the gate structures before patterning the third material layer Mask layer.
  • the mask layer may cover at least a portion of the lateral extension of the third material layer.
  • the remaining lateral extension of the portion terminates at least at one end thereof in the vertical extension.
  • the mask layer may cover lateral extensions on the bottom wall of the respective opening, and one or both ends may not exceed the lateral extent of the opening, e.g., retracted toward the opening relative to the respective side walls of the opening.
  • the lateral extent of the third material layer portion (the mask constituting the corresponding gate structure) remaining in the opening corresponds to the lateral dimension of the opening, and thus defines the corresponding gate The gate length of the structure.
  • the sidewall of the mask at one or both ends thereof is defined by the opening, so that an improved LER can be obtained, as described above.
  • a substrate 1000 is provided.
  • the substrate 1000 may be a suitable substrate in various forms, such as a bulk semiconductor substrate such as Si, Ge, etc., a compound semiconductor substrate such as SiGe, GaAs, GaSb, AlAs, InAs, InP, GaN, SiC, InGaAs, InSb, InGaSb Etc., a semiconductor-on-insulator (SOI), etc.
  • a bulk silicon substrate and a silicon-based material will be described as an example.
  • a shallow trench isolation 1002 can be formed to define the active region.
  • Shallow trench isolation 1002 can include, for example, an oxide (e.g., silicon oxide).
  • a gate dielectric layer 1004 may be sequentially formed on the substrate 1000, for example, by deposition. And a gate conductor layer 1006.
  • the gate dielectric layer 1004 may include an oxide (eg, SiO 2 ) having a thickness of about 1 to 5 nm; the gate conductor layer 1006 may include polysilicon having a thickness of about 50 to 150 nm.
  • the auxiliary layer 1010 may be formed over the stack of the gate dielectric side layer 1004 and the gate conductor layer 1006, for example, by deposition.
  • the auxiliary layer 1010 may include amorphous silicon having a thickness of about 100 to 150 nm.
  • a stop layer 1008 may be formed on the top surface of the gate conductor layer, and the auxiliary layer 1010 is formed on the stop layer 1008.
  • the stop layer 1008 can include an oxide having a thickness of about 1-10 nm.
  • the auxiliary layer 1010 can be patterned by photolithography to form an opening therein. These openings correspond to the gate structure to be formed later.
  • three openings (corresponding to three gate structures) are defined in three active regions (defined by shallow trench isolation on both sides). It should be noted here that in the example of Fig. 3, only one of the side walls is shown for the leftmost opening. This may be because the opening is located at the peripheral edge and thus has only one side wall; or may be a portion other than the leftmost shallow trench isolation 1002 in the figure (not shown in the figure, corresponding to another active Zone) has another side wall.
  • a material layer 1012 is formed on the structure shown in FIG. 3, for example, by deposition.
  • Material layer 1012 can be deposited substantially conformally.
  • substantially conformal means that the degree of conformality (the ratio of the thickness grown on the vertical surface to the thickness grown on the horizontal surface) is substantially 1 and may be in an acceptable range (for example, about 1.0- 0.7) internal change.
  • the material layer 1012 may comprise a nitride (eg, silicon nitride), a deposited thickness (here, especially a thickness on the sidewalls of the opening; when the conformality is 1, it may refer to the deposition of the material layer 1012)
  • the film thickness may define a minimum gate length L mm of the gate structure to be formed, for example, about 5-25 nm.
  • the material layer 1012 can include a vertical extension that extends over the vertical surface (here, the sidewall of the opening) and a horizontal extension that extends over the horizontal surface (here, the top surface of the stop layer).
  • the intermediate opening in the respective active area
  • the intermediate opening has two side walls and the lateral dimensions defined by the two side walls (horizontal dimensions in the figure, hereinafter also referred to as "width")
  • width the lateral dimensions defined by the two side walls
  • the rightmost opening (in the respective active area) has two side walls and the two side walls define a width that is greater than twice the thickness of the material layer such that the material layer 1012 can be at the bottom wall of the opening and the opposite Extending on the side wall. And for the leftmost opening, as described above, it may be located at the edge so as to have only a single side wall and thus may be considered to have an unlimited width, or it may have a side wall as shown Another sidewall that is further away (eg, greater than twice the thickness of the material layer) (eg, in another active region). Thus, material layer 1012 can extend over the sidewalls and bottom wall of the opening.
  • a mask layer 1014 corresponding to at least one of the gate structures may be formed on the material layer.
  • the mask layer 1014 may include a photoresist.
  • a mask layer 1014 is formed at the rightmost opening.
  • the mask layer 1014 can cover at least a lateral extension of the layer of material in the opening (on the bottom wall of the opening) and can extend onto a vertical extension of the layer of material in the opening (on the sidewall of the opening).
  • at least one end (in this example, both ends) of the mask layer 1014 can be retracted into the opening relative to the respective side walls of the opening.
  • the material layer can be patterned to remove its lateral extension.
  • Such patterning can be performed, for example, in accordance with a spacer forming process.
  • the material layer 1012 can be subjected to reactive ion etching (RIE), for example, at a substantially vertical angle.
  • RIE reactive ion etching
  • the vertical extension on the vertical surface (the side wall of the opening) can be retained (get the "side wall”).
  • Due to the presence of the mask layer 1014 not only the side walls but also the lateral extensions are retained in the rightmost opening.
  • a person skilled in the art knows various ways to perform such a sidewall forming process, and details are not described herein.
  • the patterned material layer 1012 forms the masks M S , M M and ML of the gate structure.
  • the width of the mask Ms substantially corresponds to the deposition thickness of the material layer 1012; in the middle opening, the width of the mask M M substantially corresponds to the width of the opening; the opening at the rightmost side
  • the width of the mask ML substantially corresponds to the width of the opening.
  • the auxiliary layer 1010 may be removed by selective etching with respect to the stop layer 1008. It can be seen that since the sidewalls of the masks M s , M M and M L are substantially not subjected to etching, they can be relatively smooth, resulting in an improved LER. Then, as shown in FIG. 8, the stop layer 1008 and the gate conductor layer 1006 may be selectively etched, such as RIE, by using the masks M s , M M , and M L in sequence to obtain corresponding gate structures GS, GM, and GL.
  • the gate dielectric layer 1004 may optionally be further selectively etched such as RIE.
  • the masks M s , M M , and M L may be selectively removed.
  • the stop layer 1008 and the gate dielectric layer 1004 (in this example, both oxides) may be selectively etched as RIE.
  • the gate dielectric layer 1004 may remain under the gate structures G s , G M and G L (here, the patterned stack of gate dielectric layers and gate conductors is referred to herein) As a gate stack).
  • a halo stack and an extension implant can be performed using a gate stack as a mask.
  • side walls 1016 can be formed on both sides of the gate stack.
  • the spacer 1016 can be formed by conformally depositing a layer of nitride on the substrate and selectively etching the nitride layer such as RIE.
  • source/drain implantation can be performed using the gate stack and spacers 1016 as a mask. Annealing can also be performed to activate the implanted ions and form source/drain regions (shown by dashed lines in the figure).
  • the gate-first process has been described above, but the present disclosure is not limited thereto.
  • the present disclosure can also be applied to a back gate process.
  • the gate dielectric layer and the gate conductor layer formed above may be a sacrificial gate dielectric layer and a sacrificial gate conductor layer (and a patterned sacrificial gate stack is obtained).
  • an interlayer dielectric layer (not shown) may be formed on the structure of Fig. 10 and planarized. The planarization can end the sidewall 1016 to expose the sacrificial gate stack.
  • the sacrificial gate stack (specifically, the sacrificial gate conductor layer 1006 and the sacrificial gate dielectric layer 1004) may be removed by selective etching such as wet etching. Thus, a gate trench is left inside the spacer 1016 in the interlayer dielectric layer. Subsequently, a true gate stack can be formed within the gate trench.
  • a high-k gate dielectric layer and a metal work function layer may be sequentially formed, for example, by deposition.
  • the high K gate dielectric layer may include Hf0 2 or the like; the metal work function layer 1010 may include TiAl, TiN, or the like.
  • the metal work function layer may include a single layer structure or a stacked structure.
  • a single gate structure or a gate stack is formed in each of the individual active regions defined by the shallow trench isolation.
  • the present disclosure is not limited thereto.
  • more gate structures or gate stacks can be formed in separate active regions.
  • it can be formed on a certain active area with the rightmost of the above examples.
  • a similar opening in the side opening does not form a mask layer thereon after forming the material layer.
  • two side walls can be left on the opposite side walls of the opening. With the two side walls as a mask, two gate structures or gate stacks can be obtained in the active region.
  • a planar device has been described.
  • the present disclosure is not limited thereto.
  • the present disclosure can also be applied to a stereoscopic device such as a FinFET.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

提供了一种制造半导体器件的方法，可以包括：在衬底（1000）上形成第一材料层（1004）和第二材料层（1006）；在第二材料层（1006）上形成辅助层（1010）；在辅助层（1010）中形成与将要形成的栅结构相对应的开口；形成第三材料层（1012），以覆盖辅助层（1010）；在第三材料层（1012）上形成与栅结构中至少之一相对应的掩模层（1014）；在存在掩模层（1014）的情况下，对第三材料层（1012）进行构图，去除其横向延伸部分；去除辅助层（1010）；以构图后的第三材料层（1012）为掩模，对第二材料层（1006）进行构图，以形成可定义不同栅长的栅结构。

Description

半导体器件制造方法 本申请要求了 2013年 9月 13 日提交的、 申请号为 201310418179.8、发明 名称为 "半导体器件制造方法" 的中国专利申请的优先权， 其全部内容通过引 用结合在本申请中。 技术领域
本公开一般地涉及半导体制造领域， 更具体地， 涉及一种半导体器件制造 方法， 能够改善 LER并可以调节栅长。
背景技术
随着器件的不断小型化， 器件的制造面临多种挑战。 例如， 当栅长较小例 如小于 20nm时， 栅非常难以形成。 而且， 在这种情况下， 极难控制栅的线边 缘粗糙度（LER )。
已经知道利用侧墙转移图形 （ Spacer Transfer Image, STI )技术， 可以改 善 LER。 但是， STI技术难以同时生成不同栅长的栅结构， 以至于限制了其应 用的范围或增加了生产成本。
发明内容
本公开的目的至少部分地在于提供一种制造半导体器件的方法。
根据本公开的一个方面，提供了一种制造半导体器件的方法。一示例方法 可以包括： 在衬底上形成第一材料层和第二材料层； 在第二材料层上形成辅助 层； 在辅助层中形成与将要形成的栅结构相对应的开口； 形成第三材料层， 以 覆盖辅助层； 在第三材料层上形成与栅结构中至少之一相对应的掩模层； 在存 在掩模层的情况下， 对第三材料层进行构图， 去除其横向延伸部分； 去除辅助 层； 以构图后的第三材料层为掩模， 对第二材料层进行构图， 以形成可定义不 同栅长的栅结构。
根据本公开的实施例， 按照 STI技术来形成栅结构， 并利用光刻技术对 STI技术进行补充。 从而， 一方面可以获得 STI技术带来的 LER的改善和光 刻技术难以获得的小栅长， 另一方面可以实现栅长的便利调节。 附图说明
通过以下参照附图对本公开实施例的描述， 本公开的上述以及其他目的、 特征和优点将更为清楚， 在附图中：
图 1-10是示出了根据本公开实施例的制造半导体器件的流程中一些阶段 的示意图。 具体实施方式
以下， 将参照附图来描述本公开的实施例。 但是应该理解， 这些描述只是 示例性的， 而并非要限制本公开的范围。 此外， 在以下说明中， 省略了对公知 结构和技术的描述， 以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比 例绘制的， 其中为了清楚表达的目的， 放大了某些细节， 并且可能省略了某些 细节。 图中所示出的各种区域、 层的形状以及它们之间的相对大小、位置关系 仅是示例性的， 实际中可能由于制造公差或技术限制而有所偏差， 并且本领域 技术人员根据实际所需可以另外设计具有不同形状、 大小、 相对位置的区域 / 层。
在本公开的上下文中， 当将一层 /元件称作位于另一层 /元件 "上" 时， 该 层 /元件可以直接位于该另一层 /元件上， 或者它们之间可以存在居中层 /元件。 另外，如果在一种朝向中一层 /元件位于另一层 /元件"上"，那么当调转朝向时， 该层 /元件可以位于该另一层 /元件 "下"。
根据本公开的实施例，提供了一种制造半导体器件的方法。该方法可以包 括按照 STI技术来形成栅结构。 例如， 可以在衬底上形成第一材料层和第二材 料层的叠层。 第一材料层可以包括栅介质层或牺牲栅介质层， 第二材料层可以 包括栅导体层或牺牲栅导体层。 为了进行图案转移， 可以在该叠层上形成辅助 层， 并在其中形成与栅结构相对应的开口。 这里， 所谓 "栅结构" 可以是指最 终形成的栅堆叠中的一层或多层， 或者栅堆叠本身； 所谓 "与栅结构相对应" 可以包括多种对应关系。 例如， 开口本身的位置可以对应于栅结构的位置， 或 者开口的一个或多个侧壁可以大致对应于栅结构的横向界限，这将在以下的描 述中变得更加清楚。
然后， 可以形成第三材料层， 以覆盖辅助层。 例如， 第三材料层可以大致 共形地淀积。该第三材料层可以包括在开口的侧壁上延伸的竖直延伸部以及在 叠层的顶面上延伸的横向延伸部。 于是， 可以通过第三对材料层进行构图， 去 除其横向延伸部。 这种构图例如可以通过侧墙（spacer )形成工艺来进行。
这样， 在去除辅助层之后， 构图后的第三材料层可以形成栅结构的掩模。 由于这种掩模的侧壁由辅助层的开口限定， 而不是通过刻蚀形成，从而可以相 对平滑。 于是， 利用这种掩模对叠层进行构图， 可以得到 LER改善的栅结构。
根据本公开的实施例， 为了有效调节栅结构的长度（或者， "栅长"）， 在 对第三材料层进行构图之前，可以在第三材料层上形成与栅结构中至少之一相 对应的掩模层。 掩模层可以至少覆盖第三材料层的一部分横向延伸部。 这样， 被掩模层覆盖的该部分横向延伸部可以避免在对第三材料层构图时被去除，从 而得以保留 （并因此充当栅结构的掩模）。
为了仍然获得 STI的优点，保留的该部分横向延伸部至少在其一端终止于 竖直延伸部。 例如， 掩模层可以覆盖相应开口的底壁上的横向延伸部， 且其一 端或两端可以不超过该开口的横向界限，例如相对于开口的相应侧壁向着开口 内缩回。 这样， 在对第三材料层进行构图之后， 在该开口内留下的第三材料层 部分（构成相应栅结构的掩模 )的横向延伸尺寸对应于该开口的横向尺寸， 并 因此限定相应栅结构的栅长。 而且， 该掩模在其一端或两端处的侧壁是由开口 限定的， 从而可以获得改善的 LER, 如上所述。
本公开可以各种形式呈现， 以下将描述其中一些示例。
如图 1所示， 提供衬底 1000。 衬底 1000可以是各种形式的合适衬底， 例 如体半导体衬底如 Si、 Ge等，化合物半导体衬底如 SiGe、 GaAs、 GaSb、 AlAs、 InAs、 InP、 GaN、 SiC、 InGaAs、 InSb、 InGaSb等， 绝缘体上半导体衬底（ SOI ) 等。 在此， 以体硅衬底及硅系材料为例进行描述。 但是需要指出的是， 本公开 不限于此。 在衬底 1000上， 可以形成浅沟槽隔离 1002, 以限定有源区。 浅沟 槽隔离 1002例如可以包括氧化物 （例如， 氧化硅）。
如图 2所示，在衬底 1000上，例如通过淀积，可以依次形成栅介质层 1004 和栅导体层 1006。 栅介质层 1004可以包括氧化物 （例如， Si02 ), 厚度为约 l-5nm; 栅导体层 1006可以包括多晶硅， 厚度为约 50-150nm。 在栅介质侧层 1004和栅导体层 1006的叠层上方， 例如通过淀积， 可以形成辅助层 1010。 辅 助层 1010可以包括非晶硅， 厚度为约 100-150nm。 为了改善刻蚀选择性并保 护栅导体层， 可以在栅导体层顶面上形成停止层 1008, 辅助层 1010形成于该 停止层 1008上。 停止层 1008可以包括氧化物， 厚度为约 l-10nm。
然后， 如图 3所示， 可以通过光刻， 对辅助层 1010进行构图， 以在其中 形成开口。 这些开口与随后将要形成的栅结构相对应。 在图 3中， 分别在三个 有源区（通过两侧的浅沟槽隔离限定）中限定了三个开口 (对应于三个栅结构）。 这里需要指出的是， 在图 3的示例中， 对于最左侧的开口， 仅示出了其一个侧 壁。 这可能是由于该开口位于外围边缘处， 从而仅具有一个侧壁； 或者可能是 在图中最左侧的浅沟槽隔离 1002之外的部分（图中未示出， 对应于另一有源 区）具有另一侧壁。
随后， 如图 4所示， 例如通过淀积， 在图 3所示的结构上形成一材料层 1012。 材料层 1012可以大致共形地淀积。 在此， 所谓 "大致共形" 是指共形 度（在竖直表面上生长的厚度与在水平表面上生长的厚度之比）基本为 1 , 并 可以在可接受的范围 （例如约 1.0-0.7 ) 内变化。 该材料层 1012可以包括氮化 物 （例如， 氮化硅）， 淀积厚度（在此， 尤指在开口侧壁上的厚度； 在共形度 为 1时， 可以是指材料层 1012的淀积膜厚）可以定义将要形成的栅结构的最 小栅长 Lmm, 例如为约 5-25nm。
材料层 1012可以包括在竖直表面 （在此， 开口的侧壁）上延伸的竖直延 伸部以及在水平表面 （在此， 停止层的顶面） 上延伸的水平延伸部。 在图 4 的示例中， 中间的开口 （在相应有源区中）具有两个侧壁且这两个侧壁限定的 横向尺寸 （图中水平方向的尺寸， 以下也可以称作 "宽度"） 小于材料层厚度 的两倍， 从而在相对侧面上生长的材料层 1012可以彼此汇合， 以基本上填满 该开口。 最右侧的开口 （在相应有源区中）具有两个侧壁且这两个侧壁限定的 宽度可以大于材料层厚度的两倍， 从而材料层 1012可以在该开口的底壁和相 对的侧壁上延伸。 而对于最左侧的开口， 如上所述， 其可以是位于边缘处从而 仅具有单个侧壁并因此可以认为其宽度不受限，或者其可以具有与所示侧壁相 距较远（例如，大于材料层厚度的两倍）的另一侧壁（例如，在另一有源区中）。 因此， 材料层 1012可以在该开口的侧壁和底壁上延伸。
接下来，如图 5所示， 可以在材料层上形成与栅结构中至少之一相对应的 掩模层 1014。 掩模层 1014可以包括光刻胶。 在该示例中， 在最右侧的开口处 形成掩模层 1014。 该掩模层 1014可以至少覆盖该开口中材料层（在该开口底 壁上）的横向延伸部， 并可以延伸到该开口中材料层（在该开口侧壁上）的竖 直延伸部上。 如上所述， 掩模层 1014的至少一端 （在该示例中， 两端）可以 相对于开口的相应侧壁向开口内缩回。
然后， 如图 6所示， 可以对材料层进行构图， 以去除其横向延伸部。 这种 构图例如可以按照侧墙（spacer )形成工艺来进行。 具体地， 例如可以基本上 竖直的角度， 对材料层 1012进行反应离子刻蚀 （RIE )。 于是， 竖直表面 （开 口的侧壁）上的竖直延伸部可以保留 （得到 "侧墙"）。 由于掩模层 1014的存 在， 在最右侧的开口中， 不仅得到侧墙， 而且横向延伸部也得以保留。 本领域 技术人员知道多种方式来进行这种侧墙形成工艺， 在此不再赘述。
于是， 构图后的材料层 1012形成了栅结构的掩模 MS、 MM和 ML。 在最 左侧的开口中， 掩模 Ms的宽度大致对应于材料层 1012的淀积厚度； 在中间 的开口中， 掩模 MM的宽度大致对应于该开口的宽度； 在最右侧的开口中， 掩 模 ML的宽度大致对应于该开口的宽度。
根据图 6 (结合图 8 )还可以看出： 对于较小的栅结构 （例如， 栅长为最 小栅长 Lmm ), 可以形成较大的开口， 使得（在相应的有源区中）形成单个侧 壁 （无另外的侧壁， 例如在边缘处； 或者另一侧壁在另外的有源区中）， 该侧 壁基本上限定了栅结构的一个横向界限； 对于中等大小的栅结构（例如， 栅长 在 Lmm与 2Lmm之间） 以及较大的栅结构 （例如， 栅长大于 2Lmm ), 可以 （在 相应的有源区中）形成与该栅结构相对应的开口， 该开口的侧壁基本上限定了 栅结构的横向界限。 另外， 可以针对较大的栅结构 （例如， 栅长大于 2Lmm ) 形成掩模层。 因此， 可以通过改变开口的宽度， 来调节栅结构的尺寸。
之后， 如图 7所述， 可以相对于停止层 1008, 通过选择性刻蚀， 去除辅 助层 1010。 可以看到， 由于掩模 Ms、 MM和 ML的侧壁基本没有经受刻蚀， 所 以可以较为平滑， 从而导致改善的 LER。 然后， 如图 8所示， 可以利用掩模 Ms、 MM和 ML, 依次对停止层 1008、 栅导体层 1006进行选择性刻蚀如 RIE, 得到相应的栅结构 GS、 GM和 GL。 在此， 可选地可以进一步对栅介质层 1004进行选择性刻蚀如 RIE。
之后， 如图 9所示， 可以选择性去除掩模 Ms、 MM和 ML。 在结合图 8所 述的操作中没有对栅介质层 1004进行刻蚀的情况下，可以对停止层 1008和栅 介质层 1004 (在该示例中， 均为氧化物）进行选择性刻蚀如 RIE。 由于栅结 构 Gs、 GM和 GL的存在， 栅介质层 1004可以留于栅结构 Gs、 GM和 GL下方 (在此， 将构图后的栅介质层和栅导体的叠层称作栅堆叠）。
在形成栅堆叠之后， 可以有多种方式来进行器件的制造。 例如， 可以栅堆 叠为掩模， 进行晕圈 （halo )和延伸区 （extension ) 注入。 然后， 可以在栅堆 叠两侧， 形成侧墙 1016。 例如， 侧墙 1016可以通过在衬底上共形淀积一层氮 化物， 并对该氮化物层进行选择性刻蚀如 RIE 来形成。 随后， 可以栅堆叠和 侧墙 1016为掩模，进行源 /漏注入。还可以进行退火处理， 以激活注入的离子， 并形成源 /漏区 （如图中虚线所示）。
在以上描述了先栅工艺，但是本公开不限于此。本公开也可以应用于后栅 工艺。例如， 以上形成的栅介质层和栅导体层可以是牺牲栅介质层和牺牲栅导 体层（且构图后得到牺牲栅堆叠）。 在这种情况下， 可以在图 10的结构上形成 层间介质层（未示出）， 并对其平坦化。 平坦化可以侧墙 1016为终点， 从而露 出牺牲栅堆叠。 可以通过选择性刻蚀如湿法腐蚀， 去除牺牲栅堆叠 （具体地， 牺牲栅导体层 1006和牺牲栅介质层 1004 )。 这样， 就在层间电介质层中在侧 墙 1016内侧留下了栅槽。 随后， 可以在栅槽内形成真正的栅堆叠。 例如通过 淀积， 可以依次形成高 K栅介质层和金属功函数层（未示出）。 例如， 高 K栅 介质层可以包括 Hf02等； 金属功函数层 1010可以包括 TiAl、 TiN等。 金属功 函数层可以包括单层结构或叠层结构。
在上述实施例中， 描述了形成三个栅结构或栅堆叠的情况。 但是， 本公开 不限于此。 例如， 可以形成更多或更少的栅结构或栅堆叠。
另外， 在上述实施例中， 在由浅沟槽隔离限定的各单独有源区中， 分别形 成单个栅结构或栅堆叠。 但是， 本公开不限于此。 例如， 可以在单独有源区中 形成更多栅结构或栅堆叠。例如， 可以在某一有源区上形成与上述示例中最右 侧开口类似的开口， 在形成材料层之后并不在其之上形成掩模层。 这样， 经构 图之后， 可以在该开口的相对侧壁上留有两个侧墙。 以这两个侧墙为掩模， 可 以在该有源区中获得两个栅结构或栅堆叠。
另外， 在上述实施例中， 描述了平面型器件。 但是， 本公开不限于此。 本公开也可以应用于立体型器件如 FinFET。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说 明。 但是本领域技术人员应当理解， 可以通过各种技术手段， 来形成所需形状 的层、 区域等。 另外， 为了形成同一结构， 本领域技术人员还可以设计出与以 上描述的方法并不完全相同的方法。 另外， 尽管在以上分别描述了各实施例， 但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是， 这些实施例仅仅是为了说明的 目的， 而并非为了限制本公开的范围。 本公开的范围由所附权利要求及其等价 物限定。 不脱离本公开的范围， 本领域技术人员可以做出多种替代和修改， 这 些替代和修改都应落在本公开的范围之内。

Claims

权 利 要 求 书
1. 一种制造半导体器件的方法， 包括：
在衬底上形成第一材料层和第二材料层；
在第二材料层上形成辅助层；
在辅助层中形成与将要形成的栅结构相对应的开口；
形成第三材料层， 以覆盖辅助层；
在第三材料层上形成与栅结构中至少之一相对应的掩模层；
在存在掩模层的情况下， 对第三材料层进行构图， 去除其横向延伸部分； 去除辅助层；
以构图后的第三材料层为掩模，对第二材料层进行构图， 以形成可定义不 同栅长的栅结构。
2. 根据权利要求 1所述的方法， 其中， 所述第三材料层的淀积厚度定义 最小栅长。
3. 根据权利要求 2所述的方法， 其中， 所述最小栅长为 5nm-25nm。
4. 根据权利要求 1所述的方法， 其中， 所述第一材料层是栅介质层， 且 所述第二材料层是栅导体层。
5. 根据权利要求 1所述的方法， 其中， 所述第一材料层是栅介质牺牲层， 且所述第二材料层是栅导体牺牲层。
6. 根据权利要求 1所述的方法， 其中， 所述开口包括第一开口， 所述第 一开口的横向尺寸大于所述第三材料层厚度的两倍，使得在对第三材料层构图 之后所述第三材料层在所述第一开口的侧壁上形成侧墙，所述侧墙限定栅结构 之一„
7. 根据权利要求 1所述的方法， 其中， 所述开口包括第二开口， 所述第 二开口的横向尺寸小于所述第三材料层厚度的两倍且对应于栅结构之一的栅 长， 使得所述第三材料层基本上填满所述开口。
8. 根据权利要求 1所述的方法， 其中， 所述开口包括第三开口， 所述第 三开口的横向尺寸大于所第三述材料层厚度的两倍且对应于栅结构之一的栅 长，所述掩模层至少覆盖第三材料层在第三开口中的横向延伸部分但不超出该 开口的横向界限。
9. 根据权利要求 1所述的方法， 其中， 所述第三材料层是大致共形地淀 积的。
10. 根据权利要求 1所述的方法， 其中， 对第三材料层进行构图包括： 按 侧墙形成工艺进行构图。
11. 根据权利要求 1所述的方法， 还包括： 在栅导体层上形成停止层， 其 中辅助层形成于该停止层上。
12. 根据权利要求 11所述的方法， 其中， 栅介质层包括氧化物， 栅导体 层包括多晶硅， 停止层包括氧化物， 辅助层包括非晶硅， 材料层包括氮化物。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109524295B (zh) * 2017-09-20 2023-12-08 长鑫存储技术有限公司 半导体器件及其形成方法、存储器
CN121099693B (zh) * 2025-11-07 2026-03-24 合肥晶合集成电路股份有限公司 半导体结构及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1996600A (zh) * 2005-11-15 2007-07-11 国际商业机器公司 存储单元和形成存储单元的方法
US20080164526A1 (en) * 2007-01-04 2008-07-10 Meng-Jun Wang Method of trimming a hard mask layer, method for fabricating a gate in a mos transistor, and a stack for fabricating a gate in a mos transistor
CN101950735A (zh) * 2009-07-10 2011-01-19 新加坡格罗方德半导体制造私人有限公司 高压器件

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5874328A (en) * 1997-06-30 1999-02-23 Advanced Micro Devices, Inc. Reverse CMOS method for dual isolation semiconductor device
EP0967637A1 (en) * 1998-06-24 1999-12-29 Siemens Aktiengesellschaft Semiconductor device and manufacturing method
WO2007011061A1 (en) * 2005-07-22 2007-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20070090417A1 (en) * 2005-10-26 2007-04-26 Chiaki Kudo Semiconductor device and method for fabricating the same
US8007985B2 (en) * 2006-01-30 2011-08-30 Infineon Technologies Ag Semiconductor devices and methods of manufacturing thereof
KR100953050B1 (ko) * 2007-10-10 2010-04-14 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그의 제조 방법
JP4518180B2 (ja) * 2008-04-16 2010-08-04 ソニー株式会社 半導体装置、および、その製造方法
US8222130B2 (en) * 2009-02-23 2012-07-17 Globalfoundries Singapore Pte. Ltd. High voltage device
US8099686B2 (en) * 2009-03-27 2012-01-17 Globalfoundries Inc. CAD flow for 15nm/22nm multiple fine grained wimpy gate lengths in SIT gate flow
US8247278B2 (en) * 2010-12-31 2012-08-21 Institute of Microelectronics, Chinese Academy of Sciences Method for manufacturing semiconductor device
US8890230B2 (en) * 2012-07-15 2014-11-18 United Microelectronics Corp. Semiconductor device
US9177986B2 (en) * 2012-08-29 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation for semiconductor devices
US8999791B2 (en) * 2013-05-03 2015-04-07 International Business Machines Corporation Formation of semiconductor structures with variable gate lengths
US9460969B1 (en) * 2015-03-26 2016-10-04 International Business Machines Corporation Macro to monitor n-p bump
JP6450624B2 (ja) * 2015-03-30 2019-01-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1996600A (zh) * 2005-11-15 2007-07-11 国际商业机器公司 存储单元和形成存储单元的方法
US20080164526A1 (en) * 2007-01-04 2008-07-10 Meng-Jun Wang Method of trimming a hard mask layer, method for fabricating a gate in a mos transistor, and a stack for fabricating a gate in a mos transistor
CN101950735A (zh) * 2009-07-10 2011-01-19 新加坡格罗方德半导体制造私人有限公司 高压器件

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