WO2015032140A1 - 像素电路及显示器 - Google Patents

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    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor

Definitions

  • the second pixel sub-circuit composed of the second driving module, the second lighting module, the second threshold compensation module and the second lighting control module is simple and easy to implement in the design of the pixel circuit.
  • the second threshold compensation module includes a second storage capacitor and a second transistor; the second driving module includes a sixth transistor; the second lighting control module includes a seventh transistor and a ninth transistor; The second light emitting module includes a second light emitting diode.
  • the second pixel sub-circuit composed of the second storage capacitor, each transistor and the second LED is conveniently implemented in the design of the pixel circuit.
  • one end of the second storage capacitor is connected to a high voltage level signal line, and the other end is connected to a source of the second transistor;
  • a gate of the second transistor is connected to a switch control signal line, and a drain of the second transistor is connected to an initialization module
  • a gate of the sixth transistor is connected to a source of the second transistor, and a source of the sixth transistor is connected to the data voltage writing module;
  • the connection relationship between the storage capacitor, the transistor, and the light emitting diode is facilitated in the design of the pixel circuit.
  • the initialization module includes a third transistor, a gate of the third transistor is connected to a reset signal line, a drain of the third transistor and a first threshold compensation module of the first pixel sub-circuit and a second A second threshold compensation module of the pixel sub-circuit is connected, and a source of the third transistor is connected to the low potential end.
  • the initialization module includes a third transistor, which serves as a switching device of the initialization module in the pixel circuit, and is convenient for implementation in the circuit design.
  • the data voltage writing module includes a first transistor, a gate of the first transistor is connected to a signal end of the gate, a source of the first transistor is connected to a data signal line, and the first transistor is The drain is connected to the first driving module of the first pixel sub-circuit and the second driving module of the second pixel sub-circuit.
  • the data voltage writing module includes a first transistor, which is a switching device of the data voltage writing module in the pixel circuit, and is convenient for implementation in the circuit design.
  • the data voltage written in the data voltage writing module includes a first data voltage and a second data voltage, wherein the first data voltage is used to drive the second threshold compensation module to perform threshold voltage on the second driving module.
  • the second data voltage is used to drive the first threshold compensation module to perform threshold voltage compensation on the first driving module.
  • the first light emitting diode and the second light emitting diode are both organic light emitting diodes.
  • the organic light emitting diode is used as the first light emitting module in the pixel circuit and the light emitting diode in the second light emitting module, which is convenient in the circuit design.
  • the transistors are all P-type thin film transistors.
  • a P-type thin film transistor is used as a thin film transistor in a pixel circuit, and it is easy to implement in a circuit design.
  • two pixels in each pixel unit share one data signal line.
  • FIG. 4 is a timing diagram of operation of a 9T2C AMOLED pixel circuit according to an embodiment of the present invention
  • FIG. 5 is a circuit diagram of a 9T2C AMOLED pixel circuit in an initialization working phase according to an embodiment of the present invention
  • FIG. 6 is a circuit diagram of a 9T2C AMOLED pixel circuit in a first threshold compensation phase according to an embodiment of the present invention
  • FIG. 11 is another schematic diagram of another horizontal arrangement of pixel units composed of any two pixels according to an embodiment of the present invention.
  • Embodiments of the present invention provide a pixel circuit and a display for reducing the size of a pixel circuit, thereby reducing pixel pitch, increasing the number of pixels in a unit area, and improving picture display quality.
  • the first pixel sub-circuit includes: a first driving module 331, a first lighting module 341, a first threshold compensation module 351, and a first lighting control module 361.
  • the first threshold compensation module 351 is connected to the first driving module 331 for performing threshold voltage compensation on the first driving module 331;
  • the first lighting module 341 is connected to the first driving module 331 and the first lighting control module 361 for performing light-emitting display under the action of the first lighting control module 361.
  • one end of the first storage capacitor C1 is connected to a high voltage level signal line (corresponding to a high voltage level signal VDD), and the other end is connected to a source of the fourth transistor T4;
  • a gate of the fourth transistor T4 is connected to a gate signal terminal (corresponding to an AMOLED pixel circuit gate control signal Gate), and a drain of the fourth transistor T4 is connected to a drain of the fifth transistor T5;
  • the gate of the eighth transistor T8 is connected to an emission control signal line (corresponding to the AMOLED pixel circuit illumination control signal EM), and the source of the eighth transistor T8 is connected to the drain of the fifth transistor T5.
  • the drain of the eight transistor T8 is connected to the first light emitting diode OLED1;
  • An anode of the first light emitting diode OLED1 is connected to a drain of the eighth transistor T8, and a cathode of the first light emitting diode OLED1 and a low voltage level signal line (corresponding to a low voltage level signal VSS) Connected.
  • the second pixel sub-circuit includes a second driving module 332, a second lighting module 342, a second threshold compensation module 352, and a second lighting control module 362.
  • the second threshold compensation module 352 is connected to the second driving module 332 for performing threshold voltage compensation on the second driving module 332.
  • the second threshold compensation module 352 includes a second storage capacitor C2 and a second transistor.
  • the second driving module 332 includes a sixth transistor T6; the second lighting control module 362 includes a seventh transistor T7 and a ninth transistor T9; and the second lighting module 342 includes a second light emitting diode OLED2.
  • one end of the second storage capacitor C2 is connected to a high voltage level signal line (corresponding to a high voltage level signal VDD), and the other end is connected to a source of the second transistor T2;
  • the gate of the second transistor T2 is connected to a switch control signal line (corresponding to the AMOLED pixel circuit switch control signal SW), the drain of the second transistor T2 is connected to the initialization module 31; the gate of the sixth transistor T6 Connected to the source of the second transistor T2, the source of the sixth transistor T6 is connected to the data voltage writing module 32;
  • a gate of the seventh transistor T7 is connected to an emission control signal line (corresponding to an AMOLED pixel circuit illumination control signal EM), and a source of the seventh transistor T7 and a high voltage level signal line (corresponding to a high voltage level signal VDD) Connected, the drain of the seventh transistor T7 is connected to the source of the sixth transistor T6;
  • a gate of the ninth transistor T9 is connected to an emission control signal line (corresponding to an AMOLED pixel circuit illumination control signal EM), and a source of the ninth transistor T9 is connected to a drain of the sixth transistor T6, the a drain of the nine-transistor T9 is connected to the second light-emitting diode OLED2;
  • the anode of the second light emitting diode OLED2 is connected to the drain of the ninth transistor T9, and the cathode of the second light emitting diode OLED2 is connected to a low voltage level signal line (corresponding to the low voltage level signal VSS).
  • the seventh transistor T7 is a switching transistor shared by the first illumination control module 361 and the second illumination control module 362, and the illumination control modules 361 and 362 can simultaneously control the OLED 1 and the OLED 2 The luminescence of OLED1 and OLED2 can also be controlled separately.
  • the initialization module 31 includes a third transistor T3, and a gate of the third transistor T3 is connected to a reset signal line (corresponding to an AMOLED pixel circuit initialization control signal Reset), and a drain of the third transistor T3 is
  • the first threshold compensation module 351 of the first pixel sub-circuit is connected to the second threshold compensation module 352 of the second pixel sub-circuit, and the source and the low potential end of the third transistor T3 (corresponding to the AMOLED pixel circuit initialization voltage level signal) Vinit) is connected.
  • the data voltage writing module 32 includes a first transistor T1, and a gate of the first transistor T1 is connected to a gate signal end (corresponding to an AMOLED pixel circuit gate control signal Gate), and the first transistor T1
  • the source is connected to the data signal line (corresponding to the AMOLED pixel circuit data signal Data), the drain of the first transistor T1 and the first driving module 331 of the first pixel sub-circuit and the second driving module of the second pixel sub-circuit 332 is connected.
  • the transistors T1, ⁇ 2, ⁇ 3, ⁇ 4, ⁇ 5, ⁇ 6, ⁇ 7, ⁇ 8, and ⁇ 9 are all ⁇ -type thin film transistors.
  • the gate control signal Gate and the light emission control signal EM are at a high level; the initialization control signal Reset and the switch control signal SW are at a low level, and at this time, the third transistor T3 in FIG. And the second transistor T2 is turned on, the first transistor T1, the fourth transistor ⁇ 4, the seventh transistor ⁇ 7, the eighth transistor ⁇ 8, and the ninth transistor ⁇ 9 are turned off, and therefore, the cylindrical circuit diagram of FIG. 3 is as shown in FIG. Since the storage capacitors C1 and C2 respectively store the data signal Data input by the previous frame, the two capacitors are all connected to the initialization voltage level signal Vinit having a low potential, and the storage capacitors C1 and C2 are both paired with the initialization voltage level signal. Vinit discharges and discharges to the initialization voltage ⁇ ⁇ .
  • the initialization control signal Reset, the switch control signal SW, and the illumination control signal EM are at a high level; the gate control signal Gate is at a low level, and at this time, the first transistor T1 in FIG. And the fourth transistor T4 is turned on; the second transistor T2, the third transistor ⁇ 3, the seventh transistor ⁇ 7, the eighth transistor ⁇ 8, and the ninth transistor ⁇ 9 are turned off, and therefore, the cylindrical circuit diagram of FIG. 3 is as shown in FIG.
  • the data level signal Data is input to the second voltage value V2.
  • the fifth transistor T5 is equivalent to the diode, and the voltage of the first node P1 becomes: V ⁇ VS-Vth (T5), where Vth (T5) is the fifth transistor.
  • the initialization control signal Reset As shown in FIG. 4, in the IV phase, that is, the light-emitting phase, the initialization control signal Reset, the gate control signal Gate, and the switch control signal SW are at a high level; the illumination control signal EM is at a low level, at this time, the first in FIG.
  • the seven transistors T7, the eighth transistor ⁇ 8, and the ninth transistor ⁇ 9 are turned on, and the first transistor T1, the second transistor ⁇ 2, the third transistor ⁇ 3, and the fourth transistor ⁇ 4 are turned off, and therefore, the cylindrical circuit diagram of FIG. 3 is as shown in FIG.
  • Vth ( T6 ) is the threshold voltage of the sixth transistor T6.
  • the parameters of the fifth transistor T5 and the sixth transistor T6 are exactly the same, and are placed in the approximate position, which can be approximated as Vth(T5).
  • the pixel arrangement of a single pixel in the prior art is as shown in FIG. 9.
  • the compensation circuit in a single pixel is a 6T1C AMOLED pixel compensation circuit in the prior art. If two pixels are put together to form a pixel unit, then The compensation circuit of the pixel unit in the prior art is 12T2C in the prior art.
  • AMOLED pixel compensation circuit AMOLED pixel compensation circuit.
  • the two pixels in any one of the pixel units arranged in the horizontal direction share a data signal line Data ( m ) including: the data signal line Data ( m ) is located in two horizontally arranged Pixel 1 And Pixel 2, or the data signal line Data (m) is located on one side of Pixel 1 and Pixel 2 in two horizontal directions, of course, the data signal line in the embodiment of the present invention
  • the AMOLED pixel circuit includes: a first pixel sub-circuit and a second pixel sub-circuit, and the first pixel sub-circuit and the second image
  • An initialization module connected to the prime circuit and a data voltage writing module, wherein the initialization module is connected to the reset signal end and the low potential end, and is configured to control the first pixel sub-circuit and the second pixel sub-circuit under the control of the reset signal input by the reset signal end Initializing;
  • the data voltage writing module is connected to the data voltage and the gate signal end, and is configured to first write a first data voltage to the first pixel sub-circuit under the signal control input by the gate signal end, and then to the second pixel sub-circuit Writing a second data voltage;
  • the first pixel sub-circuit compensates a driving module of the first pixel
  • the second pixel sub-circuit compensates a driving module of the second pixel

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Abstract

一种像素电路及显示器。所述像素电路包括：第一像素子电路和第二像素子电路，以及与第一像素子电路和第二像素子电路连接的初始化模块（31）和数据电压写入模块（32），初始化模块（31）连接复位信号端和低电位端，用于在复位信号端输入的复位信号控制下对第一像素子电路和第二像素子电路进行初始化；数据电压写入模块（32）连接数据信号线和门信号端，用于在门信号端输入的信号控制下先对第一像素子电路和第二像素子电路写入第一数据电压，并对第二像素子电路的驱动模块进行补偿，然后对第一像素子电路写入第二数据电压，并对第一像素子电路的驱动模块进行补偿。所述像素电路及显示器能减小像素电路尺寸，进而减小像素间距，提高单位面积内所拥有的像素数目，提升画面显示品质。

Description

像素电路及显示器
技术领域
本发明涉及显示器技术领域， 尤其涉及一种像素电路及显示器。 背景技术
目前高端中小尺寸有源矩阵有机发光二极管 （ Active Matrix Organic Light Emitting Diode, AMOLED )产品背板多使用低温多晶石圭 ( Low Temperature Poly-Silicon, LTPS )工艺技术， 然而由于 LTPS工艺的波动性会导致薄膜晶体 管（ Thin Film Transistor, TFT )器件的阈值电压漂移， 从而使得驱动有机发光 二极管 （Organic Light Emitting Diode, OLED ) 器件的电流不稳定导致画面显 示品质降低。 现有技术中的像素补偿电路为 6T1C电路（由 6个薄膜晶体管和 1个电容组成的电路）， 电路图如图 1所示， 图中， VDD为高电压电平信号， VSS为低电压电平信号， Data为数据信号， Gate为栅极控制信号， Reset为初 始化控制信号， Vinit为初始化电压电平信号， Emission (即 EM )为控制 OLED 发光的信号， 由 OLED面板的 emission电路提供此电压。 然而， 需要将 6个薄 膜晶体管和 1个电容在一个像素中布置下去是不容易的，需要 TFT器件做得非 常小， 所以 TFT器件的性能要求也相对较高， 会导致像素间距（Pixel Pitch ) 无法进一步降低。
如图 2所示， 现有技术中的 6T1C电路在 2个像素里的水平方向所需要布 置的元器件数目为： 2条数据信号线： Data vl和 Data v2、 12个 TFT、 2个电 容、 1条栅极控制信号线 Gate、 1个发光控制信号端 Emission, 1个高电压电 平信号端 VDD、 1个初始化电压电平信号端 Vinit, 1个初始化控制信号端 Reset, 图 1中有两个有机发光二极管 OLED1和 OLED2,其阴极均与低电压电平信号 VSS相连， 图 2为水平排列的 2个像素的电路原理图， 水平或者垂直方向组成 一个像素单元， 在垂直方向所需要布置的元器件数目为： 1条数据信号线、 12 个 TFT、 2个电容、 2条栅极控制信号线、 1个发光控制信号端 Emission, 1个 高电压电平信号端 VDD、 1个初始化电压电平信号端 Vinit。
综上所述， 现有技术中在 2个像素中需要布置 12个 TFT和 2个电容。 发明内容
本发明实施例提供了一种像素电路， 用以减小像素电路尺寸， 进而减小像 素间距， 提高单位面积内所拥有的像素数目， 提升画面显示品质。 本发明还提 供了一种显示器。
根据本发明一实施例， 提供的一种像素电路， 包括： 第一像素子电路和第 二像素子电路， 以及与所述第一像素子电路和第二像素子电路连接的初始化模 块和数据电压写入模块，
所述初始化模块连接复位信号端和低电位端， 用于在复位信号端输入的复 位信号控制下对第一像素子电路和第二像素子电路进行初始化；
所述数据电压写入模块连接数据信号线和门信号端， 用于在门信号端输入 的信号控制下先对第一像素子电路和第二像素子电路写入第一数据电压， 并对 所述第二像素子电路的驱动模块进行补偿， 然后对第一像素子电路写入第二数 据电压， 并对第一像素子电路的驱动模块进行补偿。
由本发明实施例提供的所述像素电路， 包括： 第一像素子电路和第二像素 子电路， 以及与所述第一像素子电路和第二像素子电路连接的初始化模块和数 据电压写入模块， 所述由第一像素子电路、 第二像素子电路以及初始化模块和 数据电压写入模块组成的像素电路能够减小像素电路尺寸， 进而减小像素间 距， 提高单位面积内所拥有的像素数目， 提升画面显示品质。
可选地， 所述第一像素子电路包括第一驱动模块、 第一发光模块、 第一阈 值补偿模块和第一发光控制模块，
初始化模块连接所述第一阈值补偿模块， 用于在初始化模块输出的初始化 信号控制下对第一阈值补偿模块进行初始化；
所述第一阈值补偿模块连接第一驱动模块， 用于对第一驱动模块进行阈值 电压补偿；
所述第一发光模块连接第一发光控制模块， 用于在第一发光控制模块作用 下进行发光显示。
这样， 由第一驱动模块、 第一发光模块、 第一阈值补偿模块和第一发光控 制模块组成的第一像素子电路在像素电路的设计中简单便于实施。
可选地， 所述第一阈值补偿模块包括第一存储电容和第四晶体管； 所述第 一驱动模块包括第五晶体管； 所述第一发光控制模块包括第七晶体管和第八晶 体管； 所述第一发光模块包括第一发光二极管。 这样， 由第一存储电容、 各个晶体管和第一发光二极管组成的第一像素子 电路在像素电路的设计中筒单便于实施。
可选地， 所述第一存储电容的一端与高电压电平信号线相连， 另一端与第 四晶体管的源极相连；
所述第四晶体管的栅极与门信号端相连， 所述第四晶体管的漏极与所述第 五晶体管的漏极相连；
所述第五晶体管的栅极与所述初始化模块相连， 所述第五晶体管的源极与 所述数据电压写入模块相连；
所述第七晶体管的栅极与发光控制信号线连接， 所述第七晶体管的源极与 高电压电平信号线相连， 所述第七晶体管的漏极与第五晶体管的源极相连； 所述第八晶体管的栅极与发光控制信号线连接， 所述第八晶体管的源极与 所述第五晶体管的漏极相连， 所述第八晶体管的漏极与第一发光二极管相连； 所述第一发光二极管的阳极与第八晶体管的漏极相连， 所述第一发光二极 管的阴极与低电压电平信号线相连。
这样， 所述存储电容、 晶体管及发光二极管的连接关系在像素电路的设计 中筒单便于实施。
可选地， 所述第二像素子电路包括第二驱动模块、 第二发光模块、 第二阈 值补偿模块和第二发光控制模块，
初始化模块连接所述第二阈值补偿模块， 用于在初始化模块输出的初始化 信号控制下对第二阈值补偿模块进行初始化；
所述第二阈值补偿模块连接第二驱动模块， 用于对第二驱动模块进行阈值 电压补偿；
所述第二发光模块连接第二发光控制模块， 用于在第二发光控制模块作用 下进行发光显示。
这样， 由第二驱动模块、 第二发光模块、 第二阈值补偿模块和第二发光控 制模块组成的第二像素子电路在像素电路的设计中简单便于实施。
可选地， 所述第二阈值补偿模块包括第二存储电容和第二晶体管； 所述第 二驱动模块包括第六晶体管； 所述第二发光控制模块包括第七晶体管和第九晶 体管； 所述第二发光模块包括第二发光二极管。
这样， 由第二存储电容、 各个晶体管和第二发光二极管组成的第二像素子 电路在像素电路的设计中筒单便于实施。 可选地， 所述第二存储电容的一端与高电压电平信号线相连， 另一端与第 二晶体管的源极相连；
所述第二晶体管的栅极与开关控制信号线连接， 所述第二晶体管的漏极与 初始化模块相连；
所述第六晶体管的栅极与所述第二晶体管的源极连接， 所述第六晶体管的 源极与所述数据电压写入模块相连；
所述第七晶体管的栅极与发光控制信号线连接， 所述第七晶体管的源极与 高电压电平信号线相连， 所述第七晶体管的漏极与第六晶体管的源极相连； 所述第九晶体管的栅极与发光控制信号线连接， 所述第九晶体管的源极与 所述第六晶体管的漏极相连， 所述第九晶体管的漏极与第二发光二极管相连； 所述第二发光二极管的阳极与第九晶体管的漏极相连， 所述第二发光二极 管的阴极与低电压电平信号线相连。
这样， 所述存储电容、 晶体管及发光二极管的连接关系在像素电路的设计 中筒单便于实施。
可选地， 所述初始化模块包括第三晶体管， 所述第三晶体管的栅极与复位 信号线相连， 所述第三晶体管的漏极与第一像素子电路的第一阈值补偿模块和 第二像素子电路的第二阈值补偿模块相连， 所述第三晶体管的源极与低电位端 相连。
这样， 所述初始化模块包括第三晶体管， 第三晶体管作为像素电路中的初 始化模块的开关器件， 在电路设计中方便筒单便于实施。
可选地， 所述数据电压写入模块包括第一晶体管， 所述第一晶体管的栅极 与门信号端相连， 所述第一晶体管的源极与数据信号线相连， 所述第一晶体管 的漏极与第一像素子电路的第一驱动模块和第二像素子电路的第二驱动模块 相连。
这样， 所述数据电压写入模块包括第一晶体管， 第一晶体管作为像素电路 中的数据电压写入模块的开关器件， 在电路设计中方便筒单便于实施。
可选地， 所述数据电压写入模块中写入的数据电压包括第一数据电压和第 二数据电压， 其中， 第一数据电压用于驱动第二阈值补偿模块对第二驱动模块 进行阈值电压补偿， 第二数据电压用于驱动第一阈值补偿模块对第一驱动模块 进行阈值电压补偿。
这样， 由于数据信号为阶梯形的时序信号， 可以实现由一条数据信号线输 入两个不同的电压值。
可选地， 所述第一发光二极管和第二发光二极管均为有机发光二极管。 这样， 用有机发光二极管作为像素电路中的第一发光模块和第二发光模块 中的发光二极管， 在电路设计中方便筒单。
可选地， 所述晶体管均为 P型薄膜晶体管。
这样， 用 P型薄膜晶体管作为像素电路中的薄膜晶体管， 在电路设计中方 便筒单便于实施。
本发明实施例提供的显示器， 包括多个像素、 数据信号线以及栅极控制信 号线， 其中， 每两个像素组成一像素单元， 还包括与各像素单元连接的上面所 述的像素电路。
这样， 由于所述显示器包括与各像素单元连接的上面所述的像素电路， 该 显示器具有所述像素电路的优点， 能够很好的提升画面显示品质。
可选地， 所述每一像素单元中的两个像素共用一条数据信号线。
这样， 每一像素单元中的两个像素共用一条数据信号线， 故两个像素可以 省略一条数据信号线， 数据信号线的排列方法筒单易行。
可选地， 所述每一像素单元中的两个像素共用一条栅极控制信号线。
这样， 每一像素单元中的两个像素共用一条栅极控制信号线， 故两个像素 可以省略一条栅极控制信号线， 栅极控制信号线的排列方法筒单易行。 附图说明
图 1为现有技术中的单个像素中的 6T1C AMOLED像素补偿电路示意图； 图 2为现有技术中的 2个像素中的 12T2C AMOLED像素补偿电路示意图； 图 3为本发明实施例提供的 9T2C AMOLED像素电路示意图；
图 4为本发明实施例提供的 9T2C AMOLED像素电路工作的时序图； 图 5为本发明实施例提供的 9T2C AMOLED像素电路在初始化工作阶段的 筒化电路图；
图 6为本发明实施例提供的 9T2C AMOLED像素电路在第一阈值补偿阶段 的筒化电路图；
图 7为本发明实施例提供的 9T2C AMOLED像素电路在第二阈值补偿阶段 的筒化电路图；
图 8为本发明实施例提供的 9T2C AMOLED像素电路在发光阶段的筒化电 路图；
图 9为现有技术中的单个像素的排列示意图；
图 10为本发明实施例提供的由任意两个像素组成的像素单元的一种水平 排列示意图；
图 11为本发明实施例提供的由任意两个像素组成的像素单元的另一种水 平排列示意图；
图 12为本发明实施例提供的由任意两个像素组成的像素单元的一种垂直 排列示意图；
图 13为本发明实施例提供的由任意两个像素组成的像素单元的另一种垂 直排列示意图。 具体实施方式
本发明实施例提供了一种像素电路及显示器， 用以减小像素电路尺寸， 进 而减小像素间距， 提高单位面积内所拥有的像素数目， 提升画面显示品质。
其中， 本发明实施例提供的像素电路为有源矩阵发光二极管像素电路， 由 于有源矩阵发光二极管像素电路能够起到对像素的驱动模块进行补偿的作用， 故本发明实施例中有源矩阵发光二极管像素电路也可称为有源矩阵发光二极 管像素补偿电路。
下面给出本发明实施例提供的技术方案的详细介绍。 如图 3所示， 本发明实施例提供的一种有源矩阵发光二极管像素电路， 包 括： 第一像素子电路和第二像素子电路， 以及与所述第一像素子电路和第二像 素子电路连接的初始化模块 31和数据电压写入模块 32,
所述初始化模块 31连接复位信号端（对应 AMOLED像素补偿电路初始化 控制信号 Reset )和低电位端（对应 AMOLED像素补偿电路初始化电压电平信 号 Vinit ) , 用于在复位信号端输入的复位信号控制下对第一像素子电路和第二 像素子电路进行初始化；
所述数据电压写入模块 32连接数据电压（对应 AMOLED像素电路数据信 号 Data )和门信号端 （对应 AMOLED像素电路栅极控制信号 Gate ) , 用于在 门信号端输入的信号控制下先对第一像素子电路和第二像素子电路写入第一 数据电压， 并对所述第二像素子电路的驱动模块进行补偿， 然后对第一像素子 电路写入第二数据电压， 并对第一像素子电路的驱动模块进行补偿。 在图 3所示的电路中， 为了区别导线间的交叉相连和不相连， 将相连的交 叉点以实心圓点表示， 不相连的交叉点以空心圓点表示。
可选地，所述第一像素子电路包括：第一驱动模块 331、第一发光模块 341、 第一阈值补偿模块 351和第一发光控制模块 361 ,
所述初始化模块 31连接第一阈值补偿模块 351 , 用于在初始化模块 31输 出的初始化信号控制下对第一阈值补偿模块 351进行初始化；
所述第一阈值补偿模块 351连接第一驱动模块 331 , 用于对第一驱动模块 331进行阈值电压补偿；
所述第一发光模块 341连接第一驱动模块 331和第一发光控制模块 361 , 用于在第一发光控制模块 361作用下进行发光显示。
可选地， 所述第一阈值补偿模块 351包括第一存储电容 C1和第四晶体管 T4; 所述第一驱动模块 331包括第五晶体管 T5; 所述第一发光控制模块 361 包括第七晶体管 T7和第八晶体管 T8; 所述第一发光模块 341包括第一发光二 极管 0LED1。
可选地， 所述第一存储电容 C1的一端与高电压电平信号线 （对应高电压 电平信号 VDD )相连， 另一端与第四晶体管 T4的源极相连；
所述第四晶体管 T4的栅极与门信号端 （对应 AMOLED像素电路栅极控 制信号 Gate )相连， 所述第四晶体管 T4的漏极与所述第五晶体管 T5的漏极 相连；
所述第五晶体管 T5的栅极与所述初始化模块 31相连， 所述第五晶体管 T5的源极与所述数据电压写入模块 32相连；
所述第七晶体管 T7的栅极与发光控制信号线（对应 AMOLED像素电路 发光控制信号 EM )连接， 所述第七晶体管 T7的源极与高电压电平信号线（对 应高电压电平信号 VDD )相连， 所述第七晶体管 T7的漏极与第五晶体管 T5 的源极相连；
所述第八晶体管 T8的栅极与发光控制信号线（对应 AMOLED像素电路 发光控制信号 EM )连接， 所述第八晶体管 T8的源极与所述第五晶体管 T5的 漏极相连， 所述第八晶体管 T8的漏极与第一发光二极管 OLED1相连；
所述第一发光二极管 OLED1的阳极与第八晶体管 T8的漏极相连，所述第 一发光二极管 OLED1的阴极与低电压电平信号线（对应低电压电平信号 VSS ) 相连。
可选地， 所述第二像素子电路包括第二驱动模块 332、 第二发光模块 342、 第二阈值补偿模块 352和第二发光控制模块 362 ,
所述初始化模块 31连接第二阈值补偿模块 352, 用于在初始化模块 31输 出的初始化信号控制下对第二阈值补偿模块 352进行初始化；
所述第二阈值补偿模块 352连接第二驱动模块 332, 用于对第二驱动模块 332进行阈值电压补偿；
所述第二发光模块 342连接第二发光控制模块 362 , 用于在第二发光控制 模块 362作用下进行发光显示。
可选地， 所述第二阈值补偿模块 352包括第二存储电容 C2和第二晶体管
T2; 所述第二驱动模块 332包括第六晶体管 T6; 所述第二发光控制模块 362 包括第七晶体管 T7和第九晶体管 T9; 所述第二发光模块 342包括第二发光二 极管 OLED2。
可选地， 所述第二存储电容 C2的一端与高电压电平信号线 （对应高电压 电平信号 VDD )相连， 另一端与第二晶体管 T2的源极相连；
所述第二晶体管 T2的栅极与开关控制信号线（对应 AMOLED像素电路 开关控制信号 SW )连接， 所述第二晶体管 T2的漏极与初始化模块 31相连； 所述第六晶体管 T6的栅极与所述第二晶体管 T2的源极连接，所述第六晶 体管 T6的源极与所述数据电压写入模块 32相连；
所述第七晶体管 T7的栅极与发光控制信号线（对应 AMOLED像素电路 发光控制信号 EM )连接， 所述第七晶体管 T7的源极与高电压电平信号线（对 应高电压电平信号 VDD )相连， 所述第七晶体管 T7的漏极与第六晶体管 T6 的源极相连；
所述第九晶体管 T9的栅极与发光控制信号线（对应 AMOLED像素电路 发光控制信号 EM )连接， 所述第九晶体管 T9的源极与所述第六晶体管 T6的 漏极相连， 所述第九晶体管 T9的漏极与第二发光二极管 OLED2相连；
所述第二发光二极管 OLED2的阳极与第九晶体管 T9的漏极相连，所述第 二发光二极管 OLED2的阴极与低电压电平信号线（对应低电压电平信号 VSS ) 相连。
其中， 第七晶体管 T7是第一发光控制模块 361和第二发光控制模块 362 共用的开关晶体管，发光控制模块 361和 362既可以同时控制 OLED1和 OLED2 的发光， 也可以分开控制 OLED1和 OLED2的发光。
可选地， 所述初始化模块 31包括第三晶体管 T3 , 所述第三晶体管 T3的 栅极与复位信号线（对应 AMOLED像素电路初始化控制信号 Reset )相连， 所 述第三晶体管 T3的漏极与第一像素子电路的第一阈值补偿模块 351和第二像 素子电路的第二阈值补偿模块 352相连， 所述第三晶体管 T3的源极与低电位 端 （对应 AMOLED像素电路初始化电压电平信号 Vinit )相连。
可选地， 所述数据电压写入模块 32包括第一晶体管 T1 , 所述第一晶体管 T1的栅极与门信号端（对应 AMOLED像素电路栅极控制信号 Gate )相连， 所 述第一晶体管 T1的源极与数据信号线（对应 AMOLED像素电路数据信号 Data )相连，所述第一晶体管 T1的漏极与第一像素子电路的第一驱动模块 331 和第二像素子电路的第二驱动模块 332相连。
可选地， 所述数据电压写入模块 32中写入的数据电压包括第一数据电压 和第二数据电压， 其中， 第一数据电压用于驱动第二阈值补偿模块 352对第二 驱动模块 332进行阈值电压补偿， 第二数据电压用于驱动第一阈值补偿模块 351对第一驱动模块 331进行阈值电压补偿。
可选地， 所述第一发光二极管 OLED1和第二发光二极管 OLED2均为有 机发光二极管。
可选地， 所述晶体管 Tl、 Τ2、 Τ3、 Τ4、 Τ5、 Τ6、 Τ7、 Τ8和 Τ9均为 Ρ型 薄膜晶体管。
下面结合图 3-图 8, 具体说明本发明实施例提供的 AMOLED像素补偿电 路的工作原理。
如图 4所示，在 I阶段，栅极控制信号 Gate和发光控制信号 EM为高电平； 初始化控制信号 Reset和开关控制信号 SW为低电平， 此时， 图 3中的第三晶 体管 T3和第二晶体管 T2打开， 第一晶体管 Tl、 第四晶体管 Τ4、 第七晶体管 Τ7、 第八晶体管 Τ8和第九晶体管 Τ9关闭， 因此， 图 3的筒化电路图如图 5 所示。 由于存储电容 C1和 C2分别存储上一帧画面输入的数据信号 Data, 此 时 2个电容全部连接在具有低电位的初始化电压电平信号 Vinit上， 存储电容 C1和 C2均对初始化电压电平信号 Vinit放电， 放电到初始化电压 νω。
如图 4所示， 在 II阶段， 初始化控制信号 Reset和发光控制信号 EM为高 电平； 栅极控制信号 Gate和开关控制信号 SW为低电平， 此时， 图 3中的第 一晶体管 Tl、 第二晶体管 Τ2和第四晶体管 Τ4打开； 第三晶体管 Τ3、 第七晶 体管 T7、 第八晶体管 Τ8和第九晶体管 Τ9关闭， 因此， 图 3的筒化电路图如 图 6所示。 数据电平信号 Data输入第一电压值 VI , 此时第五晶体管 T5相当 于二极管， 第一节点 P1的电压变为： V=Vl-Vth ( T5 ), 其中， Vth ( T5 )为第 五晶体管 T5的阈值电压， 并将电压值 V存储在存储电容 C1和 C2中， 同时对 2个电容 C1和 C2进行充电，设计中，第五晶体管 T5和第六晶体管 T6的参数 完全相同， 且放置在接近位置， 可以近似认为 Vth ( T5 ) =Vth ( T6 ), Vth ( T6 ) 为第六晶体管 T6的阈值电压， 则电压值 V=Vl-Vth ( Τ6 ), 此时也将电压值 V 存储在存储电容 C2中。
如图 4所示， 在 III阶段， 初始化控制信号 Reset、 开关控制信号 SW和发 光控制信号 EM为高电平； 栅极控制信号 Gate为低电平， 此时， 图 3中的第 一晶体管 T1和第四晶体管 T4打开； 第二晶体管 T2、 第三晶体管 Τ3、 第七晶 体管 Τ7、 第八晶体管 Τ8和第九晶体管 Τ9关闭， 因此， 图 3的筒化电路图如 图 7所示。 数据电平信号 Data输入第二电压值 V2, 此时第五晶体管 T5相当 于二极管， 第一节点 P1的电压变为： V^VS-Vth ( T5 ), 其中， Vth ( T5 ) 为 第五晶体管 T5的阈值电压， 并将电压值 V存储在存储电容 C1中， 此时电压 值 V=Vl-Vth ( T6 )存储在 C2中。
如图 4所示， 在 IV阶段即发光阶段， 初始化控制信号 Reset、 栅极控制信 号 Gate和开关控制信号 SW为高电平； 发光控制信号 EM为低电平， 此时， 图 3中的第七晶体管 T7、 第八晶体管 Τ8和第九晶体管 Τ9打开， 第一晶体管 Tl、 第二晶体管 Τ2、 第三晶体管 Τ3和第四晶体管 Τ4关闭， 因此， 图 3的筒 化电路图如图 8所示。 第五晶体管 Τ5和第六晶体管 Τ6为 OLED的驱动晶体 管， 其对电流的控制方式如下： 第五晶体管 Τ5和第六晶体管 Τ6的源极均与高 电压电平信号 VDD相连， 其中， 高电压电平信号 VDD的电压数值为恒定值， 流经第一发光二极管 OLED1的电流为：
Idl= * [VDD- (V2-Vth (T5) )-Vth (T5)]2 = *(VDD-V2)2 其中， k为预设常数， 流经第二发光二极管 OLED2的电流为:
Id2=- VDD-(Vl-Vth(T5))-Vth(T6)]2 =^-* [vDD-Vl+Vth(T5)-Vth(T6)]2
2
其中， Vth ( T6 ) 为第六晶体管 T6的阈值电压， 设计中， 第五晶体管 T5 和第六晶体管 T6的参数完全相同，且放置在接近位置，可以近似认为 Vth( T5 )
=Vth ( T6 ), 所以， ld2= * (VDD-Vl)2。 从上面的方程可以看出， 流经第一发光 二极管 OLED1的电流 Idl和流经第二发光二极管 OLED2的电流 Id2与第五晶 体管 T5的阈值电压 Vth ( T5 )和第六晶体管 T6的阈值电压 Vth ( T6 )无关， 因此可以起到补偿作用。
综上所述， 本发明实施例提供的 AMOLED像素电路包括 9个薄膜晶体管 和 2个电容， 即为 9T2C AMOLED像素电路。
本发明实施例提供的一种显示器， 包括多个像素、 数据信号线以及栅极控 制信号线， 其中， 每两个像素组成一像素单元， 还包括与各像素单元连接的本 发明实施例提供的 9T2C AMOLED像素电路。
下面具体介绍包含 2个像素的像素单元的排列方式：
现有技术中的单个像素的像素排列方式如图 9所示，单个像素中的补偿电 路为现有技术中的 6T1C AMOLED像素补偿电路，如果将两个像素放到一起组 成一个像素单元， 则现有技术中的像素单元的补偿电路为现有技术中的 12T2C
AMOLED像素补偿电路。
本发明实施例提供的包含 2个像素的像素单元的排列方式如图 10-13所 示， 其中， 水平方向排列的任一像素单元中的两个像素共用一条数据信号线
Data ( m ), 垂直方向排列的任一像素单元中的两个像素共用一条栅极控制信号 线 Gate ( N ), 其中， 水平方向排列的任一像素单元中的两个像素为水平方向 上的任意两个像素， 如： 像素 （ Pixel ) 1与 Pixel 2或者 Pixel 2与 Pixel 3 , 像 素单元中垂直方向排列的两个像素为垂直方向上的任意两个像素。
如图 10和 11所示， 所述水平方向排列的任一像素单元中的两个像素共用 一条数据信号线 Data ( m ) 包括： 数据信号线 Data ( m )位于两个水平方向排 列的 Pixel 1和 Pixel 2之间， 或数据信号线 Data ( m )位于两个水平方向排列 的 Pixel 1和 Pixel 2中的 Pixel 1的一侧， 当然， 本发明实施例中的数据信号线
Data ( m )不限于位于 Pixel 1的一侧， 可以位于两个水平方向排列的像素中的 任一像素的一侧。
如图 12和 13所示， 所述垂直方向排列的任一像素单元中的两个像素共用 一条栅极控制信号线 Gate ( N ) 包括： 栅极控制信号线 Gate ( N )位于组成一 像素单元的垂直方向排列的任意两个像素之间或栅极控制信号线 Gate ( N )位 于组成一像素单元的垂直方向排列的任意两个像素中的任一像素的一侧。
综上所述， 本发明实施例提供的技术方案中， 所述 AMOLED像素电路包 括： 第一像素子电路和第二像素子电路， 以及与所述第一像素子电路和第二像 素子电路连接的初始化模块和数据电压写入模块， 所述初始化模块连接复位信 号端和低电位端， 用于在复位信号端输入的复位信号控制下对第一像素子电路 和第二像素子电路进行初始化； 所述数据电压写入模块连接数据电压和门信号 端， 用于在门信号端输入的信号控制下先对第一像素子电路写入第一数据电 压， 然后对第二像素子电路写入第二数据电压； 第一像素子电路对第一像素的 驱动模块进行补偿， 第二像素子电路对第二像素的驱动模块进行补偿， 所述
AMOLED像素电路能够减小像素补偿电路尺寸， 进而减小像素间距， 提高单 位面积内所拥有的像素数目， 提升画面显示品质。 离本发明的精神和范围。 这样， 倘若本发明实施例的这些修改和变型属于本发 明权利要求及其等同技术的范围之内， 则本发明也意图包含这些改动和变型在 内。

Claims

权 利 要 求 书
1、 一种像素电路， 其特征在于， 包括： 第一像素子电路和第二像素子电 路， 以及与所述第一像素子电路和第二像素子电路连接的初始化模块和数据 电压写入模块，
所述初始化模块连接复位信号端和低电位端， 用于在复位信号端输入的 复位信号控制下对第一像素子电路和第二像素子电路进行初始化；
所述数据电压写入模块连接数据信号线和门信号端， 用于在门信号端输 入的信号控制下先对第一像素子电路和第二像素子电路写入第一数据电压， 并对所述第二像素子电路的驱动模块进行补偿， 然后对第一像素子电路写入 第二数据电压， 并对第一像素子电路的驱动模块进行补偿。
2、 根据权利要求 1所述的电路， 其特征在于， 所述第一像素子电路包括 第一驱动模块、 第一发光模块、 第一阈值补偿模块和第一发光控制模块， 所述初始化模块连接所述第一阈值补偿模块， 用于在初始化模块输出的 初始化信号控制下对第一阈值补偿模块进行初始化；
所述第一阈值补偿模块连接第一驱动模块， 用于对第一驱动模块进行阈 值电压补偿；
所述第一发光模块连接第一发光控制模块， 用于在第一发光控制模块作 用下进行发光显示。
3、 根据权利要求 2所述的电路， 其特征在于， 所述第二像素子电路包括 第二驱动模块、 第二发光模块、 第二阈值补偿模块和第二发光控制模块， 所述初始化模块连接所述第二阈值补偿模块， 用于在初始化模块输出的 初始化信号控制下对第二阈值补偿模块进行初始化；
所述第二阈值补偿模块连接第二驱动模块， 用于对第二驱动模块进行阈 值电压补偿；
所述第二发光模块连接第二发光控制模块， 用于在第二发光控制模块作 用下进行发光显示。
4、 根据权利要求 2或 3所述的电路， 其特征在于， 所述第一阈值补偿模 块包括第一存储电容和第四晶体管； 所述第一驱动模块包括第五晶体管； 所 述第一发光控制模块包括第七晶体管和第八晶体管； 所述第一发光模块包括 第一发光二极管。
5、 根据权利要求 4所述的电路， 其特征在于， 所述第一存储电容的一端 与高电压电平信号线相连， 另一端与第四晶体管的源极相连；
所述第四晶体管的栅极与门信号端相连， 所述第四晶体管的漏极与所述 第五晶体管的漏极相连；
所述第五晶体管的栅极与所述初始化模块相连， 所述第五晶体管的源极 与所述数据电压写入模块相连；
所述第七晶体管的栅极与发光控制信号线连接， 所述第七晶体管的源极 与高电压电平信号线相连，所述第七晶体管的漏极与第五晶体管的源极相连； 所述第八晶体管的栅极与发光控制信号线连接， 所述第八晶体管的源极 与所述第五晶体管的漏极相连， 所述第八晶体管的漏极与第一发光二极管相 连；
所述第一发光二极管的阳极与第八晶体管的漏极相连， 所述第一发光二 极管的阴极与低电压电平信号线相连。
6、 根据权利要求 3所述的电路， 其特征在于， 所述第二阈值补偿模块包 括第二存储电容和第二晶体管； 所述第二驱动模块包括第六晶体管； 所述第 二发光控制模块包括第七晶体管和第九晶体管； 所述第二发光模块包括第二 发光二极管。
7、 根据权利要求 6所述的电路， 其特征在于， 所述第二存储电容的一端 与高电压电平信号线相连， 另一端与第二晶体管的源极相连；
所述第二晶体管的栅极与开关控制信号线连接， 所述第二晶体管的漏极 与初始化模块相连；
所述第六晶体管的栅极与所述第二晶体管的源极连接， 所述第六晶体管 的源极与所述数据电压写入模块相连；
所述第七晶体管的栅极与发光控制信号线连接， 所述第七晶体管的源极 与高电压电平信号线相连，所述第七晶体管的漏极与第六晶体管的源极相连； 所述第九晶体管的栅极与发光控制信号线连接， 所述第九晶体管的源极 与所述第六晶体管的漏极相连， 所述第九晶体管的漏极与第二发光二极管相 连；
所述第二发光二极管的阳极与第九晶体管的漏极相连， 所述第二发光二 极管的阴极与低电压电平信号线相连。
8、 根据权利要求 3所述的电路， 其特征在于， 所述初始化模块包括第三 晶体管， 所述第三晶体管的栅极与复位信号线相连， 所述第三晶体管的漏极 与第一像素子电路的第一阈值补偿模块和第二像素子电路的第二阈值补偿模 块相连， 所述第三晶体管的源极与低电位端相连。
9、 根据权利要求 3所述的电路， 其特征在于， 所述数据电压写入模块包 括第一晶体管， 所述第一晶体管的栅极与门信号端相连， 所述第一晶体管的 源极与数据信号线相连， 所述第一晶体管的漏极与第一像素子电路的第一驱 动模块和第二像素子电路的第二驱动模块相连。
10、 根据权利要求 3所述的电路， 其特征在于， 所述数据电压写入模块 写入的数据电压包括第一数据电压和第二数据电压， 其中， 第一数据电压用 于驱动第二阈值补偿模块对第二驱动模块进行阈值电压补偿， 第二数据电压 用于驱动第一阈值补偿模块对第一驱动模块进行阈值电压补偿。
11、 根据权利要求 4或 6所述的电路， 其特征在于， 第一发光二极管和 第二发光二极管均为有机发光二极管。
12、 根据权利要求 4、 6和 8-9中任一权项所述的电路， 其特征在于， 所 述晶体管均为 P型薄膜晶体管。
13、 一种显示器， 包括多个像素、 数据信号线以及栅极控制信号线， 其 特征在于， 每两个像素组成一像素单元， 还包括与各像素单元连接的权利要 求 1-12任一权项所述的像素电路。
14、 根据权利要求 13所述的显示器， 其特征在于， 所述每一像素单元中 的两个像素共用一条数据信号线。
15、 根据权利要求 13或 14所述的显示器， 其特征在于， 所述每一像素 单元中的两个像素共用一条栅极控制信号线。
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