WO2015019633A1 - 蓄電池装置 - Google Patents

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WO2015019633A1
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power supply
control signal
potential
charge
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冬樹 神戸
黒田　和人
小杉　伸一郎
関野　正宏
行田　稔
洋介 佐伯
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株式会社東芝
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    • H02J7/00302—Overcharge protection

Definitions

  • Embodiments of the present invention relate to a storage battery device.
  • an assembled battery device in which a battery group is configured by connecting a number of batteries in series, and the battery group is configured by connecting the battery group in parallel.
  • a plurality of batteries may be connected in parallel and in series to be configured as a modular storage battery device.
  • an assembled battery system is configured using a plurality of modular storage battery devices, and drains are connected back-to-back (common connection) to the low potential side of the battery group constituting each power storage device.
  • N-channel MOSFETs discharge control N-channel MOSFET and charge control N-channel MOSFET are provided to perform discharge control and charge control, and a series of battery groups constituting a plurality of modular storage battery devices are connected. When connected and used, the following problems may occur.
  • a discharge control N-channel MOSFET that performs discharge control at the time of discharge is turned off and shut off, it is provided between the source terminal, the source terminal and the gate terminal of the charge control N-channel MOSFET by back electromotive force.
  • a reverse voltage is applied to the output terminal of the FET gate driver that drives the N channel MOSFET for charge control via a resistor for stabilizing the operation of the N channel MOSFET for charge control, thereby destroying the circuit of the FET gate driver.
  • an overvoltage due to counter electromotive force is generated, which may cause destruction of the MOSFET control circuit.
  • an object of the present invention is to provide a storage battery device capable of ensuring high reliability while meeting the demand for large power supply.
  • the storage battery device includes at least one set of a battery group in which a plurality of battery cells are connected in series, and a pair of N-channel MOSFETs connected to the low potential side of the battery group and back-to-back connection of source terminals or gate terminals. It has a charge / discharge control FET section.
  • a drive control part outputs the drive control signal produced
  • a power supply circuit of the drive control circuit based on the potential level of the source terminal and a level conversion circuit for controlling the FET drive signal from the control circuit are provided.
  • FIG. 1 is an outline composition block diagram in the charge state of the battery pack system of an embodiment.
  • FIG. 2 is a schematic configuration block diagram of the battery module of the first embodiment.
  • FIG. 3 is a detailed circuit explanatory diagram of the first embodiment.
  • FIG. 4 is a schematic configuration block diagram of the battery module of the second embodiment.
  • FIG. 5 is a detailed circuit explanatory diagram of the second embodiment.
  • FIG. 1 is a schematic configuration block diagram of a battery pack system according to an embodiment in a charged state.
  • the assembled battery system 10 has the same configuration as the battery module 13 including the high potential side power supply terminal 11 and the low potential side power supply terminal 12, and the high potential side power supply terminal 11 is the low potential of the battery module 13.
  • a charging device 22 connected to a commercial AC power supply 21 is connected between the high potential side power supply terminal 11 of the battery module 13 and the low potential side power supply terminal 12 of the battery module 14. .
  • a load is connected instead of the charging device 22.
  • the configuration of the battery module will be described. Since the battery module 13 and the battery module 14 have the same configuration as described above, the battery module 13 will be described as an example.
  • FIG. 2 is a schematic configuration block diagram of the battery module of the first embodiment.
  • the battery module 13 according to the first embodiment includes a storage battery unit 32 including a plurality of storage battery cells 31 connected in series to one end of the high-potential-side power supply terminal 11 and connected to each of the storage battery cells 31 constituting the storage battery unit 32.
  • a cell voltage monitor circuit 33 for monitoring the voltage a charge control FET (charge control N-channel MOSFET) 34 having a drain terminal connected to the low potential side of the storage battery unit 32, and a drain terminal-source terminal of the charge control FET 34
  • the parasitic control diode 35 is connected between the source terminal and the gate terminal of the charge control FET 34, and the potential difference level between the source terminal and the gate terminal of the charge control FET 34 is stabilized to operate the charge control FET 34.
  • an operation stabilization resistor 36 for stabilizing the operation.
  • the battery module 13 includes a discharge control FET (discharge control N-channel MOSFET) 37 whose source terminal is connected to the source terminal of the charge control FET 34, and a diode that is a parasitic diode existing between the drain terminal and the source terminal of the discharge control FET 37. 38 and an operation connected to the source terminal and the gate terminal of the discharge control FET 37 to stabilize the potential difference level between the source terminal and the gate terminal of the discharge control FET 37 to stabilize the operation of the discharge control FET 37.
  • a discharge control FET discharge control N-channel MOSFET
  • a drive control unit 40 that operates on the basis of the stabilization resistor 39 and the source potential level reference (hereinafter simply referred to as source potential level reference) of the charge control FET 34 and the discharge control FET 37 and controls the drive of the charge control FET 34 and the discharge control FET 37.
  • a control circuit 41 for controlling the entire battery module 13;
  • a snubber circuit 42 for overvoltage protection connected in parallel with the charging control FET34 and the discharge control FET 37, and a.
  • FIG. 2 shows one element each of the charge control FET 34 and the discharge control FET 37 for easy understanding.
  • the charge control FET 34 and the discharge control FET 37 have a configuration in which a plurality of N-channel MOSFETs are connected in parallel, as will be described later (see FIG. 3). Therefore, there are a plurality of diodes 35 and diodes 38, respectively, and actually a plurality of operation stabilization resistors 36 and operation stabilization resistors 39 are also provided.
  • each FET 34, 37 is configured to have a withstand voltage characteristic and a current withstand characteristic such that the current that has flowed through all the FETs 34, 37 connected in parallel and in series can be flowed by one FET.
  • the drive control unit 40 includes a constant voltage circuit 51 that supplies drive power (drive power supply) having a predetermined constant voltage with reference to the source potential level to each unit of the drive control unit 40, and a power supply potential level reference input from the control circuit 41.
  • the level shift circuit 52 performs a level shift operation based on the charge control signal SC, generates and outputs the charge control signal SSC based on the source potential level, and the charge control FET 34 based on the input charge control signal SSC.
  • a level shift operation is performed on the basis of the FET driver 53 that generates and outputs the charge drive control signal SDC based on the source potential level to be driven, and the discharge control signal SD based on the power supply potential level input from the control circuit 41, A level shift circuit 54 that generates and outputs a level reference discharge control signal SSD, and an input discharge control signal SS Based on, and a FET driver 55 that generates and outputs a discharge drive control signal SDD of the source potential level reference for driving the discharge control FET 37, the.
  • FIG. 3 is a detailed circuit explanatory diagram of the first embodiment.
  • the constant voltage circuit 51 is roughly connected to a constant voltage generation unit 61 that generates a constant voltage power source based on a source potential level and a constant voltage generation unit 61 in parallel.
  • Zener diode ZD1 for clamping the output voltage to a desired constant voltage
  • a bypass capacitor BC connected in parallel with the Zener diode ZD1 to reduce voltage fluctuation due to source potential fluctuation and to reduce voltage fluctuation at the time of gate signal switching.
  • the constant voltage generator 61 has a collector terminal connected to the high potential side of the storage battery unit 32 via a diode D, and a transistor R11 configured as an emitter follower (grounded collector) circuit by a resistor R51, and a base terminal of the transistor Q11.
  • a Zener diode ZD2 is connected to which the cathode terminal is connected and the anode terminal is set to the source potential level to stabilize the base voltage of the transistor Q11.
  • the constant potential power source PS based on the source potential level generated by the constant voltage circuit 51 is supplied to the level shift circuit 52 and the level shift circuit 54.
  • level shift circuit 52 and the level shift circuit 54 will be described. Since the level shift circuit 52 and the level shift circuit 54 have the same configuration, the level shift circuit 52 will be described as an example.
  • the resistors R11 and R12 function as a voltage dividing circuit that divides the voltage of the high-potential-side power supply VDD, and the resistor R11
  • the voltage of the high potential side power supply VDD divided by the resistor R12 is applied to the base terminal and the transistor Q1 is turned on, and the transistor Q1 is turned on, the voltage of the high potential side power supply VDD is predetermined.
  • Resistors R21 and R22 functioning as a voltage dividing circuit for dividing the voltage by a voltage dividing ratio.
  • the high potential side power supply VDD is generated based on the power supplied from the storage battery unit 32 by a constant voltage power supply circuit (not shown).
  • the voltage of the high potential side power supply VDD is 3.3 [V].
  • the level shift circuit 52 is configured such that the transistor Q2 that is turned on when the voltage of the high potential side power supply VDD divided by the resistors R21 and R22 is applied to the base terminal, and the transistor Q2 is turned on.
  • the resistors R31 and R32 function as a voltage dividing circuit that divides the voltage of the constant voltage power supply PS supplied from the constant voltage circuit 51 at a predetermined voltage dividing ratio, and the voltage of the constant voltage power supply PS divided by the resistors R31 and R32 is The transistor Q3 which is applied to the base terminal and is turned on, and when the transistor Q3 is turned on, the voltage of the constant voltage power supply PS supplied from the constant voltage circuit 51 is divided by a predetermined voltage dividing ratio and the charge control signal Resistors R41 and R42 functioning as a voltage dividing circuit that outputs as SSC.
  • the FET driver 53 and the FET driver 55 are integrated as one IC 70 as shown in FIG.
  • the charge control signal SSC is input from the level shift circuit 52 to the first input terminal INA of the IC 70, and the charge drive control signal SDC based on the source potential level is supplied from the first output terminal OUTA to the charge drive control signal (FET gate).
  • Signal is output via a damping resistor RD1 that prevents vibration. That is, the IC 70 functions as the FET driver 53.
  • the discharge control signal SSD is input from the level shift circuit 54 to the second input terminal INB of the IC 70, and the discharge drive control signal SDD based on the source potential level is supplied from the second output terminal OUTB to the charge drive control signal (FET). Output via a damping resistor RD2 that prevents vibration of the gate signal). That is, the IC 70 functions as the FET driver 55.
  • charge control FETs charge control N-channel MOSFETs
  • the diodes 35-1 to 35-n which are parasitic diodes existing between the respective drain terminals and the source terminals, are connected between the respective source terminals and gate terminals of the charge control FETs 34-1 to 34-n and charged.
  • Operation stabilization resistors 36-1 to 36-3 for stabilizing the operation of the charge control FETs 34-1 to 34-n by stabilizing the potential difference level between the source terminals and the gate terminals of the control FETs 34-1 to 34-n. 36-n are connected.
  • Each of the charge control FETs 34-1 to 34-n has a discharge control FET (discharge control N-channel MOSFET) 37-1 to 37- whose source terminal is connected to the source terminal of the charge control FETs 34-1 to 34-n.
  • diodes 38-1 to 38-n which are parasitic diodes existing at the drain terminals and the source terminals of the discharge control FETs 37-1 to 37-n, and the source terminals of the discharge control FETs 37-1 to 37-n, It is connected between the gate terminal and stabilizes the operation of the discharge control FETs 37-1 to 37-n by stabilizing the potential difference level between the source terminal and the gate terminal of the discharge control FETs 37-1 to 37-n.
  • the operation stabilization resistors 39-1 to 39-n to be operated are connected.
  • the snubber circuit 42 includes a TVS diode ZD11 and a TVS diode ZD12 that are connected in series and function as surge absorbing diodes in order to prevent overvoltage in both directions of charging current and discharging current. Yes.
  • a TVS diode is used as the surge absorbing diode, but a normal Zener diode, another overvoltage protection element, or an overvoltage protection circuit may be used.
  • the source voltage level-based constant voltage power supply PS generated by the constant voltage circuit 51 is supplied to the level shift circuit 52 and the level shift circuit 54.
  • the control circuit 41 inputs the “H” level charge control signal SC based on the power supply potential level to the input terminal of the level shift circuit 52, and the level shift circuit 54.
  • the discharge control signal SD at the “H” level based on the power supply potential level is input to the input terminal.
  • the inverter INV of the level shift circuit 52 inverts the charge control signal SC and outputs the “L” level.
  • the resistors R11 and R12 divide the voltage of the high potential side power supply VDD and apply it to the base terminal of the transistor Q1, and the transistor Q1 is turned on.
  • resistors R21 and R22 divide the voltage of the high potential side power supply VDD and apply it to the base terminal of the transistor Q2, and the transistor Q2 is turned on.
  • the resistors R31 and R32 divide the voltage of the high potential side power supply VDD and apply it to the base terminal of the transistor Q3, and the transistor Q3 is turned on.
  • the resistors R41 and R42 divide the voltage of the constant voltage power supply PS to generate a charge control signal SSC of “H” level with reference to the source potential level, and output the charge control signal SSC to the first input terminal INA of the IC 70. To do.
  • the resistors R41 and R42 of the level shift circuit 54 divide the voltage of the constant voltage power supply PS, and the discharge control signal SSD of “H” level on the basis of the source potential level is supplied to the IC 70. Output to two input terminals INB.
  • the charge drive control signal SDC of “H” level is output from the first output terminal OUTA of the IC 70 based on the source potential level, and the IC 70 functions as the FET driver 53.
  • a discharge drive control signal SDD of “H” level is output from the second output terminal OUTB of the IC 70 on the basis of the source potential level, and the IC 70 functions as the FET driver 55.
  • the charge control FETs 34-1 to 34-n and the discharge control FETs 37-1 to 37-n are sequentially turned on, and the charging current from the charging device 22 connected to the commercial AC power source 21 constitutes the storage battery unit 32.
  • the storage battery unit 32 is charged by being supplied to the plurality of storage battery cells 31.
  • the control circuit 41 is notified to that effect.
  • the “L” level charge control signal SC based on the power supply potential level is input to the input terminal of the level shift circuit 52.
  • the inverter INV of the level shift circuit 52 inverts the charge control signal SC and outputs the “H” level.
  • the transistor Q1 is turned off, and subsequently, the transistors Q2 and Q3 are turned off.
  • the level shift circuit 52 When the transistor Q3 is turned off, the level shift circuit 52 generates an “L” level charge control signal SSC based on the source potential level, and outputs the charge control signal SSC to the first input terminal INA of the IC 70. From the first output terminal OUTA, an “L” level charge drive control signal SDC is output based on the source potential level.
  • the charge control FETs 34-1 to 34-n are sequentially turned off, all the charge control FETs 34-1 to 34-n are turned off, the charging closed circuit is cut off, and the charging is stopped.
  • the storage battery unit 32 including a plurality of storage battery cells 31 is protected from overcharging.
  • the control circuit 41 is notified of this and the control circuit 41, the “L” level discharge control signal SSD based on the power supply potential level is input to the second input terminal IN of the IC 70 through the level shift circuit 54.
  • the “L” level discharge drive control signal SDD is output from the second output terminal OUT of the IC 70 with reference to the source potential level, and the discharge power control FETs 37-1 to 37-n are sequentially turned off, not shown.
  • the discharge (power supply) is cut off from the storage battery unit 32 with respect to the load.
  • a negative reverse voltage is generated at the high-potential-side power supply terminal 11 and a positive reverse voltage is generated at the low-potential-side power supply terminal 12 due to the counter electromotive force generated by cutting off the discharge current, but via the operation stabilization resistor 39-x.
  • the reverse voltage is applied to the second output terminal OUTB of the IC 70 which is the output terminal of the FET driver 55, so that the circuit is not destroyed.
  • FIG. 4 is a schematic configuration block diagram of a battery module according to a second embodiment.
  • the battery module 13 according to the second embodiment has one end connected to the high-potential-side power supply terminal 11, a storage battery unit 32 including a plurality of storage battery cells 31 connected in series, and each storage battery cell 31 constituting the storage battery unit 32.
  • a cell voltage monitor circuit 33 that monitors the voltage, a charge control FET (charge control N-channel MOSFET) 34 whose source terminal is connected to the low potential side power supply terminal 12, and a drain terminal-source terminal of the charge control FET 34 exist.
  • charge control FET charge control N-channel MOSFET
  • the diode 35 which is a parasitic diode, is connected between the source terminal and the gate terminal of the charge control FET 34, stabilizes the potential difference level between the source terminal and the gate terminal of the charge control FET 34, and operates the charge control FET 34.
  • Operation stabilization resistor 36 for stabilization, operation stabilization resistor 36 and low potential side of storage battery unit 32 Is connected between the source terminal 12, and a, a protective diode PD for protecting the circuit from reverse voltage due to the counter electromotive force during discharge interruption.
  • the charge control FET 34 is an N-channel MOSFET in which the potential of the source terminal may vary with respect to the power supply potential.
  • the battery module 13 further includes a discharge control FET (discharge control N-channel MOSFET) 37 having a source terminal connected to the negative side of the storage battery unit 32 and a drain terminal connected to the drain terminal of the charge control FET 34, and a drain of the discharge control FET 37.
  • a diode 38 which is a parasitic diode existing between the terminal and the source terminal, is connected between the source terminal and the gate terminal of the discharge control FET 37, and stabilizes the potential difference level between the source terminal and the gate terminal of the discharge control FET 37.
  • FIG. 4 shows one element each of the charge control FET 34 and the discharge control FET 37 for easy understanding.
  • the charge control FET 34 and the discharge control FET 37 have a configuration in which a plurality of N-channel MOSFETs are connected in parallel, as will be described later (see FIG. 5). Yes. Therefore, there are a plurality of diodes 35 and diodes 38, respectively, and actually a plurality of operation stabilization resistors 36 and operation stabilization resistors 39 are also provided.
  • each FET 34, 37 is configured to have a withstand voltage characteristic and a current withstand characteristic such that the current that has flowed through all the FETs 34, 37 connected in parallel and in series can be flowed by one FET.
  • the drive control unit 40A is input from the control circuit 41 and the constant voltage circuit 51 that supplies the FET driver 53 with drive power (drive power supply) having a predetermined constant voltage at the potential level of the low potential side power supply terminal 12 of the storage battery unit 32.
  • the level shift circuit 52 performs a level shift operation based on the power supply potential level reference charge control signal SC, and generates and outputs the source potential level reference charge control signal SSC of the FET 34, and is input from the level shift circuit 52.
  • a FET driver 53 for generating and outputting a charge drive control signal SDC based on the source potential level of the FET 34 for driving the charge control FET 34 based on the charge control signal SSC based on the source potential level of the FET 34;
  • a constant power for supplying a drive power (drive power supply) having a constant voltage to the FET driver 55 Based on the voltage circuit 51A and the discharge control signal SD based on the power supply potential level input from the control circuit 41, an FET driver 55 that generates and outputs a discharge drive control signal SDD based on the power supply potential level for driving the discharge control FET 37.
  • FIG. 5 is a detailed circuit explanatory diagram of the second embodiment.
  • the constant voltage circuit 51 is roughly divided into a constant voltage generation unit 61 that generates a constant voltage power source based on the source potential level of the FET 34, and a constant voltage generation unit 61 that is connected in parallel to the constant voltage generation unit 61.
  • Zener diode ZD1 for clamping the output voltage of the unit 61 to a desired constant voltage, and a bypass connected to the Zener diode ZD1 in parallel to reduce voltage fluctuation due to source potential fluctuation and voltage fluctuation mitigation during gate signal switching And a capacitor BC.
  • the constant voltage generator 61 has a collector terminal connected to the high potential side of the storage battery unit 32 via a diode D, and a transistor R11 configured as an emitter follower (grounded collector) circuit by a resistor R51, and a base terminal of the transistor Q11.
  • a Zener diode ZD2 is connected to which the cathode terminal is connected and the anode terminal is set to the source potential level to stabilize the base voltage of the transistor Q11.
  • the constant potential power source PS based on the source potential level generated by the constant voltage circuit 51 is supplied to the level shift circuit 52.
  • the constant voltage circuit 51A is connected in parallel to a constant voltage generation unit 61A that generates a constant voltage power supply based on a power supply potential level, and a constant voltage generation unit 61A, and outputs an output voltage of the constant voltage generation unit 61A to a desired constant voltage circuit.
  • a Zener diode ZD1A for clamping to a voltage, and a bypass capacitor BCA connected in parallel with the Zener diode ZD1A and performing voltage fluctuation mitigation due to source potential fluctuations and voltage fluctuation mitigation during gate signal switching are provided.
  • the constant voltage generator 61A has a collector terminal connected to the high potential side of the storage battery unit 32 via a diode DA, and a transistor R11A configured as an emitter follower (grounded collector) circuit by a resistor R51A, and a base terminal of the transistor Q11A.
  • a Zener diode ZD2A is provided that has a cathode terminal connected and an anode terminal at a source potential level to stabilize the base voltage of the transistor Q11A.
  • the power source potential level-based constant voltage power supply PSA generated by the constant voltage circuit 51A is supplied to the FET driver 55.
  • the resistors R11 and R12 function as a voltage dividing circuit that divides the voltage of the high-potential-side power supply VDD, and the resistor R11
  • the voltage of the high potential side power supply VDD divided by the resistor R12 is applied to the base terminal and the transistor Q1 is turned on, and the transistor Q1 is turned on, the voltage of the high potential side power supply VDD is predetermined.
  • Resistors R21 and R22 functioning as a voltage dividing circuit for dividing the voltage by a voltage dividing ratio.
  • the high potential side power supply VDD is generated based on the power supplied from the storage battery unit 32 by a constant voltage power supply circuit (not shown).
  • the voltage of the high potential side power supply VDD is 3.3 [V].
  • the level shift circuit 52 is configured such that the transistor Q2 that is turned on when the voltage of the high potential side power supply VDD divided by the resistors R21 and R22 is applied to the base terminal, and the transistor Q2 is turned on.
  • the resistors R31 and R32 function as a voltage dividing circuit that divides the voltage of the constant voltage power supply PS supplied from the constant voltage circuit 51 at a predetermined voltage dividing ratio, and the voltage of the constant voltage power supply PS divided by the resistors R31 and R32 is The transistor Q3 which is applied to the base terminal and is turned on, and when the transistor Q3 is turned on, the voltage of the constant voltage power supply PS supplied from the constant voltage circuit 51 is divided by a predetermined voltage dividing ratio and the charge control signal Resistors R41 and R42 functioning as a voltage dividing circuit that outputs as SSC.
  • the FET driver 53 receives the charge control signal SSC from the level shift circuit 52 at the input terminal IN, and outputs the charge drive control signal SDC based on the source potential level of the FETs 34-1 to 34-n from the output terminal OUT.
  • the charge drive control signal (FET gate signal) SDC is output to the charge control FETs 34-1 to 34-n via a damping resistor RD11 that prevents vibration of the SDC.
  • the FET driver 55 is supplied with the discharge control signal SD based on the power supply potential level from the control circuit 41 at the input terminal IN, and supplies the discharge drive control signal SDD based on the power supply potential level from the output terminal OUT.
  • a signal (FET gate signal) SDD is output to the discharge control FETs 37-1 to 37-n via a damping resistor RD12 that prevents vibration of the SDD.
  • discharge control FETs charge control N-channel MOSFETs
  • discharge control FETs discharge control N-channel MOSFETs
  • the diodes 38-1 to 38-n which are parasitic diodes existing between the respective drain terminals and the source terminals, are connected between the respective source terminals and gate terminals of the discharge control FETs 37-1 to 37-n and charged.
  • Operation stabilization resistors 39-1 to 3-5 for stabilizing the operation of the discharge control FETs 37-1 to 37-n by stabilizing the potential difference level between the source terminal and the gate terminal of the control FETs 37-1 to 37-n. 39-n are connected.
  • Each of the discharge control FETs 37-1 to 37-n has charge control FETs (charge control N-channel MOSFETs) 34-1 to 34- whose drain terminals are connected to the drain terminals of the discharge control FETs 37-1 to 37-n.
  • diodes 35-1 to 35-n which are parasitic diodes existing at the drain terminals and the source terminals of the charge control FETs 34-1 to 34-n, and source terminals of the charge control FETs 34-1 to 34-n
  • a potential difference between the source terminal and the gate terminal of the charge control FETs 34-1 to 34-n is connected between the gate terminal and a protection diode PD that protects the circuit from a reverse voltage from the low potential side power supply terminal 12.
  • Operation stabilization resistors 36-1 to 36-n that stabilize the level and stabilize the operation of the charge control FETs 34-1 to 34-n are connected.
  • the snubber circuit 42 includes a TVS diode ZD11 and a TVS diode ZD12 that are connected in series and function as surge absorbing diodes in order to prevent overvoltage in both directions of charging current and discharging current. Yes.
  • a TVS diode is used as the surge absorbing diode, but a normal Zener diode, another overvoltage protection element, or an overvoltage protection circuit may be used.
  • the operation of the second embodiment will be described.
  • the constant voltage power supply PSA based on the power supply potential level generated by the constant voltage circuit 51 A is supplied to the FET driver 55.
  • the control circuit 41 inputs the discharge control signal SD of the “H” level based on the power supply potential level to the input terminal IN of the FET driver 55.
  • an “H” level discharge drive control signal SDD is output from the output terminal OUT of the FET driver 55 based on the source potential level.
  • the discharge power control FETs 38-1 to 38-n are sequentially turned on, and discharge (power supply) is performed from the storage battery unit 32 to a load (not shown).
  • the control circuit 41 when an abnormal voltage is detected by the cell voltage monitor circuit 33 that monitors the voltage of each storage battery cell 31 constituting the storage battery unit 32 at the time of discharging, the control circuit 41 is notified of this and the control circuit 41, the “L” level discharge control signal SD based on the power supply potential level is input to the input terminal IN of the FET driver 55. As a result, the “L” level discharge drive control signal SDD is output from the output terminal OUT of the FET driver 55 based on the source potential level.
  • the discharge control FETs 38-1 to 38-n are sequentially turned off, and the discharge (power supply) is cut off from the storage battery unit 32 to a load (not shown).
  • a negative reverse potential is generated at the high potential side power supply terminal 11 and a positive reverse potential is generated at the low potential side power supply terminal 12 due to the counter electromotive force due to the interruption of the discharge current, but the FET driver prevents the reverse voltage from being applied. 53 circuit failures can be prevented.
  • the control circuit 41 is notified to that effect.
  • the “L” level charge control signal SC based on the power supply potential level is input to the input terminal of the level shift circuit 52.
  • the inverter INV of the level shift circuit 52 inverts the charge control signal SC and outputs the “H” level.
  • the transistor Q1 is turned off, and subsequently, the transistors Q2 and Q3 are turned off.
  • the level shift circuit 52 When the transistor Q3 is turned off, the level shift circuit 52 generates an “L” level charge control signal SSC based on the source potential level of the FETs 34-1 to 34-n, and outputs the charge control signal SSC to the input terminal INA of the IC 53. Then, the charge drive control signal SDC of “L” level is output from the output terminal OUTA of the IC 53 on the basis of the source potential level.
  • the charge control FETs 34-1 to 34-n are sequentially turned off, all the charge control FETs 34-1 to 34-n are turned off, the charging closed circuit is cut off, and the charging is stopped.
  • the storage battery unit 32 including a plurality of storage battery cells 31 is protected from overcharging.
  • control program executed by the battery module or the assembled battery system of the present embodiment may be configured to be incorporated in advance in a ROM or the like.
  • the control program executed by the battery module or the assembled battery system of the present embodiment is a file in an installable or executable format, and is a CD-ROM, flexible disk (FD), CD-R, DVD (Digital Versatile Disk).
  • the program may be recorded on a computer-readable recording medium.
  • control program executed by the battery module or the assembled battery system of the present embodiment may be stored on a computer connected to a network such as the Internet and provided by being downloaded via the network. . Moreover, you may comprise so that the control program run with the battery module or assembled battery system of this embodiment may be provided or distributed via networks, such as the internet.

Abstract

　実施形態の蓄電池装置は、複数の電池セルが直列接続された電池群と、電池群の低電位側に接続され、ソース端子あるいはドレイン端子をバックツーバック接続した一対のＮチャネルＭＯＳＦＥＴを少なくとも一組有する充放電制御ＦＥＴ部を備えている。そして、駆動制御部は、充放電制御ＦＥＴ部を構成するそれぞれのＮチャネルＭＯＳＦＥＴのゲート端子に対し、ソース端子の電位レベルを基準として生成した駆動制御信号を出力することとなる。

Description

蓄電池装置
　本発明の実施形態は、蓄電池装置に関する。
　従来、蓄電池であるリチウムイオン電池（ＬＩＢ）を、産業機器や車載用機器に適用するには、１セルでは電圧が低い。
　このため、必ず多直列にセルをつなぎ合わせて、組電池を形成する必要があった（例えば、特許文献１参照）。
　また、大電力供給の要求に応えるため、組電池を駆動電源あるいは補助電源に利用するシステムにおいては、高性能化及び使用可能時間の長時間化を目的として、高容量化の要望が高くなってきている。
　このための手法として、電池を多数直列に接続して電池群を構成し、この電池群を並列接続することにより組電池を構成した組電池装置が用いられている。この場合に、電池の取り扱いを容易とするため、複数の電池を並列及び直列接続し、モジュール化した蓄電池装置として構成する場合がある。
特開２００９－２７７６４７号公報
　ところで、組電池システムを複数のモジュール化した蓄電池装置を用いて構成し、各蓄電装置を構成している電池群の低電位側にドレインをバックツーバック（back-to-back）接続（共通接続）したＮチャネルＭＯＳＦＥＴ（放電制御用ＮチャネルＭＯＳＦＥＴ及び充電制御用ＮチャネルＭＯＳＦＥＴ）を設けて放電制御及び充電制御を行う構成を採り、複数のモジュール化した蓄電池装置を構成している電池群を直列接続して用いる場合には、以下のような問題が生じる虞があった。
　例えば、放電時に放電制御を行う放電制御用ＮチャネルＭＯＳＦＥＴをオフ状態にして遮断したとすると、逆起電力により、充電制御用ＮチャネルＭＯＳＦＥＴのソース端子、ソース端子－ゲート端子間に設けられている当該充電制御用ＮチャネルＭＯＳＦＥＴの動作安定化用の抵抗を介して、当該充電制御用ＮチャネルＭＯＳＦＥＴの駆動を行うＦＥＴゲートドライバの出力端子に逆電圧が印加され、当該ＦＥＴゲートドライバの回路破壊を引き起こす可能性があった。
　また、充電時に充電制御を行う充電制御用NチャネルＭＯＳＦＥＴをオフ状態にして遮断したとすると、逆起電力による過電圧が発生しＭＯＳＦＥＴ制御回路の破壊を引き起こす虞があった。
　そこで、本発明の目的は、大電力供給の要求に応えつつ、信頼性を高く確保することが可能な蓄電池装置を提供することにある。
　実施形態の蓄電池装置は、複数の電池セルが直列接続された電池群と、電池群の低電位側に接続され、ソース端子あるいはゲート端子をバックツーバック接続した一対のＮチャネルＭＯＳＦＥＴを少なくとも一組有する充放電制御ＦＥＴ部を備えている。
　そして、駆動制御部は、充放電制御ＦＥＴ部を構成するそれぞれのＮチャネルＭＯＳＦＥＴのゲート端子に対し、ソース端子の電位レベルを基準として生成した駆動制御信号を出力する。
　ソース端子の電位レベルを基準とした駆動制御回路の電源回路と制御回路からＦＥＴ駆動信号を制御するためのレベル変換回路を備えている。
図１は、実施形態の組電池システムの充電状態における概要構成ブロック図である。 図２は、第１実施形態の電池モジュールの概要構成ブロック図である。 図３は、第１実施形態の詳細回路説明図である。 図４は、第２実施形態の電池モジュールの概要構成ブロック図である。 図５は、第２実施形態の詳細回路説明図である。
　次に図面を参照して実施形態について説明する。
［１］第１実施形態
　図１は、実施形態の組電池システムの充電状態における概要構成ブロック図である。
　図１においては、電池モジュールを２個直列に接続した場合について説明する。
　組電池システム１０は、高電位側電源端子１１及び低電位側電源端子１２を備えた電池モジュール１３と、電池モジュール１３と同一構成を有し、高電位側電源端子１１が電池モジュール１３の低電位側電源端子１２に接続された電池モジュール１４と、を備えている。
　充電状態においては、電池モジュール１３の高電位側電源端子１１と、電池モジュール１４の低電位側電源端子１２と、の間には、商用交流電源２１に接続された充電装置２２が接続されている。なお、放電時には、充電装置２２に代えて負荷が接続される。
　ここで、電池モジュールの構成について説明する。
　電池モジュール１３及び電池モジュール１４は、上述したように同一構成であるので、電池モジュール１３を例として説明する。
　図２は、第１実施形態の電池モジュールの概要構成ブロック図である。
　第１実施形態の電池モジュール１３は、高電位側電源端子１１に一端が接続され、直列接続された複数の蓄電池セル３１を備えた蓄電池ユニット３２と、蓄電池ユニット３２を構成する蓄電池セル３１毎の電圧を監視するセル電圧モニタ回路３３と、蓄電池ユニット３２の低電位側にドレイン端子が接続された充電制御ＦＥＴ（充電制御ＮチャネルＭＯＳＦＥＴ）３４と、充電制御ＦＥＴ３４のドレイン端子－ソース端子間に存在する寄生ダイオードであるダイオード３５と、充電制御ＦＥＴ３４のソース端子とゲート端子との間に接続され、充電制御ＦＥＴ３４のソース端子とゲート端子との間の電位差レベルを安定化させて充電制御ＦＥＴ３４の動作の安定化を図る動作安定化用抵抗３６と、を備えている。
　さらに電池モジュール１３は、ソース端子が充電制御ＦＥＴ３４のソース端子に接続された放電制御ＦＥＴ（放電制御ＮチャネルＭＯＳＦＥＴ）３７と、放電制御ＦＥＴ３７のドレイン端子－ソース端子間に存在する寄生ダイオードであるダイオード３８と、放電制御ＦＥＴ３７のソース端子とゲート端子との間に接続され、放電制御ＦＥＴ３７のソース端子とゲート端子との間の電位差レベルを安定化させて放電制御ＦＥＴ３７の動作の安定化を図る動作安定化用抵抗３９と、充電制御ＦＥＴ３４及び放電制御ＦＥＴ３７のソース電位レベル基準（以下、単にソース電位レベル基準という。）で動作し、充電制御ＦＥＴ３４及び放電制御ＦＥＴ３７の駆動制御を行う駆動制御部４０と、電池モジュール１３全体を制御する制御回路４１と、充電制御ＦＥＴ３４及び放電制御ＦＥＴ３７と並列に接続された過電圧保護用のスナバ回路４２と、を備えている。
　上記構成において、図２においては、理解の容易のため充電制御ＦＥＴ３４及び放電制御ＦＥＴ３７をそれぞれ１素子ずつ図示している。しかしながら、実際には、充電制御ＦＥＴ３４及び放電制御ＦＥＴ３７は、後述するように（図３参照）、それぞれ複数のＮチャネルＭＯＳＦＥＴが並列接続された構成となっている。したがって、ダイオード３５及びダイオード３８はそれぞれ複数存在し、動作安定化用抵抗３６及び動作安定化用抵抗３９も実際には、それぞれ複数設けられている。
　また、第１実施形態の例の場合、充電制御ＦＥＴ３４及び放電制御ＦＥＴ３７の遮断時には、動作タイミングのずれにより、最後にオン状態となっている一つのＦＥＴに対し、直列接続された全ての蓄電池セル３１の電圧が印加され、電流も流れることとなる。
　したがって、並列及び直列接続された全てのＦＥＴ３４、３７を流れていた電流を、一つのＦＥＴで流せるような耐電圧特性及び耐電流特性を有するように、各ＦＥＴ３４、３７が構成されている。
　駆動制御部４０は、ソース電位レベル基準で所定の定電圧を有する駆動電力（駆動電源）を駆動制御部４０の各部へ供給する定電圧回路５１と、制御回路４１から入力される電源電位レベル基準の充電制御信号ＳＣに基づいてレベルシフト動作を行い、ソース電位レベル基準の充電制御信号ＳＳＣを生成して出力するレベルシフト回路５２と、入力された充電制御信号ＳＳＣに基づいて、充電制御ＦＥＴ３４を駆動するソース電位レベル基準の充電駆動制御信号ＳＤＣを生成して出力するＦＥＴドライバ５３と、制御回路４１から入力される電源電位レベル基準の放電制御信号ＳＤに基づいてレベルシフト動作を行い、ソース電位レベル基準の放電制御信号ＳＳＤを生成して出力するレベルシフト回路５４と、入力された放電制御信号ＳＳＤに基づいて、放電制御ＦＥＴ３７を駆動するソース電位レベル基準の放電駆動制御信号ＳＤＤを生成して出力するＦＥＴドライバ５５と、を備えている。
　図３は、第１実施形態の詳細回路説明図である。
　定電圧回路５１は、図３に示すように、大別するとソース電位レベル基準で定電圧電源を生成する定電圧生成部６１と、定電圧生成部６１と並列に接続され、定電圧生成部６１の出力電圧を所望の定電圧にクランプするためのツェナーダイオードＺＤ１と、ツェナーダイオードＺＤ１と並列に接続され、ソース電位変動による電圧変動の緩和と、ゲート信号スイッチング時の電圧変動緩和を行うバイパスコンデンサＢＣと、を備えている。
　定電圧生成部６１は、蓄電池ユニット３２の高電位側にダイオードＤを介してコレクタ端子が接続され、抵抗Ｒ５１によりエミッタフォロワ（コレクタ接地）回路として構成されたトランジスタＱ１１と、トランジスタＱ１１のベース端子にカソード端子が接続され、アノード端子がソース電位レベルとされてトランジスタＱ１１のベース電圧を安定化させるツェナーダイオードＺＤ２と、を備えている。
　上記構成により、定電圧回路５１により生成されたソース電位レベル基準の定電圧電源ＰＳは、レベルシフト回路５２及びレベルシフト回路５４に供給されることとなる。
　次にレベルシフト回路５２及びレベルシフト回路５４について説明するが、レベルシフト回路５２及びレベルシフト回路５４は同一構成であるので、レベルシフト回路５２を例として説明する。
　レベルシフト回路５２は、入力端子に電源電位レベル基準の充電制御信号ＳＣが入力され、充電制御信号ＳＣを反転して出力するインバータＩＮＶと、インバータＩＮＶに充電を指示する充電制御信号ＳＣ（＝“Ｈ”）が入力され、インバータＩＮＶの出力が“Ｌ”レベル（グランドレベル）となった場合に、高電位側電源ＶＤＤの電圧を分圧する分圧回路として機能する抵抗Ｒ１１、Ｒ１２と、抵抗Ｒ１１及び抵抗Ｒ１２で分圧された高電位側電源ＶＤＤの電圧がベース端子に印加されてオン状態となるトランジスタＱ１と、トランジスタＱ１がオン状態となった場合に、高電位側電源ＶＤＤの電圧を所定分圧比で分圧する分圧回路として機能する抵抗Ｒ２１、Ｒ２２と、を備えている。
　この場合において、高電位側電源ＶＤＤは、図示しない定電圧電源回路により、蓄電池ユニット３２から供給された電力に基づいて生成されている。例えば、高電位側電源ＶＤＤの電圧は、３．３［Ｖ］とされている。
　さらにレベルシフト回路５２は、抵抗Ｒ２１及び抵抗Ｒ２２で分圧された高電位側電源ＶＤＤの電圧がベース端子に印加されてオン状態となるトランジスタＱ２と、トランジスタＱ２がオン状態となった場合に、定電圧回路５１から供給された定電圧電源ＰＳの電圧を所定分圧比で分圧する分圧回路として機能する抵抗Ｒ３１、Ｒ３２と、抵抗Ｒ３１及び抵抗Ｒ３２で分圧された定電圧電源ＰＳの電圧がベース端子に印加されてオン状態となるトランジスタＱ３と、トランジスタＱ３がオン状態となった場合に、定電圧回路５１から供給された定電圧電源ＰＳの電圧を所定分圧比で分圧して充電制御信号ＳＳＣとして出力する分圧回路として機能する抵抗Ｒ４１、Ｒ４２と、を備えている。
　ＦＥＴドライバ５３及びＦＥＴドライバ５５は、図３に示すように、一つのＩＣ７０として一体化されている。
　そして、ＩＣ７０の第１入力端子ＩＮＡにレベルシフト回路５２から充電制御信号ＳＳＣが入力されて、第１出力端子ＯＵＴＡからソース電位レベル基準の充電駆動制御信号ＳＤＣを、この充電駆動制御信号（ＦＥＴゲート信号）の振動を防止するダンピング抵抗ＲＤ１を介して出力する。すなわち、ＩＣ７０は、ＦＥＴドライバ５３として機能する。
　同様に、ＩＣ７０の第２入力端子ＩＮＢにレベルシフト回路５４から放電制御信号ＳＳＤが入力されて、第２出力端子ＯＵＴＢからソース電位レベル基準の放電駆動制御信号ＳＤＤを、この充電駆動制御信号（ＦＥＴゲート信号）の振動を防止するダンピング抵抗ＲＤ２を介して出力する。すなわち、ＩＣ７０は、ＦＥＴドライバ５５として機能する。
　また、蓄電池ユニット３２の低電位側には、ドレイン端子が接続されたｎ個の充電制御ＦＥＴ（充電制御ＮチャネルＭＯＳＦＥＴ）３４－１～３４－ｎと、充電制御ＦＥＴ３４－１～３４－ｎのそれぞれのドレイン端子－ソース端子間に存在する寄生ダイオードであるダイオード３５－１～３５－ｎと、充電制御ＦＥＴ３４－１～３４－ｎのそれぞれのソース端子とゲート端子との間に接続され、充電制御ＦＥＴ３４－１～３４－ｎのソース端子とゲート端子との間の電位差レベルを安定化させて充電制御ＦＥＴ３４－１～３４－ｎの動作の安定化を図る動作安定化用抵抗３６－１～３６－ｎと、が接続されている。
　また充電制御ＦＥＴ３４－１～３４－ｎのそれぞれには、ソース端子が充電制御ＦＥＴ３４－１～３４－ｎのソース端子に接続された放電制御ＦＥＴ（放電制御ＮチャネルＭＯＳＦＥＴ）３７－１～３７－ｎと、放電制御ＦＥＴ３７－１～３７－ｎのそれぞれのドレイン端子－ソース端子に存在する寄生ダイオードであるダイオード３８－１～３８－ｎと、放電制御ＦＥＴ３７－１～３７－ｎのソース端子とゲート端子との間に接続され、放電制御ＦＥＴ３７－１～３７－ｎのソース端子とゲート端子との間の電位差レベルを安定化させて放電制御ＦＥＴ３７－１～３７－ｎの動作の安定化を図る動作安定化用抵抗３９－１～３９－ｎと、が接続されている。
　スナバ回路４２は、充電時電流及び放電時電流の双方向において、過電圧を防止するためにアノード端子が共通接続され、直列接続されてサージ吸収ダイオードとして機能するＴＶＳダイオードＺＤ１１及びＴＶＳダイオードＺＤ１２を備えている。本実施形態では、サージ吸収ダイオードとしてＴＶＳダイオードを用いているが、通常のツェナーダイオード、他の過電圧保護素子あるいは過電圧保護回路とすることも可能である。
　次に第１実施形態の動作を説明する。
　ソース端子をバックツーバック接続した回路構成においては、ドレイン端子をバックツーバック接続した従来と同様の問題は、充電時において発生する。よって、以下においては、充電時の動作を説明する。
　まず、定電圧回路５１により生成されたソース電位レベル基準の定電圧電源ＰＳは、レベルシフト回路５２及びレベルシフト回路５４に供給される。
　これと並行して、充電を行う場合には、制御回路４１により、レベルシフト回路５２の入力端子に電源電位レベル基準の“Ｈ”レベルの充電制御信号ＳＣが入力されるとともに、レベルシフト回路５４の入力端子に電源電位レベル基準の“Ｈ”レベルの放電制御信号ＳＤが入力される。
　この結果、レベルシフト回路５２のインバータＩＮＶは、充電制御信号ＳＣを反転して“Ｌ”レベルを出力する。
　これにより、抵抗Ｒ１１、Ｒ１２は、高電位側電源ＶＤＤの電圧を分圧して、トランジスタＱ１のベース端子に印加され、トランジスタＱ１は、オン状態となる。
　さらに抵抗Ｒ２１、Ｒ２２は、高電位側電源ＶＤＤの電圧を分圧して、トランジスタＱ２のベース端子に印加され、トランジスタＱ２は、オン状態となる。
　そして、抵抗Ｒ３１、Ｒ３２は、高電位側電源ＶＤＤの電圧を分圧して、トランジスタＱ３のベース端子に印加され、トランジスタＱ３は、オン状態となる。
　この結果、抵抗Ｒ４１、Ｒ４２は、定電圧電源ＰＳの電圧を分圧して、ソース電位レベル基準で“Ｈ”レベルの充電制御信号ＳＳＣとし、充電制御信号ＳＳＣをＩＣ７０の第１入力端子ＩＮＡに出力する。
　レベルシフト回路５２と同様の動作により、レベルシフト回路５４の抵抗Ｒ４１、Ｒ４２は、定電圧電源ＰＳの電圧を分圧して、ソース電位レベル基準で“Ｈ”レベルの放電制御信号ＳＳＤをＩＣ７０の第２入力端子ＩＮＢに出力する。
　この結果、ＩＣ７０の第１出力端子ＯＵＴＡからはソース電位レベル基準で“Ｈ”レベルの充電駆動制御信号ＳＤＣが出力されて、ＩＣ７０は、ＦＥＴドライバ５３として機能する。
　同様に、ＩＣ７０の第２出力端子ＯＵＴＢからはソース電位レベル基準で“Ｈ”レベルの放電駆動制御信号ＳＤＤが出力されて、ＩＣ７０は、ＦＥＴドライバ５５として機能する。
　この結果、充電制御ＦＥＴ３４－１～３４－ｎ及び放電制御ＦＥＴ３７－１～３７－ｎは、順次オン状態となり、商用交流電源２１に接続された充電装置２２から充電電流が蓄電池ユニット３２を構成する複数の蓄電池セル３１に供給されて蓄電池ユニット３２に充電がなされることとなる。
　また、充電時において、蓄電池ユニット３２を構成する蓄電池セル３１毎の電圧を監視するセル電圧モニタ回路３３により、過電圧が検出された場合には、制御回路４１にその旨が通知され、制御回路４１により、レベルシフト回路５２の入力端子に電源電位レベル基準の“Ｌ”レベルの充電制御信号ＳＣが入力される。
　この結果、レベルシフト回路５２のインバータＩＮＶは、充電制御信号ＳＣを反転して“Ｈ”レベルを出力する。
　充電制御信号ＳＣが“Ｈ”レベルとなると、トランジスタＱ１がオフ状態となり、これに引き続いて、トランジスタＱ２及びトランジスタＱ３がオフ状態となる。
　トランジスタＱ３がオフ状態となると、レベルシフト回路５２は、ソース電位レベル基準で“Ｌ”レベルの充電制御信号ＳＳＣを生成し、充電制御信号ＳＳＣをＩＣ７０の第１入力端子ＩＮＡに出力し、ＩＣ７０の第１出力端子ＯＵＴＡからはソース電位レベル基準で“Ｌ”レベルの充電駆動制御信号ＳＤＣが出力される。
　したがって、充電制御ＦＥＴ３４－１～３４－ｎは、順次オフ状態となり、全ての充電制御ＦＥＴ３４－１～３４－ｎがオフ状態となって、充電用の閉回路は遮断されて、充電が停止され、複数の蓄電池セル３１を備えた蓄電池ユニット３２は、過充電から保護される。
　このとき、充電電流を遮断したことによる逆起電力により高電位側電源端子１１にプラス、低電位側電源端子１２にマイナスの過電圧が発生するが、ソース電位レベル基準の定電圧回路５１によりレベルシフト回路５２、５４、ＩＣ７０が保護される。
　また、放電時において、蓄電池ユニット３２を構成する蓄電池セル３１毎の電圧を監視するセル電圧モニタ回路３３により、異常電圧が検出された場合には、制御回路４１にその旨が通知され、制御回路４１により、レベルシフト回路５４を通じてＩＣ７０の第２入力端子ＩＮに電源電位レベル基準の“Ｌ”レベルの放電制御信号ＳＳＤが入力される。
　この結果、ＩＣ７０の第２出力端子ＯＵＴからはソース電位レベル基準で“Ｌ”レベルの放電駆動制御信号ＳＤＤが出力され、放電電制御ＦＥＴ３７－１～３７－ｎは、順次オフ状態となり、図示しない負荷に対し、蓄電池ユニット３２から放電（電力供給）が遮断されることとなる。
　このとき、放電電流を遮断したことによる逆起電力により高電位側電源端子１１にマイナス、低電位側電源端子１２にプラスの逆電圧が発生するが、動作安定化用抵抗３９－ｘを介して、ＦＥＴドライバ５５の出力端子であるＩＣ７０の第２出力端子ＯＵＴＢに逆電圧が印加されることにより回路破壊を起こすこともない。
［２］第２実施形態
　図４は、第２実施形態の電池モジュールの概要構成ブロック図である。
　第２実施形態の電池モジュール１３は、高電位側電源端子１１に一端が接続され、直列接続された複数の蓄電池セル３１を備えた蓄電池ユニット３２と、蓄電池ユニット３２を構成する蓄電池セル３１毎の電圧を監視するセル電圧モニタ回路３３と、ソース端子が低電位側電源端子１２に接続された充電制御ＦＥＴ（充電制御ＮチャネルＭＯＳＦＥＴ）３４と、充電制御ＦＥＴ３４のドレイン端子－ソース端子間に存在する寄生ダイオードであるダイオード３５と、充電制御ＦＥＴ３４のソース端子とゲート端子との間に接続され、充電制御ＦＥＴ３４のソース端子とゲート端子との間の電位差レベルを安定化させて充電制御ＦＥＴ３４の動作の安定化を図る動作安定化用抵抗３６と、動作安定化用抵抗３６と蓄電池ユニット３２の低電位側電源端子１２との間に接続され、放電遮断時の逆起電力による逆電圧から回路を保護するための保護ダイオードＰＤと、を備えている。
　ここで、充電制御ＦＥＴ３４は、ソース端子が低電位側電源端子１２に接続されているため、ソース端子の電位が電源電位に対して変動する虞があるＮチャネルＭＯＳＦＥＴである。
　さらに電池モジュール１３は、蓄電池ユニット３２のマイナス側にソース端子が接続され、ドレイン端子が充電制御ＦＥＴ３４のドレイン端子に接続された放電制御ＦＥＴ（放電制御ＮチャネルＭＯＳＦＥＴ）３７と、放電制御ＦＥＴ３７のドレイン端子－ソース端子間に存在する寄生ダイオードであるダイオード３８と、放電制御ＦＥＴ３７のソース端子とゲート端子との間に接続され、放電制御ＦＥＴ３７のソース端子とゲート端子との間の電位差レベルを安定化させて放電制御ＦＥＴ３７の動作の安定化を図る動作安定化用抵抗３９と、充電制御ＦＥＴ３４及び放電制御ＦＥＴ３７の駆動制御を行う駆動制御部４０Ａと、電池モジュール１３全体を制御する制御回路４１と、充電制御ＦＥＴ３４及び放電制御ＦＥＴ３７と並列に接続された過電圧保護用のスナバ回路４２と、を備えている。
　上記構成において、図４においては、理解の容易のため充電制御ＦＥＴ３４及び放電制御ＦＥＴ３７をそれぞれ１素子ずつ図示している。しかしながら、実際には、第１実施形態の場合と同様に、充電制御ＦＥＴ３４及び放電制御ＦＥＴ３７は、後述するように（図５参照）、それぞれ複数のＮチャネルＭＯＳＦＥＴが並列接続された構成となっている。したがって、ダイオード３５及びダイオード３８はそれぞれ複数存在し、動作安定化用抵抗３６及び動作安定化用抵抗３９も実際には、それぞれ複数設けられている。
　また、実施形態の例の場合、充電制御ＦＥＴ３４及び放電制御ＦＥＴ３７の遮断時には、動作タイミングのずれにより、最後にオン状態となっている一つのＦＥＴに対し、直列接続された全ての蓄電池セル３１の電圧が印加され、電流も流れることとなる。
　したがって、並列及び直列接続された全てのＦＥＴ３４、３７を流れていた電流を、一つのＦＥＴで流せるような耐電圧特性及び耐電流特性を有するように、各ＦＥＴ３４、３７が構成されている。
　駆動制御部４０Ａは、蓄電池ユニット３２の低電位側電源端子１２の電位レベルで所定の定電圧を有する駆動電力（駆動電源）をＦＥＴドライバ５３に供給する定電圧回路５１と、制御回路４１から入力される電源電位レベル基準の充電制御信号ＳＣに基づいてレベルシフト動作を行い、ＦＥＴ３４のソース電位レベル基準の充電制御信号ＳＳＣを生成して出力するレベルシフト回路５２と、レベルシフト回路５２から入力されるＦＥＴ３４のソース電位レベル基準の充電制御信号ＳＳＣに基づいて充電制御ＦＥＴ３４を駆動するＦＥＴ３４のソース電位レベル基準の充電駆動制御信号ＳＤＣを生成して出力するＦＥＴドライバ５３と、電源電位レベル基準で所定の定電圧を有する駆動電力（駆動電源）をＦＥＴドライバ５５に供給する定電圧回路５１Ａと、制御回路４１から入力される電源電位レベル基準の放電制御信号ＳＤに基づいて、放電制御ＦＥＴ３７を駆動する電源電位レベル基準の放電駆動制御信号ＳＤＤを生成して出力するＦＥＴドライバ５５と、を備えている。
　図５は、第２実施形態の詳細回路説明図である。
　定電圧回路５１は、図５に示すように、大別するとＦＥＴ３４のソース電位レベル基準で定電圧電源を生成する定電圧生成部６１と、定電圧生成部６１と並列に接続され、定電圧生成部６１の出力電圧を所望の定電圧にクランプするためのツェナーダイオードＺＤ１と、ツェナーダイオードＺＤ１と並列に接続され、ソース電位変動による電圧変動の緩和と、ゲート信号スイッチング時の電圧変動緩和を行うバイパスコンデンサＢＣと、を備えている。
　定電圧生成部６１は、蓄電池ユニット３２の高電位側にダイオードＤを介してコレクタ端子が接続され、抵抗Ｒ５１によりエミッタフォロワ（コレクタ接地）回路として構成されたトランジスタＱ１１と、トランジスタＱ１１のベース端子にカソード端子が接続され、アノード端子がソース電位レベルとされてトランジスタＱ１１のベース電圧を安定化させるツェナーダイオードＺＤ２と、を備えている。
　上記構成により、定電圧回路５１により生成されたソース電位レベル基準の定電圧電源ＰＳは、レベルシフト回路５２に供給されることとなる。
　定電圧回路５１Ａは、大別すると電源電位レベル基準で定電圧電源を生成する定電圧生成部６１Ａと、定電圧生成部６１Ａと並列に接続され、定電圧生成部６１Ａの出力電圧を所望の定電圧にクランプするためのツェナーダイオードＺＤ１Ａと、ツェナーダイオードＺＤ１Ａと並列に接続され、ソース電位変動による電圧変動の緩和と、ゲート信号スイッチング時の電圧変動緩和を行うバイパスコンデンサＢＣＡと、を備えている。
　定電圧生成部６１Ａは、蓄電池ユニット３２の高電位側にダイオードＤＡを介してコレクタ端子が接続され、抵抗Ｒ５１Ａによりエミッタフォロワ（コレクタ接地）回路として構成されたトランジスタＱ１１Ａと、トランジスタＱ１１Ａのベース端子にカソード端子が接続され、アノード端子がソース電位レベルとされてトランジスタＱ１１Ａのベース電圧を安定化させるツェナーダイオードＺＤ２Ａと、を備えている。
　上記構成により、定電圧回路５１Ａにより生成された電源電位レベル基準の定電圧電源ＰＳＡは、ＦＥＴドライバ５５に供給されることとなる。
　次にレベルシフト回路５２について説明する。
　レベルシフト回路５２は、入力端子に電源電位レベル基準の充電制御信号ＳＣが入力され、充電制御信号ＳＣを反転して出力するインバータＩＮＶと、インバータＩＮＶに充電を指示する充電制御信号ＳＣ（＝“Ｈ”）が入力され、インバータＩＮＶの出力が“Ｌ”レベル（グランドレベル）となった場合に、高電位側電源ＶＤＤの電圧を分圧する分圧回路として機能する抵抗Ｒ１１、Ｒ１２と、抵抗Ｒ１１及び抵抗Ｒ１２で分圧された高電位側電源ＶＤＤの電圧がベース端子に印加されてオン状態となるトランジスタＱ１と、トランジスタＱ１がオン状態となった場合に、高電位側電源ＶＤＤの電圧を所定分圧比で分圧する分圧回路として機能する抵抗Ｒ２１、Ｒ２２と、を備えている。
　この場合において、高電位側電源ＶＤＤは、図示しない定電圧電源回路により、蓄電池ユニット３２から供給された電力に基づいて生成されている。例えば、高電位側電源ＶＤＤの電圧は、３．３［Ｖ］とされている。
　さらにレベルシフト回路５２は、抵抗Ｒ２１及び抵抗Ｒ２２で分圧された高電位側電源ＶＤＤの電圧がベース端子に印加されてオン状態となるトランジスタＱ２と、トランジスタＱ２がオン状態となった場合に、定電圧回路５１から供給された定電圧電源ＰＳの電圧を所定分圧比で分圧する分圧回路として機能する抵抗Ｒ３１、Ｒ３２と、抵抗Ｒ３１及び抵抗Ｒ３２で分圧された定電圧電源ＰＳの電圧がベース端子に印加されてオン状態となるトランジスタＱ３と、トランジスタＱ３がオン状態となった場合に、定電圧回路５１から供給された定電圧電源ＰＳの電圧を所定分圧比で分圧して充電制御信号ＳＳＣとして出力する分圧回路として機能する抵抗Ｒ４１、Ｒ４２と、を備えている。
　そして、ＦＥＴドライバ５３は、入力端子ＩＮにレベルシフト回路５２から充電制御信号ＳＳＣが入力されて、出力端子ＯＵＴからＦＥＴ３４－１～３４－ｎのソース電位レベル基準の充電駆動制御信号ＳＤＣを、この充電駆動制御信号（ＦＥＴゲート信号）ＳＤＣの振動を防止するダンピング抵抗ＲＤ１１を介して充電制御ＦＥＴ３４－１～３４－ｎに出力する。
　同様に、ＦＥＴドライバ５５は、入力端子ＩＮに制御回路４１から電源電位レベル基準の放電制御信号ＳＤが入力されて、出力端子ＯＵＴから電源電位レベル基準の放電駆動制御信号ＳＤＤを、この充電駆動制御信号（ＦＥＴゲート信号）ＳＤＤの振動を防止するダンピング抵抗ＲＤ１２を介して放電制御ＦＥＴ３７－１～３７－ｎに出力する。
　また、蓄電池ユニット３２の低電位側には、ソース端子が接続されたｎ個の放電制御ＦＥＴ（充電制御ＮチャネルＭＯＳＦＥＴ）３７－１～３７－ｎと、放電制御ＦＥＴ３７－１～３７－ｎのそれぞれのドレイン端子－ソース端子間に存在する寄生ダイオードであるダイオード３８－１～３８－ｎと、放電制御ＦＥＴ３７－１～３７－ｎのそれぞれのソース端子とゲート端子との間に接続され、充電制御ＦＥＴ３７－１～３７－ｎのソース端子とゲート端子との間の電位差レベルを安定化させて放電制御ＦＥＴ３７－１～３７－ｎの動作の安定化を図る動作安定化用抵抗３９－１～３９－ｎと、が接続されている。
　また放電制御ＦＥＴ３７－１～３７－ｎのそれぞれには、ドレイン端子が放電制御ＦＥＴ３７－１～３７－ｎのドレイン端子に接続された充電制御ＦＥＴ（充電制御ＮチャネルＭＯＳＦＥＴ）３４－１～３４－ｎと、充電制御ＦＥＴ３４－１～３４－ｎのそれぞれのドレイン端子－ソース端子に存在する寄生ダイオードであるダイオード３５－１～３５－ｎと、充電制御ＦＥＴ３４－１～３４－ｎのソース端子とゲート端子との間に低電位側電源端子１２からの逆電圧から回路を保護する保護ダイオードＰＤを介して接続され、充電制御ＦＥＴ３４－１～３４－ｎのソース端子とゲート端子との間の電位差レベルを安定化させて充電制御ＦＥＴ３４－１～３４－ｎの動作の安定化を図る動作安定化用抵抗３６－１～３６－ｎと、が接続されている。
　スナバ回路４２は、充電時電流及び放電時電流の双方向において、過電圧を防止するためにアノード端子が共通接続され、直列接続されてサージ吸収ダイオードとして機能するＴＶＳダイオードＺＤ１１及びＴＶＳダイオードＺＤ１２を備えている。本実施形態では、サージ吸収ダイオードとしてＴＶＳダイオードを用いているが、通常のツェナーダイオード、他の過電圧保護素子あるいは過電圧保護回路とすることも可能である。
　次に第２実施形態の動作を説明する。
　本第２実施形態においては、ドレイン端子をバックツーバック接続しているので、従来と同様の問題点が発生しないことを説明するため、放電時の動作について説明する。
　まず、定電圧回路５１Ａにより生成された電源電位レベル基準の定電圧電源ＰＳＡは、ＦＥＴドライバ５５に供給される。
　これと並行して、放電を行う場合には、制御回路４１により、ＦＥＴドライバ５５の入力端子ＩＮに電源電位レベル基準の“Ｈ”レベルの放電制御信号ＳＤが入力される。
　この結果、ＦＥＴドライバ５５の出力端子ＯＵＴからはソース電位レベル基準で“Ｈ”レベルの放電駆動制御信号ＳＤＤが出力される。
　この結果、放電電制御ＦＥＴ３８－１～３８－ｎは、順次オン状態となり、図示しない負荷に対し、蓄電池ユニット３２から放電（電力供給）がなされることとなる。
　また、放電時において、蓄電池ユニット３２を構成する蓄電池セル３１毎の電圧を監視するセル電圧モニタ回路３３により、異常電圧が検出された場合には、制御回路４１にその旨が通知され、制御回路４１により、ＦＥＴドライバ５５の入力端子ＩＮに電源電位レベル基準の“Ｌ”レベルの放電制御信号ＳＤが入力される。
　この結果、ＦＥＴドライバ５５の出力端子ＯＵＴからはソース電位レベル基準で“Ｌ”レベルの放電駆動制御信号ＳＤＤが出力される。
　この結果、放電電制御ＦＥＴ３８－１～３８－ｎは、順次オフ状態となり、図示しない負荷に対し、蓄電池ユニット３２から放電（電力供給）が遮断されることとなる。
　このとき、放電電流を遮断したことによる逆起電力により高電位側電源端子１１にマイナス、低電位側電源端子１２にプラスの逆電位が発生するが、ＰＤが逆電圧の印加を防ぐためＦＥＴドライバ５３の回路故障を防ぐことができる。
　また、充電時において、蓄電池ユニット３２を構成する蓄電池セル３１毎の電圧を監視するセル電圧モニタ回路３３により、過電圧が検出された場合には、制御回路４１にその旨が通知され、制御回路４１により、レベルシフト回路５２の入力端子に電源電位レベル基準の“Ｌ”レベルの充電制御信号ＳＣが入力される。
　この結果、レベルシフト回路５２のインバータＩＮＶは、充電制御信号ＳＣを反転して“Ｈ”レベルを出力する。
　充電制御信号ＳＣが“Ｈ”レベルとなると、トランジスタＱ１がオフ状態となり、これに引き続いて、トランジスタＱ２及びトランジスタＱ３がオフ状態となる。
　トランジスタＱ３がオフ状態となると、レベルシフト回路５２は、ＦＥＴ３４－１～ｎのソース電位レベル基準で“Ｌ”レベルの充電制御信号ＳＳＣを生成し、充電制御信号ＳＳＣをＩＣ５３の入力端子ＩＮＡに出力し、ＩＣ５３の出力端子ＯＵＴＡからはソース電位レベル基準で“Ｌ”レベルの充電駆動制御信号ＳＤＣが出力される。
　したがって、充電制御ＦＥＴ３４－１～３４－ｎは、順次オフ状態となり、全ての充電制御ＦＥＴ３４－１～３４－ｎがオフ状態となって、充電用の閉回路は遮断されて、充電が停止され、複数の蓄電池セル３１を備えた蓄電池ユニット３２は、過充電から保護される。
　このとき、充電電流を遮断したことによる逆起電力により高電位側電源端子１１にプラス、低電位側電源端子１２にマイナスの過電圧が発生するが、ＦＥＴ３４－１～３４－ｎのソース電位レベル基準の定電圧回路５１によりレベルシフト回路５２、ＦＥＴドライバ５３が保護される。
［３］実施形態の変形例
　本実施形態の電池モジュールあるいは組電池システムで実行される制御プログラムは、ＲＯＭ等に予め組み込まれて提供されるように構成してもよい。
　本実施形態の電池モジュールあるいは組電池システムで実行される制御プログラムは、インストール可能な形式又は実行可能な形式のファイルでＣＤ－ＲＯＭ、フレキシブルディスク（ＦＤ）、ＣＤ－Ｒ、ＤＶＤ（Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｋ）等のコンピュータで読み取り可能な記録媒体に記録して提供するように構成してもよい。
　さらに、本実施形態の電池モジュールあるいは組電池システムで実行される制御プログラムを、インターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供するように構成しても良い。また、本実施形態の電池モジュールあるいは組電池システムで実行される制御プログラムをインターネット等のネットワーク経由で提供または配布するように構成しても良い。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、請求の範囲に記載された発明とその均等の範囲に含まれる。

Claims (8)

  1. 　複数の電池セルが直列接続された電池群と、
    　前記電池群の低電位側に接続され、ソース端子をバックツーバック接続した一対のＮチャネルＭＯＳＦＥＴを少なくとも一組有する充放電制御ＦＥＴ部と、
    　前記充放電制御ＦＥＴ部を構成するそれぞれのＮチャネルＭＯＳＦＥＴのゲート端子に対し、前記ソース端子の電位レベルを基準として生成した駆動制御信号を出力する駆動制御部と、
    　を備えた蓄電池装置。
  2. 　前記駆動制御部は、前記電池群を電源として、前記ソース端子の電位レベルを基準とする所定の定電圧を生成し、定電圧電源として供給する定電圧回路と、
    　前記定電圧電源を電源として動作し、前記電池群を電源とする電源電位レベルを基準とした信号レベルを有する放電制御信号あるいは充電制御信号のレベルシフトを行い、前記ソース端子の電位レベルを基準とした信号レベルを有する放電制御信号あるいは充電制御信号として出力するレベルシフト部と、
    　を備えた請求項１記載の蓄電池装置。
  3. 　前記レベルシフト部は、前記定電圧電源を電源として動作し、前記電源電位レベルを基準とした信号レベルを有する放電制御信号のレベルシフトを行い、前記ソース端子の電位レベルを基準とした信号レベルを有する放電制御信号として出力する第１のレベルシフト回路と、
    　前記定電圧電源を電源として動作し、前記電源電位レベルを基準とした信号レベルを有する充電制御信号のレベルシフトを行い、前記ソース端子の電位レベルを基準とした信号レベルを有する充電制御信号として出力する第２のレベルシフト回路と、
    　を備えた請求項２記載の蓄電池装置。
  4. 　前記駆動制御部は、前記定電圧電源を電源として動作し、前記一対のＮチャネルＭＯＳＦＥＴのうち、放電制御を行うＮチャネルＭＯＳＦＥＴに対し、前記第１のレベルシフト回路の出力した放電制御信号に基づいて前記ソース端子の電位レベルを基準とした放電駆動制御信号を生成して出力する第１のＦＥＴドライバと、
    　前記定電圧電源を電源として動作し、前記一対のＮチャネルＭＯＳＦＥＴのうち、充電制御を行うＮチャネルＭＯＳＦＥＴに対し、前記第２のレベルシフト回路の出力した充電制御信号に基づいて前記ソース端子の電位レベルを基準とした充電駆動制御信号を生成して出力する第２のＦＥＴドライバと、
    　を備えた請求項３記載の蓄電池装置。
  5. 　複数の電池セルが直列接続された電池群と、
    　前記電池群の低電位側に接続され、ドレイン端子をバックツーバック接続した一対のＮチャネルＭＯＳＦＥＴを少なくとも一組有する充放電制御ＦＥＴ部と、
    　前記充放電制御ＦＥＴ部を構成するＮチャネルＭＯＳＦＥＴのうち、ソース端子の電位が電源電位に対して変動する虞があるＮチャネルＭＯＳＦＥＴのゲート端子に対し、前記ソース端子の電位レベルを基準として生成した駆動制御信号を出力する駆動制御部と、
    　を備えた蓄電池装置。
  6. 　前記駆動制御部は、前記電池群を電源として、前記ソース端子の電位レベルを基準とする所定の定電圧を生成し、定電圧電源として供給する定電圧回路と、
    　前記定電圧電源を電源として動作し、前記電池群を電源とする電源電位レベルを基準とした信号レベルを有する放電制御信号あるいは充電制御信号のレベルシフトを行い、前記ソース端子の電位レベルを基準とした信号レベルを有する放電制御信号あるいは充電制御信号として前記ソース端子の電位が電源電位に対して変動する虞があるＮチャネルＭＯＳＦＥＴのゲート端子に出力するレベルシフト部と、
    　を備えた請求項５記載の蓄電池装置。
  7. 　前記ソース端子の電位が電源電位に対して変動する虞があるＮチャネルＭＯＳＦＥＴは、充電制御ＦＥＴであり、
    　前記レベルシフト部は、前記定電圧電源を電源として動作し、前記電源電位レベルを基準とした信号レベルを有する充電制御信号のレベルシフトを行い、前記ソース端子の電位レベルを基準とした信号レベルを有する充電制御信号として出力するレベルシフト回路、
    　を備えた請求項６記載の蓄電池装置。
  8. 　前記充放電制御ＦＥＴ部は、前記電池群を主回路から遮断する遮断回路として機能する、
    　請求項１乃至請求項７のいずれかに記載の蓄電池装置。
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