WO2014187407A1

WO2014187407A1 - 一种解速率匹配的方法、装置和接收侧设备

Info

Publication number: WO2014187407A1
Application number: PCT/CN2014/079621
Authority: WO
Inventors: 刘涛; 杨海涛
Original assignee: 中兴通讯股份有限公司
Priority date: 2013-12-31
Filing date: 2014-06-10
Publication date: 2014-11-27
Also published as: US10110349B2; US20160329990A1; EP3091683A1; EP3091683B1; CN104753653B; EP3091683A4; CN104753653A

Abstract

本发明公开了一种解速率匹配的方法、装置和接收侧设备，方法包括：获取待处理的新数据，并基于所述待处理的新数据执行比特恢复/比特分离，得到比特恢复/比特分离后的数据写入码块数据存储器；对所述码块数据存储器中存储的数据进行解子块交织处理；将所述解子块交织处理后的输出数据与获取的待处理的历史数据进行混合自动重传请求HARQ合并处理，并将HARQ合并结果输出。

Description

一种解速率匹配的方法、装置和接收侧设备技术领域

本发明涉及通信领域，尤其涉及一种解速率匹配的方法、装置和接收侧设备。背景技术

长期演进（LTE, Long Term Evolution )是第三代移动通信（ 3G, 3rd-Generation )技术的演进，它改进并增强了 3G的空中接入技术，以正交频分复用 ( OFDM, Orthogonal Frequency Division Multiplexing )和多输入多输出（ MIMO , Multiple-Input Multiple-Output )技术为基础的新一代无线网络，在 20MHZ频谱带宽下能够提供下行 100Mbit/s与上行 50Mbit/s的峰值速率，改善了小区边缘用户的性能，提高了小区容量和频谱利用率，降件，对于 LTE上下行业务信道来说，发送侧（对下行业务信道为 eNodeB , 对上行业务信道为 UE ) 的处理流程如图 1所示，经过循环冗余码（CRC, Cyclical Redundancy Check )校验 101、码块分割 102、 Turbo编码 103、速率匹配 104、码块级联 105、加扰 106、调制 107、层映射 108、预编码 109、资源映射 110、产生 OFDM符号 111。在接收侧（对下行业务信道为 eNodeB , 对上行业务信道为 UE )接收处理流程如图 2所示，包括接收天线数据 201、解 OFDM符号 202、解 MIMO 203、解调 204、解扰 205、解码块级联 206、解速率匹配 207、混合自动重传请求（HARQ , Hybrid Automatic Repeat Request )合并 208、解码 209、解 CRC 210等。

每个码块对应一个速率匹配过程，每一个速率匹配的输入为 Turbo 编码的输出，即并行的三路：、、 )和 4²) (k = 0, ... , K-l)。所述速率匹配过程结构上包含 3个对三路分别进行处理的交织器子过程、 1个汇总的比特收集子过程、以及 1个比特选择和裁剪子过程，如图 3所示。三路数据经过各自独立的子块交织器，按行读入数据，并在行数为 R、列数为 32的交织矩阵的前面填充哑元 NULL, 按列交换之后，逐列读出数据；然后，将三路经过交织后的数据 )、 )和 ) (k = 0, K-1)汇总到比特收集模块，依次输入第一路数据，交替放置第二路和第三路数据；最后，从 k0开始，跳过比特收集模块数据中的哑元 NULL, 依次取 e个有效的数据，作为速率匹配的输出。

解速率匹配是速率匹配的逆过程，传统的解速率匹配方法包括三个部分：比特恢复、比特分离、解子块交织，如图 4。上述三个过程的具体实现为：

比特恢复：

( 1 )求出以下参数：每个码块的长度、速率匹配子块交织时添加的哑元个数 N_d、循环緩存器的长度 N_e6、哑元在循环緩存器中的位置、速率匹配输出时的起始地址、码块的物理信道比特数量

( 2 )将输入序列从地址开始，依次输入到循环緩存器中，若当前地址为哑元，往循环緩存器写 0, 否则将输入数据写入；当地址递增到 N_£6时，重新回到 0地址；

( 3 )根据 e和 N_£6进行解重复或者解打孔过程，也就是速率匹配中比特选择和裁剪的逆过程；解重复就是对比特选择剪裁时重复发送的数据进行合并，解打孔就是将比特选择剪裁过程中打掉的数据恢复为 0。

比特分离：比特分离与速率匹配中的比特收集对应，它将比特恢复后的数据从循环緩存器中执照一定顺序读出，分离成 3个子块。其中，前 Rx32 个数据写入子块交织器 S, 后 2RX32个数据交替写入解子块交织器 P1和解子块交织器 P2; ?是交织矩阵的行数。解子块交织：对 3 个子块，分别按列输入，列交换后再按行输出，并在输出数据时删除子块交织时添加的哑元。

现有技术中对于 LTE的解速率匹配方法，存在处理方法复杂、硬件资源消耗巨大、处理时间较长的问题。发明内容

为解决以上技术问题，本发明实施例提供了一种解速率匹配的方法、装置和接收侧设备。

本发明实施例提供一种解速率匹配的方法，包括：

获取待处理的新数据，并基于所述待处理的新数据执行比特恢复 /比特分离 , 得到比特恢复 /比特分离后的数据写入码块数据存储器；

对所述码块数据存储器中存储的数据进行解子块交织处理；

将所述解子块交织处理后的输出数据与获取的待处理的历史数据进行混合自动重传请求 HARQ合并处理，并将 HARQ合并结果输出。

其中，所述基于待处理的新数据执行比特恢复 /比特分离，将比特恢复 / 比特分离后的数据写入码块数据存储器，包括：

在每个码块处理开始，先对所述码块数据存储器清零，再从所述码块数据存储器中读取数据 , 将所述从码块数据存储器中读取的数据以及获取的所述新数据进行合并和比特分离后写入所述码块数据存储器。

其中，所述码块存储器中的码块数据分系统位、校验 1位、校验 2位三路存储，每路又根据数据比特分离后在交织矩阵中的顺序，分为两个子存储器，即：

每路数据比特分离后的前半部分存入一个子存储器，后半部分存入另一个子存储器，三路共有 6个子存储器。

其中，所述解子块交织处理包括：居输出数据的顺序，计算其进行子块交织后的次序，得到其在所述码块数据存储器中的地址并读出数据。本发明实施例还提供一种解速率匹配的装置，该装置包括：参数处理与控制模块，配置为获取任务参数，解析、处理所述任务参数并分发给其它各模块；

新数据输入模块，配置为获取和緩存待处理的新数据；

解重复 /解打孔模块，配置为基于所述待处理的新数据执行比特恢复 / 比特分离 , 将比特恢复 /比特分离后的数据写入所述码块数据存储器；

码块数据存储器，配置为存储比特恢复 /比特分离后的数据；

解子块交织模块，配置为对所述码块数据存储器中存储的数据进行解子块交织处理；

混合自动重传请求 HARQ数据输入模块，配置为获取和緩存待处理的历史数据；

HARQ合并模块，配置为将所述解子块交织模块输出的数据和 HARQ 数据输入模块输出的历史数据合并；

HARQ数据输出模块，配置为緩存和输出 HARQ合并结果。

所述解重复 /解打孔模块在每个码块处理开始，先对所述码块数据存储器清零 , 再从所述新数据输入模块中以及码块数据存储器中同时读取数据 , 进行合并和比特分离后写入所述码块数据存储器。

其中，所述码块存储器配置为，分系统位、校验 1位、校验 2位三路存储码块数据，每路又根据数据比特分离后在交织矩阵中的顺序，分为两个子存储器，即：

其中，所述解子块交织模块配置为，根据输出数据的顺序，计算其进行子块交织后的次序，得到其在所述码块数据存储器中的地址并读出数据。本发明实施例还提供一种数据通信的接收侧设备，所述设备包括前述实施例所述的解速率匹配的装置。

本发明实施例还提供了一种计算机可读存储介质 , 所述存储介质包括一组计算机可执行指令，所述指令用于执行本发明实施例所述的解速率匹配的方法。

本发明实施例所提供的一种解速率匹配的方法、装置和接收侧设备，简化了处理复杂度，节省了硬件资源消耗，提高了工作效率。附图说明

图 1为现有技术中 LTE业务信道发送侧的数据处理流程示意图；图 2为现有技术中 LTE业务信道接收侧的数据处理流程示意图；图 3为现有技术中 LTE业务信道发送侧的速率匹配的处理过程示意图；图 4为现有技术中 LTE业务信道接收侧的解速率匹配的处理过程示意图；

图 5为本发明实施例的一种解速率匹配装置的结构示意图；

图 6为本发明实施例中码块大小是 8的奇数倍时，码块数据存储器各个子 RAM的存储符号示意图；

图 7为本发明实施例中码块大小是 8的偶数倍时，码块数据存储器各个子 RAM的存储符号示意图；

图 8为本发明实施例的一种解速率匹配的方法的处理流程图一；图 9为本发明实施例中解重复 /解打孔的示意图；

图 10为本发明实施例的解重复 /解打孔的处理流程图；

图 11为本发明实施例中 nd=20, R=4时，系统位和校验 1位路数据列变换前后哑元的位置示意图；

图 12为本发明实施例中 nd=20, R=4时，校验 2位数据列变前换后哑元的位置示意图；图 13为本发明实施例中子 RAM有效符号数低三位为 2时，各子 RAM 按处理单元编址的存储结构示意图；

图 14为本发明实施例的中子 RAM有效符号数低三位为 6 时，各子 RAM按处理单元编址的存储结构示意图；

图 15为本发明实施例中系统位和校验 1位解子块交织时的修正因子和列号、 N_D的关系示意图；

图 16为本发明实施例中校验 2位解子块交织时的修正因子和列号、 N_D 的关系示意图；

图 17为本发明实施例中系统位和校验 1位子块交织前后各列的列号示意图；

图 18为本发明实施例中校验 2位子块交织前后各列的列号示意图；图 19为本发明实施例的一种解速率匹配的方法的处理流程图二。具体实施方式

下面结合附图和具体实施例对本发明的技术方案进一步详细阐述。本发明实施例提供一种用于 LTE业务信道包括 HARQ合并的解速率匹配的实现装置和方法。在此实施例中，系统将传输块（TB ) 的速率匹配参数和 HARQ合并参数下发给本装置；本装置通过数据总线从系统读取待处理的新数据和历史数据，写出 HARQ合并结果；每个数据软符号占用一个字节。

本发明实施例的一种解速率匹配的装置如图 5所示，主要包括：参数处理与控制模块 501 , 配置为获取和分发任务参数；任务参数以

TB为单位，参数处理与控制模块 501解析任务参数，将其按码块（ CB )拆分，并分发给其它各模块；

新数据输入模块 502, 配置为获取和緩存待处理的新数据，此数据中不含哑元；新数据输入模块 502通过数据总线从外部读取数据，内部设置緩存，緩存机制为先入先出（FIFO ), 可按包读取数据，读取的同时取出数据处理，只需要较少的存储资源；

解重复 /解打孔模块 503, 配置为执行比特恢复 /比特分离；解重复 /解打孔模块 503在每个码块处理开始，先对码块数据存储器 505清零，再从新数据输入模块 502中以及码块数据存储器 505 中同时读取数据，进行合并和比特分离，再写入码块数据存储器 505; 本模块采用 8符号并行处理；合并和写入码块数据存储器 505的过程中，自然完成了解重复 /解打孔；不需要恢复哑元；

解子块交织模块 504, 配置为执行解子块交织；解子块交织模块 504计算输出数据的子块交织后次序，从码块数据存储器 505中读系统位、校验 1 位、校验 2位三路数据，并且读取的每一路数据都是 2符号并行的；

码块数据存储器 505 , 配置为存储码块经过比特恢复 /比特分离且不包含哑元的数据，即解子块交织前的数据。分系统位、校验 1位、校验 2位三路，每一路又划分为两个子 RAM, 分别存储三路数据的一半。子 RAM 的存储量应大于半个最大的码块，即 6148/2=3074; 为配合解重复 /解打孔模块 503的 8符号并行处理，子 RAM的位宽为 8个符号，深度为 3074/8=385; 使用单端口 RAM, 每个子 RAM同时读出一个符号数据，即可实现 3x2符号并行的解子块交织处理。

两个子 RAM分别存储一路数据在比特恢复 /比特分离后的上半部分和下半部分，记为 _Up__ram和 dw_ram, 系统比特的上半部分子 RAM 就是 sys_up_ram, 下半部分子 RAM就是 sys_dw_ram, 其它两路命名类推。根据 TS36.212协议，码块大小一定是 8的整数倍，码块经 Turbo编码后会增加 4个符号。当是 8的奇数倍时，每个子 RAM的存储量是 8的整数倍加 6, 即子 RAM最后一个地址只存储 6个有效符号，此情况下各子 RAM 存储的数据格式如图 6所示；当是 8的偶数倍时，每个子 RAM的存储量是 8的整数倍加 2, 即子 RAM最后一个地址只存储 6个有效符号，此情况下各子 RAM存储的数据格式如图 7所示。

HARQ合并模块 506, 配置为将解子块交织模块 504输出的数据和 HARQ数据输入模块 507输出的历史数据合并； HARQ合并模块 506采用 3x2符号并行处理；

HARQ数据输入模块 507, 配置为获取和緩存待处理的历史数据；本模块通过数据总线从外部读取数据，内部设置緩存；本实施例的緩存机制为 FIFO, 可按包读取数据，读取的同时取出数据处理，只需要较少的存储资源；

HARQ数据输出模块 508, 配置为緩存和输出 HARQ合并结果；本模块通过数据总线向外部写出数据，内部设置緩存；本实施例的緩存机制为 FIFO, 可按包写数据，写出的同时又可以存储 HARQ合并完的数据，只需要较少的存储资源。

需要说明的是，本发明实施例所述的参数处理与控制模块 501、新数据输入模块 502、解重复 /解打孔模块 503、解子块交织模块 504、 HARQ合并模块 506、 HARQ数据输入模块 507、 HARQ数据输出模块 508可以由解速率匹配的装置的专用集成电路（ ASIC, Application Specific Integrated Circuit ) 或可编程逻辑阵列（FPGA, Field - Programmable Gate Array ) 实现；码块数据存储器 505可以由解速率匹配的装置的 RAM实现。

本发明实施例的一种解速率匹配的方法的处理流程如图 8所示，具体包括以下步骤：

步骤 801~802,参数处理与控制模块获取任务参数，对获取的任务参数进行计算和处理后，按码块分发给其它模块。

步骤 803 ,新数据输入模块从外部获取待处理的数据并暂存起来；此数据是从码块速率匹配输出的起始地址 k₀处开始，其中不含哑元，一个码块的总数据量为 e个符号。新数据输入模块在 FIFO緩存还有空余空间时就可以向数据总线发起读请求，每次读一个小包的数据；在解重复 /解打孔模块需要数据时，把数据从 FIFO緩存取出，转换成 8个符号的位宽，传送给解重复 /解打孔模块；

步骤 804~805 , 解重复 /解打孔模块收到新的码块数据后，先将此码块会用到的码块数据存储器清零；根据图 6和图 7所示，每个子 RAM只从地 k l l + 2

址 0~ 存储数据，因此，只需要对 RAM的这部分清零， 6个子 RAM 同时清零。

在码块数据存储器清零后，解重复 /解打孔模块按 8个符号的位宽从新数据输入模块读取待处理数据，将数据调整为对齐在 RAM中存储的格式；同时计算数据在 RAM中的对应地址，从 RAM中读取数据，与新数据合并后，再回写到 RAM的原地址处，解重复 /解打孔的示意图如图 9所示。当整个码块的 e个新数据全部合并和回写完时，比特恢复和比特分离的处理就完成了。

其中，解重复 /解打孔的过程可以划分为若干个小步骤，如图 10所示，具体如下：

步骤 1001~1004用于调整从输入緩存取的新数据格式。

步骤 1001 , 从输入緩存中读取数据，记为 fifo_dat, 数据是高位字节在步骤 1002, 将 fifo_dat从 k0-k0[2:0]处，做整 8 字节的对齐，即若 k0[2:0] !=0 , 就在低位字节补零，从整 8 字节处开始产生数据；记为 dat_remove_kO, 其有效数据比 fifo_dat的多 1拍。

步骤 1003 , 将系统比特和校验比特相分离，记为 dat_sp_sel; 因为系统比特总共有个，所以 dat_sp_sel需要在 dat_remove_kO系统比特的最后一个 8字节补 4个字节零；数据在虚拟緩存每绕卷一圈后， dat_sp_sel的有

对在校验比特，速率匹配输出的数据是 pl_p2交替的格式，但在速率匹配中，由于 p2和 p 1插入哑元的列不一样 , 也就是最后被删除比特的位置不一样，导致会有一次两者的位置交替变为 p2_pl的格式。

图 11和图 12以哑元个数 nd=20, R=4为例说明 pl/p2交换次序的情况，图中加粗的斜体字表示哑元序号，其他表示有效数据序号。在图 12中阴影的位置处， pi是一个哑元，而 p2是有效数据，这样输出时，在此处之后数据就变成了 p2_pl 的格式了，一直到最后一个校验比特都是如此。在 dat_sp_sel需要做调整，从黄色位置的数据后，就将每两个字节的数据位置交换。

步骤 1004, 将每一路的两个子 RAM的数据相分离，记为 dat_ud_sel。可能是在系统比特上或是校验比特上，每个子 RAM最后一个地址的有效符号个数有 2、 6两种情况，在速率匹配时还可能发生了虚拟緩存绕卷，每种情况下添加的零字节数不相同。记子 RAM 中的有效符号个数为 ram_dat_sum, 对 dat_sp_sel数据的延返 i己为 dat_sp_sel_dly*， *为延返的拍数。有以下几种情况：

情况（1 ), 位于系统比特并且 ram_dat_sum[2:0]=2, 还未发生绕卷：在 sys_up_ram, dat_ud_sel <= sp_sel_dat_dlyl ;

在 sys_up_ram 的最后 , 力口 6byte 0 , dat_ud_sel <= {sp_sel_dat_dlyl[63:48] , 48'dO} ;

在 sys_dw_ram, 已力口 6byte 0, dat_ud_sel <= {sp_sel_dat_dly2[47:0] , sp_sel_dat_dlyl [63:48 } ;

在 sys_dw_ram的最后，本应增力口 6个 byte 0,但之前 sp分离已力口 4byte, 因此此处只加 2byte 0, dat_ud_sel <= {sp_sel_dat_dly2[47:0] , 16'dO} ;

在 p_up_ram , 之前已力口 8byte 0 , 即延返一白， dat_ud_sel <= sp_sel_dat_dly2; 在 p_up_ram的最后 , p_up_ram总共存 k + 4个数据 , 最后有 4个有效数据，再加 4个 byte 0, dat_ud_sel <= {sp_sel_dat_dly2[63:32] , 32'd0} ;

在 p_dw_ram , 之前已增力口 12byte 0 , dat_ud_sel <= { sp_sel_dat_dly3 [31:0] , sp_sel_dat_dly2[63:32] }；

在 p_dw_ram 的最后，再增力口 4byte 0 , dat_ud_sel <=

{sp_sel_dat_dly3[31:0] , 32'dO}

第一次绕卷后的 sys_up_ram,之前已增加 16byte 0,延返两拍， dat_ud_sel <= sp_sel_dat_dly3；

之后重复上面的过程，每一次绕卷延迟会增加两拍。

情况（2 ), 位于系统比特并且 ram_dat_sum[2:0]=6, 还未绕卷：在 sys_up_ram, dat_ud_sel <= sp_sel_dat_dlyl ;

在 sys_up_ram最后,力口 2byte 0, dat_ud_sel <= {sp_sel_dat_dlyl [63: 16] , 16'dO} ;

在 sys_dw_ram, 已力口 2byte 0, dat_ud_sel <= {sp_sel_dat_dly2[15:0] , sp_sel_dat_dly 1 [63 : 16 } ;

在 sys_dw_ram的最后，本应增力口 2个 byte 0,但之前 sp分离已力口 4byte 0 , 因此此处无需加零， dat_ud_sel <= {sp_sel_dat_dly2[15:0] , sp_sel_dat_dly 1 [63： 16 }；到此处添加的 0被抵消；

在 P_up_ram, 之前无力口 0, dat_ud_sel <= sp_sel_dat_dlyl ;

在 p_up_ram的最后 , p_up_ram总存 k + 4个数据 ,最后有 4个有效数据 , 加 4个 byte 0, dat_ud_sel <= {sp_sel_dat_dlyl[63:32] , 32'dO} ;

在 p_dw_ram,之前已增力口 4byte 0, dat_ud_sel <= { sp_sel_dat_dly2[31 :0] , sp_sel_dat_dly 1[63:32] }；

在 p_dw_ram 的最后，再增力口 4byte0 , dat_ud_sel <= {sp_sel_dat_dly2[31:0] , 32'dO} ; °f ^。暴 i —舍 ' ？?^^丁 ¥晷^

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lZ96.0/M0iN3/13d 在 p_up_ram的最后， p_up_ram总存 k + 4个符号，最后有 4个有效符号 , 再加 4个 byte 0 , dat_ud_sel <= { sp_sel_dat_dly 1[63:32] , 32'dO} ;

在 p— dw— ram,之前已增力口 4byte 0, dat_ud_sel <= { sp_sel_dat_dly2[31 :0] , sp_sel_dat_dlyl [63:32] } ;

在 p_dw_ram 的最后，再增力口 4byte 0 , dat_ud_sel <=

{sp_sel_dat_dly2[31:0] , 32'dO} ;

第一次绕卷后的 sys— up— ram,之前已增力口 8byte 0,延迟 1拍， dat_ud_sel <= sp_sel_dat_dly2;

第一次绕卷后的 sys_up_ram 最后，再增力。 2byte 0 , dat_ud_sel <= { sp_sel_dat_dly2[63: 16] , 16'dO} ;

第一次绕卷后的 sys— dw— ram, 之前已增力口 lObyte 0 , dat_ud_sel <= { sp_sel_dat_dly3[15:0] , sp_sel_dat_dly2[63: 16] } ;

第一次绕卷后的 sys_dw_ram最后，此处应添加 2byte 0, 但在 sp分离时已力口 4byte , 无需补 0 , dat_ud_sd <= { sp_sel_dat_dly3[15:0], sp_sel_dat_dly2[63: 16] } ; 到此处总共添加 8byte 0;

第一次绕卷后的 p_up_ram 最后，之前已添力口 8byte0, dat_ud_sel <= sp_sel_dat_dly2。

之后重复上面的过程，每一次绕卷延迟增加 1拍。

实际中，并不一定都位于 up_ram; 但是上述在处理过程中，即使从 dw_ram开始也补齐了从 up_ram开始情况下的 0 的字节数，再加上产生 dat_remove_kO和 dat_sp_sel时所补的 0的字节数，最后产生的 dat_ud_sel 一定和 RAM中存储的格式一致。

步骤 1005，计算 dat_ud_sel有效数据标志 dat_ud_sel_valid。

用计数器 ud_add_dat_cnt来表示 ud分离处理过程中增加的 0字节数。在起始位置，只有处于 dw_ram才会添加 0。当在 sys_dw_ram时，若 ram_dat_sum[2:0]=2, 起始增力口了 6byte 0; 若 ram_dat_sum[2:0] = 6, 起始处增加了 2by teO。当在 p_dw_ram时，起始增加了 4by te 0。

数据处理过程中：若 ram_dat_sum[2:0]=2, 每到 sys_up_ram结尾，增力口 6byte 0; i'J sys_dw_ram结¾ , 增力口 2byte 0; i'J p_up_ram或 p_dw_ram 结尾，增力口 4byte 0。若 ram_dat_sum[2:0] = 6 ,贝¹ J只有到 p_up_ram或 p_dw_ram 结尾，增加 4byte 0。

每一拍有效数据有 8 个字节，根据 ud_add_dat_cnt/8 , 即可知道 up_sel_dat相对于 sp_sel_dat增加了多少拍数据。而之前步骤 1002和 1003 已分别计算得出 dat_remove_kO和 dat_sp_sel时增加的数据拍数，三者累加可 ill dat_ud_sel_valid。

步骤 1006~1009用于计算数据 dat_ud_sel在 RAM中的位置，并读出此位置的 RAM数据：

数据在 RAM中是分子块存储的，子 RAM位宽为 8个符号（ 8byte ), 存储 2 + 2个有效符号。处理数据时是 8byte并行，以每 8byte为一个单元，从 sys_up_ram开始对 RAM中的有效数据编号。对系统比特，上下两个子 k l l + 2

RAM各存储 M = 个单元的数据；而对校验比特，存在 pl/p2交替间

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隔的处理，每 8yte中分别 4byte的 pi和 p2, 即每个 RAM的一个地址中会有来自两个单元的数据。

当 /2 + 2的低 3位为 2时，一个校验比特 RAM内会有 2M-1个处理单元，各子 RAM按处理单元编址的存储结构如图 13所示。

当 /2 + 2的低 3位为 6时，一个校验比特 RAM内会有 2M个处理单元，各子 RAM按处理单元编址的存储结构如图 14所示。

从图 13和图 14可以看出，通过编号值就能计算数据所处的子 RAM、在子 RAM 中的地址、位使能。最终调整为子 RAM 中存储结构的数据是 up_sel_dat, 应该计算它的单元编号值，记为 dat_ud_sel_cnt。步骤如下：步骤 1006,计算 dat_ud_sel数据的初始编号值。若每个子 RAM的存储都是满 8byte的，则 k0[14:3]可视为输入数据的原始单元编号。但在处理过程中，对 dat_remove_kO 做了加零处理，即最先写入 RAM 的数据是 dat_remove_kO之前的数据，这会使编号前移；另一方面，子 RAM的有效地址内并未写满有效数据，每到子 RAM的结尾可能会添部分 0, 把部分数据延后到下个单元，这又使编号后移；两者的影响综合决定真正的起始单元编号。分以下几种情况：

一、起始于 sys_up_ram, 两种作用都不存在，起始编号就是 k0[14:3]。二、起始于 sys_dw_ram , dat_ud_sel 需要在 dat_remove_kO 前力口 8 - + 2} [2： 0]个 byte 0,但由于 sys_up_ram最后一个有效地址没有写满 ,数据又要延后 8 -{ + 2}[2 : 0]个 byte, 两种影响相互抵消；起始编号是 k0[14:3]。三、起始于 p_up_ram。若 ram_dat_sum[2:0]=2 , 贝¹ J在 sys_ram中总共延后了 12byte; 而第一拍数据在 sp分离时加的 4个 byte 0, 抵消部分延迟，总共延迟了 8byte。因此，最终起始编号是 k0[14:3]+l ;

ram_dat_sum[2:0]=6 , 则在 sys_ram中总共延后了 4byte; 而第一拍的数据在 sp分离时加 4个 byte 0, 两者的影响相互 ·!氏消。因此，最终起始编号是 k0[14:3]。

四、起始于 p_dw_ram。相比于起始于 p_up_ram, 在 p_up_ram结尾会延迟 4拍，却又添加了 4byte 0, 相互 4氐消。因此，起始于 p_dw_ram和起始于 p_up_ram时的情况是一样的，即 ram_dat_sum[2:0]=2 时起始编号是 k0[14:3]+l , ram_dat_sum[2:0]=6时起始编号是 k0[14:3]。

步骤 1007 , 计算 dat_ud_sel_cnt。初始值在步骤 1006已求出，以后每当 dat_ud_sel有效，即 dat_ud_sel_valid 时计数加 1。到最大值后归零， ram_dat_sum尾数为 2时，最大值为 6M-3 , 否则为 6M- 1。

步骤 1008 , 通过 ud_sel_dat_cnt计算 RAM号、地址、位使能。如前文所述，将单元编号和 M 相比较，并考虑 ram_dat_sum[2:0]的值,

由图 13和图 14就可得到结果。

步骤 1009 ,从步骤 1008求出的 RAM位置中读取数据，记为 dat_ram_rd。步骤 1010, 将 dat_ram_rd和已调整格式的新数据 dat_ud_sel相加，相加的结果 i己为 dat_comb_wb。

步骤 1011 , 将 dat_comb_wb再写回到步骤 1008求出的 RAM原位置；以上步骤完成了比特恢复和比特分离的功能，它只需要用相同的方法处理完码块的 e个数据，不用区分解重复还是解打孔，也无需恢复哑元。步骤 806, HARQ数据输入模块从外部获取历史数据并暂存起来。此数据是解子块交织后的，包括系统位、校验 1位、校验 2位三路，不含有哑元。 HARQ输入模块在 FIFO緩存还有空余空间时就可以向数据总线发起读请求，每次读一个小包的数据；在 HARQ合并模块需要数据时，把数据从 FIFO緩存取出，转换成 3 x 2个符号的位宽，传送 HARQ合并模块。

步骤 807,解子块交织模块计算输出数据的子块交织后次序，从码块数据存储器中并行读取 3路每路 2个符号的新数据，给 HARQ合并模块；由于解子块交织模块自身没有緩存器，解子块交织是利用子块交织前后索引地址之间存在的——对应关系 i j' , 使用交织后的索引 j'将数据从码块数据存储器中读出，输出到交织前索引处，以完成解子块交织，即采用交织读的方式。于是，解子块交织核心就是要实现 i→ j '的交织索引变换。

具体实现是：记交织前 CB块中的第个元素，其添加哑元后在交织前矩阵中的序号为 Γ , 在交织后矩阵的输出序号为 j'。由可以求出 Γ , 进而求出 j'。显然， '是由哑元个数决定的，即 i' = i + N_D ; 而 '_→J'和 Γ所在列之前（含此列）的哑元总个数有关。引入一个和相关的修正因子 S , 可记为 j = f(i', S)。由子块交织的算法可知： f (i ', S) = P(i '[4 : 0]) * R + i '[12： 5] - S(P(i '[4： 0])) 修正因子 S是和 ^相关的。对交织的矩阵，哑元也混杂到各列中，由列变换关系，可以得到系统位、校验 1位的修正因子 S和列号、 N_D的关系如图 15所示。

对于校验 2位，计算过程一致，但关系式会有所不同，如下：

I = z + N_D - 1

j = P(i '[4 : 0]) * i? + '[12 : 5] - 5 \P(i '[4： 0]))

校验 2位的修改因子 S和列号、 N_D的关系如图 16所示。

由上述步骤即可以得出各路数据 ί→ j '的索引变换关系。

另一方面，系统位和校验位是相互独立的，为加快处理速度，对三路数据并行进行解交织操作。本实施例每一路奇偶符号同时处理，若交织前的奇偶符号存在于不同的子 RAM, 并行度又可进一步增加。子块交织每列有 32列，因此若交织前列号为偶数，则也为偶数。 LTE子块交织的列变换如图 17所示。根据图 17所示，对于系统位和校验 1位，当 ί为偶数时，交织后的列号均小于等于 15 , 也就是在矩阵前半部分；当为奇数时，交织后的列号均大于等于 16, 也就是在矩阵后半部分。

对校验 2位，存在循环移位的操作，列变换关系如图 18所示。根据图 18所示，对于校验 2位，当为偶数时，交织后的列号均大于等于 16, 也就是在矩阵后半部分；当为奇数时，交织后的列号均小于等于 15 , 也就是在矩阵前半部分。

根据前文所述，每一路数据都是按分解子块交织前的顺序，分上下两部分存储的，因此可奇偶并行处理，最终达到 6符号并行。各路数据和子 RAM的对应关系是：

系统位偶符号：位于 sys_up_ram

系统位奇符号：位于 sys_dw_ram 校验 1位偶符号：位于 pl_up_ram

校验 1位奇符号：位于 pl_dw— ram

校验 2位偶符号：位于 p2_dw_ram

校险 2位奇符号：位于 p2_up_ram

解子块交织后的数据要先和本码块的历史数据做 HARQ合并，合并后的数据除了给 Turbo译码器，还要再写出外部用于下次 HARQ进程。历史数据来自于数据总线，合并后的数据也通过数据总线写出。向总线读写数据不能保证一定能连续。因此，解子块交织的处理流水随时可能中断。

为了简化处理，解子块交织模块采用数据包为单位操作，即每次连续从码块存储器取一个子包的数据做解子块交织，子包中间不中断。子包结束后，检查 HARQ合并模块是否有数据接求，再处理下个子包。这就要求 HARQ合并模块必须等到 HARQ数据输入模块内至少有一个子包的数据，并且 HARQ数据输出模块中至少有容纳一个子包的空余空间才能向解子块交织模块发起数据处理请求。为消除两个子包间的气泡，在一个子包还未处理完时就可接受下个子包的请求。配合这种机制，解子块交织设置一个历史请求计数器，每收到一次请求时加上请求的子包长度，计数器不为零时可以计算交织地址并从码块存储器中读取数据，每处理一次 3 X 2符号的数据计数器减 1。

步骤 808 , HARQ合并模块从 HARQ数据输入模块中读取历史数据，和解子块交织的输出数据合并。结果输出给外部的译码模块，同时给 HARQ 数据输出模块。是否进行 HARQ合并以及合并的结果是否输出，可以在任务参数中配置，以提高装置在系统中应用的灵活性。

步骤 809, HARQ数据输出模块将 HARQ合并结果暂存，并写出到外部。本模块将 HARQ合并模块输入的 3 X 2个符号的位宽的数据，转换成系统位宽，写入 FIFO緩存中； HARQ输出模块在 FIFO緩存里足够的数据时向数据总线发起写请求，每次写出一个小包的数据；当 FIFO緩存将要写满时，需通知 HARQ合并模块暂停工作以防 FIFO溢出。

步骤 810, 当一个码块的数据全部写出时，表示此码块已处理完成。若此码块是解速率匹配任务是最后一个码块，则此任务完成，否则接着处理下一个码块。

综上所述，本发明实施例的解速率匹配的方法可以概括为如图 19所示的处理流程：

步骤 1901 , 获取待处理的新数据，并基于所述待处理的新数据执行比特恢复 /比特分离 , 得到比特恢复 /比特分离后的数据写入码块数据存储器；步骤 1902,对所述码块数据存储器中存储的数据进行解子块交织处理；步骤 1903, 将所述解子块交织处理后的输出数据与获取的待处理的历史数据进行 HARQ合并处理 , 并将 HARQ合并结果输出。

另外，本发明实施例还提供了一种数据通信的接收侧设备，该接收侧设备包括上述本发明实施例的解速率匹配的装置。其中，对下行业务信道，所述接收侧设备可以为 eNodeB; 对上行业务信道，所述接收侧设备可以为 UE。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims

权利要求书

1、一种解速率匹配的方法，包括：

对所述码块数据存储器中存储的数据进行解子块交织处理；将所述解子块交织处理后的输出数据与获取的待处理的历史数据进行混合自动重传请求 HARQ合并处理 , 并将 HARQ合并结果输出。

2、根据权利要求 1所述解速率匹配的方法，其中，所述基于待处理的新数据执行比特恢复 /比特分离 , 将比特恢复 /比特分离后的数据写入码块数据存储器，包括：

在每个码块处理开始，先对所述码块数据存储器清零，再从所述码块数据存储器中读取数据，将所述从码块数据存储器中读取的数据以及获取的所述新数据进行合并和比特分离后写入所述码块数据存储器。

3、根据权利要求 1所述解速率匹配的方法，其中，所述码块存储器中的码块数据分系统位、校验 1位、校验 2位三路存储，每路又根据数据比特分离后在交织矩阵中的顺序，分为两个子存储器，即：

4、根据权利要求 1所述解速率匹配的方法，其中，所述解子块交织处理包括：根据输出数据的顺序，计算其进行子块交织后的次序，得到其在所述码块数据存储器中的地址并读出数据。

5、一种解速率匹配的装置，该装置包括：

参数处理与控制模块，配置为获取任务参数，解析、处理所述任务参数并分发给其它各模块；

新数据输入模块，配置为获取和緩存待处理的新数据；解重复 /解打孔模块，配置为基于所述待处理的新数据执行比特恢复 / 比特分离 , 将比特恢复 /比特分离后的数据写入所述码块数据存储器；码块数据存储器，配置为存储比特恢复 /比特分离后的数据；解子块交织模块，配置为对所述码块数据存储器中存储的数据进行解子块交织处理；

HARQ数据输出模块，配置为緩存和输出 HARQ合并结果。

6、根据权利要求 5所述解速率匹配的装置，其中，所述基于待处理的新数据执行比特恢复 /比特分离 , 将比特恢复 /比特分离后的数据写入码块数据存储器，包括：

所述解重复 /解打孔模块在每个码块处理开始，先对所述码块数据存储器清零，再从所述新数据输入模块中以及码块数据存储器中同时读取数据 , 进行合并和比特分离后写入所述码块数据存储器。

7、根据权利要求 5所述解速率匹配的装置，其中，所述码块存储器配置为，分系统位、校验 1位、校验 2位三路存储码块数据，每路又根据数据比特分离后在交织矩阵中的顺序，分为两个子存储器，即：

8、根据权利要求 5所述解速率匹配的装置，其中，所述解子块交织模块配置为，根据输出数据的顺序，计算其进行子块交织后的次序，得到其在所述码块数据存储器中的地址并读出数据。

9、一种数据通信的接收侧设备，所述设备包括权利要求 5至 8任一项所述的解速率匹配的装置。

10、一种计算机可读存储介质，所述存储介质包括一组计算机可执行指令，所述指令用于执行权利要求 1-4任一项所述的解速率匹配的方法。