WO2014183345A1 - 移位寄存器、栅极驱动单元与显示装置 - Google Patents

移位寄存器、栅极驱动单元与显示装置 Download PDF

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    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery

Definitions

  • Embodiments of the present invention relate to the field of display, and in particular, to a shift register, a gate driving unit, and a display device. Background technique
  • a liquid crystal display device includes a liquid crystal panel equipped with a plurality of gate lines and a plurality of data lines, a gate driving unit that outputs a gate signal to the gate lines, and a source driving unit that outputs a data signal to the data lines.
  • Dual gate technology is a driving technology that reduces the number of data lines of a liquid crystal panel by half and doubles the number of gate lines. It halved the number of source driving ICs and doubles the number of gate driving ICs because of gate driving ICs. The unit price is lower than the unit price of the source driver IC, thereby achieving cost reduction, but the Dual gate technology will bring about insufficient TFT charging.
  • the GIP (gate in panel) technology is a technique in which a gate driving circuit is integrated in a peripheral region of a display panel of an LCD panel, and the cost is reduced because the gate driving IC is omitted.
  • the gate driving circuit using GIP technology can only display in a single direction scanning mode, such as forward scanning or reverse scanning.
  • a single direction scanning mode such as forward scanning or reverse scanning.
  • Vertical mura is generated due to insufficient TFT charging problem. Uneven) problems, resulting in poor picture quality.
  • Embodiments of the present invention provide a shift register, a gate driving unit, and a display device, thereby solving the problem of Vertical mura (vertical line brightness unevenness) existing in the prior art and improving the display image quality of the display device.
  • Vertical mura vertical line brightness unevenness
  • Embodiments of the present invention provide a shift register unit including a scan sequence control circuit, a first control circuit, and a second control circuit; a scan sequence control circuit, respectively, with a first scan sequence control signal input terminal, a second scan sequence control signal input terminal, a first clock signal input terminal, a second clock signal input terminal, a set signal input terminal, a reset signal input terminal, and a a gate signal output end, a second gate signal output end, a carry signal output end, and a reset signal output end are connected, and are configured to control the first gate according to the received first scan order control signal and the second scan sequence control signal The output order of the signal and the second gate signal;
  • a first control circuit configured to perform first gate signal output and reset according to the control signal input by the scan sequence control circuit, wherein the first control circuit and the frame reset signal input end, the power supply voltage input end, and the first a gate signal output terminal and the scan sequence control circuit are connected;
  • a second control circuit configured to perform second gate signal output and reset according to the control signal input by the scan sequence control circuit, wherein the second control circuit and the frame reset signal input end, the power supply voltage input end, and the second The gate signal output terminal and the scan sequence control circuit are connected.
  • the scan sequence control circuit comprises:
  • a first control unit configured to input a first sub-set signal, a first sub-reset signal, and a first sub-carry signal input by the first control circuit to the first control circuit, where the first control unit respectively And a first scan sequence control signal input end, a set signal input end, a reset signal input end, a first gate signal output end, a carry signal input end, and a reset signal output end;
  • a second control unit configured to input a second sub-set signal, a second sub-reset signal, and a second sub-carry signal input by the second control circuit to the second control circuit, where the second control unit respectively And a second scan sequence control signal input end, a set signal input end, a reset signal input end, a second gate signal output end, a carry signal output end, and a reset signal output end;
  • a clock signal control unit configured to input a first clock sub-signal and a second clock sub-signal to the first control circuit or the second control circuit, where the clock signal control unit inputs the first scan sequence control signal respectively
  • the second scan sequence control signal input end, the first clock signal input end, and the second clock signal input end are connected.
  • the first control unit includes:
  • a first transistor TC i a third transistor TC3 , a fifth transistor TC5 , a seventh transistor TC7 , a ninth transistor TC9 , an eleventh transistor TC11 ;
  • a source of the first transistor TC1 is connected to the set signal input end, and a gate of the first transistor TC1 is connected to the first scan sequence control signal input end, and a drain connection of the first transistor TC1 Said first control circuit;
  • the source of the third transistor TC3 is connected to the first control circuit, the gate of the third transistor TC3 is connected to the first scan sequence control signal input terminal, and the drain of the third transistor TC3 is connected to the second control circuit;
  • a source of the fifth transistor TC5 is connected to the second gate signal output terminal, a gate of the fifth transistor TC5 is connected to the first scan sequence control signal input terminal, and a drain of the fifth transistor TC5 is connected to the first control circuit;
  • the source of the seventh transistor TC7 is connected to the second control circuit, the gate of the seventh transistor TC7 is connected to the first scan sequence control signal input terminal, and the drain of the seventh transistor TC7 is connected to the carry signal output terminal;
  • a source of the ninth transistor TC9 is connected to the reset signal input terminal, a gate of the ninth transistor TC9 is connected to the first scan sequence control signal input terminal, and a drain of the ninth transistor TC9 is connected to the second control circuit;
  • a source of the eleventh transistor TC11 is connected to the first gate signal output end, a gate of the eleventh transistor TC11 is connected to the first scan sequence control signal input end, and a drain of the eleventh transistor TC11 is connected to the reset signal. Output.
  • the second control unit comprises:
  • a second transistor TC2 the fourth transistor TC4, the sixth transistor TC6, the eighth transistor TC8, a tenth transistor TC 10, a twelfth transistor TC12;
  • the second transistor TC2 has a source connected to the set signal input terminal, a second transistor TC2 having a gate connected to the second scan sequence control signal input terminal, and a second transistor TC2 having a drain connected to the second control circuit;
  • the source of the fourth transistor TC4 is connected to the second control circuit, the gate of the fourth transistor TC4 is connected to the second scan sequence control signal input terminal, and the drain of the fourth transistor TC4 is connected to the first control circuit;
  • a source of the sixth transistor TC6 is connected to the first gate signal output terminal, a gate of the sixth transistor TC6 is connected to the second scan sequence control signal input terminal, and a drain of the sixth transistor TC6 is connected to the second control circuit;
  • the source of the eighth transistor TC8 is connected to the first control circuit, the gate of the eighth transistor TC8 is connected to the second scan sequence control signal input terminal, and the drain of the eighth transistor TC8 is connected to the carry Signal output
  • the source of the tenth transistor TC10 is connected to the reset signal input terminal, the gate of the tenth transistor TC10 is connected to the second scan sequence control signal input terminal, and the drain of the tenth transistor TC10 is connected to the first control circuit;
  • the source of the twelfth transistor TC12 is connected to the second gate signal output terminal, the gate of the twelfth transistor TC12 is connected to the second scan sequence control signal input terminal, and the drain of the twelfth transistor TC12 is connected to the reset signal. Output.
  • the clock signal control unit comprises:
  • a source of the thirteenth transistor TC13 is connected to the first clock signal input end, a gate of the thirteenth transistor TC13 is connected to the first scan sequence control signal input end, a drain of the thirteenth transistor TC13 is connected to the first control circuit, and a second control circuit;
  • the source of the fourteenth transistor TC14 is connected to the first clock signal input terminal, the gate of the fourteenth transistor TC14 is connected to the second scan sequence control signal input terminal, the drain of the fourteenth transistor TC14 is connected to the first control circuit, and a second control circuit;
  • a source of the fifteenth transistor TC15 is connected to the second clock signal input end, a gate of the fifteenth transistor TC15 is connected to the first scan sequence control signal input end, a drain of the fifteenth transistor TC15 is connected to the first control circuit, and a second control circuit;
  • a source of the sixteenth transistor TC16 is connected to the second clock signal input end, a gate of the sixteenth transistor TC16 is connected to the second scan sequence control signal input end, a drain of the sixteenth transistor TC16 is connected to the first control circuit, and Second control circuit.
  • the first control circuit comprises: a buffer unit, a charging unit, a pull-up unit, a carry signal generating unit, a pull-down unit, a discharging unit and a holding unit, wherein:
  • the buffer unit includes a transistor TA4, a source and a gate of the transistor TA4, and is connected to a drain of the first transistor TC1 and a drain of the fourth transistor TC4 in the scan sequence control circuit, and a drain of the transistor TA4 is connected to the pull-up node;
  • the charging unit includes a capacitor CA6, a first end of the capacitor CA6 is connected to the pull-up node, and a second end of the capacitor CA6 is connected to the first gate signal output end;
  • the pull-up unit includes a transistor TA1, a source of the transistor TA1, and a scan sequence control circuit
  • the drain of the thirteenth transistor TC13 is connected to the drain of the sixteenth transistor TC16, the gate of the transistor TA1 is connected to the first end of the capacitor CA6, and the drain of the transistor TA1 is connected to the first gate signal output end;
  • the carry signal generating unit includes a transistor TA15 and a capacitor CA7, wherein the source of the transistor TA15 is respectively connected to the drain of the thirteenth transistor TC13 and the drain of the sixteenth transistor TC16 in the scan sequence control circuit, and the gate of the transistor TA15 Connected to the first end of the capacitor CA7, the pull-up node PU, the drain of the transistor TA15 and the second end of the capacitor CA7, the source of the third transistor TC3 in the scan sequence control circuit, and the source of the eighth transistor TC8, respectively.
  • the pull-down unit includes a transistor TA2 and a transistor TA9, wherein the source of the transistor TA2 is connected to the first gate signal output terminal, the source of the transistor TA9 is connected to the pull-up junction, the gate of the transistor TA2 and the gate of the transistor TA9.
  • a pole connected to a drain of the fifth transistor TC5 and a drain of the tenth transistor TC10 in the scan sequence control circuit, a drain of the transistor TA2 and a drain of the transistor TA9, respectively, connected to the power supply voltage input terminal;
  • the discharge unit includes a transistor TA6, the source of the transistor TA6 is connected to the pull-up node PU, the gate of the transistor TA6 is connected to the frame reset signal input terminal, and the drain of the transistor TA6 is connected to the power supply voltage input terminal;
  • the holding unit includes a transistor TA3, a transistor TA5, a transistor TA7, a transistor TA8, a transistor TA10, a transistor TA11, a transistor TA12, a transistor TA13, and a capacitor CA8, a capacitor CA9, wherein the source of the transistor TA11 and the first of the scan sequence control circuits, respectively
  • the drain of the transistor TC1 is coupled to the drain of the fourth transistor TC4, and the gates of the transistor TA11 and the transistor TA5 are connected to the drain of the fourteenth transistor TC14 and the drain of the fifteenth transistor TC15 in the scan sequence control circuit.
  • the drain of the transistor TA11 is connected to the source of the transistor TA10 and the pull-up node PU, respectively, and the gate of the transistor TA10 is connected to the source and the gate of the transistor TA12, the first end of the capacitor CA8, and the source of the transistor TA7.
  • the source of TA3 is connected to the second end of capacitor CA6 and the first gate signal output terminal, and the drain of transistor TA5 And connected to the power supply voltage input terminal with the drain of the transistor TA13, the drain of the transistor TA8, and the drain of the transistor TA3.
  • the drain of the transistor TA12 is respectively connected to the gate of the transistor TA7, the source of the transistor TA13, and the capacitor CA8.
  • Second end, capacitor CA9 The first terminal is connected, the drain of the transistor TA7, the second terminal of the capacitor CA9, the source of the transistor TA8, and the gate of the transistor TA3 are connected to the pull-down node PD.
  • the second control circuit comprises: a buffer unit, a charging unit, a pull-up unit, a carry signal generating unit, a pull-down unit, a discharging unit and a holding unit, wherein:
  • the buffer unit includes a transistor TB4, a source and a gate of the transistor TB4, and is connected to a drain of the second transistor TC2 and a drain of the third transistor TC3 in the scan sequence control circuit, and a drain of the transistor TB4 is connected to the pull-up node;
  • the charging unit includes a capacitor CB6, a first end of the capacitor CB6 is connected to the pull-up node, and a second end of the capacitor CB6 is connected to the second gate signal output end;
  • the pull-up unit includes a transistor TBI whose source is connected to the drain of the fourteenth transistor TC14 and the drain of the fifteenth transistor TC15 in the scan sequence control circuit, and the gate of the transistor TBI is connected to the first end of the capacitor CB6.
  • the drain of the transistor TBI is connected to the second gate signal output terminal;
  • the carry signal generating unit includes a transistor TB15 and a capacitor CB7, wherein the source of the transistor TB15 is respectively connected to the drain of the fourteenth transistor TC14 and the drain of the fifteenth transistor TC15 in the scan sequence control circuit, and the gate of the transistor TB15 Connected to the first end of the capacitor CB7, the pull-up node PU, the drain of the transistor TB15 and the second end of the capacitor CB7, the source of the fourth transistor TC4 and the source of the seventh transistor TC7 in the scan sequence control circuit, respectively.
  • the pull-down unit includes a transistor TB2 and a transistor TB9, wherein the source of the transistor TB2 is connected to the second gate signal output terminal, the source of the transistor TB9 is connected to the pull-up node, and the gates of the transistor TB2 and the transistor TB9 are respectively a drain of the sixth transistor TC6 in the scan sequence control circuit is connected to a drain of the ninth transistor TC9, a drain of the transistor TB2 and a drain of the transistor TB9 are connected to the power supply voltage input terminal;
  • the discharge unit includes a transistor TB6, the source of the transistor TB6 is connected to the pull-up node PU, the gate of the transistor TB6 is connected to the frame reset signal input terminal, and the drain of the transistor TB6 is connected to the power supply voltage input terminal;
  • the holding unit includes a transistor TB3, a transistor TB5, a transistor TB7, a transistor TB8, a transistor TB10, a transistor TB11, a transistor TB12, a transistor TB13, and a capacitor CB8, and a capacitor CB9, wherein the source of the transistor TB11 and the second of the scan sequence control circuit, respectively.
  • the drain of the transistor TC2 and the drain of the third transistor TC3 are connected, the transistor TB11 and the transistor
  • the gate of TB5 is connected to the drain of the thirteenth transistor TC13 and the drain of the sixteenth transistor TC16 in the scan sequence control circuit, and the drain of the transistor TB11 is connected to the source of the transistor TB10 and the pull-up node PU, respectively.
  • the gate of the transistor TB10 is connected to the source and the gate of the transistor TB12, the first terminal of the capacitor CB8, and the source of the transistor TB7, to the drain and the fifteenth transistor of the fourteenth transistor TC14 in the scan sequence control circuit.
  • the drain of TC15, the drain of transistor TB10 is connected to the source of transistor TB5, the gate of transistor TB13, the gate of transistor TB8, the source of transistor TB3, to the second and second gates of capacitor CB6.
  • the drain of the transistor TB5 is connected to the power supply voltage input terminal together with the drain of the transistor TB13, the drain of the transistor TB8, and the drain of the transistor TB3, and the drain of the transistor TB12 is respectively connected to the gate of the transistor TB7.
  • the source of the transistor TB13, the second end of the capacitor CB8, the first end of the capacitor CB9, the drain of the transistor TB7, the second end of the capacitor CB9, the source of the transistor TB8 Is connected to the gate of the transistor TB3 pull-down node PD.
  • the embodiment of the present invention further provides a gate driving unit, including a plurality of cascaded shift register units provided by the embodiments of the present invention;
  • the setting signal input terminal of the first stage shift register is connected to the clock generating unit, the setting signal input end of each of the other shift register is connected to the carry signal output end of the upper shift register; except for the last stage shift register
  • the reset signal input terminal is connected to the clock generating unit, and the reset signal input terminal of each of the other shift registers is connected to the reset signal output end of the next-stage shift register.
  • the embodiment of the present invention further provides a display device, including the gate driving unit provided by the embodiment of the present invention;
  • timing controller configured to generate a level scan sequence control signal
  • a voltage generating unit configured to generate a gate turn-on voltage and a gate turn-off voltage
  • a clock generating unit configured to generate a first scan sequence control signal and a second scan sequence control signal based on the stage scan sequence control signal, and the gate turn-on voltage and the gate turn-off voltage.
  • the first scan sequence control signal is a gate turn-on voltage
  • the second scan order control signal is a gate turn-off voltage
  • the shift register, the gate driving unit and the display device provide a scan sequence control circuit, a first control circuit and a second control circuit in the shift register unit, wherein a scan sequence control circuit, configured to control an output order of the first gate signal and the second gate signal according to the received first scan order control signal and the second scan sequence control signal, thereby setting the gate drive unit
  • the scanning sequence solves the problem of Vertical mura existing in the prior art and improves the display quality of the display device.
  • FIG. 1 is a schematic structural diagram of a display device according to an embodiment of the present invention.
  • FIG. 2 is a schematic diagram of a clock generation unit 700 generating a scan sequence control signal according to an embodiment of the present invention
  • FIG. 3 is a schematic structural diagram of a gate driving unit according to an embodiment of the present invention.
  • FIG. 4 is a schematic structural diagram of a shift register according to an embodiment of the present invention.
  • FIG. 5 is a schematic structural diagram of a scanning sequence control circuit STG)-C according to an embodiment of the present invention
  • FIG. 6 is a schematic structural diagram of a first control circuit STG)-A according to an embodiment of the present invention
  • 2 is a schematic diagram of a second control circuit STG)-B
  • FIG. 8 is a timing diagram 1 of a gate driving unit according to an embodiment of the present invention
  • FIG. 9 is a timing diagram 2 of a gate driving unit according to an embodiment of the present invention.
  • FIG. 10 is a schematic diagram of a clock driving unit for implementing clockwise scanning according to an embodiment of the present invention
  • FIG. 11 is a schematic diagram of a gate driving unit for implementing reverse time scanning according to an embodiment of the present invention.
  • the embodiment of the present invention provides a display device.
  • the device may specifically include a timing controller 100 , a gray scale voltage generator 200 , a source driving unit 300 , a gate driving unit 400 , and a liquid crystal panel 500 .
  • the voltage generating unit 600 and the clock generating unit 700 are specifically include a timing controller 100 , a gray scale voltage generator 200 , a source driving unit 300 , a gate driving unit 400 , and a liquid crystal panel 500 .
  • the liquid crystal panel 500 is divided into a display area DA for displaying an image and a non-display area PA.
  • the pixel arrangement of the display area DA is n rows and m columns. Due to the dual gate technology, the DA includes a plurality of gate lines G1 to G2n, a plurality of data lines D1 to Dm/2, and n*m pixels PX, respectively. It is formed at the intersection between the gate lines G1 to G2n and the data lines D1 to Dm/2, and an image is displayed.
  • the gate lines G1 to G2n extend in the row direction and are parallel or substantially parallel to each other.
  • the data lines D1 to Dm/2 extend in the column direction and are parallel or substantially parallel to each other.
  • the timing controller 100 can be used to receive input image signals (e.g., R, G, B) from an external graphics controller (not shown in Figure 1) and input control signals for controlling the display of input image signals.
  • input image signals e.g., R, G, B
  • external graphics controller not shown in Figure 1
  • the input control signal may specifically include a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a main clock signal MCLK, a data enable signal DE, and the like.
  • the timing controller 100 is also operable to generate a data control signal CONT1 based on the input image signal and the input control signal, and to transmit the data control signal CONT1 and the image data DATA to the source driving unit 300.
  • the timing controller 100 can also be configured to provide the clock generation unit 700 with a first clock generation control signal OE, a second clock generation control signal CPV, a frame scan start signal STV, and a level scan sequence control signal Frame.
  • the gray scale voltage generator 200 can be used to output the gamma reference voltage required by the source drive unit 300.
  • the source driving unit 300 can be used to supply an image data voltage corresponding to the image data DATA to each of the data lines D1 to Dm/2.
  • the data control signal CONT1 includes a horizontal start signal for starting the operation of the source driving unit 300 and a load for controlling the polarity and output of the data voltage. Signal.
  • the voltage generating unit 600 can be used to generate a voltage required for LCD operation, such as a gate-on voltage Vgon, a gate-off voltage Vgoff (i.e., a power supply voltage input to a shift register), and the like.
  • a voltage required for LCD operation such as a gate-on voltage Vgon, a gate-off voltage Vgoff (i.e., a power supply voltage input to a shift register), and the like.
  • the voltage generating unit 600 supplies the gate-on voltage Vgon and the gate-off voltage Vgoff to the clock generating unit 700, and supplies the gate-off voltage Vgoff to the gate driving unit 400.
  • the clock generating unit 700 is configured to generate a first clock signal based on the first clock generation control signal OE, the second clock generation control signal CPV, and the frame scan start signal STV, and based on the gate-on voltage Vgon and the gate-off voltage Vgoff CKV and the second clock signal CKVB, and outputting the first clock signal CKV and the second clock signal CKVB.
  • the clock generating unit 700 can also convert the frame scan start signal STV into the scan start signal STVP, and supply the scan start signal STVP to the gate drive unit 400.
  • the scan start signal STVP is a signal obtained by increasing the amplitude of the frame scan start signal STV.
  • the first clock signal CKV and the second clock signal CKVB swing between the gate-on voltage Vgon and the gate-off voltage Vgoff, and have opposite phases. Subsequently, the first clock signal CKV and the second clock signal CKVB will be described in further detail with reference to the accompanying drawings.
  • FIG. 2 is a schematic diagram of the clock generation unit 700 generating a scan sequence control signal.
  • the logical correspondence table of the scan implementation control signals is shown in Table 1:
  • the level scan sequence control signal Frame and its inverted signal are supplied to a horizontal converter Level Shifter in the clock generating unit 700, and the horizontal converter Level Shifter generates a first scan order control signal F1 and a second scan order control signal F2, and The first scan order control signal F1 and the second scan order control signal F2 are supplied to the gate driving unit 400.
  • the gate driving unit 400 provided by the embodiment of the present invention is provided with a first clock signal CKV, second clock signal CKVB, scan start signal STVP, first scan order control signal F1, second scan order control signal F2, and gate turn-off voltage Vgoff (as a power supply voltage of the shift register), and to the gate line
  • Each of G1 to G2n provides a gate signal.
  • the gate driving unit 400 will be described in further detail below with reference to FIGS. 3 through 8. It should be noted that the gate driving unit 400 shown in FIG. 3 to FIG. 8 is only a specific embodiment of the gate driving unit 400 provided by the embodiment of the present invention, but the embodiment of the present invention is not limited thereto. A number of improvements and modifications made based on the technical content provided by the embodiments of the present invention are all within the scope of the present invention.
  • the gate driving unit 400 may specifically include at least one amorphous silicon thin film transistor ( a- Si TFT).
  • the gate driving unit 400 provided by the embodiment of the present invention may specifically include a plurality of cascaded shift registers, such as the shift registers ST(1) to ST(n) shown in FIG. +l). And outputting a plurality of gate signals Gout(l) to Gout(2n+2), respectively, each of which outputs two gate signals.
  • CKVB is input to each of the shift registers ST(1) to ST(n+l).
  • all stages except the last stage shift register ST(n+1) are connected to respective gate lines of the liquid crystal panel (not shown) ( Not shown).
  • the first clock signal CKV and the second clock signal CKVB are signals which swing between the gate-on voltage Vgon and the gate-off voltage Vgoff and have opposite phases.
  • the gate signals Gout(l) to Gout(2n+2) are logic high, the first clock signal CKV or the second clock signal CKVB is output.
  • the gate signals Gout(l) to Gout(2n+2) are logic low, the output gate turn-off voltage Vgoff is output. In other words, the gate signals Gout(l) to Gout(2n+2) swing between the gate-on voltage Vgon and the gate-off voltage Vgoff.
  • each of the shift registers ST(1) to ST(n+1) includes a first clock signal input terminal CK1, a second clock signal input terminal CK2, and a set signal input terminal S.
  • Reset signal input terminal 1 power supply voltage (ie, gate turn-off voltage Vgoff) input terminal GV, frame reset signal input terminal FR, first scan sequence control signal input terminal F1, and second scan sequence control signal input terminal F2
  • the carry signal Sout(jl) of the j-1th stage shift register STG-1) is input to the set signal input terminal s of the jth stage shift register STG); the j+i level shift Bit register
  • the reset signal RoutG+l) of STG+1) is input to the reset signal input terminal R of the jth stage shift register STG).
  • the first clock signal CKV and the second clock signal CKVB are respectively input to the first clock signal input terminal CK1 and the second clock set in the j-th stage shift register ST(j).
  • Signal input terminal CK2; gate turn-off voltage Vgoff is input to power supply voltage input terminal GV of j-th stage shift register STG; and initialization signal INT is input to frame reset signal of j-th stage shift register ST(j)
  • the input FR; the first scan sequence control signal F1 and the second scan sequence control signal F2 are respectively input to the first scan order control signal input terminal F1 and the second scan sequence control signal of the jth stage shift register ST(j) Input F2.
  • the first gate signal output terminal OUT1 and the second gate signal output terminal OUT2 of the jth stage shift register STG) output gate signals Gout(2j-1) and Gout(2j), respectively, and the carry signal output terminal OUT3 outputs carry The signal SoutG), the reset signal output terminal OUT4 outputs a reset signal Rout(j).
  • the carry signal SoutG+1) of the last stage ST(n+1) is the initialization signal INT, and is supplied to each of the shift registers ST(1) to ST(n+1). .
  • the first stage shift register ST(1) and other shift registers such as the second stage shift register ST(2) to the (n+1)th stage shift register ST(n+l)
  • its setting signal input terminal S is supplied with the scan start signal STVP instead of the carry signal output from the previous stage shift register; and the (n + 1)th stage, that is, the last stage shift register ST (n+) l)
  • its reset signal input terminal R is supplied with the scan start signal STVP instead of the latter stage shift register output. Reset signal.
  • the j-th stage shift register shown in FIG. 3 will be described in further detail below with reference to FIGS. 4 and 7.
  • the shift register unit provided by the embodiment of the present invention, as shown in FIG. 4, may specifically include a scan sequence control circuit ST(j)-C, a first control circuit ST(j)-A, and a second control circuit ST(j). )-B; where:
  • the scan sequence control circuit ST(j)-C is a portion for controlling the scan order for controlling the first gate signal and the second gate signal according to the received first scan order control signal F1 and the second scan order control signal F2 The order of the output.
  • the first gate signal may be used to drive a first pixel in a pixel row in the display area DA, the first pixel includes at least one pixel; and the second gate signal may be used for Driving a second pixel in the pixel row in the display area DA, the second pixel includes at least one pixel, and pixels included in the first pixel are spaced apart from pixels included in the second pixel.
  • the reset signal input terminal 1, the first gate signal output terminal OUT1, the second gate signal output terminal OUT2, the carry signal output terminal OUT3, and the reset signal output terminal OUT4 are connected.
  • the carry signal output terminal OUT3 outputs a carry signal SoutG) to the set signal input terminal S of the j+1th stage shift register ST(j+l), and the reset signal output terminal OUT4 outputs a reset signal RoutG) to the j-1th stage.
  • the first control circuit ST(j)-A is a control portion of the first gate signal Gout(2j-1), and can be used to perform the first gate signal according to the control signal input by the scan order control circuit ST(j)-C Output and reset of Gout(2j-l).
  • the first control circuit ST(j)-A may be specifically connected to the frame reset signal input terminal FR, the power supply voltage input terminal GV, the first gate signal output terminal 0UT1, and the scan sequence control circuit ST(j)-C, respectively.
  • the first control circuit ST(j)-A can specifically receive the first sub-clock signal CLKA, the second sub-clock signal CLKB, the first sub-set signal A1, and the first sub-reset input by the scan sequence control circuit ST(j)-C.
  • the signal A3, and the first sub-carry signal A2 (input to the scan sequence control circuit ST(j)-C) and the first gate signal Gout(2j-1) are outputted outward.
  • the frame reset signal input terminal FR connected to the first control circuit ST(j)-A inputs the initialization signal INT
  • the power supply voltage input terminal GV connected to the first control circuit ST(j)-A inputs the gate turn-off voltage Vgoff
  • the first gate output terminal OUT1 connected to the first control circuit ST(j)-A outputs a first gate signal Gout(2j-1).
  • the second control circuit ST(j)-B is a control portion of the second gate signal Gout(2j), and can be used to perform the second gate signal Gout according to the control signal input by the scan order control circuit ST(j)-C ( 2j) output and reset.
  • the second control circuit ST(j)-B may be specifically connected to the frame reset signal input terminal FR, the power supply voltage input terminal GV, the second gate signal output terminal OUT2, and the scan sequence control circuit ST(j)-C, respectively.
  • the second control circuit ST(j)-B can specifically receive the first sub-clock signal CLKA, the second sub-clock signal CLKB, the second sub-set signal B1, and the second sub-reset input by the scan sequence control circuit ST(j)-C.
  • the signal B3, and the second sub-carry signal B2 (input to the scan sequence control circuit ST(j)-C) and the second gate signal Gout(2j) are outputted outward.
  • the frame reset signal input terminal FR connected to the second control circuit ST(j)-B inputs the initialization signal INT
  • the power supply voltage input terminal GV connected to the second control circuit ST(j)-B inputs the gate turn-off voltage Vgoff.
  • the second gate output terminal OUT2 connected to the second control circuit ST(j)-B outputs a second gate signal Gout(2j).
  • the scan sequence control circuit ST(j)-C may specifically include: a first control unit, configured to input a first sub-set signal A1 to the first control circuit ST(j)-A, The first sub-reset signal A3, and the first sub-carry signal A2 input by the first control circuit ST(j)-A.
  • the first control unit may be respectively associated with the first control circuit ST(j)-A, the second control circuit ST(j)-B, the first scan sequence control signal input terminal F1, the set signal input terminal 8, and the reset signal
  • the input terminal R, the first gate signal output terminal OUT1, the carry signal output terminal OUT3, the reset signal output terminal OUT4, and the like are connected.
  • the scanning sequence control circuit ST(j)-C may further include:
  • a second control unit configured to input a second sub-set signal B1, a second sub-reset signal B3, and a second sub-input of the second control circuit ST(j)-B to the second control circuit ST(j)-B Carry signal B2.
  • the second control unit is respectively connected to the second control circuit STG)-B, the first control circuit
  • the scanning sequence control circuit ST(j)-C may further include:
  • the clock signal control unit is configured to input the first clock sub-signal CLKA and the second clock sub-signal CLKB to the first control circuit ST(j)-A or the second control circuit STG)-B.
  • the clock signal control unit may specifically be respectively connected to the first scan sequence control signal input terminal F1, The second scan sequence control signal input terminal F2, the first clock signal input terminal CK1, and the second clock signal input terminal CK2 are connected.
  • the specific circuit structure of the scan sequence control circuit ST(j)-C can be as shown in FIG. 5, wherein:
  • the first control unit may include:
  • a first transistor TC i a third transistor TC3 , a fifth transistor TC5 , a seventh transistor TC7 , a ninth transistor TC9 , an eleventh transistor TC11 ;
  • the source of the first transistor TC1 is connected to the signal input terminal S, the gate of the first transistor TC1 is connected to the first scan sequence control signal input terminal F1, and the drain of the first transistor TC1 is connected to the first control circuit STG)-A (specifically Can be used to input a first sub-set signal A1 to the first control circuit ST(j)-A;
  • the source of the third transistor TC3 is connected to the first control circuit (specifically for receiving the first carry signal A2 input by the first control circuit), and the gate of the third transistor TC3 is connected to the first scan sequence control signal input terminal F1, the third The drain of the transistor TC3 is connected to the second control circuit STG)-B (specifically, can be used to input the second sub-set signal B1 to the second control circuit ST(j)-B);
  • the source of the fifth transistor TC5 is connected to the second gate signal output terminal OUT2, the gate of the fifth transistor TC5 is connected to the first scan sequence control signal input terminal F1, and the drain of the fifth transistor TC5 is connected to the first control circuit ST (j -A (specifically for inputting the first sub-reset signal A3 to the first control circuit ST(j)-A);
  • the source of the seventh transistor TC7 is connected to the second control circuit STG)-B (specifically for receiving the second control circuit STG)-B input second sub-set signal B2), and the gate of the seventh transistor TC7 is connected to the first scan
  • the sequential control signal input terminal F1 the drain of the seventh transistor TC7 is connected to the carry signal output terminal OUT3;
  • the source of the ninth transistor TC9 is connected to the reset signal input terminal R, the gate of the ninth transistor TC9 is connected to the first scan sequence control signal input terminal F1, and the drain of the ninth transistor TC9 is connected to the second control circuit STG)-B (specifically Can be used to input a second sub-reset signal B3) to the second control circuit ST(j)-B;
  • the source of the eleventh transistor TC11 is connected to the first gate signal output terminal OUT1, and the gate of the eleventh transistor TC11 is connected to the first scan sequence control signal input terminal F1 and the drain connection of the eleventh transistor TC11 to the reset signal output terminal.
  • the second control unit may specifically include:
  • a second transistor TC2 the fourth transistor TC4, the sixth transistor TC6, the eighth transistor TC8, a tenth transistor TC 10, a twelfth transistor TC12;
  • the source of the second transistor TC2 is connected to the signal input terminal S, the gate of the second transistor TC2 is connected to the second scan sequence control signal input terminal F2, and the drain of the second transistor TC2 is connected to the second control circuit STG)-B (specific Can be used to input a second sub-set signal B1 to the second control circuit ST(j)-B;
  • the source of the fourth transistor TC4 is connected to the second control circuit STG)-B (specifically, can be used to receive the second sub-carry signal B2 input by the second control circuit ST(j)-B), and the gate of the fourth transistor TC4 is connected.
  • the second scan sequence control signal input terminal F2, the drain of the fourth transistor TC4 is connected to the first control circuit STG)-A (specifically for inputting the first sub-set signal A1 to the first control circuit STG)-A; the sixth transistor
  • the source of the TC6 is connected to the first gate signal output terminal OUT1, the gate of the sixth transistor TC6 is connected to the second scan sequence control signal input terminal F2, and the drain of the sixth transistor TC6 is connected to the second control circuit ST(j)-B. (Specificly applicable to input the second sub-reset signal B3 to the second control circuit STG)-B;
  • the source of the eighth transistor TC8 is connected to the first control circuit STG)-A (specifically for receiving the first carry signal A2 input by the first control circuit), and the gate of the eighth transistor TC8 is connected to the second scan sequence control signal input end F2, the drain of the eighth transistor TC8 is connected to the carry signal output terminal OUT3;
  • the source of the tenth transistor TC10 is connected to the reset signal input terminal R, and the gate of the tenth transistor TC10 is connected to the second scan sequence control signal input terminal F2 and the drain of the tenth transistor TC10 is connected to the first control circuit STG)-A (specifically Can be used to input a first sub-reset signal A3 to the first control circuit ST(j)-A;
  • the source of the twelfth transistor TC12 is connected to the second gate signal output terminal OUT2, the gate of the twelfth transistor TC12 is connected to the second scan sequence control signal input terminal F2, and the drain of the twelfth transistor TC12 is connected to the reset signal output terminal. OUT4.
  • the clock signal control unit may specifically include:
  • the source of the thirteenth transistor TC13 is connected to the first clock signal output terminal CK1, the thirteenth crystal
  • the gate of the tube TC13 is connected to the first scan sequence control signal input terminal F1, the drain of the thirteenth transistor TC13 is connected to the first control circuit ST(j)-A and the second control circuit ST(j)-B;
  • the source of the fourteenth transistor TC14 is connected to the first clock signal output terminal CK1, the gate of the fourteenth transistor TC14 is connected to the second scan sequence control signal input terminal F2, and the drain of the fourteenth transistor TC14 is connected to the first control circuit ST. (j)-A and second control circuit ST(j)-B;
  • the source of the fifteenth transistor TC15 is connected to the second clock signal output terminal CK2, the gate of the fifteenth transistor TC15 is connected to the first scan sequence control signal input terminal F1, and the drain of the fifteenth transistor TC15 is connected to the first control.
  • the source of the sixteenth transistor TC 16 is connected to the second clock signal output terminal CK2, the gate of the sixteenth transistor TC16 is connected to the second scan sequence control signal input terminal F2, and the drain of the sixteenth transistor TC16 is connected first.
  • Control circuit ST(j)-A and second control circuit ST(j)-B are connected to the sixteenth transistor TC 16 .
  • the circuit structure of the first control circuit ST(j)-A and the second control circuit ST(j)-B is not limited, and the two may adopt the same circuit structure or different. Circuit structure.
  • first control circuit ST(j)-A and the second control circuit ST(j)-B are described below in a specific embodiment. It should be noted that the embodiment is merely an example, and does not indicate that the first control circuit ST(j)-A and the second control circuit ST(j)-B involved in the embodiment of the present invention have only the middle circuit. Structure and composition.
  • first control circuit STG)-A first control circuit STG-A
  • second control circuit ST(j)-B second control circuit ST(j)-B
  • the first control circuit ST(j)-A the first control circuit ST(j)-A and the second
  • the first control circuit ST(j)-A will be taken as an example for detailed description.
  • the first control circuit ST(j)-A may specifically include: a buffer unit, a charging unit, a pull-up unit, a carry signal generating unit, a pull-down unit, a discharge unit, and a holding unit, wherein:
  • the buffer unit may specifically include a transistor TA4, a source and a gate of the transistor TA4, and a drain of the first transistor TC1 and a drain of the fourth transistor TC4 in the scan sequence control circuit ST(j)-C for receiving The first sub-set signal A1 input by the scan sequence control circuit ST(j)-C is connected, and the drain of the transistor TA4 is connected to the pull-up node PU.
  • the charging unit may specifically include a capacitor CA6, and the first end of the capacitor CA6 is connected to the pull-up section Point PU, the second end of the capacitor CA6 is connected to the first gate signal output terminal OUT1.
  • the charging unit may specifically be charged in response to the first sub setting signal A1.
  • the pull-up unit may specifically include a transistor TA1.
  • the source of the transistor TA1 is connected to the drain of the thirteenth transistor TC13 and the drain of the sixteenth transistor TC16 in the scan sequence control circuit ST(j)-C for receiving the scan sequence control circuit ST(j)-C
  • the first sub-clock signal CLKA is input, the gate of the transistor TA1 is connected to the first end of the capacitor CA6, and the drain of the transistor TA1 is connected to the first gate signal output terminal OUT1.
  • the carry signal generating unit may specifically include a transistor TA15 and a capacitor CA7, wherein the source of the transistor TA15 is also used to receive the first subclock signal CLKA input by the scan sequence control circuit ST(j)-C, that is, the transistor TA15 and the scan order respectively
  • the drain of the thirteenth transistor TC13 in the control circuit STG)-C is connected to the drain of the sixteenth transistor TC16, and the gate of the transistor TA15 is respectively connected to the first end of the capacitor CA7, the pull-up node PU, and the transistor TA15
  • the drain is connected to the second end of the capacitor CA7, the source of the third transistor TC3 in the scan sequence control circuit ST(j)-C, and the source of the eighth transistor TC8, respectively, for the scan sequence control circuit ST(j) )-C Enter the first sub-carry signal A2.
  • the pull-down unit may specifically include a transistor TA2 and a transistor TA9.
  • the source of the transistor TA2 is connected to the first gate signal output terminal OUT1, and the gate of the transistor TA2 is respectively connected to the drain of the fifth transistor TC5 and the drain of the tenth transistor TC10 in the scan sequence control circuit STG)-C.
  • the connection is for receiving the first sub-reset signal A3 input by the scan sequence control circuit STG)-C, and the drain of the transistor TA2 is connected to the power supply voltage input terminal GV.
  • the source of the transistor TA9 is connected to the pull-up node, and the gate of the transistor TA9 is respectively connected to the drain of the fifth transistor TC5 and the drain of the tenth transistor TC10 in the scan sequence control circuit STG)-C for receiving the scan sequence control.
  • the first sub-reset signal A3 of the circuit ST(j)-C is input, and the drain of the transistor TA9 is connected to the power supply voltage input terminal GV.
  • the discharge unit may specifically include a transistor TA6.
  • the source of transistor TA6 is connected to the pull-up node
  • the gate of transistor TA6 is connected to the frame reset signal input terminal FR, and the drain of transistor TA6 is connected to the power supply voltage input terminal GV.
  • the discharge unit discharges the pull-up node PU to the gate-off voltage Vgoff in response to the frame reset signal and the first sub-reset signal.
  • the holding unit may specifically include a transistor TA3, a transistor TA5, a transistor TA7, a transistor TA8, a transistor TA10, a transistor TA11, a transistor TA12, a transistor TA13, and a capacitor.
  • the source of the transistor TA11 is respectively coupled to the drain of the first transistor TC1 and the drain of the fourth transistor TC4 in the scan sequence control circuit ST(j)-C for receiving the scan sequence control circuit STG)-C input a sub-set signal A1; the gates of the transistor TA11 and the transistor TA5 are connected to the drain of the fourteenth transistor TC14 and the drain of the fifteenth transistor TC15 in the scan sequence control circuit ST(j)-C for receiving The second sub-clock signal CLKB input by the scan sequence control circuit ST(j)-C; the drain of the transistor TA11, together with the source of the transistor TA10, is connected to the pull-up node PU; the gate of the transistor TA10, and the source of the transistor TA12 The pole and the gate, the first end of the capacitor CA8, and the source of the transistor TA7 are connected together to the drain of the thirteenth transistor TC13 and the drain of the sixteenth transistor TC16 in the scan sequence control circuit STG)-C, Receiving the first sub
  • the above signal transmission relationship is such that in the jth stage shift register ST(j), the first gate signal Gout(2j-1) in the first control circuit ST(j)-A is output first, and the second control circuit ST ( The second gate signal Gout(2j) in j)-B is output, and the corresponding scanning order is a forward scan.
  • the above signal transmission relationship is such that in the jth stage shift register ST(j), the second control circuit The second gate signal Gout(2j) in the ST(j)-B is output first, and the first gate signal Gout(2j-1) in the second control circuit ST(j)-A is output, and the corresponding scanning order is Reverse scan.
  • the scanning sequence of each level is set in units of frames, which can solve the Vertical mura problem and improve the display quality.
  • the pixel arrangement of the DA is n lines m ⁇ l, and the DA includes a plurality of gate lines G1 to G2n, a plurality of data lines D1 to Dm/2, and n*m pixels PX, Each of the pixels is formed at an intersection between the gate lines G1 to G2n and the data lines D1 to Dm/2, respectively, and an image is displayed.
  • the first gate signal Gout(2j-1) signal in the first control circuit ST(j)-A is output to the gate line G(2j-1), and the second in the second control circuit ST(j)-B
  • the gate signal Gout(2j) signal is output to the gate line G(2j).
  • the display image is controlled by the gate line G(2j-1) and the gate line G(2j) for the pixel of the jth row, wherein the gate line G(2j-1) controls the odd pixel of m pixels in the jth row
  • the display such as 1, 3, 5 ⁇ .
  • the gate line G(2j) controls the display of even pixels in the m pixels in the jth row, such as 2, 4, 6-.
  • the odd-numbered pixels in the first row of Fig. 11 are written with 1 indicating that the display is controlled by the gate line G1, the odd-numbered pixels of the second row are written with 3, the display is controlled by the gate line G3, and so on.
  • each stage in the shift register ST(1) to the shift register ST(n+l) is the same scanning order, as shown in Table 4 below.
  • Table 4 When the data line voltage polarity changes to ++ ++, the odd pixel charging is insufficient and the even pixel charging is sufficient, causing the brightness of the odd column and the even column to be inconsistent, causing a Vertical mura problem.
  • each stage of the shift register ST(1) to the shift register ST(n+1) in the Odd frame is set to a forward scan, and the Even frame shift register ST ( 1)
  • Each stage in the shift register ST(n+l) is set to inverse scan, see Table 5 below.
  • Odd frame is used, the odd pixel charging is insufficient and the even pixel charging is sufficient.
  • Even frame Odd frame is odd. The number of pixels is fully charged and the even pixels are not fully charged. The brightness of the odd and even pixels is consistent with time, which can solve the Vertical mura problem and improve the display quality.
  • the display device provided by the embodiment of the present invention may specifically be a display device such as a liquid crystal panel, a liquid crystal television, a liquid crystal display, an OLED panel, an OLED display, a plasma display, or an electronic paper.
  • the shift register, the gate driving unit and the display device provide a scan sequence control circuit, a first control circuit and a second control circuit in the shift register unit, wherein a scan sequence control circuit, configured to control an output sequence of the first gate signal and the second gate signal according to the received first scan order control signal and the second scan sequence control signal, where the first gate signal is used Driving a first pixel in a pixel row in the display area, the first pixel includes at least one pixel, and the second gate signal is used to drive a second pixel in the pixel row in the display area, the second The pixel includes at least one pixel, and the pixel included in the first pixel is spaced apart from the pixel included in the second pixel, so that the scanning order of the gate driving unit can be set, which solves the problem existing in the prior art.
  • the Vertical mura problem improves the display quality of the display device.
  • the shift register, the gate driving unit and the display device provided by the embodiments of the present invention are particularly suitable for the GOA circuit requirements under the LTPS (Low Temperature Polysilicon Technology) process, and are also applicable to the GOA circuit under the amorphous silicon process.
  • LTPS Low Temperature Polysilicon Technology

Landscapes

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Abstract

一种移位寄存器、栅极驱动单元（400）与显示装置，通过在移位寄存器单元中设置扫描顺序控制电路、第一控制电路和第二控制电路，其中，扫描顺序控制电路，用于根据接收的第一扫描顺序控制信号和第二扫描顺序控制信号，控制第一栅极信号和第二栅极信号的输出顺序，从而可设定栅极驱动单元的扫描顺序，解决了现有技术中所存在的垂直线亮度不均（Vertical mura）问题，提高了显示装置的显示画质。

Description

移位寄存器、 栅极驱动单元与显示装置 技术领域
本发明实施例涉及显示领域， 尤其涉及一种移位寄存器、 栅极驱动单元 与显示装置。 背景技术
液晶显示装置（ LCD )包括配备有多条栅极线和多条数据线的液晶面板、 向栅极线输出栅极信号的栅极驱动单元和向数据线输出数据信号的源极驱 动单元。
随着技术的不断发展，各种降低成本的驱动技术被应用于液晶显示器产 品之中， 包括 Dual gate (对栅 )技术和 GIP技术。
Dual gate技术是将液晶面板的数据线数量减少一半、栅极线数量增加一 倍的驱动技术， 其将源极驱动 IC的数量减半， 将栅极驱动 IC的数量加倍， 因为栅极驱动 IC的单价比源极驱动 IC的单价便宜， 从而实现成本降低， 但 是 Dual gate技术会带来 TFT充电不足问题。
GIP ( gate in panel )技术是将栅极驱动电路集成在 LCD面板的显示区外 围区域的技术， 由于省去了栅极驱动 IC, 从而实现成本降低。
为了进一步降低成本， 有些液晶显示器产品同时采用了 Dual gate技术 和 GIP技术。
目前采用 GIP技术的栅极驱动电路只能按照单一方向的扫描方式来进 行显示， 例如顺扫描或者逆扫描， 当和 Dual gate技术搭配使用时， 由于 TFT 充电不足问题会产生 Vertical mura (垂直线亮度不均）问题， 造成画质不良。 发明内容
本发明实施例提供一种移位寄存器、 栅极驱动单元与显示装置， 从而可 以解决现有技术中所存在的 Vertical mura (垂直线亮度不均） 问题， 提高显 示装置的显示画质。
本发明实施例提供方案如下：
本发明实施例提供了一种移位寄存器单元， 包括扫描顺序控制电路、 第 一控制电路和第二控制电路； 其中： 扫描顺序控制电路， 分别与第一扫描顺序控制信号输入端、 第二扫描顺 序控制信号输入端、 第一时钟信号输入端、 第二时钟信号输入端、 设置信号 输入端、 复位信号输入端、 第一栅极信号输出端、 第二栅极信号输出端、 进 位信号输出端、 复位信号输出端连接， 用于根据接收的第一扫描顺序控制信 号和第二扫描顺序控制信号， 控制第一栅极信号和第二栅极信号的输出顺 序；
第一控制电路， 用于根据所述扫描顺序控制电路输入的控制信号， 进行 第一栅极信号输出和复位， 所述第一控制电路分别与帧复位信号输入端、 电 源电压输入端、 第一栅极信号输出端以及所述扫描顺序控制电路连接；
第二控制电路， 用于根据所述扫描顺序控制电路输入的控制信号， 进行 第二栅极信号输出和复位， 所述第二控制电路分别与帧复位信号输入端、 电 源电压输入端、 第二栅极信号输出端以及所述扫描顺序控制电路连接。
优选的， 所述扫描顺序控制电路包括：
第一控制单元， 用于向所述第一控制电路输入第一子设置信号、 第一子 复位信号， 以及接收所述第一控制电路输入的第一子进位信号， 所述第一控 制单元分别与第一扫描顺序控制信号输入端、 设置信号输入端、 复位信号输 入端、 第一栅极信号输出端、 进位信号输入端、 复位信号输出端连接；
第二控制单元， 用于向所述第二控制电路输入第二子设置信号、 第二子 复位信号， 以及接收所述第二控制电路输入的第二子进位信号， 所述第二控 制单元分别与第二扫描顺序控制信号输入端、 设置信号输入端、 复位信号输 入端、 第二栅极信号输出端、 进位信号输出端、 复位信号输出端连接；
时钟信号控制单元， 用于向所述第一控制电路或第二控制电路， 输入第 一时钟子信号和第二时钟子信号， 所述时钟信号控制单元分别与所述第一扫 描顺序控制信号输入端、 第二扫描顺序控制信号输入端、 第一时钟信号输入 端、 第二时钟信号输入端连接。
优选的， 所述第一控制单元包括：
第一晶体管 TCi、第三晶体管 TC3、第五晶体管 TC5、第七晶体管 TC7、 第九晶体管 TC9、 第十一晶体管 TC11; 其中：
第一晶体管 TC1的源极连接所述设置信号输入端， 第一晶体管 TC1的 栅极连接所述第一扫描顺序控制信号输入端、第一晶体管 TC1的漏极连接所 述第一控制电路；
第三晶体管 TC3的源极连接所述第一控制电路， 第三晶体管 TC3的栅 极连接所述第一扫描顺序控制信号输入端、第三晶体管 TC3的漏极连接所述 第二控制电路；
第五晶体管 TC5的源极连接所述第二栅极信号输出端，第五晶体管 TC5 的栅极连接第一扫描顺序控制信号输入端、第五晶体管 TC5的漏极连接所述 第一控制电路；
第七晶体管 TC7的源极连接所述第二控制电路， 第七晶体管 TC7的栅 极连接第一扫描顺序控制信号输入端、第七晶体管 TC7的漏极连接所述进位 信号输出端；
第九晶体管 TC9的源极连接所述复位信号输入端， 第九晶体管 TC9的 栅极连接第一扫描顺序控制信号输入端、第九晶体管 TC9的漏极连接所述第 二控制电路；
第十一晶体管 TC11的源极连接所述第一栅极信号输出端， 第十一晶体 管 TC11的栅极连接第一扫描顺序控制信号输入端、 第十一晶体管 TC11的 漏极连接所述复位信号输出端。
优选的， 所述第二控制单元包括：
第二晶体管 TC2、第四晶体管 TC4、第六晶体管 TC6、第八晶体管 TC8、 第十晶体管 TC10、 第十二晶体管 TC12; 其中：
第二晶体管 TC2的源极连接所述设置信号输入端， 第二晶体管 TC2的 栅极连接第二扫描顺序控制信号输入端、第二晶体管 TC2的漏极连接所述第 二控制电路；
第四晶体管 TC4的源极连接所述第二控制电路， 第四晶体管 TC4的栅 极连接第二扫描顺序控制信号输入端、第四晶体管 TC4的漏极连接所述第一 控制电路；
第六晶体管 TC6的源极连接所述第一栅极信号输出端，第六晶体管 TC6 的栅极连接第二扫描顺序控制信号输入端、第六晶体管 TC6的漏极连接所述 第二控制电路；
第八晶体管 TC8的源极连接所述第一控制电路， 第八晶体管 TC8的栅 极连接第二扫描顺序控制信号输入端、第八晶体管 TC8的漏极连接所述进位 信号输出端；
第十晶体管 TC10的源极连接所述复位信号输入端， 第十晶体管 TC10 的栅极连接第二扫描顺序控制信号输入端、 第十晶体管 TC10的漏极连接所 述第一控制电路；
第十二晶体管 TC12的源极连接所述第二栅极信号输出端， 第十二晶体 管 TC12的栅极连接第二扫描顺序控制信号输入端、 第十二晶体管 TC12的 漏极连接所述复位信号输出端。
优选的， 所述时钟信号控制单元包括：
第十三晶体管 TC13、 第十四晶体管 TC14、 第十五晶体管 TC15、 第十 六晶体管 TC16; 其中：
第十三晶体管 TC13的源极连接所述第一时钟信号输入端， 第十三晶体 管 TC13的栅极连接第一扫描顺序控制信号输入端、 第十三晶体管 TC13的 漏极连接第一控制电路和第二控制电路；
第十四晶体管 TC14的源极连接所述第一时钟信号输入端， 第十四晶体 管 TC14的栅极连接第二扫描顺序控制信号输入端、 第十四晶体管 TC14的 漏极连接第一控制电路和第二控制电路；
第十五晶体管 TC15的源极连接所述第二时钟信号输入端， 第十五晶体 管 TC15的栅极连接第一扫描顺序控制信号输入端、 第十五晶体管 TC15的 漏极连接第一控制电路和第二控制电路；
第十六晶体管 TC16的源极连接所述第二时钟信号输入端， 第十六晶体 管 TC16的栅极连接第二扫描顺序控制信号输入端、 第十六晶体管 TC16的 漏极连接第一控制电路和第二控制电路。
优选的， 所述第一控制电路包括： 緩存单元、 充电单元、 上拉单元、 进 位信号生成单元、 下拉单元、 放电单元和保持单元， 其中：
緩存单元包括晶体管 TA4, 晶体管 TA4的源极和栅极， 与扫描顺序控制 电路中的第一晶体管 TC1的漏极和第四晶体管 TC4的漏极链接，晶体管 TA4 的漏极与上拉节点连接；
充电单元包括电容器 CA6, 电容器 CA6的第一端连接上拉节点， 电容 器 CA6的第二端与第一栅极信号输出端连接；
上拉单元包括晶体管 TA1 ,晶体管 TA1的源极与扫描顺序控制电路中的 第十三晶体管 TC13的漏极和第十六晶体管 TC16的漏极连接， 晶体管 TA1 的栅极连接电容器 CA6的第一端， 晶体管 TA1的漏极连接第一栅极信号输 出端；
进位信号生成单元包括晶体管 TA15和电容器 CA7,其中，晶体管 TA15 的源极分别与扫描顺序控制电路中的第十三晶体管 TC13的漏极和第十六晶 体管 TC16的漏极连接， 晶体管 TA15的栅极分别与电容器 CA7的第一端、 上拉节点 PU连接， 晶体管 TA15的漏极分别与电容器 CA7的第二端、 扫描 顺序控制电路中的第三晶体管 TC3的源极和第八晶体管 TC8的源极连接； 下拉单元包括晶体管 TA2和晶体管 TA9, 其中， 晶体管 TA2的源极与 第一栅极信号输出端连接， 晶体管 TA9的源极与上拉结点连接， 晶体管 TA2 的栅极和晶体管 TA9的栅极，分别与扫描顺序控制电路中的第五晶体管 TC5 的漏极和第十晶体管 TC10的漏极连接， 晶体管 TA2的漏极和晶体管 TA9 的漏极， 与电源电压输入端连接；
放电单元包括晶体管 TA6, 晶体管 TA6的源极与上拉节点 PU连接， 晶 体管 TA6的栅极与帧复位信号输入端连接， 晶体管 TA6的漏极与电源电压 输入端连接；
保持单元包括晶体管 TA3、 晶体管 TA5、 晶体管 TA7、 晶体管 TA8、 晶 体管 TA10、 晶体管 TA11、 晶体管 TA12、 晶体管 TA13以及电容器 CA8、 电容器 CA9, 其中， 晶体管 TA11的源极分别与扫描顺序控制电路中的第一 晶体管 TC1的漏极和第 4晶体管 TC4的漏极链接， 晶体管 TA11和晶体管 TA5的栅极， 与扫描顺序控制电路中的第十四晶体管 TC14的漏极和第十五 晶体管 TC15的漏极连接， 晶体管 TA11的漏极分别与晶体管 TA10的源极、 上拉节点 PU连接， 晶体管 TA10的栅极与晶体管 TA12的源极和栅极、 电容 器 CA8的第一端、 晶体管 TA7的源极， 一同连接至扫描顺序控制电路中的 第十三晶体管 TC13的漏极和第十六晶体管 TC16的漏极， 晶体管 TA10的 漏极， 与晶体管 TA5的源极、 晶体管 TA13的栅极、 晶体管 TA8的栅极、 晶 体管 TA3的源极， 一同连接至电容器 CA6的第二端以及第一栅极信号输出 端， 晶体管 TA5的漏极， 与晶体管 TA13的漏极、 晶体管 TA8的漏极、 晶体 管 TA3的漏极， 一同连接至电源电压输入端， 晶体管 TA12的漏极分别与晶 体管 TA7的栅极、晶体管 TA13的源极、 电容器 CA8的第二端、 电容器 CA9 的第一端连接， 晶体管 TA7的漏极、 电容器 CA9的第二端、 晶体管 TA8的 源极、 晶体管 TA3的栅极连接于下拉节点 PD。
优选的， 所述第二控制电路包括： 緩存单元、 充电单元、 上拉单元、 进 位信号生成单元、 下拉单元、 放电单元和保持单元， 其中：
緩存单元包括晶体管 TB4, 晶体管 TB4的源极和栅极， 与扫描顺序控 制电路中的第二晶体管 TC2的漏极和第三晶体管 TC3的漏极链接， 晶体管 TB4的漏极与上拉节点连接；
充电单元包括电容器 CB6, 电容器 CB6的第一端连接上拉节点， 电容 器 CB6的第二端与第二栅极信号输出端连接；
上拉单元包括晶体管 TBI , 晶体管 TBI 的源极与扫描顺序控制电路中 的第十四晶体管 TC14的漏极和第十五晶体管 TC15的漏极连接，晶体管 TBI 的栅极连接电容器 CB6的第一端， 晶体管 TBI的漏极连接第二栅极信号输 出端；
进位信号生成单元包括晶体管 TB15和电容器 CB7,其中，晶体管 TB15 的源极分别与扫描顺序控制电路中的第十四晶体管 TC14的漏极和第十五晶 体管 TC15的漏极连接， 晶体管 TB15的栅极分别与电容器 CB7的第一端、 上拉节点 PU连接， 晶体管 TB15的漏极分别与电容器 CB7的第二端、 扫描 顺序控制电路中的第四晶体管 TC4的源极和第七晶体管 TC7的源极连接； 下拉单元包括晶体管 TB2和晶体管 TB9, 其中， 晶体管 TB2的源极与 第二栅极信号输出端连接， 晶体管 TB9的源极与上拉节点连接， 晶体管 TB2 和晶体管 TB9的栅极， 分别与扫描顺序控制电路中的第六晶体管 TC6的漏 极和第九晶体管 TC9的漏极连接，晶体管 TB2的漏极和晶体管 TB9的漏极， 与电源电压输入端连接；
放电单元包括晶体管 TB6, 晶体管 TB6的源极与上拉节点 PU连接， 晶 体管 TB6的栅极与帧复位信号输入端连接， 晶体管 TB6的漏极与电源电压 输入端连接；
保持单元包括晶体管 TB3、 晶体管 TB5、 晶体管 TB7、 晶体管 TB8、 晶 体管 TB10、 晶体管 TB11、 晶体管 TB12、 晶体管 TB13以及电容器 CB8、 电容器 CB9, 其中， 晶体管 TB11的源极分别与扫描顺序控制电路中的第二 晶体管 TC2的漏极和第三晶体管 TC3的漏极链接， 晶体管 TB11和晶体管 TB5的栅极， 与扫描顺序控制电路中的第十三晶体管 TC13的漏极和第十六 晶体管 TC16的漏极连接， 晶体管 TB11的漏极分别与晶体管 TB10的源极、 上拉节点 PU连接， 晶体管 TB10的栅极与晶体管 TB12的源极和栅极、 电 容器 CB8的第一端、 晶体管 TB7的源极， 一同连接至扫描顺序控制电路中 的第十四晶体管 TC14的漏极和第十五晶体管 TC15的漏极， 晶体管 TB10 的漏极， 与晶体管 TB5的源极、 晶体管 TB13的栅极、 晶体管 TB8的栅极、 晶体管 TB3的源极， 一同连接至电容器 CB6的第二端以及第二栅极信号输 出端， 晶体管 TB5的漏极， 与晶体管 TB13的漏极、 晶体管 TB8的漏极、 晶体管 TB3的漏极， 一同连接至电源电压输入端， 晶体管 TB12的漏极分别 与晶体管 TB7的栅极、 晶体管 TB13的源极、 电容器 CB8的第二端、 电容 器 CB9的第一端连接， 晶体管 TB7的漏极、 电容器 CB9的第二端、 晶体管 TB8的源极、 晶体管 TB3的栅极连接于下拉节点 PD。
本发明实施例还提供了一种栅极驱动单元， 包括多个级联的、 上述本发 明实施例提供的移位寄存器单元；
除第一级移位寄存器的设置信号输入端连接时钟生成单元外， 其他每一 级移位寄存器的设置信号输入端连接上一级移位寄存器的进位信号输出端； 除最后一级移位寄存器的复位信号输入端连接时钟生成单元外， 其他每 一级移位寄存器的复位信号输入端连接下一级移位寄存器的复位信号输出 端。
本发明实施例还提供了一种显示装置， 包括上述本发明实施例提供的栅 极驱动单元；
还包括：
时序控制器， 用于生成级扫描顺序控制信号；
电压生成单元， 用于生成栅极导通电压和栅极截止电压；
时钟生成单元， 用于基于所述级扫描顺序控制信号， 以及栅极导通电压 和栅极截止电压， 生成第一扫描顺序控制信号和第二扫描顺序控制信号。
优选的， 当所述级扫描顺序控制信号为高电平时， 第一扫描顺序控制信 号为栅极导通电压， 第二扫描顺序控制信号为栅极截止电压；
当所述级扫描顺序控制信号为低电平时， 第一扫描顺序控制信号为栅极 截止电压， 第二扫描顺序控制信号为栅极导通电压。 从以上所述可以看出， 本发明实施例提供的移位寄存器、 栅极驱动单元 与显示装置， 通过在移位寄存器单元中设置扫描顺序控制电路、 第一控制电 路和第二控制电路， 其中， 扫描顺序控制电路， 用于根据接收的第一扫描顺 序控制信号和第二扫描顺序控制信号，控制第一栅极信号和第二栅极信号的 输出顺序， 从而可设定栅极驱动单元的扫描顺序， 解决了现有技术中所存在 的 Vertical mura问题， 提高了显示装置的显示画质。 附图说明
图 1为本发明实施例提供的显示装置结构示意图；
图 2为本发明实施例提供的时钟生成单元 700生成扫描顺序控制信号示 意图；
图 3为本发明实施例提供的栅极驱动单元结构示意图；
图 4为本发明实施例提供的移位寄存器结构示意图；
图 5为本发明实施例提供的扫描顺序控制电路 STG)-C结构示意图一； 图 6为本发明实施例提供的第一控制电路 STG)-A结构示意图； 图 7为本发明实施例提供的第二控制电路 STG)-B结构示意图； 图 8为本发明实施例提供的栅极驱动单元信号时序图一；
图 9为本发明实施例提供的栅极驱动单元信号时序图二；
图 10为本发明实施例提供的栅极驱动单元实现顺时扫描示意图； 图 11为本发明实施例提供的栅极驱动单元实现逆时扫描示意图。 具体实施方式
为使本发明实施例的目的、 技术方案和优点更加清楚， 下面将结合本发 明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然， 所描述的实施例是本发明的一部分实施例， 而不是全部的实施例。 基于所描 述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获 得的所有其他实施例， 都属于本发明保护的范围。
除非另作定义， 此处使用的技术术语或者科学术语应当为本发明所属领 域内具有一般技能的人士所理解的通常意义。本发明专利申请说明书以及权 利要求书中使用的 "第一"、 "第二" 以及类似的词语并不表示任何顺序、 数 量或者重要性， 而只是用来区分不同的组成部分。 同样， "一个" 或者 "一" 等类似词语也不表示数量限制， 而是表示存在至少一个。 "连接" 或者 "相 连" 等类似的词语并非限定于物理的或者机械的连接， 而是可以包括电性的 连接， 不管是直接的还是间接的。 "上"、 "下"、 "左"、 "右" 等仅用于表示 相对位置关系， 当被描述对象的绝对位置改变后， 则该相对位置关系也相应 地改变。
本发明实施例提供了一种显示装置， 如附图 1所示， 该装置具体可以包 括时序控制器 100、 灰阶电压产生器 200、 源极驱动单元 300、栅极驱动单元 400、 液晶面板 500、 电压生成单元 600、 时钟生成单元 700。
液晶面板 500被划分成显示图像的显示区域 DA和非显示区域 PA。 显示区域 DA的像素排列是 n行 m列， 由于采用了 Dual gate技术， DA 包括多条栅极线 G1到 G2n、 多条数据线 D1到 Dm/2和 n*m个像素 PX, 各 像素分别被形成在栅极线 G1到 G2n和数据线 D1到 Dm/2之间的交叉处上， 并且显示图像。 栅极线 G1到 G2n在行方向上延伸， 并且彼此平行或基本上 平行。 数据线 D1到 Dm/2在列方向上延伸， 并且彼此平行或基本上平行。
时序控制器 100可用于从外部图形控制器（附图 1未示出）接收输入图 像信号 （例如 R、 G、 B )和用于控制输入图像信号显示的输入控制信号。
在本发明实施例中， 输入控制信号具体可以包括垂直同步信号 Vsync、 水平同步信号 Hsync、 主时钟信号 MCLK和数据使能信号 DE等。
时序控制器 100还可用于基于输入图像信号和输入控制信号， 生成数据 控制信号 CONT1 ,并且将数据控制信号 CONT1和图像数据 DATA发送到源 极驱动单元 300。
此外， 时序控制器 100还可用于为时钟生成单元 700提供第一时钟生成 控制信号 OE、 第二时钟生成控制信号 CPV、 帧扫描开始信号 STV和级扫描 顺序控制信号 Frame。
灰阶电压产生器 200可用于输出源极驱动单元 300所需的 gamma基准 电压。
源极驱动单元 300可用于向数据线 D1到 Dm/2中的每一条提供对应于 图像数据 DATA的图像数据电压。 数据控制信号 CONT1包括用于启动源极 驱动单元 300操作的水平开始信号以及用于控制数据电压极性和输出的负载 信号。
电压生成单元 600可用于生成 LCD操作所需的电压， 例如栅极导通电 压 Vgon、 栅极关断电压 Vgoff (即输入移位寄存器的电源电压）等。
电压生成单元 600向时钟生成单元 700提供栅极导通电压 Vgon和栅极 关断电压 Vgoff, 并且向栅极驱动单元 400提供栅极关断电压 Vgoff。
时钟生成单元 700可用于响应于第一时钟生成控制信号 OE、 第二时钟 生成控制信号 CPV和帧扫描开始信号 STV, 并基于栅极导通电压 Vgon和 栅极关断电压 Vgoff生成第一时钟信号 CKV和第二时钟信号 CKVB, 并且 输出第一时钟信号 CKV和第二时钟信号 CKVB。
此外， 时钟生成单元 700还可将帧扫描开始信号 STV转换成扫描开始 信号 STVP, 并且向栅极驱动单元 400提供扫描开始信号 STVP。 扫描开始 信号 STVP是通过增加帧扫描开始信号 STV的幅度而获得的信号。
第一时钟信号 CKV和第二时钟信号 CKVB在栅极导通电压 Vgon和栅 极关断电压 Vgoff之间摆动， 并且具有相反的相位。 后续， 将结合附图进一 步详细描述第一时钟信号 CKV和第二时钟信号 CKVB。
图 2是时钟生成单元 700生成扫描顺序控制信号示意图。其中扫描实现 控制信号逻辑对应表如表 1所示：
表 1
Figure imgf000011_0001
级扫描顺序控制信号 Frame和它的反相信号被提供给时钟生成单元 700 中的水平转换器 Level Shifter,水平转换器 Level Shifter生成第一扫描顺序控 制信号 F1和第二扫描顺序控制信号 F2, 并且将第一扫描顺序控制信号 F1 和第二扫描顺序控制信号 F2提供给栅极驱动单元 400。 当 Frame为逻辑高 电平 （H ) 时， Fl=Vgon, F2=Vgoff, 栅极驱动单元 400对应扫描顺序可为 顺扫描； 当 Frame为逻辑低电平（L )时， 第一扫描顺序控制信号 Fl=Vgoff, 第二扫描顺序控制信号 F2=Vgon,栅极驱动单元 400对应扫描顺序可为逆扫 描。
本发明实施例所提供的栅极驱动单元 400 , 被提供有第一时钟信号 CKV、 第二时钟信号 CKVB、 扫描开始信号 STVP、 第一扫描顺序控制信号 Fl、第二扫描顺序控制信号 F2以及栅极关断电压 Vgoff (作为移位寄存器的 电源电压 ), 并且向栅极线 G1到 G2n中的每一条提供栅极信号。
下面将参照图 3到图 8进一步详细描述栅极驱动单元 400。 这里需要说 明的是， 附图 3到图 8所示的栅极驱动单元 400, 仅为本发明实施例提供的 栅极驱动单元 400的具体实施例， 但本发明实施例并不限于此， 对于基于本 发明实施例提供的技术内容所作出若干改进和润饰， 均应在本发明的保护范 围之内。
本发明实施例所涉及的栅极驱动单元 400, 具体可以包括至少一个非晶 硅薄膜晶体管 （a-Si TFT )。
如附图 3所示， 本发明实施例所提供的栅极驱动单元 400, 具体可以包 括多个级联的移位寄存器，如附图 3所示的移位寄存器 ST(1)到 ST(n+l)。并 且分别输出多个栅极信号 Gout(l)到 Gout(2n+2), 其中每一个级输出两个栅 极信号。
图 3中所示的栅极关断电压 Vgoff、第一时钟信号 CKV和第二时钟信号
CKVB被输入到移位寄存器 ST(1)到 ST(n+l)的每一个。 移位寄存器 ST(1)到 ST(n+l)中， 除了最后一级移位寄存器 ST(n+l)外的所有级都连接到液晶面板 (未示出 ) 的各个相应栅极线（未示出）。
如上所述， 第一时钟信号 CKV和第二时钟信号 CKVB是在栅极导通电 压 Vgon和栅极关断电压 Vgoff之间摆动、 且具有相反相位的信号。 当栅极 信号 Gout(l)到 Gout(2n+2)为逻辑高时，输出第一时钟信号 CKV或第二时钟 信号 CKVB。 当栅极信号 Gout(l)到 Gout(2n+2)为逻辑低时， 输出栅极关断 电压 Vgoff。 换言之， 栅极信号 Gout(l)到 Gout(2n+2)在栅极导通电压 Vgon 和栅极关断电压 Vgoff之间摆动。
在本发明实施例中，移位寄存器 ST(1)到 ST(n+l)中的每一个移位寄存器 包括第一时钟信号输入端 CK1、第二时钟信号输入端 CK2、设置信号输入端 S、 复位信号输入端1、 电源电压 （即栅极关断电压 Vgoff )输入端 GV、 帧 复位信号输入端 FR、第一扫描顺序控制信号输入端 F1和第二扫描顺序控制 信号输入端 F2、 第一栅极信号输出端 0UT1、 第二栅极信号输出端 0UT2、 进位信号输出端 0UT3和复位信号输出端 0UT4。 在本发明实施例中， 第 j-1级移位寄存器 STG-1)的进位信号 Sout(j-l)被 输入到第 j级移位寄存器 STG)的设置信号输入端 s; 第 j+i级移位寄存器
STG+1)的复位信号 RoutG+l)被输入到第 j级移位寄存器 STG)的复位信号输 入端 R。
同时，本发明实施例所涉及的第一时钟信号 CKV和第二时钟信号 CKVB 分别被输入到第 j级移位寄存器 ST(j)的中所设置的第一时钟信号输入端 CK1 和第二时钟信号输入端 CK2;栅极关断电压 Vgoff被输入到第 j级移位寄存 器 STG)的电源电压输入端 GV; 并且初始化信号 INT被输入到第 j级移位寄 存器 ST(j)的帧复位信号输入端 FR; 第一扫描顺序控制信号 F1和第二扫描 顺序控制信号 F2分别被输入到第 j级移位寄存器 ST(j)的第一扫描顺序控制 信号输入端 F1和第二扫描顺序控制信号输入端 F2。 第 j级移位寄存器 STG) 的第一栅极信号输出端 0UT1和第二栅极信号输出端 0UT2分别输出栅极信 号 Gout(2j-l)和 Gout(2j), 进位信号输出端 0UT3输出进位信号 SoutG), 复 位信号输出端 0UT4输出复位信号 Rout(j)。
在本发明实施例中， 最后一级 ST(n+l)的进位信号 SoutG+1)是初始化信 号 INT, 并且被提供给移位寄存器 ST(1)到 ST(n+l)中的每一个。
在本发明实施例中， 第一级移位寄存器 ST(1)与其他移位寄存器， 如第 二级移位寄存器 ST(2)到第（n + 1 )级移位寄存器 ST(n+l)不同， 它的设置信 号输入端 S被提供有扫描开始信号 STVP而非前一级移位寄存器输出的进位 信号； 并且第 （n + 1 )级， 即最后一级移位寄存器 ST(n+l)与其他移位寄存 器， 如第一级 ST(1)到第 n级 ST(n)不同， 它的复位信号输入端 R被提供有 扫描开始信号 STVP而非后一级移位寄存器输出的复位信号。
下面将参考图 4和图 7进一步详细描述图 3所示的第 j级移位寄存器
STG)。
本发明实施例提供的移位寄存器单元， 如附图 4所示， 具体可以包括扫 描顺序控制电路 ST(j)-C、 第一控制电路 ST(j)-A和第二控制电路 ST(j)-B; 其中：
扫描顺序控制电路 ST(j)-C是控制扫描顺序的部分， 用于根据接收的第 一扫描顺序控制信号 F1和第二扫描顺序控制信号 F2, 控制第一栅极信号和 第二栅极信号的输出顺序。 在本发明实施例中， 所述第一栅极信号， 可用于驱动显示区域 DA内一 像素行中第一像素， 所述第一像素包括至少一个像素； 所述第二栅极信号， 可用于驱动显示区域 DA内所述像素行中第二像素， 所述第二像素包括至少 一个像素，且所述第一像素中包括的像素与所述第二像素中包括的像素间隔 设置。
扫描顺序控制电路 STG)-C分别与第一扫描顺序控制信号输入端 Fl、 第 二扫描顺序控制信号输入端 F2、 第一时钟信号输入端 CK1、 第二时钟信号 输入端 CK2、 设置信号输入端8、 复位信号输入端1、 第一栅极信号输出端 0UT1、 第二栅极信号输出端 OUT2、 进位信号输出端 OUT3、 复位信号输出 端 OUT4连接。 其中， 进位信号输出端 OUT3输出进位信号 SoutG)到第 j+1 级移位寄存器 ST(j+l)的设置信号输入端 S,复位信号输出端 0UT4输出复位 信号 RoutG)到第 j-1级移位寄存器 STG-1)的复位信号输入端 R。
第一控制电路 ST(j)-A是第一栅极信号 Gout(2j-l)的控制部分，可用于根 据扫描顺序控制电路 ST(j)-C输入的控制信号，进行第一栅极信号 Gout(2j-l) 的输出和复位。
第一控制电路 ST(j)-A具体可分别与帧复位信号输入端 FR、电源电压输 入端 GV、 第一栅极信号输出端 0UT1以及扫描顺序控制电路 ST(j)-C连接。
第一控制电路 ST(j)-A具体可接收扫描顺序控制电路 ST(j)-C输入的第一 子时钟信号 CLKA、 第二子时钟信号 CLKB、 第一子设置信号 Al、 第一子 复位信号 A3, 以及向外输出第一子进位信号 A2 (输入至扫描顺序控制电路 ST(j)-C )和第一栅极信号 Gout(2j-l)。
另外， 第一控制电路 ST(j)-A连接的帧复位信号输入端 FR输入初始化 信号 INT, 第一控制电路 ST(j)-A连接的电源电压输入端 GV输入栅极关断 电压 Vgoff, 第一控制电路 ST(j)-A连接的第一栅极输出端 0UT1输出第一 栅极信号 Gout(2j-l)。
第二控制电路 ST(j)-B是第二栅极信号 Gout(2j)的控制部分， 可用于根 据扫描顺序控制电路 ST(j)-C输入的控制信号， 进行第二栅极信号 Gout(2j) 的输出和复位。
第二控制电路 ST(j)-B具体可分别与帧复位信号输入端 FR、电源电压输 入端 GV、 第二栅极信号输出端 0UT2以及扫描顺序控制电路 ST(j)-C连接。 第二控制电路 ST(j)-B具体可接收扫描顺序控制电路 ST(j)-C输入的第一 子时钟信号 CLKA、 第二子时钟信号 CLKB、 第二子设置信号 Bl、 第二子 复位信号 B3, 以及向外输出第二子进位信号 B2 (输入至扫描顺序控制电路 ST(j)-C )和第二栅极信号 Gout(2j)。
另外， 第二控制电路 ST(j)-B连接的帧复位信号输入端 FR输入初始化 信号 INT, 第二控制电路 ST(j)-B连接的电源电压输入端 GV输入栅极关断 电压 Vgoff, 第二控制电路 ST(j)-B连接的第二栅极输出端 OUT2输出第二 栅极信号 Gout(2j)。
在本发明一具体实施例中，扫描顺序控制电路 ST(j)-C内具体可以包括： 第一控制单元， 用于向第一控制电路 ST(j)-A输入第一子设置信号 Al、 第一子复位信号 A3,以及接收第一控制电路 ST(j)-A输入的第一子进位信号 A2。
具体的， 第一控制单元可分别与第一控制电路 ST(j)-A、 第二控制电路 ST(j)-B、 第一扫描顺序控制信号输入端 Fl、设置信号输入端8、 复位信号输 入端 R、 第一栅极信号输出端 0UT1、 进位信号输出端 0UT3、 复位信号输 出端 0UT4等连接。
在本发明另一具体实施例中， 扫描顺序控制电路 ST(j)-C内具体还可以 包括：
第二控制单元， 用于向第二控制电路 ST(j)-B输入第二子设置信号 B1、 第二子复位信号 B3, 以及接收第二控制电路 ST(j)-B输入的第二子进位信号 B2。
具体的， 第二控制单元可分别与第二控制电路 STG)-B、 第一控制电路
STG)-A、 第二扫描顺序控制信号输入端 F2、设置信号输入端8、 复位信号输 入端 R、 第二栅极信号输出端 0UT2、 进位信号输出端 0UT3、 复位信号输 出端 0UT4等连接。
在本发明再一具体实施例中， 扫描顺序控制电路 ST(j)-C内具体还可以 包括：
时钟信号控制单元， 用于向第一控制电路 ST(j)-A 或第二控制电路 STG)-B输入第一时钟子信号 CLKA和第二时钟子信号 CLKB。
时钟信号控制单元具体可分别与第一扫描顺序控制信号输入端 Fl、 第 二扫描顺序控制信号输入端 F2、 第一时钟信号输入端 CK1、 第二时钟信号 输入端 CK2连接。
在本发明一具体实施例中， 扫描顺序控制电路 ST(j)-C的具体电路结构 可如附图 5所示， 其中：
第一控制单元内具体可以包括：
第一晶体管 TCi、第三晶体管 TC3、第五晶体管 TC5、第七晶体管 TC7、 第九晶体管 TC9、 第十一晶体管 TC11; 其中：
第一晶体管 TC1的源极连接设置信号输入端 S, 第一晶体管 TC1的栅 极连接第一扫描顺序控制信号输入端 Fl、 第一晶体管 TC1的漏极连接第一 控制电路 STG)-A (具体可用于向第一控制电路 ST(j)-A输入第一子设置信号 A1 );
第三晶体管 TC3的源极连接第一控制电路 (具体可用于接收第一控制电 路输入的第一进位信号 A2 ) ,第三晶体管 TC3的栅极连接第一扫描顺序控制 信号输入端 Fl、 第三晶体管 TC3的漏极连接第二控制电路 STG)-B (具体可 用于向第二控制电路 ST(j)-B输入第二子设置信号 B1 );
第五晶体管 TC5 的源极连接第二栅极信号输出端 OUT2, 第五晶体管 TC5的栅极连接第一扫描顺序控制信号输入端 Fl、 第五晶体管 TC5的漏极 连接第一控制电路 ST(j)-A (具体可用于向第一控制电路 ST(j)-A输入第一子 复位信号 A3 );
第七晶体管 TC7的源极连接第二控制电路 STG)-B (具体可用于接收第 二控制电路 STG)-B输入的第二子设置信号 B2 ) , 第七晶体管 TC7的栅极连 接第一扫描顺序控制信号输入端 Fl、 第七晶体管 TC7的漏极连接进位信号 输出端 OUT3;
第九晶体管 TC9的源极连接复位信号输入端 R, 第九晶体管 TC9的栅 极连接第一扫描顺序控制信号输入端 Fl、 第九晶体管 TC9的漏极连接第二 控制电路 STG)-B (具体可用于向第二控制电路 ST(j)-B输入第二子复位信号 B3 );
第十一晶体管 TC11的源极连接第一栅极信号输出端 OUT1 , 第十一晶 体管 TC11的栅极连接第一扫描顺序控制信号输入端 F1、第十一晶体管 TC11 的漏极连接复位信号输出端 OUT4。 第二控制单元具体可以包括：
第二晶体管 TC2、第四晶体管 TC4、第六晶体管 TC6、第八晶体管 TC8、 第十晶体管 TC10、 第十二晶体管 TC12; 其中：
第二晶体管 TC2的源极连接设置信号输入端 S, 第二晶体管 TC2的栅 极连接第二扫描顺序控制信号输入端 F2、 第二晶体管 TC2的漏极连接第二 控制电路 STG)-B (具体可用于向第二控制电路 ST(j)-B输入第二子设置信号 B1 );
第四晶体管 TC4的源极连接第二控制电路 STG)-B (具体可用于接收第 二控制电路 ST(j)-B输入的第二子进位信号 B2 ) , 第四晶体管 TC4的栅极连 接第二扫描顺序控制信号输入端 F2、 第四晶体管 TC4的漏极连接第一控制 电路 STG)-A (具体可用于向第一控制电路 STG)-A输入第一子设置信号 A1 ); 第六晶体管 TC6 的源极连接第一栅极信号输出端 OUT1 , 第六晶体管 TC6的栅极连接第二扫描顺序控制信号输入端 F2、 第六晶体管 TC6的漏极 连接第二控制电路 ST(j)-B (具体可用于向第二控制电路 STG)-B输入第二子 复位信号 B3 );
第八晶体管 TC8的源极连接第一控制电路 STG)-A (具体可用于接收第 一控制电路输入的第一进位信号 A2 ) ,第八晶体管 TC8的栅极连接第二扫描 顺序控制信号输入端 F2、 第八晶体管 TC8 的漏极连接进位信号输出端 OUT3;
第十晶体管 TC10的源极连接复位信号输入端 R, 第十晶体管 TC10的 栅极连接第二扫描顺序控制信号输入端 F2、第十晶体管 TC10的漏极连接第 一控制电路 STG)-A (具体可用于向第一控制电路 ST(j)-A输入第一子复位信 号 A3 );
第十二晶体管 TC12的源极连接第二栅极信号输出端 OUT2, 第十二晶 体管 TC12的栅极连接第二扫描顺序控制信号输入端 F2、第十二晶体管 TC12 的漏极连接复位信号输出端 OUT4。
时钟信号控制单元具体可以包括：
第十三晶体管 TC13、 第十四晶体管 TC14、 第十五晶体管 TC15、 第十 六晶体管 TC16; 其中：
第十三晶体管 TC13的源极连接第一时钟信号输出端 CK1 , 第十三晶体 管 TC13的栅极连接第一扫描顺序控制信号输入端 Fl、 第十三晶体管 TC13 的漏极连接第一控制电路 ST(j)-A和第二控制电路 ST(j)-B;
第十四晶体管 TC14的源极连接第一时钟信号输出端 CK1 , 第十四晶体 管 TC14的栅极连接第二扫描顺序控制信号输入端 F2、 第十四晶体管 TC14 的漏极连接第一控制电路 ST(j)-A和第二控制电路 ST(j)-B;
第十五晶体管 TC15的源极连接所述第二时钟信号输出端 CK2, 第十五 晶体管 TC15 的栅极连接第一扫描顺序控制信号输入端 Fl、 第十五晶体管 TC15的漏极连接第一控制电路 ST(j)-A和第二控制电路 ST(j)-B;
第十六晶体管 TC16的源极连接所述第二时钟信号输出端 CK2, 第十六 晶体管 TC16 的栅极连接第二扫描顺序控制信号输入端 F2、 第十六晶体管 TC16的漏极连接第一控制电路 ST(j)-A和第二控制电路 ST(j)-B。
在本发明实施例中，对于第一控制电路 ST(j)-A和第二控制电路 ST(j)-B 的电路结构组成并不限制， 两者可采用相同的电路结构， 也可采用不同的电 路结构。
为了便于对本发明实施例技术方案的理解， 下面以一具体实施例对第一 控制电路 ST(j)-A和第二控制电路 ST(j)-B进行描述。需要说明的是，该实施 例仅为举例说明， 并不表明本发明实施例中所涉及的第一控制电路 ST(j)-A 和第二控制电路 ST(j)-B仅有该中电路结构组成。
在该实施例中， 如附图 6 (第一控制电路 STG)-A )、 7 (第二控制电路 ST(j)-B )所示， 第一控制电路 ST(j)-A和第二控制电路 ST(j)-B的电路结构 组成相同， 仅有的区别在于与扫描顺序控制电路 STG)-C的连接关系不同。 那么在此， 以第一控制电路 ST(j)-A为例， 进行详细的说明。
如附图 6所示， 第一控制电路 ST(j)-A具体可以包括： 緩存单元、 充电 单元、 上拉单元、 进位信号生成单元、 下拉单元、 放电单元和保持单元， 其 中：
緩存单元具体可以包括晶体管 TA4, 晶体管 TA4的源极和栅极，与扫描 顺序控制电路 ST(j)-C中的第一晶体管 TC1的漏极和第四晶体管 TC4的漏极 链接， 用于接收扫描顺序控制电路 ST(j)-C输入的第一子设置信号 A1 , 晶体 管 TA4的漏极与上拉节点 PU连接。
充电单元具体可以包括电容器 CA6, 电容器 CA6的第一端连接上拉节 点 PU, 电容器 CA6的第二端与第一栅极信号输出端 OUT1连接。 充电单元 具体可响应于第一子设置信号 A1进行充电。
上拉单元具体可以包括晶体管 TA1。晶体管 TA1的源极与扫描顺序控制 电路 ST(j)-C中的第十三晶体管 TC13的漏极和第十六晶体管 TC16的漏极连 接， 用于接收扫描顺序控制电路 ST(j)-C输入的第一子时钟信号 CLKA, 晶 体管 TA1的栅极连接电容器 CA6的第一端， 晶体管 TA1的漏极连接第一栅 极信号输出端 0UT1。
进位信号生成单元具体可以包括晶体管 TA15和电容器 CA7, 其中， 晶 体管 TA15的源极同样用于接收扫描顺序控制电路 ST(j)-C输入的第一子时 钟信号 CLKA, 即晶体管 TA15分别与扫描顺序控制电路 STG)-C中的第十 三晶体管 TC13的漏极和第十六晶体管 TC16的漏极连接， 晶体管 TA15的 栅极分别与电容器 CA7的第一端、 上拉节点 PU连接， 晶体管 TA15的漏极 分别与电容器 CA7 的第二端、 扫描顺序控制电路 ST(j)-C 中的第三晶体管 TC3的源极和第八晶体管 TC8的源极连接，用于向扫描顺序控制电路 ST(j)-C 输入的第一子进位信号 A2。
下拉单元具体可以包括晶体管 TA2和晶体管 TA9。 其中， 晶体管 TA2 的源极与第一栅极信号输出端 OUT1连接， 晶体管 TA2的栅极分别与扫描 顺序控制电路 STG)-C中的第五晶体管 TC5的漏极和第十晶体管 TC10的漏 极连接， 用于接收扫描顺序控制电路 STG)-C输入的第一子复位信号 A3 , 晶 体管 TA2的漏极与电源电压输入端 GV连接。 晶体管 TA9的源极连接上拉 节点， 晶体管 TA9的栅极分别与扫描顺序控制电路 STG)-C中的第五晶体管 TC5 的漏极和第十晶体管 TC10 的漏极连接， 用于接收扫描顺序控制电路 ST(j)-C输入的第一子复位信号 A3,晶体管 TA9的漏极连接至电源电压输入 端 GV。
放电单元具体可以包括晶体管 TA6。 晶体管 TA6的源极连接上拉节点
PU, 晶体管 TA6的栅极连接至帧复位信号输入端 FR, 晶体管 TA6的漏极连 接至电源电压输入端 GV。 放电单元响应于帧复位信号和第一子复位信号， 将上拉节点 PU放电到栅极关断电压 Vgoff。
保持单元具体可以包括晶体管 TA3、 晶体管 TA5、 晶体管 TA7、 晶体管 TA8、 晶体管 TA10、 晶体管 TA11、 晶体管 TA12、 晶体管 TA13以及电容器 CA8、 电容器 CA9。 晶体管 TA11 的源极分别与扫描顺序控制电路 ST(j)-C 中的第一晶体管 TC1的漏极和第 4晶体管 TC4的漏极链接， 用于接收扫描 顺序控制电路 STG)-C输入的第一子设置信号 A1;晶体管 TA11和晶体管 TA5 的栅极， 与扫描顺序控制电路 ST(j)-C中的第十四晶体管 TC14的漏极和第 十五晶体管 TC15的漏极连接， 用于接收扫描顺序控制电路 ST(j)-C输入的 第二子时钟信号 CLKB; 晶体管 TA11的漏极， 与晶体管 TA10的源极， 一 同连接至上拉节点 PU;晶体管 TA10的栅极，与晶体管 TA12的源极和栅极、 电容器 CA8的第一端、 晶体管 TA7的源极， 一同连接至扫描顺序控制电路 STG)-C中的第十三晶体管 TC13的漏极和第十六晶体管 TC16的漏极， 用于 接收扫描顺序控制电路 ST(j)-C输入的第一子时钟信号 CLKA; 晶体管 TA10 的漏极， 与晶体管 TA5的源极、 晶体管 TA13的栅极、 晶体管 TA8的栅极、 晶体管 TA3的源极， 一同连接至电容器 CA6的第二端以及第一栅极信号输 出端 OUT1; 晶体管 TA5的漏极， 与晶体管 TA13的漏极、 晶体管 TA8的漏 极、 晶体管 TA3的漏极， 一同连接至电源电压输入端 GV; 晶体管 TA12的 漏极， 分别与晶体管 TA7的栅极、 晶体管 TA13的源极、 电容器 CA8的第 二端、 电容器 CA9的第一端连接； 晶体管 TA7的漏极、 电容器 CA9的第二 端、 晶体管 TA8的源极、 晶体管 TA3的栅极连接于下拉节点 PD。
上述第一控制电路 STG)-A中各功能单元的功能和作用， 可与现有成熟 技术相同， 这里不再赘述。
另外， 参照于附图 6、 7的对比可以看出， 第二控制电路 ST(j)-B的电路 结构组成， 可与第一控制电路 STG)-A 完全相同， 区别在于第二控制电路 ST(j)-B中的电路与扫描顺序控制电路 ST(j)-C中的电路连接关系不同， 具体 请参照附图 6、 7, 这里不再赘述。
那么，基于上述本发明实施例所提供的移位寄存器所涉及的电路连接关 系， 当 Frame为逻辑高电平 （H ) 时， Fl=Vgon, F2=Vgoff, 扫描顺序控制 电路 STG)-C中晶体管 TC1、 晶体管 TC3、 晶体管 TC5、 晶体管 TC7、 晶体 管 TC9、 晶体管 TC11、 晶体管 TC13和晶体管 TC15导通， 晶体管 TC2、 晶 体管 TC4、 晶体管 TC6、 晶体管 TC8、 晶体管 TC10、 晶体管 TC12、 晶体管 TC14和晶体管 TC16截止， 信号传输关系可如表 2所示： 表 2
Figure imgf000021_0001
上述信号传输关系使得在第 j 级移位寄存器 ST(j)中， 第一控制电路 ST(j)-A中的第一栅极信号 Gout(2j-l)先输出， 第二控制电路 ST(j)-B中的第 二栅极信号 Gout(2j)后输出， 对应扫描顺序是顺扫描。
当 Frame为逻辑低电平 （L ) 时， Fl=Vgoff, F2=Vgon, 扫描顺序控制 电路 STG)-C中晶体管 TC1、 晶体管 TC3、 晶体管 TC5、 晶体管 TC7、 晶体 管 TC9、 晶体管 TC11、 晶体管 TC13和晶体管 TC15截止， 晶体管 TC2、 晶 体管 TC4、 晶体管 TC6、 晶体管 TC8、 晶体管 TC10、 晶体管 TC12、 晶体管 TC14和晶体管 TC16导通， 信号传输关系可如表 3所示：
表 3
Figure imgf000021_0002
上述信号传输关系使得在第 j 级移位寄存器 ST(j)中， 第二控制电路 ST(j)-B中的第二栅极信号 Gout(2j)先输出， 第二控制电路 ST(j)-A中的第一 栅极信号 Gout(2j-l)后输出， 对应扫描顺序是逆扫描。
上述第 j级移位寄存器 STG)的顺扫描和逆扫描两种情况的信号时序图参 考图 8、 9所示。
下面将参考图 10、 11 ,说明以帧为周期单位来设定每一个级的扫描顺序， 能够解决 Vertical mura问题， 从而提高显示画质。
在采用 Dual gate技术的液晶显示装置中， DA的像素排列是 n行 m歹l , DA包括多条栅极线 G1到 G2n、多条数据线 D1到 Dm/2和 n*m个像素 PX, 各像素分别被形成在栅极线 G1到 G2n和数据线 D1到 Dm/2之间的交叉处 上， 并且显示图像。 第一控制电路 ST(j)-A中的第一栅极信号 Gout(2j-l)信号 输出给栅极线 G(2j-1), 第二控制电路 ST(j)-B中的第二栅极信号 Gout(2j)信 号输出给栅极线 G(2j)。
对于第 j行的像素由栅极线 G(2j-1)和栅极线 G(2j)控制显示图像， 其中 栅极线 G(2j-1)控制第 j行中 m个像素中的奇数像素的显示， 如 1,3,5 ··. , 栅 极线 G(2j)控制第 j行中 m个像素中的偶数像素的显示， 如 2,4,6—。 图 11 中第 1行的奇数像素写着 1 , 说明由栅极线 G1控制显示， 第 2行的奇数像 素写着 3, 说明由栅极线 G3控制显示， 以此类推。
按照原来的 GIP驱动设计， 不管是 Odd frame还是 Even frame, 移位寄 存器 ST(1)到移位寄存器 ST(n+l)中的每一级都是相同的扫描顺序，见下表 4, 在数据线电压极性变化为 ++ ++ 的情况下造成奇数像素充电不充分而偶数 像素充电充分，造成奇数列和偶数列的亮度不一致，产生 Vertical mura问题。
表 4
Figure imgf000022_0001
按照本发明实施例提供的 GIP驱动设计， Odd frame时移位寄存器 ST(1) 到移位寄存器 ST(n+l)中的每一级设定为顺扫描， Even frame时移位寄存器 ST(1)到移位寄存器 ST(n+l)中的每一级设定为逆扫描， 见下表 5, Odd frame 时奇数像素充电不充分而偶数像素充电充分， Even frame时 Odd frame时奇 数像素充电充分而偶数像素充电不充分， 随着时间变化奇数像素和偶数像素 的亮度保持一致从而能够解决 Vertical mura问题， 从而提高显示画质。
表 5
Figure imgf000023_0001
本发明实施例所提供的显示装置具体可以为液晶面板、 液晶电视、 液晶 显示器、 OLED面板、 OLED显示器、 等离子显示器或电子纸等显示装置。
通过以上描述可以看出， 本发明实施例所提供的移位寄存器、 栅极驱动 单元与显示装置， 通过在移位寄存器单元中设置扫描顺序控制电路、 第一控 制电路和第二控制电路， 其中， 扫描顺序控制电路， 用于根据接收的第一扫 描顺序控制信号和第二扫描顺序控制信号，控制第一栅极信号和第二栅极信 号的输出顺序， 所述第一栅极信号， 用于驱动显示区域内一像素行中第一像 素， 所述第一像素包括至少一个像素， 所述第二栅极信号， 用于驱动显示区 域内所述像素行中第二像素， 所述第二像素包括至少一个像素， 且所述第一 像素中包括的像素与所述第二像素中包括的像素间隔设置，从而可设定栅极 驱动单元的扫描顺序， 解决了现有技术中所存在的 Vertical mura问题， 提高 了显示装置的显示画质。
本发明实施例所提供的移位寄存器、栅极驱动单元与显示装置特别适合 LTPS (低温多晶硅技术）制程下的 GOA电路需求， 也可适用于非晶硅工艺 下的 GOA电路。
以上所述仅是本发明的实施方式， 应当指出， 对于本技术领域的普通技 术人员来说， 在不脱离本发明原理的前提下， 还可以作出若干改进和润饰， 这些改进和润饰也应视为本发明的保护范围。

Claims

权利要求书
1、 一种移位寄存器单元， 其中， 包括扫描顺序控制电路、 第一控制电 路和第二控制电路； 其中：
扫描顺序控制电路， 分别与第一扫描顺序控制信号输入端、 第二扫描顺 序控制信号输入端、 第一时钟信号输入端、 第二时钟信号输入端、 设置信号 输入端、 复位信号输入端、 第一栅极信号输出端、 第二栅极信号输出端、 进 位信号输出端、 复位信号输出端连接， 用于根据接收的第一扫描顺序控制信 号和第二扫描顺序控制信号， 控制第一栅极信号和第二栅极信号的输出顺 序；
第一控制电路， 用于根据所述扫描顺序控制电路输入的控制信号， 进行 第一栅极信号输出和复位， 所述第一控制电路分别与帧复位信号输入端、 电 源电压输入端、 第一栅极信号输出端以及所述扫描顺序控制电路连接； 第二控制电路， 用于根据所述扫描顺序控制电路输入的控制信号， 进行 第二栅极信号输出和复位， 所述第二控制电路分别与帧复位信号输入端、 电 源电压输入端、 第二栅极信号输出端以及所述扫描顺序控制电路连接。
2、 如权利要求 1所述的移位寄存器单元， 其中， 所述扫描顺序控制电 路包括：
第一控制单元， 用于向所述第一控制电路输入第一子设置信号、 第一子 复位信号， 以及接收所述第一控制电路输入的第一子进位信号， 所述第一控 制单元分别与第一扫描顺序控制信号输入端、 设置信号输入端、 复位信号输 入端、 第一栅极信号输出端、 进位信号输出端、 复位信号输出端连接； 第二控制单元， 用于向所述第二控制电路输入第二子设置信号、 第二子 复位信号， 以及接收所述第二控制电路输入的第二子进位信号， 所述第二控 制单元分别与第二扫描顺序控制信号输入端、 设置信号输入端、 复位信号输 入端、 第二栅极信号输出端、 进位信号输出端、 复位信号输出端连接； 时钟信号控制单元， 用于向所述第一控制电路或第二控制电路， 输入第 一时钟子信号和第二时钟子信号， 所述时钟信号控制单元分别与所述第一扫 描顺序控制信号输入端、 第二扫描顺序控制信号输入端、 第一时钟信号输入 端、 第二时钟信号输入端连接。
3、 如权利要求 2所述的移位寄存器单元， 其中， 所述第一控制单元包 括：
第一晶体管 TCi、第三晶体管 TC3、第五晶体管 TC5、第七晶体管 TC7、 第九晶体管 TC9、 第十一晶体管 TC11; 其中：
第一晶体管 TC1的源极连接所述设置信号输入端， 第一晶体管 TC1的 栅极连接所述第一扫描顺序控制信号输入端、第一晶体管 TC1的漏极连接所 述第一控制电路；
第三晶体管 TC3的源极连接所述第一控制电路， 第三晶体管 TC3的栅 极连接所述第一扫描顺序控制信号输入端、第三晶体管 TC3的漏极连接所述 第二控制电路；
第五晶体管 TC5的源极连接所述第二栅极信号输出端，第五晶体管 TC5 的栅极连接第一扫描顺序控制信号输入端、第五晶体管 TC5的漏极连接所述 第一控制电路；
第七晶体管 TC7的源极连接所述第二控制电路， 第七晶体管 TC7的栅 极连接第一扫描顺序控制信号输入端、第七晶体管 TC7的漏极连接所述进位 信号输出端；
第九晶体管 TC9的源极连接所述复位信号输入端， 第九晶体管 TC9的 栅极连接第一扫描顺序控制信号输入端、第九晶体管 TC9的漏极连接所述第 二控制电路；
第十一晶体管 TC11的源极连接所述第一栅极信号输出端， 第十一晶体 管 TC11的栅极连接第一扫描顺序控制信号输入端、 第十一晶体管 TC11的 漏极连接所述复位信号输出端。
4、 如权利要求 3所述的移位寄存器单元， 其中， 所述第二控制单元包 括：
第二晶体管 TC2、第四晶体管 TC4、第六晶体管 TC6、第八晶体管 TC8、 第十晶体管 TC10、 第十二晶体管 TC12; 其中：
第二晶体管 TC2的源极连接所述设置信号输入端， 第二晶体管 TC2的 栅极连接第二扫描顺序控制信号输入端、第二晶体管 TC2的漏极连接所述第 二控制电路；
第四晶体管 TC4的源极连接所述第二控制电路， 第四晶体管 TC4的栅 极连接第二扫描顺序控制信号输入端、第四晶体管 TC4的漏极连接所述第一 控制电路；
第六晶体管 TC6的源极连接所述第一栅极信号输出端，第六晶体管 TC6 的栅极连接第二扫描顺序控制信号输入端、第六晶体管 TC6的漏极连接所述 第二控制电路；
第八晶体管 TC8的源极连接所述第一控制电路， 第八晶体管 TC8的栅 极连接第二扫描顺序控制信号输入端、第八晶体管 TC8的漏极连接所述进位 信号输出端；
第十晶体管 TC10的源极连接所述复位信号输入端， 第十晶体管 TC10 的栅极连接第二扫描顺序控制信号输入端、 第十晶体管 TC10的漏极连接所 述第一控制电路；
第十二晶体管 TC12的源极连接所述第二栅极信号输出端， 第十二晶体 管 TC12的栅极连接第二扫描顺序控制信号输入端、 第十二晶体管 TC12的 漏极连接所述复位信号输出端。
5、 如权利要求 4所述的移位寄存器单元， 其中， 所述时钟信号控制单 元包括：
第十三晶体管 TC13、 第十四晶体管 TC14、 第十五晶体管 TC15、 第十 六晶体管 TC16; 其中：
第十三晶体管 TC13的源极连接所述第一时钟信号输入端， 第十三晶体 管 TC13的栅极连接第一扫描顺序控制信号输入端、 第十三晶体管 TC13的 漏极连接第一控制电路和第二控制电路；
第十四晶体管 TC14的源极连接所述第一时钟信号输入端， 第十四晶体 管 TC14的栅极连接第二扫描顺序控制信号输入端、 第十四晶体管 TC14的 漏极连接第一控制电路和第二控制电路；
第十五晶体管 TC15的源极连接所述第二时钟信号输入端， 第十五晶体 管 TC15的栅极连接第一扫描顺序控制信号输入端、 第十五晶体管 TC15的 漏极连接第一控制电路和第二控制电路；
第十六晶体管 TC16的源极连接所述第二时钟信号输入端， 第十六晶体 管 TC16的栅极连接第二扫描顺序控制信号输入端、 第十六晶体管 TC16的 漏极连接第一控制电路和第二控制电路。
6、 如权利要求 5所述的移位寄存器， 其中， 所述第一控制电路包括： 緩存单元、 充电单元、 上拉单元、 进位信号生成单元、 下拉单元、 放电单元 和保持单元， 其中：
緩存单元包括晶体管 TA4, 晶体管 TA4的源极和栅极， 与扫描顺序控制 电路中的第一晶体管 TC1的漏极和第四晶体管 TC4的漏极链接，晶体管 TA4 的漏极与上拉节点连接；
充电单元包括电容器 CA6, 电容器 CA6的第一端连接上拉节点， 电容 器 CA6的第二端与第一栅极信号输出端连接；
上拉单元包括晶体管 TA1 ,晶体管 TA1的源极与扫描顺序控制电路中的 第十三晶体管 TC13的漏极和第十六晶体管 TC16的漏极连接， 晶体管 TA1 的栅极连接电容器 CA6的第一端， 晶体管 TA1的漏极连接第一栅极信号输 出端；
进位信号生成单元包括晶体管 TA15和电容器 CA7,其中，晶体管 TA15 的源极分别与扫描顺序控制电路中的第十三晶体管 TC13的漏极和第十六晶 体管 TC16的漏极连接， 晶体管 TA15的栅极分别与电容器 CA7的第一端、 上拉节点 PU连接， 晶体管 TA15的漏极分别与电容器 CA7的第二端、 扫描 顺序控制电路中的第三晶体管 TC3的源极和第八晶体管 TC8的源极连接； 下拉单元包括晶体管 TA2和晶体管 TA9, 其中， 晶体管 TA2的源极与 第一栅极信号输出端连接， 晶体管 TA9的源极与上拉结点连接， 晶体管 TA2 的栅极和晶体管 TA9的栅极，分别与扫描顺序控制电路中的第五晶体管 TC5 的漏极和第十晶体管 TC10的漏极连接， 晶体管 TA2的漏极和晶体管 TA9 的漏极， 与电源电压输入端连接；
放电单元包括晶体管 TA6, 晶体管 TA6的源极与上拉节点 PU连接， 晶 体管 TA6的栅极与帧复位信号输入端连接， 晶体管 TA6的漏极与电源电压 输入端连接；
保持单元包括晶体管 TA3、 晶体管 TA5、 晶体管 TA7、 晶体管 TA8、 晶 体管 TA10、 晶体管 TA11、 晶体管 TA12、 晶体管 TA13以及电容器 CA8、 电容器 CA9, 其中， 晶体管 TA11的源极分别与扫描顺序控制电路中的第一 晶体管 TC1的漏极和第 4晶体管 TC4的漏极链接， 晶体管 TA11和晶体管 TA5的栅极， 与扫描顺序控制电路中的第十四晶体管 TC14的漏极和第十五 晶体管 TC15的漏极连接， 晶体管 TA11的漏极分别与晶体管 TA10的源极、 上拉节点 PU连接， 晶体管 TA10的栅极与晶体管 TA12的源极和栅极、 电容 器 CA8的第一端、 晶体管 TA7的源极， 一同连接至扫描顺序控制电路中的 第十三晶体管 TC13的漏极和第十六晶体管 TC16的漏极， 晶体管 TA10的 漏极， 与晶体管 TA5的源极、 晶体管 TA13的栅极、 晶体管 TA8的栅极、 晶 体管 TA3的源极， 一同连接至电容器 CA6的第二端以及第一栅极信号输出 端， 晶体管 TA5的漏极， 与晶体管 TA13的漏极、 晶体管 TA8的漏极、 晶体 管 TA3的漏极， 一同连接至电源电压输入端， 晶体管 TA12的漏极分别与晶 体管 TA7的栅极、晶体管 TA13的源极、 电容器 CA8的第二端、 电容器 CA9 的第一端连接， 晶体管 TA7的漏极、 电容器 CA9的第二端、 晶体管 TA8的 源极、 晶体管 TA3的栅极连接于下拉节点 PD。
7、 如权利要求 5所述的移位寄存器， 其中， 所述第二控制电路包括： 緩存单元、 充电单元、 上拉单元、 进位信号生成单元、 下拉单元、 放电单元 和保持单元， 其中：
緩存单元包括晶体管 TB4, 晶体管 TB4的源极和栅极， 与扫描顺序控 制电路中的第二晶体管 TC2的漏极和第三晶体管 TC3的漏极链接， 晶体管 TB4的漏极与上拉节点连接；
充电单元包括电容器 CB6, 电容器 CB6的第一端连接上拉节点， 电容 器 CB6的第二端与第二栅极信号输出端连接；
上拉单元包括晶体管 TBI , 晶体管 TBI 的源极与扫描顺序控制电路中 的第十四晶体管 TC14的漏极和第十五晶体管 TC15的漏极连接，晶体管 TBI 的栅极连接电容器 CB6的第一端， 晶体管 TBI的漏极连接第二栅极信号输 出端；
进位信号生成单元包括晶体管 TB15和电容器 CB7,其中，晶体管 TB15 的源极分别与扫描顺序控制电路中的第十四晶体管 TC14的漏极和第十五晶 体管 TC15的漏极连接， 晶体管 TB15的栅极分别与电容器 CB7的第一端、 上拉节点 PU连接， 晶体管 TB15的漏极分别与电容器 CB7的第二端、 扫描 顺序控制电路中的第四晶体管 TC4的源极和第七晶体管 TC7的源极连接； 下拉单元包括晶体管 TB2和晶体管 TB9, 其中， 晶体管 TB2的源极与 第二栅极信号输出端连接， 晶体管 TB9的源极与上拉节点连接， 晶体管 TB2 和晶体管 TB9的栅极， 分别与扫描顺序控制电路中的第六晶体管 TC6的漏 极和第九晶体管 TC9的漏极连接，晶体管 TB2的漏极和晶体管 TB9的漏极， 与电源电压输入端连接；
放电单元包括晶体管 TB6, 晶体管 TB6的源极与上拉节点 PU连接， 晶 体管 TB6的栅极与帧复位信号输入端连接， 晶体管 TB6的漏极与电源电压 输入端连接；
保持单元包括晶体管 TB3、 晶体管 TB5、 晶体管 TB7、 晶体管 TB8、 晶 体管 TB10、 晶体管 TB11、 晶体管 TB12、 晶体管 TB13以及电容器 CB8、 电容器 CB9, 其中， 晶体管 TB11的源极分别与扫描顺序控制电路中的第二 晶体管 TC2的漏极和第三晶体管 TC3的漏极链接， 晶体管 TB11和晶体管 TB5的栅极， 与扫描顺序控制电路中的第十三晶体管 TC13的漏极和第十六 晶体管 TC16的漏极连接， 晶体管 TB11的漏极分别与晶体管 TB10的源极、 上拉节点 PU连接， 晶体管 TB10的栅极与晶体管 TB12的源极和栅极、 电 容器 CB8的第一端、 晶体管 TB7的源极， 一同连接至扫描顺序控制电路中 的第十四晶体管 TC14的漏极和第十五晶体管 TC15的漏极， 晶体管 TB10 的漏极， 与晶体管 TB5的源极、 晶体管 TB13的栅极、 晶体管 TB8的栅极、 晶体管 TB3的源极， 一同连接至电容器 CB6的第二端以及第二栅极信号输 出端， 晶体管 TB5的漏极， 与晶体管 TB13的漏极、 晶体管 TB8的漏极、 晶体管 TB3的漏极， 一同连接至电源电压输入端， 晶体管 TB12的漏极分别 与晶体管 TB7的栅极、 晶体管 TB13的源极、 电容器 CB8的第二端、 电容 器 CB9的第一端连接， 晶体管 TB7的漏极、 电容器 CB9的第二端、 晶体管 TB8的源极、 晶体管 TB3的栅极连接于下拉节点 PD。
8、 一种栅极驱动单元， 其中， 包括多个级联的、 所述权利要求 1 至 7 任一项所述的移位寄存器单元；
除第一级移位寄存器的设置信号输入端连接时钟生成单元外， 其他每一 级移位寄存器的设置信号输入端连接上一级移位寄存器的进位信号输出端； 除最后一级移位寄存器的复位信号输入端连接时钟生成单元外， 其他每 一级移位寄存器的复位信号输入端连接下一级移位寄存器的复位信号输出 端。
9、 一种显示装置， 其中， 包括如权利要求 8所述的栅极驱动单元； 还包括：
时序控制器， 用于生成级扫描顺序控制信号；
电压生成单元， 用于生成栅极导通电压和栅极截止电压；
时钟生成单元， 用于基于所述级扫描顺序控制信号， 以及栅极导通电压 和栅极截止电压， 生成第一扫描顺序控制信号和第二扫描顺序控制信号。
10、 如权利要求 9所述的显示装置， 其中， 当所述级扫描顺序控制信号 为高电平时， 第一扫描顺序控制信号为栅极导通电压， 第二扫描顺序控制信 号为栅极截止电压；
当所述级扫描顺序控制信号为低电平时， 第一扫描顺序控制信号为栅极 截止电压， 第二扫描顺序控制信号为栅极导通电压。
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