WO2014153799A1 - 鳍制造方法 - Google Patents

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唐兆云
闫江
唐波
许静
王红丽
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Institute of Microelectronics of CAS
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/27—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using selective deposition, e.g. simultaneous growth of monocrystalline and non-monocrystalline semiconductor materials
    • H10P14/271—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using selective deposition, e.g. simultaneous growth of monocrystalline and non-monocrystalline semiconductor materials characterised by the preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]

Definitions

  • the present disclosure relates to the field of semiconductors and, more particularly, to a fin manufacturing method. Background technique
  • a FinFET is a three-dimensional device that includes fins that are vertically formed on a substrate and a gate stack that intersects the fins. Under the control of the gate, a conductive channel of the device can be formed in the fin. Since the height of the fin can be raised without increasing its footprint, the current drive capability per unit footprint can be increased.
  • fins are typically formed by etching a substrate. However, during the etching process, the slender fins are easily collapsed. Summary of the invention
  • a method of fabricating a FinFET comprising: forming a mask layer on a substrate; patterning the mask layer to form an opening therein; and growing a semiconductor on the substrate through the opening Layers to form fins.
  • a fin is formed by growing a semiconductor layer in a defined space (defined by a mask layer or the like) on a substrate.
  • the mask layer or the like can support the fin during the growth of the fin. Therefore, the fin can be manufactured more reliably.
  • FIG. 10 is a schematic view showing a fin-based FinFET according to another embodiment of the present disclosure, wherein each In the figure, (a) is a plan view, and (b) is a cross-sectional view taken along line BB' in (a). detailed description
  • a layer/element when a layer/element is referred to as being "on" another layer/element, the layer/element may be located directly on the other layer/element, or a central layer may be present between them. element. In addition, if a layer/element is "on” another layer/element, the layer/element may be "under” the other layer/element when the orientation is reversed.
  • a method of making a fin is provided.
  • a mask layer is formed on a substrate, and then the mask layer is patterned to have an opening corresponding to the fin to be formed.
  • a semiconductor layer can be grown on the substrate through the opening to form a fin.
  • the mask layer can effectively act as a support for the fin. After the fins are formed, the mask layer can be removed.
  • an isolation layer can be formed on the substrate (for example, in the case of fabricating a FinFET, a gate stack of a FinFET that can be used to isolate the substrate and subsequently formed), and then a mask is formed on the isolation layer.
  • the spacer layer may be further patterned with the mask layer as a mask to form an opening therein, so that the underlying substrate may be exposed to perform fin growth.
  • such an isolation layer is typically formed by depositing a dielectric material and then etch back. However, etch back is difficult to effectively control the uniformity of the height of the spacer layer on the substrate.
  • the degree of etch back in the densely distributed regions of the device and the degree of etch back in the region where the device is distributed are often different. Therefore, it is difficult to control the uniformity of the height from the top surface of the fin to the top surface of the isolation layer (which may correspond to the width of the channel region of the device) in the respective devices, resulting in poor consistency between device performance.
  • etchback since etchback is not required, it is possible to effectively control the height thereof to maintain a substantially uniform hook on the substrate during the formation of the isolation layer, particularly in the case where the isolation layer is formed by oxidation treatment. .
  • a portion of the mask layer may be removed, and the remaining mask layers may be located on both sides of the fin to act as a spacer layer.
  • the spacer layer it is also possible to form the spacer layer by depositing and etching back the dielectric layer after removing the mask layer.
  • a patterning auxiliary layer may be disposed on the mask layer.
  • the patterning auxiliary layer can then be patterned to form an opening therein (which can be slightly larger).
  • a spacer can be formed on the side walls of the opening by a spacer forming process to reduce the size of the opening.
  • the mask layer can be patterned by patterning the auxiliary layer and the sidewall spacers to form a reduced-size opening therein.
  • a variety of semiconductor devices such as FinFETs can be fabricated on the fins in a variety of ways.
  • a gate stack (including a gate dielectric layer and a gate conductor layer) intersecting the fins may be formed on the substrate (or on the isolation layer).
  • a gate-first process or a gate-last process can be used.
  • source/drain regions and the like may be formed in portions where the fins are located on both sides of the gate stack.
  • a substrate 1000 is provided.
  • the substrate 1000 may be a suitable substrate in various forms, such as a bulk semiconductor substrate such as Si, Ge, etc., a compound semiconductor substrate such as SiGe, GaAs, GaSb, AlAs, InAs, InP, GaN, SiC, InGaAs, InSb, InGaSb Etc., a semiconductor-on-insulator substrate (SOI) or the like.
  • a bulk semiconductor substrate such as Si, Ge, etc.
  • a compound semiconductor substrate such as SiGe, GaAs, GaSb, AlAs, InAs, InP, GaN, SiC, InGaAs, InSb, InGaSb Etc.
  • SOI semiconductor-on-insulator substrate
  • the isolation layer 1002 may include an oxide (such as silicon oxide) having a thickness of about 30 nm to 300 nm; the mask layer 1004 may include a nitride (such as silicon nitride) having a thickness of about lOnm-lOOnm;
  • the patterning auxiliary layer 1006 may comprise amorphous silicon having a thickness of about 10 nm to 100 nm.
  • the isolation layer 1002 may also be formed by an oxidation treatment, which contributes to the formation of the isolation layer 1002 having a uniform thickness. It should be noted here that the material selection of these layers is primarily intended to provide the desired etch selectivity in subsequent processing. Those skilled in the art can appropriately select some or all of these layers and appropriately select the materials of the layers according to the desired design.
  • the patterning auxiliary layer 1006 can be patterned to form an opening G1 therein.
  • the width of the opening G1 can be appropriately determined according to circuit design requirements and processing techniques.
  • a photoresist (not shown) may be coated on the patterning auxiliary layer 1006, exposed through a mask, and developed to form an opening in the photoresist corresponding to the opening G1 to be formed.
  • the patterning auxiliary layer 1006 may be etched by, for example, reactive ion etching (RIE) to form an opening G1 therein. Subsequently, the photoresist can be removed.
  • RIE reactive ion etching
  • a side wall may be formed on the side wall of the opening G1.
  • a dielectric layer (e.g., oxide) 1008 may be formed on the surface of the structure shown in Fig. 2, for example, by deposition.
  • the thickness of the layer 1008 substantially determines the thickness of the subsequently formed sidewall spacers (e.g., about 5 nm to 30 nm), which can be reasonably set according to the design.
  • the dielectric layer 1008 may be anisotropically etched, such as RIE, which removes its laterally extending portions, leaving its longitudinally extending portions, resulting in sidewall spacers 1008', as shown in FIG.
  • the opening G1 in the patterning auxiliary layer 1006 becomes the reduced size opening G2 due to the side wall 1008'.
  • the mask layer 1004 may be selectively etched, such as RIE, by patterning the auxiliary layer 1006 and the sidewall spacers 1008', thereby transferring the opening G2 into the mask layer 1004 to mask
  • An opening G3 is formed in the mold layer 1004.
  • the size of the opening G3 is substantially the same as the size of the opening G2 and smaller than the size of the opening G1.
  • the patterning auxiliary layer 1006 can be removed as shown in FIG.
  • the patterning auxiliary layer 1006 includes amorphous silicon
  • this can be achieved, for example, by selectively etching the patterning auxiliary layer 1006 by a TMAH solution.
  • the side wall 1008' is also removed is shown in FIG.
  • the patterned mask layer 1004 can be used as a mask, and the isolation layer 1002 is selectively etched, such as RIE, to form an opening in the isolation layer 1002.
  • a through opening G4 is formed in the mask layer 1004 and the isolation layer 1002, and the size of the opening G4 is different from the opening G2.
  • the size is approximately the same and smaller than the size of the opening G1.
  • the opening G4 exposes the substrate 1000.
  • the semiconductor layer 1010 can be grown (e.g., epitaxially grown) on the substrate 1000 through the opening G4 as shown in FIG.
  • the semiconductor layer 1010 may be completely filled with the opening G4.
  • the semiconductor layer 1010 may be subjected to a planarization treatment such as chemical mechanical polishing (CMP) to be left in the opening G4, thereby forming a fin having a shape corresponding to the opening G4.
  • CMP chemical mechanical polishing
  • the semiconductor layer 1010 may include the same or different semiconductor material as the substrate 1000, such as Si or SiGe or the like.
  • the semiconductor layer 1010 When the semiconductor layer 1010 is grown, it may be doped in situ as needed, such as N-type or P-type doping.
  • the mask layer 1004 can be removed, thereby obtaining the fins 1010 formed on the substrate 1000. Moreover, according to this embodiment, the fabrication of the isolation layer 1002 is also completed.
  • the FinFET includes a fin 1010 formed on a substrate 1000, and an isolation layer 1002 formed on both sides of the fin 1010 on the substrate 1000.
  • a gate stack intersecting the fins 1010 is formed, including a gate dielectric layer 1012 and a gate conductor layer 1014.
  • the gate dielectric layer 1012 may comprise a high-k gate dielectric such as Hf0 2 having a thickness of between about 1 nm and 5 nm, typically 2 nm.
  • the gate conductor layer 1014 may include a metal gate conductor.
  • a success function adjustment layer may also be formed between the gate dielectric layer 1012 and the gate conductor layer 1014.
  • source/drain regions may be formed on the sides of the gate stack at the fins 1010.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

本申请公开了一种鰭制造方法。一示例方法可以包括：在衬底上形成掩模层；对掩模层进行构图，以在其中形成开口；以及通过开口，在衬底上生长半导体层以形成鰭。

Description

鳍制造方法 本申请要求了 2013年 3月 26日提交的、 申请号为 201310100291.7、发明 名称为 "鰭制造方法" 的中国专利申请的优先权， 其全部内容通过引用结合在 本申请中。 技术领域
本公开涉及半导体领域， 更具体地， 涉及一种鰭制造方法。 背景技术
为了应对半导体器件的不断小型化所带来的挑战，已经提出了多种高性能 器件， 例如 FinFET (鰭式场效应晶体管）等。 FinFET是一种立体型器件， 包 括在衬底上竖直形成的鰭 （fin ) 以及与鰭相交的栅堆叠。 在栅的控制下， 可 以在鰭中形成器件的导电沟道。 由于可以提升鰭的高度而不增加其占用面积 ( footprint ), 从而可以增加每单位占用面积的电流驱动能力。
但是， 随着器件的不断小型化， FinFET 的制造也面临更多挑战。 例如， 通常通过对衬底进行刻蚀来形成鰭。但是，在刻蚀过程中，纤细的鰭极易坍塌。 发明内容
本公开的目的至少部分地在于提供一种鰭制造方法，以有助于更可靠地制 造鰭。
根据本公开的一个方面， 提供了一种制造 FinFET的方法， 包括： 在衬底 上形成掩模层； 对掩模层进行构图， 以在其中形成开口； 以及通过开口， 在衬 底上生长半导体层以形成鰭。
根据本发明的示例性实施例， 通过在衬底上的 (由掩模层等限定的 )限定 空间内生长半导体层， 来形成鰭。 这样， 在鰭的生长过程中， 掩模层等可以对 鰭起到支撑作用。 因此， 可以更加可靠地制造鰭。
附图说明 通过以下参照附图对本公开实施例的描述， 本公开的上述以及其他目的、 特征和优点将更为清楚， 在附图中：
图 1 -9是示出了根据本公开实施例的制造鰭的流程中多个阶段的示意图； 图 10是示出了根据本公开另一实施例的基于鰭制造的 FinFET的示意图， 其中， 各图中 （a ) 为俯视图， （b )为沿 （a ) 中 BB'线的截面图。 具体实施方式
以下， 将参照附图来描述本公开的实施例。 但是应该理解， 这些描述只是 示例性的， 而并非要限制本公开的范围。 此外， 在以下说明中， 省略了对公知 结构和技术的描述， 以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比 例绘制的， 其中为了清楚表达的目的， 放大了某些细节， 并且可能省略了某些 细节。 图中所示出的各种区域、 层的形状以及它们之间的相对大小、位置关系 仅是示例性的， 实际中可能由于制造公差或技术限制而有所偏差， 并且本领域 技术人员根据实际所需可以另外设计具有不同形状、 大小、 相对位置的区域 / 层。
在本公开的上下文中， 当将一层 /元件称作位于另一层 /元件 "上" 时， 该 层 /元件可以直接位于该另一层 /元件上， 或者它们之间可以存在居中层 /元件。 另外，如果在一种朝向中一层 /元件位于另一层 /元件"上"，那么当调转朝向时， 该层 /元件可以位于该另一层 /元件 "下"。
根据本公开的实施例， 提供了一种制造鰭的方法。 根据该方法， 在衬底上 形成掩模层， 然后将掩模层构图为具有与要形成的鰭相对应的开口。接着， 可 以通过该开口， 在衬底上生长半导体层， 以形成鰭。 在鰭的生长过程中， 掩模 层可以有效充当鰭的支撑物。 在形成鰭之后， 可以去除掩模层。
根据一有利示例， 可以在衬底上先形成隔离层（例如， 在制造 FinFET的 情况下， 可以用来隔离衬底和随后形成的 FinFET 的栅堆叠）， 然后再在该隔 离层上形成掩模层。 在这种情况下， 在掩模层中形成开口之后， 还可以进一步 以掩模层为掩模对隔离层进行构图以在其中形成开口，从而可以露出下方的衬 底以便进行鰭的生长。 在常规技术中， 通常通过淀积电介质材料然后回蚀来形成这样的隔离层。 但是， 回蚀很难有效控制隔离层的高度在衬底上的一致性。 例如， 当器件在衬 底上的分布并不均匀时， 即便在相同的回蚀条件下， 器件分布较密区域的回蚀 程度与器件分布较疏区域的回蚀程度通常也会存在差异。 因此，难以控制各器 件中鰭顶面到隔离层顶面的高度（可以对应于器件的沟道区的宽度）在衬底上 的一致性， 从而导致器件性能之间的一致性较差。 而根据本公开的该示例， 由 于不需要回蚀，从而可以在形成隔离层的过程中有效地控制其高度在衬底上保 持基本均勾， 特别是在通过氧化处理来形成隔离层的情况下。
备选地， 可以去除部分掩模层， 剩余的掩模层可以位于鰭两侧， 以充当隔 离层。 当然， 也可以在去除掩模层之后， 通过淀积并回蚀电介质层来形成隔离 层。
另外， 由于需要形成的与鰭相对应的开口很小， 例如根据光刻工艺曝光时 存在困难。 为了降低对掩模层进行构图时的困难， 根据本公开的一有利示例， 可以在掩模层上设置构图辅助层。 然后， 可以对构图辅助层进行构图， 以在其 中形成开口 （可以稍大）。 接着， 可以通过侧墙（spacer )形成工艺， 在开口的 侧壁上形成侧墙， 以减小开口的尺寸。 这样， 可以构图辅助层和侧墙为掩模， 来对掩模层进行构图， 从而能够在其中形成尺寸减小的开口。
在如上所述制造鰭之后， 可以按照多种方式来以该鰭为基础， 制造多种半 导体器件如 FinFET。 例如， 可以在衬底（或者， 在隔离层）上形成与鰭相交 的栅堆叠 （包括栅介质层和栅导体层）。 在形成栅堆叠时， 可以釆用先栅工艺 或后栅工艺。 另外， 可以在鰭位于栅堆叠两侧的部分中形成源 /漏区等。
本公开可以各种形式呈现， 以下将描述其中一些示例。
如图 1所示， 提供衬底 1000。 衬底 1000可以是各种形式的合适衬底， 例 如体半导体衬底如 Si、 Ge等，化合物半导体衬底如 SiGe、 GaAs、 GaSb、 AlAs、 InAs、 InP、 GaN、 SiC、 InGaAs, InSb、 InGaSb等，绝缘体上半导体衬底（ SOI ) 等。 为方便说明， 以下以体硅衬底及硅系材料为例进行描述。
在衬底 1000上， 可以例如通过淀积， 依次形成隔离层 1002、掩模层 1004 和构图辅助层 1006。 例如， 隔离层 1002可以包括氧化物 （如氧化硅）， 厚度 为约 30nm-300nm; 掩模层 1004 可以包括氮化物 （如氮化硅）， 厚度为约 lOnm-lOOnm; 构图辅助层 1006可以包括非晶硅， 厚度为约 10nm-100nm。 在 隔离层 1002包括氧化物的情况下， 隔离层 1002也可以通过氧化处理来形成， 这有助于形成厚度均匀的隔离层 1002。 这里需要指出的是， 这些层的材料选 择主要是为了能够在后继处理中提供所需的刻蚀选择性。本领域技术人员可以 根据所需设计，适当选择形成这些层中的一些或全部以及适当选择这些层的材 料。
然后， 如图 2所示， 可以对构图辅助层 1006进行构图， 以在其中形成开 口 Gl。 开口 G1 的宽度可以根据电路设计需要和加工工艺适当确定。 例如， 可以在构图辅助层 1006上涂覆光刻胶（未示出）， 通过掩模对其进行曝光， 并 进行显影， 以在光刻胶中形成与要形成的开口 G1相对应的开口。 然后， 可以 通过例如反应离子刻蚀 （ RIE ), 对构图辅助层 1006进行刻蚀， 从而在其中形 成开口 Gl。 随后， 可以去除光刻胶。
为减小开口 G1的尺寸以制造更小的鰭， 可以在开口 G1的侧壁上形成侧 墙。 具体地， 如图 3所示， 可以在图 2所示结构的表面上例如通过淀积形成一 层电介质层（如， 氧化物） 1008。 该层 1008的厚度基本上确定了随后形成的 侧墙的厚度（例如为约 5nm-30nm ), 可以根据设计合理设定。 随后， 可以对 电介质层 1008进行各向异性刻蚀如 RIE, 其去除其横向延伸部分， 从而留下 其纵向延伸部分， 得到侧墙 1008', 如图 4所示。 这样， 构图辅助层 1006中的 开口 G1由于侧墙 1008'而成为尺寸减小的开口 G2。
随后， 如图 5所示， 可以构图辅助层 1006和侧墙 1008'为掩模， 对掩模层 1004进行选择性刻蚀如 RIE, 从而将开口 G2转移到掩模层 1004中， 以在掩 模层 1004中形成开口 G3。 开口 G3的大小与开口 G2的大小大致相同， 且小 于开口 G1的大小。
在完成对掩模层 1004 的构图之后， 可以如图 6 所示， 去除构图辅助层 1006。 在构图辅助层 1006包括非晶硅的情况下， 这例如可以通过 TMAH溶液 对构图辅助层 1006进行选择性刻蚀来实现。图 6中示出了侧墙 1008'也被去除 的情况。然后，如图 7所示，可以构图后的掩模层 1004为掩模，对隔离层 1002 进行选择性刻蚀如 RIE, 从而在隔离层 1002中也形成开口。 这样， 在掩模层 1004和隔离层 1002中形成了贯穿的开口 G4, 该开口 G4的大小与开口 G2的 大小大致相同， 且小于开口 G1的大小。 而且， 该开口 G4露出了衬底 1000。 这样， 可以如图 8所示， 通过该开口 G4, 在衬底 1000上生长（例如， 外 延生长）半导体层 1010。 在生长半导体层 1010 时， 可以使其完全充满开口 G4。 随后， 可以对半导体层 1010进行平坦化处理如化学机械抛光（CMP ), 使其留于开口 G4内， 从而形成形状与开口 G4相对应的鰭。 半导体层 1010可 以包括与衬底 1000相同或不同的半导体材料， 例如 Si或 SiGe等。 在生长半 导体层 1010时， 可以根据需要对其进行原位掺杂， 如 N型或 P型掺杂。
接着， 如图 9所示， 可以去除掩模层 1004, 从而得到在衬底 1000上形成 的鰭 1010。 而且， 根据该实施例， 还完成了隔离层 1002的制作。
以这样的衬底 1000和鰭 1010为基础， 可以制作多种器件如 FinFET。 图 10中示出了示例 FinFET。具体地，该 FinFET包括在衬底 1000上形成的鰭 1010 , 以及在衬底 1000上鰭 1010两侧形成的隔离层 1002。 在隔离层 1002上， 形成 了与鰭 1010相交的栅堆叠， 包括栅介质层 1012和栅导体层 1014。 栅介质层 1012可以包括高 K栅介质例如 Hf02, 厚度为约 lnm-5nm, 典型的为 2nm。 栅 导体层 1014可以包括金属栅导体。优选地，在栅介质层 1012和栅导体层 1014 之间还可以形成功函数调节层（未示出）。另夕卜，在鰭 1010位于栅堆叠的两侧， 可以形成源 /漏区 （未示出）。 本领域技术人员知道多种方式来制造 FinFET, 在此不再赘述。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说 明。 但是本领域技术人员应当理解， 可以通过各种技术手段， 来形成所需形状 的层、 区域等。 另外， 为了形成同一结构， 本领域技术人员还可以设计出与以 上描述的方法并不完全相同的方法。 另外， 尽管在以上分别描述了各实施例， 但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是， 这些实施例仅仅是为了说明的 目的， 而并非为了限制本公开的范围。 本公开的范围由所附权利要求及其等价 物限定。 不脱离本公开的范围， 本领域技术人员可以做出多种替代和修改， 这 些替代和修改都应落在本公开的范围之内。

Claims

权 利 要 求 书
1. 一种制造鰭的方法， 包括：
在衬底上形成掩模层；
对掩模层进行构图， 以在其中形成开口； 以及
通过开口， 在衬底上生长半导体层以形成鰭。
2. 根据权利要求 1所述的方法， 还包括：
在衬底上形成隔离层， 其中掩模层形成于该隔离层上，
其中， 该方法还包括： 以形成有开口的掩模层为掩模， 对隔离层进行构图 以在其中形成开口。
3. 根据权利要求 1所述的方法，还包括： 在掩模层上形成构图辅助层, 其中， 对掩模层进行构图包括：
对构图辅助层进行构图， 以在其中形成开口；
在开口的侧壁上形成侧墙； 以及
以构图辅助层和侧墙为掩模， 对掩模层进行构图。
4. 根据权利要求 2所述的方法，还包括： 在掩模层上形成构图辅助层, 其中， 对掩模层进行构图包括：
对构图辅助层进行构图， 以在其中形成开口；
在开口的侧壁上形成侧墙； 以及
以构图辅助层和侧墙为掩模， 对掩模层进行构图。
5. 根据权利要求 4所述的方法， 其中， 衬底包括体硅衬底， 隔离层包 括氧化硅， 掩模层包括氮化硅， 构图辅助层包括非晶硅， 且侧墙包括氧化硅。
6. 根据权利要求 1所述的方法， 还包括：
对生长的半导体层进行平坦化处理。
7. 根据权利要求 1所述的方法，其中，生长的半导体层包括 Si或 SiGe。
8. 根据权利要求 1所述的方法， 还包括： 在生长半导体层时对半导体 层进行原位掺杂。
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