WO2014139277A1 - 用于双极型阻变存储器交叉阵列集成方式的选通器件单元 - Google Patents

用于双极型阻变存储器交叉阵列集成方式的选通器件单元 Download PDF

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刘明
龙世兵
吕杭炳
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Definitions

  • the present invention relates to the field of microelectronics, and more particularly to a gating device unit suitable for a bipolar type resistive memory cross array integration method.
  • Resistive random access memory as an emerging non-volatile memory technology in device structure, cell area, memory density, power consumption, program/erase speed, 3D integration And multi-value storage and many other aspects have great advantages, and become one of the most powerful competitors to replace the mainstream "flash memory" of the current non-volatile memory technology market.
  • the metal/insulator/metal (MIM) sandwich structure is the basic structure of the resistive memory. This vertical MIM structure facilitates the integration of cross-arrays for ultra-high-density storage. In the cross-array structure, parallel intersections at the top and bottom of each other contain memory cells, and each memory cell can strobe and read and write the device.
  • the read current-voltage curve of the prior art resistive memory is symmetrical under positive and negative voltage polarities.
  • Figure 1 when the resistive memory is in a low-impedance state, when the DC sweep is -V 3 ⁇ 4 ⁇ V 3 ⁇ 4 , the device exhibits a symmetrical current-voltage curve under positive and negative voltage polarities.
  • FIG. 1 When a cross-array memory architecture is employed, memory cells in a low-resistance state will provide additional leakage paths due to the symmetrical read electrical characteristics of the memory cells. These leakage channels will affect the read information of the gated memory cells and be generated in the cross-array. Serious read crosstalk problems.
  • the device with coordinates (1, 1) is in a high-impedance state, and the remaining three adjacent devices (1, 2), (2, 2), and (2, 1) Both are in a low-impedance state.
  • the current can be transmitted along the low-impedance channel (1, 2) ⁇ (2, 2) ⁇ (2, 1) (dashed line Show), causing the (1, 1) device to be misread into a conducting state (low resistance state).
  • the rectifier diode only has a positive conduction characteristic, and cannot provide a sufficient current in the reverse direction, so that the current resistance can be integrated with the rectifier diode.
  • the reservoir must have a unipolar resistance transition characteristic, ie the programming and erasing operations of the resistive memory must be done at the same voltage polarity.
  • the programming and erasing operations must be performed under the opposite voltage polarity.
  • a single rectifier diode cannot meet the current requirements for its reverse erasing, so it is not currently possible.
  • the misreading caused by read crosstalk in the bipolar resistive memory cross array is effectively eliminated.
  • the main object of the present invention is to provide a strobe device unit suitable for a bipolar type resistive memory cross array integration method to eliminate misreading caused by read crosstalk in a bipolar resistive memory cross array.
  • the present invention provides a gate device unit for a bipolar type resistive memory cross array integration method, the gate device unit including an np diode 11 and a pn diode 12, the np diode 11 and The pn diodes 12 are of opposite polarity and are connected in parallel to provide the strobe device unit with bidirectional rectification characteristics.
  • the np diode 11 and the pn diode 12 are connected in parallel via a dielectric isolation layer 109.
  • the material used for the dielectric isolation layer 109 is one of Si0 2 , Si 2 N 3 , Hf0 2 , Zr0 2 or A1 2 0 3 .
  • the np diode 11 includes a first lower conductive electrode 101, a first n-type doped semiconductor layer 102, a first p-type doped semiconductor layer 103, and a first upper conductive electrode 104 which are sequentially stacked from bottom to top.
  • the pn diode 12 includes a second lower conductive electrode 105, a second p-type doped semiconductor layer 106, a second n-type doped semiconductor layer 107, and a second upper conductive electrode 108 which are sequentially stacked from bottom to top.
  • the first lower conductive electrode 101 or the second lower conductive electrode 105 is made of a metal material or a conductive metal compound, and the first lower conductive electrode 101 and the second lower conductive electrode 105 are made of a material. Same or different.
  • the metal material is selected from the group consisting of W, Al, Cu, Au, Ag, Pt, Ru, Ti, Ta, Pb, Co, Mo, Ir or Ni
  • At least one of: the conductive metal compound is at least one selected from the group consisting of TiN, TaN, Ir0 2 , IT0 or IZ0.
  • the first lower conductive electrode 101 or the second lower conductive electrode 105 is prepared by one of electron beam evaporation, chemical vapor deposition, pulsed laser deposition, atomic layer deposition or magnetron sputtering. .
  • the first lower conductive electrode 101 or the second lower conductive electrode 105 has a thickness of 1 nm to 500 nm.
  • the first n-type doped semiconductor layer 102 forms an np junction with the first p-type doped semiconductor layer 103, and the np junction is doped by Si, Ge, GaAs, LnP or SiGe semiconductor materials.
  • the second p-type doped semiconductor layer 106 forms a pn junction with the second n-type doped semiconductor layer 107, and the pn junction is passed through a Si, Ge, GaAs, LnP or SiGe semiconductor material. Formed after doping modification.
  • the doping is one of a thermal diffusion and an ion implantation method; the doping concentration of the np junction or pn is l xlO 12 cm - 2 ⁇ l xl0 22 cm - 2 .
  • the positive and negative turn-on voltages of the gate device unit are controlled by the doping concentration or junction depth of the np junction in the np diode and the pn junction in the pn diode, respectively.
  • the first n-type doped semiconductor layer 102, the first p-type doped semiconductor layer 103, the second p-type doped semiconductor layer 106 or the second n-type doped semiconductor layer 107 is It is prepared by one of chemical vapor deposition, atomic layer deposition and molecular beam epitaxy.
  • the first n-type doped semiconductor layer 102, the first p-type doped semiconductor layer 103, the second p-type doped semiconductor layer 106 or the second n-type doped semiconductor layer 107 The thickness is from 10 nm to 500 nm.
  • the first upper conductive electrode 104 or the second upper conductive electrode 108 is composed of a metal material or a conductive metal compound, and the first upper conductive electrode 104 and the second upper conductive electrode 108 are made of a material. Same or different.
  • the metal material is at least one selected from the group consisting of W, Al, Cu, Au, Ag, Pt, Ru, Ti, Ta, Pb, Co, Mo, Ir or Ni;
  • the conductive metal compound is selected from the group consisting of At least one of the group consisting of TiN, TaN, Ir0 2 , ITO or IZO.
  • the first upper conductive electrode 104 or the second upper conductive electrode 108 It is prepared by one of electron beam evaporation, chemical vapor deposition, pulsed laser deposition, atomic layer deposition or magnetron sputtering.
  • the first upper conductive electrode 104 or the second upper conductive electrode 108 has a thickness of 1 nm to 500 nm.
  • the present invention has the following beneficial effects:
  • the gating device unit for bipolar type resistive memory cross array integration method provided by the present invention, using a forward conducting diode composed of an np type semiconductor material and a negative conducting diode composed of a pn type semiconductor material , the two are connected in parallel as a strobe device unit in the bipolar resistive memory cross array, the np diode is turned on under the forward voltage, and the negative voltage is turned off; the pn diode is turned on at the negative voltage, in the forward direction The voltage is cut off; the np diode and the pn diode are connected in parallel to provide a large on-current and a large nonlinear resistance coefficient in both positive and negative voltage directions, so that the bipolar resistive memory crossover can be effectively eliminated. Misreading caused by read crosstalk in the array.
  • the strobe device unit for the bipolar type resistive memory cross array integration method provided by the present invention is to connect two rectifier diodes of opposite polarities in parallel to form a strobe device unit, and the structure thereof is as shown in FIG. It can be used as a strobe of a bipolar resistance-change memory, providing a large on-current and a large non-linear resistivity in both positive and negative voltage directions while maintaining high rectification characteristics.
  • FIG. 1 is a read operation current-voltage curve of a resistive memory in the prior art in a low resistance state.
  • 2 is a schematic diagram of a crosstalk problem of a resistive memory cross array in the prior art;
  • FIG. 3 is a schematic structural diagram of a gating device unit suitable for a bipolar resistive memory cross array integrated mode provided by the present invention;
  • Np diode, 12 is a pn diode
  • 101 is a lower conductive electrode
  • 102 is an n-type semiconductor layer
  • 103 is a p-type semiconductor layer
  • 104 is an upper conductive electrode
  • 105 is a lower conductive electrode
  • 106 is a p-type semiconductor layer
  • 107 is n a semiconductor layer
  • 108 is an upper conductive electrode
  • 109 is an isolation dielectric layer;
  • FIG. 4 is a graph showing current-voltage characteristics of an n-p junction diode in a strobe mode in a strobe device unit in accordance with an embodiment of the present invention
  • FIG. 5 is a graph showing current-voltage characteristics of a p-n junction diode in a strobe mode in a strobe device unit in accordance with an embodiment of the present invention
  • FIG. 6 is a graph showing current-voltage characteristics in a DC scan mode after an n-p junction diode and a p-n junction diode are connected in parallel in a gate device unit according to an embodiment of the invention
  • FIG. 7 is a graph showing current-voltage characteristics of a bipolar resistive memory device in a DC scan mode in a resistive random access memory cell in accordance with an embodiment of the present invention
  • FIG. 8 is a schematic diagram of a V/2 pressurization mode of a read/write voltage of a cross array formed by a series connection of a bipolar resistive memory and a gating device in accordance with an embodiment of the present invention
  • Figure 9 is a graph showing read current-voltage characteristics of a bipolar resistive memory in series with a strobe device in a DC scan mode in accordance with an embodiment of the present invention.
  • FIG. 3 is a schematic structural diagram of a strobe device unit suitable for a bipolar type resistive memory cross array integrated manner, the strobe device unit including an np diode 11 and a pn diode 12, The np diode 11 and the pn diode 12 have opposite polarities and are connected in parallel, so that the gate device unit has bidirectional rectification characteristics.
  • the np diode 11 and the pn diode 12 are connected in parallel through the dielectric isolation layer 109.
  • the material used for the dielectric isolation layer 109 may be any one of Si0 2 , Si 2 N 3 , Hf0 2 , Zr0 2 or A1 2 0 3 .
  • the np diode 11 includes a first lower conductive electrode 101, a first n-type doped semiconductor layer 102, a first p-type doped semiconductor layer 103, and a first upper conductive electrode 104 which are sequentially stacked from bottom to top, and the pn diode 12 includes The second lower conductive electrode 105, the second p-type doped semiconductor layer 106, the second n-type doped semiconductor layer 107, and the second upper conductive electrode 108 are sequentially stacked in this order.
  • the first lower conductive electrode 101 or the second lower conductive electrode 105 is made of a metal material or a conductive metal compound, and the materials used for the first lower conductive electrode 101 and the second lower conductive electrode 105 may be the same or different, wherein the metal material is selected from the group consisting of At least one of the group consisting of W, Al, Cu, Au, Ag, Pt, Ru, Ti, Ta, Pb, Co, Mo, Ir or Ni, the conductive metal compound is selected from the group consisting of TiN, TaN, Ir0 2 , ITO Or at least one of the groups consisting of IZO.
  • the first lower conductive electrode 101 or the second lower conductive electrode 105 is prepared by one of electron beam evaporation, chemical vapor deposition, pulsed laser deposition, atomic layer deposition or magnetron sputtering, and the first lower conductive electrode 101 or The thickness of the second lower conductive electrode 105 is from 1 nm to 500 nm.
  • the first n-type doped semiconductor layer 102 forms an np junction with the first p-type doped semiconductor layer 103, and the np junction is formed by doping modification of a Si, Ge, GaAs, LnP or SiGe semiconductor material;
  • the p-type doped semiconductor layer 106 and the second n-type doped semiconductor layer 107 form a pn junction which is formed by doping modification of a Si, Ge, GaAs, LnP or SiGe semiconductor material.
  • the doping is one of thermal diffusion and ion implantation; the doping concentration of the np junction or pn is lx l0 12 cm - 2 ⁇ lx l0 22 cm - 2 .
  • the positive and negative turn-on voltages of the gate device unit are controlled by the doping concentration or junction depth of the np junction in the np diode and the pn junction in the pn diode, respectively.
  • the first n-type doped semiconductor layer 102, the first p-type doped semiconductor layer 103, the second p-type doped semiconductor layer 106 or the second n-type doped semiconductor layer 107 are formed by chemical vapor deposition Prepared by one of atomic layer deposition or molecular beam epitaxy.
  • the first n-type doped semiconductor layer 102, the first p-type doped semiconductor layer 103, the second p-type doped semiconductor layer 106 or the second n-type doped semiconductor layer 107 have a thickness of 10 nm to 500 nm.
  • the first upper conductive electrode 104 or the second upper conductive electrode 108 is made of a metal material or a conductive gold
  • the material of the first upper conductive electrode 104 and the second upper conductive electrode 108 may be the same or different, wherein the metal material is selected from the group consisting of W, Al, Cu, Au, Ag, Pt, Ru, Ti, Ta, Pb.
  • the conductive metal compound is at least one selected from the group consisting of TiN, TaN, Ir0 2 , ITO or IZO.
  • the first upper conductive electrode 104 or the second upper conductive electrode 108 is prepared by one of electron beam evaporation, chemical vapor deposition, pulsed laser deposition, atomic layer deposition or magnetron sputtering, and the first upper conductive electrode 104 or The thickness of the second upper conductive electrode 108 is from 1 nm to 500 nm.
  • a gate device unit is formed by an n-p diode and a p-n diode in parallel, and the gate device unit suppresses and cancels the read crosstalk of the bipolar type resistive memory cross array.
  • FIG. 4 is a graph showing current-voltage characteristics of an n-p junction diode in a strobe mode in a strobe device unit in accordance with an embodiment of the present invention.
  • the forward sweep voltage exceeds 1 ⁇ 4
  • the n-p diode is forward-conducting, and the diode is in a low-impedance state; at the negative scan voltage, the n-p diode is off and the diode is in a high-impedance state.
  • FIG. 5 is a graph showing current-voltage characteristics of a pn junction diode in a DC scan mode in a gate device unit in accordance with an embodiment of the present invention.
  • the polarity of the pn diode is opposite to that of the np diode.
  • FIG. 6 is a graph showing current-voltage characteristics in a DC scan mode in which a np junction diode and a pn junction diode are connected in parallel in a gate device unit in accordance with an embodiment of the present invention.
  • the forward scan voltage exceeds 1 ⁇ 4
  • the np diode is turned on, that is, the gate device is turned on
  • the negative scan voltage exceeds V 2
  • the pn diode is turned on, causing the gate device to be turned on.
  • the gate device composed of the np diode and the pn diode in parallel can provide a large current in both positive and negative voltage directions, and thus can simultaneously satisfy the bipolar type resistive memory memory programming as shown in FIG. The current required for the positive and negative voltage polarity during erase operation.
  • the gate device formed by the parallel connection of the np diode and the pn diode is in a higher resistance state when the voltage is less than the on-voltage 1 ⁇ 4 (or V 2 ). Therefore, a cross-array formed by a gate device composed of an np diode and a pn diode in parallel with a bipolar resistive memory
  • the V/2 pressurization method used in the column is shown in Figure 8.
  • bipolar gating device connected in series resistive memory exhibits bidirectional rectifying behavior during a read operation, as shown in FIG. 9 .
  • the resistance of the memory cell appears as the resistance of the resistive memory, which is low resistance.
  • the resistance of the memory cell appears as the resistance when the diode is not turned on.
  • the high-impedance state thus reduces the leakage path generated by the memory cells of the same bit line or the same word line.
  • the present invention defines rectification as R v / 2 /R v , and the suppression effect of the gating device proposed by the present invention on the crosstalk of the bipolar resistive memory cross array is mainly determined by the rectification ratio (R V / 2 /R v ) Size determines.

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Abstract

一种用于双极型阻变存储器交叉阵列集成方式的选通器件单元，其特征在于，该选通器件单元包括一个n-p二极管（11）和一个p-n二极管（12），该n-p二极管（11）和该p-n二极管（12）的极性相反且并联连接，使该选通器件单元具有双向整流特性。这种用于双极型阻变存储器交叉阵列集成方式的选通器件单元具有双向整流特性，即在导通态时在任意电压极性下都能够提供较高的电流密度，同时在读电压下也具有较大的整流比（Rv/2/Rv），因此能够抑制双极型阻变存储器交叉阵列结构中的读串扰现象，避免误读，解决了普通整流二极管只适用于单极型阻变存储器交叉阵列的难题。

Description

用于双极型阻变存储器交叉阵列集成方式的选通器件单元 技术领域 本发明涉及微电子技术领域， 尤其是一种适用于双极型阻变存储器 交叉阵列集成方式的选通器件单元。
背景技术 电阻转变型随机存取存储器 ( resistive random access memory , RRAM) 作为一种新兴的非易失性存储技术， 在器件结构、 单元面积、 存储密度、 功耗、 编程 /擦除速度、 3D集成和多值存储等诸多方面具有 极大的优势， 成为替代目前非易失性存储技术市场主流产品"闪存"的最 有力竞争者之一。 金属 /绝缘层 /金属 （MIM) 的三明治结构是阻变存储 器的基本结构， 这种垂直的 MIM结构有利于采用交叉阵列的集成方式 来实现超高密度存储。 在交叉阵列结构中， 上下相互垂直的平行交叉点 处含有存储单元， 每一个存储单元都可以实现器件的选通并进行读写。
然而，现有阻变存储器的读电流-电压曲线在正负电压极性下是对称 的。 如图 1所示， 当阻变存储器处于低阻态时， 采用直流扫描 -V ¾→V ¾ 时， 器件在正负电压极性下， 表现出对称的电流 -电压曲线。 当采取交叉 阵列存储架构时， 由于存储器单元对称的读电学特性， 处于低阻态的存 储单元将提供额外的漏电通道， 这些漏电通道将影响选通存储单元的读 取信息， 在交叉阵列中产生严重的读串扰问题。 如图 2所示， 在相邻的 四个存储器件， 坐标为 （1, 1 ) 的器件处于高阻状态， 其余三个相邻器 件 （1, 2)、 （2, 2) 和 (2, 1 ) 都处于低阻状态， 在 （1, 1 ) 器件上加读电 压时， 电流可以沿着低阻通道（1, 2) → (2, 2) → (2, 1 )进行传输（虚 线所示）， 使得 （1, 1)器件被误读成导通状态 （低阻态）。
现有技术中通过将整流二极管串联到电阻转变存储器上， 可以有效 地解决误读现象。 但是， 通常整流二极管只具有正向的导通特性， 在反 方向上无法提供足够的电流， 因此当前能够与整流二极管集成的阻变存 储器必须具有单极型电阻转变特性， 即阻变存储器的编程和擦除操作必 须在相同的电压极性下完成。 而对于当前较为普遍的双极型电阻转变存 储器， 其编程和擦除操作必须在相反的电压极性下完成， 单个的整流二 极管无法满足其反向擦除所需的电流要求， 因此目前还无法有效地消除 双极型阻变存储器交叉阵列中的读串扰引起的误读现象。
发明内容
(一） 要解决的技术问题
有鉴于此， 本发明的主要目的在于提供一种适用于双极型阻变存储 器交叉阵列集成方式的选通器件单元， 以消除双极型阻变存储器交叉阵 列中的读串扰引起的误读现象。
(二） 技术方案
为达到上述目的， 本发明提供了一种用于双极型阻变存储器交叉阵 列集成方式的选通器件单元，该选通器件单元包括一个 n-p二极管 11和 一个 p-n二极管 12， 该 n-p二极管 11和该 p-n二极管 12的极性相反且 并联连接， 使该选通器件单元具有双向整流特性。
上述方案中， 所述 n-p二极管 11与所述 p-n二极管 12之间通过介 质隔离层 109并联连接。所述介质隔离层 109采用的材料是 Si02、Si2N3、 Hf02、 Zr02或 A1203中的一种。
上述方案中，所述 n-p二极管 11包括由下至上依次叠层的第一下导 电电极 101、 第一 n型掺杂半导体层 102、 第一 p型掺杂半导体层 103 和第一上导电电极 104， 所述 p-n二极管 12包括由下至上依次叠层的第 二下导电电极 105、 第二 p型掺杂半导体层 106、 第二 n型掺杂半导体 层 107和第二上导电电极 108。
上述方案中， 所述第一下导电电极 101或所述第二下导电电极 105 由金属材料或导电金属化合物构成， 所述第一下导电电极 101与所述第 二下导电电极 105采用的材料相同或不相同。所述金属材料选自 W、 Al、 Cu、 Au、 Ag、 Pt、 Ru、 Ti、 Ta、 Pb、 Co、 Mo、 Ir或 Ni构成的群组中 的至少一种； 所述导电金属化合物选自 TiN、 TaN、 Ir02、 IT0或 IZ0构 成的群组中的至少一种。
上述方案中， 所述第一下导电电极 101或所述第二下导电电极 105 采用电子束蒸发、 化学气相沉积、 脉冲激光沉积、 原子层沉积或磁控溅 射方法中的一种制备而成。
上述方案中， 所述第一下导电电极 101或所述第二下导电电极 105 的厚度为 lnm〜500nm。
上述方案中， 所述第一 n型掺杂半导体层 102与所述第一 p型掺杂 半导体层 103形成 n-p结， 该 n-p结是由 Si、 Ge、 GaAs、 LnP或 SiGe 半导体材料经过掺杂改性后而形成； 所述第二 p型掺杂半导体层 106与 所述第二 n型掺杂半导体层 107形成 p-n结，该 p-n结是由 Si、 Ge、 GaAs、 LnP或 SiGe半导体材料经过掺杂改性后而形成。所述掺杂是采用热扩散 和离子注入方法中的一种； 所述形成 n-p结或 p-n的掺杂浓度为 l xlO12 cm-2~l xl022 cm— 2。 该选通器件单元的正负导通电压分别由 n-p二极管中 的 n-p结和 p-n二极管中的 p-n结的掺杂浓度或结深来控制。
上述方案中， 所述第一 n型掺杂半导体层 102、 所述第一 p型掺杂 半导体层 103、 第二 p型掺杂半导体层 106或所述第二 n型掺杂半导体 层 107是采用化学气相沉积、 原子层沉积和分子束外延方法中的一种制 备而成。
上述方案中， 所述第一 n型掺杂半导体层 102、 所述第一 p型掺杂 半导体层 103、 第二 p型掺杂半导体层 106或所述第二 n型掺杂半导体 层 107的厚度为 10nm〜500nm。
上述方案中， 所述第一上导电电极 104或所述第二上导电电极 108 由金属材料或导电金属化合物构成， 所述第一上导电电极 104与所述第 二上导电电极 108采用的材料相同或不相同。所述金属材料选自 W、 Al、 Cu、 Au、 Ag、 Pt、 Ru、 Ti、 Ta、 Pb、 Co、 Mo、 Ir或 Ni构成的群组中 的至少一种； 所述导电金属化合物选自 TiN、 TaN、 Ir02、 ITO或 IZO构 成的群组中的至少一种。
上述方案中， 所述第一上导电电极 104或所述第二上导电电极 108 采用电子束蒸发、 化学气相沉积、 脉冲激光沉积、 原子层沉积或磁控溅 射方法中的一种制备而成。
上述方案中， 所述第一上导电电极 104或所述第二上导电电极 108 的厚度为 lnm〜500nm。
(三） 有益效果
从上述技术方案可以看出， 本发明具有以下有益效果：
1、 本发明提供的这种用于双极型阻变存储器交叉阵列集成方式的 选通器件单元， 采用一个 n-p型半导体材料构成的正向导通二极管与一 个 p-n型半导体材料构成的负向导通二极管， 将二者并联作为双极型阻 变存储器交叉阵列中的选通器件单元， n-p 二极管在正向电压下导通， 负向电压下截止； p-n 二极管在负向电压下导通， 在正向电压下截止； n-p二极管和 p-n二极管并联后，在正负两种电压方向下都能提供较大的 导通电流和较大的非线性电阻系数， 所以能够有效地消除双极型阻变存 储器交叉阵列中的读串扰引起的误读现象。
2、 本发明提供的这种用于双极型阻变存储器交叉阵列集成方式的 选通器件单元， 是将两个极性相反的整流二极管并联构成一个选通器件 单元， 其结构如图 3 所示， 可以作为双极型电阻转变存储器的选通管， 在正负两种电压方向下都能提供较大的导通电流和较大的非线性电阻 系数， 同时还能保持较高的整流特性， 具有双向整流特性， 即在导通态 时在任意电压极性下都能够提供较高的电流密度， 同时在读电压下也具 有较大的整流比 (RV/2/Rv;)， 因此能够抑制双极型阻变存储器交叉阵列结 构中的读串扰现象， 避免误读， 解决了普通整流二极管只适用于单极型 阻变存储器交叉阵列的难题。
附图说明 为了更进一歩说明本发明的内容， 以下结合附图及实施例子， 对本 发明做详细描述， 其中：
图 1 为现有技术中的阻变存储器在低阻态下的读操作电流-电压曲 图 2为现有技术中的阻变型存储器交叉阵列在读串扰问题的示意图; 图 3本发明提供的适用于双极型阻变存储器交叉阵列集成方式的选 通器件单元的结构示意图； 其中， 11为 n-p二极管， 12为 p-n二极管， 101为下导电电极， 102为 n型半导体层， 103为 p型半导体层， 104为 上导电电极， 105为下导电电极， 106为 p型半导体层， 107为 n型半导 体层， 108为上导电电极， 109为隔离介质层；
图 4为依照本发明实施例的选通器件单元中 n-p结二极管在直流扫 描模式下的电流-电压特性曲线图；
图 5为依照本发明实施例的选通器件单元中 p-n结二极管在直流扫 描模式下的电流-电压特性曲线图；
图 6为依照本发明实施例的选通器件单元中 n-p结二极管与 p-n结 二极管并联后在直流扫描模式下的电流 -电压特性曲线图；
图 7为依照本发明实施例的阻变型随机存储单元中双极型阻变存储 器在直流扫描模式下的电流-电压特性曲线图；
图 8为依照本发明实施例的由双极型阻变存储器与选通器件串联构 成的交叉阵列的读写电压的 V/2加压方式示意图；
图 9为依照本发明实施例的双极型阻变存储器与选通器件串联后在 直流扫描模式下的读电流-电压特性曲线图。
具体实施方式 为使本发明的目的、 技术方案和优点更加清楚明白， 以下结合具体 实施例， 并参照附图， 对本发明进一歩详细说明。
如图 3所示， 图 3本发明提供的适用于双极型阻变存储器交叉阵列 集成方式的选通器件单元的结构示意图， 该选通器件单元包括一个 n-p 二极管 11和一个 p-n二极管 12， 该 n-p二极管 11和该 p-n二极管 12的 极性相反且并联连接， 使该选通器件单元具有双向整流特性。
其中， n-p二极管 11与 p-n二极管 12之间通过介质隔离层 109并联 连接， 介质隔离层 109采用的材料可以是 Si02、 Si2N3、 Hf02、 Zr02或 A1203中的任意一种。
n-p二极管 11包括由下至上依次叠层的第一下导电电极 101、 第一 n型掺杂半导体层 102、 第一 p型掺杂半导体层 103和第一上导电电极 104， p-n二极管 12包括由下至上依次叠层的第二下导电电极 105、第二 p型掺杂半导体层 106、 第二 n型掺杂半导体层 107和第二上导电电极 108。
第一下导电电极 101或第二下导电电极 105是由金属材料或导电金 属化合物构成， 第一下导电电极 101与第二下导电电极 105采用的材料 可以相同也可以不同， 其中金属材料选自 W、 Al、 Cu、 Au、 Ag、 Pt、 Ru、 Ti、 Ta、 Pb、 Co、 Mo、 Ir或 Ni构成的群组中的至少一种， 导电金 属化合物选自 TiN、 TaN、 Ir02、 ITO或 IZO构成的群组中的至少一种。
第一下导电电极 101或第二下导电电极 105采用电子束蒸发、 化学 气相沉积、 脉冲激光沉积、 原子层沉积或磁控溅射方法中的一种制备而 成，第一下导电电极 101或第二下导电电极 105的厚度为 lnm〜500nm。
第一 n型掺杂半导体层 102与第一 p型掺杂半导体层 103形成 n-p 结， 该 n-p结是由 Si、 Ge、 GaAs、 LnP或 SiGe半导体材料经过掺杂改 性后而形成； 第二 p型掺杂半导体层 106与第二 n型掺杂半导体层 107 形成 p-n结， 该 p-n结是由 Si、 Ge、 GaAs、 LnP或 SiGe半导体材料经 过掺杂改性后而形成。 其中， 掺杂是采用热扩散和离子注入方法中的一 种； 所述形成 n-p结或 p-n的掺杂浓度为 l x l012 cm— 2~l x l022 cm— 2。 该选 通器件单元的正负导通电压分别由 n-p二极管中的 n-p结和 p-n二极管 中的 p-n结的掺杂浓度或结深来控制。
所述第一 n型掺杂半导体层 102、所述第一 p型掺杂半导体层 103、 第二 p型掺杂半导体层 106或所述第二 n型掺杂半导体层 107是采用化 学气相沉积、 原子层沉积或分子束外延方法中的一种制备而成。 第一 n 型掺杂半导体层 102、 第一 p型掺杂半导体层 103、 第二 p型掺杂半导 体层 106或第二 n型掺杂半导体层 107的厚度为 10nm〜500nm。
第一上导电电极 104或第二上导电电极 108是由金属材料或导电金 属化合物构成， 第一上导电电极 104与第二上导电电极 108采用的材料 可以相同也可以不同， 其中金属材料选自 W、 Al、 Cu、 Au、 Ag、 Pt、 Ru、 Ti、 Ta、 Pb、 Co、 Mo、 Ir或 Ni构成的群组中的至少一种， 导电金 属化合物选自 TiN、 TaN、 Ir02、 ITO或 IZO构成的群组中的至少一种。
第一上导电电极 104或第二上导电电极 108采用电子束蒸发、 化学 气相沉积、 脉冲激光沉积、 原子层沉积或磁控溅射方法中的一种制备而 成，第一上导电电极 104或第二上导电电极 108的厚度为 lnm〜500nm。
本发明实施例是由一个 n-p二极管与一个 p-n二极管并联构成选通 器件单元， 该选通器件单元对双极型阻变存储器交叉阵列的读串扰具有 抑制和消除作用。
图 4为依照本发明实施例的选通器件单元中 n-p结二极管在直流扫 描模式下的电流 -电压特性曲线图。当正向扫描电压超过 ¼时， n-p二极 管在正向导通， 这时二极管处于低阻状态； 在负向扫描电压下， n-p 二 极管处于截止状态， 二极管为高阻状态。
图 5为依照本发明实施例的选通器件单元中 p-n结二极管在直流扫 描模式下的电流 -电压特性曲线图。 p-n二极管极性与 n-p二极管相反， 当负向扫描电压超过 V2时， n-p二极管在负向导通， 这时二极管处于低 阻状态； 而在正向扫描电压下， p-n 二极管处于截止状态， 二极管为高 阻状态。
图 6为依照本发明实施例的选通器件单元中 n-p结二极管与 p-n结 二极管并联后在直流扫描模式下的电流 -电压特性曲线图。当正向扫描电 压超过 ¼时， n-p二极管导通， 即选通器件导通， 而当负向扫描电压超 过 V2是， p-n二极管导通， 使得选通器件导通。 由图 6可以看出， n-p 二极管和 p-n二极管并联构成的选通器件在正负电压方向上都能提供较 大的电流，因此能够同时满足如图 7所示的双极型阻变存储器编程 /擦除 操作时， 在正负电压极性下所需的电流要求。
另外， n-p二极管和 p-n二极管并联构成的选通器件在电压小于导通 电压 ¼ (或 V2)时， 选通器件均处于较高的电阻状态。 因此在 n-p二极 管和 p-n二极管并联构成的选通器件与双极型阻变存储器构成的交叉阵 列中采用的 V/2加压方式， 如图 8所示。
选通单元所在的字线上加 (1/2)V编程或 (1/2)V读电压，选通单元所在的 位线上加 (-1/2：^ 或-l/2;>V 电压，其它字线和位线上加零偏压。这时， 选通单元上获得的电压为 V ig 或 V ， 而与选通单元在同一字线或位线 上的存储单元获得的电压为 ±1/2;>V 或 ±1/2;>V ¾，其它存储单元获得的 电压为零。 因此， 这种加压方式下， 阵列的读串扰主要来源于同一位线 或同一字线上， 且处于低阻状态的阻变存储单元。 由图 8可知， 当读取 选通存储单元时， 位于选通存储单元同一位线或同一字线上的存储单元 两端的电压为 (±l/2)V ，在本发明实施例中，采用的读电压
读， 卜 V ¾/2 I < I V2 I < I -V ¾ I， 选通器件与双极型阻变存储器串联构成的 存储单元在读操作过程中表现出双向的整流特性， 如图 9所示。
在 ±V ¾电压，存储单元的电阻表现为阻变存储器的电阻，为低阻态； 而在 (±1/2)V ¾电压下， 存储单元的电阻表现为二极管未开启时的电阻， 为高阻态， 因此减小了同一位线或同一字线上的存储单元产生的漏电通 道。本发明将整流定义为 Rv/2/Rv， 本发明提出的选通器件对于双极型阻 变存储器交叉阵列中读串扰的抑制效果主要由整流比 （RV/2/Rv) 的大小 决定。
以上所述的具体实施例， 对本发明的目的、 技术方案和有益效果进 行了进一歩详细说明， 所应理解的是， 以上所述仅为本发明的具体实施 例而已， 并不用于限制本发明， 凡在本发明的精神和原则之内， 所做的 任何修改、 等同替换、 改进等， 均应包含在本发明的保护范围之内。

Claims

权利要求
1、 一种用于双极型阻变存储器交叉阵列集成方式的选通器件单元， 其特征在于， 该选通器件单元包括一个 n-p二极管 （11 ) 和一个 p-n二 极管 （12)， 该 n-p二极管 （11 ) 和该 p-n二极管 （12 ) 的极性相反且并 联连接， 使该选通器件单元具有双向整流特性。
2、 根据权利要求 1所述的选通器件单元， 其特征在于， 所述 n-p二 极管（11 ) 与所述 p-n二极管（12 ) 之间通过介质隔离层 （109 ) 并联连 接。
3、 根据权利要求 2所述的选通器件单元， 其特征在于， 所述介质 隔离层 （109 ) 采用的材料是 Si02、 Si2N3、 Hf02、 Zr02或 A1203中的一 种。
4、 根据权利要求 1所述的选通器件单元， 其特征在于， 所述 n-p二 极管 （11 ) 包括由下至上依次叠层的第一下导电电极 （101 )、 第一 n型 掺杂半导体层 （102)、 第一 p型掺杂半导体层 （103 ) 和第一上导电电 极 （104)， 所述 p-n二极管 （12 ) 包括由下至上依次叠层的第二下导电 电极（105)、第二 p型掺杂半导体层（106)、第二 n型掺杂半导体层（107 ) 和第二上导电电极 （108)。
5、 根据权利要求 4所述的选通器件单元， 其特征在于， 所述第一 下导电电极 （101 ) 或所述第二下导电电极 （105 ) 由金属材料或导电金 属化合物构成，所述第一下导电电极（101 )与所述第二下导电电极（105 ) 采用的材料相同或不相同。
6、 根据权利要求 5 所述的选通器件单元， 其特征在于， 所述金属 材料选自 W、 Al、 Cu、 Au、 Ag、 Pt、 Ru、 Ti、 Ta、 Pb、 Co、 Mo、 Ir或 Ni构成的群组中的至少一种；所述导电金属化合物选自 TiN、TaN、Ir02、 ITO或 IZO构成的群组中的至少一种。
7、 根据权利要求 4所述的选通器件单元， 其特征在于， 所述第一 下导电电极 （101 ) 或所述第二下导电电极 （105 ) 采用电子束蒸发、 化 学气相沉积、 脉冲激光沉积、 原子层沉积或磁控溅射方法中的一种制备 而成。
8、 根据权利要求 4所述的选通器件单元， 其特征在于， 所述第一 下导电电极（101 )或所述第二下导电电极（105 )的厚度为 lnm〜500nm。
9、 根据权利要求 4所述的选通器件单元， 其特征在于， 所述第一 n 型掺杂半导体层 （102) 与所述第一 p型掺杂半导体层 （103 ) 形成 n-p 结， 该 n-p结是由 Si、 Ge、 GaAs、 LnP或 SiGe半导体材料经过掺杂改 性后而形成； 所述第二 p型掺杂半导体层 （106) 与所述第二 n型掺杂 半导体层（107 )形成 p-n结， 该 p-n结是由 Si、 Ge、 GaAs、 LnP或 SiGe 半导体材料经过掺杂改性后而形成。
10、 根据权利要求 9所述的选通器件单元， 其特征在于， 所述掺杂 是采用热扩散和离子注入方法中的一种； 所述形成 n-p结或 p-n的掺杂 浓度为 l x l012 cm-2~l x l022 cm-2。
11、 根据权利要求 9所述的选通器件单元， 其特征在于， 该选通器 件单元的正负导通电压分别由 n-p二极管中的 n-p结和 p-n二极管中的 p-n结的掺杂浓度或结深来控制。
12、 根据权利要求 4所述的选通器件单元， 其特征在于， 所述第一 n型掺杂半导体层 （102)、 所述第一 p型掺杂半导体层 （103 )、 第二 p 型掺杂半导体层 （106) 或所述第二 n型掺杂半导体层 （107 ) 是采用化 学气相沉积、 原子层沉积和分子束外延方法中的一种制备而成。
13、 根据权利要求 4所述的选通器件单元， 其特征在于， 所述第一 n型掺杂半导体层 （102)、 所述第一 p型掺杂半导体层 （103 )、 第二 p 型掺杂半导体层 （106) 或所述第二 n型掺杂半导体层 （107 ) 的厚度为 10nm〜500nm。
14、 根据权利要求 4所述的选通器件单元， 其特征在于， 所述第一 上导电电极 （104 ) 或所述第二上导电电极 （108) 由金属材料或导电金 属化合物构成，所述第一上导电电极（ 104 )与所述第二上导电电极（ 108 ) 采用的材料相同或不相同。
15、 根据权利要求 14所述的选通器件单元， 其特征在于， 所述金 属材料选自 W、 Al、 Cu、 Au、 Ag、 Pt、 Ru、 Ti、 Ta、 Pb、 Co、 Mo、 Ir 或 Ni构成的群组中的至少一种； 所述导电金属化合物选自 TiN、 TaN、 Ir02、 IT0或 IZ0构成的群组中的至少一种。
16、 根据权利要求 4所述的选通器件单元， 其特征在于， 所述第一 上导电电极 （104) 或所述第二上导电电极 （108) 采用电子束蒸发、 化 学气相沉积、 脉冲激光沉积、 原子层沉积或磁控溅射方法中的一种制备 而成。
17、 根据权利要求 4所述的选通器件单元， 其特征在于， 所述第一 上导电电极（104)或所述第二上导电电极（108 )的厚度为 lnm〜500nm。
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