TWI587454B - 具備記憶元件與選擇器功能之單一記憶胞結構 - Google Patents
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Description
本發明是有關於一種記憶胞結構，且特別是有關於一種具備相變化記憶元件與選擇器功能的單一記憶胞結構。
相變化記憶體(phase change memory)具有高速、結構簡單、非揮發性(non-volatile)、可靠度佳的特性而逐漸受到重視。由於半導體技術的日新月異，高密度設計的(high-density design)3D式相變化記憶體已逐漸成為具有潛力的新課題。
基本上，相變化記憶體中的物質(material)可以形成結晶狀態(crystalline state)或者非結晶狀態(amorphous state)，而結晶狀態的電阻值較低，非結晶狀態的電阻值較高。換句話說，根據相變化記憶體中物質的電阻值大小，即可決定相變化記憶體的儲存狀態。
請參照第1A圖，其所繪示為習知3D結構之記憶體
的記憶胞示意圖。第1B圖為習知3D結構之記憶體示意圖。第1C圖為習知3D結構之記憶體的等效電路示意圖。
如第1A圖所示，記憶胞110中包括一記憶元件(storage element)102與一選擇器(selector)104。記憶元件102可為一相變化元件(phase change element)，其為電阻值可變化的電阻器(resistor)。另外，記憶元件102可被編程(program)為高電阻值或者低電阻值以代表不同儲存狀態(storage state)。選擇器104可為一二極體(diode)。再者，記憶元件102與選擇器(selector)104之間彼此串接。
如第1B圖所示，相變化記憶體100中包括多條字元線WL0~WL5、多條位元線BL0~BL5、以及多個記憶胞。舉例來說，第一方向的金屬導線即為位元線BL0~BL5；而第二方向的金屬導線即為字元線WL0~WL5，且第一方向與第二方向之間彼此垂直。再者，每個記憶胞連接於對應的字元線與位元線之間。
以字元線WL0~WL5以及位元線BL0、BL2、BL4之間所連接的記憶胞c0~cb為例來做說明。如第1C圖所示，記憶胞c0連接於位元線BL0與字元線WL2之間；記憶胞c1連接於位元線BL0與字元線WL1之間；記憶胞c2連接於位元線BL0與字元線WL0之間；記憶胞c3連接於位元線BL2與字元線WL2之間；記憶胞c4連接於位元線BL2與字元線WL1之間；記憶胞c5連接於位元線BL2與字元線WL0之間。
同理，記憶胞c6連接於位元線BL2與字元線WL5
之間；記憶胞c7連接於位元線BL2與字元線WL4之間；記憶胞c8連接於位元線BL2與字元線WL3之間；記憶胞c9連接於位元線BL4與字元線WL5之間；記憶胞ca連接於位元線BL4與字元線WL4之間；記憶胞cb連接於位元線BL4與字元線WL3之間。
再者，適當地控制位元線BL0~BL5以及字元線WL0~WL5上的電壓，即可編程(program)或者讀取(read)任一個記憶胞。
前述記憶體100的結構，除了可運用於相變化記憶體之外，也可適用於電阻式記憶體(resistive memory)。為了提升記憶體製程的良率並具有較佳的可靠度(reliability)，現今記憶體的研究人員主要的研究方向在於尋找更好的材料來作為記憶胞中的記憶元件與選擇器。
請參照第2圖，其所繪示為習知記憶體的記憶胞結構。該記憶胞結構揭露於Advanced Materials期刊，2016年，28，356-362頁。該記憶胞210的結構包括串接的記憶元件202與選擇器204。其中，記憶元件202包括：氧化鉭(TaOx)層形成於鉑(Pt)金屬層與鉭(Ta)金屬層之間；以及選擇器204包括：氧化鉭(Ta2O5)層形成於二鉭化氮(TaN1+x)層之間，且二鉭化氮(TaN1+x)層又形成於二鉑(Pt)金屬層之間。
再者，記憶元件202的電阻值可經由設定(set)或者重置(reset)而有不同的電阻值。另外，選擇器204具有二極體的特性。
由以上的說明可知，現今相變化記憶體的記憶胞結構皆是由分開的二個電子元件(例如記憶元件與選擇器)串接而成。
本發明的目的在於提出一種全新相變化記憶體的記憶胞結構，該記憶胞為同時具備記憶元件與選擇器功能的單一電子元件。
本發明係為一種記憶胞結構，包括：一P型層；一穿隧結構，形成於P型層上，其中該穿隧結構包括堆疊的一第一材料層、一第二材料層與一第三材料層；以及一N型層，形成於該穿隧結構上；其中，調整施加於該P型層與該N型層的一偏壓電壓，用以控制該穿隧結構為一非結晶狀態或者一結晶狀態。
本發明係為一種記憶胞結構，包括：一P型層；一穿隧結構，形成於P型層上，其中該穿隧結構包括堆疊的一第一材料層、一第二材料層與一第三材料層；以及一N型層，形成於該穿隧結構上；其中，調整施加於該P型層與該N型層的一偏壓電壓，用以控制該穿隧結構具有一低電阻值或者一高電阻值。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
100‧‧‧相變化記憶體
102、202‧‧‧記憶元件
104、204‧‧‧選擇器
110、210‧‧‧記憶胞
300‧‧‧記憶胞
310‧‧‧P型層
312、332‧‧‧電極層
320‧‧‧穿隧結構
322‧‧‧第一材料層
324‧‧‧第二材料層
326‧‧‧第三材料層
330‧‧‧N型層
400‧‧‧量子侷限態
第1A圖所繪示為習知3D結構之相變化記憶體的記憶胞示意圖。
第1B圖為習知3D結構之相變化記憶體示意圖。
第1C圖為習知3D結構之相變化記憶體的等效電路示意圖第2圖所繪示為習知記憶體的記憶胞結構。
第3圖所繪示為本發明相變化記憶體的記憶胞結構。
第4圖所繪示為本發明記憶胞於正向偏壓時的電壓電流曲線及對應的能帶結構。
第5A圖所繪示為記憶胞於正向偏壓時，穿隧結構的狀態變化示意圖。
第5B圖所繪示為記憶胞於逆向偏壓時，穿隧結構的狀態變化示意圖。
第6A圖至第6D圖所繪示為本發明第一實施例記憶胞的能帶結構示意圖。
第7A圖至第7B圖所繪示為第一實施例記憶胞之偏壓示意圖。
第8A圖至第8B圖所繪示為第二實施例記憶胞之偏壓示意圖。
第9A圖至第9B圖所繪示為第三實施例記憶胞之偏壓示意圖。
請參照第3圖，其所繪示為本發明相變化記憶體的記憶胞結構。該記憶胞300包括一P型層(P-type layer)310、一穿隧結構(tunneling structure)320與一N型層(N-type layer)330。另外，記憶胞300更包括電極層312、332。其中，電極層312與P型層310形成歐姆接觸(ohmic contact)，電極層332與N型層330形成歐姆接觸。
根據本發明的實施例，P型層310為P型矽層(P-Si)，N型層330為N型銦錫氧化層(N-ITO)。再者，當記憶胞300在正向偏壓的情況下，施加於P型層310上的電壓大於N型層330上的電壓。當記憶胞300在逆向偏壓的情況下，施加於P型層310上的電壓小於N型層330上的電壓。換言之，於正向偏壓下施加於P型層310與N型層330之間的偏壓電壓(bias voltage)Vpn大於0，於逆向偏壓下施加於P型層310與N型層330之間的偏壓電壓Vpn小於0。
再者，穿隧結構320由複數個相變材料(phase change material)層堆疊而成。舉例來說，穿隧結構320中包括：第一材料層322、第二材料層324與第三材料層326依序可為二氧化鉿(HfO2)、氧化鋅(ZnO)、二氧化鉿(HfO2)；或者依序可為二氧化鉿(HfO2)、氧化鋅(ZnO)、三氧化二鋁(Al2O3)；或者依序可為二氧化鉿(HfO2)、氧化鋅(ZnO)、三氧化二鎵(Ga2O3)。其中，穿隧結構320中，第二材料層324為量子井(quantum well)層，而第一材料
層322與第三材料層326做為能障層(barrier layer)。
請參照第4圖，其所繪示為本發明記憶胞於正向偏壓時的電壓電流曲線及對應的能帶結構(energy band structure)。基本上，本發明的記憶胞300中的穿隧結構320包含二個能障(barriers)以及其中間的量子井(quantum well)，而量子井中具有一量子侷限態(quantum-confined state)400。另外，在能障二側包括一發射區域(emitter region，簡稱ER)以及一搜集區域(collector region，簡稱CR)。其中，發射區域(ER)可為N型層330，搜集區域(CR)可為P型層310。
如<I>之能帶結構所示，當記憶胞300兩端施以正向偏壓時，發射區域(ER)以及蒐集區域(CR)的導電帶EC產生能量差異eV。當偏壓電壓Vpn很小時，發射區域(ER)的費米能階(Fermi level，Efe)低於量子侷限態400。此時，由於漏電流(leakage current)或者熱離子發射(thermionic emission)跨越能障(over the tunnel barriers)，將使得少數的電子(electron)注入蒐集區(CR)。
如<II>之能帶結構所示，當記憶胞300兩端的偏壓電壓Vpn繼續增加且發射區域(ER)的費米能階(Fermi level，Efe)到達量子侷限態400時，開始有電子穿透能障並注入蒐集區(CR)。此時，隨著偏壓電壓Vpn的上升，正向電流(forward current，I)開始增加。
如<III>之能帶結構所示，當記憶胞300兩端的偏壓電壓Vpn繼續增加且發射區域(ER)的導電帶(Ec)到達量子侷限態
400時，有最大量的電子穿透能障並注入蒐集區(CR)。此時，正向電流I到達峰值(peak)。
再者，如<IV>之能帶結構所示，當記憶胞300兩端的偏壓電壓Vpn繼續增加且量子侷限態400低於發射區域(ER)的導電帶(Ec)後，電子無法穿透能障至蒐集區(CR)，使得正向電流I突然降低。
根據本發明的實施例，記憶胞300製造完成時，穿隧結構320為非結晶狀態(amorphous state)。而利用正向偏壓可改變記憶胞300中穿隧結構320的狀態。請參照第5A圖，其所繪示為記憶胞於正向偏壓時，穿隧結構的狀態變化示意圖。
首先，記憶胞300製造完成時，穿隧結構320為非結晶狀態。如第5A圖所示，於正向偏壓的情況下，當施加於記憶胞300兩端的偏壓電壓Vpn尚未超過切入電壓(cut-in voltage，Vc)時，記憶胞300中的正向電流I非常小，幾乎為零。此時，穿隧結構320維持在非結晶狀態，穿隧結構320具備高電阻值(RHi)。
再者，於於正向偏壓的情況下，施加於記憶胞300兩端的偏壓電壓Vpn超過切入電壓Vc時，正向電流I逐漸上升。此時，由於較大的正向電流I產生焦耳效應對記憶胞300中的穿隧結構320加熱，使得穿隧結構320產生相變化。當偏壓電壓Vpn尚未到達第一臨限電壓Vt1之前而停止繼續提供偏壓電壓Vpn，則穿隧結構320會逐漸冷卻而呈現結晶狀態(crystalline state)的低電阻值(RLo)。
再者，於於正向偏壓的情況下，當施加於記憶胞300兩端的偏壓電壓Vpn超過第一臨限電壓(Vt1)時，由於穿隧結構320的量子侷限態與費米能階極不匹配，導致峰值電流(peak current)瞬間降低，使得通過穿隧結構320的電流瞬間冷卻(quench)將使得穿隧結構320呈現非結晶狀態的高電阻值(RHi)。
由以上的說明可知，於正向偏壓的情況下，施加於記憶胞300兩端的電壓超過切入電壓Vc且小於第一臨限電壓(Vt1)，將可控制穿隧結構320成為結晶狀態。另外，施加於記憶胞300兩端的電壓大於第一臨限電壓(Vt1)，則可控制穿隧結構320成為非結晶狀態。
由於穿隧結構320於結晶狀態時，具有較低的電阻值(RLo)。穿隧結構320於非晶狀態時，具有較高的電阻值(RHi)。因此，於正向偏壓的情況下，將一讀取電壓(read voltage，Vr)施加於記憶胞300兩端時，即可根據產生的正向電流I大小來判斷出記憶胞300中具有較高的電阻值(RHi)的非結晶狀態或者較低的電阻值(RLo)的結晶狀態。其中，讀取電壓Vr大於切入電壓Vc，且小於第一臨限電壓(Vt1)。
另外，本發明的記憶胞300也可以利用逆向偏壓(reverse bias)來改變記憶胞300中穿隧結構320的狀態。以下介紹逆向偏壓時，記憶胞300中穿隧結構320的狀態變化示意圖。
請參照第5B圖，其所繪示為記憶胞於逆向偏壓時，穿隧結構的狀態變化示意圖。首先，記憶胞300製造完成時，穿
隧結構320為非結晶狀態，並且於逆向偏壓的情況下，逆向電流(reverse current，I)非常小。當施加於記憶胞300兩端的偏壓電壓Vpn大於第二臨限電壓(Vt2)時，記憶胞300中的穿隧結構320維持在非結晶狀態，穿隧結構320呈現高電阻值(RHi)。
於於逆向偏壓的情況下，施加於記憶胞300兩端的偏壓電壓Vpn小於第二臨限電壓(Vt2)時，較大的逆向電流產生焦耳效應對記憶胞300中的穿隧結構320加熱，使得穿隧結構320產生相變化，並且由非結晶狀態改變為結晶狀態(crystalline state)，使得穿隧結構320呈現低電阻值(RLo)。
由以上的說明可知，於逆向偏壓的情況下，施加於記憶胞300兩端的偏壓電壓Vpn小於第二臨限電壓(Vt2)時，將可控制穿隧結構320成為結晶狀態。
根據以上第5A圖以及第5B圖的說明可知，本發明記憶胞結構300具備二極體的功能(亦即選擇器的功能)，且記憶胞結構300中的穿隧結構320具備記憶元件的功能。換言之，本發明的單一電子元件即同時具備一個記憶胞的所有功能。以下介紹各種材料所組成的記憶胞及其特性。
請參照第6A圖至第6D圖，其所繪示為本發明第一實施例記憶胞的能帶結構示意圖。第一實施例的記憶胞係由N型銦錫氧化層(N-ITO)/二氧化鉿(HfO2)層/氧化鋅(ZnO)層/三氧化二鋁(Al2O3)層/P型矽層(P-Si)所組成。其中，各層的厚度為，N型銦錫氧化層(N-ITO)240nm/二氧化鉿(HfO2)層4nm/氧化鋅(ZnO)
層3nm/三氧化二鋁(Al2O3)層5nm。
如第6A圖所示，其為記憶胞300各層尚未接觸之前的能帶結構示意圖。其中，P型矽層(P-Si)的能階(energy gap)Egsi為1.12eV；三氧化二鋁(Al2O3)層的能階EgAl2O3為6.8eV；氧化鋅(ZnO)層的能階EgZnO為3.37eV；二氧化鉿(HfO2)層的能階EgHfO2為5.72eV；N型銦錫氧化層(N-ITO)的能階EgITO為3.72eV。
再者，P型矽層(P-Si)與三氧化二鋁(Al2O3)層之間導電帶差△Ec1(Al2O3-Si)為2.44eV；三氧化二鋁(Al2O3)層與氧化鋅(ZnO)層之間導電帶差△Ec2(ZnO-Al2O3)為3eV；氧化鋅(ZnO)層與二氧化鉿(HfO2)層之間導電帶差△Ec3(HfO2-ZnO)為2.11eV；二氧化鉿(HfO2)層與N型銦錫氧化層(N-ITO)之間導電帶差△Ec4(ITO-HfO2)為1.72eV。
再者，P型矽層(P-Si)與三氧化二鋁(Al2O3)層之間價電帶(valence band)差△Ev1(Al2O3-Si)為3.24eV；三氧化二鋁(Al2O3)層與氧化鋅(ZnO)層之間導電帶差△Ev2(ZnO-Al2O3)為0.43eV；氧化鋅(ZnO)層與二氧化鉿(HfO2)層之間導電帶差△Ev3(HfO2-ZnO)為0.24eV；二氧化鉿(HfO2)層與N型銦錫氧化層(N-ITO)之間導電帶差△Ev4(ITO-HfO2)為0.28eV。
如第6B圖所示，其為記憶胞300各層接觸之後平衡(in equilibrium)時的能帶結構示意圖。當記憶胞300各層接觸時，費米能階Ef對齊(alignment)。此時，量子侷限態高於N型銦錫氧化層(N-ITO)的費米能階Ef。氧化鋅(ZnO)層的位能井可避免
產生低場穿隧效應(low field tunneling)。
如第6C圖所示，其為記憶胞300正向偏壓時的能帶結構示意圖。於正向偏壓時，施加偏壓電壓Vpn於記憶胞300且量子侷限態到達N型銦錫氧化層(N-ITO)的費米能階Ef時，電子可穿透能障並且隨著正向偏壓的增加而增加正向電流。再者，P型矽層(P-Si)價電帶上的電洞流(hole flow)被阻擋(block out)。
如第6D圖所示，其為記憶胞300逆向偏壓時的能帶結構示意圖。當施加逆向偏壓於記憶胞300時，電子流與電洞流皆被阻擋(block out)。當偏壓電壓Vpn低於崩潰電壓(breakdown voltage)時，電子會由P型矽層(P-Si)的價電帶穿透三氧化二鋁(Al2O3)層(能障)、氧化鋅(ZnO)層(位能井)、穿透二氧化鉿(HfO2)層(能障)到達N型銦錫氧化層(N-ITO)。
請參照第7A圖至第7B圖，其所繪示為第一實施例記憶胞之偏壓示意圖。由第7A圖可知，第一實施例記憶胞於偏壓電壓大於約+6V時超過第一臨限電壓Vt1，使得記憶胞中的穿隧結構由結晶狀態改為非結晶狀態。由第7B圖可知，第一實施例記憶胞於偏壓電壓小於約-6V時小於第二臨限電壓Vt2，使得記憶胞中的穿隧結構由非結晶狀態改為結晶狀態。
請參照第8A圖至第8B圖，其所繪示為本發明第二實施例記憶胞的偏壓示意圖。第二實施例的記憶胞係由N型銦錫氧化層(N-ITO)/二氧化鉿(HfO2)層/氧化鋅(ZnO)層/二氧化鉿(HfO2)層/P型矽層(P-Si)所組成。其中，各層的厚度為，N型銦錫
氧化層(N-ITO)240nm/二氧化鉿(HfO2)層2nm/氧化鋅(ZnO)層6nm/二氧化鉿(HfO2)層2nm。
由第8A圖可知，第二實施例記憶胞於偏壓電壓大於約+3.2V時超過第一臨限電壓Vt1，使得記憶胞中的穿隧結構由結晶狀態改為非結晶狀態。由第8B圖可知，第二實施例記憶胞於偏壓電壓小於約-5V時小於第二臨限電壓Vt2，使得記憶胞中的穿隧結構由非結晶狀態改為結晶狀態。
請參照第9A圖至第9B圖，其所繪示為本發明第三實施例記憶胞的偏壓示意圖。第三實施例的記憶胞係由N型銦錫氧化層(N-ITO)/二氧化鉿(HfO2)層/氧化鋅(ZnO)層/三氧化二鎵(Ga2O3)層/P型矽層(P-Si)所組成。其中，各層的厚度為，N型銦錫氧化層(N-ITO)240nm/二氧化鉿(HfO2)層4nm/氧化鋅(ZnO)層4nm/三氧化二鎵(Ga2O3)層4nm。
由第9A圖可知，第三實施例記憶胞於偏壓電壓約大於+6V時超過第一臨限電壓Vt1，使得記憶胞中的穿隧結構由結晶狀態改為非結晶狀態。由第9B圖可知，第三實施例記憶胞於偏壓電壓小於約-4V時小於第二臨限電壓Vt2，使得記憶胞中的穿隧結構由非結晶狀態改為結晶狀態。
再者，根據本發明記憶胞的特性，於正向偏壓下且偏壓電壓小於第一臨限電壓時，記憶胞係被開啟(turn on)。於逆向偏壓下且偏壓電壓大於第二臨限電壓時，記憶胞係被關閉(turn off)，逆向電流很小幾乎為零。因此，於正向偏壓且記憶胞開啟
時，將偏壓電壓調整至一讀取電壓Vr時，則可根據正向電流的大小決定記憶胞中穿隧結構的狀態。
以第一實施例記憶胞為例，其讀取電壓Vr約為1V。換言之，提供1V的偏電壓至記憶胞時，具備非結晶狀態的穿隧結構所產生的正向電流將小於具備結晶狀態的穿隧結構所產生的正向電流。因此，根據正向電流的大小即可據以決定該記憶胞的狀態。
由以上的說明可知，本發明的優點在於提出一種全新相變化記憶體的記憶胞結構，該記憶胞為具備記憶元件與選擇器功能的單一電子元件。經由適當地調整偏壓電壓，即可控制該記憶胞中的穿隧結構為非結晶狀態或者結晶狀態。舉例來說，於正向偏壓下，調整偏壓電壓超過第一臨限電壓，將使得穿隧結構成為非結晶狀態。另外，於逆向偏壓下，調整偏壓電壓小於第二臨限電壓，將使得穿隧結構成為結晶狀態。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
300‧‧‧記憶胞
310‧‧‧P型層
312、332‧‧‧電極層
320‧‧‧穿隧結構
330‧‧‧N型層
322‧‧‧第一材料層
324‧‧‧第二材料層
326‧‧‧第三材料層
Claims (16)
- 一種記憶胞結構，包括：一P型層；一穿隧結構，形成於P型層上，其中該穿隧結構包括堆疊的一第一材料層、一第二材料層與一第三材料層；以及一N型層，形成於該穿隧結構上；其中，調整施加於該P型層與該N型層的一偏壓電壓，用以控制該穿隧結構為一非結晶狀態或者一結晶狀態。
- 如申請專利範圍第1項所述之記憶胞結構，更包括一第一電極層，接觸於該P型層，以及一第二電極層，接觸於該N型層。
- 如申請專利範圍第1項所述之記憶胞結構，其中該P型層為一P型矽層，該N型層為一N型銦錫氧化層。
- 如申請專利範圍第1項所述之記憶胞結構，其中該第一材料層、該第二材料層與該第三材料層為一二氧化鉿層、一氧化鋅層與一二氧化鉿層，或者一三氧化二鋁層、該氧化鋅層與該二氧化鉿層，或者一三氧化二鎵層、該氧化鋅層與該二氧化鉿層。
- 如申請專利範圍第1項所述之記憶胞結構，其中於一正向偏壓且該偏壓電壓大於一第一臨限電壓時，該穿隧結構變為該非 結晶狀態。
- 如申請專利範圍第1項所述之記憶胞結構，其中於一逆向偏壓且該偏壓電壓小於一第二臨限電壓時，該穿隧結構變為該結晶狀態。
- 如申請專利範圍第1項所述之記憶胞結構，其中於一正向偏壓且該偏壓電壓小於一第一臨限電壓時，該記憶胞開啟；以及於一逆向偏壓且該偏壓電壓大於一第二臨限電壓時，該記憶胞關閉。
- 如申請專利範圍第7項所述之記憶胞結構，其中於當該記憶胞開啟時，提供一讀取電壓作為該偏壓電壓，根據該記憶胞所產生之一電流大小用以決定該記憶胞中的該穿隧結構為該非結晶狀態或者該結晶狀態。
- 一種記憶胞結構，包括：一P型層；一穿隧結構，形成於P型層上，其中該穿隧結構包括堆疊的一第一材料層、一第二材料層與一第三材料層；以及一N型層，形成於該穿隧結構上；其中，調整施加於該P型層與該N型層的一偏壓電壓，用以 控制該穿隧結構具有一低電阻值或者一高電阻值。
- 如申請專利範圍第9項所述之記憶胞結構，更包括一第一電極層，接觸於該P型層，以及一第二電極層，接觸於該N型層。
- 如申請專利範圍第9項所述之記憶胞結構，其中該P型層為一P型矽層，該N型層為一N型銦錫氧化層。
- 如申請專利範圍第9項所述之記憶胞結構，其中該第一材料層、該第二材料層與該第三材料層為一二氧化鉿層、一氧化鋅層與一二氧化鉿層，或者一三氧化二鋁層、該氧化鋅層與該二氧化鉿層，或者一三氧化二鎵層、該氧化鋅層與該二氧化鉿層。
- 如申請專利範圍第9項所述之記憶胞結構，其中於一正向偏壓且該偏壓電壓大於為一第一臨限電壓時，該穿隧結構變為該高電阻值。
- 如申請專利範圍第9項所述之記憶胞結構，其中於一逆向偏壓且該偏壓電壓小於一第二臨限電壓時，該穿隧結構變為該低電阻值。
- 如申請專利範圍第9項所述之記憶胞結構，其中於一正向偏壓且該偏壓電壓小於一第一臨限電壓時，該記憶胞開啟；以及於一逆向偏壓且該偏壓電壓大於一第二臨限電壓時，該記憶胞關閉。
- 如申請專利範圍第15項所述之記憶胞結構，其中於當該記憶胞開啟時，提供一讀取電壓作為該偏壓電壓，根據該記憶胞所產生之一電流大小用以決定該記憶胞中的該穿隧結構為該低電阻值或者該高電阻值。
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