WO2014095353A1 - Verfahren zur herstellung eines optoelektronischen halbleiterchips und optoelektronischer halbleiterchip - Google Patents

Verfahren zur herstellung eines optoelektronischen halbleiterchips und optoelektronischer halbleiterchip Download PDF

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WO2014095353A1
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spreading layer
sequence
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Korbinian Perzlmaier
Sebastian Taeger
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Osram Opto Semiconductors GmbH
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    • H10H20/81—Bodies
    • H10H20/819—Bodies characterised by their shape, e.g. curved or truncated substrates

Definitions

  • Semiconductor chips can be produced.
  • the method comprises the step of epitaxially growing a
  • the semiconductor layer sequence is grown on a growth substrate.
  • Growth substrate is, for example, a
  • Semiconductor layer sequence one or more active zones for generating radiation.
  • the at least one active zone extends in a plane perpendicular to one
  • the semiconductor layer sequence is preferably based on a III-V compound semiconductor material.
  • the semiconductor material is, for example, a nitride compound semiconductor material such as Al n In] __ n _ m Ga m N or a phosphide compound semiconductor material such as Al n In] __ n _ m Ga m P or an arsenide compound semiconductor material such as Al n In ] __ n _ m Ga m As, where each 0 ⁇ n ⁇ 1, 0 ⁇ m ⁇ 1 and n + m -S 1.
  • the semiconductor layer sequence may have dopants and additional constituents.
  • an ultraviolet radiation, visible light and / or near-infrared radiation is emitted.
  • the active zone is designed to produce blue light, for example in the spectral range between 430 nm and 485 nm inclusive.
  • the method comprises the step of applying a current spreading layer to the semiconductor layer sequence.
  • the current spreading layer is preferably applied to a side of the semiconductor layer sequence facing away from the growth substrate. It comprises the current spreading layer of one or more transparent, conductive oxides or the current spreading layer consists of one or more such oxides. In this case, the current spreading layer may additionally have a doping.
  • Semiconductor layer sequence directly on the growth substrate applied.
  • the semiconductor layer sequence and the growth substrate then preferably touch over the whole area. It is possible that the growth substrate is attached to one of the
  • the growth substrate may be a so-called structured sapphire substrate, English patterned sapphire substrate or PSS for short.
  • Semiconductor layer sequence is one
  • the semiconductor layer sequence touches, seen in plan view, at least 70% or 80% or 90% of an area of the semiconductor layer sequence.
  • the method comprises the step of applying an etching mask to the
  • the etch mask is configured to provide the current spreading layer and the
  • the etching mask is formed by a photoresist.
  • the method comprises the step of structuring the current spreading layer.
  • the structuring is preferably carried out by etching, the structuring being predetermined by the etching mask.
  • the etching mask is preferably removed, in particular removed completely and without residue.
  • the current spreading layer and the semiconductor layer sequence are patterned using the same etching mask. By exactly one etching mask, the structure of the current spreading layer and the semiconductor layer sequence are predetermined.
  • a distance or a mean distance of an edge is
  • the distance or the mean distance is at most a twenty-fold, a tenfold, a fivefold or twice a mean layer thickness of
  • the edge of the current spreading layer is approximately
  • the method is for producing an optoelectronic semiconductor chip
  • the method comprises at least the following steps: A) Epitaxial growth of a semiconductor layer sequence on a growth substrate, wherein the semiconductor layer sequence has at least one active zone for generating radiation,
  • An etching mask wherein a distance or an average distance of an edge of the semiconductor layer sequence to an edge of
  • the structuring of the current spreading layer and the semiconductor layer sequence takes place with the same etching mask. It's about structuring the
  • a semiconductor layer sequence and the current spreading layer thus only a single photo level required. This is accompanied by a cost reduction and an increase in efficiency, by maximizing a radiation-active surface.
  • a semiconductor layer sequence is often in a first
  • Textured layer and a current spreading layer of a transparent conductive oxide, short TCO, is structured in a later photo level. Such a separation in photo planes is particularly necessary if the
  • a Sacrificial layer such as silicon dioxide
  • laser scribing is usually to be performed prior to applying the current spreading layer.
  • the step of structuring the current spreading layer comprises the sub-step of wet-chemical etching of the current spreading layer.
  • wet-chemical etching preferably no material of the semiconductor layer sequence is removed or it becomes the
  • the step of structuring comprises the substep of the dry chemical etching of the semiconductor layer sequence. This substep is performed after the current spreading layer for
  • Example wet-chemically removed in places preferably only one material of the semiconductor layer sequence is removed and not or not significantly a material of the
  • the active zone is at edges of the semiconductor layer sequence of a contamination with electrically conductive material from the
  • the current spreading layer tin and / or zinc.
  • the current spreading layer is a layer of indium tin oxide or zinc oxide. Also a
  • Multilayer structure of the current spreading layer of layers of different TCOs is possible. According to at least one embodiment, this remains.
  • the growth substrate is finished in the finished
  • Semiconductor layer sequence and the current spreading layer at least 100 nm or 200 nm or 300 nm or 500 nm
  • Layer thickness of the current spreading layer seen in plan view. By such a distance, the edges of the semiconductor layer sequence and the current spreading layer, for example by light microscopy or
  • Electron microscopy distinguishable from each other.
  • the step of wet-chemical etching of the current spreading layer the
  • Etched mask undercut This means that the etching mask projects beyond the current spreading layer.
  • the current spreading layer is then completely covered by the etching mask and the
  • Etch mask has a larger area than the
  • dry chemical etching can be Chemical Dry Etching, or CDE for short, or Reactive Ion Etching, or RIE for short. It can several dry etching steps are combined or only a single dry etching step can be used.
  • Current spreading layer and the semiconductor layer sequence preferably at most 200 nm or 100 nm or 50 nm. It can also overlap the edges congruent.
  • the method comprises a step E) which follows step D).
  • step E a distance of the edges of the current spreading layer and the semiconductor layer sequence from each other is changed. This alteration is preferably carried out by etching, in particular by wet-chemical etching, of the current spreading layer.
  • the method comprises a step F).
  • Step F) follows step D).
  • the growth substrate and the growth substrate are formed from the step F.
  • the separation is preferably done partially or completely by laser radiation.
  • the singulation can be a so-called stealth dicing. This is by
  • Growth substrate is transparent at moderate intensities, generated within the carrier composite a damaged area in the material.
  • the singulation takes place by means of laser radiation, the laser radiation being directed into the rear side facing away from the semiconductor layer sequence by a laser radiation Wax substrate is irradiated.
  • Semiconductor layer sequence can be generated. After generating the predetermined breaking points, for example, a break occurs to the individual semiconductor chips.
  • Semiconductor layer sequence has a thickness of at least 2.5 ⁇ or 3 ⁇ . Alternatively or additionally, the thickness of the semiconductor layer sequence is at most 15 ⁇ or 12 ⁇ or 9 ⁇ . According to at least one embodiment, a thickness of the growth substrate is at least 50 ⁇ or 75 ⁇ or 100 ⁇ . The thickness of the growth substrate may be alternatively or additionally at most 3 mm or 1.5 mm or 500 ⁇ or 400 ⁇ or 300 ⁇ . After a growth of
  • the growth substrate can be thinned.
  • the current spreading layer extends continuously across the current spreading layer
  • Constant thickness can be
  • Growth direction of the semiconductor layer sequence is, for example, at least 15 ° or 30 ° and / or at most 60 ° or 75 °.
  • a width of the flanks, in plan view is at most 1.0 ym or 0.5 ym. This is the case in particular when the current spreading layer is structured dry chemically.
  • the flanks seen in plan view of the Stromillerweitungs slaughter at least in places sawtooth or frayed limit the Stromaufweitungstik, so that an edge of the
  • the current spreading layer for example, at least 100 nm or 250 nm or the average thickness of the current spreading layer and / or at most 600 nm or 400 nm. The latter is especially the case when the current spreading layer is structured wet-chemically.
  • the metal contact is formed from one or more metals or metal alloys.
  • the metal contact is a bonding pad.
  • Current spreading layer can be continuous and
  • an electrically insulating insulating layer is located between the semiconductor layer sequence and the current spreading layer in a region covered by the metal contact.
  • Insulation layer may have the same basic shape and surface area as the metal contact, in particular with a
  • the insulating layer is larger than that
  • Insulation layer in particular no direct current path from the metal contact to the semiconductor layer sequence.
  • the metal contact in a region in which a bonding wire is applied to the metal contact, the metal contact
  • the semiconductor layer sequence can be electrically non-conductive.
  • the insulation layer can be transparent to radiation
  • Isolation layer structured and thus only locally
  • the invention is based on a
  • Applied passivation layer Preferably, the
  • Passivation layer a closed layer that the Semiconductor layer sequence continuously covered, wherein areas in which the at least one metal contact is applied, are preferably free of the passivation layer.
  • Metal contact partly between the passivation layer and the current spreading layer is covered to at most 10% or 20% of the passivation layer, seen in plan view.
  • Current spreading layer has a thickness of at least 30 nm or 50 nm or 70 nm or 100 nm. Alternatively or additionally, the current spreading layer has a thickness of at most 500 nm or 300 nm or 220 nm. According to at least one embodiment, the
  • the mean lateral dimension may be a mean edge length of the semiconductor chip and / or the
  • the average lateral dimension is at most 2 mm or 1, 5 mm or 1 mm. According to at least one embodiment, the distance
  • Consistent may mean that the respective local distance from an average distance of at most 50% or 30% or 15% or twice the mean thickness of
  • Current spreading layer has an average roughness of at most 10 nm or 5 nm.
  • a corresponding roughness may alternatively or additionally apply to a side of the semiconductor layer sequence facing away from the growth substrate and / or the passivation layer and / or the insulation layer.
  • An average particle size here is, for example, at least 10 nm or 30 nm or 50 nm and / or at most 300 nm or 200 nm or 150 nm.
  • a side facing away from the semiconductor layer sequence of the current spreading layer has an average roughness of at least 10 nm or 30 nm or 50 nm and / or of at most 200 nm or 100 nm or 50 nm.
  • a current widening is given exclusively by the current spreading layer.
  • a current spreading in the lateral direction, in the direction away from the metal contact, can thus take place exclusively through the current spreading layer. It is thus possible that none on a metal based, especially translucent and thin
  • Metal layer is used for current expansion. Specifically, then the semiconductor chip does not comprise a continuous or lattice-shaped metal electrode having a thickness of at most 15 nm or 20 nm, and the
  • Semiconductor layer sequence which are oriented transversely to a substrate top of the growth substrate. According to at least one embodiment, an angle of the flanks of the semiconductor layer sequence, relative to the
  • an optoelectronic semiconductor chip is specified.
  • the semiconductor chip is made as in
  • Semiconductor chip a growth substrate, on the directly one Semiconductor layer sequence is deposited epitaxially.
  • the semiconductor layer sequence comprises at least one active zone for generating a radiation.
  • At a side facing away from the growth substrate is at least in places on the
  • Current spreading layer is made of a transparent
  • a distance of an edge of the semiconductor layer sequence to an edge of the current spreading layer, in the direction perpendicular to a growth direction of the semiconductor layer sequence, is at most 1.0 ⁇ .
  • FIGS. 1 to 3 are schematic sectional views of FIG.
  • FIG. 1 schematically illustrates a production method for an optoelectronic semiconductor chip 1.
  • a semiconductor layer sequence 3 is formed on a growth substrate 2, preferably a sapphire substrate
  • the semiconductor layer sequence 3 is preferably based on InAlGaN.
  • the semiconductor layer sequence 3 is deposited directly on a substrate top side 20 of the growth substrate 2.
  • the substrate top 20 may
  • Substrate top 20 is an n-side 31 of
  • Semiconductor layer sequence 3 grown from an n-type material. Deviating from the illustration according to FIG. 1A, further layers of the semiconductor layer sequence 3 may be located between the substrate top side 20 and the n side 31, for example buffer layers, masking layers and / or growth layers. In the direction away from the growth substrate 2, the n-side follows at least one active zone 32.
  • the active zone 32 comprises at least one pn junction and / or at least one quantum well structure.
  • the active region 32 is formed from a p-side 33 of a p-type material, for example, GaN-doped GaN.
  • the p-side is closer to the growth substrate 2.
  • the growth substrate 2 is deposited on the growth substrate 2
  • the insulation layer 5 is for example off Made of silicon oxide, silicon nitride or a silicon oxynitride. A thickness of the insulating layer 5 is located
  • the insulating layer 5 preferably at most 20% or 10%.
  • a small step in the p-side at an edge of the insulating layer 5 is avoidable. Such a step may result from a subsequent etching of the insulating layer 5. As a result of such subsequent etching, a greater roughness can alternatively or additionally arise in regions of the p-side which are not covered by the insulation layer 5.
  • the entire surface of the semiconductor layer sequence 3 becomes a
  • Current spreading layer 4 is formed, for example, indium tin oxide, ITO short. It overmoulds and covers the
  • an etching mask 6 is applied to the current spreading layer 4.
  • the etching mask 6 is preferably formed from a photoresist and is patterned in particular by means of a photographic technique. In the etching mask 6 a plurality of recesses are formed, in which the
  • the current spreading layer 4 is removed wet-chemically in the recesses of the etching mask 6. Unlike shown, it is possible that the etching mask 6 is not undercut, but instead the current spreading layer 4 is flush with the etching mask 6, in a direction perpendicular to one
  • Growth direction G of the semiconductor layer sequence 3. is a supernatant of the etching mask 6 over the
  • Current spreading layer 4 at least 50 nm or 200 nm.
  • the current spreading layer 4 and the semiconductor layer sequence 3 are structured.
  • the structuring of the semiconductor layer sequence 3 is preferably carried out by dry chemical etching. After the dry-chemical etching of the semiconductor layer sequence 3, the etching mask 6 is removed.
  • Semiconductor layer sequence 3 are separated from one another by constrictions of the semiconductor layer sequence 3. It is possible that the subregions located next to the central subregion with the insulation layer 5 are each free of the insulation layer 5.
  • Subareas can also be omitted.
  • FIG. 1G an edge of the semiconductor layer sequence 3, which is formed by the etching, is shown in more detail.
  • the flank 35 has, for example, an angle to the growth direction G of about 45 °.
  • a distance D between an edge of the semiconductor layer sequence 3 and the current spreading layer 4 is about 1 ⁇ .
  • Such a small distance D can be realized by patterning the current spreading layer 4 and the semiconductor layer sequence 3 with the same etching mask 6.
  • metal contacts 7 are applied to the current spreading layer 4, in particular applied in a structured manner.
  • the insulating layer 5 is located between the metal contact 7 of the central portion and the semiconductor layer sequence 3. The insulating layer 5 is only partially covered by the central metal contact 7 and has a larger footprint than the metal contact 7. In the marginal
  • Metal contact 7 only the current spreading layer 4 is located. Unlike illustrated, the metal contacts 7 may comprise a plurality of different metal layers.
  • FIG. 2 shows that a passivation layer 8 is applied to the sides of the semiconductor layer sequence 3 and to the current spreading layer 4 which are opposite to the growth substrate 2.
  • the passivation layer 8 is formed of an electrically insulating oxide or nitride.
  • the passivation layer 8 the metal contacts 7 partially covered, seen in plan view.
  • the passivation layer 8 also in the direction transverse to the direction of growth G of the
  • FIG. 1J shows the step of uniting with the individual semiconductor chips 1.
  • the insulation layer, the passivation layer and the metal contacts are not drawn.
  • a side of the growth substrate 2 facing away from the semiconductor layer sequence 3 becomes one
  • predetermined breaking points 25 are created in the growth substrate. At these predetermined breaking points 25, a complete separation can then take place, for example, by breaking.
  • the laser radiation R is irradiated from the side on which the semiconductor layer sequence 2 is applied.
  • the semiconductor layer sequence 2 is preferably completely removed from the growth substrate 2 at those points at which the laser radiation R is irradiated. This allows a slag formation
  • FIGS. 2A and 2B correspond to FIGS. 1D to 1F.
  • the further method steps are not shown in FIG. 2 and can be carried out analogously to FIG.
  • the current spreading layer 4 and the semiconductor layer sequence 3 are etched dry chemically using the common etching mask 6 previously produced in FIG. 2A.
  • the semiconductor layer sequence 3 and the current spreading layer 4 can therefore be patterned in the same etching step. This makes it possible that a projection between the edges of the semiconductor layer sequence 3 and the Stromaufweitungs Mrs 4 disappears and is almost zero or zero.
  • Current spreading layer 4 can be flush. Another variant of the manufacturing process is shown in FIG. According to FIG. 3A, both the semiconductor layer sequence 3 and the current spreading layer 4 are etched through the recesses in the etching mask 6.
  • the etching is preferably dry chemical. In this case, it is possible for a projection of the current spreading layer 4 to result over the semiconductor layer sequence 3.
  • this projection of the current spreading layer 4 is removed via the semiconductor layer sequence 3, for example by means of a further wet chemical etching step.
  • This subsequent etching is preferably carried out as long as the etching mask 6 is not yet removed.
  • Insulation layer 5 applied to the semiconductor layer sequence 3 over the entire surface and subsequently structured to form a first etching mask 6a formed from S1O2. Subsequently, see FIG. 4B, the semiconductor layer sequence 3 is patterned on the basis of the first etching mask 6a.
  • the current spreading layer 4 is applied. Based on a formed from a photoresist second, not shown, the etching mask, the

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Abstract

In mindestens einer Ausführungsform ist das Verfahren zur Herstellung eines optoelektronischen Halbleiterchips (1) eingerichtet und umfasst die Schritte: A) Epitaktisches Wachsen einer Halbleiterschichtenfolge (3) auf einem Aufwachssubstrat (2), B) Aufbringen einer Stromaufweitungsschicht (4) aus einem transparenten, leitfähigen Oxid auf die Halbleiterschichtenfolge (3), C) Aufbringen einer Ätzmaske (6) auf die Stromaufweitungsschicht (4), D) Strukturieren der Stromaufweitungsschicht (4) sowie der Halbleiterschichtenfolge (3) durch Ätzen anhand derselben Ätzmaske (6), wobei ein Abstand einer Kante der Halbleiterschichtenfolge (3) zu einer Kante der Stromaufweitungsschicht (4) höchstens 3 μm beträgt.

Description

Beschreibung
Verfahren zur Herstellung eines optoelektronischen
Halbleiterchips und optoelektronischer Halbleiterchip
Es wird ein Verfahren zur Herstellung eines
optoelektronischen Halbleiterchips angegeben. Darüber hinaus wird ein derart hergestellter Halbleiterchip angegeben. Eine zu lösende Aufgabe besteht darin, ein Verfahren
anzugeben, mit dem effizient optoelektronische
Halbleiterchips herstellbar sind.
Diese Aufgabe wird unter anderem durch ein Verfahren und durch einen Halbleiterchip mit den Merkmalen der unabhängigen Patentansprüche gelöst. Bevorzugte Weiterbildungen sind
Gegenstand der abhängigen Ansprüche.
Gemäß zumindest einer Ausführungsform weist das Verfahren den Schritt des epitaktischen Wachsens einer
Halbleiterschichtenfolge auf. Die Halbleiterschichtenfolge wird auf einem Aufwachssubstrat aufgewachsen. Bei dem
Aufwachssubstrat handelt es sich beispielsweise um ein
Saphir-Substrat oder ein SiC-Substrat .
Gemäß zumindest einer Ausführungsform weist die
Halbleiterschichtenfolge eine oder mehrere aktive Zonen zur Erzeugung einer Strahlung auf. Die mindestens eine aktive Zone erstreckt sich, in einer Ebene senkrecht zu einer
Wachstumsrichtung der Halbleiterschichtenfolge, bevorzugt durchgehend und lückenlos über die Halbleiterschichtenfolge. Die Halbleiterschichtenfolge basiert bevorzugt auf einem III- V-Verbindungshalbleitermaterial . Bei dem Halbleitermaterial handelt es sich zum Beispiel um ein Nitrid- Verbindungshalbleitermaterial wie AlnIn]__n_mGamN oder um ein Phosphid-Verbindungshalbleitermaterial wie AlnIn]__n_mGamP oder auch um ein Arsenid-Verbindungshalbleitermaterial wie AlnIn]__n_mGamAs, wobei jeweils 0 ^ n < 1, 0 ^ m < 1 und n + m -S 1 ist. Dabei kann die Halbleiterschichtenfolge Dotierstoffe sowie zusätzliche Bestandteile aufweisen. Der Einfachheit halber sind jedoch nur die wesentlichen Bestandteile des Kristallgitters der Halbleiterschichtenfolge, also AI, As, Ga, In, N oder P, angegeben, auch wenn diese teilweise durch geringe Mengen weiterer Stoffe ersetzt und/oder ergänzt sein können .
Beispielsweise wird im Betrieb des fertigen Halbleiterchips eine ultraviolette Strahlung, sichtbares Licht und/oder nahinfrarote Strahlung emittiert. Insbesondere ist die aktive Zone zur Erzeugung von blauem Licht, etwa im Spektralbereich zwischen einschließlich 430 nm und 485 nm, eingerichtet.
Gemäß zumindest einer Ausführungsform umfasst das Verfahren den Schritt des Aufbringens einer Stromaufweitungsschicht auf die Halbleiterschichtenfolge. Die Stromaufweitungsschicht wird bevorzugt auf eine dem Aufwachssubstrat abgewandte Seite der Halbleiterschichtenfolge aufgebracht. Es umfasst die Stromaufweitungsschicht eines oder mehrere transparente, leitfähige Oxide oder es besteht die Stromaufweitungsschicht aus einem oder mehreren solcher Oxiden. Es kann hierbei die Stromaufweitungsschicht zusätzlich eine Dotierung aufweisen.
Gemäß zumindest einer Ausführungsform ist die
Halbleiterschichtenfolge unmittelbar auf das Aufwachssubstrat aufgebracht. Es berühren sich die Halbleiterschichtenfolge und das Aufwachssubstrat dann bevorzugt ganzflächig. Es ist möglich, dass das Aufwachssubstrat an einer der
Halbleiterschichtenfolge zugewandten Seite eine
Strukturierung aufweist. Bei dem Aufwachssubstrat kann es sich um ein so genanntes strukturiertes Saphir-Substrat, englisch patterned sapphire Substrate oder kurz PSS, handeln.
Gemäß zumindest einer Ausführungsform steht die
Stromaufweitungsschicht wenigstens stellenweise in direktem Kontakt zu der Halbleiterschichtenfolge. Das heißt,
stellenweise berührt die Stromaufweitungsschicht die
Halbleiterschichtenfolge. Insbesondere beträgt ein
Flächenanteil der Stromaufweitungsschicht , in dem die
Stromaufweitungsschicht die Halbleiterschichtenfolge berührt, in Draufsicht gesehen, mindestens 70 % oder 80 % oder 90 % einer Fläche der Halbleiterschichtenfolge.
Gemäß zumindest einer Ausführungsform umfasst das Verfahren den Schritt des Aufbringens einer Ätzmaske auf die
Stromaufweitungsschicht . Die Ätzmaske ist dazu eingerichtet, damit die Stromaufweitungsschicht sowie die
Halbleiterschichtenfolge zu strukturieren. Beispielsweise ist die Ätzmaske durch einen Fotolack gebildet.
Gemäß zumindest einer Ausführungsform weist das Verfahren den Schritt des Strukturierens der Stromaufweitungsschicht auf. Die Strukturierung erfolgt bevorzugt durch ein Ätzen, wobei die Strukturierung durch die Ätzmaske vorgegeben ist. Nach dem Strukturieren wird die Ätzmaske bevorzugt entfernt, insbesondere vollständig und rückstandsfrei entfernt. Gemäß zumindest einer Ausführungsform werden die Stromaufweitungsschicht und die Halbleiterschichtenfolge anhand derselben Ätzmaske strukturiert. Durch die genau eine Ätzmaske sind dann die Struktur der Stromaufweitungsschicht als auch der Halbleiterschichtenfolge vorgegeben.
Gemäß zumindest einer Ausführungsform beträgt ein Abstand oder ein mittlerer Abstand einer Kante der
Halbleiterschichtenfolge zu einer Kante der
Stromaufweitungsschicht , entlang einer lateralen Richtung senkrecht zu der Wachstumsrichtung, stellenweise oder ringsum höchstens 3 μιη oder 2,5 μιη oder 2 μιη oder 1,5 μιη. Alternativ oder zusätzlich ist der Abstand oder der mittlere Abstand höchstens ein Zwanzigfaches, ein Zehnfaches, ein Fünffaches oder das Doppelte einer mittleren Schichtdicke der
Stromaufweitungsschicht . Mit anderen Worten verläuft die Kante der Stromaufweitungsschicht näherungsweise
deckungsgleich zu der Kante der Halbleiterschichtenfolge. In mindestens einer Ausführungsform ist das Verfahren zur Herstellung eines optoelektronischen Halbleiterchips,
insbesondere zur Herstellung einer Leuchtdiode, eingerichtet. Das Verfahren umfasst zumindest die folgenden Schritte: A) Epitaktisches Wachsen einer Halbleiterschichtenfolge auf einem Aufwachssubstrat , wobei die Halbleiterschichtenfolge mindestens eine aktive Zone zur Erzeugung einer Strahlung aufweist,
B) Aufbringen einer Stromaufweitungsschicht aus einem
transparenten, leitfähigen Oxid auf eine dem Aufwachssubstrat abgewandte Seite der Halbleiterschichtenfolge, wobei die Stromaufweitungsschicht zumindest stellenweise in direktem Kontakt zu der Halbleiterschichtenfolge steht, C) Aufbringen einer Ätzmaske auf die Stromaufweitungsschicht ,
D) Strukturieren der Stromaufweitungsschicht sowie der
Halbleiterschichtenfolge durch Ätzen anhand derselben
Ätzmaske, wobei ein Abstand oder ein mittlerer Abstand einer Kante der Halbleiterschichtenfolge zu einer Kante der
Stromaufweitungsschicht , in einer Richtung senkrecht zu einer Wachstumsrichtung der Halbleiterschichtenfolge, höchstens 3 μιη beträgt. Die oben genannten Verfahrensschritte werden bevorzugt in der angegebenen Reihenfolge durchgeführt. Hierbei ist es möglich, dass zwischen einzelnen Verfahrensschritten weitere, nicht aufgezählte Verfahrensschritte durchgeführt werden oder dass die genannten Verfahrensschritte genau in der angegebenen Reihenfolge ohne Zwischenschritte erfolgen.
Bei dem angegebenen Verfahren erfolgt also die Strukturierung der Stromaufweitungsschicht und der Halbleiterschichtenfolge mit derselben Ätzmaske. Es ist zur Strukturierung der
Halbleiterschichtenfolge und der Stromaufweitungsschicht somit nur eine einzige Fotoebene erforderlich. Dies geht mit einer Kostenreduktion und einer Effizienzsteigerung, durch Maximieren einer strahlungsaktiven Fläche, einher. Eine Halbleiterschichtenfolge wird häufig in einer ersten
Fotoebene strukturiert und eine Stromaufweitungsschicht aus einem transparenten leitfähigen Oxid, kurz TCO, wird erst in einer späteren Fotoebene strukturiert. Ein solches Auftrennen in Fotoebenen ist insbesondere erforderlich, falls die
Halbleiterschichtenfolge etwa mittels Laserstrahlung geritzt wird. Bei einem solchen Laserritzen entstehen vergleichsweise große Mengen an Schlacke, weshalb bei einem solchen
Laserritzen die Halbleiterschichtenfolge mit einer Opferschicht, etwa aus Siliziumdioxid, zu bedecken ist. Um Schäden an der StromaufWeitungsschicht zu vermeiden, ist ein solches Laserritzen üblicherweise vor dem Aufbringen der Stromaufweitungsschicht durchzuführen .
Gemäß zumindest einer Ausführungsform umfasst der Schritt de Strukturierens der Stromaufweitungsschicht den Teilschritt des nasschemischen Ätzens der Stromaufweitungsschicht . Bei diesem nasschemischen Ätzen wird bevorzugt kein Material der Halbleiterschichtenfolge abgetragen oder es wird die
Halbleiterschichtenfolge nicht signifikant durch das Ätzen beeinflusst. Das nasschemische Ätzen kann also auf die
Stromaufweitungsschicht begrenzt sein.
Gemäß zumindest einer Ausführungsform umfasst der Schritt de Strukturierens den Teilschritt des trockenchemischen Ätzens der Halbleiterschichtenfolge. Dieser Teilschritt wird durchgeführt, nachdem die Stromaufweitungsschicht zum
Beispiel nasschemisch stellenweise entfernt ist. Bei dem trockenchemischen Ätzen wird bevorzugt nur ein Material der Halbleiterschichtenfolge abgetragen und nicht oder nicht in signifikantem Umfang ein Material der
Stromaufweitungsschicht . Hierdurch ist die aktive Zone an Flanken der Halbleiterschichtenfolge von einer Kontamination mit elektrisch leitfähigem Material aus der
Stromaufweitungsschicht schützbar .
Gemäß zumindest einer Ausführungsform umfasst die
Stromaufweitungsschicht Zinn und/oder Zink. Beispielsweise handelt es sich bei der Stromaufweitungsschicht um eine Schicht aus Indium-Zinn-Oxid oder Zinkoxid. Auch ein
Mehrschichtaufbau der Stromaufweitungsschicht aus Lagen unterschiedlicher TCOs ist möglich. Gemäß zumindest einer Ausführungsform verbleibt das
Aufwachssubstrat an der Halbleiterschichtenfolge. Es wird die Halbleiterschichtenfolge dann nicht auf ein von dem
Aufwachssubstrat verschiedenes Trägersubstrat umgebondet. Das Aufwachssubstrat ist in dem fertig hergestellten
Halbleiterchip somit vorhanden.
Gemäß zumindest einer Ausführungsform beträgt der Abstand oder der mittlere Abstand zwischen den Kanten der
Halbleiterschichtenfolge und der Stromaufweitungsschicht mindestens 100 nm oder 200 nm oder 300 nm oder 500 nm
und/oder mindestens 50 % oder 100 % einer mittleren
Schichtdicke der Stromaufweitungsschicht , in Draufsicht gesehen. Durch einen solchen Abstand sind die Kanten der Halbleiterschichtenfolge und der Stromaufweitungsschicht , beispielsweise durch Lichtmikroskopie oder
Elektronenmikroskopie, voneinander unterscheidbar. Gemäß zumindest einer Ausführungsform wird im Schritt des nasschemischen Ätzens der Stromaufweitungsschicht die
Ätzmaske unterätzt. Dies bedeutet, dass die Ätzmaske die Stromaufweitungsschicht überragt. Die Stromaufweitungsschicht ist dann vollständig von der Ätzmaske bedeckt und die
Ätzmaske weist eine größere Fläche auf als die
Stromaufweitungsschicht , in Draufsicht gesehen.
Gemäß zumindest einer Ausführungsform werden die
Stromaufweitungsschicht und die Halbleiterschichtenfolge trockenchemisch geätzt. Wie auch sonst kann es sich bei dem trockenchemischen Ätzen um Chemical Dry Etching, kurz CDE, oder um Reactive Ion Etching, kurz RIE, handeln. Es können mehrere Trockenätzschritte miteinander kombiniert werden oder lediglich ein einziger Trockenätzschritt angewendet werden.
Werden die StromaufWeitungsschicht und die
Halbleiterschichtenfolge jeweils trockenchemisch geätzt, so liegt ein Abstand zwischen den Kanten der
Stromaufweitungsschicht und der Halbleiterschichtenfolge bevorzugt bei höchstens 200 nm oder 100 nm oder 50 nm. Es können die Kanten auch deckungsgleich übereinander liegen.
Gemäß zumindest einer Ausführungsform umfasst das Verfahren einen Schritt E) , der dem Schritt D) nachfolgt. In Schritt E) wird ein Abstand der Kanten der Stromaufweitungsschicht und der Halbleiterschichtenfolge zueinander verändert. Dieses Verändern erfolgt bevorzugt durch Ätzen, insbesondere durch nasschemisches Ätzen, der Stromaufweitungsschicht .
Gemäß zumindest einer Ausführungsform umfasst das Verfahren einen Schritt F) . Der Schritt F) folgt dem Schritt D) nach. In dem Schritt F) werden das Aufwachssubstrat und die
Halbleiterschichtenfolge zu den Halbleiterchips vereinzelt. Das Vereinzeln erfolgt bevorzugt teilweise oder vollständig durch Laserstrahlung. Insbesondere kann das Vereinzeln ein so genanntes Stealth Dicing sein. Hierbei wird durch
nichtlineare Absorption eines fokussierten, gepulsten
Laserstrahls mit einer Wellenlänge, für die das
Aufwachssubstrat bei moderaten Intensitäten transparent ist, innerhalb des Trägerverbunds eine Schadstelle in dem Material erzeugt .
Gemäß zumindest einer Ausführungsform erfolgt das Vereinzeln durch Laserstrahlung, wobei die Laserstrahlung durch eine der Halbleiterschichtenfolge abgewandte Rückseite in das Aufwachssubstrat eingestrahlt wird. Hierdurch ist eine
Schlackenbildung an der Halbleiterschichtenfolge zu
verhindern. Durch die Laserstrahlung können Sollbruchstellen in dem Aufwachssubstrat und/oder in der
Halbleiterschichtenfolge erzeugt werden. Nach dem Erzeugen der Sollbruchstellen erfolgt beispielsweise ein Brechen zu den einzelnen Halbleiterchips.
Gemäß zumindest einer Ausführungsform weist die
Halbleiterschichtenfolge eine Dicke von mindestens 2,5 μιη oder 3 μιη auf. Alternativ oder zusätzlich liegt die Dicke der Halbleiterschichtenfolge bei höchstens 15 μιη oder 12 μιη oder 9 μιη. Gemäß zumindest einer Ausführungsform liegt eine Dicke des Aufwachssubstrats bei mindestens 50 μιη oder 75 μιη oder 100 μιη. Die Dicke des Aufwachssubstrats kann alternativ oder zusätzlich höchstens 3 mm oder 1,5 mm oder 500 μιη oder 400 μιη oder 300 μιη betragen. Nach einem Wachsen der
Halbleiterschichtenfolge kann das Aufwachssubstrat gedünnt werden .
Gemäß zumindest einer Ausführungsform erstreckt sich die Stromaufweitungsschicht durchgehend über die
Halbleiterschichtenfolge hinweg. Es ist also möglich, dass in der Stromaufweitungsschicht keine Ausnehmungen oder Löcher geformt sind.
Gemäß zumindest einer Ausführungsform weist die
Stromaufweitungsschicht über die Halbleiterschichtenfolge hinweg eine konstante Dicke auf. Konstante Dicke kann
bedeuten, dass eine Dickenschwankung höchstens 30 % oder 20 % oder 15 % oder 10 % oder 5 % einer mittleren Dicke der Halbleiterschichtenfolge beträgt, über den Halbleiterchip hinweg .
Gemäß zumindest einer Ausführungsform weist die
Stromaufweitungsschicht nach dem Schritt D) Flanken auf, die seitliche Begrenzungsflächen der Stromaufweitungsschicht sind. Ein Winkel dieser Flanken, relativ zu einer
Wachstumsrichtung der Halbleiterschichtenfolge, liegt zum Beispiel bei mindestens 15° oder 30° und/oder bei höchstens 60° oder 75°. Eine Breite der Flanken, in Draufsicht, liegt zum Beispiel bei höchstens 1,0 ym oder 0,5 ym. Dies ist insbesondere dann der Fall, wenn die Stromaufweitungsschicht trockenchemisch strukturiert wird. Ebenso können die Flanken, in Draufsicht auf die Stromaufweitungsschicht gesehen, zumindest stellenweise sägezahnförmig oder ausgefranst die Stromaufweitungsschicht begrenzen, sodass ein Rand der
Stromaufweitungsschicht vergleichsweise stark gezackt wirkt, in Draufsicht betrachtet, wobei eine mittlere Tiefe solcher Zacken, in Richtung senkrecht zur Wachstumsrichtung,
beispielsweise bei mindestens 100 nm oder 250 nm oder der mittleren Dicke der Stromaufweitungsschicht und/oder bei höchstens 600 nm oder 400 nm liegt. Letzteres ist speziell dann der Fall, wenn die Stromaufweitungsschicht nasschemisch strukturiert wird.
Gemäß zumindest einer Ausführungsform ist auf einer der
Halbleiterschichtenfolge abgewandte Seite der
Stromaufweitungsschicht mindestens ein Metallkontakt
aufgebracht. Der Metallkontakt ist aus einem oder mehreren Metallen oder Metalllegierungen geformt. Insbesondere handelt es sich bei dem Metallkontakt um ein Bondpad. Die
Stromaufweitungsschicht kann sich durchgehend und
ununterbrochen unter dem Metallkontakt erstrecken. Gemäß zumindest einer Ausführungsform befindet sich zwischen der Halbleiterschichtenfolge und der Stromaufweitungsschicht in einem von dem Metallkontakt überdeckten Bereich eine elektrisch isolierende Isolationsschicht. Die
Isolationsschicht kann dieselbe Grundform und Grundfläche aufweisen wie der Metallkontakt, insbesondere mit einer
Toleranz von höchstens einem Faktor 5 oder 3 oder 2.
Bevorzugt ist die Isolationsschicht größer als der
Metallkontakt, in Draufsicht gesehen, und überragt den
Metallkontakt ringsum. Es besteht aufgrund der
Isolationsschicht insbesondere kein direkter Strompfad von dem Metallkontakt zur Halbleiterschichtenfolge. Alternativ hierzu kann in einem Bereich, in dem ein Bonddraht auf den Metallkontakt aufgebracht wird, der Metallkontakt
stellenweise die Halbleiterschichtenfolge berühren, um ein besseres Anhaften zu erreichen, wobei an solchen Stellen die Halbleiterschichtenfolge elektrisch nichtleitend sein kann. Die Isolationsschicht kann strahlungsdurchlässig,
reflektierend oder lichtstreuend wirken.
Gemäß zumindest einer Ausführungsform wird die
Isolationsschicht strukturiert und somit nur lokal
aufgebracht. Es erfolgt kein ganzflächiges Aufbringen der Isolationsschicht. Hierdurch kann eine nachträgliche Wegnahme von Material aus der Isolationsschicht unterbleiben.
Gemäß zumindest einer Ausführungsform wird auf eine dem
Aufwachssubstrat abgewandte Seite der
Halbleiterschichtenfolge und/oder der Stromaufweitungsschicht eine elektrisch isolierende, strahlungsdurchlässige
Passivierungsschicht aufgebracht. Bevorzugt ist die
Passivierungsschicht eine geschlossene Schicht, die die Halbleiterschichtenfolge durchgehend bedeckt, wobei Bereiche, in denen der zumindest eine Metallkontakt aufgebracht ist, bevorzugt frei von der Passivierungsschicht sind. Gemäß zumindest einer Ausführungsform erstreckt sich die
Passivierungsschicht zum Teil auf eine dem Aufwachssubstrat abgewandte Seite des zumindest einen Metallkontakts über der Halbleiterschichtenfolge. Es befindet sich dann der
Metallkontakt zum Teil zwischen der Passivierungsschicht und der StromaufWeitungsschicht . Bevorzugt ist der Metallkontakt zu höchstens 10 % oder 20 % von der Passivierungsschicht bedeckt, in Draufsicht gesehen.
Gemäß zumindest einer Ausführungsform weist die
Stromaufweitungsschicht eine Dicke von mindestens 30 nm oder 50 nm oder 70 nm oder 100 nm auf. Alternativ oder zusätzlich weist die Stromaufweitungsschicht eine Dicke von höchstens 500 nm oder 300 nm oder 220 nm auf. Gemäß zumindest einer Ausführungsform weist die
Halbleiterschichtenfolge und/oder der fertig hergestellte Halbleiterchip, in Draufsicht gesehen, eine mittlere laterale Abmessung von mindestens 200 μιη oder 300 μιη oder 450 μιη auf. Bei der mittleren lateralen Abmessung kann es sich um eine mittlere Kantenlänge des Halbleiterchips und/oder der
Halbleiterschichtenfolge handeln. Alternativ oder zusätzlich liegt die mittlere laterale Abmessung bei höchstens 2 mm oder 1 , 5 mm oder 1 mm. Gemäß zumindest einer Ausführungsform ist der Abstand
zwischen den Kanten der Halbleiterschichtenfolge und der Stromaufweitungsschicht , in Draufsicht gesehen, ringsum um die Halbleiterschichtenfolge gleich bleibend. Gleich bleibend kann bedeuten, dass der jeweils lokal vorliegende Abstand von einem mittleren Abstand um höchstens 50 % oder 30 % oder 15 % oder dem Doppelten der mittleren Dicke der
Stromaufweitungsschicht und/oder um höchstens 600 nm oder 500 nm oder 400 nm oder 300 nm abweicht.
Gemäß zumindest einer Ausführungsform weist eine der
Halbleiterschichtenfolge abgewandte Seite der
Stromaufweitungsschicht eine mittlere Rauheit von höchstens 10 nm oder 5 nm auf. Mit anderen Worten ist dann die
Stromaufweitungsschicht glatt. Eine entsprechende Rauheit kann alternativ oder zusätzlich für eine dem Aufwachssubstrat abgewandte Seite der Halbleiterschichtenfolge und/oder der Passivierungsschicht und/oder der Isolationsschicht gelten.
Gemäß zumindest einer Ausführungsform weist die
Stromaufweitungsschicht eine körnige oder granuläre Struktur auf. Eine mittlere Korngröße liegt hierbei beispielsweise bei mindestens 10 nm oder 30 nm oder 50 nm und/oder bei höchstens 300 nm oder 200 nm oder 150 nm. Durch diese körnige Struktur weist eine der Halbleiterschichtenfolge abgewandte Seite der Stromaufweitungsschicht eine mittlere Rauheit von mindestens 10 nm oder 30 nm oder 50 nm und/oder von höchstens 200 nm oder 100 nm oder 50 nm auf. Durch eine solche vergleichsweise raue Stromaufweitungsschicht kann eine
Lichtauskoppeleffizienz erhöht sein.
Gemäß zumindest einer Ausführungsform ist in dem fertigen Halbleiterchip eine Stromaufweitung ausschließlich durch die Stromaufweitungsschicht gegeben. Eine Stromaufweitung in lateraler Richtung, in Richtung weg von dem Metallkontakt, kann also ausschließlich durch die Stromaufweitungsschicht erfolgen. Es ist somit möglich, dass keine auf einem Metall basierende, insbesondere lichtdurchlässige und dünne
Metallschicht zur Stromaufweitung eingesetzt wird. Speziell umfasst der Halbleiterchip dann keine durchgehende oder gitterförmig geformte Metallelektrode, die eine Dicke von höchstens 15 nm oder 20 nm aufweist und die die
Halbleiterschichtenfolge, in Draufsicht gesehen, im
Wesentlichen vollständig bedeckt.
Gemäß zumindest einer Ausführungsform weist die
Halbleiterschichtenfolge nach dem Schritt D) Flanken auf. Flanken sind insbesondere solche Begrenzungsflächen der
Halbleiterschichtenfolge, die quer zu einer Substratoberseite des Aufwachssubstrats orientiert sind. Gemäß zumindest einer Ausführungsform liegt ein Winkel der Flanken der Halbleiterschichtenfolge, relativ zu der
Wachstumsrichtung der Halbleiterschichtenfolge, bei höchstens 30° oder 15° oder 10° oder 5°. Das heißt, die Flanken der Halbleiterschichtenfolge verlaufen parallel oder im
Wesentlichen parallel zu der Wachstumsrichtung. Alternativ oder zusätzlich ist es möglich, dass dieser Winkel mindestens 30° oder 35° oder 40° und/oder höchstens 75° oder 60° oder 55° oder 50° beträgt. Darüber hinaus wird ein optoelektronischer Halbleiterchip angegeben. Der Halbleiterchip ist hergestellt, wie in
Verbindung mit einer oder mehrerer der oben genannten
Ausführungsformen beschrieben. Merkmale des Verfahrens sind daher auch für den optoelektronischen Halbleiterchip
offenbart und umgekehrt.
In mindestens einer Ausführungsform umfasst der
Halbleiterchip ein Aufwachssubstrat , auf dem unmittelbar eine Halbleiterschichtenfolge epitaktisch abgeschieden ist. Die Halbleiterschichtenfolge umfasst zumindest eine aktive Zone zur Erzeugung einer Strahlung. An einer dem Aufwachssubstrat abgewandten Seite ist zumindest stellenweise auf die
Halbleiterschichtenfolge unmittelbar eine
Stromaufweitungsschicht aufgebracht. Die
Stromaufweitungsschicht ist aus einem transparenten,
leitfähigen Oxid geformt oder basiert auf einem solchen Oxid. Ein Abstand einer Kante der Halbleiterschichtenfolge zu einer Kante der Stromaufweitungsschicht , in Richtung senkrecht zu einer Wachstumsrichtung der Halbleiterschichtenfolge, beträgt höchstens 1,0 μιη.
Nachfolgend wird ein hier beschriebenes Verfahren und ein hier beschriebener optoelektronischer Halbleiterchip unter
Bezugnahme auf die Zeichnung anhand von Ausführungsbeispielen näher erläutert. Gleiche Bezugszeichen geben dabei gleiche Elemente in den einzelnen Figuren an. Es sind dabei jedoch keine maßstäblichen Bezüge dargestellt, vielmehr können einzelne Elemente zum besseren Verständnis übertrieben groß dargestellt sein.
Es zeigen: Figuren 1 bis 3 schematische Schnittdarstellungen von
Ausführungsbeispielen von hier beschriebenen
Verfahren zur Herstellung von hier beschriebenen optoelektronischen Halbleiterchips, und Figur 4 schematische Schnittdarstellungen einer Abwandlung eines Verfahrens. In Figur 1 ist ein Herstellungsverfahren für einen optoelektronischen Halbleiterchip 1 schematisch illustriert. Gemäß Figur 1A wird auf einem Aufwachssubstrat 2, bevorzugt ein Saphir-Substrat, eine Halbleiterschichtenfolge 3
epitaktisch abgeschieden. Die Halbleiterschichtenfolge 3 basiert bevorzugt auf InAlGaN.
Es wird die Halbleiterschichtenfolge 3 unmittelbar auf eine Substratoberseite 20 des Aufwachssubstrats 2 abgeschieden. Anders als dargestellt, kann die Substratoberseite 20
Strukturierungen aufweisen. Unmittelbar an der
Substratoberseite 20 wird eine n-Seite 31 der
Halbleiterschichtenfolge 3 aus einem n-leitenden Material aufgewachsen. Abweichend von der Darstellung gemäß Figur 1A können sich zwischen der Substratoberseite 20 und der n-Seite 31 weitere Schichten der Halbleiterschichtenfolge 3 befinden, beispielsweise Pufferschichten, Maskierungsschichten und/oder Anwachsschichten. In Richtung weg von dem Aufwachssubstrat 2 folgt der n-Seite zumindest eine aktive Zone 32 nach. Die aktive Zone 32 umfasst zumindest einen pn-Übergang und/oder zumindest eine Quantentopfstruktur .
In Richtung weg von dem Aufwachssubstrat 2 ist die aktive Zone 32 von einer p-Seite 33 aus einem p-leitenden Material geformt, beispielsweise aus mit Magnesium dotiertem GaN.
Abweichend von der Darstellung ist es möglich, dass die n- Seite und die p-Seite vertauscht sind. In diesem Fall
befindet sich die p-Seite näher an dem Aufwachssubstrat 2. Gemäß Figur 1B wird auf eine dem Aufwachssubstrat 2
abgewandte Seite der Halbleiterschichtenfolge 3 in direktem Kontakt lokal eine optionale, elektrische Isolationsschicht 5 aufgebracht. Die Isolationsschicht 5 ist beispielsweise aus Siliziumoxid, Siliziumnitrid oder einem Siliziumoxinitrid hergestellt. Eine Dicke der Isolationsschicht 5 liegt
beispielsweise bei mindestens 20 nm oder 50 nm und/oder bei höchstens 200 nm oder 120 nm. In Draufsicht gesehen bedeckt die Isolationsschicht 5 die Halbleiterschichtenfolge 3 bevorzugt zu höchstens 20 % oder 10 %.
Dadurch, dass die Isolationsschicht 5 nur lokal aufgebracht wird, ist eine kleine Stufe in der p-Seite an einem Rand der Isolationsschicht 5 vermeidbar. Eine solche Stufe kann von einem nachträglichen Ätzen der Isolationsschicht 5 herrühren. Durch ein solches nachträgliches Ätzen kann alternativ oder zusätzlich in nicht von der Isolationsschicht 5 überdeckten Bereichen der p-Seite eine größere Rauheit entstehen.
In dem Verfahrensschritt, wie in Figur IC gezeigt, wird ganzflächig auf die Halbleiterschichtenfolge 3 eine
Stromaufweitungsschicht 4 aufgebracht. Die
Stromaufweitungsschicht 4 ist beispielsweise aus Indium-Zinn- Oxid, kurz ITO, geformt. Es überformt und bedeckt die
Stromaufweitungsschicht 4 die Isolationsschicht 5.
Wie in Figur 1D gezeigt, wird auf die Stromaufweitungsschicht 4 eine Ätzmaske 6 aufgebracht. Die Ätzmaske 6 ist bevorzugt aus einem Fotolack gebildet und wird insbesondere mittels einer Fototechnik strukturiert. In der Ätzmaske 6 sind mehrere Ausnehmungen geformt, in denen die
Stromaufweitungsschicht 4 freigelegt sein kann. Beim Verfahrensschritt, wie in Figur IE gezeigt, wird die Stromaufweitungsschicht 4 nasschemisch in den Ausnehmungen der Ätzmaske 6 entfernt. Anders als dargestellt ist es dabei möglich, dass die Ätzmaske 6 nicht unterätzt wird, sondern dass die Stromaufweitungsschicht 4 bündig mit der Ätzmaske 6 abschließt, in einer Richtung senkrecht zu einer
Wachstumsrichtung G der Halbleiterschichtenfolge 3. Bevorzugt jedoch beträgt ein Überstand der Ätzmaske 6 über die
Stromaufweitungsschicht 4 mindestens 50 nm oder 200 nm.
Gemäß Figur 1F sind die Stromaufweitungsschicht 4 sowie die Halbleiterschichtenfolge 3 strukturiert. Die Strukturierung der Halbleiterschichtenfolge 3 erfolgt bevorzugt durch ein trockenchemisches Ätzen. Nach dem trockenchemischen Ätzen der Halbleiterschichtenfolge 3 wird die Ätzmaske 6 entfernt.
Optional weist die Halbleiterschichtenfolge 3 im Querschnitt gesehen mehrere Teilbereiche auf, die sich über das
Aufwachssubstrat 2 erheben. Diese Teilbereiche der
Halbleiterschichtenfolge 3 sind durch Einschnürungen der Halbleiterschichtenfolge 3 voneinander getrennt. Es ist möglich, dass die sich neben dem zentralen Teilbereich mit der Isolationsschicht 5 befindlichen Teilgebiete jeweils frei von der Isolationsschicht 5 sind. Diese randständigen
Teilgebiete können auch weggelassen werden.
In Figur IG ist eine Flanke der Halbleiterschichtenfolge 3, die durch das Ätzen gebildet ist, näher gezeigt. Die Flanke 35 weist beispielsweise einen Winkel zur Wachstumsrichtung G von etwa 45° auf. Ein Abstand D zwischen einer Kante der Halbleiterschichtenfolge 3 und der Stromaufweitungsschicht 4 liegt bei ungefähr 1 μιη. Ein solcher geringer Abstand D ist dadurch realisierbar, dass die Stromaufweitungsschicht 4 sowie die Halbleiterschichtenfolge 3 mit derselben Ätzmaske 6 strukturiert werden. Im Verfahrensschritt gemäß Figur 1H werden auf die Stromaufweitungsschicht 4 Metallkontakte 7 aufgebracht, insbesondere strukturiert aufgebracht. Bevorzugt befindet sich zwischen dem Metallkontakt 7 des zentralen Teilbereichs und der Halbleiterschichtenfolge 3 die Isolationsschicht 5. Die Isolationsschicht 5 ist nur teilweise von dem zentralen Metallkontakt 7 überdeckt und weist eine größere Grundfläche auf als der Metallkontakt 7. In den randständigen
Teilgebieten der Halbleiterschichtenfolge 4 ist es möglich, dass sich zwischen der Halbleiterschichtenfolge 3 und dem
Metallkontakt 7 nur die Stromaufweitungsschicht 4 befindet. Anders als dargestellt können die Metallkontakte 7 mehrere verschiedene Metallschichten aufweisen.
In Figur II ist gezeigt, dass an dem Aufwachssubstrat 2 abgewandten Seiten der Halbleiterschichtenfolge 3 sowie der Stromaufweitungsschicht 4 jeweils eine Passivierungsschicht 8 aufgebracht wird. Beispielsweise ist die Passivierungsschicht 8 aus einem elektrisch isolierenden Oxid oder Nitrid geformt.
Optional ist es möglich, dass die Passivierungsschicht 8 die Metallkontakte 7 bereichsweise überdeckt, in Draufsicht gesehen. Alternativ hierzu kann die Passivierungsschicht 8 auch in Richtung quer zur Wachstumsrichtung G von den
Metallkontakten 7 beabstandet sein und die Metallkontakte 7 nicht berühren.
In Figur 1J ist der Schritt des Vereinzeins zu den einzelnen Halbleiterchips 1 dargestellt. In Figur 1J sind insbesondere die Isolationsschicht, die Passivierungsschicht sowie die Metallkontakte nicht gezeichnet. Zum Vereinzeln wird von einer der Halbleiterschichtenfolge 3 abgewandten Seite des Aufwachssubstrats 2 her eine
Laserstrahlung R in das Aufwachssubstrat 2 eingestrahlt.
Mittels der Laserstrahlung R werden in dem Aufwachssubstrat 2 Sollbruchstellen 25 erstellt. An diesen Sollbruchstellen 25 kann ein vollständiges Vereinzeln dann beispielsweise durch Brechen erfolgen.
Abweichend von der Darstellung in Figur 1J ist es alternativ möglich, dass die Laserstrahlung R von der Seite her, an der die Halbleiterschichtenfolge 2 aufgebracht ist, eingestrahlt wird. In diesem Fall ist die Halbleiterschichtenfolge 2 bevorzugt an solchen Stellen, an denen die Laserstrahlung R eingestrahlt wird, vollständig von dem Aufwachssubstrat 2 entfernt. Hierdurch lässt sich eine Schlackenbildung
verhindern oder reduzieren.
In Figur 2 ist ein alternatives Herstellungsverfahren
gezeigt. Die Figuren 2A und 2B entsprechen den Figuren 1D bis 1F. Die weiteren Verfahrensschritte sind in Figur 2 nicht dargestellt und können analog zu Figur 1 durchgeführt werden.
Gemäß Figur 2B erfolgt ein Ätzen der Stromaufweitungsschicht 4 und der Halbleiterschichtenfolge 3 trockenchemisch anhand der zuvor in Figur 2A hergestellten, gemeinsamen Ätzmaske 6. Eine Strukturierung der Halbleiterschichtenfolge 3 sowie der Stromaufweitungsschicht 4 kann also im selben Ätzschritt erfolgen. Hierdurch ist es möglich, dass ein Überstand zwischen den Kanten der Halbleiterschichtenfolge 3 und der Stromaufweitungsschicht 4 verschwindet und nahezu Null oder Null beträgt. Die Halbleiterschichtenfolge 3 sowie die
Stromaufweitungsschicht 4 können bündig abschließen. Eine weitere Variante des Herstellungsverfahrens ist in Figur 3 gezeigt. Gemäß Figur 3A werden durch die Ausnehmungen in der Ätzmaske 6 hindurch sowohl die Halbleiterschichtenfolge 3 als auch die StromaufWeitungsschicht 4 geätzt. Das Ätzen erfolgt bevorzugt trockenchemisch. Hierbei ist es möglich, dass ein Überstand der StromaufWeitungsschicht 4 über die Halbleiterschichtenfolge 3 resultiert.
Gemäß Figur 3B ist es möglich, dass dieser Überstand der Stromaufweitungsschicht 4 über die Halbleiterschichtenfolge 3 etwa durch einen weiteren nasschemischen Ätzschritt entfernt wird. Dieses nachträgliche Ätzen erfolgt bevorzugt, solange die Ätzmaske 6 noch nicht entfernt ist.
Abweichend von der Darstellung ist es möglich, dass in Figur 3A die Ätzmaske 6 und die Stromaufweitungsschicht 4 bündig abschließen. In Figur 3B ist es abweichend von der
Darstellung ebenso möglich, dass die Halbleiterschichtenfolge 3 die Stromaufweitungsschicht 4 überragt.
In Verbindung mit Figur 4 ist eine Abwandlung des
Herstellungsverfahrens gezeigt. Gemäß Figur 4A wird die
Isolationsschicht 5 auf die Halbleiterschichtenfolge 3 ganzflächig aufgebracht und nachfolgend zu einer aus S1O2 geformten ersten Ätzmaske 6a strukturiert. Anschließend wird, siehe Figur 4B, die Halbleiterschichtenfolge 3 anhand der ersten Ätzmaske 6a strukturiert.
Nachfolgend wird, siehe Figur 4C, die Stromaufweitungsschicht 4 aufgebracht. Anhand einer aus einem Fotolack gebildeten zweiten, nicht dargestellten Ätzmaske, wird die
Stromaufweitungsschicht 4 strukturiert. Hierdurch resultiert ein vergleichsweise großer und unregelmäßiger Abstand zwischen der Kante der Stromaufweitungsschicht 4 und der Kante der Halbleiterschichtenfolge 3.
Durch das in Verbindung mit den Figuren 1 bis 3 beschriebene Verfahren ist der Abstand zwischen den Kanten der
Stromaufweitungsschicht 4 und der Halbleiterschichtenfolge 3 reduzierbar. Dadurch ist eine größere strahlende Fläche des Halbleiterchips 1 erzielbar. Auch kann der Abstand ringsum um die Halbleiterschichtenfolge 3 sehr gleichmäßig ausgeführt sein. Bei dem Verfahren, wie in Figur 4 dargestellt, können größere Schwankungen in dem Abstand zwischen den Kanten der Halbleiterschichtenfolge 3 und der Stromaufweitungsschicht 4 auftreten, da eine exakte Justage der verschiedenen Ätzmasken schwierig ist.
Die hier beschriebene Erfindung ist nicht durch die
Beschreibung anhand der Ausführungsbeispiele beschränkt.
Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den Patentansprüchen oder Ausführungsbeispielen angegeben ist . Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 10 2012 112 771.9, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird. Bezugs zeichenliste
1 optoelektronischer Halbleiterchip
2 Aufwachssubstrat
20 Substratoberseite
25 Sollbruchstelle
3 Halbleiterschichtenfolge
30 Strahlungshauptseite
31 n-Seite
32 aktive Zone
33 p-Seite
4 Stromaufweitungsschicht
5 Isolationsschicht
6 Ätzmaske
7 Metallkontakt
8 Passivierungsschicht
D Abstand
G Wachstumsrieht
R Strahlung α Winkel

Claims

Verfahren zur Herstellung eines optoelektronischen Halbleiterchips (1) mit den Schritten:
A) Epitaktisches Wachsen einer Halbleiterschichtenfolge (3) auf einem Aufwachssubstrat (2), wobei die
Halbleiterschichtenfolge (3) mindestens eine aktive Zone zur Erzeugung einer Strahlung aufweist,
B) Aufbringen einer Stromaufweitungsschicht (4) aus einem transparenten, leitfähigen Oxid auf eine dem Aufwachssubstrat (2) abgewandte Seite der
Halbleiterschichtenfolge (3) , wobei die
Stromaufweitungsschicht (4) zumindest stellenweise in direktem Kontakt zu der Halbleiterschichtenfolge (3) steht,
C) Aufbringen einer Ätzmaske (6) auf die
Stromaufweitungsschicht (4),
D) Strukturieren der Stromaufweitungsschicht (4) sowie der Halbleiterschichtenfolge (3) durch Ätzen anhand derselben Ätzmaske (6),
wobei die Verfahrensschritte in der angegebenen
Reihenfolge durchgeführt werden, und
wobei ein Abstand (D) einer Kante der
Halbleiterschichtenfolge (3) zu einer Kante der
Stromaufweitungsschicht (4), in einer Richtung
senkrecht zu einer Wachstumsrichtung (G) der
Halbleiterschichtenfolge (3), höchstens 3 ym beträgt.
Verfahren nach dem vorhergehenden Anspruch,
bei dem der Schritt D) die folgenden Teilschritte in der angegebenen Reihenfolge umfasst:
Dl) Nasschemisches Ätzen nur der
Stromaufweitungsschicht (4), sowie D2) Trockenchemisches Ätzen der
Halbleiterschichtenfolge (3) ,
wobei die Halbleiterschichtenfolge (3) auf
AlnIn]__n_mGamN mit 0 < n < 1, 0 < m < 1 und n + m < 1 basiert, die StromaufWeitungsschicht (4) Sn und/oder Zn umfasst und das Aufwachssubstrat (2) ein Saphir- Substrat ist,
wobei das Aufwachssubstrat (2) an der
Halbleiterschichtenfolge (3) verbleibt, und
wobei der Abstand (D) höchstens 1,5 ym und mindestens 50 % einer mittleren Dicke der StromaufWeitungsschicht (4) beträgt.
Verfahren nach dem vorhergehenden Anspruch,
bei dem im Schritt Dl) die Ätzmaske (6) unterätzt wird, sodass die Ätzmaske (6) vor dem Schritt D2) die
Stromaufweitungsschicht (4) überragt.
Verfahren nach Anspruch 1,
bei dem im Schritt D) die Stromaufweitungsschicht (4) und die Halbleiterschichtenfolge (3) trockenchemisch geätzt werden,
wobei der Abstand (D) zwischen einschließlich 0 und 200 nm liegt.
Verfahren nach einem der Ansprüche 2 bis 4,
bei dem in einem Schritt E) , der dem Schritt D)
nachfolgt, der Abstand (D) durch ein nasschemisches Ätzen der Stromaufweitungsschicht (4) verändert wird.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem in einem Schritt F) , nach dem Schritt D) , das Aufwachssubstrat (2) und die Halbleiterschichtenfolge (3) zu den Halbleiterchips (1) vereinzelt werden, wobei das Vereinzeln mindestens teilweise mittels Laserstrahlung durchgeführt wird, die an einer der Halbleiterschichtenfolge (3) abgewandten Seite in das Aufwachssubstrat (2) eingestrahlt wird.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem die StromaufWeitungsschicht (4) sich
durchgehend und in konstanter Dicke über die
Halbleiterschichtenfolge (3) erstreckt,
wobei sich an einer der Halbleiterschichtenfolge (3) abgewandten Seite der StromaufWeitungsschicht (4) mindestens ein Metallkontakt (7) befindet.
Verfahren nach dem vorhergehenden Anspruch,
bei dem sich zwischen der Halbleiterschichtenfolge (3) und der StromaufWeitungsschicht (4) in einem von dem
Metallkontakt (7) überdeckten Bereich eine elektrisch isolierende Isolationsschicht (5) befindet,
wobei die Isolationsschicht (5) den Metallkontakt ringsum überragt, in Draufsicht gesehen.
Verfahren nach dem vorhergehenden Anspruch,
bei dem die Isolationsschicht (5) strukturiert nur lokal aufgebracht wird und nachträgliche keine Wegnahme von Material aus der Isolationsschicht (5) erfolgt.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem an einer dem Aufwachssubstrat (2) abgewandten Seite der Halbleiterschichtenfolge (3) und der
Stromaufweitungsschicht (4) jeweils eine elektrisch isolierende, strahlungsdurchlässige
Passivierungsschicht (8) aufgebracht wird,
wobei sich die Passivierungsschicht (8) zum Teil auf eine dem Aufwachssubstrat (2) abgewandte Seite des Metallkontakts (7) erstreckt.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem
- die Stromaufweitungsschicht (4) eine Dicke zwischen einschließlich 50 nm und 300 nm aufweist,
- eine Dicke der Halbleiterschichtenfolge (3) zwischen einschließlich 2,5 ym und 12 ym liegt,
- der fertige Halbleiterchip (1) eine mittlere laterale Abmessung, in Draufsicht gesehen, zwischen
einschließlich 200 ym und 1500 ym aufweist, und
- der Abstand (D) , in Draufsicht gesehen, ringsum um die Halbleiterschichtenfolge (3) gleichbleibend ist, mit einer Toleranz von höchstens 500 nm. 12. Verfahren nach einem der vorhergehenden Ansprüche,
bei dem die Stromaufweitungsschicht (4) eine körnige Struktur aufweist und eine der Halbleiterschichtenfolge (3) abgewandte Seite der Stromaufweitungsschicht (4) eine mittlere Rauheit von mindestens 30 nm aufweist, wobei in dem fertigen Halbleiterchip (1) eine
Stromaufweitung ausschließlich durch die
Stromaufweitungsschicht (4) aus dem transparenten, leitfähigen Oxid erfolgt.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Stromaufweitungsschicht (4) nach dem
Schritt D) Flanken aufweist,
wobei ein Winkel dieser Flanken, relativ zu einer
Wachstumsrichtung (G) der Halbleiterschichtenfolge (3) , zwischen einschließlich 15° und 75° liegt und/oder wobei diese Flanken, in Draufsicht auf die
Stromaufweitungsschicht (4) gesehen, zumindest stellenweise gezackt die Stromaufweitungsschicht (4) lateral begrenzen.
Optoelektronischer Halbleiterchip (1), der mit einem Verfahren nach einem der vorigen Ansprüche hergestellt ist,
wobei der Abstand (D) höchstens 1,0 ym beträgt.
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