WO2014088265A1 - 다채널 초전도양자간섭장치를 조절하기 위한 디지털 신호 전송 장치 - Google Patents

다채널 초전도양자간섭장치를 조절하기 위한 디지털 신호 전송 장치 Download PDF

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WO2014088265A1
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serial
module
information
output
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PCT/KR2013/010989
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김진목
이용호
권혁찬
김기웅
유권규
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한국표준과학연구원
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    • H—ELECTRICITY
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    • H04Q—SELECTING
    • H04Q9/00—Arrangements in telecontrol or telemetry systems for selectively calling a substation from a main station, in which substation desired apparatus is selected for applying a control signal thereto or for obtaining measured values therefrom

Definitions

  • the present invention relates to a multi-channel voltage output system, and more particularly, to a digital signal transmission device for adjusting a multi-channel superconducting quantum interference device that can minimize or reduce digital noise during the adjustment operation.
  • Noise reduction in digital signals is a very important issue when controlling SQUID (Superconducting QUantum Interference Device) sensors, which are commonly used in 160-channel MEG (Magnetoencephalography) systems.
  • SQUID Superconducting QUantum Interference Device
  • the SQUID sensor may malfunction due to noise affecting the analog circuit that controls the SQUID sensor.
  • the SQUID sensor When exposed to an external spark signal, the SQUID sensor may deviate from its optimum operating state or generate a flux trap, resulting in unstable sensing.
  • part of the spark flux enters the SQUID sensor during the measurement, accurate measurement becomes difficult.
  • the technical problem to be solved by the present invention is to provide a digital signal transmission apparatus for adjusting a multi-channel superconducting quantum interference device that can minimize or reduce digital noise.
  • Another technical problem to be solved by the present invention is to provide a digital signal transmission apparatus and a transmission method according to the multi-channel device can be adjusted more efficiently without affecting the noise.
  • a digital signal transmission apparatus for adjusting a multi-channel device
  • a module selector for receiving a first serial signal through the serial data receiver and transmitting a second serial signal to a selected one of a plurality of modules installed in the apparatus through a 3-wire serial data line dedicated to the corresponding module; .
  • the first serial signal may be a signal generated by a computer and applied to the serial data receiver through an optical cable.
  • the first serial signal may include a module information bit of a set number of bits.
  • the second serial signal may be a serial digital signal from which the module information bit is removed.
  • the first and second serial signals may be 24-bit information serial signals and 20-bit module information serial signals, respectively.
  • the module selector In an embodiment of the invention, the module selector,
  • a clock extractor generating a clock signal from the first serial signal
  • a signal generator configured to generate a load signal, a reset signal, and a chip select signal using the clock signal
  • a serial-to-parallel converter configured to receive the clock signal, the load signal, and the reset signal, and generate a parallel module signal for module selection by converting the module information bits included in the first serial signal;
  • a selection switch configured to determine a selected module output terminal among a plurality of module output terminals in response to the parallel module signal
  • the second serial signal from which the module information bit is removed from the first serial signal, the modified clock signal of the clock signal, and the modified chip selection signal of the chip select signal are supplied to the selection switch through the three-wire serial data line. It may include a data output unit for transmitting to the module determined by.
  • the clock extractor In an embodiment of the present invention, the clock extractor,
  • a short pulse generator for receiving the first serial signal and generating a short pulse
  • It may include a time delay for generating the clock signal by delaying the short pulse a predetermined time.
  • the signal generator In an embodiment of the present invention, the signal generator,
  • a load signal generator reset by the reset signal and generating the load signal in response to a first counting output of counting outputs of the counter
  • a chip select signal generator which is reset by the reset signal and generates the chip select signal in response to a second counting output of counting outputs of the counter.
  • the load signal generator In an embodiment of the invention, the load signal generator,
  • An AND gate which receives the first counting output of the counter as one input and generates a feedback response by receiving a feedback signal as the other input;
  • a flip-flop for latching an output of the AND gate until a reset stage is reset
  • an inverter configured to generate the feedback signal by inverting the logic of the load signal output terminal of the flip-flop.
  • the serial-to-parallel converter In an embodiment of the present invention, the serial-to-parallel converter, the serial-to-parallel converter, and
  • the parallel module signal can be generated as 4 bits.
  • the load signal is,
  • the counter may be a high level signal immediately after counting the fourth clock signal, and may be a low level signal after counting the 24th clock signal.
  • the selection switch In an embodiment of the present invention, the selection switch,
  • It may be a 1:16 demultiplexer for generating a high level signal at one of the 16 outputs in response to the parallel module signal.
  • the data output unit In an embodiment of the present invention, the data output unit,
  • the first serial signal, the clock signal, and the chip select signal are gated to the module output information of the select switch so that the second serial signal, the modified clock signal, and the modified chip select signal are connected to the 3-wire serial data line. It may include an end gating unit to be transmitted through.
  • a digital signal transmission device suitable for being employed in the brain map system having a plurality of channels:
  • a serial data receiver for receiving a first serial signal applied from a control computer
  • the serial data receiver is connected through a single line, and is connected to a channel control circuit of a plurality of modules through a 3-wire serial data line dedicated to the module, and receives the first serial signal through the serial data receiver. And a module selector for transmitting a second serial signal obtained from the first serial signal to one of the plurality of modules through one of the three-wire serial data lines.
  • multi-channel voltage output adjustment is more efficiently performed in an environment in which the influence of digital noise is minimized or reduced.
  • FIG. 1 is a block diagram of a digital signal transmission device for controlling a typical multichannel device
  • FIG. 2 is a wiring diagram illustrating that a module selection voltage output control signal is transmitted to a plurality of modules according to FIG. 1.
  • FIG. 3 is a detailed configuration diagram of a 3-wire serial signal converter according to FIG. 1;
  • FIG. 4 is a block diagram of a digital signal transmission device for controlling a multi-channel device according to an embodiment of the present invention
  • FIG. 5 is a wiring diagram illustrating that a module selection voltage output control signal is selectively transmitted to a plurality of modules according to FIG. 4.
  • FIG. 6 is an exemplary detailed configuration diagram of the module selector of FIG. 4.
  • FIG. 7 illustrates an exemplary embodiment of FIG. 6.
  • any element or line is connected to the target element block, it includes not only a direct connection but also a meaning indirectly connected to the target element block through some other element.
  • FIG. 1 is a block diagram of a digital signal transmission device for controlling a typical multichannel device.
  • the building blocks of the apparatus are shown by way of example.
  • a serial digital signal (hereinafter referred to as information serial signal) 1 having control information of a superconducting QUantum Interference Device (SQUID) sensor is made through a computer or the like, and then passes through an optical cable 2 and a serial receiver 3 Is applied.
  • the serial information signal is a channel selection voltage output control signal.
  • the information serial signal received by the serial receiver 3 of FIG. 1 is applied to a typical three-wire serial signal converter 4, and is made of three kinds of serial signals.
  • three kinds of serial signals are data (Data, DT), clock (Clock, CK), and chip selector (CS) signals.
  • the three digital signals are applied to a control circuit module 5, 9 consisting of a plurality of channels.
  • the channel selector 7 in the channel control circuit 6 included in the control circuit module 5 separates the channel number from the three digital signals DT, CK, CS received through the signal buffer 12.
  • the channel selector 7 has a corresponding digital-to-analog converter (Digital-to) which functions as the voltage regulating circuit 8 the information contained in the information serial signal when the separated channel number is the same as the unique channel number of the SQUID control circuit. (Analog Converter, DAC). This results in eight independent voltage outputs through the digital-to-analog converter. The generated analog voltage output is sent to an analog circuit in the SQUID control circuit to adjust the SQUID sensor.
  • Digital-to Digital-to
  • DAC Analog Converter
  • FIG. 1 The overall connection configuration showing the information serial signal transmission to be applied to the modules is shown in FIG.
  • FIG. 2 is a block diagram illustrating a wiring configuration illustrating that a module selection voltage output control signal is transmitted to a plurality of modules according to FIG. 1.
  • the information serial signal 1 produced by a controller such as a computer is provided to the serial receiver 3 via the optical cable 2.
  • the information serial signal output from the serial receiver 3 is applied to the three-wire serial signal converter 4 and converted into three digital signals DT, CK, and CS.
  • the three digital signals are applied to each module 5-9 through transmission lines L5, L6, L7, and Ln.
  • the transmission lines L5, L6, L7, and Ln respectively represent three-line serial signals DT, CK, and CS as one line.
  • the information serial signal includes channel information and output information and is separated into three-wire serial signals DT, CK, and CS through the three-wire serial signal converter 4.
  • the detailed structure of the three-wire serial signal converter 4 is shown in FIG.
  • FIG. 3 showing the detailed configuration of the three-wire serial information signal converter according to Fig. 1, the converter circuit structure for generating the three-wire serial information signal is shown in more detail.
  • the serial signal applied from the serial receiver 3 is transmitted as it is through the line L10 for transmitting the information serial signal DT.
  • the clock extractor 30 extracts the clock signal CK from the serial signal DT and provides it to the clock signal transmission line L20.
  • the chip select signal generator 35 outputs a low level chip select signal CS when the channel information is output through the line L30, and when the output information is output, the chip select signal generator 35 generates a high level.
  • the chip select signal CS is output through the line L30.
  • the three-wire serial signals DT, CK, and CS generated in FIG. 3 are commonly applied to the respective modules 7, 8, and 9 through corresponding transmission lines L6, L7, and Ln.
  • the typical multi-channel voltage output regulator has a structure in which the three-wire serial signals DT, CK, and CS are commonly applied through the transmission line L5 as shown in FIG. 2.
  • the SQUID sensor is a magnetic field sensitive device and easily reacts to an external electric magnetic field.
  • the SQUID sensor may malfunction and the SQUID sensor may malfunction.
  • the SQUID sensor may be out of optimal operation or cause flux traps, resulting in unstable measurement.
  • part of the spark flux enters the SQUID sensor during the measurement, accurate measurements are not possible.
  • the SQUID sensor control circuit consists of an analog control output circuit for adjusting the SQUID sensor and detecting an output signal, and a digital control circuit for adjusting the analog control output circuit. Since the digital control circuit is connected to the analog circuit and the analog circuit is directly connected to the SQUID sensor, the digital control circuit is located close to the SQUID sensor. Therefore, spark noise generated in the digital signal can be easily introduced into the SQUID sensor.
  • a multichannel SQUID system may have more than 60 channels.
  • the signal is received by the digital adjustment circuit of all channels.
  • digital signals operate simultaneously on all channels, affecting the SQUID sensor.
  • each sensor is affected by the digital noise signal generated in all channels, as the number of channels in the system increases, each channel SQUID sensor is exposed to more noise effects, thereby increasing the malfunction.
  • the digital noise signal generated from the digital adjustment circuit of each channel is removed.
  • the SQUID sensor operates reliably and adjusts as desired by minimizing or minimizing the SQUID sensor on each channel.
  • FIG. 4 is a block diagram of a digital signal transmission device for controlling a multi-channel device according to an embodiment of the present invention.
  • a serial data receiver 3 and a selected one of a plurality of modules 5 and 9 installed in an apparatus by receiving a first serial signal through the serial data receiver 3 are provided.
  • a digital signal transmission device including a module selector 40 for transmitting two serial signals through a three-wire serial data line ML1 dedicated to the corresponding module is shown.
  • Each of the modules includes a plurality of channel control circuits 6 commonly connected through a signal buffer 11.
  • the channel control circuit 6 comprises a channel selector 7 and a voltage regulating circuit 8 for providing a regulated voltage to one of the plurality of voltage output stages.
  • the voltage regulating circuit 8 may comprise a digital analog converter for converting a serial digital input signal into an analog voltage signal.
  • the information serial signal produced by a computer, a processor, or the like is applied to the serial receiver 3 via the optical cable 2.
  • the information serial signal output from the serial receiver 3 is converted into three-wire digital signals Dt, Ck, and Cs by the module selector 40 of the present invention which performs a three-wire serial signal conversion function, and the converted digital signal. Is a module information serial signal and is transmitted only to a selected one of the plurality of modules.
  • one line represents three-line serial signals Dt, Ck, and Cs lines.
  • One module may include 16 SQUID control circuits corresponding to 16 channels. In such a case, for example, the module 5 may adjust channels 1 to 16.
  • the module information serial signal Dt transmitted to the selected module (eg 5) is simultaneously applied to the sixteen SQUID control circuits 6.
  • the channel selector 7 in the channel control circuit 6 compares the channel unique number with the serial number of the module information serial signal. Send output information related to operation and adjustment.
  • module 9 may be in charge of channel 32 in channel 17. If the maximum SQUID control channel is 256, all of the above modules may be configured with 16.
  • FIG. 5 is a wiring diagram illustrating a selective transmission of a module selection voltage output control signal to a plurality of modules according to FIG. 4.
  • FIG. 5 a configuration of a SQUID control circuit for a 256 channel SQUID system is illustrated.
  • the information serial signal (corresponding to the first serial signal) produced by the computer is applied to the optical receiver 3 via the optical cable 2.
  • the information serial signal outputted through the optical receiver 3 is converted into three digital signals Dt, Ck, and Cs by the module selector 40 which performs a 3-wire serial signal conversion function. Only selected modules are sent over a dedicated 3-wire serial data line.
  • one line briefly displays three-line serial signals Dt, Ck and Cs.
  • the configuration of the module selector 40 for generating the module information serial signal Dt to be applied through one of the three lines in the information serial signal DT and selecting the corresponding module according to the SQUID channel is shown in more detail in FIG. 6.
  • FIG. 6 is an exemplary detailed configuration diagram of the module selector of FIG. 4, and FIG. 7 is an exemplary implementation diagram of FIG. 6.
  • a signal generator (50, 60, 80) for generating a load signal, a reset signal, and a chip select signal using the clock signal;
  • a selection switch 100 configured to determine a selected module output terminal among a plurality of module output terminals in response to the parallel module signal
  • the second serial signal from which the module information bit is removed from the first serial signal, the modified clock signal of the clock signal, and the modified chip selection signal of the chip select signal are supplied to the selection switch through the three-wire serial data line.
  • a data output unit 150 160 of FIG. 7) for transmitting to the module determined by the controller.
  • a short pulse generator 31 which receives the first serial signal and generates a short pulse
  • a time delay unit 32 generating the clock signal by delaying the short pulse by a predetermined time.
  • a load signal generator (60) which is reset by the reset signal and generates the load signal in response to a first counting output of the counting outputs of the counter;
  • a chip select signal generator 80 that is reset by the reset signal and generates the chip select signal in response to a second counting output of the counting outputs of the counter.
  • the load signal generator as shown in Figure 7,
  • An AND gate 61 which receives the first counting output of the counter as one input and generates a feedback response by receiving a feedback signal as the other input;
  • an inverter 63 inverting the logic of the load signal output terminal of the flip-flop to generate the feedback signal.
  • the converter 71 may generate the parallel module signal as 4 bits.
  • the load signal when generated by FIG. 7, becomes a high level signal immediately after the counter 51 counts the fourth clock signal and becomes a low level signal after counting the 24th clock signal. Can be.
  • the data output unit as shown in Figure 7,
  • a line cross connector 150 for connecting the first serial signal, the clock signal, and the chip select signal to a module output terminal selected by the selection switch;
  • the first serial signal, the clock signal, and the chip select signal are gated to the module output information of the select switch so that the second serial signal, the modified clock signal, and the modified chip select signal are connected to the 3-wire serial data line. It may include the end gating unit 160 to be transmitted through.
  • the information serial signal DT introduced through the optical cable to the serial receiver 3 is applied to the clock extractor 30 and also to the serial-to-parallel converter 70 through the transmission line L2.
  • the clock extractor 30 extracts the clock signal CK from the information serial signal DT.
  • the counter 50 for inputting and counting the clock signal CK to the input terminal outputs each counting output signal to the first, second, and third output terminals.
  • the chip select signal generator 62 connected to the second and third output terminals of the counter 50 generates the chip select signal CS synchronized with the eighth and twenty-fourth clock signals.
  • the chip select signal CS is changed to a high level after the eighth clock signal is input, and is reset to be a low level after the 24th clock signal is input.
  • the load signal changes to the high level after the clock signal CK is clocked the fourth time and changes to the low level after the 24th clock signal is received.
  • the load signal is generated by a load generator 61 connected to the first output of the counter 50.
  • the 4-bit serial-to-parallel converter (70) can output the module number to be selected. have.
  • the module number is output from the output terminal of the serial-to-parallel converter 70 by a 4-bit load signal.
  • the 4-bit parallel module signal indicated is obtained.
  • the fifth and subsequent serial signals of the information serial signal DT are transmitted to the output of the module selector 40.
  • the 4-bit parallel module signal is applied to the 16 DEMUX or 1:16 switch 100 as a module select signal.
  • one of the 16 module output terminals 110 of the 16 DEMUX or 1:16 switch 100 is in a high level state.
  • the high level first module signal M1 is connected to the output terminal M1 by the connecting function of the line cross connector 150, and the DT of the input terminal of the input terminal is It is connected to DT of output terminal.
  • CK and CS of the input terminal are connected to CK and CS of the output terminal, respectively.
  • Dt, Ck and Cs signals are output from the first output terminal OU1 of the module selector 40 by the operation of the end gating unit 160 (shown in FIG. 7) with respect to the first module. Only sent to module 5.
  • Dt, Ck, and Cs signal waveforms transmitted to the corresponding module selected in FIG. 6 are displayed in comparison with DT.
  • the information serial signal DT is transformed into a module information serial signal Dt through the module selector 40, where the first 4-bit information is deleted from the DT.
  • the clock signal CK is also transformed into Ck, in which the first four clock signals corresponding to the module number extraction are deleted.
  • the chip select signal CS is also transformed to Cs, in which the first 4-bit signal corresponding to the module number is extracted.
  • Cs since it was shown at a low level in the original channel information serial signal, CS becomes Cs without changing the level state.
  • the information serial signal Dt transmitted to the selected module may be in the form of a 20-bit serial signal combining 4-bit channel information necessary for distinguishing 16 SQUID channels from each other and 16-bit output information for controlling the corresponding channel. . That is, the 4-bit channel information functions as a signal for selecting one of the 16 SQUID control circuits.
  • FIG. 1 An example implementation circuit of the module selector 40 is shown in FIG.
  • FIG. 7 which is illustrated as a specific implementation example of FIG. 6,
  • the information serial signal DT received at the input terminal I1 via the serial receiver is applied to a shot-pulse generator 31.
  • the time delay 32 for delaying the short pulse generated by the short pulse generator 31 by a predetermined time generates the clock signal CK.
  • the pulse width of the short pulse may be determined as the minimum time width for the digital device to respond.
  • the delay time of the time delay unit 32 may be set to a time longer than the low level pulse width and shorter than the high level pulse width so that the high level information serial signal and the low level information serial signal can be distinguished from each other. Can be.
  • the clock signal CK is generated later by the delay time of the time delay unit than the start time of each digital signal of the information serial signal.
  • the 5-bit counter 51 receives the clock signal CK as an input terminal and generates a high level counting output to the first, second and third output terminals. The output which counted the clock signal 4th at the 1st output terminal is shown, and the output which counted the clock signal 8th is shown at the 2nd output terminal. In the third output terminal, the output in which the clock signal is counted for the 24th time is displayed.
  • the load signal generator 60 connected to the first output terminal of the counter 51 includes an AND gate 61, a D-F / F or T-F / F 62, and a NOT gate (or an inverter 63).
  • the output of the D-F / F 62 is low and the output of the NOT gate 63 is High, and therefore the output of the AND gate 61 is Low.
  • the counting output of the first output terminal becomes high.
  • the AND gate 61 changes to High.
  • the output of the AND gate 61 becomes high, the output of the D-F / F 62 or the T-F / F changes to High.
  • the Load signal appearing on the line L7 is output as a high level.
  • the output of the NOT gate 63 turns low.
  • the output of the AND gate 61 goes low.
  • the D-F / F 62 maintains the load signal as a high level until reset.
  • the D-F / F 62 resets when the 24th clock signal is counted and outputs a low level as an output signal, but maintains the load signal at a high level until reset.
  • the CS signal generator 80 connected to the second output terminal of the counter 51 includes an AND gate 81, a D-F / F or T-F / F 82, and a NOT gate 83.
  • the operation of the CS signal generator 80 is the same as that of the load generator 60.
  • the output of the D-F / F or T-F / F 82 changes to the high level in the eighth clock signal. In the end, this becomes the chip select signal CS. Even in the case of the CS signal generator 80, if the 24 th clock signal is counted, it is reset.
  • the 5-bit counter 51 When the 5-bit counter 51 counts the 24th clock signal, the 5-bit counter 51 generates a reset signal through an inverter connected to the third output terminal. The counter itself is also reset by the reset signal, and at the same time, the load signal and the CS signal are also reset to the low level.
  • a signal is transmitted by a 4-bit serial-to-parallel converter 71 and a 16-bit DEMUX or 1:16 switch 100.
  • the module to be selected is selected, and the module information serial signal Dt is transmitted only to the selected module among the plurality of modules through the line cross connector 150 and the end gating unit 160.
  • the information serial signal DT and the clock signal CK are applied to the input terminal IN and the clock terminal CK1 of the 4-bit serial-to-parallel converter 71, respectively.
  • a 4-bit parallel signal is output to the output terminal of the 4-bit serial-to-parallel converter 71 by the action of the load signal.
  • the 4-bit serial-to-parallel converter 71 converts only the first 4-bit signal of the 24-bit of the information serial signal DT into a parallel signal in response to the load signal. There is no response while the remaining 20-bit signal comes in, and then reset after the 24-bit signal of the information serial signal DT passes.
  • the 4-bit parallel signal indicating the module number to be selected is generated after the first 4-bit of the information serial signal DT comes in and is disabled when 24-bit passes.
  • the 4-bit parallel module signal is applied to the 16 DEMUX or 1:16 switch 100 as the module selection signal.
  • the 4-bit parallel module signal is applied, one of the 16 module output terminals 110 of the 16 DEMUX or 1:16 switch 100 is in a high level state. As a result, the module connected to the output terminal becoming the high level is selected as the module to transmit the signal.
  • the high level first module signal M1 is connected to the output terminal M1 by the connecting function of the line cross connector 150, and the DT of the input terminal is connected. Is connected to the output DT.
  • CK and CS of the input terminal are connected to CK and CS of the output terminal, respectively.
  • the high level 16th module signal M16 is connected to the output terminal M16 by the connecting function of the line cross connector 150.
  • the DT of the input terminal inside is connected to the DT of the output terminal.
  • CK and CS of the input terminal are connected to CK and CS of the output terminal, respectively.
  • the present invention as described above can be used when adjusting the SQUID sensor relatively sensitive to the noise generated from the digital signal, it is applied to the 64-channel magnetocardiograph (MCG) system and 160-channel magnetoencepharograph (MEG) system can do.
  • MCG magnetocardiograph
  • MEG 160-channel magnetoencepharograph
  • the MCG system forms four modules and the MEG system forms ten modules.
  • the digital generated noise generated when adjusting each channel can be significantly reduced.
  • the regulated voltage is output at the output terminal of the corresponding channel in the selected module according to the information included in the information serial signal DT transmitted from the computer.
  • the 24-bit serial serial signal DT is converted into a 20-bit modular serial signal Dt via a module selector. It is transmitted via a dedicated three-wire line only to the selected module among the plurality of modules.
  • the 20-bit module information serial signal Dt transmitted to the selected module may be changed into a 16-bit channel information serial signal dt through the channel selector 7.
  • the channel information serial signal dt which can be transmitted only to the selected channel, generates a regulated voltage at one of eight outputs.
  • the channel information bit and the output information bit may be changed in the information of the information serial signal DT output from the computer.
  • the circuit configuration of the module selector or the channel control circuit may be changed accordingly.

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Abstract

다채널 SQUID 시스템을 조절하기 위한 디지털 조정신호는 본 발명의 실시 예에서 선택된 SQUID 채널을 포함하고 있는 제어 회로 모듈로만 전송되며, 다른 모듈로는 전송되지 않는다. 이에 따라, 디지털 조정 신호가 모든 SQUID 조절 채널로 유입되는 것이 방지되어, SQUID 조절 채널의 디지털 조절 회로에서 발생되는 잡음이 최소화되며, SQUID 센서가 오동작 없이 안정되게 제어될 수 있다.

Description

다채널 초전도양자간섭장치를 조절하기 위한 디지털 신호 전송 장치
본 발명은 다채널 전압출력 시스템에 관한 것으로, 보다 자세 하게는 조절 동작 시 디지털 잡음을 최소화 또는 줄일 수 있는 다채널 초전도양자간섭장치를 조절하기 위한 디지털 신호 전송 장치에 관한 것이다.
일반적으로 160 채널 MEG(Magnetoencephalography, 뇌자도) 시스템 등에 이용되는 SQUID(Superconducting QUantum Interference Device, 초전도양자간섭장치)센서의 조절 시 디지털 신호에서 발생하는 잡음 제거는 매우 중요한 이슈이다.
왜냐하면, 디지털 신호의 에지(edge) 부분에서 발생하는 스파크(spark) 신호가 SQUID 센서 부근에서 발생하면 SQUID 센서를 제어하는 아날로그 회로에 잡음으로 영향을 미쳐 SQUID 센서가 오동작할 수 있다. SQUID 센서는 외부 스파크(spark) 신호에 노출되면 최적 작동 상태에서 벗어나거나 자속 트랩(flux trap) 현상이 일어나 센싱 동작이 불안정해진다. 또한 측정 동안에 스파크 자속 일부가 SQUID 센서로 유입되면 정확한 측정이 어렵게 된다.
본 발명의 해결하고자 하는 기술적 과제는 디지털 잡음을 최소화 또는 줄일 수 있는 다채널 초전도양자간섭장치를 조절하기 위한 디지털 신호 전송 장치를 제공함에 있다.
본 발명의 해결하고자 하는 다른 기술적 과제는 보다 효율적으로 잡음에의 영향 없이 다채널 장치를 조절할 수 있는 디지털 신호 전송 장치 및 그에 따른 전송 방법을 제공함에 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 실시 예에 따라, 다채널 장치를 조절하기 위한 디지털 신호 전송 장치는,
직렬 데이터 수신기; 및
상기 직렬 데이터 수신기를 통해 제1 직렬신호를 수신하여 장치에 설치되는 복수의 모듈들 중 선택된 하나의 모듈에 제2 직렬신호를 해당 모듈 전용의 3선 직렬 데이터 라인을 통해 전송하는 모듈 선택기를 포함한다.
본 발명의 실시 예에서, 상기 제1 직렬신호는 컴퓨터에서 생성되어 광케이블을 통해 상기 직렬 데이터 수신기에 인가되는 신호일 수 있다.
본 발명의 실시 예에서, 상기 제1 직렬신호는 설정된 비트 수의 모듈 정보비트를 포함할 수 있다.
본 발명의 실시 예에서, 상기 제2 직렬신호는 상기 모듈 정보비트가 제거된 직렬 디지털 신호일 수 있다.
본 발명의 실시 예에서, 상기 장치가 160채널 이상을 조절하는 경우에, 상기 제1,2 직렬신호는 각기, 24비트의 정보직렬신호, 20비트의 모듈정보직렬신호일 수 있다.
본 발명의 실시 예에서, 상기 모듈 선택기는,
상기 제1 직렬신호로부터 클락신호를 생성하는 클락 추출기;
상기 클락신호를 이용하여 로드 신호, 리셋신호, 및 칩선택 신호를 생성하는 신호 발생기;
상기 클락신호, 로드 신호 및 리셋신호를 수신하여, 상기 제1 직렬신호에 포함된 모듈 정보비트를 변환함에 의해 모듈 선택을 위한 병렬 모듈신호를 생성하는 직병렬 변환기;
상기 병렬 모듈신호에 응답하여 복수의 모듈 출력단들 중 선택된 하나의 모듈 출력단을 결정하는 선택 스위치; 및
상기 제1 직렬신호에서 상기 모듈 정보비트가 제거된 상기 제2 직렬신호와, 상기 클락신호의 변형 클락신호 및 상기 칩선택신호의 변형 칩선택신호를 상기 3선 직렬 데이터 라인을 통해 상기 선택 스위치에 의해 결정된 모듈로 전송하는 데이터 출력부를 포함할 수 있다.
본 발명의 실시 예에서, 상기 클락 추출기는,
상기 제1 직렬신호를 수신하여 단펄스를 발생하는 단펄스 발생기와,
상기 단펄스를 소정 시간 지연하여 상기 클락신호를 생성하는 시간 지연기를 포함할 수 있다.
본 발명의 실시 예에서, 상기 신호 발생기는,
상기 클락신호를 카운팅하며 상기 리셋신호를 생성하는 카운터와;
상기 리셋신호에 의해 리셋되며 상기 카운터의 카운팅 출력 중 제1 카운팅 출력에 응답하여 상기 로드신호를 생성하는 로드신호 발생기와;
상기 리셋신호에 의해 리셋되며 상기 카운터의 카운팅 출력 중 제2 카운팅 출력에 응답하여 상기 칩선택신호를 생성하는 칩선택신호 발생기를 포함할 수 있다.
본 발명의 실시 예에서, 상기 로드신호 발생기는,
상기 카운터의 제1 카운팅 출력을 일측입력으로 수신하고 피드백 신호를 타측입력으로 수신하여 앤드 응답을 생성하는 앤드 게이트;
상기 앤드 게이트의 출력을 리셋단이 리셋될 때까지 래치하는 플립플롭; 및
상기 플립플롭의 로드신호 출력단의 논리를 반전하여 상기 피드백 신호를 생성하는 인버터를 포함할 수 있다.
본 발명의 실시 예에서, 상기 직병렬 변환기는,
상기 병렬 모듈신호를 4비트로서 생성할 수 있다.
본 발명의 실시 예에서, 상기 로드신호는,
상기 카운터가 4번째 클락신호를 카운팅한 직후부터 하이레벨의 신호가 되고, 24번째 클락신호를 카운팅한 후에는 로우레벨의 신호가 될 수 있다.
본 발명의 실시 예에서, 상기 선택 스위치는,
상기 병렬 모듈신호에 응답하여 16개의 출력단들 중 하나의 출력단에 하이레벨의 신호를 생성하는 1:16 디멀티플렉서일 수 있다.
본 발명의 실시 예에서, 상기 데이터 출력부는,
상기 제1 직렬신호, 상기 클락 신호, 및 상기 칩선택 신호를 상기 선택스위치에 의해 선택된 모듈 출력단으로 연결하는 라인 크로스 커넥터; 및
상기 제1 직렬신호, 상기 클락 신호, 및 상기 칩선택 신호를 상기 선택스위치의 모듈 출력정보로 게이팅하여 상기 제2 직렬신호, 상기 변형 클락신호, 및 상기 변형 칩선택신호가 상기 3선 직렬 데이터 라인을 통해 전송되도록 하는 앤드 게이팅부를 포함할 수 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 다른 실시 예에 따라, 복수의 채널을 갖는 뇌자도 시스템에 채용되기 적합한 디지털 신호 전송 장치는:
제어용 컴퓨터에서 인가되는 제1 직렬신호를 수신하는 직렬 데이터 수신기; 및
상기 직렬 데이터 수신기에는 단일 라인을 통해 연결되고, 복수의 모듈들의 채널 제어회로와는 해당 모듈 전용의 3선 직렬 데이터 라인을 통해 연결되며, 상기 직렬 데이터 수신기를 통해 상기 제1 직렬신호를 수신하여 상기 복수의 모듈들 중 선택된 하나의 모듈에 상기 제1 직렬신호로부터 얻어진 제2 직렬신호를 상기 3선 직렬 데이터 라인중 하나의 라인을 통해 전송하는 모듈 선택기를 포함한다.
상기한 기술적 과제를 달성하기 위한 본 발명의 다른 실시 예에 따른 다채널 전압출력 조절을 위한 직렬 디지털 신호 전송방법은,
컴퓨터나 프로세서에서 전송되어진 24비트의 정보직렬신호 DT에서 4비트의 모듈정보가 제거된 20비트의 모듈정보직렬신호 Dt를 생성하는 단계;
상기 정보직렬신호 DT에 응답하여 발생된 단펄스를 지연하여 클락신호를 생성하는 단계;
상기 클락신호를 카운팅한 출력을 이용하여 리셋 신호, 로드 신호, 및 칩선택 신호를 생성하는 단계;
상기 클락신호, 로드 신호, 및 리셋 신호를 이용하여 상기 4비트의 모듈정보에 포함되어진 선택 모듈 정보를 추출하는 단계; 및
상기 모듈정보직렬신호 Dt와, 상기 클락 신호 및 칩선택 신호의 변형된 신호들을 상기 선택 모듈 정보에 따라 선택된 모듈로만 전용의 3선 직렬 데이터 라인을 통해 전송하는 단계를 포함한다.
본 발명의 구성에 따르면, 디지털 잡음의 영향이 최소화 또는 감소된 환경에서 다채널 전압출력 조절이 보다 효율적으로 수행된다.
도 1은 전형적인 다채널 장치를 조절하기 위한 디지털 신호 전송 장치의 블록도,
도 2는 도 1에 따라 복수의 모듈들에 모듈 선택 전압출력 조절신호가 전송되는 것을 나타내는 와이어링 구성 블록도,
도 3은 도 1에 따른 3선 정보직렬신호 변환기의 세부구성도,
도 4는 본 발명의 실시 예에 따른 다채널 장치를 조절하기 위한 디지털 신호 전송 장치의 블록도,
도 5는 도 4에 따라 복수의 모듈들에 선택적으로 모듈 선택 전압출력 조절신호가 전송되는 것을 나타내는 와이어링 구성 블록도,
도 6은 도 4중 모듈 선택기의 예시적 세부구성도, 및
도 7은 도 6의 구체적 구현 예시도.
위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.
또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 회로블록이나 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 장치블록, 또는 회로블록들이 더 구비될 수 있다.
여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, 통상적인 디지털 신호 전송 장치의 세부 동작과 내부 상세회로에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.
먼저, 본 발명의 실시 예에 대한 보다 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 컨벤셔널 기술이 도 1 내지 도 3을 참조로 설명될 것이다.
도 1은 전형적인 다채널 장치를 조절하기 위한 디지털 신호 전송 장치의 블록도이다.
도 1을 참조하면, 장치의 구성 블록이 예시적으로 보여진다.
도면에서, SQUID(Superconducting QUantum Interference Device, 초전도양자간섭장치)센서의 조절 정보를 갖는 직렬 디지털 신호(이하 정보직렬신호)(1)는 컴퓨터 등을 통해 만들어진 뒤 광케이블(2)을 지나 직렬 수신기(3)에 인가된다. 여기서, 상기 정보직렬신호는 채널선택 전압출력 조절신호가 된다.
도 1의 직렬수신기(3)에 수신된 정보직렬신호는 전형적인 3선 직렬신호 변환기(4)로 인가되어, 세 가지 종류의 직렬신호로 만들어진다. 여기서, 세 가지 종류의 직렬신호는 데이터(Data, DT), 클럭(Clock, CK), 칩선택(Chip Selector, CS)신호이다. 상기 세 개의 디지털 신호들은 다수의 채널로 구성된 제어 회로 모듈(5,9)로 인가된다. 제어 회로 모듈(5)에 포함된 채널 제어회로(6)내의 채널 선택기(7)는 신호 버퍼(12)를 통해 수신된 상기 세 개의 디지털 신호 DT, CK, CS에서 채널 번호를 분리한다. 상기 채널 선택기(7)는 분리된 채널 번호가 SQUID 조절회로의 고유 채널 번호와 동일한 경우에 상기 정보직렬신호에 포함된 정보를 전압 조절회로(8)로서 기능하는 해당 디지털-아날로그 변환기(Digital-to-Analog Converter, DAC)로 전송한다. 이에 따라 디지털-아날로그 변환기를 통해 8개의 독립된 전압출력이 만들어진다. 상기 만들어진 아날로그 전압 출력은 SQUID 조절회로 내의 아날로그 회로로 전송되어 SQUID 센서를 조정하게 된다.
모듈들에 인가되어질 정보직렬신호 전송을 보여주는 전체 연결 구성이 도 2에 나타나 있다.
도 2는 도 1에 따라 복수의 모듈들에 모듈 선택 전압출력 조절신호가 전송되는 것을 나타내는 와이어링 구성 블록도이다.
도 2를 참조하면, 컴퓨터 등의 제어기에서 만들어진 정보직렬신호(1)는 광케이블(2)을 지나 직렬수신기(3)에 제공된다. 직렬수신기(3)에서 출력된 정보직렬신호는 3선 직렬신호변환기(4)로 인가되어 세 개의 디지털신호 DT, CK, CS로 변환된다. 상기 세 개의 디지털신호는 전송 라인들(L5,L6,L7,Ln)을 통해 각 모듈(5-9)로 인가된다. 도면에서 상기 전송 라인들(L5,L6,L7,Ln)은 3선 직렬신호 DT, CK, CS 선을 하나의 라인으로 각기 표시하고 있다.
정보직렬신호는 채널정보와 출력정보를 포함하며 상기 3선 직렬신호변환기(4)를 통해 3선 직렬신호 DT, CK, CS로 분리된다. 여기서, 상기 3선 직렬신호변환기(4)의 세부 구조는 도 3에서 보여진다.
도 1에 따른 3선 정보직렬신호 변환기의 세부구성을 나타낸 도 3을 참조하면, 3선 정보직렬신호를 생성하는 변환기 회로 구조가 보다 구체적으로 보여진다.
도 3에서, 직렬수신기(3)로부터 인가된 직렬신호는 정보직렬신호(DT)를 전송하는 라인(L10)을 통해 그대로 전송된다. 한편, 클락추출기(30)는 상기 직렬신호(DT)에서 클락신호 CK를 추출하여 클락신호 전송라인(L20)으로 제공한다. 그리고, 칩선택 신호 발생기(35)는 채널정보가 출력될 때 로우(Low)레벨의 칩선택신호(CS)를 라인(L30)을 통해 출력하고, 출력정보가 출력될 때 하이(High)레벨의 칩선택신호(CS)를 라인(L30)을 통해 출력한다.
도 3에서 생성된 3선 직렬신호 DT, CK, CS는 각기 대응되는 전송 라인들(L6,L7,Ln)을 통해 각 모듈(7,8,9)로 공통으로 인가된다.
결국, 전형적인 다채널 전압출력 조절 장치에서는 도 2에서 보여지는 바와 같이 전송 라인(L5)을 통해 3선 직렬신호 DT, CK, CS가 공통적으로 인가되는 구조를 가짐을 알 수 있다.
이러한 구조에서, SQUID센서는 자기장에 민감한 장치로서 외부의 전기자기장에 쉽게 반응한다. 특히 디지털 신호 파형의 에지(edge) 부분에서 발생하는 스파크(spark) 신호가 SQUID센서 부근에서 발생할 때 SQUID에 잡음으로 영향을 미쳐 SQUID 센서가 오동작 할 수 있다. SQUID 센서는 외부 스파크(spark) 신호에 노출되면 최적 작동 상태에서 벗어나거나 자속 트랩(flux trap) 현상이 일어나기 때문에 측정 동작이 불안정해진다. 또한 측정 동안에 스파크 자속 일부가 SQUID 센서로 유입되면 정확한 측정이 불가능진다.
SQUID 센서 조절회로는 SQUID 센서를 조절하고 출력 신호를 검출하기 위해 아날로그 조절-출력회로와, 아날로그 조절-출력회로를 조정하기 위한 디지털 조정회로로 구성된다. 디지털 조정회로는 아날로그회로에 연결되고 아날로그 회로는 SQUID 센서와 직접 연결되므로, 디지털 조정회로는 SQUID 센서와 가까운 거리에 위치한다. 따라서, 디지털 신호에서 발생되는 스파크 잡음은 쉽게 SQUID 센서로 유입될 수 있다.
통상적으로, 다채널 SQUID 시스템은 채널을 60개 이상으로 가질 수 있다. 이 경우에 특정 한 채널을 조정하기 위해 컴퓨터에서 하나의 정보직렬신호를 전송하더라도 모든 채널의 디지털 조정회로에서 신호가 수신된다. 따라서, 모든 채널에서 디지털 신호가 동시에 작동해 SQUID 센서에 영향을 준다. 이때 각 센서는 전체 채널에서 발생하는 디지털 잡음신호에 영향을 받으므로, 시스템의 채널수가 증가할수록 각 채널 SQUID 센서는 더 많은 잡음 영향에 노출되어 오동작이 증가하는 문제가 있다.
본 발명의 실시 예에서는 SQUID 센서를 안정적으로 조절하기 위해 각 채널의 디지털 조정회로에서 발생되는 디지털 잡음 신호를 원천적으로 제거한다. 결국, 각채널의 SQUID 센서가 디지털 잡음의 영향을 받지 않도록 하거나 최소화함으로써 SQUID 센서는 안정적으로 동작하고 원하는 대로 조절된다.
이하에서는 본 발명의 실시 예가 설명될 것이다.
도 4는 본 발명의 실시 예에 따른 다채널 장치를 조절하기 위한 디지털 신호 전송 장치의 블록도이다.
도 4를 참조하면, 직렬 데이터 수신기(3)와, 상기 직렬 데이터 수신기(3)를 통해 제1 직렬신호를 수신하여 장치에 설치되는 복수의 모듈들(5,9) 중 선택된 하나의 모듈에 제2 직렬신호를 해당 모듈 전용의 3선 직렬 데이터 라인(ML1)을 통해 전송하는 모듈 선택기(40)를 포함하는 디지털 신호 전송 장치가 보여진다.
상기 모듈들 중 각 모듈은 신호 버퍼(11)를 통해 공통으로 연결된 복수의 채널 제어회로(6)를 포함한다. 상기 채널 제어회로(6)는, 채널 선택기(7)와, 복수의 전압출력단들 중 하나의 출력단에 조절된 전압을 제공하는 전압 조절회로(8)를 포함한다. 여기서, 상기 전압 조절회로(8)는 직렬 디지털 입력 신호를 아나로그 전압 신호로 변환하는 디지털 아나로그 변환기를 포함할 수 있다.
하나의 모듈(5)에는 SQUID 조절회로인 상기 채널 제어회로(6)가 16개 들어가고, 3선 정보직렬신호는 선택된 하나의 모듈(예, 5)에 전송된 뒤 16개의 SQUID 조절회로에 동시에 인가된다. 이와 같이, 조절되어질 SQUID 조절회로를 포함하는 모듈에만 3선 정보직렬신호가 전달되며 그 외의 다른 모듈에는 전혀 전달되지 않으므로, 디지털 잡음이 최소화 또는 줄어든다.
도 4에서, 컴퓨터나 프로세서 등에서 만들어진 정보직렬신호는 광케이블(2)을 지나 직렬수신기(3)로 인가된다. 직렬수신기(3)로부터 출력된 정보직렬신호는 3선 직렬신호변환기능을 아울러 수행하는 본 발명의 모듈 선택기(40)에 의해 3선 디지털신호 Dt, Ck, Cs로 변환되고, 그 변환된 디지털 신호는 모듈정보직력신호로서 복수의 모듈들 중 선택된 모듈로만 전송된다.
도 4에서 하나의 라인은 3선 직렬신호 Dt, Ck, Cs 라인을 나타내고 있다. 하나의 모듈은 16개 채널에 대응되는 16개의 SQUID 조절회로를 포함할 수 있다. 그러한 경우에 예를 들어, 모듈(5)은 1번 채널에서 16번채널까지를 조절할 수 있다.
선택된 모듈(예, 5)로 전송된 모듈정보직렬신호 Dt는 16개의 SQUID 조절회로(6)에 동시에 인가된다. SQUID 조절회로이니 채널 제어회로(6)내의 채널 선택기(7)는 채널 고유번호와 모듈정보직렬신호의 번호를 비교하여 번호가 서로 일치되는 경우에 아날로그 조절회로인 전압 조절회로(8)로 센서의 동작 및 조절에 관련된 출력정보를 전송한다.
한편, 또 다른 모듈(9)은 17번 채널에서 32번 채널을 담당할 수 있다. 최대 SQUID 조절채널이 256개인 경우 상기한 모듈들은 모두 16개로 구성될 수 있을 것이다.
SQUID 센서를 조정할 경우에 한 모듈에 속해 있는 16개의 디지털 제어회로에서만 동시에 디지털신호가 인가되므로, SQUID 센서에 영향을 미치는 디지털 스파크 잡음 발생이 전형적인 기술의 경우에 비해 최소화 또는 획기적으로 감소된다. 따라서, SQUID 센서 조절 시 안정한 조절이 가능하게 됨을 알 수 있다.
도 5는 도 4에 따라 복수의 모듈들에 선택적으로 모듈 선택 전압출력 조절신호가 전송되는 것을 나타내는 와이어링 구성 블록도이다.
도 5에서 256 채널 SQUID 시스템을 위한 SQUID 조절회로의 구성이 예시적으로 나타나 있다.
컴퓨터에서 만들어진 정보직렬신호(제1 직렬신호에 대응)는 광케이블(2)을 지나 광 수신기(3)에 인가된다. 광 수신기(3)를 통해 출력된 정보직렬신호는 3선 직렬신호변환기능을 함께 수행하는 상기 모듈 선택기(40)에 의해, 세 개의 디지털신호 Dt, Ck, Cs로 변환되어, 복수의 모듈들 중 선택된 모듈로만 전용의 3선 직렬 데이터 라인을 통해 전송된다.
도 5에서 하나의 라인은 3선 직렬신호 Dt, Ck, Cs 선을 간략히 표시하고 있다.
정보직렬신호 DT에서 3선 중 하나의 선을 통해 인가되어질 모듈정보직렬신호Dt를 생성하고 SQUID 채널에 따라 대응되는 모듈을 선택하는 모듈 선택기(40)의 구성은 도 6에 보다 구체적으로 나타나 있다.
도 6은 도 4중 모듈 선택기의 예시적 세부구성도이고, 도 7은 도 6의 구체적 구현 예시도이다.
도 6을 참조하면, 모듈 선택기(40)는,
상기 제1 직렬신호로부터 클락신호를 생성하는 클락 추출기(30);
상기 클락신호를 이용하여 로드 신호, 리셋신호, 및 칩선택 신호를 생성하는 신호 발생기(50,60,80);
상기 클락신호, 로드 신호 및 리셋신호를 수신하여, 상기 제1 직렬신호에 포함된 모듈 정보비트를 변환함에 의해 모듈 선택을 위한 병렬 모듈신호를 생성하는 직병렬 변환기(70);
상기 병렬 모듈신호에 응답하여 복수의 모듈 출력단들 중 선택된 하나의 모듈 출력단을 결정하는 선택 스위치(100);
상기 제1 직렬신호에서 상기 모듈 정보비트가 제거된 상기 제2 직렬신호와, 상기 클락신호의 변형 클락신호 및 상기 칩선택신호의 변형 칩선택신호를 상기 3선 직렬 데이터 라인을 통해 상기 선택 스위치에 의해 결정된 모듈로 전송하는 데이터 출력부(150, 도 7의 160)를 포함한다.
도 7을 참조하면, 도 6의 클락 추출기(30)는,
상기 제1 직렬신호를 수신하여 단펄스를 발생하는 단펄스 발생기(31)와,
상기 단펄스를 소정 시간 지연하여 상기 클락신호를 생성하는 시간 지연기(32)를 포함한다.
도 7을 참조하면, 도 6의 상기 신호 발생기는,
상기 클락신호를 카운팅하며 상기 리셋신호를 생성하는 카운터(51)와;
상기 리셋신호에 의해 리셋되며 상기 카운터의 카운팅 출력 중 제1 카운팅 출력에 응답하여 상기 로드신호를 생성하는 로드신호 발생기(60)와;
상기 리셋신호에 의해 리셋되며 상기 카운터의 카운팅 출력 중 제2 카운팅 출력에 응답하여 상기 칩선택신호를 생성하는 칩선택신호 발생기(80)를 포함한다.
상기 로드 신호 발생기는, 도 7에서와 같이,
상기 카운터의 제1 카운팅 출력을 일측입력으로 수신하고 피드백 신호를 타측입력으로 수신하여 앤드 응답을 생성하는 앤드 게이트(61);
상기 앤드 게이트의 출력을 리셋단이 리셋될 때까지 래치하는 플립플롭(62); 및
상기 플립플롭의 로드신호 출력단의 논리를 반전하여 상기 피드백 신호를 생성하는 인버터(63)를 포함한다.
상기 직병렬 변환기는, 도 7에서와 같이,
상기 병렬 모듈신호를 4비트로서 생성하는 변환기(71)일 수 있다.
상기 로드신호는, 도 7에 의해 생성될 시, 상기 카운터(51)가 4번째 클락신호를 카운팅한 직후부터 하이레벨의 신호가 되고, 24번째 클락신호를 카운팅한 후에는 로우레벨의 신호가 될 수 있다.
상기 데이터 출력부는, 도 7에서 보여지는 바와 같이,
상기 제1 직렬신호, 상기 클락 신호, 및 상기 칩선택 신호를 상기 선택스위치에 의해 선택된 모듈 출력단으로 연결하는 라인 크로스 커넥터(150); 및
상기 제1 직렬신호, 상기 클락 신호, 및 상기 칩선택 신호를 상기 선택스위치의 모듈 출력정보로 게이팅하여 상기 제2 직렬신호, 상기 변형 클락신호, 및 상기 변형 칩선택신호가 상기 3선 직렬 데이터 라인을 통해 전송되도록 하는 앤드 게이팅부(160)를 포함할 수 있다.
다시 도 6을 참조하면, 광케이블을 지나 직렬 수신기(3)으로 들어온 정보직렬신호 DT는 클락 추출기(30)에 인가되는 동시에 전송라인(L2)을 통해 직병렬 변환기(70)에도 인가된다.
상기 클락 추출기(30)는 상기 정보직렬신호 DT로부터 클락신호 CK를 추출한다. 클락신호 CK를 입력단으로 입력하여 카운팅하는 카운터(50)는 제1,2,3 출력단으로 각각의 카운팅 출력신호를 출력한다. 상기 카운터(50)의 제2,3 출력단에 연결된 칩선택 신호 발생기(62)는 8번째와 24번째 클락신호에 동기되는 칩선택신호 CS를 생성한다. 상기 칩선택신호 CS는 8번째 클락 신호가 들어온 뒤 High(하이)레벨로 바뀌고 24번째 클락 신호가 들어온 뒤 리셋되어 Low(로우)레벨로 바뀐다. 로드(Load) 신호는 클락신호 CK가 4번째 클럭킹된 후 High 레벨로 바뀌고 24번째 클락신호가 들어온 뒤 Low 레벨로 바뀐다. 상기 로드 신호는 상기 카운터(50)의 제1 출력단에 연결된 Load 발생기(61)에 의해 생성된다.
정보직렬신호 DT의 첫 4 Bit가 모듈 정보를 나타내는 것으로 설계자에 의해 설정될 경우에, 4-bit 직병렬변환기(4-bit Serial-to-Parallel Converter:70)는 선택되어질 모듈번호를 출력할 수 있다.
정보직렬신호 DT의 처음 4개 직렬신호가 클락 CK에 응답하여 4-bit 직병렬변환기(70)에 인가되면, 4-bit Load 신호에 의해, 직병렬변환기(70)의 출력단에서 상기 모듈번호를 가리키는 4-bit 병렬 모듈신호가 얻어진다. 정보직렬신호 DT의 5번째 이후의 직렬신호는 모듈선택기(40)의 출력으로 전송된다.
4-bit 병렬 모듈신호는 16 DEMUX 또는 1:16 스위치(100)에 모듈 선택신호로서 인가된다. 4-bit 병렬 모듈신호가 인가되면 상기 16 DEMUX 또는 1:16 스위치(100)의 16개의 모듈 출력단들(110) 중 1개의 출력단이 High 레벨의 상태로 된다. 예를 들어 16개의 모듈들 중에서 첫번째 모듈이 선택된 경우라고 가정하면, 라인 크로스 커넥터(150)의 커넥팅 기능에 의해, 하이 레벨의 제1 모듈 신호 M1이 출력단 M1으로 연결되고, 입력단의 입력단의 DT는 출력단의 DT로 연결된다. 또한, 입력단의 CK, CS는 출력단의 CK,CS로 각기 연결된다. 제1 모듈에 대한 앤드 게이팅부(160 도7에 도시됨)의 동작에 의해 모듈 선택기(40)의 제1 출력단(OU1)에서는 Dt, Ck, Cs 신호가 출력되고, 위의 경우에 이는 제1 모듈(5)로만 전송된다.
도 6에서 선택된 해당 모듈로 전송되는 Dt, Ck, Cs 신호 파형이 DT와 비교적으로 표시되어 있다.
상기 정보직렬신호 DT는 모듈 선택기(40)를 통해 모듈정보직렬신호 Dt로 변형이 되는데 상기 Dt는 DT에서 첫 4-bit 정보가 삭제된 것이다. 또한, 클락신호 CK도 Ck로 변형되는데 이는 모듈 번호를 추출하기 위해 대응되어진 처음 4개의 클락신호가 삭제된 것이다. 또한, 칩선택신호 CS도 Cs로 변형되는데 이는 모듈 번호를 추출하기 위해 대응되어진 처음 4-bit 만큼의 신호가 삭제된 것이다. 그렇지만, Cs의 경우에는 원래의 채널정보직렬신호에서 로우 레벨로 나타나 있었기 때문에 레벨상태의 변화없이 CS는 그대로 Cs가 되는 셈이다.
선택되어진 모듈로 전송되는 정보직렬신호 Dt는 16개의 SQUID 채널을 서로 구분하는데 필요한 4-bit 채널정보와 해당 채널의 조절에 대한 16-bit 출력정보를 결합한 20-bit 직렬신호의 형태가 될 수 있다. 즉, 상기 4-bit 채널정보는 16개 SQUID 조절회로중 하나의 회로를 선택하는 신호로 기능한다.
상기 모듈 선택기(40)의 예시적 구현 회로가 도 7에서 나타나 있다.
도 6의 구체적 구현 예시도로서 도시된 도 7을 참조하면,
직렬 수신기를 통해 입력단(I1)에 수신되는 정보직렬신호 DT는 단펄스(shot-pulse) 발생기(31)로 인가된다. 단펄스 발생기(31)에서 생성되는 단펄스를 소정시간 만큼 지연하는 시간 지연기(32)는 클락 신호 CK를 생성한다.
여기서, 상기 단펄스의 펄스 폭은 디지털 장치가 반응할 최소 시간폭으로 결정될 수 있다.
시간 지연기(32)의 지연 시간은 하이레벨의 정보직렬신호와 로우레벨의 정보직렬신호가 서로 구별될 수 있도록 하기 위해, 로우 레벨의 펄스 폭보다는 길고 하이 레벨의 펄스 폭보다 짧은 타임으로 설정될 수 있다.
클락신호 CK는 정보직렬신호의 각 디지털신호 시작 시점보다 시간 지연기의 지연 시간만큼 늦게 발생된다. 5-bit 카운터(51)는 상기 클락신호 CK를 입력단으로 수신하여 제1,2,3 출력단으로 하이 레벨의 카운팅 출력을 생성한다. 제1 출력단에서는 클락신호를 4번째 카운팅한 출력이 나타나고, 제2 출력단에서는 클락신호를 8번째 카운팅한 출력이 나타난다. 제3 출력단에서는 클락신호를 24번째 카운팅한 출력이 나타난다.
상기 카운터(51)의 제1 출력단에 연결된 Load 신호 발생기(60)는 AND 게이트(61), D-F/F 또는 T-F/F(62), NOT 게이트(또는 인버터 63)로 구성된다.
카운터(51)가 3번째 클락신호를 카운팅할 때까지는 D-F/F(62)의 출력은 Low, NOT 게이트(63)의 출력은 High이고, 따라서, AND 게이트(61)의 출력은 Low이다. 상기 카운터(51)가 4번째 클락신호를 카운팅 하면 제1 출력단의 카운팅 출력은 High로 된다. 이에 따라, AND 게이트(61)의 High로 변한다. AND 게이트(61)의 출력이 하이가 되면, D-F/F(62) 또는 T-F/F의 출력은 High로 변한다. 결국, 라인(L7)상에 나타나는 Load 신호는 High 레벨로서 출력된다. 이 때, NOT 게이트(63)의 출력은 로우로 바뀐다. 이에 따라 AND 게이트(61)의 출력은 로우가 된다. 그렇지만, D-F/F(62)의 래치 기능에 의해 D-F/F(62)은 리셋될 때까지 상기 로드 신호를 High 레벨로서 유지한다. 결국, D-F/F(62)은 24번째 클락신호가 카운팅되면 리셋되어 로우 레벨을 출력신호로서 출력하지만, 리셋 이전까지는 로드 신호를 하이 레벨의 상태로 유지한다.
한편, 카운터(51)의 제2 출력단에 연결된 CS 신호발생기(80)는 AND 게이트(81), D-F/F 또는 T-F/F(82), NOT 게이트(83)으로 구성된다. 상기 CS 신호발생기(80)의 동작은 상기 Load 발생기(60)와 동일하다. 상기 D-F/F 또는 T-F/F(82)의 출력은 8번째 클락신호에서 하이레벨로 변한다. 결국, 이는 칩선택 신호 CS가된다. 상기 CS 신호발생기(80)의 경우에도 24번째 클락신호가 카운팅되면, 리셋된다.
5-bit 카운터(51)는 24번째 클락신호를 카운팅하였을 때, 제3 출력단에 연결된 인버터를 통해 리셋신호를 생성한다. 상기 리셋신호에 의해 카운터 자신도 리셋되고, 동시에 상기 Load 신호와 CS 신호도 로우레벨로 리셋되도록 한다.
결국, 도 7의 모듈 선택기(40)내에서, 4-bit 직병렬변환기(4-bit Serial-to-Parallel Converter:71)와 16-bit DEMUX 또는 1:16 스위치(100)에 의해 신호가 전송되어질 모듈이 선택되고, 라인 크로스 커넥터(150)와 앤드 게이팅부(160)를 통해 복수의 모듈들 중 선택된 모듈로만 모듈정보직렬신호 Dt가 전송된다.
정보직렬신호 DT와 클락신호 CK가 4-bit 직병렬변환기(71)의 입력단 IN과 클럭단 CK1에 각기 인가된다. 정보직렬신호 DT의 처음 4-bit가 4개의 클락신호 신호에 맞춰 입력되면, Load 신호의 작용에 의해, 4-bit 직병렬변환기(71)의 출력단에는 4-bit 병렬신호가 출력된다. 상기 4-bit 직병렬변환기(71)는 상기 Load 신호에 응답하여 상기 정보직렬신호 DT의 24-bit 중에 처음 4-bit 신호만을 병렬신호로 변환한다. 그리고, 나머지 20-bit 신호가 들어올 동안에는 응답 없이 있다가, 정보직렬신호 DT의 24-bit 신호가 지나간 다음에는 리셋된다. 선택될 모듈번호를 가리키는 4-bit 병렬신호는 상기 정보직렬신호 DT의 처음 4-bit가 들어온 후에 발생되며, 24-bit가 지나가면 디세이블된다.
결국, 4-bit 직병렬변환기(71)는 상기 리셋신호에 의해 리셋된 후에, 다음에 인가되는 정보직렬신호 DT에 응답하여 4-bit 병렬 모듈 신호를 생성함에 의해 또 다른 모듈이 선택되도록 한다.
도 7에서 4-bit 병렬 모듈신호는 16 DEMUX 또는 1:16 스위치(100)에 모듈 선택신호로서 인가된다. 4-bit 병렬 모듈신호가 인가되면 상기 16 DEMUX 또는 1:16 스위치(100)의 16개의 모듈 출력단들(110) 중 1개의 출력단이 High 레벨의 상태로 된다. 결국 하이레벨로 되는 출력단에 연결된 모듈이 신호를 전송할 모듈로서 선택되는 것이다.
예를 들어 16개의 모듈들 중에서 첫번째 모듈(5)이 선택된 경우라고 가정하면, 라인 크로스 커넥터(150)의 커넥팅 기능에 의해, 하이 레벨의 제1 모듈 신호 M1이 출력단 M1으로 연결되고, 입력단의 DT는 출력단의 DT로 연결된다. 또한, 입력단의 CK, CS는 출력단의 CK,CS로 각기 연결된다. 제1 모듈(5)에 대한 앤드 게이팅부(160)의 동작에 의해 모듈 선택기(40)의 제1 출력단(OU1)에서는 Dt, Ck, Cs 신호가 출력되고, 이는 제1 모듈(도 4의 5)로만 전송된다.
또한, 예를 들어 16개의 모듈들 중에서 마지막 모듈이 선택된 경우라고 가정하면, 라인 크로스 커넥터(150)의 커넥팅 기능에 의해, 하이 레벨의 제16 모듈 신호 M16이 출력단 M16으로 연결되고, 커넥터(150)내의 입력단의 DT는 출력단의 DT로 연결된다. 또한, 입력단의 CK, CS는 출력단의 CK,CS로 각기 연결된다. 제16 모듈에 대한 앤드 게이팅부의 동작에 의해 모듈 선택기(40)의 제16 출력단(OUn)에서는 Dt, Ck, Cs 신호가 출력되고, 이는 제16 모듈로만 전송된다.
위와 같은 본 발명은 실시 예는 디지털 신호에서 발생하는 잡음에 비교적 민감한 SQUID 센서를 조절할 때 활용될 수 있으며, 64채널 MCG (Magnetocardiograph, 심자도) 시스템과 160 채널 MEG(Magnetoencepharograph, 뇌자도) 시스템에 적용할 수 있다. 16채널을 단위 모듈로 구성하여 MCG 시스템은 4개 모듈을 형성하고 MEG 시스템은 10개 모듈을 형성한다. 본 발명의 실시 예를 적용할 경우에 각 채널을 조정할 때 발생하는 디지털 발생 잡음이 현저히 줄어들 수 있다.
이와 같이, 컴퓨터 등에서 전송되는 정보직렬신호 DT에 포함된 정보에 따라 선택된 모듈 내의 대응되는 채널의 출력단에서 조절된 전압이 출력됨을 알 수 있다. 24-bit 정보직렬신호 DT는 모듈선택기를 통해 20-bit 모듈정보직렬신호 Dt로 바뀐다. 이는 복수의 모듈들 중에서 선택된 모듈로만 전용의 3선 라인을 통해 전송된다.
선택된 모듈에 전송된 상기 20-bit 모듈정보직렬신호 Dt 는 채널 선택기(7)를 통해 16-bit 채널정보직렬신호 dt로 바뀔 수 있다. 선택된 채널로만 전송될 수 있는 채널정보직렬신호 dt는 8개 출력단들 중 하나에 조절된 전압을 생성한다.
한편, 채널을 확장하거나 최종 출력단에서 출력단과 출력전압을 확장하거나 변경할 경우에는 컴퓨터에서 출력되는 정보직렬신호 DT의 정보에서 채널 정보 bit와 출력정보 bit가 변경될 수 있다. 또한, 그에 따라 모듈 선택기나 채널 제어회로의 회로 구성이 변경될 수 있다.
이상에서와 같이 도면과 명세서를 통해 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 회로 구성이나 직렬 신호 전송의 스키마를 다양하게 변경 및 변형할 수 있을 것이다.

Claims (18)

  1. 직렬 데이터 수신기; 및
    상기 직렬 데이터 수신기를 통해 제1 직렬신호를 수신하여 장치에 설치되는 복수의 모듈들 중 선택된 하나의 모듈에 제2 직렬신호를 해당 모듈 전용의 3선 직렬 데이터 라인을 통해 전송하는 모듈 선택기를 포함하는 디지털 신호 전송 장치.
  2. 제1항에 있어서, 상기 제1 직렬신호는 컴퓨터에서 생성되어 광케이블을 통해 상기 직렬 데이터 수신기에 인가되는 신호인 디지털 신호 전송 장치 .
  3. 제2항에 있어서, 상기 제1 직렬신호는 설정된 비트 수의 모듈 정보비트를 포함하는 디지털 신호 전송 장치 .
  4. 제3항에 있어서, 상기 제2 직렬신호는 상기 모듈 정보비트가 제거된 직렬 디지털 신호인 디지털 신호 전송 장치.
  5. 제4항에 있어서, 상기 장치가 160채널 이상을 조절하는 경우에, 상기 제1,2 직렬신호는 각기, 24비트의 정보직렬신호, 20비트의 모듈정보직렬신호인 디지털 신호 전송 장치.
  6. 제5항에 있어서, 상기 모듈 선택기는,
    상기 제1 직렬신호로부터 클락신호를 생성하는 클락 추출기;
    상기 클락신호를 이용하여 로드 신호, 리셋신호, 및 칩선택 신호를 생성하는 신호 발생기;
    상기 클락신호, 로드 신호 및 리셋신호를 수신하여, 상기 제1 직렬신호에 포함된 모듈 정보비트를 변환함에 의해 모듈 선택을 위한 병렬 모듈신호를 생성하는 직병렬 변환기;
    상기 병렬 모듈신호에 응답하여 복수의 모듈 출력단들 중 선택된 하나의 모듈 출력단을 결정하는 선택 스위치; 및
    상기 제1 직렬신호에서 상기 모듈 정보비트가 제거된 상기 제2 직렬신호와, 상기 클락신호의 변형 클락신호 및 상기 칩선택신호의 변형 칩선택신호를 상기 3선 직렬 데이터 라인을 통해 상기 선택 스위치에 의해 결정된 모듈로 전송하는 데이터 출력부를 포함하는 디지털 신호 전송 장치.
  7. 제6항에 있어서, 상기 클락 추출기는,
    상기 제1 직렬신호를 수신하여 단펄스를 발생하는 단펄스 발생기와,
    상기 단펄스를 소정 시간 지연하여 상기 클락신호를 생성하는 시간 지연기를 포함하는 디지털 신호 전송 장치.
  8. 제6항에 있어서, 상기 신호 발생기는,
    상기 클락신호를 카운팅하며 상기 리셋신호를 생성하는 카운터;
    상기 리셋신호에 의해 리셋되며 상기 카운터의 카운팅 출력 중 제1 카운팅 출력에 응답하여 상기 로드신호를 생성하는 로드신호 발생기; 및
    상기 리셋신호에 의해 리셋되며 상기 카운터의 카운팅 출력 중 제2 카운팅 출력에 응답하여 상기 칩선택신호를 생성하는 칩선택신호 발생기를 포함하는 디지털 신호 전송 장치.
  9. 제8항에 있어서, 상기 로드신호 발생기는,
    상기 카운터의 제1 카운팅 출력을 일측입력으로 수신하고 피드백 신호를 타측입력으로 수신하여 앤드 응답을 생성하는 앤드 게이트;
    상기 앤드 게이트의 출력을 리셋단이 리셋될 때까지 래치하는 플립플롭; 및
    상기 플립플롭의 로드신호 출력단의 논리를 반전하여 상기 피드백 신호를 생성하는 인버터를 포함하는 디지털 신호 전송 장치.
  10. 제7항에 있어서, 상기 직병렬 변환기는,
    상기 병렬 모듈신호를 4비트로서 생성하는 변환기인 디지털 신호 전송 장치.
  11. 제10항에 있어서, 상기 로드신호는,
    상기 카운터가 4번째 클락신호를 카운팅한 직후부터 하이레벨의 신호가 되고, 24번째 클락신호를 카운팅한 후에는 로우레벨의 신호가 되는 디지털 신호 전송 장치.
  12. 제7항에 있어서, 상기 선택 스위치는,
    상기 병렬 모듈신호에 응답하여 16개의 출력단들 중 하나의 출력단에 하이레벨의 신호를 생성하는 1:16 디멀티플렉서인 디지털 신호 전송 장치.
  13. 제7항에 있어서, 상기 데이터 출력부는,
    상기 제1 직렬신호, 상기 클락 신호, 및 상기 칩선택 신호를 상기 선택스위치에 의해 선택된 모듈 출력단으로 연결하는 라인 크로스 커넥터; 및
    상기 제1 직렬신호, 상기 클락 신호, 및 상기 칩선택 신호를 상기 선택스위치의 모듈 출력정보로 게이팅하여 상기 제2 직렬신호, 상기 변형 클락신호, 및 상기 변형 칩선택신호가 상기 3선 직렬 데이터 라인을 통해 전송되도록 하는 앤드 게이팅부를 포함하는 디지털 신호 전송 장치.
  14. 복수의 채널을 갖는 뇌자도 시스템에 채용되기 적합한 디지털 신호 전송 장치에 있어서:
    제어용 컴퓨터에서 인가되는 제1 직렬신호를 수신하는 직렬 데이터 수신기; 및
    상기 직렬 데이터 수신기에는 단일 라인을 통해 연결되고, 복수의 모듈들의 채널 제어회로와는 해당 모듈 전용의 3선 직렬 데이터 라인을 통해 연결되며, 상기 직렬 데이터 수신기를 통해 상기 제1 직렬신호를 수신하여 상기 복수의 모듈들 중 선택된 하나의 모듈에 상기 제1 직렬신호로부터 얻어진 제2 직렬신호를 상기 3선 직렬 데이터 라인중 하나의 라인을 통해 전송하는 모듈 선택기를 포함하는 장치.
  15. 제14항에 있어서, 상기 복수의 모듈에 설치되는 채널 제어회로의 개수는 채널의 개수와 동일한 개수인 장치.
  16. 제15항에 있어서, 상기 채널 제어회로 내의 전압 조절회로가 디지털 아나로그 변환기로 구성되는 경우에, 상기 전압 조절회로의 제어는 디지털 제어회로에 의해 수행되는 장치.
  17. 컴퓨터에서 광섬유를 통해 전송되는 정보직렬신호 DT를 직렬 수신기를 통해 수신하고,
    상기 정보직렬신호 DT에서 모듈정보가 제거된 모듈정보직렬신호 Dt와, 상기 정보직렬신호 DT를 이용하여 클락 신호 및 칩선택 신호를 생성한 후 복수의 모듈들 중 선택된 모듈로만 해당 모듈 전용의 3선 직렬 데이터 라인을 통해 독립적으로 전송하는 방법.
  18. 컴퓨터나 프로세서에서 전송되어진 24비트의 정보직렬신호 DT에서 4비트의 모듈정보가 제거된 20비트의 모듈정보직렬신호 Dt를 생성하는 단계;
    상기 정보직렬신호 DT에 응답하여 발생된 단펄스를 지연하여 클락신호를 생성하는 단계;
    상기 클락신호를 카운팅한 출력을 이용하여 리셋 신호, 로드 신호, 및 칩선택 신호를 생성하는 단계;
    상기 클락신호, 로드 신호, 및 리셋 신호를 이용하여 상기 4비트의 모듈정보에 포함되어진 선택 모듈 정보를 추출하는 단계; 및
    상기 모듈정보직렬신호 Dt와, 상기 클락 신호 및 칩선택 신호의 변형된 신호들을 상기 선택 모듈 정보에 따라 선택된 모듈로만 전용의 3선 직렬 데이터 라인을 통해 전송하는 단계를 포함하는 다채널 전압출력 조절을 위한 직렬 디지털 신호 전송방법.
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