WO2014075360A1 - FinFET及其制造方法 - Google Patents

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WO2014075360A1
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semiconductor fin
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朱慧珑
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    • H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
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    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6219—Fin field-effect transistors [FinFET] characterised by the source or drain electrodes

Definitions

  • the present invention relates to semiconductor technology and, more particularly, to a field effect transistor (FinFET) having fins and a method of fabricating the same.
  • FinFET field effect transistor
  • MOSFETs metal oxide semiconductor field effect transistors
  • a FinFET formed on the SOI is disclosed in US Patent No. 6,413, 802, including a channel region formed in the middle of a fin of a semiconductor material, and formed at both ends of the fin. Source/drain area.
  • the gate electrode surrounds the channel region (i.e., the double gate structure) on both sides of the channel region, so that the inversion layer is formed on each side of the channel.
  • the thickness of the channel region in the fin is so thin that the entire channel region can be controlled by the gate, thereby suppressing the short channel effect.
  • the carrier mobility can be increased, thereby reducing the on-resistance and increasing the switching speed of the device.
  • the formed device is an n-type MOSFET
  • tensile stress should be applied to the channel region along the longitudinal direction of the channel region
  • compressive stress is applied to the channel region along the lateral direction of the channel region to enhance the carrier as a carrier.
  • the mobility of electrons Conversely, when the transistor is a P-type MOSFET, the channel region should be stressed along the longitudinal direction of the channel region, and a tensile stress is applied to the channel region along the lateral direction of the channel region to enhance the carrier.
  • the mobility of holes are examples of holes.
  • the formation of the source and drain regions using a semiconductor material different from the material of the semiconductor substrate can produce the desired stress.
  • the Si:C source and drain regions formed on the Si substrate can apply tensile stress to the channel region along the longitudinal direction of the channel region.
  • the SiGe source and drain regions formed on the Si substrate can be A compressive stress is applied to the channel region along the longitudinal direction of the channel region.
  • the source and drain regions for providing stress should have a certain volume to generate the required stress, and therefore, a bulk silicon substrate is usually employed in the stress-enhanced MOSFET.
  • a method of fabricating a FinFET comprising: forming a punch-through blocking layer on a semiconductor substrate; forming a first semiconductor layer on the punch-through blocking layer; forming source and drain regions in the first semiconductor layer Forming a semiconductor fin from a first semiconductor layer, the source and drain regions being in contact with the semiconductor fin at both ends of the semiconductor fin; and forming a gate stack spanning the semiconductor fin, the gate stack including the gate conductor and being sandwiched A gate dielectric between the pole conductor and the semiconductor fin.
  • a FinFET comprising: a semiconductor substrate; a punch-through blocking layer on the semiconductor substrate; a semiconductor fin on the punch-through blocking layer; and a source region and a drain region on the punch-through blocking layer a source and a drain region are in contact with the semiconductor fin at both ends of the semiconductor fin; and a gate stack on the top and sidewalls of the semiconductor fin, wherein the gate stack includes a gate conductor and a gate conductor and a semiconductor fin The gate dielectric between the sheets.
  • the method of the present invention fabricates a FinFET by a fin-last process in which a source region and a drain region are first formed, and then a semiconductor fin and a gate stack are formed.
  • the method can integrate the high-k gate dielectric layer and the metal gate into the fin field effect transistor, reduce the short channel effect of the device, and facilitate integration of the high-k gate dielectric and the metal gate and the source region as the stress source and Leakage area to improve device performance.
  • source and drain regions in contact with both ends of the semiconductor fins by different materials from the semiconductor fins, different stresses can be applied to the semiconductor fins depending on the device type, thereby increasing the mobility of the channel carriers.
  • FIGS. 1-9 are schematic views of semiconductor structures for fabricating various stages of a FinFET in accordance with the method of the present invention, wherein cross-sectional views along the longitudinal direction of the channel region are shown in Figures 1-4, 5b-59b, A cross-sectional view along the lateral direction of the channel region is shown in 5c-9c, and a top view of the semiconductor structure is shown in Figures 5a-9a. detailed description
  • the term “semiconductor structure” refers to the general term for the entire semiconductor structure formed in the various steps of fabricating a semiconductor device, including all layers or regions that have been formed;
  • the term “longitudinal direction of the channel region” refers to the source region to The drain region and the direction, or the opposite direction;
  • the term “transverse direction of the channel region” is a direction perpendicular to the longitudinal direction of the channel region in a plane parallel to the main surface of the semiconductor substrate.
  • the longitudinal direction of the channel region is generally along the ⁇ 110> direction of the silicon wafer, and the lateral direction of the channel region is generally along the ⁇ 011> direction of the silicon wafer.
  • the semiconductor material includes, for example, a group III-V semiconductor such as GaAs, InP, GaN, SiC, and a Group IV semiconductor such as Si, Ge.
  • the gate conductor may be formed of various materials capable of conducting electricity, such as a metal layer, a doped polysilicon layer, or a stacked gate conductor including a metal layer and a doped polysilicon layer, or other conductive materials such as TaC, TiN, TaTbN.
  • the gate dielectric may be composed of 510 2 or a material having a dielectric constant greater than SiO 2 , and includes, for example, an oxide, a nitride, an oxynitride, a silicate, an aluminate, a titanate, wherein the oxide includes, for example, Si0 2 .
  • nitrides include Si, silicates such as including Hf Si0x, e.g. aluminates including LaA10 3, titanates include, for example SrTi0 3, oxynitrides
  • SiON is included.
  • the gate dielectric may be formed not only by materials well known to those skilled in the art, but also materials developed for the gate dielectric in the future.
  • FIGS. 1 to 9 the following steps shown in FIGS. 1 to 9 are performed to fabricate a stress-enhanced MSOFET, Cross-sectional views of semiconductor structures at different stages are shown in the figures. If necessary, a top view is also shown in the drawing, in which a line AA is used to indicate a cutting position along the longitudinal direction of the channel region, and a line BB is used to indicate a cutting position along the lateral direction of the channel region.
  • the method begins with the semiconductor structure shown in FIG. 1, in which a punch-through stopper layer 102, a first semiconductor layer 103, a first oxide layer 104, and a first nitride layer are sequentially formed on a semiconductor substrate 101.
  • the semiconductor substrate 101 is composed of, for example, Si. If necessary, well implantation and well annealing may be performed on the semiconductor substrate 101.
  • the punch-through blocking layer 102 is composed, for example, of a doped semiconductor material and has a thickness of about 10-50 nm.
  • the first semiconductor layer 103 will be used to form a semiconductor fin, for example, composed of Si, having a thickness of about 20-100 nm.
  • the first oxide layer 104 is composed of, for example, silicon oxide and has a thickness of about 2 to 10 nm.
  • the first nitride layer 105 is composed of, for example, silicon nitride and has a thickness of about 50 to 150 nm.
  • the first oxide layer 104 can alleviate the stress between the semiconductor substrate 101 and the first nitride layer 105.
  • the substrate nitride layer 105 serves as a stop layer for chemical mechanical polishing (CMP) in a subsequent etching step, and as a hard mask for etching.
  • CMP chemical mechanical polishing
  • the punch-through blocking layer 102 and the first semiconductor layer 103 are formed by a deposition process such as electron beam evaporation (EBM), chemical vapor deposition (CVD), atomic layer deposition (ALD), sputtering, or the like.
  • EBM electron beam evaporation
  • CVD chemical vapor deposition
  • ALD atomic layer deposition
  • sputtering or the like.
  • the first oxide layer 104 is formed by thermal oxidation.
  • the first nitride layer 105 is formed by chemical vapor deposition.
  • the punch-through blocking layer 102 is a semiconductor layer such as Si or SiGe epitaxially grown on the semiconductor substrate 101.
  • the punch-through blocking layer 102 is doped in situ with a doping concentration of, for example, Iel8-2el9/cm 3 .
  • n-type impurities such as As or P are used, and p-type impurities are used for n-type FinFETs.
  • the doping type of In, BF 2 s3 ⁇ 4 B 0 punch-through blocking layer 102 is opposite to that of source and drain regions. Thereby, the leakage current path of the source and drain regions of the FinFET via the semiconductor substrate 101 can be blocked.
  • a photoresist layer PR1 is formed on the first nitride layer 105 by spin coating, and a photoresist layer PR1 is formed by a photolithography process including exposure and development therein for defining a semiconductor fin to be formed.
  • dry etching such as ion milling, plasma etching, reactive ion etching, laser ablation, or by wet etching using an etchant solution therein, from top to bottom
  • dry etching such as ion milling, plasma etching, reactive ion etching, laser ablation, or by wet etching using an etchant solution therein, from top to bottom
  • the exposed portions of the first nitride layer 105, the first oxide layer 104, and the first semiconductor layer 103 are removed.
  • the etch further removes a portion of the punch-through blocking layer 102, such as by controlling the etch time such that the etch stops at a certain depth in the punch-through blocking layer 102, as shown in FIG.
  • the photoresist layer PR1 is removed by dissolving or ashing in a solvent.
  • the etch forms openings for the source and drain regions.
  • the semi-guide shown in Figure 2 and subsequent figures The bulk structure is only a portion of the semiconductor substrate 101, for example, in an active region surrounded by shallow trench isolation (STI, not shown).
  • STI shallow trench isolation
  • a second semiconductor layer 106 is formed in the opening by a known deposition process, as shown in FIG.
  • the second semiconductor layer 106 can be an epitaxial semiconductor layer that grows only within the opening and fills a portion of the opening.
  • the second semiconductor layer 106 may be a cap layer formed on the semiconductor structure to fill the opening, and then remove the portion outside the opening by chemical mechanical polishing (CMP) using the first nitride layer 105 as a stop layer, and perform back Etching causes the second semiconductor layer 106 to fill only a portion of the opening.
  • CMP chemical mechanical polishing
  • the second semiconductor layer 106 includes two portions on both sides of the first semiconductor layer 103 for forming source and drain regions of the FinFET. Moreover, the second semiconductor layer 106 is composed of a different material from the first semiconductor layer 103, so that stress can be applied to the semiconductor fins to be formed. . For example, for a p-type FinFET, the second semiconductor layer 106 is composed of SiGe and incorporates Ge having an atomic percentage of about 15-75%. For an n-type FinFET, the second semiconductor layer 106 is composed of Si:C and incorporated with an atomic percentage. 0-2. 5-2% of C.
  • the side surface of the second semiconductor layer 106 is adjacent to the side surface of the first semiconductor layer 103, so that a suitable stress can be applied to the channel region in the first semiconductor layer 103.
  • the top of the second semiconductor layer 106 may be flush with the top of the first semiconductor layer 103, or higher, to maximize the contact area with the first semiconductor layer 103, thereby maximizing stress effects accordingly.
  • a covered second oxide layer 107 is formed on the semiconductor substrate by a known deposition process, and then the portion outside the opening is removed by CMP using the first nitride layer 105 as a stop layer, so that the second oxide layer 107 fills the remaining portion of the opening, as shown in FIG.
  • a photoresist layer PR2 is formed on the semiconductor structure by spin coating, and the photoresist layer PR2 is formed by a photolithography process including exposure and development therein for defining the lateral dimension of the semiconductor fin to be formed. (ie width) pattern.
  • a photolithography process including exposure and development therein for defining the lateral dimension of the semiconductor fin to be formed. (ie width) pattern.
  • the photoresist layer PR2 and the second oxide layer 107 as a mask, by dry etching, such as ion milling, plasma etching, reactive ion etching, laser ablation, or by wet method using an etchant solution therein Etching, the exposed portions of the first nitride layer 105, the first oxide layer 104, and the first semiconductor layer 103 are sequentially removed from top to bottom. This etch stops at the top of the punch-through blocking layer 102 as shown in Figures 5a, 5b and 5c.
  • the photoresist layer PR2 is removed by dissolv
  • the second oxide layer 107 may serve as a hard mask in this etching due to the lower etching rate. However, the second oxide layer 107 may also be partially etched such that the thickness is reduced.
  • the etching causes the first semiconductor layer 103 to form a semiconductor fin, wherein not only the semiconductor fin is defined Width, and forming an opening that exposes the sidewalls of the semiconductor fin.
  • the etched portion shown in Fig. 5c is in a stepped state, the etched portion is actually a trench or opening in the semiconductor structure. Both ends of the semiconductor fin are in contact with the source and drain regions formed by the second semiconductor layer 106.
  • the first oxide layer 104 and the first nitride layer 105 are on top of the semiconductor fin.
  • a covered second nitride layer 108 is formed over the semiconductor structure by a known deposition process, and then the second nitride layer 108 can be CMPed to obtain a flat surface as shown in Figs. 6a, 6b and 6c.
  • the second nitride layer 108 is removed relative to the first oxide layer 104 and the second oxide layer 107 by selective dry etching or wet etching without using a mask, as shown in the figure. 7a, 7b and 7c are shown.
  • the second nitride layer 108 retains only a portion of the bottom of the opening.
  • the etch further removes the first nitride layer 105 underlying the second nitride layer 108, thereby exposing the top of the semiconductor fin.
  • a conformal third oxide layer is then formed over the semiconductor structure by a known deposition process.
  • the third oxide layer is composed, for example, of silicon oxide and has a thickness of about 5 to 10 nm.
  • the third oxide layer is anisotropically etched using the second nitride layer 108 as a stop layer, for example, by reactive ion etching, such that only the third oxide layer is located in the second semiconductor layer 106 and the second oxide layer 107. Portions on the sidewalls remain to form gate spacers 109, as shown in Figures 8a, 8b and 8c.
  • the thickness of the first semiconductor layer 103 (ie, the height of the sidewalls of the fins) is much smaller than the height of the exposed sidewalls of the second semiconductor layer 106 and the second oxide layer 107 within the opening, resulting in a third oxide layer
  • the anisotropic etching is performed, the portion of the third oxide layer on the sidewall of the fin can be completely removed. Further, in the etching, the second oxide layer 107 may also be partially etched to reduce the thickness.
  • a conformal dielectric layer and a covered gate material layer are sequentially formed on the semiconductor structure by a known deposition process.
  • the dielectric layer covers at least the top and sidewalls of the semiconductor fins.
  • the dielectric layer consists, for example, of a high K material, preferably Hf0 2 , having a thickness of about 2-4 nm.
  • the thickness of the gate material layer should be sufficient to fill the opening.
  • chemical mechanical polishing is performed with the second oxide layer 107 as a stop layer, and portions of the dielectric layer and the polysilicon layer outside the opening are removed, thereby forming a gate stack including the gate dielectric 110 and the gate conductor 111, as shown in FIGS. 9a and 9b. And 9c are shown.
  • the gate conductor 111 is located on the top and both side walls of the semiconductor fin formed by the first semiconductor layer 103 with the gate dielectric 110 interposed therebetween.
  • the gate conductor 111 extends along the width direction of the semiconductor fin, and is separated from the source and drain regions in the second semiconductor layer 106 by the gate spacer 109 and the pass-through blocking layer 102 as an isolation layer.
  • the second nitride layer 108 is spaced apart.
  • a conformal threshold metal layer (not shown) may also be provided between the formation of the dielectric layer and the formation of the gate material layer for further adjusting the threshold voltage of the FinFET.
  • the threshold adjusting metal layer is composed, for example, of a metal selected from the group consisting of TaN, TaAlN, TiAIN, etc., and has a thickness of about 3-15 nm.
  • the present invention is equally applicable to stress-enhanced n-type MOSFETs.
  • the semiconductor substrate 101 is composed of, for example, Si
  • the first semiconductor layer 101 is composed of, for example, Si
  • the second semiconductor layer 106 is composed of, for example, Si: C, for forming source and drain regions, and as A longitudinal stress direction of the channel region applies a tensile stress source to the channel region.
  • a stress-enhanced n-type MOSFET can be fabricated by a method similar to that described above.
  • first oxide layer 104, the second oxide layer 107, and the third oxide layer for forming the gate spacer 109, and the first nitride layer 105 and the second nitride layer are described in the above embodiments. 108, but the materials of the above oxide layer and nitride layer are interchangeable. That is, the first oxide layer 104, the second oxide layer 107, and the third oxide layer may instead be composed of nitride, while the first nitride layer 105 and the second nitride layer 108 may instead be oxidized. Composition.
  • the materials of the oxide layer and the nitride layer described above may be replaced by various insulating materials. That is, the first oxide layer 104, the second oxide layer 107, and the third oxide layer may instead be composed of a first insulating material, while the first nitride layer 105 and the second nitride layer 108 may be replaced by It is composed of a second insulating material. It is important that the first insulating material and the second insulating material have different etching rates such that the second insulating material can be selectively removed with respect to the first insulating material, and the first insulating material can be selectively removed with respect to the second insulating material. .

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种FinFET及其制造方法，该制造FinFET的方法包括：在半导体衬底（101）上形成穿通阻止层（102）；在穿通阻止层（102）上形成第一半导体层（103）；在第一半导体层（103）中形成源区和漏区（106）；由第一半导体层（103）形成半导体鳍片，源区和漏区（106）在半导体鳍片的两端与半导体鳍片接触；以及形成跨越半导体鳍片的栅堆叠，栅堆叠包括栅极导体和夹在栅极导体（111）和半导体鳍片之间的栅极电介质（110）。该方法通过后鳍工艺制造FinFET,有利于集成高K栅极电介质和金属栅极以及作为应力源的源区和漏区。

Description

FinFET及其制造方法 本申请要求了 2012年 11月 16日提交的、 申请号为 201210464915. 9、 发明名称 为 "FinFET及其制造方法"的中国专利申请的优先权， 其全部内容通过引用结合在本 申请中。 技术领域
本发明涉及半导体技术， 更具体地， 涉及具有鰭片的场效应晶体管 （FinFET)及 其制造方法。 背景技术
集成电路技术的一个重要发展方向是金属氧化物半导体场效应晶体管 （M0SFET) 的尺寸按比例缩小， 以提高集成度和降低制造成本。然而， 众所周知的是随着 M0SFET 的尺寸减小会产生短沟道效应。 随着 M0SFET的尺寸按比例缩小， 栅极的有效长度减 小， 使得实际上由栅极电压控制的耗尽层电荷的比例减少， 从而阈值电压随沟道长度 减小而下降。 当栅极长度小于 30纳米时， 常规的 M0SFET难以控制短沟道效应。
为了抑制短沟道效果，在美国专利 US6， 413， 802中公开了在 S0I上形成的 FinFET, 包括在半导体材料的鰭片 (Fin)的中间形成的沟道区， 以及在鰭片两端形成的源 /漏 区。 栅电极在沟道区的两个侧面包围沟道区 （即双栅结构）， 从而反型层形成在沟道 各侧上。 鰭片中的沟道区厚度很薄， 使得整个沟道区都能受到栅极的控制， 因此能够 起到抑制短沟道效应的作用。
通过向 M0SFET的沟道区施加合适的应力， 可以提高载流子的迁移率， 从而减小 导通电阻并提高器件的开关速度。 当形成的器件是 n型 M0SFET时， 应当沿着沟道区 的纵向方向对沟道区施加拉应力， 并且沿着沟道区的横向方向对沟道区施加压应力， 以提高作为载流子的电子的迁移率。 相反， 当晶体管是 P型 M0SFET时， 应当沿着沟 道区的纵向方向对沟道区压应力， 并且沿着沟道区的横向方向对沟道区施加拉应力， 以提高作为载流子的空穴的迁移率。
采用与半导体衬底的材料不同的半导体材料形成源区和漏区，可以产生期望的应 力。 对于 n型 M0SFET, 在 Si衬底上形成的 Si: C源区和漏区可以沿着沟道区的纵向 方向对沟道区施加拉应力。对于 P型 M0SFET,在 Si衬底上形成的 SiGe源区和漏区可 以沿着沟道区的纵向方向对沟道区施加压应力。用于提供应力的源区和漏区应当具有 一定的体积以产生所需的应力， 因此， 在应力增强的 M0SFET中通常采用体硅衬底。
然而， 期望在体硅上形成 FinFET以及进一步利用应力改善器件的性能。 发明内容
本发明的目的是提供一种应力增强的 FinFET及其制造方法。
根据本发明的一方面， 提供一种制造 FinFET的方法， 包括： 在半导体衬底上形 成穿通阻止层； 在穿通阻止层上形成第一半导体层； 在第一半导体层中形成源区和漏 区； 由第一半导体层形成半导体鰭片， 源区和漏区在半导体鰭片的两端与半导体鰭片 接触； 以及形成横跨半导体鰭片的栅堆叠， 栅堆叠包括栅极导体和夹在栅极导体和半 导体鰭片之间的栅极电介质。
根据本发明的另一方面， 提供一种 FinFET, 包括： 半导体衬底； 位于半导体衬底 上的穿通阻止层；位于穿通阻止层上的半导体鰭片；位于穿通阻止层上的源区和漏区， 源区和漏区在半导体鰭片的两端与半导体鰭片接触； 以及位于半导体鰭片的顶部和侧 壁上的栅堆叠，其中栅堆叠包括栅极导体和夹在栅极导体和半导体鰭片之间的栅极电 介质。
本发明的方法通过后鰭（ fin-last )工艺制造 FinFET,其中首先形成源区和漏区， 然后形成半导体鰭片和栅堆叠。该方法可以将高 k栅介质层和金属栅极集成到鰭型场 效应晶体管中， 减小器件的短沟道效应， 有利于集成高 K栅极电介质和金属栅以及作 为应力源的源区和漏区， 从而改善器件性能。通过与半导体鰭片不同的材料形成与半 导体鰭片的两端接触的源区和漏区，可以根据器件类型可以向半导体鰭片施加不同的 应力， 从而增加沟道载流子的迁移率。 附图说明
图 1-9示出了根据本发明的方法制造 FinFET的各个阶段的半导体结构的示意图， 其中在图 1-4、 5b-59b中示出了沿沟道区的纵向方向的截面图， 在图 5c-9c中示出了 沿沟道区的横向方向的截面图， 在图 5a_9a中示出半导体结构的俯视图。 具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中， 相同的元件采用类似的附 图标记来表示。 为了清楚起见， 附图中的各个部分没有按比例绘制。
为了简明起见， 可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解， 在描述器件的结构时， 当将一层、 一个区域称为位于另一层、 另一个 区域 "上面"或 "上方" 时， 可以指直接位于另一层、 另一个区域上面， 或者在其与 另一层、 另一个区域之间还包含其它的层或区域。 并且， 如果将器件翻转， 该一层、 一个区域将位于另一层、 另一个区域 "下面"或 "下方" 。
如果为了描述直接位于另一层、 另一个区域上面的情形， 本文将采用 "直接 在……上面"或 "在……上面并与之邻接" 的表述方式。
在本申请中，术语 "半导体结构"指在制造半导体器件的各个步骤中形成的整个 半导体结构的统称， 包括已经形成的所有层或区域； 术语 "沟道区的纵向方向"指从 源区到漏区和方向， 或相反的方向； 术语 "沟道区的横向方向"在与半导体衬底的主 表面平行的平面内与沟道区的纵向方向垂直的方向。 例如， 对于在 （100) 上硅晶片 上形成的 M0SFET, 沟道区的纵向方向通常沿着硅晶片的〈110〉方向， 沟道区的横向方 向通常沿着硅晶片的〈011〉方向。
在下文中描述了本发明的许多特定的细节， 例如器件的结构、 材料、 尺寸、 处理 工艺和技术， 以便更清楚地理解本发明。 但正如本领域的技术人员能够理解的那样， 可以不按照这些特定的细节来实现本发明。
除非在下文中特别指出， M0SFET的各个部分可以由本领域的技术人员公知的材料 构成。 半导体材料例如包括 III-V族半导体， 如 GaAs、 InP、 GaN、 SiC， 以及 IV族半 导体， 如 Si、 Ge。 栅极导体可以由能够导电的各种材料形成， 例如金属层、 掺杂多晶 硅层、 或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料， 例如为 TaC、 TiN、 TaTbN、 TaErN、 TaYbN、 TaSiN、 HfSiN、 MoSiN、 RuTax、 NiTax, MoNx、 TiSiN、 TiCN、 TaAlC、 TiAlN、 TaN、 PtSix、 Ni3Si、 Pt、 Ru、 Ir、 Mo、 HfRu、 RuOx 和所述各 种导电材料的组合。栅极电介质可以由 5102或介电常数大于 Si02的材料构成，例如包 括氧化物、氮化物、氧氮化物、硅酸盐、铝酸盐、钛酸盐，其中，氧化物例如包括 Si02、 Hf02 Zr02、 A1203、 Ti02、 L¾03, 氮化物例如包括 Si ， 硅酸盐例如包括 Hf Si0x， 铝酸 盐例如包括 LaA103， 钛酸盐例如包括 SrTi03， 氧氮化物例如包括 SiON。 并且， 栅极电 介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极 电介质的材料。
按照本发明的实施例，执行图 1至 9中所示的以下步骤以制造应力增强的 MS0FET, 在图中示出了不同阶段的半导体结构的截面图。 如果必要， 在图中还示出了俯视图， 在俯视图中采用线 AA表示沿沟道区的纵向方向的截取位置，采用线 BB表示沿沟道区 的横向方向的截取位置。
该方法开始于图 1所示的半导体结构，在半导体衬底 101上依次形成穿通阻止层 (punch-through stopper layer) 102、 第一半导体层 103、 第一氧化物层 104和第 一氮化物层 105。半导体衬底 101例如由 Si组成。如果需要， 对半导体衬底 101可以 进行阱注入和阱退火。 穿通阻止层 102 例如由掺杂半导体材料组成， 厚度约为 10-50nm。 第一半导体层 103 将用于形成半导体鰭片， 例如由 Si 组成， 厚度约为 20-100nm。 第一氧化物层 104例如由氧化硅组成， 厚度约为 2_10nm。 第一氮化物层 105例如由氮化硅组成， 厚度约为 50-150nm。 正如已知的那样， 第一氧化物层 104可 以减轻半导体衬底 101和第一氮化物层 105之间的应力。衬底氮化物层 105在随后的 蚀刻步骤中用作化学机械抛光 （CMP) 的停止层， 以及用作蚀刻的硬掩模。
用于形成上述各层的工艺是已知的。 例如， 通过电子束蒸发 （EBM)、 化学气相沉 积 （CVD)、 原子层沉积 （ALD)、 溅射等沉积工艺形成穿通阻止层 102和第一半导体层 103。例如， 通过热氧化形成第一氧化物层 104。例如， 通过化学气相沉积形成第一氮 化物层 105。
在一个优选的实施例中， 穿通阻止层 102是在半导体衬底 101上外延生长的例如 Si 或 SiGe 的半导体层。 对穿通阻止层 102 原位掺杂， 其掺杂浓度例如为 Iel8-2el9/cm3。对于 p型 FinFET采用 n型杂质， 如 As或 P， 对于 n型 FinFET采用 p 型杂质， 如 In、 BF2 s¾ B0 穿通阻止层 102的掺杂类型与源区和漏区的掺杂类型相反， 从而可以阻断 FinFET的源区和漏区经由半导体衬底 101的漏电流路径。
然后， 通过旋涂在第一氮化物层 105上形成光致抗蚀剂层 PR1， 并通过其中包括 曝光和显影的光刻工艺将光致抗蚀剂层 PR1形成用于限定将要形成的半导体鰭片的纵 向尺寸 （即长度） 的图案。 利用光致抗蚀剂层 PR1作为掩模， 通过干法蚀刻， 如离子 铣蚀刻、 等离子蚀刻、 反应离子蚀刻、 激光烧蚀， 或者通过其中使用蚀刻剂溶液的湿 法蚀刻， 从上至下依次去除第一氮化物层 105、第一氧化物层 104、第一半导体层 103 的暴露部分。 该蚀刻进一步去除穿通阻止层 102的一部分， 例如通过控制蚀刻时间， 使得该蚀刻在穿通阻止层 102中的一定深度位置停止， 如图 2所示。通过在溶剂中溶 解或灰化去除光致抗蚀剂层 PR1。
该蚀刻形成用于源区和漏区的开口。应当注意， 在图 2及随后的图中示出的半导 体结构仅仅是半导体衬底 101上的一部分， 例如， 位于浅沟槽隔离 （STI， 未示出） 围绕的有源区中。 正如本领域的技术人员可以理解的那样， 尽管在图中示出的蚀刻部 分为台阶状态，但在大多数情形下，该蚀刻部分实际上是半导体结构中的沟槽或开口。
然后， 通过已知的沉积工艺， 在开口内形成第二半导体层 106， 如图 3所示。 在 优选的实施例中，第二半导体层 106可以是仅仅在开口内生长并填充开口的一部分的 外延半导体层。 替代地， 第二半导体层 106可以是在半导体结构上形成的覆盖层以填 充开口， 然后通过采用第一氮化物层 105作为停止层的化学机械抛光 （CMP) 去除开 口外的部分， 以及进行回蚀刻， 使得第二半导体层 106仅仅填充开口的一部分。
第二半导体层 106包括位于第一半导体层 103两侧的两个部分，用于形成 FinFET 的源区和漏区。 而且， 第二半导体层 106与第一半导体层 103不同的材料组成， 从而 可以向将要形成的半导体鰭片施加应力。。例如，对于 p型 FinFET,第二半导体层 106 由 SiGe组成且掺入原子百分比约为 15-75%的 Ge， 对于 n型 FinFET, 第二半导体层 106由 Si : C组成且掺入原子百分比约为 0. 5-2%的 C。
第二半导体层 106的侧面与第一半导体层 103的侧面相邻，从而可以向第一半导 体层 103中的沟道区施加合适的应力。优选地， 第二半导体层 106的顶部可以与第一 半导体层 103的顶部齐平， 或者更高， 以最大化与第一半导体层 103的接触面积， 从 而相应地最大化应力作用。
然后， 通过已知的沉积工艺， 在半导体衬底上形成覆盖的第二氧化物层 107， 然 后通过采用第一氮化物层 105作为停止层的 CMP去除开口外的部分，使得第二氧化物 层 107填充开口的剩余部分， 如图 4所示。
然后， 通过旋涂在半导体结构上形成光致抗蚀剂层 PR2， 并通过其中包括曝光和 显影的光刻工艺将光致抗蚀剂层 PR2形成用于限定将要形成的半导体鰭片的横向尺寸 (即宽度） 的图案。 利用光致抗蚀剂层 PR2和第二氧化物层 107作为掩模， 通过干法 蚀刻， 如离子铣蚀刻、 等离子蚀刻、 反应离子蚀刻、 激光烧蚀， 或者通过其中使用蚀 刻剂溶液的湿法蚀刻， 从上至下依次去除第一氮化物层 105、 第一氧化物层 104和第 一半导体层 103的暴露部分。 该蚀刻在穿通阻止层 102的顶部停止， 如图 5a、 5b和 5c所示。 通过在溶剂中溶解或灰化去除光致抗蚀剂层 PR2。
应当注意， 由于蚀刻速率较低， 第二氧化物层 107可以在该蚀刻中作为硬掩模。 然而， 该第二氧化物层 107也可能部分地受到蚀刻使得厚度减小。
该蚀刻使得第一半导体层 103形成半导体鰭片，其中不仅限定了该半导体鰭片的 宽度， 而且形成暴露半导体鰭片的侧壁的开口。 如上所述， 尽管在图 5c中示出的蚀 刻部分为台阶状态， 但该蚀刻部分实际上是半导体结构中的沟槽或开口。 该半导体鰭 片的两端与第二半导体层 106形成的源区和漏区接触。第一氧化物层 104和第一氮化 物层 105位于该半导体鰭片的顶部。
然后， 通过已知的沉积工艺， 在半导体结构上形成覆盖的第二氮化物层 108， 接 着可以对第二氮化物层 108进行 CMP以获得平整的表面， 如图 6a、 6b和 6c所示。
然后， 在未使用掩模的情形下， 通过选择性的干法蚀刻或湿法蚀刻， 相对于第一 氧化物层 104和第二氧化物层 107去除第二氮化物层 108的一部分， 如图 7a、 7b和 7c所示。第二氮化物层 108仅仅保留位于开口底部的一部分。该蚀刻进一步去除位于 第二氮化物层 108下方的第一氮化物层 105， 从而暴露半导体鰭片的顶部。
然后， 通过已知的沉积工艺， 在半导体结构上形成共形的第三氧化物层。 第三氧 化物层例如由氧化硅组成， 厚度约为 5-10nm。 以第二氮化物层 108作为停止层， 例如 采用反应离子蚀刻， 对第三氧化物层进行各向异性蚀刻， 使得仅仅第三氧化物层位于 第二半导体层 106和第二氧化物层 107的侧壁上的部分保留而形成栅极侧墙 109， 如 图 8a、 8b和 8c所示。 第一半导体层 103的厚度 （即鰭片的侧壁的高度）远小于第二 半导体层 106和第二氧化物层 107的在开口内的暴露侧壁的高度，结果在对第三氧化 物层进行各向异性蚀刻时，可以完全去除第三氧化物层位于鰭片侧壁上的部分。此外， 在蚀刻中， 第二氧化物层 107也可能部分地受到蚀刻使得厚度减小。
然后， 通过已知的沉积工艺， 在半导体结构上依次形成共形的电介质层以及覆盖 的栅极材料层。 电介质层至少覆盖半导体鰭片的顶部和侧壁。 电介质层例如由高 K材 料组成， 优选为 Hf02， 厚度约为 2-4nm。栅极材料层的厚度应当足以填充开口。接着， 以第二氧化物层 107作为停止层进行化学机械抛光，去除电介质层和多晶硅层位于开 口外部的部分， 从而形成包括栅极电介质 110和栅极导体 111的栅堆叠， 如图 9a、 9b 和 9c所示。 栅极导体 111位于第一半导体层 103形成的半导体鰭片的顶部和两个侧 壁上， 中间夹着栅极电介质 110。 栅极导体 111沿着半导体鰭片的宽度方向延伸， 与 第二半导体层 106中的源区和漏区之间由栅极侧墙 109隔开，与穿通阻止层 102之间 由作为隔离层的第二氮化物层 108隔开。
在优选的实施例中， 在形成电介质层和形成栅极材料层之间， 还可以共形的阈值 调节金属层 （未示出）， 用于进一步调节 FinFET的阈值电压。 阈值调节金属层例如由 选自 TaN、 TaAlN、 TiAIN等的一种金属组成， 厚度约为 3_15nm。 在图 9a、 9b和 9c所示的步骤之后， 在半导体结构上形成层间绝缘层、 位于层间 绝缘层中并且到达第二半导体层 106中的源区和漏区以及到达栅极导体 111的通孔、 位于层间绝缘层上表面的布线或电极， 从而完成 M0SFET的其他部分。
尽管在上述实施例中描述了应力增强的 P型 M0SFET及其中使用的应力源的材料， 但本发明同样适应于应力增强的 n型 M0SFET。 在 n型 M0SFET中， 半导体衬底 101例 如由 Si组成， 第一半导体层 101例如由 Si组成， 第二半导体层 106例如由 Si : C组 成， 用于形成源区和漏区， 并且作为沿着沟道区的纵向方向对沟道区施加拉应力的应 力源。 除了应力源的材料不同之外， 可以采用与上述方法类似的方法制造应力增强的 n型 M0SFET。
尽管在上述实施例中描述了第一氧化物层 104、 第二氧化物层 107以及用于形成 栅极侧墙 109的第三氧化物层， 以及第一氮化物层 105、 第二氮化物层 108， 但上述 氧化物层和氮化物层的材料可以互换。 也即， 第一氧化物层 104、 第二氧化物层 107 和第三氧化物层可以改为由氮化物组成， 同时，第一氮化物层 105、第二氮化物层 108 可以改为由氧化物组成。
进一步地， 本领域的技术人员可以理解， 在替代的实施例中， 上述氧化物层和氮 化物层的材料可以由各种绝缘材料替代。也即，第一氧化物层 104、第二氧化物层 107 和第三氧化物层可以改为由第一绝缘材料组成， 同时， 第一氮化物层 105、 第二氮化 物层 108可以改为由第二绝缘材料组成。重要的是第一绝缘材料和第二绝缘材料具有 不同的蚀刻速率， 使得可以相对于第一绝缘材料选择性地去除第二绝缘材料， 以及相 对于第二绝缘材料选择性地去除第一绝缘材料。
以上描述只是为了示例说明和描述本发明， 而非意图穷举和限制本发明。 因此， 本发明不局限于所描述的实施例。对于本领域的技术人员明显可知的变型或更改， 均 在本发明的保护范围之内。

Claims

权 利 要 求
1、 一种制造 FinFET的方法， 包括：
在半导体衬底上形成穿通阻止层；
在穿通阻止层上形成第一半导体层；
在第一半导体层中形成源区和漏区；
由第一半导体层形成半导体鰭片，源区和漏区在半导体鰭片的两端与半导体鰭片 接触； 以及
形成横跨半导体鰭片的栅堆叠，栅堆叠包括栅极导体和夹在栅极导体和半导体鰭 片之间的栅极电介质。
2、 根据权利要求 1所述的方法， 其中穿通阻止层是半导体衬底上的外延层， 并 且原位掺杂成与源区和漏区的掺杂类型相反的掺杂类型。
3、根据权利要求 2所述的方法，其中穿通阻止层的掺杂浓度约为 lel8-2el9/Cm3。
4、 根据权利要求 1所述的方法， 其中形成源区和漏区包括：
蚀刻第一半导体层以形成到达穿通阻止层的第一开口； 以及
通过在开口中外延生长半导体材料， 形成源区和漏区。
5、 根据权利要求 4所述的方法， 其中第一开口限定半导体鰭片的长度， 并且形 成半导体鰭片的步骤包括；
蚀刻第一半导体层以形成到达穿通阻止层的第二开口， 从而形成半导体鰭片， 第 二开口限定半导体鰭片的宽度。
6、 根据权利要求 5所述的方法， 其中在形成半导体鰭片的步骤和形成栅堆叠的 步骤之间， 还包括：
在第二开口的底部形成隔离层。
7、 根据权利要求 5所述的方法， 其中形成栅堆叠的步骤包括：
在第二开口与源区和漏区相邻的侧壁形成栅极侧墙；
在第二开口内半导体鰭片的顶部和侧壁上形成栅极电介质； 以及
在栅极电介质上形成栅极导体。
8、 根据权利要求 1所述的方法， 其中， 半导体鰭片由第一半导体材料组成， 源 区和漏区由与第一半导体材料不同的第二半导体材料组成，使得源区和漏区沿着半导 体鰭片的纵向方向对半导体鰭片施加应力。
9、 根据权利要求 8所述的方法， 其中所述 FinFET为 p型， 并且第一半导体材料 为 Si， 第二半导体材料由 SiGe组成且掺入原子百分比约为 15-75%的 Ge。
10、 根据权利要求 8所述的方法， 其中所述 FinFET为 n型， 并且第一半导体材 料为 Si， 第二半导体材料由 Si : C组成且掺入原子百分比约为 0. 5-2%的 C。
11、 一种 FinFET, 包括：
半导体衬底；
位于半导体衬底上的穿通阻止层；
位于穿通阻止层上的半导体鰭片；
位于穿通阻止层上的源区和漏区，源区和漏区在半导体鰭片的两端与半导体鰭片 接触； 以及
位于半导体鰭片的顶部和侧壁上的栅堆叠，其中栅堆叠包括栅极导体和夹在栅极 导体和半导体鰭片之间的栅极电介质。
12、根据权利要求 11所述的 FinFET,其中穿通阻止层是半导体衬底上的外延层， 并且原位掺杂成与源区和漏区的掺杂类型相反的掺杂类型。
13、 根据权利要求 12 所述的 FinFET , 其中穿通阻止层的掺杂浓度约为 lel8- 2el9/cm3。
14、 根据权利要求 11所述的 FinFET, 还包括：
栅极侧墙， 该栅极侧墙隔开栅极导体与源区和漏区。
15、 根据权利要求 11所述的 FinFET, 还包括：
隔离层， 该隔离层隔开栅极导体和穿通阻止层。
16、根据权利要求 11所述的 FinFET, 其中， 半导体鰭片由第一半导体材料组成， 源区和漏区由与第一半导体材料不同的第二半导体材料组成，使得源区和漏区沿着半 导体鰭片的纵向方向对半导体鰭片施加应力。
17、根据权利要求 16所述的 FinFET, 其中所述 FinFET为 p型， 并且第一半导体 材料为 Si， 第二半导体材料由 SiGe组成且掺入原子百分比约为 15-75%的 Ge。
18、根据权利要求 16所述的 FinFET, 其中所述 FinFET为 n型， 并且第一半导体 材料为 Si， 第二半导体材料由 Si : C组成且掺入原子百分比约为 0. 5-2%的 C。
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