WO2014063402A1 - 鳍型场效应晶体管的制造方法 - Google Patents

鳍型场效应晶体管的制造方法 Download PDF

Info

Publication number
WO2014063402A1
WO2014063402A1 PCT/CN2012/085322 CN2012085322W WO2014063402A1 WO 2014063402 A1 WO2014063402 A1 WO 2014063402A1 CN 2012085322 W CN2012085322 W CN 2012085322W WO 2014063402 A1 WO2014063402 A1 WO 2014063402A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
fin structure
dielectric layer
source
drain regions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/CN2012/085322
Other languages
English (en)
French (fr)
Inventor
朱慧珑
骆志炯
尹海洲
梁擎擎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to US14/437,401 priority Critical patent/US9853153B2/en
Publication of WO2014063402A1 publication Critical patent/WO2014063402A1/zh
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/011—Manufacture or treatment comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3404—Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
    • H10P14/3408—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3404—Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
    • H10P14/3411—Silicon, silicon germanium or germanium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/28—Dry etching; Plasma etching; Reactive-ion etching of insulating materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
    • H10P95/04—Planarisation of conductive or resistive materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6211—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies integral with the bulk semiconductor substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/69—Etching of wafers, substrates or parts of devices using masks for semiconductor materials
    • H10P50/691—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials
    • H10P50/693—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials characterised by their size, orientation, disposition, behaviour or shape, in horizontal or vertical plane

Definitions

  • the present invention relates to the field of semiconductor technologies, and in particular, to a method of fabricating a fin field effect transistor. Background technique
  • MOSFETs metal oxide field effect transistors
  • a series of negligible effects in the long channel model of MOSFETs become more pronounced and even become the dominant factor affecting performance.
  • the short channel effect causes the electrical performance of the device to deteriorate, such as causing a drop in the gate threshold voltage, an increase in power consumption, and a decrease in signal-to-noise ratio.
  • the industry's dominant idea is to improve the traditional planar device technology, to reduce the thickness of the channel region, to eliminate the neutral layer at the bottom of the depletion layer in the channel, and to consume the channel.
  • the full layer can fill the entire channel region - this is the so-called Fully Depleted (FD) device, while the traditional planar device is a Partialiy Depleted (PD) device.
  • FD Fully Depleted
  • PD Partialiy Depleted
  • the thickness of the silicon layer at the channel is required to be extremely thin.
  • Traditional manufacturing processes, especially traditional bulk silicon-based manufacturing processes, are difficult to produce to meet the required structure or costly, even for the emerging SOI (silicon-on-insulator) process, the thickness of the trench silicon layer is difficult to control. At a thinner level. Focusing on the overall concept of how to implement a fully depleted device, the focus of research and development is shifting to a three-dimensional device structure.
  • a three-dimensional device structure (also referred to as a vertical device in some materials) refers to a technique in which the source and drain regions of the device and the cross section of the gate are not in the same plane, and the essence is a FinFET (Fin field effect). Transistor) structure.
  • FinFET Fin field effect
  • the semiconductor device includes: a semiconductor substrate 020, the semiconductor substrate 020 is located on the insulating layer 010; a source and drain region 030, the source and drain regions 030 Connected to the opposite first side surface 022 of the semiconductor body 020; a gate 040, the gate 040 is located on the second side 024 of the semiconductor body 020 adjacent to the first side 022 (not shown)
  • a gate dielectric layer and a work function metal layer sandwiched between the gate 040 and the semiconductor body 020 are shown.
  • the edge portion of the source/drain region 030 may be expanded to reduce the source-drain region resistance, that is, the width of the source/drain region 030 (along the xx, direction) is greater than the thickness of the semiconductor body 020.
  • the three-dimensional semiconductor structure is expected to use the 22nm technology node and below. As the device size shrinks further, the short channel effect of the three-dimensional semiconductor device will also become a major factor affecting device performance.
  • a process of introducing a high-k gate dielectric and a metal gate into a planar device for example, using a gate-last process to fabricate a high-k gate dielectric and metal Grid.
  • a high k gate dielectric and metal gate process needs to be integrated into the fin field effect transistor fabrication process.
  • strained source and drain regions are used in planar devices to apply stress to the channel region in order to increase the mobility of carriers in the channel region. Summary of the invention
  • a method of fabricating a fin field effect transistor comprising the steps of:
  • Step S101 providing an SOI substrate, the SOI substrate comprising a base layer, a BOX layer and an SOI layer;
  • Step S102 forming a fin structure substrate from the SOI layer
  • Step S103 forming source and drain regions on both sides of the fin structure substrate
  • Step S104 forming a fin structure between the source and drain regions by the fin structure substrate;
  • Step S105 forming a gate stack across the fin structure.
  • a source/drain region is formed first, and then a fin is formed, and a high-k gate dielectric layer and a metal gate can be integrated into the fin field effect transistor to reduce The short channel effect of the device helps to improve the performance of the semiconductor device.
  • the source/drain regions of the strain depending on the device type can apply different stresses to the fins depending on the device type, thereby increasing the mobility of the channel carriers.
  • FIG. 1 is a flow chart of an embodiment of a method of fabricating a fin field effect transistor in accordance with the present invention
  • FIG. 2 is a cross-sectional structural view showing a substrate used in a specific embodiment of a method for fabricating a fin field effect transistor according to the present invention
  • FIG. 3 is a cross-sectional structural view showing a material layer required for forming a fin field effect transistor on a substrate in a specific embodiment of a method for fabricating a fin field effect transistor according to the present invention
  • FIG. 4 is a cross-sectional structural view showing the semiconductor structure shown in FIG. 3 after etching
  • FIG. 5 is a schematic cross-sectional view showing the semiconductor structure shown in FIG. 4 after epitaxial growth and deposition of an oxide
  • FIG. 6 is a schematic plan view showing a structure in which a photoresist is formed on the semiconductor structure shown in FIG. 5;
  • FIG. 7 is a top plan view showing the semiconductor structure shown in FIG. 6 after etching
  • FIG. 8 is a cross-sectional structural view of the semiconductor structure shown in FIG. 7 taken along line A-A'; [0027] FIG.
  • FIG. 9 is a cross-sectional structural view of the semiconductor structure shown in FIG. 7 taken along the line 1-1";
  • FIG. 10 is a top plan view showing the structure of the semiconductor structure shown in FIG. 7 when forming a side wall;
  • FIG. 11 is a cross-sectional structural view of the semiconductor structure shown in FIG. 10 taken along line A-A';
  • Figure 12 is a cross-sectional structural view of the semiconductor structure shown in Figure 10 taken along the line 1-1";
  • FIG. 13 is a top plan view showing the structure of the semiconductor structure shown in FIG. 10 when a metal layer is formed;
  • FIG. 14 is a cross-sectional structural view of the semiconductor structure shown in FIG. 13 taken along line A-A'; FIG.
  • Figure 15 is a cross-sectional structural view of the semiconductor structure shown in Figure 13 taken along the line 1-1";
  • FIG. 16 is a schematic diagram of a prior art fin field effect transistor.
  • first and second features are formed in direct contact
  • additional features formed between the first and second features.
  • first and second features may not be in direct contact.
  • the method for fabricating a fin field effect transistor provided by the present invention generally includes:
  • Step S101 providing an SOI substrate, the SOI substrate comprising a base layer, a BOX layer and an SOI layer;
  • Step S102 forming a fin structure substrate from the SOI layer
  • Step S103 forming source and drain regions on both sides of the fin structure substrate
  • Step S104 forming a fin structure between the source and drain regions by the fin structure substrate; [0045] Step S105, forming a gate stack across the fin structure.
  • Step S101 provides an SOI substrate having at least three layers of structures, respectively: a base layer 100 (eg, a bulk silicon layer, only part of which is shown in FIG. 2) The base layer 100), the BOX layer 120 above the base layer 100, and the SOI layer 130 overlying the BOX layer 120.
  • the material of the BOX layer 120 is generally selected from Si0 2 .
  • the material of the SOI layer 130 is a single crystal silicon, germanium or a III-V compound (such as silicon carbide, gallium arsenide, indium arsenide or indium phosphide, etc.), and the SOI substrate selected in the embodiment is ultra-thin.
  • the SOI substrate of the SOI layer 130, and thus the SOI layer 130 has a thickness ranging from 20 ⁇ to 100 ⁇ , for example, 20 ⁇ , 50 ⁇ or 100 ⁇ .
  • Step S102 is performed to form a fin structure substrate from the SOI layer.
  • a fin structure substrate having a length is formed by the SOI layer 130, and the fin structure substrate is covered with the first dielectric layer 150.
  • a third dielectric layer 140 and a first dielectric layer 150 are sequentially formed on the SOI substrate.
  • the third dielectric layer 140 and the first dielectric layer 150 may be subjected to chemical vapor deposition (CVD), high density plasma CVD, ALD (atomic layer deposition), plasma enhanced atomic layer deposition (PEALD), pulse Laser deposition (PLD) or other suitable methods are sequentially formed on the SOI layer 130.
  • the material of the third dielectric layer 140 may be SiO 2 and has a thickness of between 2 nm and 5 nm, for example, 2 nm, 4 nm, and 5 nm.
  • the material of the first dielectric layer 150 may be Si 3 N 4 and has a thickness of between 50 ⁇ and 150 ⁇ , for example, 50 ⁇ , 100 nm, and 150 ⁇ .
  • photoresist patterning is performed on the first dielectric layer 150, and the pattern of the photoresist corresponds to the pattern of the fin structure substrate, for example, a strip having a certain length extending in the width direction of the semiconductor structure (generally It is considered that the horizontal direction shown in the schematic cross-sectional view is the longitudinal direction, and the direction perpendicular to the cross-sectional view of the cross-sectional view is the width direction corresponding to the fin structure substrate, the fin structure to be formed, and the length of the semiconductor device channel. direction).
  • the majority of the first dielectric layer 150, the third dielectric layer 140, and the SOI layer 130 are etched by using the patterned photoresist as a mask, and stop at the lower portion of the SOI layer 130 to form a middle height and a shape of both sides, as shown in the figure. 4 is shown.
  • the protrusion in the SOI layer 130 formed by etching is referred to herein as a fin structure substrate covered with a third dielectric layer 140 and a first dielectric layer 150.
  • the fin structure substrate is used to form fins in subsequent steps. Etching process A variety of options, such as ion etching, etc., can be used.
  • the first dielectric layer 150 and the third dielectric layer 140 may not be formed.
  • Step S103 is performed to form source and drain regions on both sides of the fin structure substrate.
  • the source and drain regions 110 are formed on both sides in the longitudinal direction of the fin structure substrate, and the second dielectric layer 160 is covered on the source and drain regions, and the material of the second dielectric layer is different from the first dielectric layer.
  • the SOI layer 130 etched on both sides of the fin structure substrate is left with a thin layer for epitaxial growth thereon to form source and drain regions 110, and the height of the source and drain regions 110. It may be slightly higher than the upper surface of the third dielectric layer 140.
  • the source and drain regions 110 can be source and drain regions of stress materials.
  • the source/drain region 110 material may be Si lc Ge x (X may range from 0.15 to 0.75, and may be flexibly adjusted according to process requirements, such as 0.15, 0.3, 0.4, 0.5, or 0.75, There is no special explanation in the file, and the values of X are the same, and will not be described again.
  • the source/drain region 110 material may be Si:C (the atomic percentage of C may be 0.5% to 2%, such as 0.5%, 1% or 2%, and the C content may be flexibly adjusted according to the process requirements. Unless otherwise specified in this document, the atomic percentage of C is the same, and will not be described again.
  • the source and drain regions 110 may be doped in situ during growth, and/or ion implantation may be performed on the source and drain regions 110 and annealed to activate impurities.
  • ion implantation may be performed on the source and drain regions 110 and annealed to activate impurities.
  • B can be used for injection.
  • NMOS devices As or P can be used for implantation.
  • the source and drain regions 110 can further adjust the stress in the fin structure matrix, so that the stress in the fins formed from the fin structure substrate can be adjusted to improve the mobility of carriers in the channel region in the fin.
  • the second dielectric layer 160 can then be formed over the entire semiconductor structure.
  • the material of the second dielectric layer 160 is different from the first dielectric layer 150.
  • the second dielectric layer 160 may be an oxide layer.
  • the second dielectric layer 160 may be formed by chemical vapor deposition, high density plasma CVD, atomic layer deposition, plasma enhanced atomic layer deposition, pulsed laser deposition, or other suitable method. After the second dielectric layer 160 is formed, a planarization operation is performed, stopping on the first dielectric layer 150. As shown in FIG. 5, a second dielectric layer 160 covering the source and drain regions 110 is formed, the upper surface of which is flush with the upper surface of the first dielectric layer 150.
  • Step S104 is performed to form a fin structure between the source and drain regions from the fin structure substrate.
  • the fin structure is formed by the fin structure base body on both sides of the fin structure base body and the fin structure extending in the length direction among the recesses formed by the second dielectric layer 160.
  • a patterned photoresist 200 is formed on a semiconductor structure, for example, spin coating, exposure development, and the like. The way to pattern is to protect the area where the fins are intended to be formed, as shown in Figure 6.
  • the material of the photoresist layer may be an ethylenic monomer material, a material containing an azide quinone compound, or a polyethylene laurate material.
  • the first dielectric layer 150, the third dielectric layer 140, and the SOI layer 130 are etched by using the patterned photoresist 200 as a mask to stop on the upper surface of the BOX layer 120. Thereafter, the patterned photoresist 200 is removed, and the first dielectric layer 150 thereunder is removed, and stops on the upper surface of the third dielectric layer 140, as shown in FIGS. 7, 8, and 9.
  • Side walls 210 are formed on both sides of the source and drain regions 110, as shown in Figures 10, 11 and 12.
  • the sidewall 210 may be formed of silicon nitride, silicon oxide, silicon oxynitride, silicon carbide, and combinations thereof, and/or other suitable materials.
  • the side wall 210 may have a multi-layered structure.
  • the spacer 210 may be formed by a deposition etching process, and may have a thickness ranging from 5 nm to 10 nm, for example, 5 nm, 8 nm, and 10 nm.
  • the side wall 210 is at least higher than the source and drain regions 110. No side walls are formed on the fin structure.
  • Step S105 is performed to form a gate stack across the fin structure.
  • a gate dielectric layer 220 covering the fin structure and a gate metal layer 230 covering the gate dielectric layer 220 are formed in the trap.
  • a gate dielectric layer 220 (eg, a high-k dielectric layer) covering the entire semiconductor structure is formed; then a metal layer 230 (eg, a voltage-regulating metal layer is turned on) is deposited over the gate dielectric layer 220 to form a gate metal layer 230.
  • the planarization is performed such that the upper surface of the gate metal layer 230 in the recess is flush with the upper surface of the second dielectric layer 160, as shown in FIGS. 13, 14, and 15.
  • the gate metal layer 230 on other regions than the recessed regions is removed.
  • the high-k medium may be, for example, one of HfA10N, HfSiAlON, HfTaAlON, HfTiAlON, HfON, HfSiON, HfTaON, HfTiON or a combination thereof, preferably Hf0 2 .
  • the gate dielectric layer 220 may have a thickness of 2 nm to 4 nm, for example, 2 nm, 3 nm, or 4 nm.
  • the gate dielectric layer 220 may be formed by a process such as thermal oxidation, chemical vapor deposition, atomic layer deposition, or the like.
  • the metal layer may be one of TaN, TaC, TiN, TaAlN, TiAIN, MoAIN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTa x , NiTa x or a combination thereof.
  • Thermally oxidized gate dielectric layers and polysilicon gates may also be formed in other embodiments.
  • a source/drain region 110 is formed first, and then a fin is formed, and a high-k gate dielectric and a metal gate can be integrated into the fin field effect transistor to reduce
  • the short channel effect of the device helps to improve the performance of the semiconductor device.
  • the source/drain regions of the strain depending on the device type can apply different stresses to the fins depending on the device type, thereby increasing the mobility of the channel carriers.
  • the fin field effect transistor structure includes: an SOI substrate including an SOI layer 130, a BOX layer 120, and a substrate layer 100;
  • source and drain regions 110 extending in the width direction of the fins on both sides of the fin, the fins being located in the recess formed by the extended source and drain regions 110, and the portions of the source and drain regions 110 not connected to the fins Formed with a side wall 210;
  • a gate metal layer 230 covers the gate dielectric layer.
  • the SOI substrate described herein has a three-layer structure, namely: a base layer 100, a BOX layer 120 over the base layer 100, and an SOI layer 130 overlying the BOX layer 120.
  • the material of the BOX layer 120 is generally selected from SiO 2 , and the thickness of the BOX layer 120 is generally greater than 100 nm;
  • the material of the SOI layer 130 is a single crystal silicon, germanium or germanium-V compound (such as silicon carbide, gallium arsenide, arsenic).
  • the SOI substrate selected in the embodiment is an SOI substrate having an ultra-thin SOI layer 130, and thus the thickness of the SOI layer 130 ranges from 20 nm to 100 nm, for example, 20 nm, 50 nm or 100 nm. .
  • the source and drain regions 110 are located on the etched SOI layer 130 on both sides of the fin, and the height thereof is slightly higher than the upper surface of the third dielectric layer 140.
  • the source/drain region 110 material may be Si lc Ge x (X may range from 0.15 to 0.75, and may be flexibly adjusted according to process requirements, such as 0.15, 0.3, 0.4, 0.5 or 0.75, in this document
  • the material of the source and drain region 110 may be Si:C (the atomic percentage of C may be 0.5% to 2%, For example, 0.5%, 1% or 2%, the content of C can be flexibly adjusted according to the process requirements. Unless otherwise specified in this document, the atomic percentage of C is the same, and will not be described again.
  • the source and drain regions 110 can further adjust the stress in the channel region in the fin to increase the mobility of carriers in the channel region.
  • the second dielectric layer 160 is located on the source and drain regions 110, and the material of the second dielectric layer 160 may be Si0 2 .
  • the sidewall spacers 210 are located on both sides of the source and drain regions 110 for using the source and drain regions 110 and the gate stack formed later.
  • the stack is isolated so that its height is at least higher than the height of the source and drain regions 110.
  • the sidewall 210 can be formed of silicon nitride, silicon oxide, silicon oxynitride, silicon carbide, and combinations thereof, and/or other suitable materials.
  • the side wall 210 may have a multi-layered structure. The thickness of the sidewall 210 may range from 5 nm to 10 nm, such as 5 nm, 8 nm, 10 nm.
  • the fin includes an SOI layer 130 and a third dielectric layer 140 positioned thereover.
  • the material of the first oxide layer is Si0 2 . Its thickness is between 2 nm and 5 nm, for example 2 nm, 4 nm, 5 nm.
  • a gate dielectric layer 220 covers the fins.
  • the high-k medium may be, for example, one of HfA10N, HfSiAlON, HfTaAlON, HfTiAlON, HfON, HfSiON, HfTaON, HfTiON or a combination thereof, preferably Hf0 2 .
  • the gate dielectric layer 220 may have a thickness of 2 nm to 4 nm, for example, 2 nm, 3 nm, or 4 nm.
  • a gate metal layer 230 (eg, a turn-on voltage regulating metal layer) covers the gate dielectric layer 220.
  • the gate metal layer 230 may include one or a combination of TaN, TaC, TiN, TaAlN, TiAIN, MoAIN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTa x , NiTa x .

Landscapes

  • Thin Film Transistor (AREA)

Abstract

一种鳍型场效应晶体管的制造方法，包括：提供SOI衬底，该SOI衬底包括基底层（100），BOX层（120）和SOI层（130）；由SOI层形成鳍结构基体；在鳍结构基体的两侧形成源漏区（110）；由鳍结构基体形成位于源漏区（110）之间的鳍结构；横跨所述鳍结构形成栅堆叠。该鳍型场效应晶体管的制造方法能在鳍型场效应晶体管中集成高K栅介质层和金属栅，以及应力材料源漏区，提升半导体器件的性能。

Description

鳍型场效应晶体管的制造方法
[0001】本申请要求了 2012年 10月 23日提交的、 申请号为 201210407809.7、 发 明名称为"鳍型场效应晶体管的制造方法"的中国专利申请的优先权， 其全部 内容通过引用结合在本申请中。 技术领域
[0002]本发明涉及半导体技术领域， 尤其涉及一种鳍型场效应晶体管的制造 方法。 背景技术
[0003]随着 MOSFET (金属氧化物场效应晶体管）沟道长度不断缩短， 一系 列在 MOSFET长沟道模型中可以忽略的效应变得愈发显著， 甚至成为影响性 能的主导因素， 这种现象统称为短沟道效应。 短沟道效应导致器件的电学性 能恶化， 如造成栅极阈值电压下降、 功耗增加以及信噪比下降等问题。
[0004]为了改善短沟道效应， 业界的主导思路是改进传统的平面型器件技 术， 想办法减小沟道区的厚度， 消除沟道中耗尽层底部的中性层， 让沟道中 的耗尽层能够填满整个沟道区一这便是所谓的全耗尽型（ Fully Depleted: FD ) 器件， 而传统的平面型器件则属于部分耗尽型 （ Partialiy Depleted: PD ) 器 件。
[0005]不过， 要制造出全耗尽型器件， 要求沟道处的硅层厚度极薄。 传统的 制造工艺， 特别是传统基于体硅的制造工艺很难造出符合要求的结构或造价 昂贵， 即便对新兴的 SOI (绝缘体上硅） 工艺而言， 沟道硅层的厚度也很难 控制在较薄的水平。 围绕如何实现全耗尽型器件的整体构思， 研发的重心转 向立体型器件结构。
[0006]立体型器件结构（有的材料中也称为垂直型器件）指的是器件的源漏 区和栅极的横截面并不位于同一平面内的技术， 实质属 FinFET (鳍型场效应 晶体管） 结构。
[0007】转向立体型器件结构之后， 由于沟道区不再包含在体硅或 SOI中， 而 是从这些结构中独立出来， 因此， 采取蚀刻等方式可能制作出厚度极薄的全 耗尽型沟道。
[0008]当前， 已提出的立体型半导体器件如图 16所示，所述半导体器件包括： 半导体基体 020, 所述半导体基体 020位于绝缘层 010上； 源漏区 030, 所述源 漏区 030接于所述半导体基体 020中相对的第一侧面 022; 栅极 040, 所述栅极 040位于所述半导体基体 020中与所述第一侧面 022相邻的第二侧面 024上（图 中未示出所述栅极 040及所述半导体基体 020间夹有的栅介质层和功函数金 属层） 。 其中， 为减小源漏区电阻， 所述源漏区 030的边缘部分可被扩展， 即， 所述源漏区 030的宽度（沿 xx，方向） 大于所述半导体基体 020的厚度。 立体型半导体结构有望应用 22nm技术节点及其以下，随着器件尺寸进一步缩 小， 立体型半导体器件的短沟道效应也将成为影响器件性能的一大因素。
[0009】为了减小器件的短沟道效应， 以及减小栅极漏电流， 平面器件中引入 了高 k栅介质和金属栅的工艺， 例如， 使用后栅工艺来制作高 k栅介质和金属 栅。 为了抑制鳍型场效应晶体管的类似问题， 需要将高 k栅介质和金属栅的 工艺集成到鳍型场效应晶体管制造流程中。 另外， 平面器件中使用应变的源 漏区来向沟道区施加应力以便增加沟道区载流子的迁移率。 发明内容
[0010]本发明的目的在于提供一种鳍型场效应晶体管的制造方法， 可以将高 k栅介质和金属栅集成到鳍型场效应晶体管中， 提升半导体器件的性能。 另 夕卜， 本发明的目的还在于在鳍型场效应晶体管中提供具有应力的应变的源漏 区。
[0011】根据本发明的一个方面， 提供一种鳍型场效应晶体管的制造方法， 其 包括以下步骤：
[0012】步骤 S101 , 提供 SOI衬底， 该 SOI衬底包括基底层， BOX层和 SOI层；
[0013]步骤 S102 , 由 SOI层形成鳍结构基体；
[0014]步骤 S103 , 在鳍结构基体的两侧形成源漏区；
[0015]步骤 S104, 由鳍结构基体形成位于源漏区之间的鳍结构；
[0016]步骤 S105 , 横跨所述鳍结构形成栅堆叠。 [0017】本发明提供的鳍型场效应晶体管的制造方法中， 先形成源漏区， 后形 成鳍片， 可以将高 k栅介质层和金属栅极集成到鳍型场效应晶体管中， 减小 器件的短沟道效应， 进而有助于提高半导体器件的性能。 另外， 取决于器件 类型而形成的应变的源漏区根据器件类型可以向鳍片施加不同的应力，从而 增加沟道载流子的迁移率。 附图说明
[0018]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述， 本 发明的其它特征、 目的和优点将会变得更明显。
[0019]下列各剖视图均为沿对应的俯视图中给出的剖线（ AA，或 11" )切割已 形成的结构后获得。
[0020】图 1为根据本发明的鳍型场效应晶体管的制造方法的实施方式的流程 图；
[0021]图 2所示为本发明鳍型场效应晶体管的制造方法具体实施例中所使用 的衬底的剖视结构示意图；
[0022]图 3所示为本发明鳍型场效应晶体管的制造方法具体实施例中在衬底 上形成为制造鳍型场效应晶体管所需的各材料层后的剖视结构示意图；
[0023]图 4是对图 3示出的半导体结构进行刻蚀后的剖视结构示意图；
[0024]图 5是对图 4示出的半导体结构进行外延生长和沉积氧化物之后的剖 视结构示意图；
[0025]图 6是在图 5示出的半导体结构上形成光刻胶构图时的俯视结构示意 图；
[0026]图 7是对图 6示出的半导体结构进行刻蚀后的俯视结构示意图；
[0027]图 8是图 7示出的半导体结构沿 A-A'方向的剖视结构示意图；
[0028]图 9是图 7示出的半导体结构沿 1-1"方向的剖视结构示意图；
[0029]图 10是图 7示出的半导体结构形成侧墙时的俯视结构示意图；
[0030]图 11是图 10示出的半导体结构沿 A-A'方向的剖视结构示意图；
[0031]图 12是图 10示出的半导体结构沿 1-1"方向的剖视结构示意图；
[0032]图 13是图 10示出的半导体结构形成金属层时的俯视结构示意图； [0033]图 14是图 13示出的半导体结构沿 A-A'方向的剖视结构示意图；
[0034]图 15是图 13示出的半导体结构沿 1-1"方向的剖视结构示意图；
[0035]图 16所示为现有技术中鳍型场效应晶体管的示意图。
[0036]附图中相同或相似的附图标记代表相同或相似的部件。 具体实施方式
[0037】为使本发明的目的、 技术方案和优点更加清楚， 下面将结合附图对本 发明的实施例作详细描述。
[0038】下面详细描述本发明的实施例， 所述实施例的示例在附图中示出， 其 中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功 能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明， 而不能解释为对本发明的限制。
[0039]下文的公开提供了许多不同的实施例或例子用来实现本发明的不同 结构。 为了筒化本发明的公开， 下文中对特定例子的部件和设置进行描述。 当然， 它们仅仅为示例， 并且目的不在于限制本发明。 此外， 本发明可以在 不同例子中重复参考数字和 /或字母。这种重复是为了筒化和清楚的目的，其 本身不指示所讨论各种实施例和 /或设置之间的关系。此外，本发明提供了的 各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工 艺的可应用于性和 /或其他材料的使用。另外， 以下描述的第一特征在第二特 征之"上"的结构可以包括第一和第二特征形成为直接接触的实施例， 也可以 包括另外的特征形成在第一和第二特征之间的实施例， 这样第一和第二特征 可能不是直接接触。 应当注意， 在附图中所图示的部件不一定按比例绘制。 本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本 发明。
[0040]本发明提供的鳍型场效应晶体管的制造方法大致包括：
[0041】步骤 S101 , 提供 SOI衬底， 该 SOI衬底包括基底层， BOX层和 SOI层；
[0042]步骤 S102 , 由 SOI层形成鳍结构基体；
[0043]步骤 S103 , 在鳍结构基体的两侧形成源漏区；
[0044]步骤 S104, 由鳍结构基体形成位于源漏区之间的鳍结构； [0045]步骤 S105 , 横跨所述鳍结构形成栅堆叠。
[0046]下文中将参照图 2到图 16, 结合本发明提供的半导体结构的制造方法 的一个具体实施例对各步骤进行进一步的阐述。
[0047】步骤 S101 , 如图 2所示， 提供 SOI衬底， 所述 SOI衬底至少具有三层结 构， 分别是： 基底层 100 (例如，体硅层， 图 2中只示出部分所述基底层 100 )、 基底层 100之上的 BOX层 120, 以及覆盖在 BOX层 120之上的 SOI层 130。其中， 所述 BOX层 120的材料通常选用 Si02。 SOI层 130的材料是单晶硅、 锗或 III- V 族化合物（如碳化硅、 砷化镓、 砷化铟或磷化铟等） ， 本具体实施方式中选 用的 SOI衬底是具有超薄 SOI层 130的 SOI衬底， 因此该 SOI层 130的厚度范围 为 20匪~100匪, 例如 20匪, 50匪或 100匪。
[0048】执行步骤 S102 , 由 SOI层形成鳍结构基体。 本具体实施例中， 由 SOI 层 130形成具有一定长度的鳍结构基体， 该鳍结构基体覆盖有第一介质层 150。
[0049]如图 3所示， 在 SOI衬底上依次形成第三介质层 140和第一介质层 150。 第三介质层 140和第一介质层 150可以通过化学气相沉积 （Chemical vapor deposition, CVD ) 、 高密度等离子体 CVD、 ALD (原子层淀积） 、 等离子 体增强原子层淀积（PEALD )、 脉沖激光沉积（PLD )或其他合适的方法依 次形成在 SOI层 130上。第三介质层 140的材料可以是 Si02,其厚度在 2nm~5nm 之间， 例如 2nm, 4nm, 5nm。 第一介质层 150的材料可以是 Si3N4, 其厚度在 50匪 ~150匪之间， 例如 50匪， lOOnm, 150匪。
[0050】例如， 在第一介质层 150上进行光刻胶构图， 光刻胶的图案与鳍结构 基体的图案对应， 例如具有一定长度的在半导体结构的宽度方向上延伸的条 形（文中一般认为各剖视结构示意图中所示的水平方向为长度方向， 与剖视 结构示意图纸面垂直的方向为宽度方向， 该长度方向对应鳍结构基体、 将要 形成的鳍结构以及半导体器件沟道的长度方向）。 因此以构图后的光刻胶为 掩模刻蚀第一介质层 150、第三介质层 140以及 SOI层 130的大部分，停止于 SOI 层 130下部， 形成中间高、 两边^ 的形状， 如图 4所示。 文中将该刻蚀形成的 SOI层 130中的凸起称为鳍结构基体， 其覆盖有第三介质层 140和第一介质层 150。 如下文所述， 该鳍结构基体用于在后续步骤中形成鳍片。 刻蚀工艺有 多种选择， 例如可以采用离子体刻蚀等。
[0051]在其他实施例中， 也可以不形成第一介质层 150和第三介质层 140。
[0052]执行步骤 S103 ,在鳍结构基体的两侧形成源漏区。在本具体实施例中， 在鳍结构基体的长度方向上的两侧形成源漏区 110, 并在源漏区上覆盖第二 介质层 160, 第二介质层的材料不同于第一介质层。 在上述刻蚀步骤后， 鳍 结构基体两侧刻蚀后的 SOI层 130还留有很薄的一层，用于在上面进行外延生 长， 形成源漏区 110, 所述源漏区 110的高度可以略高于第三介质层 140的上 表面。 例如， 源漏区 110可以是应力材料源漏区。 例如， 对于 PMOS器件， 所 述源漏区 110材料可为 Sil cGex ( X的取值范围可为 0.15 ~ 0.75 , 可以根据工艺 需要灵活调节， 如 0.15、 0.3、 0.4、 0.5或 0.75 , 本文件内未作特殊说明处， X 的取值均与此相同， 不再赘述） 。 对于 NMOS器件， 所述源漏区 110材料可 为 Si:C ( C的原子数百分比可以为 0.5% ~ 2%, 如 0.5%、 1%或 2%, C的含量可 以根据工艺需要灵活调节， 本文件内未作特殊说明处， C的原子数百分比均 与此相同， 不再赘述） 。 源漏区 110可以在生长的过程中进行原位掺杂， 和 / 或可以对源漏区 110进行离子注入， 并退火， 以激活杂质。 对于 PMOS器件， 可以采用 B进行注入。 对于 NMOS器件， 可以采用 As或 P进行注入。 所述源漏 区 110可进一步调节鳍结构基体内的应力， 从而可以调节后续将从鳍结构基 体形成的鳍片内的应力， 以提高鳍片内的沟道区中载流子的迁移率。
[0053]之后可以在整个半导体结构上形成第二介质层 160。 第二介质层 160的 材料不同于第一介质层 150。例如当第一介质层 150材料为是 Si3N4时， 第二介 质层 160可以是氧化物层。 可以通过化学气相沉积、 高密度等离子体 CVD、 原子层淀积、 等离子体增强原子层淀积、 脉沖激光沉积或其他合适的方法形 成第二介质层 160。 形成第二介质层 160之后执行平坦化操作， 停止于第一介 质层 150上。 如图 5所示， 形成覆盖源漏区 110的第二介质层 160, 其上表面与 第一介质层 150上表面齐平。
[0054】执行步骤 S104, 由鳍结构基体形成位于源漏区之间的鳍结构。 在本具 体实施例中， 由鳍结构基体形成位于鳍结构基体的长度方向上的两侧的源漏 区 110以及第二介质层 160构成的凹陷中的沿所述长度方向延伸的鳍结构。例 如， 在半导体结构上形成构图的光刻胶 200, 例如可以采用旋涂、 曝光显影 的方式进行构图， 将意图形成鳍片的地方保护起来， 如图 6所示。 光刻胶层 的材料可是烯类单体材料、含有叠氮醌类化合物的材料或聚乙烯月桂酸酯材 料等。
[0055】以构图的光刻胶 200为掩模刻蚀第一介质层 150、 第三介质层 140、 SOI 层 130, 停止于 BOX层 120的上表面。 之后去除构图的光刻胶 200, 并去除其 下的第一介质层 150, 停止于第三介质层 140的上表面， 如图 7、 图 8、 图 9所 示。这样形成了位于两侧的源漏区 110以及第二介质层 160构成的凹陷中的沿 所述长度方向延伸的鳍结构 （鳍片） 。
[0056]在本具体实施例中，还需要在凹陷中暴露的 SOI层和源漏区 110的侧壁 上形成侧墙。在源漏区 110两侧形成侧墙 210, 如图 10、 11和 12所示。侧墙 210 可以由氮化硅、 氧化硅、 氮氧化硅、 碳化硅及其组合， 和 /或其他合适的材料 形成。侧墙 210可以具有多层结构。侧墙 210可以通过包括沉积刻蚀工艺形成， 其厚度范围可以是 5nm~10nm, 例如 5nm, 8nm, 10nm。 侧墙 210至少高于源 漏区 110。 在鳍结构上并未形成侧墙。
[0057】执行步骤 S105 , 横跨所述鳍结构形成栅堆叠。 在本具体实施例中， 在 陷中形成覆盖鳍结构的栅介质层 220以及覆盖栅介质层 220的栅金属层 230。 形成覆盖整个半导体结构的栅介质层 220 (例如高 k介质层） ； 之后在 栅介质层 220上沉积金属层 230 (例如开启电压调节金属层）， 形成栅金属层 230。并进行平坦化，使所述凹陷中的栅金属层 230的上表面与第二介质层 160 的上表面齐平， 如图 13、 图 14、 图 15所示。 凹陷区域以外的其他区域上的栅 金属层 230被去除。 所述高 k介质例如可以是： HfA10N、 HfSiAlON、 HfTaAlON, HfTiAlON, HfON、 HfSiON、 HfTaON、 HfTiON中的一种或其 组合， 优选为 Hf02。 栅介质层 220的厚度可以为 2nm~4nm, 例如 2nm、 3nm 或 4nm。 可以采用热氧化、 化学气相沉积、 原子层沉积等工艺来形成栅介质 层 220。金属层可以是 TaN、 TaC、 TiN、 TaAlN、 TiAIN 、 MoAIN 、 TaTbN、 TaErN、 TaYbN、 TaSiN、 HfSiN、 MoSiN、 RuTax、 NiTax中的一种或其组合。
[0058]在其他实施例中也可以形成热氧化的栅介质层和多晶硅栅极。
[0059]本发明提供的鳍型场效应晶体管的制造方法中， 先形成源漏区 110 , 后形成鳍片， 可以将高 k栅介质和金属栅集成到鳍型场效应晶体管中， 减小 器件的短沟道效应， 进而有助于提高半导体器件的性能。 另外， 取决于器件 类型而形成的应变的源漏区根据器件类型可以向鳍片施加不同的应力，从而 增加沟道载流子的迁移率。
[0060]下面对根据上述方法制造的鳍型场效应晶体管的结构进行概述。
[0061】该鳍型场效应晶体管结构包括： SOI衬底， 包括 SOI层 130、 BOX层 120 和基底层 100;
[0062】鳍片， 由 SOI层 130的一部分形成；
[0063]位于鳍片两侧在鳍片的宽度方向上延伸的源漏区 110 , 所述鳍片位于 延伸的源漏区 110形成的凹陷中， 源漏区 110未与鳍片相连的部分上形成有侧 墙 210;
[0064]栅介质层 220, 覆盖所述鳍片；
[0065]栅金属层 230, 覆盖所述栅介质层。
[0066】此所述 SOI衬底为三层结构， 分别是： 基底层 100、 基底层 100之上的 BOX层 120, 以及覆盖在 BOX层 120之上的 SOI层 130。 其中， 所述 BOX层 120 的材料通常选用 Si02, BOX层 120的厚度通常大于 lOOnm; SOI层 130的材料 是单晶硅、 锗或 ΠΙ- V族化合物 （如碳化硅、 砷化镓、 砷化铟或磷化铟等） ， 本具体实施方式中选用的 SOI衬底是具有超薄 SOI层 130的 SOI衬底， 因此该 SOI层 130的厚度范围为 20nm~100nm, 例如 20nm, 50nm或 100nm。
[0067]源漏区 110位于鳍片两侧刻蚀后的 SOI层 130上， 其高度略高于第三介 质层 140的上表面。 对于 PMOS器件， 所述源漏区 110材料可为 Sil cGex ( X的 取值范围可为 0.15 - 0.75 , 可以根据工艺需要灵活调节， 如 0.15、 0.3、 0.4、 0.5或 0.75 , 本文件内未作特殊说明处， X的取值均与此相同， 不再赘述） ； 对于 NMOS器件， 所述源漏区 110材料可为 Si:C ( C的原子数百分比可以为 0.5% ~ 2%, 如 0.5%、 1%或 2%, C的含量可以根据工艺需要灵活调节， 本文 件内未作特殊说明处， C的原子数百分比均与此相同， 不再赘述） 。 所述源 漏区 110可进一步调节鳍片中沟道区内的应力， 以提高沟道区内载流子的迁 移率。
[0068]第二介质层 160位于源漏区 110上， 第二介质层 160的材料可以是 Si02。
[0069]侧墙 210位于源漏区 110两侧， 用于将源漏区 110与之后形成的栅极堆 叠隔离开， 因此其高度至少高于源漏区 110的高度。 侧墙 210可以由氮化硅、 氧化硅、 氮氧化硅、 碳化硅及其组合， 和 /或其他合适的材料形成。 侧墙 210 可以具有多层结构。 侧墙 210的厚度范围可以是 5nm~10nm, 例如 5nm, 8nm, 10nm„
[0070】鳍片包括 SOI层 130和位于其上方的第三介质层 140。 第一氧化物层的 材料是 Si02。 其厚度在 2nm~5nm之间， 例如 2nm, 4nm, 5nm。
[0071】栅介质层 220 (例如高 k介质层）覆盖所述鳍片。 所述高 k介质例如可 以是： HfA10N、 HfSiAlON, HfTaAlON, HfTiAlON, HfON、 HfSiON、 HfTaON、 HfTiON中的一种或其组合， 优选为 Hf02。 栅介质层 220的厚度可以为 2nm~4nm, 例如 2nm、 3nm或 4nm。
[0072】栅金属层 230 (例如开启电压调节金属层）覆盖栅介质层 220。 栅金属 层 230可以包括 TaN、 TaC、 TiN、 TaAlN、 TiAIN 、 MoAIN 、 TaTbN、 TaErN、 TaYbN、 TaSiN、 HfSiN、 MoSiN、 RuTax、 NiTax中的一种或其组合。
[0073]虽然关于示例实施例及其优点已经详细说明， 应当理解在不脱离本发 明的精神和所附权利要求限定的保护范围的情况下， 可以对这些实施例进行 各种变化、 替换和修改。 对于其他例子， 本领域的普通技术人员应当容易理 解在保持本发明保护范围内的同时， 工艺步骤的次序可以变化。
[0074]此外， 本发明的应用范围不局限于说明书中描述的特定实施例的工 艺、 机构、 制造、 物质组成、 手段、 方法及步骤。 从本发明的公开内容， 作 为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发 出的工艺、 机构、 制造、 物质组成、 手段、 方法或步骤， 其中它们执行与本 发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发 明可以对它们进行应用。 因此，本发明所附权利要求旨在将这些工艺、机构、 制造、 物质组成、 手段、 方法或步骤包含在其保护范围内。

Claims

权 利 要 求
1、 一种鳍型场效应晶体管的制造方法， 包括：
a)提供 SOI衬底， 该 SOI衬底包括基底层（100) , BOX层（ 120)和 SOI 层（ 130) ；
b) 由 SOI层形成鳍结构基体；
c)在鳍结构基体的两侧形成源漏区 （110) ；
d) 由鳍结构基体形成位于源漏区 （110)之间的鳍结构；
e)横跨所述鳍结构形成栅堆叠。
2、 根据权利要求 1所述的方法， 其中， 源漏区 （110) 为应力材料源漏 区。
3、 根据权利要求 1所述的方法， 其中， 步骤 b) 中的刻蚀在鳍结构基体 的两侧保留部分的 SOI层，并且在步骤 c )中通过外延生长形成源漏区（ 110 )。
4、根据权利要求 3所述的方法，其中当鳍型场效应晶体管为 PMOS器件， 源漏区 （110) 的材料为 SiGe, Ge元素的比例在 15%-75%的范围内。
5、根据权利要求 3所述的方法，其中当鳍型场效应晶体管为 NMOS器件， 源漏区 （110) 的材料为 SiC, C元素的比例在 0.5%-2%的范围内。
6、 根据权利要求 1所述的方法， 其中
步骤 b) 中鳍结构基体上覆盖有第一介质层（150) ；
步骤 c) 中在鳍结构基体的长度方向上的两侧形成源漏区 （110) , 并在 源漏区上覆盖第二介质层（160) , 第二介质层的材料不同于第一介质层； 步骤 d) 中由鳍结构基体形成位于鳍结构基体的长度方向上的两侧的源 漏区 （ 110)以及第二介质层（ 160)构成的凹陷中的沿所述长度方向延伸的 鳍结构； 并且在步骤 e)之前包括
步骤 f)在凹陷中暴露的 SOI层（ 130)和源漏区 （ 110) 的侧壁上形成侧 墙（210) ； 并且
步骤 e) 包括在凹陷中形成覆盖鳍结构的栅介质层（220)以及覆盖栅介 质层的栅金属层（230) 。
7、 根据权利要求 6所述的方法， 其中， 鳍结构基体和第一介质层（ 150) 之间还存在第三介质层（140) 。
8、 根据权利要求 6所述的方法， 其中， 步骤 d) 包括，
在鳍结构基体宽度方向上的特定位置覆盖沿长度方向延伸的具有一定 宽度的掩模；
去除鳍结构基体未被掩模覆盖的部分直至露出 BOX层（120) ； 去除掩模， 以及所述掩模 (200)之下的第一介质层（150) 。
9、 根据权利要求 1所述的方法， 其中， 栅堆叠中的栅介质层（220) 为 高 k介质层， 栅金属层（230) 包括开启电压调节金属。
10、 根据权利要求 6所述的方法， 其中， 步骤 e) 包括，
沉积覆盖整个半导体结构的栅介质层（220) ；
沉积覆盖栅介质层（220) 的栅金属层（230) ；
执行平坦化操作去除凹陷以外的其他区域覆盖的栅金属层（230) 。
11、 根据权利要求 1所述的方法， 其中， 所述源漏区 （110) 高于所述鳍 结构基体。
PCT/CN2012/085322 2012-10-23 2012-11-27 鳍型场效应晶体管的制造方法 Ceased WO2014063402A1 (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US14/437,401 US9853153B2 (en) 2012-10-23 2012-11-27 Method of manufacturing fin field effect transistor

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201210407809.7A CN103779227B (zh) 2012-10-23 2012-10-23 鳍型场效应晶体管的制造方法
CN201210407809.7 2012-10-23

Publications (1)

Publication Number Publication Date
WO2014063402A1 true WO2014063402A1 (zh) 2014-05-01

Family

ID=50543921

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2012/085322 Ceased WO2014063402A1 (zh) 2012-10-23 2012-11-27 鳍型场效应晶体管的制造方法

Country Status (3)

Country Link
US (1) US9853153B2 (zh)
CN (1) CN103779227B (zh)
WO (1) WO2014063402A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106531631B (zh) * 2015-09-09 2019-07-16 中国科学院微电子研究所 一种形成鳍的方法及结构
US11476356B2 (en) 2020-05-29 2022-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field-effect transistor device with low-dimensional material and method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090184369A1 (en) * 2008-01-23 2009-07-23 International Business Machines Corporation Finfet devices and methods for manufacturing the same
CN102208349A (zh) * 2010-03-29 2011-10-05 格罗方德半导体公司 制造鳍状半导体器件结构的方法
CN102446972A (zh) * 2010-10-08 2012-05-09 台湾积体电路制造股份有限公司 具有带凹口的鳍片结构的晶体管及其制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7691690B2 (en) * 2007-01-12 2010-04-06 International Business Machines Corporation Methods for forming dual fully silicided gates over fins of FinFet devices
US8629426B2 (en) * 2010-12-03 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain stressor having enhanced carrier mobility manufacturing same
US20130011984A1 (en) * 2011-07-07 2013-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Using Hexachlorodisilane as a Silicon Precursor for Source/Drain Epitaxy

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090184369A1 (en) * 2008-01-23 2009-07-23 International Business Machines Corporation Finfet devices and methods for manufacturing the same
CN102208349A (zh) * 2010-03-29 2011-10-05 格罗方德半导体公司 制造鳍状半导体器件结构的方法
CN102446972A (zh) * 2010-10-08 2012-05-09 台湾积体电路制造股份有限公司 具有带凹口的鳍片结构的晶体管及其制造方法

Also Published As

Publication number Publication date
CN103779227B (zh) 2016-08-31
US20150279992A1 (en) 2015-10-01
US9853153B2 (en) 2017-12-26
CN103779227A (zh) 2014-05-07

Similar Documents

Publication Publication Date Title
WO2014063403A1 (zh) 准纳米线晶体管及其制造方法
CN103730363B (zh) 半导体结构及其制造方法
US8766371B2 (en) Semiconductor structure and method for manufacturing the same
WO2013000268A1 (zh) 一种半导体结构及其制造方法
CN102263131B (zh) 一种半导体器件及其形成方法
WO2014067200A1 (zh) 半导体结构及其制造方法
CN102315269A (zh) 一种半导体器件及其形成方法
CN103489779A (zh) 半导体结构及其制造方法
US20130161642A1 (en) Semiconductor device and method for manufacturing the same
US9691878B2 (en) Method of manufacturing MOSFET
CN102479821B (zh) 半导体器件及其形成方法
US20150295070A1 (en) Finfet and method for manufacturing the same
CN102543745B (zh) 半导体器件的形成方法
WO2012088795A1 (zh) 半导体器件及其形成方法
WO2013029311A1 (zh) 半导体器件及其制造方法
CN102222693B (zh) 一种FinFET器件及其制造方法
CN102315267B (zh) 一种半导体器件及其形成方法
CN103378129B (zh) 一种半导体结构及其制造方法
WO2014063404A1 (zh) 半导体结构及其制造方法
CN103779227B (zh) 鳍型场效应晶体管的制造方法
WO2013040835A1 (zh) Sram单元及其制作方法
WO2013159455A1 (zh) 半导体结构及其制造方法
CN102956700B (zh) 一种半导体结构及其制造方法
WO2015051564A1 (zh) 一种mosfet结构及其制造方法
WO2015051562A1 (zh) 一种mosfet结构及其制造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12887250

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 14437401

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12887250

Country of ref document: EP

Kind code of ref document: A1