WO2014015449A1 - 半导体器件及其制造方法 - Google Patents

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    • H10P14/42—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials using a gas or vapour

Definitions

  • the present invention relates to a semiconductor device and a method of fabricating the same, and, in particular, to a CMO S that more effectively controls a work function and reduces gate resistance and a method of fabricating the same.
  • the equivalent oxide thickness (EOT) of the gate insulating dielectric layer in the CMOS device must be simultaneously reduced.
  • an ultra-thin (eg, 10 nm) conventional oxide layer or oxynitride layer has a relatively low dielectric constant (for example, about 3.9), and the insulating property is difficult to withstand the relatively high field strength in such ultra-small devices, which will cause serious The gate is leaking. Therefore, the conventional poly-si/SiON system is no longer suitable.
  • high dielectric constant (high k, HK) materials As the gate dielectric layer.
  • high k, HK materials the interfacial charge and polarization charge of high-k materials cause difficulty in adjusting the threshold of the device.
  • the combination of poly-si and high-k will produce the Fermi level pinning effect, so it cannot be used for the threshold adjustment of the MOSFET. Therefore, the gate electrode must be Different metal materials are used to adjust the device threshold, that is, the metal gate (MG) /HK structure is used.
  • MOSFET threshold adjustments such as NMOS and PMOS
  • metal electrodes with different work functions are required.
  • a single metal gate process adjustment method can be used, but the adjustment range is limited.
  • a planar SOI multi-gate device with a lower standby power using a single metal gate process corresponding to the 4.1eV work function of n+ poly-si and the 5.2eV work function of p+ poly-si, can select a suitable metal electrode to make the gate
  • the pole work function is near the median value between the two, for example 4.65 eV or 4.65 soil 0.3 eV.
  • the optimal process method should be to use gate electrodes of different metal materials.
  • the NMOS uses a conduction band metal
  • the PMOS uses a valence band metal
  • the gate work functions of the NMOS and PMOS are respectively located at the edge of the conduction band and the valence band. For example 4.1 ⁇ 0.1eV and 5.2 ⁇ 0.1 eV.
  • the industry has made detailed research on the material selection of these gate metals (including metal nitrides), and will not go into details here.
  • the existing CMOS dual metal gate integration process generally includes: etching a dummy gate in a PMOS and NMOS infrastructure to form a PMOS gate trench and an NMOS gate trench, and in two gate trenches Depositing a gate insulating layer of a high-k material; depositing a first barrier layer (eg, TiN), such as Ta, TaN, sequentially on the gate insulating layer in the PMOS gate trench and the NMOS gate trench a PMOS work function adjustment layer (eg, TiN), a second barrier layer (eg, TaN); selective dry etching to remove the PMOS work function adjustment layer of the NMOS region, the second barrier layer, exposing and stopping at the first barrier layer Depositing an NMOS work function adjustment layer (eg, TiAl, Al) on the second barrier layer of the PMOS region and the exposed first barrier layer of the NMOS region; depositing a third barrier layer sequentially on the entire device, that is, the NMOS work function adjustment layer ( For example, TiN, Ti)
  • the A1 ions contained in the NMOS work function adjusting layer are favorable for rapid diffusion, and can be effectively diffused to the vicinity of the interface between the gate insulating layer and the first barrier layer, thereby effectively controlling the NMOS work function.
  • the metal gate structure is extremely complicated (containing three barrier layers), and under the condition that the feature size-gate length is gradually reduced, especially the gate length is below 22 nm, at this time
  • the structure of the layer barrier layer reduces the space that the PMOS region resistance adjusting layer can be filled, and the existence of the small resistance adjusting layer is difficult to effectively reduce the gate resistance and the insufficient filling causes the hole to increase the resistivity.
  • the object of the present invention is to overcome the above problems, and to effectively control the metal gate work function while effectively reducing the gate resistance.
  • the present invention provides a semiconductor device including a substrate, a plurality of gate stack structures on the substrate, a plurality of gate spacer structures on each side of each gate stack structure, and each gate spacer a plurality of source and drain regions in the substrate on both sides of the structure, the plurality of gate stack structures including a plurality of first gate stack structures and a plurality of second gate stack structures, wherein: the first gate stack structure comprises a gate insulating layer, a first barrier layer, a first work function adjustment layer, and a And a second gate stack structure including a second gate insulating layer, a first barrier layer, a second work function adjusting layer, a first work function adjusting layer, and a resistance adjusting layer.
  • the first and/or second gate insulating layer comprises silicon oxide, nitrogen-doped silicon oxide, silicon nitride, high-k material, and combinations thereof.
  • the high K material comprises a material selected from the group consisting of Hf0 2 , HfSiO x , HfSiON, HfA10 x , HfTaO x ,
  • HfLaO x a bismuth-based material of HfLaO x , HfAlSiO x , HfLaSiO x or a rare earth-based high-k dielectric material selected from the group consisting of Zr0 2 , La 2 0 3 , LaA10 3 > Ti0 2 , Y 2 0 3 , or including A1 2 0 3 , with a composite layer of the above materials.
  • the first barrier layer comprises M x N y , M x Si y N z , wherein M is a metal selected from the group consisting of Ta, Ti, Hf, Zr, Mo, W and combinations thereof having a slow diffusion rate than A1.
  • the second work function adjusting layer is an A1 or Al alloy, wherein the A1 alloy is composed of A1 and Co, Ni, Cu, Pd, Pt, Ru, Re, Mo, Ta, Ti, Hf, Zr, W, Ir, Eu An alloy of metals such as Nd, Er, La, and combinations thereof.
  • the first work function adjusting layer comprises: a) a metal nitride in the form of M x N y or M x Si y N z , wherein M is Ta, Ti, Hf, Zr, Mo, W and combinations thereof; Or b) a metal wherein the metal is Co, Ni, Cu, Pd, Pt, Ru, Re, Mo, Ta, Ti, Hf, Zr, W, Ir, Eu, Nd, Er, La, and combinations thereof.
  • the resistance adjusting layer comprises: a) a metal nitride in the form of M x N y or M x Si y N z , wherein M is Ta, Ti, Hf, Zr, Mo, W and combinations thereof; b) metal or metal Alloys, including Co, Ni, Cu, Pd, Pt, Ru, Re, Mo, Ta, Ti, Hf, Zr, W, Ir, Eu, Nd, Er, La, and combinations thereof; c) metal silicides, including CoSi 2 , TiSi 2 , NiSi, PtSi, NiPtSi, CoGeSi, TiGeSi, NiGeSi and combinations thereof; d) metal oxide conductors, including ln 2 0 3 , Sn0 2 , ITO, germanium and combinations thereof; e) semiconductor materials, including doping Miscellaneous polysilicon, amorphous silicon, polycrystalline germanium, polycrystalline silicon, and the like, and combinations thereof.
  • the present invention also provides a method of fabricating a semiconductor device, comprising the steps of: forming a plurality of source and drain regions in a substrate; forming a plurality of gate spacer structures on the substrate and interlayer dielectrics surrounding the gate spacer structures a layer, wherein the gate spacer structure surrounds the plurality of first gate trenches and the plurality of second gate trenches; sequentially depositing a first gate insulating layer and a second layer in the first and second gate trenches a gate insulating layer, a first barrier layer, and a second work function adjusting layer; selectively etching to remove the second work function adjusting layer in the first gate trench until the first barrier layer is exposed; Depositing a first work function adjustment layer on the first barrier layer in the trench and on the second work function adjustment layer in the second gate trench; a first work function in the first gate trench A resistance adjustment layer is deposited on the number adjustment layer and on the first work function adjustment layer in the second gate trench.
  • the first and/or second gate insulating layer comprises silicon oxide, nitrogen-doped silicon oxide, silicon nitride, high-k material, and combinations thereof.
  • the high K material comprises a material selected from the group consisting of Hf0 2 , HfSiO x , HfSiON, HfA10 x , HfTaO x ,
  • HfLaO x a bismuth-based material of HfLaO x , HfAlSiO x , HfLaSiO x or a rare earth-based high-k dielectric material selected from the group consisting of Zr0 2 , La 2 0 3 , LaA10 3 , Ti0 2 , Y 2 0 3 , or including A1 2 0 3 , with a composite layer of the above materials.
  • the first barrier layer comprises M x N y , M x Si y N z , wherein M is a metal selected from the group consisting of Ta, Ti, Hf, Zr, Mo, W and combinations thereof having a slow diffusion rate than A1.
  • the second work function adjustment layer is an A1 or an A1 alloy, wherein the A1 alloy is composed of A1 and
  • the first work function adjusting layer comprises: a) a metal nitride in the form of M x N y or M x Si y N z , wherein M is Ta, Ti, Hf, Zr, Mo, W and combinations thereof; Or b) a metal, wherein the metal is Co, Ni, Cu, Pd, Pt, Ru, Re, Mo, Ta, Ti, Hf, Zr, W,
  • the resistance adjusting layer comprises: a) a metal nitride in the form of M x N y or M x Si y N z , wherein M is Ta, Ti, Hf, Zr, Mo, W and combinations thereof; b) metal or metal Alloys, including Co, Ni, Cu, Pd, Pt, Ru, Re, Mo, Ta, Ti, Hf, Zr, W, Ir, Eu,
  • metal silicides including CoSi 2 , TiSi 2 , NiSi, PtSi >
  • the NMOS work function adjustment layer is selectively deposited and then the PMOS work function adjustment layer is deposited, which simplifies the PMOS metal gate structure, and effectively improves the metal gate work function while improving the resistance.
  • the space in which the layer is filled is adjusted to effectively reduce the gate resistance.
  • FIG. 1 to 7 are schematic cross-sectional views showing respective steps of a CMOS fabrication method in accordance with the present invention. detailed description
  • CMOS fabrication method in accordance with the present invention will be described in detail below with reference to the cross-sectional schematic views of Figs. 1 through 7, wherein the method is preferably applied to a gate-last process.
  • a CMOS infrastructure is formed. That is, at least one first MOSFET and at least one second MOSFET are respectively formed in the substrate including the STI, wherein the first MOSFET includes a first source/drain region, a first source/drain extension region, a first gate insulating layer, and a first a gate spacer, a first metal silicide, a first contact etch stop layer, a first interlayer dielectric layer, the second MOSFET includes a second source and drain region, a second source/drain extension region, a second gate insulating layer, a second gate spacer, a second metal silicide, a first contact etch stop layer, and a first interlayer dielectric layer.
  • the first MOSFET is opposite to the second MOSFET type.
  • the second MOSFET is NM0S
  • the first MOSFET is NM0S
  • the second MOSFET is PM0S.
  • the substrate 1 is first provided.
  • the bottom of the village 1 is reasonably selected according to the needs of the device, including single crystal silicon (Si), silicon on insulator (S0I), single crystal germanium (Ge), germanium on insulator (GeOI), strained silicon (strained Si), germanium silicon (SiGe). ) or compound semiconductor materials such as gallium nitride (GaN), gallium arsenide (GaAs), indium phosphide (InP), indium antimonide (InSb), and carbon-based semiconductors such as graphene, SiC, carbon nanotubes and many more.
  • the substrate 1 is block-shaped as shown, and the first MOSFET and the second MOSFET are formed adjacent thereto, but the two devices may also be formed at intervals, for example, respectively formed in well regions of different conductivity types (not shown). There are other spaced electronic components or structures in or between them. Further, the number of the first and second MOSFETs is not limited to each one in Fig. 1, but a plurality of MOSFETs may be employed in accordance with the CMOS circuit structure.
  • shallow trench isolation (STI) 2 is formed in the substrate 1, for example, photolithography/etching
  • the substrate 1 is formed into shallow trenches and then an insulating insulating material is deposited by conventional techniques such as LPCVD, PECVD, etc. and CMP planarized until the substrate 1 is exposed to form STI 2.
  • the filler material of STI2 may be an oxide, a nitride or an oxynitride.
  • the STI 2 divides the enclosed substrate 1 into at least one first MOSFET active region and at least one second MOSFET active region, and subsequent processes are selectively deposited and etched for both. Different types of devices are formed.
  • a pad oxide layer and a dummy gate layer are sequentially deposited over the entire wafer surface, i.e., the substrate 1 and the STI 2 surface, and etched to form first and second dummy gate stack structures (none of which are shown).
  • the first and second dummy gate stack structures will be removed in a subsequent process, so the pad oxide layer is preferably silicon oxide, and the dummy gate layer is preferably polysilicon, amorphous silicon or microcrystalline silicon or even silicon oxide.
  • the width and thickness of the first and second dummy gate stack structures are tailored to the PMOS, NMOS layout design rules, and device conductivity characteristics.
  • first and second dummy gate spacers are formed on both sides of the first and second dummy gate stack structures.
  • a sidewall material layer of silicon oxide, silicon nitride or a composite layer thereof is deposited on the surface of the device and then etched to form a dummy gate spacer.
  • a first source drain region 3 A (of the first MOSFET) and a second MOSFET are respectively formed in the substrate 1 on both sides of the dummy gate spacer The second source drain region 3B.
  • the source/drain regions 3A/3B of the conventional process may use the different masks to respectively perform the first source-drain ion implantation into the substrate 1 to selectively implant dopant ions of different conductivity types, for example, to the first MOSFET.
  • the source region is implanted with a p-type impurity, and an n-type impurity is implanted into the active region of the second MOSFET.
  • the source and drain regions 3A/3B are embedded strain source drain regions, that is, the first MOSFET active for etching the substrate 1 with the first and second dummy gate spacers as masks, respectively. a region and a second MOSFET active region forming first and second source and drain recesses (not shown), and then selectively epitaxially growing SiGe or Si:C, etc. in the first and second source and drain recesses with the substrate 1 High-stress materials with different materials form the embedded strain source and drain regions of the corresponding material shield.
  • the upper surface of the embedded strain source drain region 3A/3B is not limited to being flush with the upper surface of the substrate 1 as shown in FIG.
  • dopant ions may also be implanted into the embedded strain source drain region 3A/3B to adjust the type and concentration, or in-situ doping while forming the embedded source and drain, and the first MOSFET corresponds to the PMOS source and drain.
  • the region 3A is an embedded strained SiGe (e-SiGe) and doped with boron, aluminum, gallium, indium, etc., and the second MOSFET corresponds to NM0S
  • the source/drain region 3B is an embedded strain Si:C (e-Si:C) and Doped with phosphorus, arsenic, antimony, etc., and vice versa Also.
  • first or second dummy gate spacers are respectively removed and the first source/drain extension region 4 A or the second source/drain extension region is respectively formed in the substrate 1 on both sides of the first or second dummy gate stack structure 4B
  • the dummy gate spacer of silicon nitride or silicon oxynitride may be removed by wet etching, and then a second source-drain ion implantation is performed to form a light-doped (LDD) source-drain extension region 4A/4B.
  • LDD light-doped
  • the conductivity types of the source/drain extension regions 4A/4B are the same as those of the source and drain regions 3A/3B, respectively, except that the doping concentration is low and the junction depth is shallow.
  • the order of formation of the lightly doped source-drain extension region 4A/4B and the heavily doped source/drain region 3 A/3B may be interchanged, that is, the first low-energy, low-dose implantation forms a lightly doped source-drain extension region.
  • 4A/4B is then epitaxially grown by ion implantation or etching and doped in situ to form heavily doped source and drain regions 3A/3B.
  • a first gate spacer structure 5A and a second gate spacer structure 5B are respectively formed on both sides of the first and second dummy gate stack structures.
  • the material of the gate spacer structure 5A/5B may be a conventional material such as silicon oxide (SiO x ) or silicon nitride (SiN x , X may be 1 to 2, not limited to an integer) or silicon oxynitride (SiO x N y , x, y can be adjusted as needed) and their combinations.
  • the first and/or second gate spacer structures 5 A/5B are at least two layers, such as a lower stress material such as silicon oxide or silicon nitride, and diamond-like amorphous carbon (DLC).
  • a combination stack of higher stress materials (not shown) that can apply stress to the channel region in close proximity, increasing carrier mobility and thereby increasing device drive capability.
  • the DLC layer is formed by PECVD, magnetron sputtering, etc., and the process parameters are controlled such that the stress (absolute value) is greater than 2 GPa, and preferably between 4 and 10 GPa.
  • a self-aligned silicide process is performed using the first and second gate spacers 5A/5B as masks, and a film of a metal or a metal alloy such as Pt, Co, Ni, Ti, etc. is deposited on the surface of the device, and then the temperature is high.
  • Annealing treatment causes the silicon contained in the embedded strain source drain region 3A/3B to react with the metal to form first/second source-drain contacts such as CoSi 2 , TiSi 2 , NiSi, PtSi, NiPtSi, CoGeSi, TiGeSi, NiGeSi, etc.
  • the metal silicide 6A/6B reduces the source-drain contact resistance, thereby further improving device performance.
  • a first contact etch stop layer (CESL) 7A is deposited over the entire device surface, that is, CESL 7A is located at STI 2, source-drain contact metal silicide 6A/6B, gate
  • the side wall 5A/5B, the dummy gate stack structure may be made of a conventional SiO x , SiN x material having high stress or the aforementioned high stress DLC.
  • CESL 7A provides additional stress enhancement, further increasing channel stress.
  • the so-called high stress of CESL7A is that the intrinsic stress of the material in the present invention is greater than 1 GPa, and preferably between 2 and 10 GPa.
  • a first interlayer dielectric layer (ILD) 8A for a back gate process which may be silicon oxide, phosphosilicate glass, fluorine-doped silicon oxide, carbon doped silicon oxide, silicon nitride, or low dielectric constant (low- k, LK) material, or multilayer composite layer; planarize ILD 8 by CMP, dry etchback, etc., so that the top surface is flush with the top of the dummy gate stack structure.
  • ILD interlayer dielectric layer
  • the first and second dummy gate stack structures are removed by wet etching leaving the first and second gate trenches as shown in FIG. Then, a silicon oxide, a nitrogen-doped silicon oxide, a silicon nitride, or other high-k material is deposited in the first and second gate trenches by PECVD, HDPCVD, ALD, or the like to form the first gate insulating layer 9A and the first
  • the second gate insulating layer 9B, the gate insulating layer 9A/9B may be located only at the bottom of the gate trench, or at the bottom of the gate trench and the sidewall.
  • a gate insulating layer with a high-k material 9A / 9B include, but are not limited to including selected Hf0 2, HfSiO x, HfSiON, HfA10 x, HfTaO x, HfLaO x, HfAlSiO x, HfLaSiO x hafnium-based material, or selected from the group comprising A rare earth-based high-k dielectric material from Zr0 2 , La 2 0 3 , LaA10 3 , Ti0 2 , Y 2 0 3 or a composite layer comprising A1 2 0 3 , the above materials.
  • the gate insulating layer 9A/9B composed of the high-k material and the substrate 1 further have an interfacial layer of a low-k material (not layered) to improve interface defects, such as silicon oxide and doping. Silicon oxynitride, silicon nitride, and combinations thereof.
  • a first barrier layer and/or an etch stop layer is deposited by conventional methods such as PVD, CVD, ALD, etc. on the first and second gate insulating layers 9A/9B in the first and second gate trenches. 10A and the second work function adjustment layer 10B.
  • the layer 10A is made of M x N y , M x Si y N z , where M is a Ta, Ti, Hf, Zr, Mo, W or other element having a diffusion rate higher than that of the ⁇ man (slower than A1), that is, the layer 10A is not Contains Al.
  • Layer 10A can be a separate layer (first barrier layer or etch stop layer) or a laminate of a first barrier layer and an etch stop layer.
  • the layer 10B contains a material having a relatively fast diffusion rate, and may be, for example, a material containing A1 such as A1 or Al alloy, and the alloy A1 is A1 and Co, Ni, Cu, Pd, Pt, Ru, Re, Mo, Ta, Ti, Hf. Alloys of Zr, W, Ir, Eu, Nd, Er, La, etc.
  • the A1 contained in the layer 10B will diffuse to the vicinity of the interface of the gate insulating layer 9B and the layer 10A directly adjacent to the second MOSFET (for example, NMOS), thereby effectively controlling the work function of the second MOSFET.
  • the second MOSFET for example, NMOS
  • a portion of the second work function adjusting layer 10B on the first MOSFET is selectively etched to expose the first barrier layer and/or the etch stop layer 10A in the first gate trench.
  • a second MOSFET is covered with a hard mask and a photoresist (not shown), and then the second work function adjustment layer 10B of the exposed portion of the first MOSFET is removed by wet etching or dry etching, only in the second A second work function adjustment layer 10B is left on the MOSFET.
  • a first work function adjusting layer 10C is deposited on the entire device by a conventional method such as PVD, CVD, ALD, etc., covering the first barrier layer/etch stop in the first gate trench in the first MOSFET region.
  • Layer 10A, and a second work function adjustment layer 10B covering the second MOSFET region.
  • the first work function adjusting layer 10C is different in material from the second work function adjusting layer 10B and does not contain fast diffusing ions (for example, A1), so the first work function adjusting layer 10C may include a) a metal nitride such as M x N y , M x Si y N z , where M is Ta, Ti, Hf, Zr, Mo, W, and combinations thereof (combination includes lamination of multiple layers, or multi-layer metal nitrides in a single layer); and/or b) metal For example, Co, Ni, Cu, Pd, Pt, Ru, Re, Mo, Ta, Ti, Hf, Zr, W, Ir, Eu, Nd, Er, La, and combinations thereof (combination includes alloys).
  • a metal nitride such as M x N y , M x Si y N z , where M is Ta, Ti, Hf, Zr, Mo, W, and combinations thereof (combination includes lamination of multiple layers
  • the first work function adjusting layer 10C does not include the fast diffusing ions such as A1
  • the influence on the second work function adjusting layer 10B directly underneath and in contact with it in the second MOSFET region is small, so that the background art portion can be omitted.
  • the extra barrier mentioned. As a result, the complexity of the gate structure can be reduced, which facilitates fine processing and increases the filling of the resistance adjusting layer later.
  • the resistance adjustment layer 10D is deposited on the entire device by a conventional method such as PVD, CVD, ALD, etc., completely filling the first gate trench and the second gate trench, and covering the first work function adjustment layer 10C .
  • the resistance adjusting layer 10D may include a) a metal nitride such as M x N y , M x Si y N z , where M is Ta, Ti, Hf, Zr, Mo, W, and combinations thereof; b) a metal or a metal alloy, For example, Co, Ni, Cu, Pd, Pt, Ru, Re, Mo, Ta, Ti, Hf, Zr, W, Ir, Eu, Nd, Er, La, and combinations thereof; c) a metal silicide such as CoSi 2 , TiSi 2 , NiSi, PtS NiPtSi, CoGeSi, TiGeSi, NiGeSi, and combinations thereof; d) metal oxide conductors, such as
  • the entire device surface is preferably elevated or altered by high temperature rapid annealing, including, for example, laser annealing, Spike annealing.
  • the stress of the resistance adjusting layer 10D is made larger than 2 GPa.
  • planarizing the first MOSFET and the second MOSFET by a process such as CMP planarizing the first MOSFET and the second MOSFET by a process such as CMP
  • the resistance adjustment layer 10D, the first work function adjustment layer 10C, the second work function adjustment layer 10B, and the first barrier layer 10A are formed until the first interlayer dielectric layer ILD 8A is exposed.
  • CCL contact etch stop layer
  • ILD interlayer dielectric
  • the finally formed semiconductor device structure is as shown in FIG. 7, and includes a substrate 1, STI2, at least one first MOSFET, and at least one second MOSFET, wherein the first MOSFET includes a first source/drain region 3A in the substrate 1, a first source/drain extension region 4A inside the source/drain region 3A, a first gate spacer 5A on the first source/drain extension region 4A, and a first source/drain contact metal silicide on the first source/drain region 3A 6A, a first gate stack structure between the first gate spacers 5A on the substrate 1, first and second contact etch stop layers 7A/7B, first and second interlayer dielectric layers 8A/8B, a first source/drain metal plug 1 1 A that is in contact with the first source/drain contact metal silicide 6A through the first and second interlayer dielectric layers 8A/8B, and the first contact etch stop layer 7A is located at the first source drain Contacting the metal silicide 6A, the first gate spacer 5A, and
  • the second gate stack structure includes a second gate insulating layer 9B, a first barrier layer 10A, a second work function adjusting layer 10B, a first work function adjusting layer 10C, and a resistance adjusting layer 10D.
  • the specific materials and formation methods of each layer have been described in detail in the above manufacturing methods, and will not be described herein.
  • MOSFET structure of the present invention can also be applied to other devices such as a stereo multi-gate, a vertical channel, a nanowire, and the like. structure.
  • the NMOS work function is selectively deposited first
  • the number adjustment layer then deposits the PMOS work function adjustment layer, which simplifies the PMOS metal gate structure, and effectively controls the metal gate work function while increasing the space for filling the resistance adjustment layer, thereby effectively reducing the gate resistance.

Landscapes

  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种半导体器件，包括衬底、衬底上的多个栅极堆叠结构、每个栅极堆叠结构两侧的多个栅极侧墙结构、每个栅极侧墙结构两侧衬底中的多个源漏区，多个栅极堆叠结构包括多个第一栅极堆叠结构和多个第二栅极堆叠结构，其特征在于：第一栅极堆叠结构包括第一栅极绝缘层、第一阻挡层、第一功函数调节层、和电阻调节层，第二栅极堆叠结构包括第二栅极绝缘层、第一阻挡层、第二功函数调节层、第一功函数调节层、和电阻调节层。依照本发明的半导体器件及其制造方法，先选择性沉积NMOS功函数调节层然后再沉积PMOS功函数调节层，简化了PMOS金属栅极结构，在有效控制金属栅功函数的同时还能提高电阻调节层填充的空间，从而有效降低栅极电阻。

Description

半导体器件及其制造方法 优先权要求
本申请要求了 2012年 7月 24日提交的、 申请号为 201210258854.0、 发明名称为 "半导体器件及其制造方法" 的中国专利申请的优先权， 其全部内容通过引用结合在本申请中。 技术领域
本发明涉及一种半导体器件及其制造方法， 特别是涉及一种更有 效控制功函数并且降低栅极电阻的 CMO S及其制造方法。 背景技术
从 45nm CMOS集成电路工艺起， 随着器件特征尺寸的不断缩小， 为了抑制短沟道效应， CMOS 器件中栅绝缘介质层的等效氧化层厚度 ( EOT ) 必需同步减少。 然而， 超薄的 （例如 10nm ) 常规氧化层或氮 氧化层由于 （相对） 介电常数不高 （例如 3.9左右）， 绝缘性能难以承 受这种超小器件中相对高的场强， 将产生严重的栅漏电。 因此， 传统 的多晶硅 ( poly-si ) /SiON体系不再适用。
有鉴于此， 业界开始使用高介电常数 （高 k, HK ) 材料来作为栅 绝缘介质层。 然而， 高 k 材料的界面电荷与极化电荷导致器件的阔值 调节困难， poly-si 与高 k结合将产生费米能级钉扎效应， 因而不能用 于 MOSFET的阈值调节， 故栅电极必需应用不同金属材料来调节器件 阈值， 也即采用金属栅 （MG ) /HK结构。
对于不同 MOSFET的阈值调节， 比如对于 NMOS与 PMOS, 需要 不同功函数的金属电极。 可采用单一金属栅工艺调节方法， 然而调节 范围有限。例如采用了单一金属栅工艺的具有较低待机功率的平面 SOI 多栅器件， 对应于 n+ poly-si的 4.1eV功函数以及 p+ poly-si的 5.2eV 功函数， 可以选择合适的金属电极使得栅极功函数在两者之间的中位 值附近， 例如为 4.65eV或者 4.65土 0.3eV。 但这种小范围微调难以有效 控制器件阈值。 最优工艺方法应当是采用不同金属材料的栅电极， 例 如 NMOS采用导带金属，PMOS采用价带金属，以^ ί吏得 NMOS和 PMOS 的栅极功函数分别位于导带和价带边缘处， 例如 4.1±0.1eV 和 5.2±0.1eV。 业界已经就这些栅极金属 （包括金属氮化物） 的材料选择 做了详尽研究， 在此不再赘述。
现有的 CMOS 双金属栅集成工艺方法， 一般包括： 在 PMOS 和 NMOS基础结构中刻蚀去除假栅极， 形成 PMOS栅极沟槽和 NMOS栅 极沟槽， 并且在两个栅极沟槽中沉积高 k材料的栅极绝缘层；在 PMOS 栅极沟槽和 NMOS栅极沟槽中栅极绝缘层上依次沉积例如 TiN的第一 阻挡层（和 /或刻蚀停止层， 例如 Ta、 TaN )、 PMOS功函数调节层（例 如 TiN )、 第二阻挡层 （例如 TaN ); 选择性干法刻蚀去除 NMOS 区域 的 PMOS功函数调节层、 第二阻挡层， 暴露并停止在第一阻挡层上； 在 PMOS区第二阻挡层以及 NMOS区暴露的第一阻挡层上沉积 NMOS 功函数调节层 （例如 TiAl、 Al ); 在整个器件也即 NMOS 功函数调节 层上依次沉积第三阻挡层 （例如 TiN、 Ti ) 和电阻调节层； CMP 平坦 化直至暴露层间介质层 （ILD ); 刻蚀 ILD形成源漏接触孔并且填充金 属形成源漏接触塞。
在上述现有工艺中， NMOS功函数调节层中含有的 A1离子有利于 快速扩散， 可以有效扩散至栅极绝缘层与第一阻挡层之间的界面附近， 从而有效控制 NMOS功函数。 然而， 为了防止 NMOS功函数调节层中 A1离子对于 PMOS功函数调节层的影响， 必须在 PMOS区域形成并且 保留第二阻挡层。 这样， 在 PMOS 区的器件结构中， 金属栅结构极度 复杂 （含有三个阻挡层）， 在特征尺寸 -栅极长度逐步缩减的条件下， 特别是栅极长度在 22nm之下，此时由于多层阻挡层的结构使得 PMOS 区电阻调节层可以填充的空间减少， 存在电阻调节层体积小难以有效 降低栅极电阻以及填充不充分造成孔洞反而提高电阻率的问题。 发明内容
由上所述， 本发明的目的在于克服上述问题， 有效控制金属栅功 函数的同时还能兼顾有效降低栅极电阻。
为此， 本发明提供了一种半导体器件， 包括衬底、 衬底上的多个 栅极堆叠结构、 每个栅极堆叠结构两侧的多个栅极侧墙结构、 每个栅 极侧墙结构两側衬底中的多个源漏区， 多个栅极堆叠结构包括多个第 一栅极堆叠结构和多个第二栅极堆叠结构， 其特征在于： 第一栅极堆 叠结构包括第一栅极绝缘层、 第一阻挡层、 第一功函数调节层、 和电 阻调节层， 第二栅极堆叠结构包括第二栅极绝缘层、 第一阻挡层、 第 二功函数调节层、 第一功函数调节层、 和电阻调节层。
其中， 第一和 /或第二栅极绝缘层包括氧化硅、 掺氮氧化硅、 氮化 硅、 高 K材料及其组合。
其中，高 K材料包括选自 Hf02、 HfSiOx、 HfSiON, HfA10x、 HfTaOx、
HfLaOx、 HfAlSiOx、 HfLaSiOx的铪基材料， 或是包括选自 Zr02、 La203、 LaA103> Ti02、 Y203的稀土基高 K介质材料， 或是包括 A1203, 以其上 述材料的复合层。
其中， 第一阻挡层包括 MxNy、 MxSiyNz, 其中 M为扩散速率比 A1慢 的选自 Ta、 Ti、 Hf、 Zr、 Mo、 W及其组合的金属。
其中， 第二功函数调节层为 A1或者 A1合金， 其中 A1合金是由 A1与 Co、 Ni、 Cu、 Pd、 Pt、 Ru、 Re、 Mo、 Ta、 Ti、 Hf、 Zr、 W、 Ir、 Eu、 Nd、 Er、 La及其组合的金属所构成的合金。
其中， 第一功函数调节层包括： a ) 形式为 MxNy或者 MxSiyNz的金 属氮化物， 其中 M为 Ta、 Ti、 Hf、 Zr、 Mo、 W及其组合； 和 /或 b )金属， 其中金属为 Co、 Ni、 Cu、 Pd、 Pt、 Ru、 Re、 Mo、 Ta、 Ti、 Hf、 Zr、 W、 Ir、 Eu、 Nd、 Er、 La及其组合。
其中， 电阻调节层包括： a )形式为 MxNy或 MxSiyNz的金属氮化物， 其中 M为 Ta、 Ti、 Hf、 Zr、 Mo、 W及其组合； b )金属或金属合金， 包 括 Co、 Ni、 Cu、 Pd、 Pt、 Ru、 Re、 Mo、 Ta、 Ti、 Hf、 Zr、 W、 Ir、 Eu、 Nd、 Er、 La及其组合； c )金属硅化物， 包括 CoSi2、 TiSi2、 NiSi、 PtSi、 NiPtSi、 CoGeSi、 TiGeSi、 NiGeSi及其组合； d )金属氧化物导体， 包 括 ln203、 Sn02、 ITO、 ΙΖΟ及其组合； e ) 半导体材料， 包括掺杂的多 晶硅、 非晶硅、 多晶锗、 多晶锗硅等及其组合。
本发明还提供了一种半导体器件制造方法， 包括以下步骤： 在衬 底中形成多个源漏区； 在衬底上形成多个栅极侧墙结构以及栅极側墙 结构周围的层间介质层， 其中栅极侧墙结构包围了多个第一栅极沟槽 和多个第二栅极沟槽； 在第一和第二栅极沟槽中依次沉积第一栅极绝 缘层和第二栅极绝缘层、 第一阻挡层、 第二功函数调节层； 选择性刻 蚀去除第一栅极沟槽中的第二功函数调节层， 直至露出第一阻挡层； 在第一栅极沟槽中的第一阻挡层上、 以及在第二栅极沟槽中的第二功 函数调节层上沉积第一功函数调节层； 在第一栅极沟槽中的第一功函 数调节层上、 以及在第二栅极沟槽中的第一功函数调节层上沉积电阻 调节层。
其中， 第一和 /或第二栅极绝缘层包括氧化硅、 掺氮氧化硅、 氮化 硅、 高 K材料及其组合。
其中，高 K材料包括选自 Hf02、 HfSiOx、 HfSiON、 HfA10x、 HfTaOx、
HfLaOx、 HfAlSiOx、 HfLaSiOx的铪基材料， 或是包括选自 Zr02、 La203、 LaA103、 Ti02、 Y203的稀土基高 K介质材料， 或是包括 A1203， 以其上 述材料的复合层。
其中， 第一阻挡层包括 MxNy、 MxSiyNz, 其中 M为扩散速率比 A1慢 的选自 Ta、 Ti、 Hf、 Zr、 Mo、 W及其组合的金属。
其中， 第二功函数调节层为 A1或者 A1合金， 其中 A1合金是由 A1与
Co、 Ni、 Cu、 Pd、 Pt、 Ru、 Re、 Mo、 Ta、 Ti、 Hf、 Zr、 W、 Ir、 Eu、
Nd、 Er、 La及其组合的金属所构成的合金。
其中， 第一功函数调节层包括： a ) 形式为 MxNy或者 MxSiyNz的金 属氮化物， 其中 M为 Ta、 Ti、 Hf、 Zr、 Mo、 W及其组合； 和 /或 b )金属， 其中金属为 Co、 Ni、 Cu、 Pd、 Pt、 Ru、 Re、 Mo、 Ta、 Ti、 Hf、 Zr、 W、
Ir、 Eu、 Nd、 Er、 La及其组合。
其中， 电阻调节层包括： a )形式为 MxNy或 MxSiyNz的金属氮化物， 其中 M为 Ta、 Ti、 Hf、 Zr、 Mo、 W及其组合； b )金属或金属合金， 包 括 Co、 Ni、 Cu、 Pd、 Pt、 Ru、 Re、 Mo、 Ta、 Ti、 Hf、 Zr、 W、 Ir、 Eu、
Nd、 Er、 La及其组合; c )金属硅化物， 包括 CoSi2、 TiSi2、 NiSi、 PtSi>
NiPtSi、 CoGeSi、 TiGeSi、 NiGeSi及其组合; d )金属氧化物导体, 包 括 ln203、 Sn02、 ITO、 ΙΖΟ及其组合； e ) 半导体材料， 包括掺杂的多 晶硅、 非晶硅、 多晶锗、 多晶锗硅等及其组合。
依照本发明的半导体器件及其制造方法，先选择性沉积 NMOS功函 数调节层然后再沉积 PMOS功函数调节层，简化了 PMOS金属栅极结构， 在有效控制金属栅功函数的同时还能提高电阻调节层填充的空间， 从 而有效降低栅极电阻。 附图说明
以下参照附图来详细说明本发明的技术方案， 其中：
图 1至图 7为依照本发明的 CMOS制造方法各步骤的剖面示意图。 具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案 的特征及其技术效果， 公开了能有效控制金属栅功函数的同时还能有 效降低栅极电阻的 CMOS及其制造方法。 需要指出的是， 类似的附图标 记表示类似的结构， 本申请中所用的术语 "第一" 、 "第二" 、 "上" 、 "下" 等等可用于修饰各种器件结构或制造工序。 这些修饰除非特别 说明并非暗示所修饰器件结构或制造工序的空间、 次序或层级关系。
以下将参照图 1至图 7的剖面示意图来详细说明依照本发明的 CMOS制造方法各步骤， 其中， 所述方法优先适用于后栅工艺 ( gate-last ) 。
参照图 1 , 形成 CMOS基础结构。 也即在包含 STI的衬底中分别 形成至少一个第一 MOSFET 和至少一个第二 MOSFET , 其中第一 MOSFET 包括第一源漏区、 第一源漏扩展区、 第一栅极绝缘层、 第一 栅极侧墙、 第一金属硅化物、 第一接触刻蚀停止层、 第一层间介质层， 第二 MOSFET包括第二源漏区、 第二源漏扩展区、 第二栅极绝缘层、 第二栅极侧墙、 第二金属硅化物、 第一接触刻蚀停止层、 第一层间介 质层。 第一 MOSFET与第二 MOSFET类型相反， 例如第一 MOSFET 为 PM0S时第二 MOSFET为 NM0S , 第一 MOSFET为 NM0S时第二 MOSFET 为 PM0S。 类似地， 以下涉及 "第一" 和 "第二" 的材料、 结构或特性的限定均可以互换。
具体地， 首先提供衬底 1。 村底 1依照器件用途需要而合理选择， 可包括单晶体硅 （Si ) 、 绝缘体上硅 （S0I ) 、 单晶体锗 （Ge ) 、 绝缘 体上锗（GeOI ) 、 应变硅（Strained Si ) 、 锗硅（SiGe ) , 或是化合物 半导体材料， 例如氮化镓 （GaN ) 、 砷化镓 （GaAs ) 、 磷化铟 (InP)、 锑化铟 （InSb ) ， 以及碳基半导体例如石墨烯、 SiC、 碳纳米管等等。 衬底 1如图所示为块状，第一 MOSFET和第二 MOSFET相邻地形成在 其中， 但是两个器件也可以相间隔地形成， 例如分别形成在不同导电 类型的阱区 （未示出） 中或其间具有其他间隔电子元件或结构。 此外， 第一和第二 MOSFET 的数目不限于图 1 中的各一个， 而是可以依照 CMOS电路结构采用多个 MOSFET。
优选地， 在衬底 1 中形成浅沟槽隔离 （STI ) 2， 例如先光刻 /刻蚀 衬底 1 形成浅沟槽然后采用 LPCVD、 PECVD等常规技术沉积绝缘隔 离材料并 CMP平坦化直至露出衬底 1 , 形成 STI 2。 其中 STI2的填充 材料可以是氧化物、 氮化物或氮氧化物。 如图所示， STI2将所包围的 衬底 1分成至少一个第一 MOSFET有源区和至少一个第二 MOSFET有 源区， 后续的各种工序将针对两者选择性地沉积、 刻蚀以此形成不同 类型的器件。
此后， 在整个晶片表面也即衬底 1和 STI2表面依次沉积垫氧化层 和伪栅极层并刻蚀形成第一和第二伪栅极堆叠结构 （均未示出） 。 第 一和第二伪栅极堆叠结构将在后续工艺中去除， 因此垫氧化层优选为 氧化硅， 伪栅极层优选为多晶硅、 非晶硅或微晶硅甚至是氧化硅。 第 一和第二伪栅极堆叠结构的宽度和厚度依照 PMOS、 NMOS版图设计 规则、 器件导电特性需要而制定。
然后， 在第一和第二伪栅极堆叠结构两侧形成第一和第二伪栅极 侧墙 （未示出） 。 例如在器件表面沉积氧化硅、 氮化硅或其复合层的 侧墙材料层然后刻蚀形成伪栅极侧墙。
接着， 在第一 MOSFET有源区和第二 MOSFET有源区中， 在伪栅 极侧墙两侧衬底 1 中分别形成 （第一 MOSFET的） 第一源漏区 3 A和 (第二 MOSFET的） 第二源漏区 3B。 传统工艺的源漏区 3A/3B可以 是利用不同的掩膜分别向衬底 1 中进行第一次源漏离子注入， 以选择 性注入不同导电类型的掺杂离子形成， 例如向第一 MOSFET有源区注 入 p型杂质， 向第二 MOSFET有源区注入 n型杂质。 在本发明优选实 施例中， 源漏区 3A/3B是嵌入式应变源漏区， 也即分别以第一和第二 伪栅极侧墙为掩模刻蚀衬底 1的第一 MOSFET有源区和第二 MOSFET 有源区形成第一和第二源漏凹槽 （未示出） ， 然后在第一和第二源漏 凹槽中选择性外延生长 SiGe或 Si:C等与衬底 1材质不同的高应力材料 从而形成相应材盾的嵌入式应变源漏区。其中嵌入式应变源漏区 3A/3B 的上表面不限于图 2所示与衬底 1 上表面齐平， 而是可以高于衬底 1 上表面形成提升源漏。 优选地， 也可以向嵌入式应变源漏区 3A/3B 中 注入掺杂离子以调节类型和浓度， 或者在形成上述嵌入式源漏同时进 行原位掺杂， 笫一 MOSFET对应于 PMOS则源漏区 3A是嵌入式应变 SiGe ( e-SiGe )并且掺杂硼、铝、镓、铟等，第二 MOSFET对应于 NM0S 则源漏区 3B是嵌入式应变 Si:C ( e-Si:C ) 且掺杂磷、 砷、 锑等， 反之 亦然。
随后， 分别去除第一或第二伪栅极侧墙并在第一或第二伪栅极堆 叠结构两侧的衬底 1中分别形成第一源漏扩展区 4 A或第二源漏扩展区 4B„ 可以通过湿法腐蚀去除氮化硅或氮氧化硅的伪栅极侧墙， 然后进 行第二次源漏离子注入， 形成轻掺杂 （LDD ) 的源漏扩展区 4A/4B。 其中， 源漏扩展区 4A/4B的导电类型分别与源漏区 3A/3B的导电类型 相同， 只是掺杂浓度较低、 结深较浅。
此外， 轻掺杂的源漏扩展区 4A/4B与重掺杂的源漏区 3 A/3B的形 成顺序可以互换， 也即先低能量、 低剂量注入形成轻掺杂的源漏扩展 区 4A/4B , 然后再离子注入、或者刻蚀后外延生长并且原位掺杂而形成 重掺杂的源漏区 3A/3B。
然后， 在第一和第二伪栅极堆叠结构两侧分别形成第一栅极側墙 结构 5A和第二栅极侧墙结构 5B。 栅极側墙结构 5A/5B的材质可以是 常规材料， 例如氧化硅（SiOx )或氮化硅（SiNx, X可为 1 ~ 2 , 不限于 整数） 或氮氧化硅 （SiOxNy， x、 y 可依照需要合理调整） 及其组合。 或者优选地，第一和 /或第二栅极側墙结构 5 A/5B至少为两层层叠结构， 例如为氧化硅、 氮化硅等较低应力的材料与类金刚石无定形碳（DLC ) 等较高应力的材料的组合叠层 （未示出） , 该 DLC高应力层可以抵近 地向沟道区施加应力， 提高载流子迁移率从而提高器件驱动能力。 优 选地， 通过 PECVD、 磁控溅射等方式形成 DLC层， 控制工艺参数使 其应力大小 （绝对值） 大于 2GPa， 并且优选地介于 4 ~ lOGPa之间。
随后， 分别以第一和第二栅极侧墙 5A/5B 为掩模， 执行自对准硅 化物工艺， 在整个器件表面沉积 Pt、 Co、 Ni、 Ti等金属或金属合金的 薄膜， 然后高温退火处理， 使得嵌入式应变源漏区 3A/3B 中所含的硅 与金属发生反应生成如 CoSi2、 TiSi2、 NiSi、 PtSi、 NiPtSi、 CoGeSi、 TiGeSi, NiGeSi等第一 /第二源漏接触金属硅化物 6A/6B以降低源漏接 触电阻， 从而进一步提高器件性能。
形成源漏接触金属硅化物 6A/6B之后， 在整个器件表面沉积形成 第一接触刻蚀停止层 （CESL ) 7A， 也即 CESL 7A位于 STI 2、 源漏接 触金属硅化物 6A/6B、 栅极側墙 5A/5B、 伪栅极堆叠结构上， 其材质可 以是具有高应力的传统的 SiOx、 SiNx材料，或者是前述的高应力 DLC。
CESL 7A提供额外的应力增强， 进一步增大了沟道区应力。 具体地， CESL7A所谓的高应力在本发明中为材料的本征应力大于 l GPa, 并优 选介于 2 ~ 10GPa。
淀积第一层间介质层 （ILD ) 8A 用于后栅工艺， 该层可以为氧化 硅、磷硅玻璃、掺氟氧化硅、掺碳氧化硅、氮化硅或者低介电常数（ low-k, LK )材料， 或者多层复合层； 运用 CMP、 干法回刻等方法平坦化 ILD 8， 使之上表面与伪栅极堆叠结构顶部平齐。
通过湿法腐蚀去除第一和第二伪栅极堆叠结构， 留下第一和第二 栅极沟槽， 如图 1 中所示。 然后通过 PECVD、 HDPCVD、 ALD等方法 在第一和第二栅极沟槽中分别沉积氧化硅、 掺氮氧化硅、 氮化硅、 或 其它高 K材料从而形成第一栅极绝缘层 9A和第二栅极绝缘层 9B, 栅 极绝缘层 9A/9B可以仅位于栅极沟槽底部， 也可位于栅极沟槽底部和 侧壁。栅极绝缘层 9A/9B所用的高 k材料包括但不限于包括选自 Hf02、 HfSiOx、 HfSiON、 HfA10x、 HfTaOx、 HfLaOx、 HfAlSiOx、 HfLaSiOx 的铪基材料， 或是包括选自 Zr02、 La203、 LaA103、 Ti02、 Y203的稀 土基高 K介质材料，或是包括 A1203， 以其上述材料的复合层。优选地， 高 k材料构成的栅极绝缘层 9A/9B与衬底 1之间还具有低 k材料的界 面层 （未分层示出） ， 以改善界面缺陷， 其材质例如为氧化硅、 掺氮 氧化硅、 氮化硅及其组合。
至此， 参照图 1 的基础结构已经形成， 以下将参照图 2至图 7来 进一步详细说明本发明方法的工艺顺序。
参照图 2 , 在第一和第二栅极沟槽中的第一和第二栅极绝缘层 9A/9B上通过 PVD、 CVD、 ALD等常规方法沉积第一阻挡层和 /或刻蚀 停止层 10A以及第二功函数调节层 10B。层 10A材质为 MxNy、MxSiyNz, 其中 M为扩散速率较†曼（比 A1慢） 的 Ta、 Ti、 Hf、 Zr、 Mo、 W或其 它元素， 也即层 10A不含 Al。 层 10A可以是单独的一层（第一阻挡层 或者刻蚀停止层） ， 也可以是第一阻挡层与刻蚀停止层的叠层。 其厚 度优选地为 l ~ 3nm， 以尽可能地节省栅极空间。 层 10B含有扩散速度 较快的材料， 例如可以是含 A1的材质， 诸如 A1或者 A1合金， A1合金 是 A1与 Co、 Ni、 Cu、 Pd、 Pt、 Ru、 Re、 Mo、 Ta、 Ti、 Hf、 Zr、 W、 Ir、 Eu、 Nd、 Er、 La等其他金属的合金。 层 10B中含有的 A1将扩散至 直接靠近笫二 MOSFET (例如 NMOS ) 的栅极绝缘层 9B与层 10A的 界面附近， 从而有效控制了第二 MOSFET的功函数。 参照图 3 , 选择性刻蚀去除位于第一 MOSFET上的部分第二功函 数调节层 10B , 从而露出第一栅极沟槽中的第一阻挡层和 /或刻蚀停止 层 10A。 例如采用硬掩膜和光刻胶（未示出） 覆盖第二 MOSFET, 然 后采用湿法腐蚀或者干法刻蚀去除笫一 MOSFET上暴露的部分的第二 功函数调节层 10B ,仅在第二 MOSFET上留下第二功函数调节层 10B。
参照图 4， 通过 PVD、 CVD、 ALD等常规方法， 在整个器件上沉 积第一功函数调节层 10C, 覆盖了第一 MOSFET区域中第一栅极沟槽 中的第一阻挡层 /刻蚀停止层 10A、 以及覆盖了第二 MOSFET区域中的 第二功函数调节层 10B。 第一功函数调节层 10C与第二功函数调节层 10B材质不同， 不含有快速扩散离子 （例如 A1 ) ， 因此第一功函数调 节层 10C可包括 a )金属氮化物， 例如 MxNy、 MxSiyNz, 其中 M为 Ta、 Ti、 Hf、 Zr、 Mo、 W及其组合 （组合方式包括层叠的多层， 或者单层 内的多元金属氮化物） ； 和 /或 b )金属， 例如 Co、 Ni、 Cu、 Pd、 Pt、 Ru、 Re、 Mo、 Ta、 Ti、 Hf、 Zr、 W、 Ir、 Eu、 Nd、 Er、 La及其组合（组 合方式包括合金）。 由于第一功函数调节层 10C不包含 A1等快速扩散 离子， 因此在第二 MOSFET区域中对于直接位于其下方、 与其接触的 第二功函数调节层 10B影响较小， 从而可以省略了背景技术部分提到 的额外的阻挡层。 由此可以减小栅极结构的复杂度， 有利于精细加工 以及提高稍后电阻调节层的填充。
参照图 5 , 通过 PVD、 CVD、 ALD等常规方法在整个器件上沉积 电阻调节层 10D， 完全填充了第一栅极沟槽和第二栅极沟槽， 并且覆 盖了第一功函数调节层 10C。电阻调节层 10D可以包括 a )金属氮化物， 例如 MxNy、 MxSiyNz, 其中 M为 Ta、 Ti、 Hf、 Zr、 Mo、 W及其组合； b )金属或金属合金， 例如 Co、 Ni、 Cu、 Pd、 Pt、 Ru、 Re、 Mo、 Ta、 Ti、 Hf、 Zr、 W、 Ir、 Eu、 Nd、 Er、 La及其组合； c )金属硅化物， 例 如 CoSi2、 TiSi2、 NiSi、 PtS NiPtSi、 CoGeSi、 TiGeSi、 NiGeSi及其 组合； d )金属氧化物导体， 例如 ln203、 Sn02、 ΙΤΟ、 ΙΖΟ及其组合； e ) 半导体材料， 例如掺杂的多晶硅、 非晶硅、 多晶锗、 多晶锗硅等及 其组合。 优选地， 整个器件表面优选采用例如包括激光退火、 尖峰 ( Spike ) 退火的高温快速退火来提高或者改变应力。 优选地， 使得电 阻调节层 10D的应力大于 2GPa。
参照图 6，采用 CMP等工艺平坦化第一 MOSFET和第二 MOSFET 中的电阻调节层 10D、 第一功函数调节层 10C、 第二功函数调节层 10B 以及第一阻挡层 10A， 直至露出第一层间介质层 ILD 8A。
参照图 7, 完成器件制造。 在整个器件表面沉积形成第二接触刻蚀 停止层 （CESL ) 7B、 第二层间介质 （ILD ) 8B并 CMP平坦化， 刻蚀 第二 ILD 8B、 第二 CESL 7B、 第一 ILD8A以及第一 CESL 7A形成源 漏接触孔以暴露第一和第二源漏接触金属硅化物 6A/6B,沉积接触金属 形成第一和第二源漏金属塞 1 1A/1 1B并 CMP平坦化直至暴露第二 ILD 8B。
最终形成的半导体器件结构如图 7所示， 包括衬底 1、 STI2、 至少 一个第一 MOSFET和至少一个第二 MOSFET, 其中， 第一 MOSFET包括 衬底 1中的第一源漏区 3A、 第一源漏区 3A内侧的第一源漏扩展区 4A、 第一源漏扩展区 4A上的第一栅极侧墙 5 A、 第一源漏区 3 A上的第一源漏 接触金属硅化物 6A、 衬底 1上第一栅极侧墙 5A之间的第一栅极堆叠结 构、 第一和第二接触刻蚀停止层 7A/7B、 第一和第二层间介质层 8A/8B、 穿过笫一和第二层间介质层 8A/8B而与第一源漏接触金属硅化物 6A接 触的第一源漏金属塞 1 1 A , 第一接触刻蚀停止层 7A位于第一源漏接触 金属硅化物 6A、 第一栅极侧墙 5A以及第一栅极堆叠结构上， 其中第一 栅极堆叠结构依次包括笫一栅极绝缘层 9A、 第一阻挡层 10A、 第一功 函数调节层 10C、 电阻调节层 10D; 第二 MOSFET包括衬底 1中的第二源 漏区 3B、 第二源漏区 3B内侧的第二源漏扩展区 4B、 第二源漏扩展区 4B 上的第二栅极侧墙 5B、 第二源漏区 3B上的第二源漏接触金属硅化物 6B、衬底 1上第二栅极侧墙 5B之间的第二栅极堆叠结构、接触刻蚀停止 层 7A/7B、 层间介质层 8A/8B、 穿过层间介质层而与第二源漏接触金属 硅化物 6B接触的第二源漏金属塞 1 1 B , 接触刻蚀停止层 7A位于第二源 漏接触金属硅化物 6B、 第二栅极侧墙 5B以及第二栅极堆叠结构上， 其 中第二栅极堆叠结构依次包括第二栅极绝缘层 9B、 第一阻挡层 10A、 第 二功函数调节层 10B、 第一功函数调节层 10C、 电阻调节层 10D。 其中 各层的具体材质、 形成方法已详述在以上制造方法中， 在此不再赘述。
此外， 虽然本发明附图中仅显示了平面沟道的 MOSFET示意图，但 是本领域技术人员应当知晓的是本发明的 MOSFET结构也可应用于其 他例如立体多栅、 垂直沟道、 纳米线等器件结构。
依照本发明的半导体器件及其制造方法，先选择性沉积 NMOS功函 数调节层然后再沉积 PMOS功函数调节层，简化了 PMOS金属栅极结构， 在有效控制金属栅功函数的同时还能提高电阻调节层填充的空间， 从 而有效降低栅极电阻。
尽管已参照一个或多个示例性实施例说明本发明， 本领域技术人 员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和 等价方式。 此外， 由所公开的教导可做出许多可能适于特定情形或材 料的修改而不脱离本发明范围。 因此， 本发明的目的不在于限定在作 为用于实现本发明的最佳实施方式而公开的特定实施例， 而所公开的 器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims

权 利 要 求
1. 一种半导体器件， 包括衬底、 衬底上的多个栅极堆叠结构、 每 个栅极堆叠结构两側的多个栅极侧墙结构、 每个栅极侧墙结构两側衬 底中的多个源漏区， 多个栅极堆叠结构包括多个第一栅极堆叠结构和 多个第二栅极堆叠结构， 其特征在于： 第一栅极堆叠结构包括第一栅 极绝缘层、 第一阻挡层、 第一功函数调节层、 和电阻调节层， 第二栅 极堆叠结构包括第二栅极绝缘层、 第一阻挡层、 第二功函数调节层、 第一功函数调节层、 和电阻调节层。
2. 如权利要求 1的半导体器件， 其中， 第一和 /或第二栅极绝缘层 包括氧化硅、 掺氮氧化硅、 氮化硅、 高 K材料及其组合。
3. 如权利要求 2的半导体器件， 其中， 高 K材料包括选自 Hf02、 HfSiOx、 HfSiON, HfA10x、 HfTaOx, HfLaOx、 HfAlSiOx、 HfLaSiOx 的铪基材料， 或是包括选自 Zr02、 La203、 LaA103、 Ti02、 Y203的稀土 基高 K介质材料， 或是包括 A1203 , 以其上述材料的复合层。
4. 如权利要求 1的半导体器件， 其中， 第一阻挡层包括 MxNy、 MxSiyNz, 其中 M为扩散速率比 A1慢的选自 Ta、 Ti、 Hf、 Zr、 Mo、 W及 其组合的金属。
5. 如权利要求 1的半导体器件， 其中， 第二功函数调节层为 A1或者 A1合金， 其中 A1合金是由 A1与 Co、 Ni、 Cu、 Pd、 Pt、 Ru、 Re、 Mo、
Ta、 Ti、 Hf、 Zr、 W、 Ir、 Eu、 Nd、 Er、 La及其组合的金属所构成的合 金。
6. 如权利要求 1的半导体器件， 其中， 第一功函数调节层包括： a ) 形式为 MxNy或者 MxSiyNz的金属氮化物， 其中 M为 Ta、 Ti、 Hf、 Zr、 Mo、 W及其组合； 和 /或 b ) 金属， 其中金属为 Co、 Ni、 Cu、 Pd、 Pt、 Ru、 Re、 Mo、 Ta、 Ti、 Hf、 Zr、 W、 Ir、 Eu、 Nd、 Er、 La及其组合。
7. 如权利要求 1的半导体器件， 其中， 电阻调节层包括： a ) 形式 为 MxNy或 MxSiyNz的金属氮化物， 其中 M为 Ta、 Ti、 Hf、 Zr、 Mo、 W及 其组合； b )金属或金属合金， 包括 Co、 Ni、 Cu、 Pd、 Pt、 Ru、 Re、 Mo、 Ta、 Ti、 Hf、 Zr、 W、 Ir、 Eu、 Nd、 Er、 La及其组合； c )金属硅 化物， 包括 CoSi2、 TiSi2、 NiSi、 PtSi、 NiPtSi、 CoGeSi , TiGeSi、 NiGeSi 及其组合； d )金属氧化物导体， 包括 ln203、 Sn02、 ΠΌ、 ΙΖΟ及其组 合； e ) 半导体材料， 包括掺杂的多晶硅、 非晶硅、 多晶锗、 多晶锗硅 等及其组合。
8. 一种半导体器件制造方法， 包括以下步骤：
在衬底中形成多个源漏区；
在衬底上形成多个栅极侧墙结构以及栅极侧墙结构周围的层间介 质层， 其中栅极侧墙结构包围了多个第一栅极沟槽和多个第二栅极沟 槽；
在第一和第二栅极沟槽中依次沉积第一栅极绝缘层和第二栅极绝 缘层、 第一阻挡层、 第二功函数调节层；
选择性刻蚀去除第一栅极沟槽中的第二功函数调节层， 直至露出 第一阻挡层；
在第一栅极沟槽中的第一阻挡层上、 以及在第二栅极沟槽中的第 二功函数调节层上沉积第一功函数调节层；
在第一栅极沟槽中的第一功函数调节层上、 以及在第二栅极沟槽 中的第一功函数调节层上沉积电阻调节层。
9. 如权利要求 8的半导体器件制造方法， 第一和 /或第二栅极绝缘 层包括氧化硅、 掺氮氧化硅、 氮化硅、 高 K材料及其组合。
10. 如权利要求 9的半导体器件制造方法， 其中， 高 K材料包括选 自膨 2、 HfSiOx、 HfSiON、 HfA10x、 HfTaOx HfLaOx、 HfAlSiOx、 HfLaSiOx的铪基材料， 或是包括选自 Zr02、 La203、 LaA103、 Ti02、 Y203 的稀土基高 K介质材料， 或是包括 A1203 , 以其上述材料的复合层。
1 1. 如权利要求 8的半导体器件制造方法， 其中， 第一阻挡层包括 MxNy、 MxSiyNz, 其中 M为扩散速率比 A1慢的选自 Ta、 Ti、 Hf、 Zr、 Mo, W及其组合的金属。
12. 如权利要求 8的半导体器件制造方法， 其中， 第二功函数调节 层为 A1或者 A1合金， 其中 A1合金是由 A1与 Co、 Ni、 Cu、 Pd、 Pt、 Ru、 Re、 o Ta、 Ti、 Hf、 Zr、 W、 Ir、 Eu、 Nd、 Er、 La及其组合的金属 所构成的合金。
13. 如权利要求 8的半导体器件制造方法， 其中， 第一功函数调节 层包括： a ) 形式为 ΜΧΝΥ或者 MxSiyNz的金属氮化物， 其中 M为 Ta、 Ti、 Hf、 Zr、 Mo、 W及其组合； 和 /或 b )金属， 其中金属为 Co、 Ni、 Cu、 Pd、 Pt、 Ru> Re、 Mo、 Ta、 Ti、 Hf、 Zr、 W、 Ir、 Eu、 Nd、 Er、 La及 其组合。
14. 如权利要求 8的半导体器件制造方法， 其中， 电阻调节层包括： a) 形式为 MxNy或 MxSiyNz的金属氮化物， 其中 M为 Ta、 Ti、 Hf、 Zr、 Mo、 W及其组合； b)金属或金属合金， 包括 Co、 Ni、 Cu、 Pd、 Pt、 Ru、 Re、 Mo、 Ta、 Ti、 Hf、 Zr、 W、 Ir、 Eu、 Nd、 Er、 La及其组合； c)金属硅化物，包括 CoSi2、TiSi2、NiSi、PtSi、 NiPtSi、 CoGeSi、 TiGeSi、 NiGeSi及其组合； d)金属氧化物导体， 包括 ln203、 Sn02、 ITO、 ΙΖΟ 及其组合； e) 半导体材料， 包括掺杂的多晶硅、 非晶硅、 多晶锗、 多 晶锗硅等及其组合。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105336619B (zh) * 2014-07-25 2018-09-18 中国科学院微电子研究所 半导体器件制造方法
CN105448831A (zh) * 2014-08-05 2016-03-30 中芯国际集成电路制造(上海)有限公司 高k金属栅cmos器件及其形成方法
CN105470256B (zh) * 2014-09-05 2019-02-01 中国科学院微电子研究所 Cmos器件及其制造方法
CN105529327B (zh) * 2014-10-22 2019-03-15 中国科学院微电子研究所 Cmos器件及其制造方法
CN106711040B (zh) * 2015-07-23 2020-11-27 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN112611467B (zh) * 2020-11-25 2021-10-01 无锡物联网创新中心有限公司 一种非制冷红外器件及其制作方法
CN115275006B (zh) * 2022-08-01 2025-11-18 复旦大学 基于ZrO2插层的多比特铁电场效应晶体管及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100052066A1 (en) * 2008-08-26 2010-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. structure and method for a cmos device with doped conducting metal oxide as the gate electrode
CN102024813A (zh) * 2009-09-14 2011-04-20 台湾积体电路制造股份有限公司 半导体装置、互补式金属氧化物半导体装置及集成电路
US20110147831A1 (en) * 2009-12-23 2011-06-23 Steigerwald Joseph M Method for replacement metal gate fill
CN102339855A (zh) * 2010-07-14 2012-02-01 台湾积体电路制造股份有限公司 内连线结构及其制作方法
US20120068261A1 (en) * 2010-09-20 2012-03-22 International Business Machines Corporation Replacement Metal Gate Structures for Effective Work Function Control

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102214608A (zh) * 2010-04-09 2011-10-12 中国科学院微电子研究所 一种半导体器件及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100052066A1 (en) * 2008-08-26 2010-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. structure and method for a cmos device with doped conducting metal oxide as the gate electrode
CN102024813A (zh) * 2009-09-14 2011-04-20 台湾积体电路制造股份有限公司 半导体装置、互补式金属氧化物半导体装置及集成电路
US20110147831A1 (en) * 2009-12-23 2011-06-23 Steigerwald Joseph M Method for replacement metal gate fill
CN102339855A (zh) * 2010-07-14 2012-02-01 台湾积体电路制造股份有限公司 内连线结构及其制作方法
US20120068261A1 (en) * 2010-09-20 2012-03-22 International Business Machines Corporation Replacement Metal Gate Structures for Effective Work Function Control

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