WO2014013961A1 - 液晶表示装置 - Google Patents

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liquid crystal
display device
crystal display
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田坂　泰俊
登 中西
海瀬　泰佳
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Sharp Corp
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Definitions

  • the present invention relates to a liquid crystal display device.
  • This application claims priority based on Japanese Patent Application No. 2012-160848 filed in Japan on July 19, 2012, the contents of which are incorporated herein by reference.
  • liquid crystal display device As a form of liquid crystal display device, a liquid crystal display device driven by an inversion driving method is known.
  • the inversion driving method there are various methods such as a frame inversion method, a line inversion method, a column inversion method, and a dot inversion method.
  • Patent Document 1 discloses a so-called Z-inversion type liquid crystal display device in which a data line is driven by a column inversion method and a liquid crystal cell is driven by a dot inversion method.
  • the liquid crystal display device of Patent Document 1 does not have a configuration that takes into account the misalignment. As a result, when misalignment occurs, there is a problem that the holding characteristics of the thin film transistor are changed and display quality is deteriorated.
  • the present invention has been made to solve the above-described problem, and an object of the present invention is to provide a liquid crystal display device capable of suppressing a change in retention characteristics of a thin film transistor and suppressing a deterioration in display quality. To do.
  • the present invention employs the following means. (1) That is, the liquid crystal display device according to the first aspect of the present invention is disposed adjacent to each other so as to intersect with the plurality of source bus lines adjacent to each other. A plurality of thin film transistors provided corresponding to each intersection of the plurality of source bus lines and the plurality of gate bus lines, and provided corresponding to each of the plurality of thin film transistors. A plurality of pixel electrodes to which an image signal is supplied from the source bus line via the thin film transistor, and the image signal whose polarity is inverted between a positive potential and a negative potential every unit period. A plurality of pixel electrodes connected to each of the plurality of source bus lines.
  • a semiconductor including a source part, a channel part, and a drain part, wherein the plurality of thin film transistors are alternately arranged on one side and the other side in an arrangement direction of the plurality of source bus lines along a line extending direction.
  • a gate electrode constituted by a part of the gate bus line, and the source portion, the channel portion, and the drain portion are mutually in a direction intersecting with an arrangement direction of the plurality of source bus lines.
  • the gate electrodes are arranged adjacent to each other, extend in a direction parallel to the arrangement direction of the plurality of source bus lines, and are arranged to face the channel portion.
  • the semiconductor layer includes a channel region functioning as the channel portion, a high concentration impurity region functioning as the source portion or the drain portion, and the channel.
  • a low concentration impurity region provided between the region and the high concentration impurity region,
  • the length of the low-concentration impurity region in the extending direction of the source bus line is the length of the plurality of gate bus lines and the plurality of thin film transistors in the arrangement direction of the plurality of source bus lines. It may be invariant to the relative position shift.
  • each of the plurality of thin film transistors includes a plurality of gate electrodes configured by a part of the gate bus line along the gate bus line.
  • a multi-gate structure may be provided.
  • each of the plurality of thin film transistors may have a double gate structure in which two gate electrodes are arranged along the gate bus line.
  • each of the plurality of thin film transistors may have a triple gate structure in which three gate electrodes are arranged along the gate bus line.
  • each of the plurality of thin film transistors includes one gate electrode formed by a part of the gate bus line along the gate bus line. It may have a single gate structure arranged.
  • each of the plurality of thin film transistors has a holding characteristic that the plurality of gate buses in an arrangement direction of the plurality of source bus lines. It may be invariant with respect to a shift in relative position between the line and the plurality of thin film transistors.
  • the array of the plurality of pixels may be a stripe array.
  • the material for forming the semiconductor layer may include an oxide composed of indium, gallium, and zinc.
  • liquid crystal display device capable of suppressing a change in holding characteristics of a thin film transistor and suppressing a decrease in display quality.
  • FIG. 1 is a schematic diagram illustrating a liquid crystal display device according to a first embodiment of the present invention. It is a top view which expands and shows the principal part of the liquid crystal display device which concerns on 1st Embodiment of this invention.
  • FIG. 3 is a cross-sectional view taken along line AA in FIG. 2. It is a top view which expands and shows the principal part of the liquid crystal display device which concerns on a comparative example. It is a top view which expands and shows the principal part of the liquid crystal display device which concerns on a comparative example. It is a top view which expands and shows the principal part of the liquid crystal display device which concerns on 1st Embodiment of this invention.
  • FIG. 1 is a schematic diagram showing a liquid crystal display device 1 according to the first embodiment of the present invention.
  • the liquid crystal display device 1 according to the present embodiment includes a liquid crystal panel 2, a source driver 3, a gate driver 4, and a control device 5.
  • the liquid crystal panel 2 includes an element substrate 10.
  • the element substrate 10 On the element substrate 10, a plurality of pixels, which are the minimum unit areas for display, are arranged in a matrix.
  • the element substrate 10 includes a plurality of source bus lines (SL1 to SLm + 1), a plurality of gate bus lines (GL1 to GLn), a plurality of thin film transistors 6 (Thin Film Transistor, hereinafter abbreviated as TFT), and a plurality of thin film transistors.
  • Pixel electrode 7 is provided.
  • source bus lines may be collectively referred to as source bus lines SL.
  • Gate bus lines may be collectively referred to as gate bus lines GL.
  • the plurality of source bus lines (SL1 to SLm + 1) are arranged adjacent to each other so as to extend in parallel to each other.
  • the plurality of gate bus lines (GL1 to GLn) extend in parallel to each other and are arranged adjacent to each other so as to be orthogonal to the plurality of source bus lines (SL1 to SLm + 1).
  • a plurality of source bus lines (SL1 to SLm + 1) and a plurality of gate bus lines (GL1 to GLn) are formed in a lattice pattern.
  • a rectangular area defined by the adjacent source bus line SL and the adjacent gate bus line GL becomes one pixel P.
  • a plurality of pixels (P11 to Pnm) are arranged in a matrix.
  • the arrangement of a plurality of pixels is a stripe arrangement. Specifically, a plurality of pixels (P11 to Pnm) are arranged in a stripe shape along the extending direction of the source bus line SL.
  • the plurality of TFTs 6 are provided corresponding to the intersections of the plurality of source bus lines (SL1 to SLm + 1) and the plurality of gate bus lines (GL1 to GLn).
  • the TFT 6 supplies the image signal from the source bus line SL to the pixel electrode 7 in response to the scan signal from the gate bus line GL. Details of the TFT 6 will be described later.
  • the plurality of pixel electrodes 7 are provided corresponding to each of the plurality of TFTs 6.
  • the plurality of pixel electrodes 7 are connected to each of the plurality of source bus lines (SL1 to SLm + 1).
  • the plurality of pixel electrodes 7 connected to one source bus line SL are arranged along the extending direction of the source bus line SL (hereinafter sometimes referred to as the vertical line direction).
  • SLm + 1) are arranged alternately on one side (left side shown in FIG. 1) and the other side (right side shown in FIG. 1) of the arrangement direction (hereinafter sometimes referred to as horizontal line direction).
  • the odd-numbered pixel electrode 7 connected to the odd-numbered gate bus lines (GL1, GL3, GL5,...) In the vertical line direction has a source bus line (SLi) (here) I is a positive integer).
  • the even-numbered pixel electrodes 7 connected to the even-numbered gate bus lines (GL2, GL4, GL6,...) In the vertical line direction are connected to the source bus line (SLi + 1) adjacent to the right side. .
  • An image signal is supplied to the plurality of pixel electrodes 7 from the source bus line SL via the TFT 6.
  • the pixel electrode 7 drives the liquid crystal positioned between the common electrode (not shown) in response to the image signal. Thereby, the light transmittance is adjusted.
  • the control device 5 supplies an image signal to the source driver 3.
  • the control device 5 supplies control signals to the gate driver 4 and the source driver 3.
  • the control signals supplied to the gate driver 4 include a gate start pulse (GSP), a gate shift clock signal (GSC), and a gate output enable signal (GOE).
  • GSP gate start pulse
  • GSC gate shift clock signal
  • GOE gate output enable signal
  • the control signal supplied to the source driver 3 includes a source start pulse (SSP), a source shift clock signal (SSC), a source output enable signal (SOE), a polarity control signal (POL), and the like.
  • SSP source start pulse
  • SSC source shift clock signal
  • SOE source output enable signal
  • POL polarity control signal
  • the gate driver 4 sequentially supplies scan signals to the gate bus lines (GL1 to GLn) in the order of GL1, GL2, GL3,. In response to this scan signal, the TFT 6 is driven in units of horizontal lines.
  • the source driver 3 converts the supplied image signal into an analog image signal.
  • the source driver 3 supplies an image signal for one horizontal line to a plurality of source bus lines (SL1 to SLm + 1) every horizontal period in which a scan signal is supplied to the gate bus line GL.
  • the source driver 3 supplies the image signal to the column inversion method.
  • Image signals supplied to each of the plurality of source bus lines (SL1 to SLm + 1) have opposite polarities in adjacent source bus lines SL. Specifically, the odd-numbered source bus lines (SL1, SL3,%) And the even-numbered source bus lines (SL2, SL4,...) In the horizontal line direction have mutually opposite polarities.
  • a signal is supplied.
  • the polarities of the image signals supplied to the plurality of source bus lines (SL1 to SLm + 1) are inverted in units of frames under the control of the control device 5.
  • an image signal having a positive potential is supplied to odd-numbered source bus lines (SL1, SL3,%) In the horizontal line direction, and even-numbered source bus lines (SL2, SL4,. ⁇ ) shows a state in which an image signal having a negative potential is supplied.
  • the source driver 3 supplies an image signal whose polarity is inverted between a positive potential and a negative potential to each of the plurality of source bus lines (SL1 to SLm + 1) for each unit period (one vertical scanning period).
  • the liquid crystal display device 1 employs a so-called Z-inversion method in which the pixel electrode 7 is driven by the dot inversion method while the source bus line SL is driven by the column inversion method. ing.
  • FIG. 2 is an enlarged plan view showing a main part of the liquid crystal display device 1 according to the present embodiment.
  • FIG. 3 is a cross-sectional view taken along line AA in FIG.
  • three source bus lines (SL1 to SL3) and three of the regions partitioned into a plurality of source bus lines (SL1 to SLm + 1) and a plurality of gate bus lines (GL1 to GLn) are shown.
  • the area partitioned into the gate bus lines (GL1 to GL3) is shown enlarged.
  • liquid crystal panel applicable to the present invention is not limited to an active matrix transmissive liquid crystal panel.
  • the liquid crystal panel applicable to the present invention may be, for example, a transflective type (transmission / reflection type) liquid crystal panel.
  • the liquid crystal panel 2 includes an element substrate 10 (see FIG. 3), a color filter substrate (not shown), and a liquid crystal layer (not shown).
  • the liquid crystal panel 2 of the present embodiment performs display in, for example, a TN (Twisted Nematic) mode, and a liquid crystal having a positive dielectric anisotropy is used for the liquid crystal layer.
  • TN Transmission Nematic
  • the liquid crystal display device 1 of the present invention is not limited to the above TN mode as a display mode, but is a VA (Vertical Alignment, Vertical Alignment) mode, an STN (Super Twisted Nematic) mode, an IPS (In-Plane Switching) mode, an FFS ( (Fringe FieldingSwitching) mode or the like can be used.
  • VA Vertical Alignment, Vertical Alignment
  • STN Super Twisted Nematic
  • IPS In-Plane Switching
  • FFS Frringe FieldingSwitching
  • a TFT 6 is formed on a transparent substrate 11 constituting the element substrate 10.
  • the TFT 6 includes a semiconductor layer 12, a first gate electrode 13a, and a second gate electrode 13b.
  • the TFT 6 of this embodiment is an n-channel type.
  • the TFT 6 is not limited to the n-channel type but may be a p-channel type.
  • a glass substrate can be used as the transparent substrate 11, for example.
  • the material for forming the semiconductor layer 12 include CGS (Continuous Grain Silicon: Continuous Grain Boundary Silicon), LPS (Low-temperature Poly-Silicon: Low-temperature polycrystalline silicon), ⁇ -Si (Amorphous Silicon: Amorphous Silicon), and the like.
  • a silicon semiconductor can be used.
  • the semiconductor layer 12 includes a first channel region 120a, a second channel region 120b, a first high concentration impurity region 121a, a second high concentration impurity region 121b, a third high concentration impurity region 121c, a first low concentration impurity region 122a, 2 includes a low concentration impurity region 122b, a third low concentration impurity region 122c, and a fourth low concentration impurity region 122d.
  • the first channel region 120 a and the second channel region 120 b function as a channel portion of the semiconductor layer 12.
  • the first high concentration impurity region 121 a functions as a source part of the semiconductor layer 12.
  • the second high concentration impurity region 121 b functions as a drain portion of the semiconductor layer 12.
  • the first gate electrode 13a and the second gate electrode 13b are constituted by a part of the gate bus line GL.
  • the TFT 6 has a double gate structure in which the first gate electrode 13a and the second gate electrode 13b are arranged along the gate bus line GL.
  • the TFT 6 is formed in a U shape in plan view.
  • the first high-concentration impurity region 121a and the first channel region 120a are arranged adjacent to each other with the first low-concentration impurity region 122a interposed therebetween in a direction orthogonal to the horizontal line direction.
  • the second high-concentration impurity region 121b and the second channel region 120b are disposed adjacent to each other with the second low-concentration impurity region 122b interposed therebetween in a direction orthogonal to the horizontal line direction.
  • the holding characteristics of the plurality of TFTs 6 are invariant with respect to a shift in relative position between the plurality of gate bus lines GL and the plurality of TFTs 6 in the horizontal line direction.
  • the “holding characteristic” is stored in the pixel capacitance after a predetermined signal voltage is applied to the pixel electrode 7 and until a new signal voltage is applied to the pixel electrode 7 (one frame period). This is a characteristic of how much charge can be retained.
  • the retention characteristics change due to the relative position shift between the gate electrode and the semiconductor layer.
  • the retention characteristics in the present embodiment change depending on the relative position shift between the gate electrode, the channel region, and the low concentration impurity region. In the present embodiment, even if the gate bus line GL is displaced in the horizontal line direction, the relative position between the gate electrode and the semiconductor layer is not displaced, so that the holding characteristics of the TFT 6 do not change.
  • the first gate electrode 13a extends in a direction parallel to the horizontal line direction.
  • the first channel region 120a is disposed below the first gate electrode 13a so as to face the first gate electrode 13a.
  • the first channel region 120a is formed in the semiconductor layer 12 in a self-aligned manner with respect to the first gate electrode 13a.
  • the first channel region 120a is doped with a p-type impurity such as B (boron).
  • the second gate electrode 13b extends in a direction parallel to the horizontal line direction.
  • the second channel region 120b is disposed below the second gate electrode 13b so as to face the second gate electrode 13b.
  • the second channel region 120b is formed in the semiconductor layer 12 in a self-aligned manner with respect to the second gate electrode 13b.
  • the second channel region 120b is doped with a p-type impurity similar to the first channel region 120a.
  • the first high-concentration impurity region 121a and the second high-concentration impurity region 121b are provided at an interval so as to sandwich the first channel region 120a and the second channel region 120b.
  • the first high-concentration impurity region 121a is provided closer to the source electrode 14 than the first channel region 120a.
  • the second high concentration impurity region 121b is provided closer to the drain electrode 15 than the second channel region 120b.
  • the third high concentration impurity region 121c is provided between the first channel region 120a and the second channel region 120b.
  • the first high-concentration impurity region 121a, the second high-concentration impurity region 121b, and the third high-concentration impurity region 121c each contain n-type impurities at a higher concentration than the low-concentration impurity region. Therefore, in the first high concentration impurity region 121a, the second high concentration impurity region 121b, and the third high concentration impurity region 121c, the n-type carrier concentration is higher than that in the low concentration impurity region.
  • the first low-concentration impurity region 122a is provided between the first channel region 120a and the first high-concentration impurity region 121a.
  • the second low concentration impurity region 122b is provided between the second channel region 120b and the second high concentration impurity region 121b.
  • the third low concentration impurity region 122c is provided between the first channel region 120a and the third high concentration impurity region 121c.
  • the fourth low concentration impurity region 122d is provided between the second channel region 120b and the third high concentration impurity region 121c.
  • the n-type impurity has a lower concentration than the high-concentration impurity region, respectively. include. Therefore, in the first low concentration impurity region 122a, the second low concentration impurity region 122b, the third low concentration impurity region 122c, and the fourth low concentration impurity region 122d, the n-type carrier concentration is higher than that of the high concentration impurity region. Low.
  • 122c, and the third high-concentration impurity region 121c and the fourth low-concentration impurity region 122d each form an LDD (Lightly Doped Drain) structure.
  • a gate insulating film 16 is formed on the transparent substrate 11 so as to cover the semiconductor layer 12.
  • a material for forming the gate insulating film 16 for example, a silicon oxide film, a silicon nitride film, or a laminated film thereof can be used.
  • the length of the first low-concentration impurity region 122a in the vertical line direction is defined as a first length L1.
  • the length of the second low-concentration impurity region 122b in the vertical line direction is defined as a second length L2.
  • the length of the third low-concentration impurity region 122c in the vertical line direction is a third length L3.
  • the length of the fourth low-concentration impurity region 122d in the vertical line direction is set to a fourth length L4.
  • the first length L1 and the third length L3 are invariant with respect to the relative positional shift between the plurality of gate bus lines GL and the plurality of TFTs 6 in the horizontal line direction.
  • the second length L ⁇ b> 2 and the fourth length L ⁇ b> 4 are invariant with respect to the relative position shift between the plurality of gate bus lines GL and the plurality of TFTs 6 in the horizontal line direction.
  • a first gate electrode 13 a is formed at a position facing the first channel region 120 a of the semiconductor layer 12.
  • a second gate electrode 13 b is formed at a position facing the second channel region 120 b of the semiconductor layer 12.
  • a material for forming the first gate electrode 13a and the second gate electrode 13b for example, a laminated film of W (tungsten) / TaN (tantalum nitride), Mo (molybdenum), Ti (titanium), Al (aluminum), or the like is used. Can do.
  • a first interlayer insulating film 17 is formed on the gate insulating film 16 so as to cover the first gate electrode 13a and the second gate electrode 13b.
  • a material for forming the first interlayer insulating film 17 for example, a silicon oxide film, a silicon nitride film, or a laminated film thereof can be used.
  • a source electrode 14 and a drain electrode 15 are formed on the first interlayer insulating film 17.
  • the source electrode 14 is connected to the first high-concentration impurity region 121 a of the semiconductor layer 12 through a contact hole 14 h that penetrates the first interlayer insulating film 17 and the gate insulating film 16.
  • the drain electrode 15 is connected to the second high-concentration impurity region 121 b of the semiconductor layer 12 through a contact hole 15 h that penetrates the first interlayer insulating film 17 and the gate insulating film 16.
  • the same conductive material as that of the gate electrode 13 described above can be used.
  • a second interlayer insulating film 18 is formed on the first interlayer insulating film 17 so as to cover the source electrode 14 and the drain electrode 15.
  • a forming material of the second interlayer insulating film 18 a forming material similar to the first interlayer insulating film 17 described above or an organic insulating material can be used.
  • a pixel electrode 7 is formed on the second interlayer insulating film 18.
  • the pixel electrode 7 is connected to the drain electrode 15 through a contact hole 7 h that penetrates the second interlayer insulating film 18.
  • the pixel electrode 7 is connected to the second high-concentration impurity region 121b of the semiconductor layer 12 using the drain electrode 15 as a relay electrode.
  • a transparent conductive material such as ITO (Indium Tin Oxide, Indium Tin Oxide), IZO (Indium Zinc Oxide, Indium Zinc Oxide) can be used.
  • An alignment film 19 is formed on the second interlayer insulating film 18 so as to cover the pixel electrode 7.
  • the alignment film 19 has an alignment regulating force that horizontally aligns the liquid crystal molecules constituting the liquid crystal layer.
  • the form of the TFT 6 may be a top gate type TFT or a bottom gate type TFT.
  • 4A to 5B are schematic diagrams for explaining the operation of the arrangement configuration of the TFTs 6 in the liquid crystal display device 1 according to the present embodiment.
  • FIG. 4A and FIG. 4B are plan views showing an enlarged main part of a liquid crystal display device 1X according to a comparative example.
  • FIG. 4A is a diagram before a relative position shift between the plurality of gate bus lines and the plurality of TFTs in the horizontal line direction, that is, a so-called alignment shift.
  • FIG. 4B is a diagram after an alignment shift occurs in the horizontal line direction.
  • reference characters LX1, LX2, LX3, and LX4 denote the length (first length) and second low length of the first low-concentration impurity region in the vertical line direction before the misalignment in the horizontal line direction occurs, respectively.
  • the length of the concentration impurity region in the vertical line direction (second length), the length of the third low concentration impurity region in the horizontal line direction (third length), and the length of the fourth low concentration impurity region in the horizontal line direction This is the length (fourth length).
  • symbols LX1 ′, LX2 ′, LX3 ′, and LX4 ′ are respectively the first length, the second length, the third length, and the first length after the occurrence of misalignment in the horizontal line direction. 4 lengths.
  • FIG. 5A and FIG. 5B are plan views showing enlarged main parts of the liquid crystal display device 1 according to the present embodiment.
  • FIG. 5A is a diagram before an alignment shift occurs in the horizontal line direction.
  • FIG. 5B is a diagram after an alignment shift occurs in the horizontal line direction.
  • reference numerals L1, L2, L3, and L4 denote a first length, a second length, a third length, and a fourth length, respectively, before alignment displacement occurs in the horizontal line direction. is there.
  • reference numerals L1 ′, L2 ′, L3 ′, and L4 ′ respectively denote the first length, the second length, the third length, and the first length after the occurrence of misalignment in the horizontal line direction. 4 lengths.
  • the TFT 6X of the liquid crystal display device 1X according to the comparative example includes a first gate electrode 13Xa and a second gate electrode 13Xb.
  • the first gate electrode 13Xa and the second gate electrode 13Xb are each configured by a part of the gate bus line GLX.
  • the TFT 6X has a double gate structure in which the first gate electrode 13Xa and the second gate electrode 13Xb are arranged along the gate bus line GLX.
  • the TFT 6X is formed in an L shape in plan view.
  • the first gate electrode 13Xa extends in a direction parallel to the horizontal line direction.
  • the second gate electrode 13Xb extends in a direction orthogonal to the horizontal line direction.
  • a part of the gate bus line GLX protrudes upward in parallel with the extending direction of the source bus line SLX.
  • the second gate electrode 13Xb is configured by a part of the protruding portion of the source bus line SLX.
  • the second length LX2 'after the alignment deviation in the horizontal line direction is shorter than the second length LX2 before the alignment deviation in the horizontal line direction occurs (LX2' ⁇ LX2).
  • the fourth length LX4 'after the alignment deviation in the horizontal line direction is longer than the fourth length LX4 before the alignment deviation in the horizontal line direction occurs (LX4'> LX4).
  • the holding characteristics of the TFT 6X change before and after the occurrence of misalignment in the horizontal line direction, the holding characteristics of the TFT 6X change, resulting in display quality. Will cause a decline.
  • the holding characteristics of the TFT 6X change as shown in FIG. 6A, a grayscale difference is generated for each horizontal line in the display image, and uneven stripes are recognized.
  • L1 L1 ′
  • L2 L2 ′
  • L3 L3 ′
  • L4 L4 ′
  • the Z-inversion method since the Z-inversion method is adopted, power consumption can be reduced as compared with the dot inversion method.
  • the polarity array applied to the pixel In the Z-inversion method, the polarity array applied to the pixel is in a dot inversion state. For this reason, it is possible to suppress the occurrence of crosstalk between pixels and to suppress the occurrence of flicker.
  • the source part, the channel part, and the drain part of the semiconductor layer are arranged in the vertical line direction, and the gate electrode extends in a direction parallel to the horizontal line direction. For this reason, even when an alignment shift occurs in the horizontal line direction, it is possible to suppress a change in the holding characteristics of the TFT 6 and suppress a deterioration in display quality.
  • the present invention is not limited to this.
  • the present invention can be applied even when the TFT has a multi-gate structure such as a triple gate structure or a quattro gate structure.
  • FIG. 7 is an enlarged plan view showing a main part of the liquid crystal display device 1A according to the present embodiment.
  • the TFT 6 has a double gate structure and is formed in a U shape in a plan view.
  • the TFT 6A of the present embodiment has a triple gate structure and is formed in an S shape in plan view.
  • the TFT 6A includes a first gate electrode 13Aa, a second gate electrode 13Ab, and a third gate electrode 13Ac.
  • the first gate electrode 13Aa, the second gate electrode 13Ab, and the third gate electrode 13Ac each extend in a direction parallel to the horizontal line direction.
  • the TFT 6A has a triple gate structure in which a first gate electrode 13Aa, a second gate electrode 13Ab, and a third gate electrode 13Ac are arranged along the gate bus line GL.
  • the codes LA1, LA2, LA3, LA4, LA5, LA6 are respectively the first length, the second length, the third length, the fourth length, the fifth length, 6 lengths.
  • the sixth length LA6 is invariable.
  • the liquid crystal display device 1A even in the case of misalignment in the horizontal line direction in the triple gate structure TFT 6A, the change in the holding characteristics of the TFT 6A is suppressed, and the deterioration in display quality is suppressed. can do.
  • FIG. 8 is an enlarged plan view showing a main part of the liquid crystal display device 1B according to the present embodiment.
  • the arrangement of the plurality of pixels is a stripe arrangement.
  • the arrangement of the plurality of pixels (P D 11 to P D 55) is a delta arrangement. Specifically, the pixel arrangement positions are shifted by a half pixel between the odd-numbered pixels and the even-numbered pixels.
  • the center position of the second pixel P D 32 from the row end (left end) of the third row is 1 pixel in the row direction of the second pixel P D 22 from the row end of the second row ( It is shifted to the left by half of the width in the horizontal direction.
  • the center position of the third row of the row end second pixel P D 32 is 1 second from the second central position and the fifth row of the row end of the pixel P D 12 from row in edge pixel P D 52 matches the center position in the row direction.
  • the center position of the second pixel P D 22 from the end of the second row coincides with the center position of the second pixel P D 42 from the end of the fourth row in the row direction.
  • the source bus line SL D is a plan view zigzag.
  • the pixel electrode 7B is a square in plan view.
  • the odd-numbered pixel electrodes 7B connected to the odd-numbered gate bus lines (GL D 1, GL D 3, GL D 5,...) In the vertical line direction are connected to the source bus adjacent to the right side.
  • Line (SL D i + 1) (where i is a positive integer).
  • even-numbered gate bus lines (GL D 2, GL4, ⁇ ) in the vertical line direction even-numbered pixel electrodes 7B connected to is connected to a source bus line adjacent to the left (SL D i) ing.
  • the liquid crystal display device 1B even if the pixel arrangement is a delta arrangement and an alignment shift occurs in the horizontal line direction in the TFT 6B having a double gate structure, the change in the holding characteristics of the TFT 6B is changed. Can be suppressed, and deterioration of display quality can be suppressed.
  • FIG. 9 is an enlarged plan view showing a main part of the liquid crystal display device 1C according to the present embodiment.
  • four source bus lines (SL D 1 to SL D m + 1) and four source bus lines (GL D 1 to GL D n) are divided into a plurality of gate bus lines (GL D 1 to GL D n).
  • the liquid crystal display device 1C even if the pixel arrangement is a delta arrangement and the alignment deviation in the horizontal line direction occurs in the triple gate structure TFT 6C, the change in the holding characteristics of the TFT 6C is changed. Can be suppressed, and deterioration of display quality can be suppressed.
  • FIG. 10 is an enlarged plan view showing a main part of the liquid crystal display device 1D according to the present embodiment.
  • the TFT 6 has a double gate structure and is formed in a U shape in a plan view.
  • the TFT 6D of the present embodiment has a single gate structure and is formed in an L shape in plan view.
  • TFT 6D includes one gate electrode 13D.
  • the gate electrode 13D extends in a direction parallel to the horizontal line direction.
  • the TFT 6D has a single gate structure in which one gate electrode 13D is arranged along the gate bus line GL.
  • symbols LD1 and LD2 have a first length and a second length, respectively.
  • the first length LD1 and the second length LD2 are unchanged before and after an alignment shift in the horizontal line direction occurs.
  • liquid crystal display device 1D even when the alignment deviation in the horizontal line direction occurs in the single-gate TFT 6D, the change in the holding characteristics of the TFT 6D is suppressed, and the deterioration in display quality is suppressed. can do.
  • the sixth embodiment of the present invention will be described below.
  • the basic configuration of the liquid crystal display device according to this embodiment is the same as that of the first embodiment, and IGZO (In—Ga—Zn—) is an oxide composed of indium, gallium, and zinc as a material for forming a semiconductor layer.
  • IGZO In—Ga—Zn—
  • O-based semiconductor O-based semiconductor
  • the oxide semiconductor has higher mobility than ⁇ -Si. Therefore, a TFT using an oxide semiconductor can operate at a higher speed than a TFT using ⁇ -Si.
  • the oxide semiconductor film is formed by a simpler process than the polycrystalline silicon film, the oxide semiconductor film can be applied to a device that requires a large area.
  • the oxide semiconductor layer can be formed as follows, for example. First, an IGZO film having a thickness of 30 nm to 300 nm is formed on the insulating film by sputtering. Next, a resist mask that covers a predetermined region of the IGZO film is formed by photolithography. Next, the portion of the IGZO film that is not covered with the resist mask is removed by wet etching. Thereafter, the resist mask is peeled off. In this manner, an oxide semiconductor layer is obtained.
  • IZO In—Zn—O-based semiconductor
  • ZTO an oxide composed of zinc and titanium
  • Zn—Ti—O based semiconductor Zn—Ti—O based semiconductor
  • the present invention can be used for a liquid crystal display device.
  • second high concentration impurity region (drain portion), GL, GL D ... Gate bus line, SL, SL D ... Source bus line, L1... First length (length of first low-concentration impurity region in vertical line direction), L2... Second length (first 2 length of the low concentration impurity region in the vertical line direction), L3... Third length (length of the third low concentration impurity region in the vertical line direction), L4... Fourth length (fourth low concentration impurity) Length of the region in the vertical line direction), L5 ... fifth length, L6 ... sixth length

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Abstract

　この液晶表示装置において、複数のソースバスラインの各々に接続される複数の画素電極は、ソースバスラインの延在方向に沿って、複数のソースバスラインの並び方向の一方側及び他方側に交互に配置され、薄膜トランジスタは、ソース部とチャネル部とドレイン部とを含む半導体層と、ゲートバスラインの一部によって構成されるゲート電極と、を含み、ソース部とチャネル部とドレイン部とは、複数のソースバスラインの並び方向と交差する方向に互いに隣接して配置され、ゲート電極は、複数のソースバスラインの並び方向と平行な方向に延在し、チャネル部と対向して配置されている。

Description

液晶表示装置
　本発明は、液晶表示装置に関する。
　本願は、２０１２年７月１９日に、日本に出願された特願２０１２－１６０８４８号に基づき優先権を主張し、その内容をここに援用する。
　液晶表示装置の一形態として、インバージョン駆動方式で駆動する液晶表示装置が知られている。インバージョン駆動方式としては、フレーム・インバージョン方式、ライン・インバージョン方式、コラム・インバージョン方式、ドット・インバージョン方式等の種々の方式がある。
　例えば、特許文献１には、データラインをコラム・インバージョン方式で駆動するとともに液晶セルをドット・インバージョン方式で駆動する、いわゆるＺ－インバージョン方式の液晶表示装置が開示されている。
特開２００７－２４９２４０号公報
　ところで、液晶表示装置を製造する際、データラインやゲートライン等の配線層と薄膜トランジスタとの相対位置のずれ、いわゆるアライメントずれが生じることがある。しかしながら、特許文献１の液晶表示装置では、アライメントずれを考慮した構成となっていない。その結果、アライメントずれが生じた場合、薄膜トランジスタの保持特性が変化し、表示品位が低下するという問題があった。
　本発明は、上記の課題を解決するためになされたものであって、薄膜トランジスタの保持特性の変化を抑制し、表示品位の低下を抑制することが可能な液晶表示装置を提供することを目的とする。
　上記の目的を達成するために、本発明は以下の手段を採用した。
　（１）すなわち、本発明の第一の態様に係る液晶表示装置は、互いに隣接して配置された複数のソースバスラインと、前記複数のソースバスラインと交差するように互いに隣接して配置された複数のゲートバスラインと、前記複数のソースバスラインと前記複数のゲートバスラインとの各交差部に対応して設けられた複数の薄膜トランジスタと、前記複数の薄膜トランジスタの各々に対応して設けられ、前記薄膜トランジスタを介して前記ソースバスラインから画像信号が供給される複数の画素電極と、単位期間毎に正極性電位と負極性電位とに極性が反転する前記画像信号を前記複数のソースバスラインの各々に供給するソースドライバーと、を含み、前記複数のソースバスラインの各々に接続される複数の前記画素電極は、前記ソースバスラインの延在方向に沿って、前記複数のソースバスラインの並び方向の一方側及び他方側に交互に配置され、前記複数の薄膜トランジスタの各々は、ソース部とチャネル部とドレイン部とを含む半導体層と、前記ゲートバスラインの一部によって構成されるゲート電極と、を含み、前記ソース部と前記チャネル部と前記ドレイン部とは、前記複数のソースバスラインの並び方向と交差する方向に互いに隣接して配置され、前記ゲート電極は、前記複数のソースバスラインの並び方向と平行な方向に延在し、前記チャネル部と対向して配置されている。
　（２）本発明の第二の態様に係る液晶表示装置は、前記半導体層は、前記チャネル部として機能するチャネル領域と、前記ソース部または前記ドレイン部として機能する高濃度不純物領域と、前記チャネル領域と前記高濃度不純物領域との間に設けられた低濃度不純物領域と、を含み、
　前記複数の薄膜トランジスタの各々において、前記ソースバスラインの延在方向における前記低濃度不純物領域の長さは、前記複数のソースバスラインの並び方向における前記複数のゲートバスラインと前記複数の薄膜トランジスタとの相対位置のずれに対して不変であってもよい。
　（３）上記（１）または（２）に記載の液晶表示装置では、前記複数の薄膜トランジスタの各々は、前記ゲートバスラインの一部によって構成されるゲート電極が前記ゲートバスラインに沿って複数配置されたマルチゲート構造を有してもよい。
　（４）上記（３）に記載の液晶表示装置では、前記複数の薄膜トランジスタの各々は、前記ゲート電極が前記ゲートバスラインに沿って二つ配置されたダブルゲート構造を有してもよい。
　（５）上記（３）に記載の液晶表示装置では、前記複数の薄膜トランジスタの各々は、前記ゲート電極が前記ゲートバスラインに沿って三つ配置されたトリプルゲート構造を有してもよい。
　（６）上記（１）または（２）に記載の液晶表示装置では、前記複数の薄膜トランジスタの各々は、前記ゲートバスラインの一部によって構成されるゲート電極が前記ゲートバスラインに沿って一つ配置されたシングルゲート構造を有してもよい。
　（７）上記（１）ないし（６）のいずれか一項に記載の液晶表示装置では、前記複数の薄膜トランジスタの各々の保持特性は、前記複数のソースバスラインの並び方向における前記複数のゲートバスラインと前記複数の薄膜トランジスタとの相対位置のずれに対して不変であってもよい。
　（８）上記（１）ないし（７）のいずれか一項に記載の液晶表示装置では、隣接する前記ソースバスラインと隣接する前記ゲートバスラインとによって区画された領域を一つの画素としたとき、複数の前記画素の配列がストライプ配列であってもよい。
　（９）上記（１）ないし（７）のいずれか一項に記載の液晶表示装置では、隣接する前記ソースバスラインと隣接する前記ゲートバスラインとによって区画された領域を一つの画素としたとき、複数の前記画素の配列がデルタ配列であってもよい。
　（１０）上記（１）ないし（９）のいずれか一項に記載の液晶表示装置では、前記半導体層の形成材料が、インジウム、ガリウム、及び亜鉛から構成される酸化物を含んでもよい。
　本発明によれば、薄膜トランジスタの保持特性の変化を抑制し、表示品位の低下を抑制することが可能な液晶表示装置を提供することができる。
本発明の第１実施形態に係る液晶表示装置を示す模式図である。 本発明の第１実施形態に係る液晶表示装置の要部を拡大して示す平面図である。 図２のＡ－Ａ線に沿った断面図である。 比較例に係る液晶表示装置の要部を拡大して示す平面図である。 比較例に係る液晶表示装置の要部を拡大して示す平面図である。 本発明の第１実施形態に係る液晶表示装置の要部を拡大して示す平面図である。 本発明の第１実施形態に係る液晶表示装置の要部を拡大して示す平面図である。 本発明の第１実施形態に係る液晶表示装置の効果を説明するための模式図である。 本発明の第１実施形態に係る液晶表示装置の効果を説明するための模式図である。 本発明の第２実施形態に係る液晶表示装置の要部を拡大して示す平面図である。 本発明の第３実施形態に係る液晶表示装置の要部を拡大して示す平面図である。 本発明の第４実施形態に係る液晶表示装置の要部を拡大して示す平面図である。 本発明の第５実施形態に係る液晶表示装置の要部を拡大して示す平面図である。
[第１実施形態]
　以下、本発明の第１実施形態について、図１～図６Ｂを用いて説明する。
　なお、以下の全ての図面においては、各構成要素を見やすくするため、構成要素によって寸法の縮尺を異ならせて示すことがある。
　図１は、本発明の第１実施形態に係る液晶表示装置１を示す模式図である。
　図１に示すように、本実施形態に係る液晶表示装置１は、液晶パネル２と、ソースドライバー３と、ゲートドライバー４と、制御装置５と、を備えている。液晶パネル２は、素子基板１０を含んでいる。
　素子基板１０には、表示の最小単位領域である画素がマトリクス状に複数配置されている。素子基板１０には、複数のソースバスライン(ＳＬ１～ＳＬｍ＋１)と、複数のゲートバスライン(ＧＬ１～ＧＬｎ)と、複数の薄膜トランジスタ６（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ，以下、ＴＦＴと略記する）と、複数の画素電極７と、が設けられている。以下の説明においては、ソースバスラインを総称してソースバスラインＳＬと記載することがある。ゲートバスラインを総称してゲートバスラインＧＬと記載することがある。
　複数のソースバスライン(ＳＬ１～ＳＬｍ＋１)は、互いに平行に延在するように隣接して配置されている。複数のゲートバスライン(ＧＬ１～ＧＬｎ)は、互いに平行に延在し、かつ、複数のソースバスライン(ＳＬ１～ＳＬｍ＋１)と直交するように互いに隣接して配置されている。素子基板１０上には、複数のソースバスライン(ＳＬ１～ＳＬｍ＋１)と複数のゲートバスライン(ＧＬ１～ＧＬｎ)とが格子状に形成されている。隣接するソースバスラインＳＬと隣接するゲートバスラインＧＬとによって区画された矩形状の領域が一つの画素Ｐとなる。本実施形態では、複数の画素（Ｐ１１～Ｐｎｍ）がマトリクス状に配置されている。
　また、本実施形態では、複数の画素（Ｐ１１～Ｐｎｍ）の配列がストライプ配列である。具体的には、複数の画素（Ｐ１１～Ｐｎｍ）がソースバスラインＳＬの延在方向に沿ってストライプ状に配列されている。
　複数のＴＦＴ６は、複数のソースバスライン(ＳＬ１～ＳＬｍ＋１)と複数のゲートバスライン(ＧＬ１～ＧＬｎ)との各交差部に対応して設けられている。ＴＦＴ６は、ゲートバスラインＧＬからのスキャン信号に応答してソースバスラインＳＬからの画像信号を画素電極７に供給する。ＴＦＴ６の詳細については後述する。
　複数の画素電極７は、複数のＴＦＴ６の各々に対応して設けられている。複数の画素電極７は、複数のソースバスライン(ＳＬ１～ＳＬｍ＋１)の各々に接続されている。一本のソースバスラインＳＬに接続される複数の画素電極７は、ソースバスラインＳＬの延在方向（以下、垂直ライン方向と称することがある）に沿って、複数のソースバスライン(ＳＬ１～ＳＬｍ＋１)の並び方向（以下、水平ライン方向と称することがある）の一方側（図１に示す左側）及び他方側（図１に示す右側）に交互に配置されている。
　本実施形態では、垂直ライン方向における奇数番目のゲートバスライン(ＧＬ１、ＧＬ３、ＧＬ５、・・・)に接続された奇数番目の画素電極７は、左側に隣接したソースバスライン(ＳＬｉ) (ここで、ｉは正の整数)に接続されている。一方、垂直ライン方向における偶数番目のゲートバスライン(ＧＬ２、ＧＬ４、ＧＬ６ 、・・・)に接続された偶数番目の画素電極７は、右側に隣接したソースバスライン(ＳＬｉ＋１)に接続されている。
　複数の画素電極７には、ＴＦＴ６を介してソースバスラインＳＬから画像信号が供給される。画素電極７は、画像信号に応答して共通電極(図示略)との間に位置する液晶を駆動する。これにより、光の透過率が調節される。
　制御装置５は、ソースドライバー３に画像信号を供給する。制御装置５は、ゲートドライバー４及びソースドライバー３に制御信号を供給する。
　ゲートドライバー４に供給される制御信号には、ゲート・スタートパルス（ＧＳＰ）、ゲート・シフト・クロック信号（ＧＳＣ）、ゲート出力イネーブル信号（ＧＯＥ）が含まれる。
　ソースドライバー３に供給される制御信号には、ソース・スタートパルス（ＳＳＰ）、ソース・シフト・クロック信号（ＳＳＣ）、ソース出力イネーブル信号（ＳＯＥ）、極性制御信号（ＰＯＬ）等が含まれる。
　ゲートドライバー４は、ＧＬ１、ＧＬ２、ＧＬ３、・・・ＧＬｎの順に、ゲートバスライン(ＧＬ１～ＧＬｎ)にスキャン信号を順次的に供給する。このスキャン信号に応答して、ＴＦＴ６が水平ライン単位で駆動される。
　ソースドライバー３は、供給された画像信号をアナログ画像信号に変換する。ソースドライバー３は、ゲートバスラインＧＬにスキャン信号が供給される１水平期間ごとに、１水平ライン分の画像信号を複数のソースバスライン(ＳＬ１～ＳＬｍ＋１)に供給する。
　ソースドライバー３は、コラム・インバージョン方式に画像信号を供給する。複数のソースバスライン(ＳＬ１～ＳＬｍ＋１)のそれぞれに供給される画像信号は、互いに隣接するソースバスラインＳＬにおいて相反する極性を有する。具体的には、水平ライン方向における奇数番目のソースバスライン(ＳＬ１、ＳＬ３、・・・)と偶数番目のソースバスライン(ＳＬ２、ＳＬ４、・・・)とには、互いに相反する極性の画像信号が供給される。複数のソースバスライン(ＳＬ１～ＳＬｍ＋１)に供給される画像信号の極性は、制御装置５の制御により、１フレーム単位で反転される。
　図１では、水平ライン方向における奇数番目のソースバスライン(ＳＬ１、ＳＬ３、・・・)に正極性電位の画像信号が供給され、水平ライン方向における偶数番目のソースバスライン(ＳＬ２、ＳＬ４、・・・)に負極性電位の画像信号が供給された状態を示している。ソースドライバー３は、単位期間（１垂直走査期間）毎に、正極性電位と負極性電位とに極性が反転する画像信号を複数のソースバスライン(ＳＬ１～ＳＬｍ＋１)の各々に供給する。
　このように本実施形態に係る液晶表示装置１は、ソースバスラインＳＬをコラム・インバージョン方式に駆動しながら画素電極７をドット・インバージョン方式で駆動する、いわゆるＺ－インバージョン方式を採用している。
　以下、液晶パネル２の具体的な構成について説明する。
　図２は、本実施形態に係る液晶表示装置１の要部を拡大して示す平面図である。
　図３は、図２のＡ－Ａ線に沿った断面図である。図２においては、複数のソースバスライン(ＳＬ１～ＳＬｍ＋１)と複数のゲートバスライン(ＧＬ１～ＧＬｎ)とに区画された領域のうち、３本のソースバスライン(ＳＬ１～ＳＬ３)と３本のゲートバスライン(ＧＬ１～ＧＬ３)とに区画された領域を拡大して示している。
　ここでは、アクティブマトリクス方式の透過型液晶パネルを一例に挙げて説明するが、本発明に適用可能な液晶パネルはアクティブマトリクス方式の透過型液晶パネルに限るものではない。本発明に適用可能な液晶パネルは、例えば半透過型（透過・反射兼用型）液晶パネルであっても良い。
　液晶パネル２は、素子基板１０（図３参照）と、カラーフィルター基板（図示略）と、液晶層（図示略）と、を備えている。本実施形態の液晶パネル２は、例えばＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モードで表示を行うものであり、液晶層には誘電率異方性が正の液晶が用いられる。
　本発明の液晶表示装置１は、表示モードとして、上記のＴＮモードに限らず、ＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ，垂直配向）モード、ＳＴＮ（Ｓｕｐｅｒ　Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ-Ｐｌａｎｅ　Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード等を用いることができる。ただし、本実施形態では、ＴＮモードの液晶パネル２を用いた例を挙げる。
　図３に示すように、素子基板１０を構成する透明基板１１上には、ＴＦＴ６が形成されている。ＴＦＴ６は、半導体層１２と、第１ゲート電極１３ａと、第２ゲート電極１３ｂと、を備えている。本実施形態のＴＦＴ６はｎチャネル型である。ＴＦＴ６は、ｎチャネル型に限らず、ｐチャネル型であってもよい。
　透明基板１１としては、例えばガラス基板を用いることができる。半導体層１２の形成材料としては、例えばＣＧＳ（Ｃｏｎｔｉｎｕｏｕｓ　Ｇｒａｉｎ　Ｓｉｌｉｃｏｎ：連続粒界シリコン）、ＬＰＳ（Ｌｏｗ-ｔｅｍｐｅｒａｔｕｒｅ　Ｐｏｌｙ-Ｓｉｌｉｃｏｎ：低温多結晶シリコン）、α－Ｓｉ（Ａｍｏｒｐｈｏｕｓ　Ｓｉｌｉｃｏｎ：非結晶シリコン）等のシリコン半導体を用いることができる。
　半導体層１２は、第１チャネル領域１２０ａ、第２チャネル領域１２０ｂ、第１高濃度不純物領域１２１ａ、第２高濃度不純物領域１２１ｂ、第３高濃度不純物領域１２１ｃ、第１低濃度不純物領域１２２ａ、第２低濃度不純物領域１２２ｂ、第３低濃度不純物領域１２２ｃ、及び第４低濃度不純物領域１２２ｄを含んでいる。
　第１チャネル領域１２０ａ、第２チャネル領域１２０ｂは、半導体層１２のチャネル部として機能する。第１高濃度不純物領域１２１ａは、半導体層１２のソース部として機能する。第２高濃度不純物領域１２１ｂは、半導体層１２のドレイン部として機能する。
　図２に示すように、第１ゲート電極１３ａ、第２ゲート電極１３ｂは、ゲートバスラインＧＬの一部によって構成されている。ＴＦＴ６は、第１ゲート電極１３ａ、第２ゲート電極１３ｂがゲートバスラインＧＬに沿って配置されたダブルゲート構造を有する。ＴＦＴ６は、平面視Ｕ字型に形成されている。
　図２及び図３に示すように、第１高濃度不純物領域１２１ａと第１チャネル領域１２０ａとは、水平ライン方向と直交する方向に、第１低濃度不純物領域１２２ａを挟んで互いに隣接して配置されている。第２高濃度不純物領域１２１ｂと第２チャネル領域１２０ｂとは、水平ライン方向と直交する方向に、第２低濃度不純物領域１２２ｂを挟んで互いに隣接して配置されている。
　そのため、複数のＴＦＴ６の保持特性は、水平ライン方向における複数のゲートバスラインＧＬと複数のＴＦＴ６との相対位置のずれに対して不変である。
　ここで、「保持特性」とは、画素電極７に所定の信号電圧を印加した後、この画素電極７に新たな信号電圧を印加するまでの間（１フレーム期間）に、画素容量に蓄えられた電荷をどれだけ保持できるかの特性である。
　保持特性は、ゲート電極と半導体層との相対位置のずれによって変化する。本実施形態における保持特性は、ゲート電極とチャネル領域及び低濃度不純物領域との相対位置のずれによって変化する。本実施形態では、ゲートバスラインＧＬが水平ライン方向にずれても、ゲート電極と半導体層との相対位置にずれが生じないので、ＴＦＴ６の保持特性は変化しない。
　図２に示すように、第１ゲート電極１３ａは、水平ライン方向と平行な方向に延在している。図３に示すように、第１チャネル領域１２０ａは、第１ゲート電極１３ａの下方に、第１ゲート電極１３ａと対向して配置されている。第１チャネル領域１２０ａは、第１ゲート電極１３ａに対して自己整合的に半導体層１２内に形成される。第１チャネル領域１２０ａには、Ｂ（ボロン）等のｐ型不純物がドープされている。
　図２に示すように、第２ゲート電極１３ｂは、水平ライン方向と平行な方向に延在している。図３に示すように、第２チャネル領域１２０ｂは、第２ゲート電極１３ｂの下方に、第２ゲート電極１３ｂと対向して配置されている。第２チャネル領域１２０ｂは、第２ゲート電極１３ｂに対して自己整合的に半導体層１２内に形成される。第２チャネル領域１２０ｂには、第１チャネル領域１２０ａと同様のｐ型不純物がドープされている。
　第１高濃度不純物領域１２１ａ及び第２高濃度不純物領域１２１ｂは、第１チャネル領域１２０ａ及び第２チャネル領域１２０ｂを挟むように間隔を空けて設けられている。第１高濃度不純物領域１２１ａは、第１チャネル領域１２０ａよりもソース電極１４側に設けられている。第２高濃度不純物領域１２１ｂは、第２チャネル領域１２０ｂよりもドレイン電極１５側に設けられている。第３高濃度不純物領域１２１ｃは、第１チャネル領域１２０ａと第２チャネル領域１２０ｂとの間に設けられている。
　第１高濃度不純物領域１２１ａ、第２高濃度不純物領域１２１ｂ、及び第３高濃度不純物領域１２１ｃには、それぞれｎ型不純物が低濃度不純物領域に比べて高濃度で含まれている。このため、第１高濃度不純物領域１２１ａ、第２高濃度不純物領域１２１ｂ、及び第３高濃度不純物領域１２１ｃにおいては、ｎ型のキャリア濃度が低濃度不純物領域に比べて高い。
　第１低濃度不純物領域１２２ａは、第１チャネル領域１２０ａと第１高濃度不純物領域１２１ａとの間に設けられている。第２低濃度不純物領域１２２ｂは、第２チャネル領域１２０ｂと第２高濃度不純物領域１２１ｂとの間に設けられている。第３低濃度不純物領域１２２ｃは、第１チャネル領域１２０ａと第３高濃度不純物領域１２１ｃとの間に設けられている。第４低濃度不純物領域１２２ｄは、第２チャネル領域１２０ｂと第３高濃度不純物領域１２１ｃとの間に設けられている。
　第１低濃度不純物領域１２２ａ、第２低濃度不純物領域１２２ｂ、第３低濃度不純物領域１２２ｃ、及び第４低濃度不純物領域１２２ｄには、それぞれｎ型不純物が高濃度不純物領域に比べて低濃度で含まれている。このため、第１低濃度不純物領域１２２ａ、第２低濃度不純物領域１２２ｂ、第３低濃度不純物領域１２２ｃ、及び第４低濃度不純物領域１２２ｄにおいては、ｎ型のキャリア濃度が高濃度不純物領域に比べて低い。
　このように、第１高濃度不純物領域１２１ａ及び第１低濃度不純物領域１２２ａ、第２高濃度不純物領域１２１ｂ及び第２低濃度不純物領域１２２ｂ、第３高濃度不純物領域１２１ｃ及び第３低濃度不純物領域１２２ｃ、並びに第３高濃度不純物領域１２１ｃ及び第４低濃度不純物領域１２２ｄは、それぞれＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を形成している。
　透明基板１１上には、半導体層１２を覆うようにゲート絶縁膜１６が形成されている。
ゲート絶縁膜１６の形成材料としては、例えばシリコン酸化膜、シリコン窒化膜、もしくはこれらの積層膜等を用いることができる。
　図２及び図３において、第１低濃度不純物領域１２２ａの垂直ライン方向の長さを第１の長さＬ１とする。第２低濃度不純物領域１２２ｂの垂直ライン方向の長さを第２の長さＬ２とする。第３低濃度不純物領域１２２ｃの垂直ライン方向の長さを第３の長さＬ３とする。第４低濃度不純物領域１２２ｄの垂直ライン方向の長さを第４の長さＬ４とする。
　第１の長さＬ１と第３の長さＬ３とは、水平ライン方向における複数のゲートバスラインＧＬと複数のＴＦＴ６との相対位置のずれに対して不変である。第２の長さＬ２と第４の長さＬ４とは、水平ライン方向における複数のゲートバスラインＧＬと複数のＴＦＴ６との相対位置のずれに対して不変である。
　ゲート絶縁膜１６上には、半導体層１２の第１チャネル領域１２０ａと対向する位置に第１ゲート電極１３ａが形成されている。半導体層１２の第２チャネル領域１２０ｂと対向する位置に第２ゲート電極１３ｂが形成されている。第１ゲート電極１３ａ及び第２ゲート電極１３ｂの形成材料としては、例えばＷ（タングステン）／ＴａＮ（窒化タンタル）の積層膜、Ｍｏ（モリブデン）、Ｔｉ（チタン）、Ａｌ（アルミニウム）等を用いることができる。
　ゲート絶縁膜１６上には、第１ゲート電極１３ａ及び第２ゲート電極１３ｂを覆うように第１層間絶縁膜１７が形成されている。第１層間絶縁膜１７の形成材料としては、例えばシリコン酸化膜、シリコン窒化膜、もしくはこれらの積層膜等を用いることができる。
　第１層間絶縁膜１７上には、ソース電極１４およびドレイン電極１５が形成されている。ソース電極１４は、第１層間絶縁膜１７とゲート絶縁膜１６とを貫通するコンタクトホール１４ｈを介して半導体層１２の第１高濃度不純物領域１２１ａに接続されている。ドレイン電極１５は、第１層間絶縁膜１７とゲート絶縁膜１６とを貫通するコンタクトホール１５ｈを介して半導体層１２の第２高濃度不純物領域１２１ｂに接続されている。ソース電極１４およびドレイン電極１５の形成材料としては、上述のゲート電極１３と同様の導電性材料を用いることができる。
　第１層間絶縁膜１７上には、ソース電極１４およびドレイン電極１５を覆うように第２層間絶縁膜１８が形成されている。第２層間絶縁膜１８の形成材料としては、上述の第１層間絶縁膜１７と同様の形成材料、もしくは有機絶縁性材料を用いることができる。
　第２層間絶縁膜１８上には、画素電極７が形成されている。画素電極７は、第２層間絶縁膜１８を貫通するコンタクトホール７ｈを介してドレイン電極１５に接続されている。
画素電極７は、ドレイン電極１５を中継用電極として半導体層１２の第２高濃度不純物領域１２１ｂに接続されている。
　画素電極７の形成材料としては、例えばＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ、インジウム錫酸化物）、ＩＺＯ（Ｉｎｄｉｕｍ　Ｚｉｎｃ　Ｏｘｉｄｅ、インジウム亜鉛酸化物）等の透明導電性材料を用いることができる。
　このような構成により、ゲートバスラインＧＬを通じて走査信号が供給され、ＴＦＴ６がオン状態となったときに、ソースバスラインＳＬを通じてソース電極１４に供給された画像信号が、半導体層１２、ドレイン電極１５を経て画素電極７に供給される。
　第２層間絶縁膜１８上には、画素電極７を覆うように配向膜１９が形成されている。配向膜１９は、液晶層を構成する液晶分子を水平配向させる配向規制力を有している。なお、ＴＦＴ６の形態としては、トップゲート型ＴＦＴであっても良いし、ボトムゲート型ＴＦＴであっても良い。
　図４Ａ～図５Ｂは、本実施形態に係る液晶表示装置１におけるＴＦＴ６の配置構成の作用を説明するための模式図である。
　図４Ａ及び図４Ｂは、比較例に係る液晶表示装置１Ｘの要部を拡大して示す平面図である。図４Ａは、水平ライン方向における複数のゲートバスラインと複数のＴＦＴとの相対位置のずれ、いわゆるアライメントずれが生じる前の図である。図４Ｂは、水平ライン方向におけるアライメントずれが生じた後の図である。
　図４Ａにおいて、符号ＬＸ１，ＬＸ２，ＬＸ３，ＬＸ４は、それぞれ水平ライン方向におけるアライメントずれが生じる前の、第１低濃度不純物領域の垂直ライン方向の長さ（第１の長さ）、第２低濃度不純物領域の垂直ライン方向の長さ（第２の長さ）、第３低濃度不純物領域の水平ライン方向の長さ（第３の長さ）、第４低濃度不純物領域の水平ライン方向の長さ（第４の長さ）である。
　図４Ｂにおいて、符号ＬＸ１’，ＬＸ２’，ＬＸ３’，ＬＸ４’は、それぞれ水平ライン方向におけるアライメントずれが生じた後の、第１の長さ、第２の長さ、第３の長さ、第４の長さである。
　図５Ａ及び図５Ｂは、本実施形態に係る液晶表示装置１の要部を拡大して示す平面図である。図５Ａは、水平ライン方向におけるアライメントずれが生じる前の図である。図５Ｂは、水平ライン方向におけるアライメントずれが生じた後の図である。
　図５Ａにおいて、符号Ｌ１，Ｌ２，Ｌ３，Ｌ４は、それぞれ水平ライン方向におけるアライメントずれが生じる前の、第１の長さ、第２の長さ、第３の長さ、第４の長さである。
　図５Ｂにおいて、符号Ｌ１’，Ｌ２’，Ｌ３’，Ｌ４’は、それぞれ水平ライン方向におけるアライメントずれが生じた後の、第１の長さ、第２の長さ、第３の長さ、第４の長さである。
　図４Ａに示すように、比較例に係る液晶表示装置１ＸのＴＦＴ６Ｘは、第１ゲート電極１３Ｘａと、第２ゲート電極１３Ｘｂとを有する。第１ゲート電極１３Ｘａ、第２ゲート電極１３Ｘｂは、それぞれゲートバスラインＧＬＸの一部によって構成されている。
　ＴＦＴ６Ｘは、第１ゲート電極１３Ｘａ、第２ゲート電極１３ＸｂがゲートバスラインＧＬＸに沿って配置されたダブルゲート構造を有する。ＴＦＴ６Ｘは、平面視Ｌ字型に形成されている。
　第１ゲート電極１３Ｘａは、水平ライン方向と平行な方向に延在している。第２ゲート電極１３Ｘｂは、水平ライン方向と直交する方向に延在している。ゲートバスラインＧＬＸの一部は、ソースバスラインＳＬＸの延在方向と平行に、上方に向けて突出している。
　第２ゲート電極１３Ｘｂは、ソースバスラインＳＬＸの突出部分の一部によって構成されている。
　液晶表示装置１Ｘにおいて水平ライン方向におけるアライメントずれが生じた場合を考える。図４Ａ及び図４Ｂに示すように、水平ライン方向におけるアライメントずれが生じる前後において、第１の長さＬＸ１，ＬＸ１’及び第３の長さＬＸ３，ＬＸ３’はそれぞれ不変である（ＬＸ１＝ＬＸ１’、ＬＸ３＝ＬＸ３’）。
　一方、水平ライン方向におけるアライメントずれが生じた後の第２の長さＬＸ２’は、水平ライン方向におけるアライメントずれが生じる前の第２の長さＬＸ２よりも短くなる（ＬＸ２’＜ＬＸ２）。水平ライン方向におけるアライメントずれが生じた後の第４の長さＬＸ４’は、水平ライン方向におけるアライメントずれが生じる前の第４の長さＬＸ４よりも長くなる（ＬＸ４’＞ＬＸ４）。
　このように、水平ライン方向におけるアライメントずれが生じる前後において、第２の長さＬＸ２，ＬＸ２’及び第４の長さＬＸ４，ＬＸ４’が変化すると、ＴＦＴ６Ｘの保持特性が変化してしまい、表示品位の低下を引き起こすこととなる。ＴＦＴ６Ｘの保持特性が変化すると、図６Ａに示すように、表示画像において１水平ライン毎に濃淡の差が生じ、スジムラが認識されるようになる。
　これに対し、本実施形態では、図５Ａ及び図５Ｂに示すように、水平ライン方向におけるアライメントずれが生じる前後において、第１の長さＬ１，Ｌ１’、第２の長さＬ２，Ｌ２’、第３の長さＬ３，Ｌ３’、及び第４の長さＬ４，Ｌ４’はそれぞれ不変である（Ｌ１＝Ｌ１’、Ｌ２＝Ｌ２’、Ｌ３＝Ｌ３’、Ｌ４＝Ｌ４’）。このため、水平ライン方向におけるアライメントずれが生じる前後において、ＴＦＴ６の保持特性が不変となり、表示品位の低下を抑制することができる。ＴＦＴ６の保持特性が不変であると、図６Ｂに示すように、表示画像において１水平ライン毎に濃淡の差が生じることが抑制され、スジムラが認識されることが抑制される。
　以上のような液晶表示装置１によれば、Ｚ－インバージョン方式を採用しているため、ドット・インバージョン方式に比べて、消費電力を低減できる。Ｚ－インバージョン方式では、画素に与えられる極性の配列がドット反転状態となる。このため、画素間にクロストークが生じることを抑制でき、フリッカの発生を抑制できる。
　Ｚ－インバージョン方式では、水平ライン方向のアライメントずれによって、ソースバスラインＳＬの右側と左側に接続される画素の間に保持特性のばらつきが生じやすい。しかしながら、本実施形態では、半導体層のソース部とチャネル部とドレイン部を垂直ライン方向に配置し、ゲート電極を水平ライン方向と平行な方向に延在させている。そのため、水平ライン方向におけるアライメントずれが生じた場合であっても、ＴＦＴ６の保持特性の変化を抑制し、表示品位の低下を抑制することができる。
　なお、本実施形態では、ＴＦＴがダブルゲート構造を有する例を挙げて説明したが、これに限らない。例えば、ＴＦＴがトリプルゲート構造やクアトロゲート構造等のマルチゲート構造を有する場合においても本発明を適用可能である。
[第２実施形態]
　以下、本発明の第２実施形態について、図７を用いて説明する。
　本実施形態に係る液晶表示装置１Ａの基本構成は第１実施形態と同一であり、ＴＦＴ６Ａがトリプルゲート構造を有する点が第１実施形態と異なる。したがって、本実施形態では、液晶表示装置１Ａの基本構成の説明は省略し、ＴＦＴ６Ａの構造について説明する。
　図７は、本実施形態に係る液晶表示装置１Ａの要部を拡大して示す平面図である。図７においては、複数のソースバスライン(ＳＬ１～ＳＬｍ＋１)と複数のゲートバスライン(ＧＬ１～ＧＬｎ)とに区画された領域のうち、３本のソースバスライン(ＳＬ１～ＳＬ３)と３本のゲートバスライン(ＧＬ１～ＧＬ３)とに区画された領域を拡大して示している。
　図７において、第１実施形態で用いた図面と共通の構成要素には同一の符号を付し、その詳細な説明は省略する。
　第１実施形態では、ＴＦＴ６は、ダブルゲート構造を有しており、平面視Ｕ字型に形成されていた。これに対して、本実施形態のＴＦＴ６Ａは、トリプルゲート構造を有しており、平面視Ｓ字型に形成されている。
　ＴＦＴ６Ａは、第１ゲート電極１３Ａａ、第２ゲート電極１３Ａｂ、及び第３ゲート電極１３Ａｃを含んでいる。第１ゲート電極１３Ａａ、第２ゲート電極１３Ａｂ、及び第３ゲート電極１３Ａｃは、それぞれ水平ライン方向と平行な方向に延在している。ＴＦＴ６Ａは、第１ゲート電極１３Ａａ、第２ゲート電極１３Ａｂ、及び第３ゲート電極１３ＡｃがゲートバスラインＧＬに沿って配置されたトリプルゲート構造を有する。
　図７において、符号ＬＡ１，ＬＡ２，ＬＡ３，ＬＡ４，ＬＡ５，ＬＡ６は、それぞれ第１の長さ、第２の長さ、第３の長さ、第４の長さ、第５の長さ、第６の長さである。
　本実施形態では、水平ライン方向におけるアライメントずれが生じる前後において、第１の長さＬＡ１、第２の長さＬＡ２、第３の長さＬＡ３、第４の長さＬＡ４、第５の長さＬＡ５、第６の長さＬＡ６はそれぞれ不変である。　
　本実施形態に係る液晶表示装置１Ａによれば、トリプルゲート構造のＴＦＴ６Ａにおいて水平ライン方向におけるアライメントずれが生じた場合であっても、ＴＦＴ６Ａの保持特性の変化を抑制し、表示品位の低下を抑制することができる。
[第３実施形態]
　以下、本発明の第３実施形態について、図８を用いて説明する。
　本実施形態に係る液晶表示装置１Ｂの基本構成は第１実施形態と同一であり、画素配列がデルタ配列である点が第１実施形態と異なる。したがって、本実施形態では、液晶表示装置１Ｂの基本構成の説明は省略し、デルタ配列について説明する。
　図８は、本実施形態に係る液晶表示装置１Ｂの要部を拡大して示す平面図である。図８においては、複数のソースバスライン(ＳＬＤ１～ＳＬＤｍ＋１)と複数のゲートバスライン(ＧＬＤ１～ＧＬＤｎ)とに区画された領域のうち、４本のソースバスライン(ＳＬＤ１～ＳＬＤ４)と５本のゲートバスライン(ＧＬＤ１～ＧＬＤ５)とに区画された領域を拡大して示している。
　図８において、第１実施形態で用いた図面と共通の構成要素には同一の符号を付し、その詳細な説明は省略する。
　第１実施形態では、複数の画素の配列がストライプ配列であった。これに対して、本実施形態では、図８に示すように、複数の画素（ＰＤ１１～ＰＤ５５）の配列がデルタ配列である。具体的には、奇数行の画素と偶数行の画素とでは、画素の配置位置が半画素分ずれている。例えば、３行目の行端（左端）から２番目の画素ＰＤ３２の中心位置は、２行目の行端から２番目の画素ＰＤ２２の中心位置に対して１画素の行方向（左右方向）の幅の半分だけ左側にずれている。３行目の行端から２番目の画素ＰＤ３２の中心位置は、１行目の行端から２番目の画素ＰＤ１２の中心位置及び５行目の行端から２番目の画素ＰＤ５２の中心位置と行方向において一致している。２行目の行端から２番目の画素ＰＤ２２の中心位置は、４行目の行端から２番目の画素ＰＤ４２の中心位置と行方向において一致している。
　本実施形態では、ソースバスラインＳＬＤは平面視ジグザグ形状である。画素電極７Ｂは平面視正方形である。
　本実施形態では、垂直ライン方向における奇数番目のゲートバスライン(ＧＬＤ１、ＧＬＤ３、ＧＬＤ５、・・・)に接続された奇数番目の画素電極７Ｂは、右側に隣接したソースバスライン(ＳＬＤｉ＋１) (ここで、ｉは正の整数)に接続されている。一方、垂直ライン方向における偶数番目のゲートバスライン(ＧＬＤ２、ＧＬ４、・・・)に接続された偶数番目の画素電極７Ｂは、左側に隣接したソースバスライン(ＳＬＤｉ)に接続されている。
　本実施形態に係る液晶表示装置１Ｂによれば、画素配列がデルタ配列であり、かつ、ダブルゲート構造のＴＦＴ６Ｂにおいて水平ライン方向におけるアライメントずれが生じた場合であっても、ＴＦＴ６Ｂの保持特性の変化を抑制し、表示品位の低下を抑制することができる。
[第４実施形態]
　以下、本発明の第４実施形態について、図９を用いて説明する。
　本実施形態に係る液晶表示装置１Ｃの基本構成は第３実施形態と同一であり、ＴＦＴ６Ｃがトリプルゲート構造を有する点が第３実施形態と異なる。したがって、本実施形態では、液晶表示装置１Ｃの基本構成の説明は省略する。
　図９は、本実施形態に係る液晶表示装置１Ｃの要部を拡大して示す平面図である。図９においては、複数のソースバスライン(ＳＬＤ１～ＳＬＤｍ＋１)と複数のゲートバスライン(ＧＬＤ１～ＧＬＤｎ)とに区画された領域のうち、４本のソースバスライン(ＳＬＤ１～ＳＬＤ４)と５本のゲートバスライン(ＧＬＤ１～ＧＬＤ５)とに区画された領域を拡大して示している。
　図９において、第３実施形態で用いた図面と共通の構成要素には同一の符号を付し、その詳細な説明は省略する。
　本実施形態に係る液晶表示装置１Ｃによれば、画素配列がデルタ配列であり、かつ、トリプルゲート構造のＴＦＴ６Ｃにおいて水平ライン方向におけるアライメントずれが生じた場合であっても、ＴＦＴ６Ｃの保持特性の変化を抑制し、表示品位の低下を抑制することができる。
[第５実施形態]
　以下、本発明の第５実施形態について、図１０を用いて説明する。
　本実施形態に係る液晶表示装置１Ｄの基本構成は第１実施形態と同一であり、ＴＦＴ６Ｄがシングルゲート構造を有する点が第１実施形態と異なる。したがって、本実施形態では、液晶表示装置１Ｄの基本構成の説明は省略し、ＴＦＴ６Ｄの構造について説明する。
　図１０は、本実施形態に係る液晶表示装置１Ｄの要部を拡大して示す平面図である。図１０においては、複数のソースバスライン(ＳＬ１～ＳＬｍ＋１)と複数のゲートバスライン(ＧＬ１～ＧＬｎ)とに区画された領域のうち、３本のソースバスライン(ＳＬ１～ＳＬ３)と３本のゲートバスライン(ＧＬ１～ＧＬ３)とに区画された領域を拡大して示している。
　図１０において、第１実施形態で用いた図面と共通の構成要素には同一の符号を付し、その詳細な説明は省略する。
　第１実施形態では、ＴＦＴ６は、ダブルゲート構造を有しており、平面視Ｕ字型に形成されていた。これに対して、本実施形態のＴＦＴ６Ｄは、シングルゲート構造を有しており、平面視Ｌ字型に形成されている。
　ＴＦＴ６Ｄは、１つのゲート電極１３Ｄを含んでいる。ゲート電極１３Ｄは、水平ライン方向と平行な方向に延在している。ＴＦＴ６Ｄは、ゲート電極１３ＤがゲートバスラインＧＬに沿って一つ配置されたシングルゲート構造を有する。
　図１０において、符号ＬＤ１，ＬＤ２は、それぞれ第１の長さ、第２の長さである。
　本実施形態では、水平ライン方向におけるアライメントずれが生じる前後において、第１の長さＬＤ１、第２の長さＬＤ２はそれぞれ不変である。　
　本実施形態に係る液晶表示装置１Ｄによれば、シングルゲート構造のＴＦＴ６Ｄにおいて水平ライン方向におけるアライメントずれが生じた場合であっても、ＴＦＴ６Ｄの保持特性の変化を抑制し、表示品位の低下を抑制することができる。　
[第６実施形態]
　以下、本発明の第６実施形態について説明する。
　本実施形態に係る液晶表示装置の基本構成は第１実施形態と同一であり、半導体層の形成材料として、インジウム、ガリウム、及び亜鉛から構成される酸化物であるＩＧＺＯ（Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体）を用いる点が第１実施形態と異なる。したがって、本実施形態では、液晶表示装置の基本構成の説明は省略し、半導体層の形成材料について説明する。
　第１実施形態では、半導体層１２の形成材料として、シリコン半導体を用いる例を説明していた。これに対し、本実施形態では、半導体層の形成材料として、ＩＧＺＯ等の酸化物半導体を用いる例を説明する。酸化物半導体は、α－Ｓｉよりも高い移動度を有している。このため、酸化物半導体を用いたＴＦＴは、α－Ｓｉを用いたＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。
　酸化物半導体層は、例えば、以下のようにして形成できる。まず、スパッタ法を用いて、厚さが３０ｎｍ以上３００ｎｍ以下のＩＧＺＯ膜を絶縁膜の上に形成する。次いで、フォトリソグラフィにより、ＩＧＺＯ膜の所定の領域を覆うレジストマスクを形成する。次いで、ＩＧＺＯ膜のうちレジストマスクで覆われていない部分をウエットエッチングにより除去する。その後、レジストマスクを剥離する。このようにして、酸化物半導体層が得られる。
　なお、酸化物半導体としては、ＩＧＺＯの他にも、例えばインジウム及び亜鉛から構成される酸化物であるＩＺＯ（Ｉｎ－Ｚｎ－Ｏ系半導体）、亜鉛及びチタンから構成される酸化物であるＺＴＯ（Ｚｎ－Ｔｉ－Ｏ系半導体）を用いることができる。
　以上、図面を参照しながら本発明に係る好適な実施形態について説明したが、本発明は上記の実施形態に限定されないことは言うまでもない。上記の実施形態において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。
　　その他、液晶表示装置の各構成要素の形状、数、配置、材料、形成方法等に関する具体的な記載は、上記の実施形態に限定されることなく、適宜変更が可能である。
　本発明は、液晶表示装置に利用可能である。
１，１Ａ，１Ｂ，１Ｃ，１Ｄ…液晶表示装置、３…ソースドライバー、４…ゲートドライバー、６，６Ａ，６Ｂ，６Ｃ，６Ｄ…ＴＦＴ（薄膜トランジスタ）、７，７Ａ，７Ｂ，７Ｃ，７Ｄ…画素電極、１２…半導体層、１３ａ…第１ゲート電極、１３ｂ…第２ゲート電極、１３Ａａ…第１ゲート電極、１３Ａｂ…第２ゲート電極、１３Ａｃ…第３ゲート電極、１３Ｄ…ゲート電極、１２０ａ…第１チャネル領域（チャネル部）、１２０ｂ…第２チャネル領域（チャネル部）、１２１ａ…第１高濃度不純物領域（ソース部）、１２１ｂ…第２高濃度不純物領域（ドレイン部）、ＧＬ，ＧＬＤ…ゲートバスライン、ＳＬ，ＳＬＤ…ソースバスライン、Ｌ１…第１の長さ（第１低濃度不純物領域の垂直ライン方向の長さ）、Ｌ２…第２の長さ（第２低濃度不純物領域の垂直ライン方向の長さ）、Ｌ３…第３の長さ（第３低濃度不純物領域の垂直ライン方向の長さ）、Ｌ４…第４の長さ（第４低濃度不純物領域の垂直ライン方向の長さ）、Ｌ５…第５の長さ、Ｌ６…第６の長さ

Claims (10)

  1. 　互いに隣接して配置された複数のソースバスラインと、
    　前記複数のソースバスラインと交差するように互いに隣接して配置された複数のゲートバスラインと、
    　前記複数のソースバスラインと前記複数のゲートバスラインとの各交差部に対応して設けられた複数の薄膜トランジスタと、
    　前記複数の薄膜トランジスタの各々に対応して設けられ、前記薄膜トランジスタを介して前記ソースバスラインから画像信号が供給される複数の画素電極と、
    　単位期間毎に正極性電位と負極性電位とに極性が反転する前記画像信号を前記複数のソースバスラインの各々に供給するソースドライバーと、を含み、
    　前記複数のソースバスラインの各々に接続される複数の前記画素電極は、前記ソースバスラインの延在方向に沿って、前記複数のソースバスラインの並び方向の一方側及び他方側に交互に配置され、
    　前記複数の薄膜トランジスタの各々は、ソース部とチャネル部とドレイン部とを含む半導体層と、前記ゲートバスラインの一部によって構成されるゲート電極と、を含み、
    　前記ソース部と前記チャネル部と前記ドレイン部とは、前記複数のソースバスラインの並び方向と交差する方向に互いに隣接して配置され、
    　前記ゲート電極は、前記複数のソースバスラインの並び方向と平行な方向に延在し、前記チャネル部と対向して配置されている液晶表示装置。
  2. 　前記半導体層は、前記チャネル部として機能するチャネル領域と、前記ソース部または前記ドレイン部として機能する高濃度不純物領域と、前記チャネル領域と前記高濃度不純物領域との間に設けられた低濃度不純物領域と、を含み、
    　前記複数の薄膜トランジスタの各々において、前記ソースバスラインの延在方向における前記低濃度不純物領域の長さは、前記複数のソースバスラインの並び方向における前記複数のゲートバスラインと前記複数の薄膜トランジスタとの相対位置のずれに対して不変である請求項１に記載の液晶表示装置。
  3. 　前記複数の薄膜トランジスタの各々は、前記ゲートバスラインの一部によって構成されるゲート電極が前記ゲートバスラインに沿って複数配置されたマルチゲート構造を有する請求項１または２に記載の液晶表示装置。
  4. 　前記複数の薄膜トランジスタの各々は、前記ゲート電極が前記ゲートバスラインに沿って二つ配置されたダブルゲート構造を有する請求項３に記載の液晶表示装置。
  5. 　前記複数の薄膜トランジスタの各々は、前記ゲート電極が前記ゲートバスラインに沿って三つ配置されたトリプルゲート構造を有する請求項３に記載の液晶表示装置。
  6. 　前記複数の薄膜トランジスタの各々は、前記ゲートバスラインの一部によって構成されるゲート電極が前記ゲートバスラインに沿って一つ配置されたシングルゲート構造を有する請求項１または２に記載の液晶表示装置。
  7. 　前記複数の薄膜トランジスタの各々の保持特性は、前記複数のソースバスラインの並び方向における前記複数のゲートバスラインと前記複数の薄膜トランジスタとの相対位置のずれに対して不変である請求項１ないし６のいずれか一項に記載の液晶表示装置。
  8. 　隣接する前記ソースバスラインと隣接する前記ゲートバスラインとによって区画された領域を一つの画素としたとき、複数の前記画素の配列がストライプ配列である請求項１ないし７のいずれか一項に記載の液晶表示装置。
  9. 　隣接する前記ソースバスラインと隣接する前記ゲートバスラインとによって区画された領域を一つの画素としたとき、複数の前記画素の配列がデルタ配列である請求項１ないし７のいずれか一項に記載の液晶表示装置。
  10. 　前記半導体層の形成材料が、インジウム、ガリウム、及び亜鉛から構成される酸化物を含む請求項１ないし９のいずれか一項に記載の液晶表示装置。
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