WO2014006882A1 - 固体撮像装置およびその駆動方法、並びに電子情報機器 - Google Patents

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    • H04N25/70—SSIS architectures; Circuits associated therewith
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    • H04N25/73—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors using interline transfer [IT]

Definitions

  • the present invention relates to a solid-state imaging device, a driving method thereof, and an electronic information device.
  • a solid-state imaging device capable of capturing a still image and a moving image
  • a signal charge is transferred from a vertical transfer unit to a horizontal transfer unit.
  • the present invention relates to a device having an operation mode for adding signal charges, a method for driving such a solid-state imaging device, and an electronic information device including such a solid-state imaging device.
  • solid-state imaging devices include CMOS image sensors and CCD image sensors, and these image sensors are used as imaging devices such as digital still cameras and video cameras.
  • Each image sensor uses a photodiode as an element for photoelectrically converting light from a subject.
  • these image sensors output signal charges obtained by the photodiode to an image corresponding to each pixel outside the image sensor.
  • the extraction method is different as a signal (hereinafter referred to as a pixel signal).
  • a CCD image sensor uses a vertical transfer unit (vertical CCD) and a horizontal transfer unit (horizontal CCD) to transfer signal charges to one output unit, which converts the signal charges into voltage signals and amplifies them.
  • a CMOS image sensor converts a signal charge into a voltage signal for each photodiode, amplifies it, and outputs it as a pixel signal.
  • CCD image sensors By the way, in recent years, digital still cameras have rapidly improved in image quality, and solid-state imaging devices having a number of pixels of 10 million pixels or more, in particular, CCD image sensors are widely used.
  • an operation mode (still mode) for driving a vertical CCD and a horizontal CCD so that a still image can be obtained by independently reading out signal charges of all pixels, and a moving image is displayed on a liquid crystal monitor or the like.
  • the operation mode (monitoring mode) for driving the vertical CCD and the horizontal CCD is switched so as to obtain the image signal.
  • the drive frequency can be increased from the viewpoint of the limit of the drive frequency characteristics of the CCD image sensor or low power consumption.
  • a CCD image sensor having a number of pixels of 1.3 million pixels or more generally attempts to improve the frame rate by the following two methods.
  • the frequency of outputting pixel signals corresponding to individual pixels is reduced, thereby improving the frame rate.
  • Patent Document 1 the method disclosed in Patent Document 1 is not practical because it increases the cost of the signal processing unit due to an increase in the output unit.
  • the frame rate is improved by adding the signal charges from a plurality of arbitrary pixels to reduce the amount of data, that is, the number of signal charges to be transferred as pixel values.
  • FIG. 14 is a diagram for explaining a CCD image sensor which is a conventional solid-state imaging device.
  • FIG. 14A shows a pixel row of this CCD image sensor and the arrangement of corresponding vertical transfer units, and FIG. ) Shows the flow of signal charges from the vertical transfer unit to the horizontal transfer unit.
  • the CCD image sensor 5 includes a pixel unit 5a including a plurality of pixels PD arranged in a matrix, and is provided corresponding to each pixel column of the plurality of pixels.
  • Vertical transfer units (VCCD units) 500a to 500d that transfer signal charges in the vertical direction, and horizontal transfers that are provided on the transfer termination side of these VCCD units 500a to 500d and transfer signal charges from each VCCD unit in the horizontal direction Part (HCCD part) 1b.
  • the VCCD units 500a to 500d operate as an operation mode by adding a signal charge when the signal charge is transferred to the HCCD unit 1b (monitoring mode), and by adding the signal charge without adding the signal charge. It has a normal mode (still mode) for transferring to the HCCD unit 1b.
  • the pixel unit 5a includes a pixel gate unit (transfer gate region) 5ac that performs signal charge transfer at the same timing in all the VCCD units 500a to 500d regardless of the operation mode, and a part of the VCCD unit 500a.
  • 500b and the other VCCD units 500c and 500d are configured to be transferable at different transfer timings, and have an addition gate unit (addition gate region) 5as that switches between the addition mode and the normal mode according to the drive signal.
  • the part 5as is located adjacent to the HCCD part 1b.
  • the transfer gate region 5ac of the pixel unit 5a includes a light-shielded light-shielding region 5a2 on the HCCD unit 1b side of the VCCD units 500a to 500d and a non-light-shielded non-light-shielded region 5a1 other than the light-shielding region 5a2. Is arranged.
  • the first to fourth pixel columns 50a to 50d and the corresponding first to fourth columns are shown. Only the VCCD units 500a to 500d are shown, but in an actual CCD image sensor, the pixel column and the VCCD unit include not only four columns but more columns according to the number of pixels. Each pixel is provided with a color filter, and the red pixel (R), green pixel (G), and blue pixel (B) array is a Bayer array.
  • the transfer gate region 5ac of the VCCD section 500a of the first column four normal transfer gates 501 to 504 are arranged along the vertical direction for each pixel PD of the corresponding pixel column 50a.
  • the addition gate region 5as of the VCCD section 500a in the first column four normal transfer gates (hereinafter also simply referred to as transfer gates) 501 to 504 and two transfer gates for addition (hereinafter referred to as addition gates). 505 and 506 are arranged along the vertical transfer direction.
  • the arrangement of transfer gates and addition gates in the VCCD section 500b in the second column is exactly the same as that in the VCCD section 500a in the first column.
  • the pixel gate portion 5ac of the VCCD portion 500c in the third column four transfer gates 501 to 504 are arranged along the vertical direction for each pixel PD in the corresponding pixel column 50c.
  • the addition gate unit 5as of the VCCD unit 500c in the column two transfer gates 501 and 502 and two transfer gates for addition (hereinafter also referred to as addition gates) 503a and 504a are arranged along the vertical direction. Are arranged.
  • the transfer gates 503a and 504a for addition are twice as long in the transfer direction as the normal transfer gates 503 and 504.
  • vertical transfer pulses ⁇ V1 to ⁇ V4 are applied to the transfer gates 501 to 504 as drive signals
  • vertical transfer pulses ⁇ V3 and ⁇ V4 are applied to the addition gates 503a and 504a as drive signals
  • the addition gate 505 and In 506 vertical transfer pulses ⁇ Vs5 and ⁇ Vs6 independent of the vertical transfer pulses ⁇ V1 to ⁇ V4 are applied.
  • the third and fourth VCCD units 500c and 500d As indicated by solid arrows in FIG. 14B, the signal charges of each pixel are sequentially transferred to the HCCD unit 1b, and the HCCD unit 1b driven by a two-phase horizontal transfer pulse (not shown) is horizontally Will be transferred in the direction.
  • the signal charges of the respective pixels are sequentially transferred to the HCCD unit 1b as shown by the dotted arrows in FIG.
  • vertical transfer pulses ⁇ Vs5 and ⁇ Vs6 independent from the vertical transfer pulses ⁇ V1 to ⁇ V4 are applied to the addition gates 505 and 506 adjacent to the HCCD unit 1b, so that the third and fourth VCCD units
  • the signal charges transferred from 500c and 500d to the HCCD unit 1b are transferred to positions corresponding to the first and second VCCD units 500a and 500b until the first and second VCCD units 500a.
  • the signal charges are prevented from being transferred from 500b to HCCD unit 1b.
  • the signal charges are transferred from the VCCD units 500a to 500d to the HCCD unit 1b
  • the signal charges from the first and second VCCD units 500a and 500b are transferred to the third and fourth VCCD units. It can be added to the signal charges from 500c and 500d.
  • the charge transfer packets (hereinafter abbreviated as transfer packets) of the VCCD units 500a to 500d are shown in FIG. Assume that the signal charges (R), (G), and (B) read from the corresponding pixel columns 50a to 50d are accumulated as shown in FIG.
  • the signal charges from the VCCD units 500c and 500d in the third and fourth columns pass through the HCCD unit 1b, and the VCCDs in the first and second columns.
  • the transfer barrier immediately below the addition gate 506 is eliminated, so that the first and second as shown in FIG.
  • Signal charges (R) and (G) are transferred from VCCD units 500a and 500b to HCCD unit 1b, and signal charges (R) and (G) from VCCD units 500c and 500d in the third and fourth columns are transferred. Is added.
  • the signal charges of the VCCD units 500a to 500d are transferred in the vertical direction by one cycle, and further added in the HCCD unit 1b as shown in FIG. 15 (f).
  • the signal charges (R) and (G) are transferred in the horizontal direction.
  • the pixel unit 5a includes the VCCD units 500c and 500d having a small total number of transfer gates and addition gates (the number of gates) and a large total number of transfer gates and addition gates (the number of gates).
  • the VCCD units 500a and 500b coexist, and the signal charge of the VCCD unit with a small number of gates is read to the HCCD unit first, and the signal charge previously read to the HCCD unit is transferred forward (left side) in the HCCD unit. After that, the signal charges are added by reading the signal charges from the VCCD unit having a large number of gates to the HCCD unit.
  • the length in the transfer direction of the transfer gates for addition (addition gates) included in the addition gate unit 5as is included in the plurality of VCCD units corresponding to the respective pixel columns constituting the pixel unit.
  • a plurality of VCCD portions corresponding to each pixel column constituting the pixel portion include a mixture of a large number and a small number of gates. ing.
  • the charge transfer time becomes long, and waveform rounding occurs due to the large gate additional capacity.
  • Charge transfer is performed under a very disadvantageous condition for charge transfer. That is, the above-described conventional solid-state imaging device is disadvantageous in improving the frame rate because the gate length of the addition gate included in the addition gate unit is longer than the gate length of the normal transfer gate included in the pixel gate unit. There is a problem in that image quality deterioration due to transfer degradation also occurs.
  • the gate length of the transfer gate for addition included in the addition gate portion is shorter than the gate length of the normal transfer gate included in the pixel gate portion, in the transfer gate having a short gate length, the portion facing the transfer channel Since the area of the transfer packet formed by the transfer gate is reduced, the amount of handled signals, that is, the amount of signal charges that can be transferred is reduced. That is, a solid-state imaging device having a gate with a short gate length as an addition gate is disadvantageous for improving the dynamic range, and there is a problem in that the image quality at high output is reduced.
  • the present invention has been made in order to solve the above-described problem, and transfers signal charges from a vertical transfer unit to a horizontal transfer unit in a vertical transfer unit corresponding to a specific pixel column and another pixel column.
  • it is possible to perform independent transfer to and from the vertical transfer unit corresponding to the signal transfer rate, and avoid the restriction on the signal charge transfer speed and the amount of signal charges handled by the configuration that enables the transfer of the independent signal charges.
  • Another object of the present invention is to obtain a solid-state imaging device capable of further increasing the vertical transfer speed, a driving method thereof, and an electronic information device including such a solid-state imaging device.
  • a solid-state imaging device is a solid-state imaging device that has a plurality of pixels arranged in a matrix and outputs a signal charge obtained by the pixels as a pixel signal, the pixel array of the plurality of pixels
  • a plurality of vertical transfer units that transfer signal charges from the pixels in the corresponding pixel column in the vertical direction, and are provided across the plurality of vertical transfer units on the transfer termination side of the plurality of vertical transfer units.
  • a horizontal transfer unit that horizontally transfers the signal charges transferred from the plurality of vertical transfer units, and each of the plurality of vertical transfer units is transferred from the vertical transfer unit to the horizontal transfer unit in the addition mode.
  • An addition gate unit that adds the signal charges of two or more pixels when transferring the signal charge, and the vertical length of the addition gate constituting the addition gate unit is common to the plurality of vertical transfer units There are two or more gates on the summing gate. Line is disposed so as to face the said summing gate, the objects can be achieved.
  • the addition gate is connected to any one of the two or more gate wirings disposed thereon via a contact hole.
  • the addition gate unit transfers the signal charge from the plurality of vertical transfer units to the horizontal transfer unit without performing addition of the signal charge in the normal mode.
  • the mode and the addition mode are preferably configured to be switched by a drive signal applied to the addition gate.
  • the vertical transfer unit includes a pixel gate unit that transfers the signal charge to the addition gate unit in addition to the addition gate unit, and the addition gate includes the pixel gate. It is preferably driven by a drive signal that is independent of the transfer gate constituting the part.
  • the arrangement of the color filters provided in the plurality of pixels includes a first pixel column in which green pixels and red pixels are alternately arranged in the vertical direction, and a blue pixel. And the second pixel column in which the green pixels are alternately arranged along the vertical direction are arranged in an alternating manner in the horizontal direction so that the green pixels are not adjacent to each other.
  • the first and second groups are divided into a first vertical transfer unit corresponding to the first pixel column and a second pixel column adjacent to the first pixel column. And a pair of adjacent first vertical transfer units and second vertical transfer units belonging to the first group, and a pair of adjacent second transfer units belonging to the second group.
  • 1 vertical transfer part and 2nd vertical transfer part are horizontal It is preferably disposed alternately.
  • the addition gate unit transmits the signal charge from the first vertical transfer unit of the first group to the first vertical transfer unit of the first group in the addition mode.
  • the signal charge from the first vertical transfer unit of the adjacent second group is added, and the signal charge from the second vertical transfer unit of the first group is adjacent to the second vertical transfer unit of the first group. It is preferable to add the signal charge from the second vertical transfer unit of the second group.
  • the vertical transfer unit includes a pixel gate unit that transfers the signal charge to the addition gate unit in addition to the addition gate unit.
  • the pixel gate unit is driven by a four-phase drive signal that is independent of the four-phase drive signal that drives the addition gate unit, and the addition gate unit of the vertical transfer unit of the first group
  • the driving signals for the first phase and the third phase for driving the driving signal are independent of the driving signals for the first phase and the third phase for driving the addition gates of the vertical transfer units of the second group.
  • the second-phase and fourth-phase drive signals for driving the addition gates of the vertical transfer units of the first group are second signals for driving the addition gates of the vertical transfer units of the second group, respectively. Shared with the phase and fourth phase drive signals It is preferably a drive signal.
  • the vertical transfer unit includes a pixel gate unit that transfers the signal charge to the addition gate unit in addition to the addition gate unit, and the addition gate unit has a three-phase structure.
  • the pixel gate unit is driven by a four-phase drive signal that is independent of the three-phase drive signal that drives the addition gate unit, and the addition gate unit of the vertical transfer unit of the first group is
  • the three-phase driving signal to be driven is preferably a driving signal independent of the three-phase driving signal for driving the addition gate unit of the vertical transfer unit of the second group.
  • the vertical transfer unit is located between the pixel gate unit and the addition gate unit, and transfers two signal charges from the pixel gate unit to the addition gate unit
  • the first to fourth transfer gates are repeatedly arranged for each pixel along the vertical direction.
  • the first to third addition gates are arranged repeatedly twice along the vertical direction.
  • the addition gate unit transfers signal charges from the first and second vertical transfer units of the second group to the horizontal transfer unit, and then to the horizontal transfer unit.
  • the signal charges from the first and second vertical transfer units of the second group are moved to a portion facing the first and second vertical transfer units of the first group, and the first group Transfer the signal charge from the first and second vertical transfer units of the second group to the horizontal transfer unit so as to be mixed with the signal charge from the first and second vertical transfer units of the second group.
  • the solid-state imaging device driving method is a method for driving the above-described solid-state imaging device according to the present invention, wherein the signal charges from the plurality of vertical transfer units are added and transferred to the horizontal transfer unit.
  • the addition mode and the normal mode in which the signal charges from the plurality of vertical transfer units are transferred to the horizontal transfer unit as they are without being added are switched by a drive signal applied to the addition gate. The objective is achieved.
  • An electronic information device is an electronic information device including an imaging unit that captures an image of a subject, and the imaging unit is the above-described solid-state imaging device according to the present invention. Is done.
  • a solid-state imaging device having a plurality of pixels arranged in a matrix, a plurality of vertical transfer units provided for each pixel column and a horizontal transfer provided on the transfer end side of these vertical transfer units
  • the vertical transfer unit has an addition gate unit for adding signal charges when transferring the signal charge from the vertical transfer unit to the horizontal transfer unit in the addition mode. Since the vertical lengths (gate lengths) of the addition gates constituting the same are shared by a plurality of vertical transfer units, the vertical lengths of the addition gates constituting the addition gate units of some of the vertical transfer units are different depending on the gate length of the addition gates. It is possible to avoid a restriction on the amount of signal charge handled by the transfer unit or the transfer speed.
  • the addition gate portion two or more gate wirings are arranged on the addition gate so as to face the addition gate. Therefore, the gate wiring connected to the addition gate is selected from among the two or more gate wirings in the wiring process. You can choose.
  • the operation of the addition gate unit in the normal mode or the addition mode is given priority to the magnitude of the handled signal charge by selecting the gate wiring connected to the addition gate, that is, by changing the timing of the drive signal applied to the addition gate. It is possible to select whether the operation is to be performed or to prioritize the transfer speed, and it is possible to provide a solid-state imaging device that has high performance required according to the application and has high usage efficiency.
  • a camera system equipped with such a solid-state imaging device a camera system capable of obtaining a simple high frame rate image or a high dynamic range image used for a viewfinder or the like can be realized.
  • switching between the amount of the handling signal charge and the transfer speed can be performed according to which of the two or more gate wirings arranged on the addition gate of the addition gate unit is connected, An appropriate switching according to the use as a solid-state imaging device can be realized at a low cost with a simple configuration.
  • the addition gate unit and the pixel gate unit of the vertical transfer unit are each driven by a four-phase vertical drive signal, the signal charge per pixel in the addition gate unit is 2 as in the pixel gate unit.
  • Can be held in one transfer packet that is, a transfer packet for two addition gates formed by two charge transfer barriers and two charge transfer wells), and the dynamic range of the pixel signal is limited by the configuration of the addition gate unit. You can avoid receiving it.
  • the addition gate unit of the vertical transfer unit is driven by a three-phase drive signal, and the pixel gate unit of the vertical transfer unit is driven by a four-phase drive signal.
  • Can be held in one transfer packet that is, a transfer packet for one addition gate formed by two charge transfer barriers and one charge transfer well) and transferred at high speed.
  • signal charges are transferred from the vertical transfer unit to the horizontal transfer unit between the vertical transfer unit corresponding to a specific pixel column and the vertical transfer unit corresponding to another pixel column. It can be performed independently, and it is possible to avoid restrictions on the signal charge transfer rate and handling signal charge amount, or to further increase the vertical transfer rate by such a configuration that enables independent signal charge transfer. It is possible to realize a solid-state imaging device that can be used, a driving method thereof, and an electronic information device including such a solid-state imaging device.
  • FIG. 1 is a diagram for explaining a solid-state imaging device according to Embodiment 1 of the present invention, and shows an overall configuration of a CCD image sensor as the solid-state imaging device of Embodiment 1.
  • FIG. 2 is a diagram for explaining the solid-state imaging device according to Embodiment 1 of the present invention.
  • FIG. 2A shows an arrangement of transfer gates in the vertical transfer unit of the CCD image sensor shown in FIG. (B) shows the type of vertical transfer pulse applied to the transfer gate.
  • FIG. 3 is a diagram for explaining the solid-state imaging device according to Embodiment 1 of the present invention.
  • FIG. 1 is a diagram for explaining a solid-state imaging device according to Embodiment 1 of the present invention, and shows an overall configuration of a CCD image sensor as the solid-state imaging device of Embodiment 1.
  • FIG. 2A shows an arrangement of
  • FIG. 4 is a diagram for explaining the operation of the solid-state imaging device according to Embodiment 1 of the present invention.
  • FIG. 4A shows the waveforms of vertical transfer pulses and horizontal transfer pulses in this solid-state imaging device.
  • FIG. 4B and FIG. 4C are diagrams showing how transfer packets move as time passes on one and the other of the two vertical transfer units.
  • FIG. 5 is a diagram for explaining the operation of the solid-state imaging device according to Embodiment 1 of the present invention.
  • FIG. 5A shows an initial state in which signal charges of a color corresponding to each pixel in the Bayer array are accumulated.
  • FIG. 5B shows a state in which signal charges are read from the pixels to the vertical transfer unit.
  • FIG. 5A shows an initial state in which signal charges of a color corresponding to each pixel in the Bayer array are accumulated.
  • FIG. 5B shows a state in which signal charges are read from the pixels to the vertical transfer unit.
  • FIG. 6 is a diagram for explaining the operation of the solid-state imaging device according to Embodiment 1 of the present invention.
  • FIG. 6A illustrates the third column, the fourth column, the seventh column, the eighth column,
  • FIG. 6B shows a state in which signal charges are transferred from the 11th and 12th column vertical transfer units to the horizontal transfer unit.
  • FIG. 6B shows the signal charges transferred in this way for two columns of the vertical transfer unit in the horizontal direction. The state transferred to is shown.
  • FIG. 7 is a diagram for explaining the operation of the solid-state imaging device according to Embodiment 1 of the present invention.
  • FIG. 7A illustrates the first, second, fifth, sixth, FIG.
  • FIG. 7B shows a state in which the signal charges are transferred from the ninth column and the tenth column from the vertical transfer unit to the horizontal transfer unit.
  • FIG. 7B further illustrates the third column, the fourth column, the seventh column, The signal charges are transferred from the vertical transfer units in the eighth, eleventh, and twelfth columns to the horizontal transfer unit.
  • FIG. 8 is a diagram for explaining the operation of the solid-state imaging device according to Embodiment 1 of the present invention.
  • FIG. 8A shows signal charges corresponding to two columns of the vertical transfer unit from the state shown in FIG.
  • FIG. 8B shows the vertical transfer unit in the first, second, fifth, sixth, ninth, ninth, and tenth columns from the left side of the drawing.
  • FIG. 2 shows a state in which signal charges are transferred from the horizontal transfer unit to the horizontal transfer unit.
  • FIG. 9 is a diagram for explaining a solid-state imaging device according to Embodiment 2 of the present invention, and shows the overall configuration of a CCD image sensor as the solid-state imaging device of Embodiment 2.
  • FIG. 10 is a diagram for explaining a solid-state imaging device according to Embodiment 2 of the present invention.
  • FIG. 10A shows the arrangement of transfer gates in the vertical transfer unit of the CCD image sensor shown in FIG. (B) shows the type of vertical transfer pulse applied to the transfer gate.
  • FIG. 11 is a diagram for explaining a solid-state imaging device according to Embodiment 2 of the present invention.
  • FIG. 12 is a diagram for explaining the operation of the solid-state imaging device according to Embodiment 2 of the present invention.
  • FIG. 12A shows the waveforms of the vertical transfer pulse and the horizontal transfer pulse in this solid-state imaging device.
  • FIG. 12B and FIG. 12C are diagrams showing how transfer packets move over time on one and the other of the two vertical transfer units.
  • FIG. 13 is a block diagram illustrating a schematic configuration example of an electronic information device using the solid-state imaging device according to any one of Embodiments 1 and 2 as an imaging unit as Embodiment 3 of the present invention.
  • FIG. 12A shows the waveforms of the vertical transfer pulse and the horizontal transfer pulse in this solid-state imaging device.
  • FIG. 12B and FIG. 12C are diagrams showing how transfer packets move over time on one and the other of the two vertical transfer units.
  • FIG. 13 is a block diagram illustrating a schematic configuration example of an electronic information device using the solid-state imaging device according to any one of Embodiments 1 and 2 as
  • FIG. 14 is a diagram for explaining a CCD image sensor as a conventional solid-state imaging device.
  • FIG. 14A shows an arrangement of transfer gates in a vertical transfer unit of the CCD image sensor, and FIG. The type of vertical transfer pulse applied to the transfer gate is shown.
  • FIG. 15 is a diagram for explaining the operation of a conventional solid-state imaging device, and FIGS. 15A to 15F show an initial state in which signal charges of colors corresponding to the pixels of the Bayer array are accumulated. This shows the movement of the signal charge until the signal charge is added in the transfer operation to the horizontal transfer unit.
  • FIG. 1 shows the overall configuration of the CCD image sensor.
  • the CCD image sensor 1 includes a pixel unit 1a that is formed on a semiconductor substrate (not shown) and includes a plurality of pixels PD arranged in a matrix (matrix). In each pixel PD, signal charges are generated by photoelectric conversion of incident light from a subject.
  • a vertical transfer unit hereinafter also referred to as a VCCD unit
  • a read gate Rg is arranged between the VCCD unit 100 and each pixel PD of the corresponding pixel column 10, and signal charges generated in each pixel PD are passed through the read gate Rg. The data is read out to the corresponding VCCD unit 100.
  • the CCD image sensor 1 is disposed on one end side of the plurality of VCCD units 100 and horizontally transfers signal charges transferred from the VCCD units 100 in the horizontal direction (hereinafter also referred to as HCCD units). .) 1b, a charge detection unit 1d which is arranged on one end side of the HCCD unit 1b, detects a signal charge from the HCCD unit 1b and converts it into a voltage signal, and a voltage signal obtained by the charge detection unit 1d. And an output unit 1c that amplifies and outputs the pixel signal Sp to the output terminal CCDOUT.
  • the CCD image sensor 1 generates vertical drive signals (vertical drive pulses) ⁇ V1 to ⁇ V4, ⁇ Vs1a, ⁇ Vs1b, ⁇ Vs2, ⁇ Vs3a, ⁇ Vs3b, and ⁇ Vs4 for driving the VCCD unit 100 and the HCCD unit 1b.
  • a timing generation unit 111a that generates horizontal drive signals (horizontal drive pulses) ⁇ H1 and ⁇ H2 to be driven, and a signal charge generated by a pixel provided on the back side of the semiconductor substrate constituting the CCD image sensor 1 1, an overflow drain (hereinafter also referred to as an OFD unit) (not shown) discharged to the outside of 1 and a control signal for each of the timing generator 111 a and the overflow drain based on the pixel signal Sp from the output unit 1 c. Control by Ctg and Cofd And a control unit 111b. That is, here, the overflow drain portion draws out the signal charge generated in each pixel PD to the outside of the substrate by the control voltage Cofd applied thereto.
  • FIG. 2A shows the arrangement of vertical transfer gates in the pixel portion of the CCD image sensor shown in FIG. 1, and FIG. 2B shows the types of vertical transfer pulses applied to the vertical transfer gates.
  • the pixel portion 1a of the CCD image sensor 1 has pixels arranged therein, a transfer gate region (pixel gate portion) 1ac in which signal charges are read from the pixels and transferred in the vertical direction, and the pixels are arranged.
  • the addition gate region 1as is provided between the transfer gate region 1ac and the HCCD unit 1b.
  • the peripheral region 1a2 of the transfer gate region 1ac is a light-shielding region 1a2 shielded by a light-shielding film (not shown), and pixels located in the light-shielding region 1a2 are light-shielded pixels (OB) that are not subjected to photoelectric conversion. ).
  • red pixels (R pixels) that generate signal charges of the red component, the green component, and the blue component of the subject light.
  • a green pixel (G pixel), and a blue pixel (B pixel) which are in a Bayer array.
  • the red pixel (R pixel), the green pixel (G pixel), and the blue pixel (B pixel) each have a configuration in which a color filter that transmits only light of each color component is disposed on the photodiode.
  • the transfer gate located in the transfer gate region 1ac is a normal transfer gate constituting the pixel gate portion of the VCCD portion 100
  • the transfer gate located in the addition gate region 1as is the addition gate portion of the VCCD portion 100. It is the transfer gate for addition which comprises.
  • FIGS. 2 (a) and 2 (b) show only four pixel columns and VCCD units, that is, only pixel columns 10a to 10d and corresponding VCCD units 100a to 100d.
  • four pixel columns and VCCD portions are repeatedly arranged, and a larger number of pixel rows and VCCD portions are provided according to the number of pixels.
  • the first to fourth pixel columns 10a to 10d are arranged in the pixel unit 1a, and the first to fourth VCCD units 100a to 100d are arranged along each pixel column. Is arranged.
  • the pixel columns 10a and 10c in the first column and the third column are pixel columns in which G pixels and R pixels are alternately arranged
  • the pixel columns in the second column and the fourth column 10b and 10d are pixel columns in which B pixels and G pixels are alternately arranged, and pixels of the same color (green pixels) are not adjacent to each other between adjacent pixel columns.
  • the VCCD portions 100a to 100d in the first to fourth columns corresponding to the pixels 10a to 10d are formed to extend from the transfer gate region 1ac to the addition gate region 1as, and constitute each VCCD portion.
  • the transfer termination side of the vertical transfer channel 101 is connected to the horizontal transfer channel 102 constituting the HCCD unit 1b.
  • transfer gates 111 to 114 are repeatedly arranged on each vertical transfer channel 101 so as to correspond to each pixel PD.
  • addition gates four transfer gates for addition (hereinafter also referred to as addition gates) straddling two adjacent vertical transfer channels 101 are distances corresponding to two pixels along the vertical transfer direction. It is arranged repeatedly every time.
  • four addition gates 121a to 124a are repeated twice along the vertical transfer direction so as to straddle the two vertical transfer channels 101 corresponding to the first and second pixel columns 10a and 10b.
  • the four addition gates 121b to 124b are repeated twice along the vertical transfer direction so as to straddle the two vertical transfer channels 101 corresponding to 10c and 10d of the third and fourth pixel columns. Are arranged.
  • a drive signal (vertical transfer pulse) is applied to the transfer gates 111 to 114 and the addition gates 121a to 124a and 121b to 124b.
  • the transfer gates 111 to 114 of the VCCD unit are driven by four-phase vertical transfer pulses ⁇ V1 to ⁇ V4, and the first group addition gates 121a to 124a are driven by vertical transfer pulses ⁇ Vs1a, ⁇ Vs2, ⁇ Vs3a, and ⁇ Vs4.
  • the addition gates 121b to 124b of the second group are driven by vertical transfer pulses ⁇ Vs1b, ⁇ Vs2, ⁇ Vs3b, and ⁇ Vs4.
  • FIG. 3 shows a structure (X1 portion in FIG. 2) in which the addition gate and its gate wiring are connected in the addition gate region (addition gate portion) of the VCCD portion shown in FIG.
  • one period is described as a region (distance) in which the signal charge moves in one period of the vertical drive pulse and the horizontal drive pulse in both the vertical direction and the horizontal direction.
  • the first to fourth addition gates 121a to 124a of the first group extend over two cycles so as to straddle the VCCD portions 100a and 100b in the first column and the second column.
  • the first to fourth addition gates 121b to 124b of the second group are repeatedly arranged over two periods so as to straddle the VCCD sections 100c and 100d in the third and fourth columns. ing.
  • the first to fourth addition gates 121a to 124a of the first group and the first to fourth addition gates 121b to 124b of the second group are at the same position (the same vertical transfer stage) in the vertical transfer direction. Is arranged.
  • the first addition gate 121a of the first group and the first addition gate 121b of the second group are located in the same vertical transfer stage, and a pair of first gates is placed on these addition gates.
  • the wirings W1a and W1b are arranged adjacent to each other, and the vertical transfer pulse ⁇ Vs1a is applied to one gate wiring W1a, and the vertical transfer pulse ⁇ Vs1b is applied to the other gate wiring W1b.
  • the first addition gate 121a of the first group is connected to one gate wiring W1a by a contact hole C1a
  • the first addition gate 121b of the second group is connected to the other gate wiring W1b by a contact hole C1b. Yes.
  • a pair of second gate lines W2a and W2b are arranged on the first and second groups of second addition gates 122a and 122b located in the same vertical transfer stage, and these addition gates 122a. And 122b are connected to one gate wiring W2a to which the vertical transfer pulse ⁇ Vs2 is applied by a contact hole C2a.
  • the third addition gate 123a of the first group and the third addition gate 123b of the second group are located in the same vertical transfer stage, and a pair of third gates are disposed on these addition gates.
  • Wirings W3a and W3b are arranged, vertical transfer pulse ⁇ Vs3a is applied to one gate wiring W3a, and vertical transfer pulse ⁇ Vs3b is applied to the other gate wiring W3b.
  • the third addition gate 123a of the first group is connected to one gate wiring W3a by a contact hole C3a
  • the third addition gate 123b of the second group is connected to the other gate wiring W3b by a contact hole C3b. Yes.
  • a pair of fourth gate lines W4a and W4b are arranged on the first and second groups of fourth addition gates 124a and 124b located in the same vertical transfer stage, and these addition gates 124a. And 124b are connected by a contact hole C4a to one gate wiring W4a to which the vertical transfer pulse ⁇ Vs4 is applied.
  • connection between the first and second addition gates in the second period and the gate wiring adjacent to the HCCD unit is the same as the connection between the first and second addition gates in the first period and the gate wiring. It is.
  • first gate wirings W5a and W5b are arranged adjacent to each other on the first addition gates 121a and 121b in the second period of the first and second groups, and the first group first
  • the addition gate 121a is connected to the gate wiring W5a to which the vertical transfer pulse ⁇ Vs1a is applied by the contact hole C5a
  • the first addition gate 121b of the second group is connected to the gate wiring W5b to which the vertical transfer pulse ⁇ Vs1b is applied. Connected by.
  • the second addition gates 122a and 122b in the second period are connected to the gate wiring W6a to which the vertical transfer pulse ⁇ Vs2 is applied, of the pair of gate wirings W6a and W6b arranged above them, by the contact hole C6a. Has been.
  • the third addition gates 123a and 123b in the second period of the first and second groups a pair of first gate wirings W7a and W7b are arranged adjacent to each other, and the third group of the first group
  • the addition gate 123a is connected to the gate wiring W7a to which the vertical transfer pulse ⁇ Vs3a is applied through the contact hole C7a
  • the third addition gate 123b in the second group has a contact hole C7b to the gate wiring W7b to which the vertical transfer pulse ⁇ Vs3b is applied. Connected by.
  • the fourth addition gates 124a and 124b in the second period have contact holes connected to the gate wiring W8a to which the vertical transfer pulse ⁇ Vs4 is applied, of the pair of fourth gate wirings W8a and W8b arranged above them. Connected by C8a.
  • this addition gate region (addition gate portion of the VCCD portion) 1as vertical transfer pulses independent of the first and third addition gates of the second group are applied to the first and third addition gates of the first group.
  • the charge transfer timing to the HCCD unit 1b is changed from the third column and the fourth column of the VCCD units 100a and 100b to the HCCD unit.
  • the timing can be different from the timing of transferring the signal charge to 1b, and this makes it possible to add the signal charge when transferring the signal charge from the VCCD unit to the HCCD unit.
  • the gate wiring is, for example, a tungsten wiring
  • the transfer gate and the addition gate are polysilicon gates.
  • the addition gate is common to two adjacent VCCD units.
  • the first to fourth addition gates 121a to 124a are connected to the first VCCD unit and the second VCCD unit.
  • the first to fourth addition gates 121b to 124b are provided so as to straddle the third VCCD unit and the fourth VCCD unit, but the addition gates are independent for each VCCD unit. It is good also as a structure.
  • the pixel columns 10a to 10d of the first column to the fourth column and the VCCD units 100a to 100d of the first column to the fourth column are not particularly distinguished if they do not need to be distinguished.
  • the column 10 and the VCCD unit 100 will be described.
  • the timing is The generating unit 111a generates vertical drive signals (vertical drive pulses) ⁇ V1 to ⁇ V4, ⁇ Vs1a, ⁇ Vs1b, ⁇ Vs2, ⁇ Vs3a, ⁇ Vs3b, and ⁇ Vs4 based on the control signal Ctg from the control unit 111b, and a horizontal drive signal ( Horizontal drive pulses) ⁇ H1 and ⁇ H2 are generated and output to the VCCD unit 100 and the HCCD unit 1b, respectively.
  • vertical drive signals vertical drive pulses
  • signal charges are generated in each pixel PD by photoelectric conversion of incident light, and the signal charges read from the pixel PD to the VCCD unit 100 via the read gate Rg are transferred to the HCCD unit 1b by the VCCD unit 100.
  • the signal charges read from the VCCD unit 100 are transferred in the horizontal direction.
  • the charge detection unit 1d disposed at the terminal end of the HCCD unit 1b detects the transferred signal charge, converts it into a voltage signal, and outputs the voltage signal to the output unit 1.
  • the output unit 1 receives from the charge detection unit 1d.
  • the output voltage signal is amplified and output as a pixel signal Sp.
  • a camera angle with respect to a subject is determined in a monitoring mode in which a moving image is displayed on a liquid crystal monitor (not shown), and then a still image is captured by a shutter operation.
  • the operation in the monitoring mode will be described.
  • the monitoring mode (addition mode) of the solid-state imaging device 1 when the signal charges are read from the pixel row 10 corresponding to the VCCD unit 100, the arrangement of the signal charges is rearranged in the vertical direction. The signal charge is added when the signal charge is read from the unit to the HCCD unit.
  • FIG. 4 is a diagram for explaining the operation of the solid-state imaging device according to the first embodiment.
  • FIG. 4A is a vertical drive in the case of adding signal charges when reading signal charges from the VCCD unit to the HCCD unit.
  • FIG. 4B and FIG. 4C show changes in transfer packets in the first and second group VCCD sections when this pixel addition is performed.
  • FIG. 4 for convenience of explanation, only the VCCD unit 100a (FIG. 4B) and the VCCD unit 100c (FIG. 4C) of the VCCD units 100a to 100d are shown.
  • FIG. 5A is an initial diagram in which signal charges of colors corresponding to the pixels of the Bayer array are accumulated.
  • FIG. 5B shows a state in which the signal charges are transferred in the vertical direction up to the addition gate region by rearranging the order of the signal charges in the vertical direction.
  • FIGS. 5A, 5B to 8A, 8B the light shielding region 1a2 shown in FIG. 2 and the pixels (OB) in this light shielding region are omitted for the sake of simplicity of explanation.
  • the numbers (1 to 8) at the left end of FIG. 5 (a) indicate the pixel row numbers in the pixel portion in order from the closest to the HCCD portion, and the numbers (1 to 12) on the lower side of FIG.
  • the numbers of the pixel columns in the pixel portion are shown in order from the left side of the drawing, and the numbers (1 to 8) at the left end of FIGS.
  • FIG. 5 (b), 6 (a), (b) to 8 (a), (b) are The numbers of the vertical transfer stages in the pixel portion are shown in order from the one closest to the HCCD portion, and the numbers (1) below the FIG. 5 (b), FIG. 6 (a), (b) to FIG. 8 (a) and FIG. -12) indicate the column numbers of the VCCD portion in the pixel portion in order from the left side of the drawing.
  • S indicates two vertical transfer stages in the addition gate region 1as.
  • the solid-state imaging device 1 when light from a subject is incident on each pixel PD of the pixel unit 1a, the pixel PD of each of the pixel columns 10a to 10d has a corresponding color component as shown in FIG. Signal charge is generated and stored.
  • signal charges are read from the pixel columns 10a to 10d to the corresponding VCCD units 100a to 100d.
  • the signal charges are arranged in the same color in each of the VCCD units 100a to 100d.
  • the signal charges generated in the pixels of the non-light-shielding region 1a1 of the transfer gate region 1ac are the most in the HCCD portion in the non-light-shielding region 1a1.
  • the signal charge of the near pixel is transferred until it reaches the addition gate region (S) 1as.
  • the signal charges in the first row and the second row of the (k) th and (k + 1) th (k is a natural number) VCCD units are represented by the (k + 2) th and (k + 3) th VCCD units.
  • the signal charges held in the addition gate regions (addition gate portions) 1as of the VCCD portions 100a and 100b in the first column and the second column are left as they are.
  • the signal charges held in the addition gate regions (addition gate units) 1as of the VCCD units 100c and 100d in the columns and the fourth column are read out to the HCCD unit 1b (FIG. 6A).
  • FIG. 4A shows signal charges in the vertical transfer pulse waveform shown in FIG. 4A, signal charges are read out from the VCCD units 100c and 100d in the third and fourth columns during the timings t1 to t2, and FIG. c) shows a transfer packet (indicated by a black square in FIGS. 4B and 4C) formed in the transfer channel of the VCCD unit 100c in the third column between the timings t1 and t2. It shows how it changes.
  • the signal charge [R13] shown in FIG. 5 (b) is held in the three transfer packets arranged vertically in the lower left corner of the diagram shown in FIG. 4 (c).
  • a signal charge [R33] shown in FIG. 5B is stored in three transfer packets arranged vertically in the upper side of the packet.
  • the transfer packet storing these signal charges moves to the HCCD unit 1b side during the timings t1 to t2, and these signal charges [R13] and [R33] are shown in FIG. As shown, it is read into the HCCD unit 1b.
  • the signal charges [G14] and [G34] are read from the VCCD unit 100d in the fourth column into the HCCD unit 1b as shown in FIG. 6A.
  • the signal charge [R11] shown in FIG. 5 (b) is held in the two vertically aligned transfer packets shown in the lower left corner of the diagram shown in FIG. 4 (b).
  • a signal charge [R31] shown in FIG. 5B is stored in two vertically aligned transfer packets located above these two transfer packets.
  • the transfer packet storing these signal charges repeats backward and forward twice between the timings t1 and t2. For this reason, these signal charges [R11] and [R31] remain in the addition gate region 1as of the VCCD portion as shown in FIG. 6 (a) between timings t1 and t2.
  • the signal charges read out to the HCCD unit 1b in this way are transferred by two cycles in the horizontal direction as shown in FIG. 6B by the horizontal drive pulses ⁇ H1 and ⁇ H2 shown in FIG. (Timing t2).
  • the first VCCD unit Signal charges are transferred from the 100a and the second VCCD unit 100b to the HCCD unit 1b. Thereby, signal charges [R13], [R33], [R11] and [R31] are added, and signal charges [G14], [G34], [G12] and [G32] are added.
  • the signal charges held in the addition gate regions 1as of the VCCD units 100a and 100b in the first column and the second column remain as they are during the timing t3 to t4.
  • the signal charges held in the addition gate regions 1as of the VCCD units 100c and 100d in the third and fourth columns are read out to the HCCD unit 1b. That is, the signal charges [G23] and [G43] are read from the VCCD unit 100c in the third column into the HCCD unit 1b as shown in FIG. 7B, and the VCCD unit 100d in the fourth column.
  • the signal charges [B24] and [B44] are read out from the HCCD unit 1b as shown in FIG.
  • the signal charges read out to the HCCD unit 1b in this way are transferred by two cycles in the horizontal direction as shown in FIG. 8A by the horizontal drive pulses ⁇ H1 and ⁇ H2 shown in FIG. (Timing t4).
  • the first VCCD unit Signal charges are transferred from the 100a and the second VCCD unit 100b to the HCCD unit 1b. Thereby, signal charges [G23], [G43], [G21] and [G41] are added, and signal charges [B24], [B44], [B22] and [B42] are added.
  • control unit 111b controls the transfer operation of the VCCD unit in the still mode by the shutter operation signal.
  • control unit 111b converts the vertical transfer pulses ⁇ V1 to ⁇ V4, ⁇ Vs1a, ⁇ Vs1b, ⁇ Vs2, ⁇ Vs3a, ⁇ Vs3b, and ⁇ Vs4 into waveforms when the signal charges are vertically transferred in all the VCCD units. Normal transfer operation is performed. Thereby, the transfer of the signal charge from the VCCD unit to the HCCD unit is performed without adding the signal charge.
  • the CCD image sensor 1 having the plurality of pixels PD arranged in a matrix includes the four-phase drive vertical transfer unit (VCCD unit) 100 provided for each pixel column, In the addition gate unit (addition gate region) 1as adjacent to the horizontal transfer unit (HCCD unit) 1b of the VCCD unit 100, the first and fourth of the first to fourth addition gates 121a to 124a, 121b to 124b. 3 transfer gates, VCCD units 100a and 100b in the first column (k column), second column (k + 1 column) (k: natural number), third column (k + 2 column), and fourth column (k + 3).
  • the VCCD units 100c and 100d in the first column are driven by separate vertical transfer pulses, for example, the addition gate region 1a of the VCCD units 100a and 100b in the first and second columns. Transfer of signal charges from the first to the HCCD unit 1b can be delayed from the transfer of signal charges from the addition gate regions 1as of the third and fourth VCCD units 100c and 100d to the HCCD unit 1b. Thus, when the signal charges are transferred from the VCCD unit 100 to the HCCD unit, the signal charges of the same color pixels can be added.
  • the addition gate unit (addition gate region) 1as in the VCCD unit 100 uses the first to first groups of transfer gates common to the first and second VCCD units 100a and 100b.
  • Two sets of fourth addition gates 121a to 124a are repeatedly arranged, and the second group of first to fourth addition gates 121b to 124b are used as transfer gates common to the VCCD units 100c and 100d in the third and fourth columns.
  • a pair of gate wirings (for example, gate wirings W1a and W1b) straddling two addition gates (for example, the addition gate 121a and the addition gate 121b) corresponding to the same vertical transfer stage in each group. Therefore, each summing gate is in contact with one of a pair of gate wirings located above it through a contact hole. It can become.
  • the signal charges that can be transferred are transferred signals corresponding to one pixel in the pixel gate portion (transfer gate region) 1ac of the VCCD portion.
  • the signal charge amount can be the same as the charge amount, and a large range can be secured as the dynamic range of the pixel signal.
  • the gate length (that is, the size of the transfer gate in the transfer direction) in the addition gate region 1as of the VCCD unit 100 is made equal to the gate length in the transfer gate region 1ac other than the addition gate region. Therefore, it can be avoided that the transfer speed in the transfer gate region of the VCCD section and the amount of signal charge that can be transferred are limited by the gate length in the addition gate region.
  • the addition gate region 1as in the first embodiment, as can be seen from FIGS. 4B and 4C, signal charges are held by two addition gates (that is, two transfer packets). Therefore, the addition gate region 1as can transfer the same amount of signal charge as the amount of signal charge handled in the pixel gate portion 1ac of the VCCD portion in both the normal mode and the addition mode.
  • the CCD image sensor 2 according to the second embodiment includes a pixel portion 2a having a different configuration for adding signal charges in place of the pixel portion 1a in the CCD image sensor 1 according to the first embodiment.
  • a transfer unit (VCCD unit) 100, a vertical transfer unit (VCCD unit) 200 instead of the timing generation unit 111a and the control unit 111b, a timing generation unit (TG) 211a, and a control unit 211b are provided.
  • FIG. 10A shows the arrangement of the vertical transfer gates in the pixel portion 2a of the CCD image sensor 2 of the second embodiment shown in FIG. 9, and FIG. 10B shows the types of vertical transfer signals applied to the vertical transfer gates. Is shown.
  • FIG. 10 (a) and FIG. 10 (b) four pixel columns and VCCD sections, that is, pixel columns 10a to 10d and corresponding VCCD sections 200a to 200d.
  • four pixel columns and VCCD units are repeatedly arranged, and a larger number of pixel columns and VCCD units are provided according to the number of pixels.
  • the pixel column 10 and the VCCD unit 200 will be described.
  • the pixel unit 2a of the CCD image sensor 2 reads out signal charges from each pixel and transfers them in the vertical direction.
  • the transfer gate region (pixel gate portion) 1ac composed of the light shielding region 1a2 and the HCCD portion 1b so that the pixels are not arranged and signal charges from a plurality of pixels are added or not added.
  • transfer gates 111 to 114 are repeatedly arranged on each vertical transfer channel 101 so as to correspond to each pixel PD.
  • two dummy gates are arranged along the vertical transfer direction, and in the addition gate region 2as adjacent to the dummy gate region 2ad, the two dummy gates follow.
  • Three addition gates are arranged twice.
  • two dummy gates 121c and 122c are arranged along the vertical transfer direction so as to straddle the two vertical transfer channels 101 corresponding to the first and second pixel columns 10a and 10b.
  • three addition gates 221 a to 223 a are repeatedly arranged twice along the vertical transfer direction so as to straddle the two vertical transfer channels 101.
  • Two dummy gates 121d and 122d are arranged along the vertical transfer direction so as to straddle the two vertical transfer channels 101 corresponding to the third and fourth pixel columns 10c and 10d.
  • the addition gates 221b to 223b are repeatedly arranged twice along the vertical transfer direction so as to straddle the two vertical transfer channels 101.
  • a drive signal (vertical transfer pulse) is applied to each of the transfer gates 111 to 114, the dummy gates 121c and 122c, and the addition gates 221a to 223a and 221b to 223b. It has become.
  • the transfer gates 111 and 112 of the VCCD unit are driven by the vertical transfer pulses ⁇ V3 and ⁇ V4 of the four-phase vertical transfer pulses ⁇ V1 to ⁇ V4, and the transfer gates 113 and 114 of the VCCD unit are driven by the four-phase vertical transfer pulses ⁇ V1 to ⁇ V1. It is driven by vertical transfer pulses ⁇ V1 and ⁇ V2 of ⁇ V4.
  • the dummy gates 121c and 121d are driven by the vertical transfer pulse ⁇ V3, and the dummy gates 122c and 122d are driven by the vertical transfer pulse ⁇ V4.
  • addition gates 221a to 223a of the first group are driven by vertical transfer pulses ⁇ Vs1a to ⁇ Vs3a
  • addition gates 221b to 223b of the second group are driven by vertical transfer pulses ⁇ Vs1b to ⁇ Vs3b.
  • FIG. 11 shows a structure (X2 portion in FIG. 10A) in which the dummy gate and the addition gate are connected to the gate wiring in the dummy gate region and the addition gate region of the VCCD portion shown in FIG.
  • the first and second dummy gates 121c and 122c of the first group are arranged so as to straddle the VCCD portions 200a and 200b in the first column and the second column.
  • the first group addition gates 221a to 223a are repeatedly arranged twice.
  • the second group of first and second dummy gates 121d and 122d are arranged so as to straddle the third and fourth columns of the VCCD sections 200c and 200d, and the second group of addition gates 221b to 223b. Are arranged twice.
  • first and second dummy gates of the first group and the first and second dummy gates of the second group are arranged at the same position (vertical transfer stage) in the vertical transfer direction.
  • the first to third addition gates of the first group and the first to third addition gates of the second group are arranged at the same position (vertical transfer stage) in the vertical transfer direction.
  • the first dummy gate 121c of the first group and the first dummy gate 121d of the second group are located in the same vertical transfer stage, and a pair of first gate wirings W1a is disposed on these dummy gates. And W1b are arranged adjacent to each other, and the vertical transfer pulse ⁇ V3 is applied to one gate wiring W1a, and the vertical transfer pulse is not applied to the other gate wiring W1b.
  • the first dummy gate 121c of the first group is connected to one gate wiring W1a via a contact hole C1a
  • the first dummy gate 121d of the second group is similarly connected to the gate wiring W1a via a contact hole C1b. ing.
  • the second dummy gate 122c of the first group and the second dummy gate 122d of the second group are located in the same vertical transfer stage, and a pair of first gates are disposed on these dummy gates.
  • the wirings W2a and W2b are arranged adjacent to each other, and the vertical transfer pulse ⁇ V4 is applied to one of the gate wirings W2a, and the vertical transfer pulse is not applied to the other gate wiring W2b.
  • the second dummy gate 122c of the first group is connected to one gate wiring W2a by a contact hole C2a
  • the second dummy gate 122d of the second group is similarly connected to the gate wiring W2a by a contact hole C2b. ing.
  • the first addition gate 221a of the first group and the first addition gate 221b of the second group are located in the same vertical transfer stage, and a pair of third gates is placed on these addition gates.
  • the wirings W3a and W3b are arranged adjacent to each other, and the vertical transfer pulse ⁇ Vs1a is applied to one of the gate wirings W3a, and the vertical transfer pulse ⁇ Vs1b is applied to the other gate wiring W3b.
  • the first addition gate 221a of the first group is connected to one gate wiring W3a by a contact hole C3a
  • the first addition gate 221b of the second group is connected to the other gate wiring W3b by a contact hole C3b. ing.
  • the second addition gate 222a of the first group and the second addition gate 222b of the second group are located in the same vertical transfer stage, and a pair of fourth gates are disposed on these addition gates.
  • Wirings W4a and W4b are arranged adjacent to each other, vertical transfer pulse ⁇ Vs2a is applied to one gate wiring W4a, and vertical transfer pulse ⁇ Vs2b is applied to the other gate wiring W4b.
  • the second addition gate 222a of the first group is connected to one gate wiring W4a by a contact hole C4a
  • the second addition gate 222b of the second group is connected to the other gate wiring W4b by a contact hole C4b. ing.
  • the third addition gate 223a of the first group and the third addition gate 223b of the second group are located in the same vertical transfer stage, and a pair of fifth gates is disposed on these addition gates.
  • Wirings W5a and W5b are arranged adjacent to each other, and vertical transfer pulse ⁇ Vs3a is applied to one gate wiring W5a, and vertical transfer pulse ⁇ Vs3b is applied to the other gate wiring W5b.
  • the third addition gate 223a of the first group is connected to one gate wiring W5a by a contact hole C5a
  • the third addition gate 223b of the second group is connected to the other gate wiring W5b by a contact hole C5b. ing.
  • the three addition gates 221a to 223a and 221b to 223b in the second period arranged in the vertical transfer direction following the three addition gates 221a to 223a and 221b to 223b are the same as those in the first period. Is connected to the gate wiring.
  • the first addition gate 221a of the first group and the first addition gate 221b of the second group are located in the same vertical transfer stage, and a pair of sixth gates is placed on these addition gates.
  • Wirings W6a and W6b are arranged adjacent to each other, and vertical transfer pulse ⁇ Vs1a is applied to one gate wiring W6a, and vertical transfer pulse ⁇ Vs1b is applied to the other gate wiring W6b.
  • the first addition gate 221a of the first group is connected to one gate wiring W6a by a contact hole C6a
  • the first addition gate 221b of the second group is connected to the other gate wiring W6b by a contact hole C6b. ing.
  • the second addition gate 222a of the first group and the second addition gate 222b of the second group are located in the same vertical transfer stage, and a pair of seventh gates is disposed on these addition gates.
  • the wirings W7a and W7b are arranged adjacent to each other, and the vertical transfer pulse ⁇ Vs2a is applied to one of the gate wirings W7a, and the vertical transfer pulse ⁇ Vs2b is applied to the other gate wiring W7b.
  • the second addition gate 222a of the first group is connected to one gate wiring W7a by a contact hole C7a
  • the second addition gate 222b of the second group is connected to the other gate wiring W7b by a contact hole C7b. ing.
  • the third group of third addition gates 223a and the second group of third addition gates 223b are located in the same vertical transfer stage, and a pair of eighth gates is provided on these addition gates.
  • Wirings W8a and W8b are arranged adjacent to each other, vertical transfer pulse ⁇ Vs3a is applied to one gate wiring W8a, and vertical transfer pulse ⁇ Vs3b is applied to the other gate wiring W8b.
  • the third addition gate 223a of the first group is connected to one gate wiring W8a by a contact hole C8a
  • the third addition gate 223b of the second group is connected to the other gate wiring W8b by a contact hole C8b. ing.
  • the first to first addition gates 221a to 223a of the first group include the first to third units of the second group. Since vertical transfer pulses independent of the third addition gates 221b to 223b are applied, the VCCD units 200a and 200b in the first column and the second column have the timing of transferring charges to the HCCD unit 1b as the third timing.
  • the timing of transferring signal charges from the VCCD units 200c and 200d in the columns and the fourth column to the HCCD unit 1b can be set to be different from the timing of transferring the signal charges from the VCCD units 200a to 200d to the HCCD unit 1b. In this case, signal charges can be added.
  • the timing generation unit 211a In the CCD image sensor 2, the timing generation unit 211a generates vertical drive signals (vertical drive pulses) ⁇ V1 to ⁇ V4, ⁇ Vs1a to ⁇ Vs3a, and ⁇ Vs1b to ⁇ Vs3b that drive the VCCD unit 200, and the HCCD unit 1b. Are generated to generate horizontal drive signals (horizontal drive pulses) ⁇ H1 and ⁇ H2 for driving the control signal, and the control unit 211b controls the timing generation unit 211a and the overflow drain by control signals Ctg and Cofd, respectively. It is configured.
  • the generator 211a when an operation signal from an operator instructing the start of an imaging operation is input to the control unit 211b and the control signal Ctg is supplied from the control unit 211b to the timing generation unit 211a,
  • the generator 211a generates vertical drive pulses ⁇ V1 to ⁇ V4, ⁇ Vs1a to ⁇ Vs3a, and ⁇ Vs1b to ⁇ Vs3b based on the control signal Ctg from the controller 211b, and generates horizontal drive pulses ⁇ H1 and ⁇ H2, respectively.
  • signal charges are generated by photoelectric conversion of incident light in each pixel PD, and the signal charges read from the pixel PD to the VCCD unit 200 via the read gate Rg are transferred to the HCCD unit 1b by the VCCD unit 200.
  • the signal charges from the VCCD unit 200 are transferred in the horizontal direction in the HCCD unit 1b.
  • the charge detection unit 1d arranged at the terminal end of the HCCD unit 1b detects the transferred signal charge, converts it into a voltage signal, and outputs it to the output unit 1c.
  • the output unit 1c is connected to the charge detection unit 1d.
  • the output voltage signal is amplified and output as a pixel signal Sp.
  • the solid-state imaging device 2 of the second embodiment in the monitoring mode, when the signal charges are read out from the pixel column corresponding to the VCCD unit, the arrangement of the signal charges in the vertical direction is performed, and further, from the VCCD unit to the HCCD unit. The signal charge is added when the signal charge is transferred to.
  • FIG. 12 is a diagram for explaining the operation of the solid-state imaging device according to the second embodiment.
  • FIG. 12A is a vertical diagram in the case of adding signal charges when transferring signal charges from the VCCD unit to the HCCD unit.
  • FIG. 12B and FIG. 12C show changes in transfer packets in the first and second group VCCD sections when the signal charges are added.
  • FIGS. 5 to 8 used in the description of the operation of the first embodiment are used.
  • the reference numeral “1as” indicating the addition gate region in FIGS. 5 to 8 is replaced with “2as”, and the reference numerals “100a to 100d” indicating the VCCD portion in FIGS. 200d ".
  • FIG. 12 for convenience of explanation, only the VCCD unit 200a (FIG. 12B) and the VCCD unit 200c (FIG. 12C) of the VCCD units 200a to 200d are shown.
  • the signal charges in the first row and the second row of the (k) th and (k + 1) th (k is a natural number) VCCD units are represented by the (k + 2) th and (k + 3) th VCCD units.
  • the operation of adding the signal charges of the first and second rows will be specifically described using the signal charges of the first to fourth VCCD units 200a to 200d.
  • the signal charges held in the addition gate regions (S) (addition gate portions) 2as of the VCCD portions 200a and 200b in the first and second columns remain as they are.
  • the signal charges held in the addition gate regions (S) (addition gate portions) 2as of the VCCD portions 200c and 200d in the third and fourth columns are read out to the HCCD portion 1b (FIG. 6A). ).
  • the signal charge [R13] shown in FIG. 5B is held in the two transfer packets arranged vertically in the lower left corner of the diagram shown in FIG. 12C, and these two transfer packets are stored.
  • the signal charge [R33] shown in FIG. 5 (b) is stored in the two transfer packets arranged in the vertical direction on the upper side.
  • the transfer packet storing these signal charges moves to the HCCD unit 1b side during the timings t1 to t2, and these signal charges [R13] and [R33] are shown in FIG. As shown, it is read into the HCCD unit 1b.
  • the signal charges [G14] and [G34] are read out from the VCCD unit 200d in the fourth column into the HCCD unit 1b as shown in FIG. 6A.
  • the signal charge [R11] shown in FIG. 5 (b) is held in the two transfer packets arranged vertically in the lower left corner of the diagram shown in FIG. 12 (b).
  • the signal charge [R31] shown in FIG. 5B is stored in the two transfer packets arranged vertically, which are located above these two transfer packets.
  • the transfer packet storing these signal charges does not move between the timings t1 and t2. For this reason, these signal charges [R11] and [R31] remain in the addition gate region 2as of the VCCD portion as shown in FIG. 6 (a) between the timings t1 and t2.
  • the signal charges read out to the HCCD unit 1b in this way are transferred by two cycles in the horizontal direction as shown in FIG. 6B by the HCCD drive signals ⁇ H1 and ⁇ H2 shown in FIG. (Timing t2).
  • the first VCCD unit Signal charges are transferred to the HCCD unit 1b from the 200a and the second VCCD unit 200b. Thereby, signal charges [R13], [R33], [R11] and [R31] are added, and signal charges [G14], [G34], [G12] and [G32] are added.
  • the signal charges held in the addition gate regions (S) 2as of the VCCD units 200c and 200d in the third column and the fourth column are read out to the HCCD unit 1b while the charges remain unchanged. That is, the signal charges [G23] and [G43] are read from the third row VCCD unit 200c into the HCCD unit 1b as shown in FIG. 7B, and the fourth column VCCD unit 200d.
  • the signal charges [B24] and [B44] are read out from the HCCD unit 1b as shown in FIG.
  • the signal charges read out to the HCCD unit 1b in this way are transferred by two cycles in the horizontal direction as shown in FIG. 8A by the HCCD drive signals ⁇ H1 and ⁇ H2 shown in FIG. (Timing t4).
  • the first VCCD unit Signal charges are transferred to the HCCD unit 1b from the 200a and the second VCCD unit 200b. Thereby, signal charges [G23], [G43], [G21] and [G41] are added, and signal charges [B24], [B44], [B22] and [B42] are added.
  • control unit 211b controls the transfer operation of the VCCD unit in the still mode by the shutter operation signal.
  • control unit 211b changes the vertical transfer pulses ⁇ V1 to ⁇ V4, ⁇ Vs1a to ⁇ Vs3a, and ⁇ Vs1b to ⁇ Vs3b to waveforms when the signal charges are vertically transferred in all the VCCD units, so that the normal transfer operation can be performed in the VCCD unit. Done. Thereby, the transfer of the signal charge from the VCCD unit to the HCCD unit is performed without adding the signal charge.
  • the group of gate drive pulses applied to the addition gate is switched by connecting the addition gate and gate wiring of the VCCD unit.
  • the signal charge corresponding to each pixel can be selected to be transferred by two transfer packets or by one transfer packet.
  • the signal charge addition method is the same as the conventional method, but priority is given to the magnitude of the handled signal charge by switching the gate wiring connected to the addition gate, that is, by switching the timing of the drive signal applied to the addition gate. Or giving priority to the transfer speed, it is possible to provide a solid-state imaging device with higher performance and efficiency.
  • the vertical lengths (gate lengths) of the addition gates 221a to 223a and 221b to 223b constituting the addition gate unit are shared by a plurality of VCCD units. Due to the gate length of the summing gate constituting the summing gate portion, it is possible to avoid the restriction on the amount of signal charges or the transfer speed handled by other VCCD portions.
  • the last six addition gates are connected to the first group (kth and k + 1).
  • the second CCDC section and the second group (k + 2 and k + 3) VCCD sections are independently driven to add signal charges when transferring signal charges to the HCCD sections. There is an effect that the transfer to the HCCD unit can be performed at a higher speed.
  • the signal charge is held by one addition gate (that is, one transfer packet).
  • the addition gates are driven completely independently by the first group (k-th and k + 1-th) VCCD units and the second group (k + 2-th and k + 3-th) VCCD units, the addition of the VCCD unit
  • the gate portion (addition gate region) 2as in the normal mode, signal charges can be transferred in accordance with the transfer speed of the pixel gate portion (transfer gate region) 1ac of the VCCD portion. Signal charges can be transferred at high speed.
  • FIG. 13 is a block diagram illustrating a schematic configuration example of an electronic information device using the solid-state imaging device of Embodiment 1 or 2 as an imaging unit as Embodiment 3 of the present invention.
  • An electronic information device 90 according to Embodiment 3 of the present invention shown in FIG. 13 includes at least one of the solid-state imaging devices according to Embodiments 1 and 2 of the present invention as an imaging unit 91 that captures a subject.
  • a memory unit 92 such as a recording medium for recording data after high-definition image data obtained by photographing by such an image pickup unit is subjected to predetermined signal processing for recording, and predetermined signal processing for displaying the image data
  • a display unit 93 such as a liquid crystal display device that displays on a display screen such as a liquid crystal display screen, and a communication unit 94 such as a transmission / reception device that performs communication processing after performing predetermined signal processing on the image data for communication.
  • an image output unit 95 that prints (prints) image data and outputs (prints out) the image data.
  • the present invention relates to a transfer of signal charges from a vertical transfer unit to a horizontal transfer unit in a field of a solid-state imaging device, a driving method thereof, and an electronic information device, and a vertical transfer unit corresponding to a specific pixel column and another pixel column.
  • the vertical transfer can be performed independently with the vertical transfer unit corresponding to the above, and the entire vertical transfer of the pixel unit without being restricted by the configuration that enables the transfer of the independent signal charge. It is possible to realize a solid-state imaging device capable of securing a signal charge amount that can be transferred at a speed or vertically, a driving method thereof, and an electronic information device including such a solid-state imaging device.

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Abstract

通常モードおよび加算モードを有するＣＣＤイメージセンサとして、垂直転送部（ＶＣＣＤ部）で取り扱う信号電荷の量を優先するか、垂直転送部での信号電荷の転送速度を優先するかを配線工程で選択でき、その用途に応じて、より性能の高い、効率の良いＣＣＤイメージセンサを得る。加算モードではＶＣＣＤ部からＨＣＣＤ部へ信号電荷を転送する際に信号電荷の加算を行う加算ゲート部１ａｓを有するＣＣＤイメージセンサ１において、１列目、２列目のＶＣＣＤ部１００ａ、１００ｂに共通する第１グループの加算ゲート１２１ａ～１２４ａと、３列目、４列目のＶＣＣＤ部１００ｃ、１００ｄに共通する第２グループの加算ゲート１２１ｂ～１２４ｂとを備え、各グループの同一垂直転送段に位置する加算ゲート上に跨るように、一対のゲート配線Ｗ１ａ、Ｗ１ｂ～Ｗ８ａ、Ｗ８ｂを配置した。

Description

固体撮像装置およびその駆動方法、並びに電子情報機器
　本発明は、固体撮像装置およびその駆動方法、並びに電子情報機器に関し、特に、静止画および動画の撮像を可能とした固体撮像装置において、垂直転送部から水平転送部へ信号電荷を転送する際に信号電荷の加算を行う動作モードを有するもの、このような固体撮像装置の駆動方法、並びにこのような固体撮像装置を備えた電子情報機器に関するものである。
　従来から固体撮像装置にはＣＭＯＳイメージセンサやＣＣＤイメージセンサがあり、これらのイメージセンサはデジタルスチルカメラやビデオカメラなどの撮像デバイスとして用いられている。いずれのイメージセンサも、被写体からの光を光電変換する素子としてフォトダイオードを用いているが、これらのイメージセンサは、フォトダイオードで得られた信号電荷をイメージセンサの外部に各画素に対応する画像信号（以下、画素信号という。）として取り出す方式が異なる。つまり、ＣＣＤイメージセンサでは、垂直転送部（垂直ＣＣＤ）と水平転送部（水平ＣＣＤ）を使って信号電荷を１つの出力部に転送し、この出力部で信号電荷を電圧信号に変換し増幅して画素信号として出力するのに対して、ＣＭＯＳイメージセンサではフォトダイオード毎に信号電荷を電圧信号に変換し増幅して画素信号として出力する。
　ところで、近年、デジタルスチルカメラの高画質化が急速に進んでおり、１０００万画素以上の画素数を有する固体撮像装置、特にＣＣＤイメージセンサが、広く使われるようになっている。これらのＣＣＤイメージセンサにおいては、全画素の信号電荷を独立に読み出すことによって静止画が得られるように垂直ＣＣＤおよび水平ＣＣＤを駆動する動作モード（スチルモード）と、液晶モニター等に動画を映し出すための画像信号が得られるように垂直ＣＣＤおよび水平ＣＣＤを駆動する動作モード（モニタリングモード）とを切り替えて用いることが一般的である。
　このようなモニタリングモードでは、毎秒３０枚程度のフレームレートで画素信号を読み出す必要があるが、ＣＣＤイメージセンサの駆動周波数特性の限界あるいは低消費電力化という観点から駆動周波数を高速にすることができず、ＣＣＤイメージセンサの多画素化に伴ってモニタリングモードでのフレームレートの確保が困難になってくる。
　これに対しては、現在一般的に、１３０万画素以上の画素数を有するＣＣＤイメージセンサにおいては、主に以下の二つの方法でフレームレートの向上を図っている。
　ひとつの方法としては、水平ＣＣＤと出力部を複数設けることで、個々の画素に対応する画素信号を出力する周波数を減少させ、これによりフレームレートを向上させる方法である。
　これは、特許文献１に開示の水平２線読み出し方式ＣＣＤのように、垂直ＣＣＤからの各画素に対応する信号電荷を２つの水平ＣＣＤへ配分して２つの出力部から画素信号として出力させることによって、駆動周波数を上げなくても２倍のスピードのフレームレートを実現することができるものである。
　しかし、上記特許文献１に開示の方法は、出力部の増加による信号処理部のコスト増大を招くため実用的ではない。
　ふたつ目の方法としては任意の複数の画素からの信号電荷を加算することにより、データ量、つまり画素値として転送すべき信号電荷の個数を減少させることでフレームレートを向上させる方法である。
　これは、特許文献２などに開示の画素加算方式ＣＣＤのように、任意の複数の信号電荷を混合して１画素の画像情報に圧縮する方法であり、画像情報の圧縮率が高いほど、つまり信号電荷を混合する画素の数が多いほど、フレームレートが向上していくというものである。
　以下、このような信号電荷の加算（以下、画素加算ともいう。）によって画像情報を圧縮してフレームレートを向上させる方法について説明する。
　図１４は、従来の固体撮像装置であるＣＣＤイメージセンサを説明する図であり、図１４（ａ）は、このＣＣＤイメージセンサの画素列および対応する垂直転送部の配列を示し、図１４（ｂ）では、垂直転送部から水平転送部への信号電荷の流れを示している。
　このＣＣＤイメージセンサ５は、行列状に配列された複数の画素ＰＤを含む画素部５ａを有し、さらに、複数の画素の各画素列に対応して設けられ、対応する画素列の画素からの信号電荷を垂直方向に転送する垂直転送部（ＶＣＣＤ部）５００ａ～５００ｄと、これらのＶＣＣＤ部５００ａ～５００ｄの転送終端側に設けられ、各ＶＣＣＤ部からの信号電荷を水平方向に転送する水平転送部（ＨＣＣＤ部）１ｂとを有している。ここで、ＶＣＣＤ部５００ａ～５００ｄは、動作モードとして、信号電荷をＨＣＣＤ部１ｂへ転送する際に信号電荷の加算を行う加算モード（モニタリングモード）と、信号電荷の加算を行わずに信号電荷をＨＣＣＤ部１ｂへ転送する通常モード（スチルモード）とを有している。
　また、画素部５ａは、動作モードに拘わらず、信号電荷の転送をすべてのＶＣＣＤ部５００ａ～５００ｄで同じタイミングで行う画素ゲート部（転送ゲート領域）５ａｃと、信号電荷を一部のＶＣＣＤ部５００ａおよび５００ｂと他のＶＣＣＤ部５００ｃおよび５００ｄとで異なる転送タイミングで転送可能に構成され、駆動信号により加算モードと通常モードとが切り換わる加算ゲート部（加算ゲート領域）５ａｓとを有し、加算ゲート部５ａｓは、ＨＣＣＤ部１ｂに隣接して位置している。
　また、上記画素部５ａの転送ゲート領域５ａｃには、ＶＣＣＤ部５００ａ～５００ｄの、ＨＣＣＤ部１ｂ側の遮光された遮光領域５ａ２と、この遮光領域５ａ２以外の、遮光されていない非遮光領域５ａ１とが配置されている。
　なお、図１４（ａ）および図１４（ｂ）では、説明の都合上、第１列目～第４列目の画素列５０ａ～５０ｄ、およびこれらに対応する第１列目～第４列目のＶＣＣＤ部５００ａ～５００ｄのみを示しているが、実際のＣＣＤイメージセンサでは、画素列およびＶＣＣＤ部は４列のみではなく、画素数に応じたより多くの列を含んでいる。また、各画素にはカラーフィルタが設けられており、赤色画素（Ｒ）、緑色画素（Ｇ）、および青色画素（Ｂ）の配列はベイヤー配列となっている。
　ここで、第１列目のＶＣＣＤ部５００ａの転送ゲート領域５ａｃでは、対応する画素列５０ａの画素ＰＤ毎に４枚の通常の転送ゲート５０１～５０４が垂直方向に沿って配置されており、また、第１列目のＶＣＣＤ部５００ａの加算ゲート領域５ａｓでは、４枚の通常の転送ゲート（以下、単に転送ゲートともいう。）５０１～５０４および２枚の加算用の転送ゲート（以下、加算ゲートともいう。）５０５、５０６が垂直転送方向に沿って配置されている。また、第２列目のＶＣＣＤ部５００ｂにおける転送ゲートおよび加算ゲートの配列は、第１列目のＶＣＣＤ部５００ａと全く同一となっている。
　また、第３列目のＶＣＣＤ部５００ｃの画素ゲート部５ａｃでは、対応する画素列５０ｃの画素ＰＤ毎に４枚の転送ゲート５０１～５０４が垂直方向に沿って配置されており、また、第３列目のＶＣＣＤ部５００ｃの加算ゲート部５ａｓでは、２枚の転送ゲート５０１、５０２と、２枚の加算用の転送ゲート（以下、加算ゲートともいう。）５０３ａ、５０４ａとが、垂直方向に沿って配置されている。ここで、加算用の転送ゲート５０３ａおよび５０４ａは、転送方向の長さが通常の転送ゲート５０３および５０４の２倍となっている。
　また、転送ゲート５０１～５０４には駆動信号として垂直転送パルスΦＶ１～ΦＶ４が印加され、また、加算ゲート５０３ａ、５０４ａには駆動信号として垂直転送パルスΦＶ３、ΦＶ４が印加され、さらに、加算ゲート５０５および５０６には、垂直転送パルスΦＶ１～ΦＶ４とは独立した垂直転送パルスΦＶｓ５およびΦＶｓ６が印加されるようになっている。
　次に動作について説明する。
　このような構成のＣＣＤイメージセンサ５では、垂直転送パルスΦＶ１～ΦＶ４を転送ゲート５０１～５０４、および加算ゲート５０３ａ、５０４ａに印加することで、第３および第４番目のＶＣＣＤ部５００ｃおよび５００ｄでは、図１４（ｂ）に実線の矢印で示すように、各画素の信号電荷が順番にＨＣＣＤ部１ｂに転送され、さらに２相の水平転送パルス（図示せず）で駆動されるＨＣＣＤ部１ｂを水平方向に転送されることとなる。
　一方、第１および第２番目のＶＣＣＤ部５００ａおよび５００ｂでは、図１４（ｂ）に点線の矢印で示すように、各画素の信号電荷が順番にＨＣＣＤ部１ｂに転送されることとなるが、このとき、ＨＣＣＤ部１ｂに隣接する部分の加算ゲート５０５および５０６には、垂直転送パルスΦＶ１～ΦＶ４とは独立した垂直転送パルスΦＶｓ５およびΦＶｓ６を印加して、第３番目および第４番目のＶＣＣＤ部５００ｃおよび５００ｄからＨＣＣＤ部１ｂに転送された信号電荷が、第１番目および第２番目のＶＣＣＤ部５００ａおよび５００ｂに対応する位置に転送されてくるまで、第１番目および第２番目のＶＣＣＤ部５００ａおよび５００ｂからＨＣＣＤ部１ｂに信号電荷が転送されないようにする。
　これにより、ＶＣＣＤ部５００ａ～５００ｄからＨＣＣＤ部１ｂに信号電荷を転送する際に、第１番目および第２番目のＶＣＣＤ部５００ａおよび５００ｂからの信号電荷を、第３番目および第４番目のＶＣＣＤ部５００ｃおよび５００ｄからの信号電荷と加算することができる。
　以下、図１５を用いて具体的に説明する。
　まず、ＶＣＣＤ部５００ａ～５００ｄからＨＣＣＤ部１ｂに信号電荷を転送する直前の初期状態で、ＶＣＣＤ部５００ａ～５００ｄの電荷転送パケット（以下、転送パケットと略記する。）には、図１５（ａ）に示すように対応する画素列５０ａ～５０ｄから読み出された信号電荷（Ｒ）、（Ｇ）、（Ｂ）が蓄積されているとする。
　この状態で、垂直転送パルスΦＶ１～ΦＶ４により１画素に相当する距離（垂直転送パルスの１周期により転送パケットが移動する距離）だけ垂直方向に信号電荷が転送されると、第３列目および第４列目のＶＣＣＤ部５００ｃおよび５００ｄの、加算ゲート部５ａｂに位置する信号電荷（Ｒ）および（Ｇ）は、図１５（ｂ）に示すように、ＶＣＣＤ部５００ｃおよび５００ｄからＨＣＣＤ部１ｂに転送されるが、第１列目および第２列目のＶＣＣＤ部５００ａおよび５００ｂの加算ゲート部５ａｂでは、加算ゲート５０５および５０６に、この加算ゲート５０６の直下に電荷転送を阻止する転送バリアが形成されるように垂直転送パルスΦＶｓ５およびΦＶｓ６が印加され、これにより、第１列目および第２列目のＶＣＣＤ部５００ａおよび５００ｂからＨＣＣＤ部１ｂへの信号電荷の転送が阻止される。
　次に、図１５（ｃ）に示すように、第３列目および第４列目のＶＣＣＤ部５００ｃおよび５００ｄからの信号電荷がＨＣＣＤ部１ｂ内を、第１列目および第２列目のＶＣＣＤ部５００ａおよび５００ｂに対応する位置まで転送されてくるのを待った後、加算ゲート５０６の直下の転送バリアを消失させることにより、図１５（ｄ）に示すように、第１番目および第２番目のＶＣＣＤ部５００ａおよび５００ｂから信号電荷（Ｒ）および（Ｇ）がＨＣＣＤ部１ｂに転送されて、第３列目および第４列目のＶＣＣＤ部５００ｃおよび５００ｄからの信号電荷（Ｒ）および（Ｇ）と加算される。
　その後、図１５（ｅ）に示すように、ＶＣＣＤ部５００ａ～５００ｄの信号電荷が１サイクル分だけ垂直方向に転送され、さらに、図１５（ｆ）に示すように、ＨＣＣＤ部１ｂ内で加算された信号電荷（Ｒ）および（Ｇ）が水平方向に転送される。
　このように従来の固体撮像装置５では、画素部５ａには、転送ゲートおよび加算ゲートの総数（ゲート枚数）の少ないＶＣＣＤ部５００ｃおよび５００ｄと、転送ゲートおよび加算ゲートの総数（ゲート枚数）の多いＶＣＣＤ部５００ａおよび５００ｂとが混在しており、ゲート枚数の少ないＶＣＣＤ部の信号電荷を先にＨＣＣＤ部へ読み出し、この先にＨＣＣＤ部へ読み出された信号電荷をＨＣＣＤ部内で前方（左側）へ転送した後、ゲート枚数の多いＶＣＣＤ部から信号電荷をＨＣＣＤ部へ読み出すことにより信号電荷の加算が行われる。
特許第２９４７６９６号公報 特開２０００－１１５６４３号公報
　ところが、従来の固体撮像装置では、画素部を構成する各画素列に対応する複数のＶＣＣＤ部には、加算ゲート部５ａｓに含まれる加算用の転送ゲート（加算ゲート）の転送方向の長さが通常の転送ゲートに比べて長いＶＣＣＤ部が含まれており、言い換えると、画素部を構成する各画素列に対応する複数のＶＣＣＤ部には、ゲート枚数が多いものと、少ないものとが混在している。
　例えば、ＶＣＣＤ部における、転送方向の長さ（ゲート長）の長い転送ゲートにより構成されている部分では、電荷の転送時間が長くなり、またゲート付加容量大のため波形なまりも発生するため、信号電荷の転送は、電荷転送に非常に不利な条件で行われることとなる。つまり、上述した従来の固体撮像装置は、加算ゲート部に含まれる加算ゲートのゲート長が、画素ゲート部に含まれる通常の転送ゲートのゲート長より長いため、フレームレートの向上に不利であり、転送劣化による画質低下も発生するという問題がある。
　逆に、加算ゲート部に含まれる加算用の転送ゲートのゲート長を、画素ゲート部に含まれる通常の転送ゲートのゲート長より短くすると、ゲート長の短い転送ゲートでは、転送チャネルに対向する部分の面積が小さくなるため、この転送ゲートにより形成される転送パケットの面積が狭くなり、取り扱い信号量、つまり転送可能な信号電荷の量が小さくなるという不利益をもたらす。つまり、加算ゲートとしてゲート長の短いゲートを有する固体撮像装置では、ダイナミックレンジの向上に不利であり、高出力時の画質低下を招くといった問題がある。
　このように、従来の加算ゲート部を有する固体撮像装置では、電荷転送の高速化と十分な取り扱い電荷量の確保を両立することはきわめて困難であった。
　本発明は、上記のような問題を解決するためになされたものであり、垂直転送部から水平転送部への信号電荷の転送を、特定の画素列に対応する垂直転送部と他の画素列に対応する垂直転送部との間で独立して行うことを可能とし、しかも、このような独立した信号電荷の転送を可能とする構成による信号電荷の転送速度および取扱い信号電荷量に対する制約の回避、あるいはさらなる垂直転送速度の増大を実現することができる固体撮像装置およびその駆動方法、並びにこのような固体撮像装置を備えた電子情報機器を得ることを目的とする。
　本発明に係る固体撮像装置は、行列状に配列された複数の画素を有し、該画素で得られた信号電荷を画素信号として出力する固体撮像装置であって、該複数の画素の画素列毎に設けられ、対応する画素列の画素からの信号電荷を垂直方向に転送する複数の垂直転送部と、該複数の垂直転送部の転送終端側に該複数の垂直転送部に跨って設けられ、該複数の垂直転送部から転送されてきた信号電荷を水平方向に転送する水平転送部とを備え、該複数の垂直転送部はそれぞれ、加算モードでは、該垂直転送部から該水平転送部に該信号電荷を転送する際に２以上の画素の信号電荷を加算する加算ゲート部を有し、該加算ゲート部を構成する加算ゲートの垂直方向の長さは該複数の垂直転送部で共通であり、該加算ゲート上には、２以上のゲート配線が該加算ゲートと対向するように配置されており、そのことにより上記目的が達成される。
　本発明は、上記固体撮像装置において、前記加算ゲートは、その上に配置されている前記２以上のゲート配線のいずれかとコンタクトホールにより接続されていることが好ましい。
　本発明は、上記固体撮像装置において、前記加算ゲート部は、通常モードでは、前記信号電荷の加算を行わずに前記複数の垂直転送部から前記水平転送部へ該信号電荷を転送し、該通常モードと前記加算モードとが、前記加算ゲートに印加する駆動信号により切り換わるように構成されていることが好ましい。
　本発明は、上記固体撮像装置において、前記垂直転送部は、前記加算ゲート部に加えて、前記信号電荷を該加算ゲート部に転送する画素ゲート部を有し、前記加算ゲートは、該画素ゲート部を構成する転送ゲートとは独立した駆動信号により駆動されることが好ましい。
　本発明は、上記固体撮像装置において、前記複数の画素に設けられているカラーフィルタの配列は、緑色画素と赤色画素とが垂直方向に沿って交互に配列された第１画素列と、青色画素と緑色画素とが垂直方向に沿って交互に配列された第２画素列とが、該緑色画素が隣り合わないように水平方向に交互に並ぶ配列となっており、前記複数の垂直転送部は、第１および第２の２つのグループに分かれており、該２つのグループの各々は、該第１画素列に対応する第１垂直転送部と、該第１画素列に隣接する第２画素列に対応する第２垂直転送部とを含んでおり、該第１のグループに属する一対の隣接する第１垂直転送部および第２垂直転送部と、該第２のグループに属する一対の隣接する第１垂直転送部および第２垂直転送部とが、水平方向に交互に配置されていることが好ましい。
　本発明は、上記固体撮像装置において、前記加算ゲート部は、前記加算モードでは、前記第１のグループの第１垂直転送部からの信号電荷を、該第１のグループの第１垂直転送部に隣接する第２のグループの第１垂直転送部からの信号電荷と加算し、該第１のグループの第２垂直転送部からの信号電荷を、該第１のグループの第２垂直転送部に隣接する第２のグループの第２垂直転送部からの信号電荷と加算することが好ましい。
　本発明は、上記固体撮像装置において、前記垂直転送部は、前記加算ゲート部に加えて、前記信号電荷を該加算ゲート部に転送する画素ゲート部を有し、該加算ゲート部は、４相の駆動信号により駆動され、該画素ゲート部は、該加算ゲート部を駆動する４相の駆動信号とは独立した４相の駆動信号により駆動され、前記第１グループの垂直転送部の加算ゲート部を駆動する第１相目および第３相目の駆動信号は、前記第２グループの垂直転送部の加算ゲート部を駆動する第１相目および第３相目の駆動信号とは独立した駆動信号であり、該第１グループの垂直転送部の加算ゲート部を駆動する第２相目および第４相目の駆動信号はそれぞれ、該第２グループの垂直転送部の加算ゲート部を駆動する第２相目および第４相目の駆動信号と共通した駆動信号であることが好ましい。
　本発明は、上記固体撮像装置において、前記垂直転送部は、前記加算ゲート部に加えて、前記信号電荷を該加算ゲート部に転送する画素ゲート部を有し、該加算ゲート部は、３相の駆動信号により駆動され、該画素ゲート部は、該加算ゲート部を駆動する３相駆動信号とは独立した４相の駆動信号により駆動され、前記第１グループの垂直転送部の加算ゲート部を駆動する３相の駆動信号は、前記第２グループの垂直転送部の加算ゲート部を駆動する３相の駆動信号とは独立した駆動信号であることが好ましい。
　本発明は、上記固体撮像装置において、前記垂直転送部は、前記画素ゲート部と前記加算ゲート部との間に位置し、該画素ゲート部からの信号電荷を該加算ゲート部へ転送する２枚のダミーゲートを含むダミーゲート部を有し、該画素ゲート部では、第１～第４の転送ゲートが垂直方向に沿って前記画素毎に繰り返して配列されており、該加算ゲート部では、第１～第３の加算ゲートが垂直方向に沿って２回繰り返して配列されていることが好ましい。
　本発明は、上記固体撮像装置において、前記加算ゲート部は、前記第２のグループの第１および第２の垂直転送部から信号電荷を前記水平転送部に転送し、その後、該水平転送部にて、該第２のグループの第１および第２の垂直転送部からの信号電荷が前記第１のグループの第１および第２の垂直転送部に対向する部分に移動した状態で、該第１のグループの第１および第２の垂直転送部から信号電荷を、該第２のグループの第１および第２の垂直転送部からの信号電荷に混入されるように該水平転送部に転送することにより、該両グループの対応する垂直転送部からの信号電荷の加算を行うことが好ましい。
　本発明に係る固体撮像装置の駆動方法は、上述した本発明に係る固体撮像装置を駆動する方法であって、前記複数の垂直転送部からの信号電荷を加算して前記水平転送部に転送する加算モードと、該複数の垂直転送部からの信号電荷を加算せずにそのまま該水平転送部に転送する通常モードとを、前記加算ゲートに印加する駆動信号により切り換えるものであり、そのことにより上記目的が達成される。
　本発明に係る電子情報機器は、被写体の撮像を行う撮像部を備えた電子情報機器であって、該撮像部は、上述した本発明に係る固体撮像装置であり、そのことにより上記目的が達成される。
　次に作用について説明する。
　本発明においては、行列状に配列された複数の画素を有する固体撮像装置において、画素列毎に設けられた複数の垂直転送部と、これらの垂直転送部の転送終端側に設けられた水平転送部とを備え、これらの垂直転送部を、加算モードで、垂直転送部から水平転送部へ信号電荷を転送する際に信号電荷の加算を行う加算ゲート部を有するものとし、この加算ゲート部を構成する加算ゲートの垂直方向の長さ（ゲート長）を複数の垂直転送部で共通にしているので、一部の垂直転送部の加算ゲート部を構成する加算ゲートのゲート長により、他の垂直転送部で取り扱う信号電荷の量あるいは転送速度に対する制約が生ずるのを回避できる。
　また、加算ゲート部では、加算ゲート上に２以上のゲート配線を加算ゲートに対向するように配置しているので、加算ゲートと接続するゲート配線を、配線工程で２以上のゲート配線のうちから選択できる。これにより、加算ゲート部の通常モードあるいは加算モードでの動作を、加算ゲートに接続するゲート配線の選択、つまり加算ゲートに印加する駆動信号のタイミングの変更により、取り扱い信号電荷の大きさを優先した動作とするのか、転送速度を優先した動作とするのかを選択でき、用途に応じて要求される性能が高く、利用効率のよい固体撮像装置を提供できる。
　その結果、このような固体撮像装置を搭載したカメラシステムとして、ビューファインダー用途などで使われる簡易的な高フレームレートの画像や高ダイナミックレンジの画像が得られるカメラシステムを実現することができる。
　また、取り扱い信号電荷の量と転送速度のいずれを優先するかの切換えは、加算ゲート部の加算ゲートを、その上に配置した２以上のゲート配線のいずれと接続するかによって行うことができ、固体撮像装置としての用途に応じた適性な切換えを簡単な構成により低コストで実現することができる。
　また、本発明においては、垂直転送部の加算ゲート部および画素ゲート部をそれぞれ４相の垂直駆動信号により駆動するので、加算ゲート部でも画素ゲート部と同様に、１画素当たりの信号電荷を２つの転送パケット（つまり２つの電荷転送バリアと２つの電荷転送井戸により形成される加算ゲート２つ分の転送パケット）に保持することができ、画素信号のダイナミックレンジが加算ゲート部の構成により制約を受けるのを回避できる。
　また、本発明においては、垂直転送部の加算ゲート部を３相駆動信号により駆動し、垂直転送部の画素ゲート部を４相駆動信号により駆動するので、加算ゲート部では１画素当たりの信号電荷を、１つの転送パケット（つまり２つの電荷転送バリアと１つの電荷転送井戸により形成される加算ゲート１つ分の転送パケット）に保持して高速に転送することができる。
　以上のように本発明によれば、垂直転送部から水平転送部への信号電荷の転送を、特定の画素列に対応する垂直転送部と他の画素列に対応する垂直転送部との間で独立して行うことを可能とし、しかも、このような独立した信号電荷の転送を可能とする構成による信号電荷の転送速度および取扱い信号電荷量に対する制約の回避、あるいはさらなる垂直転送速度の増大を実現することができる固体撮像装置およびその駆動方法、並びにこのような固体撮像装置を備えた電子情報機器を実現することができる。
図１は、本発明の実施形態１による固体撮像装置を説明する図であり、この実施形態１の固体撮像装置としてＣＣＤイメージセンサの全体構成を示している。 図２は、本発明の実施形態１による固体撮像装置を説明する図であり、図２（ａ）は、図１に示すＣＣＤイメージセンサの垂直転送部での転送ゲートの配列を示し、図２（ｂ）は、転送ゲートに印加する垂直転送パルスの種類を示している。 図３は、本発明の実施形態１による固体撮像装置を説明する図であり、図２に示す垂直転送部の加算ゲート部（図２のＸ１部分）での転送ゲートとゲート配線との接続を示している。 図４は、本発明の実施形態１による固体撮像装置の動作を説明する図であり、図４（ａ）は、この固体撮像装置における垂直転送パルスおよび水平転送パルスの波形を示し、図４（ｂ）および図４（ｃ）はそれぞれ、２つの垂直転送部の一方および他方で時間の経過とともに転送パケットが移動する様子をダイヤグラムとして示している。 図５は、本発明の実施形態１による固体撮像装置の動作を説明する図であり、図５（ａ）は、ベイヤー配列の各画素に対応する色の信号電荷が蓄積された初期状態を示し、図５（ｂ）は、画素から垂直転送部に信号電荷を読出した状態を示している。 図６は、本発明の実施形態１による固体撮像装置の動作を説明する図であり、図６（ａ）は、紙面の左から３列目、４列目、７列目、８列目、１１列目、１２列目の垂直転送部から水平転送部へ信号電荷を転送した状態を示し、図６（ｂ）は、このように転送した信号電荷を垂直転送部の２列分だけ水平方向に転送した状態を示している。 図７は、本発明の実施形態１による固体撮像装置の動作を説明する図であり、図７（ａ）は、紙面の左から１列目、２列目、５列目、６列目、９列目、１０列目の垂直転送部から水平転送部へ信号電荷を転送した状態を示し、図７（ｂ）は、さらに、紙面の左から３列目、４列目、７列目、８列目、１１列目、１２列目の垂直転送部から水平転送部へ信号電荷を転送した状態を示している。 図８は、本発明の実施形態１による固体撮像装置の動作を説明する図であり、図８（ａ）は、図７（ｂ）に示す状態から、信号電荷を垂直転送部の２列分だけ水平方向に転送した状態を示し、図８（ｂ）は、さらに、紙面の左から１列目、２列目、５列目、６列目、９列目、１０列目の垂直転送部から水平転送部へ信号電荷を転送した状態を示している。 図９は、本発明の実施形態２による固体撮像装置を説明する図であり、この実施形態２の固体撮像装置としてＣＣＤイメージセンサの全体構成を示している。 図１０は、本発明の実施形態２による固体撮像装置を説明する図であり、図１０（ａ）は、図９に示すＣＣＤイメージセンサの垂直転送部での転送ゲートの配列を示し、図１０（ｂ）は、転送ゲートに印加する垂直転送パルスの種類を示している。 図１１は、本発明の実施形態２による固体撮像装置を説明する図であり、図１０に示す垂直転送部の加算ゲート領域（図１０のＸ２部分）での転送ゲートとゲート配線との接続を示している。 図１２は、本発明の実施形態２による固体撮像装置の動作を説明する図であり、図１２（ａ）は、この固体撮像装置における垂直転送パルスおよび水平転送パルスの波形を示し、図１２（ｂ）および図１２（ｃ）は、２つの垂直転送部の一方および他方で時間の経過とともに転送パケットが移動する様子をダイヤグラムとして示している。 図１３は、本発明の実施形態３として、上記実施形態１および２のいずれかの固体撮像装置を撮像部に用いた電子情報機器の概略構成例を示すブロック図である。 図１４は、従来の固体撮像装置としてＣＣＤイメージセンサを説明する図であり、図１４（ａ）は、このＣＣＤイメージセンサの垂直転送部での転送ゲートの配列を示し、図１４（ｂ）は、その転送ゲートに印加する垂直転送パルスの種類を示している。 図１５は、従来の固体撮像装置の動作を説明する図であり、図１５（ａ）～図１５（ｆ）は、ベイヤー配列の各画素に対応する色の信号電荷が蓄積された初期状態から、この信号電荷が水平転送部への転送動作の際に加算されるまでの信号電荷の動きを示している。
　以下、本発明の実施形態について図面を参照しながら説明する。
　（実施形態１）
　図１～図８は、本発明の実施形態１による固体撮像装置を説明する図であり、図１はこのＣＣＤイメージセンサの全体構成を示している。
　この実施形態１のＣＣＤイメージセンサ１は、半導体基板（図示せず）上に形成され、マトリクス状（行列状）に配列された複数の画素ＰＤを含む画素部１ａを有しており、画素部１ａは、各画素ＰＤでは、被写体からの入射光の光電変換により信号電荷が生成されるように構成されている。この画素部１ａには、各画素ＰＤで生成された信号電荷を垂直方向に転送する垂直転送部（以下、ＶＣＣＤ部ともいう。）１００が各画素列１０に沿って配置されている。また、このＶＣＣＤ部１００と、対応する画素列１０の各画素ＰＤとの間には、読み出しゲートＲｇが配置されており、各画素ＰＤで生成された信号電荷は、この読み出しゲートＲｇを介して対応するＶＣＣＤ部１００に読み出されるようになっている。
　また、このＣＣＤイメージセンサ１は、上記複数のＶＣＣＤ部１００の一端側に配置され、これらのＶＣＣＤ部１００から転送されてきた信号電荷を水平方向に転送する水平転送部（以下、ＨＣＣＤ部ともいう。）１ｂと、このＨＣＣＤ部１ｂの一端側に配置され、ＨＣＣＤ部１ｂからの信号電荷を検出して電圧信号に変換する電荷検出部１ｄと、この電荷検出部１ｄで得られた電圧信号を増幅して画素信号Ｓｐとして出力端子ＣＣＤＯＵＴに出力する出力部１ｃとを有している。
　さらに、このＣＣＤイメージセンサ１は、上記ＶＣＣＤ部１００を駆動する垂直駆動信号（垂直駆動パルス）ΦＶ１～ΦＶ４、ΦＶｓ１ａ、ΦＶｓ１ｂ、ΦＶｓ２、ΦＶｓ３ａ、ΦＶｓ３ｂ、およびΦＶｓ４を生成するとともに、上記ＨＣＣＤ部１ｂを駆動する水平駆動信号（水平駆動パルス）ΦＨ１およびΦＨ２を生成するタイミング生成部１１１ａと、このＣＣＤイメージセンサ１を構成する半導体基板の裏面側に設けられ、画素で生成された信号電荷をＣＣＤイメージセンサ１の外部に排出するオーバーフロードレイン（以下、ＯＦＤ部ともいう。）（図示せず）と、上記出力部１ｃからの画素信号Ｓｐに基づいて、上記タイミング生成部１１１ａおよびオーバーフロードレインを、それぞれ制御信号ＣｔｇおよびＣｏｆｄにより制御する制御部１１１ｂとを有している。つまり、ここでは、上記オーバーフロードレイン部は、これに印加する制御電圧Ｃｏｆｄにより、各画素ＰＤで生成された信号電荷を基板外部に引き抜くようになっている。
　図２（ａ）は、図１に示すＣＣＤイメージセンサの画素部における垂直転送ゲートの配列を示し、図２（ｂ）は、垂直転送ゲートに印加する垂直転送パルスの種類を示している。
　このＣＣＤイメージセンサ１の画素部１ａは、画素が配列されており、各画素からの信号電荷の読出しとその垂直方向の転送とが行われる転送ゲート領域（画素ゲート部）１ａｃと、画素が配列されておらず、複数の画素からの信号電荷の加算が行われるようにあるいはその加算が行われないようにＨＣＣＤ部１ｂへの信号電荷の転送を行う加算ゲート領域（加算ゲート部）１ａｓとを有し、加算ゲート領域１ａｓは転送ゲート領域１ａｃとＨＣＣＤ部１ｂとの間に設けられている。また、この転送ゲート領域１ａｃの周辺領域１ａ２は遮光膜（図示せず）により遮光された遮光領域１ａ２となっており、遮光領域１ａ２に位置する画素は、光電変換が行われない遮光画素（ＯＢ）となっている。また、上記転送ゲート領域１ａｃの、遮光領域１ａ２以外の非遮光領域１ａ１に位置する画素には、被写体の光の赤色成分、緑色成分、および青色成分の信号電荷を生成する赤色画素（Ｒ画素）、緑色画素（Ｇ画素）、および青色画素（Ｂ画素）が含まれており、ここではこれらの画素はベイヤー配列となっている。なお、赤色画素（Ｒ画素）、緑色画素（Ｇ画素）、および青色画素（Ｂ画素）は、それぞれフォトダイオード上にそれぞれの色成分の光のみ透過するカラーフィルタを配置した構成となっている。
　ここで、転送ゲート領域１ａｃに位置する転送ゲートは、ＶＣＣＤ部１００の画素ゲート部を構成する通常の転送ゲートであり、加算ゲート領域１ａｓに位置する転送ゲートは、ＶＣＣＤ部１００の加算ゲート部を構成する加算用の転送ゲートである。
　なお、説明の都合上、図２（ａ）および図２（ｂ）では、４列分の画素列およびＶＣＣＤ部、つまり画素列１０ａ～１０ｄおよびこれらに対応するＶＣＣＤ部１００ａ～１００ｄのみを示しているが、実際のＣＣＤイメージセンサでは、４列分の画素列およびＶＣＣＤ部が繰り返し配列され、さらに多くの数の画素列およびＶＣＣＤ部が画素数に応じて設けられている。
　つまり、画素部１ａには、第１列目～第４列目の画素列１０ａ～１０ｄが配置されており、各画素列に沿って第１列目～第４列目のＶＣＣＤ部１００ａ～１００ｄが配置されている。ここでは、第１列目および第３列目の画素列１０ａおよび１０ｃが、Ｇ画素とＲ画素とを交互に配列した画素列となっており、第２列目および第４列目の画素列１０ｂおよび１０ｄが、Ｂ画素とＧ画素とを交互に配列した画素列となっており、隣接する画素列間では同色の画素（緑色画素）が隣り合わないように配置されている。また、各画素１０ａ～１０ｄに対応する第１列目～第４列目のＶＣＣＤ部１００ａ～１００ｄは、転送ゲート領域１ａｃから加算ゲート領域１ａｓに跨って形成されており、各ＶＣＣＤ部を構成する垂直転送チャネル１０１の転送終端側は、ＨＣＣＤ部１ｂを構成する水平転送チャネル１０２に繋がっている。
　上記転送ゲート領域１ａｃでは、各垂直転送チャネル１０１上に４枚の通常の転送ゲート（以下、単に転送ゲートという。）１１１～１１４が各画素ＰＤに対応するように繰り返し配置されている。
　また、上記加算ゲート領域１ａｓでは、隣接する２つの垂直転送チャネル１０１に跨る４つの加算用の転送ゲート（以下、加算ゲートともいう。）が垂直転送方向に沿って、２つの画素に相当する距離毎に繰り返し配置されている。
　具体的には、第１列目および第２列目の画素列１０ａおよび１０ｂに対応する２つの垂直転送チャネル１０１に跨るように４つの加算ゲート１２１ａ～１２４ａが垂直転送方向に沿って２回繰り返して配置され、第３列目および第４列目の画素列の１０ｃおよび１０ｄに対応する２つの垂直転送チャネル１０１に跨るように４つの加算ゲート１２１ｂ～１２４ｂが垂直転送方向に沿って２回繰り返して配置されている。
　また、転送ゲート１１１～１１４および加算ゲート１２１ａ～１２４ａ、１２１ｂ～１２４ｂには、図２（ｂ）に示すように駆動信号（垂直転送パルス）が印加されるようになっている。
　具体的には、ＶＣＣＤ部の転送ゲート１１１～１１４は４相の垂直転送パルスΦＶ１～ΦＶ４により駆動され、第１グループの加算ゲート１２１ａ～１２４ａは垂直転送パルスΦＶｓ１ａ、ΦＶｓ２、ΦＶｓ３ａ、ΦＶｓ４により駆動され、第２グループの加算ゲート１２１ｂ～１２４ｂは垂直転送パルスΦＶｓ１ｂ、ΦＶｓ２、ΦＶｓ３ｂ、ΦＶｓ４により駆動されるようになっている。
　以下、転送ゲートおよび加算ゲートに垂直転送パルスを印加するためのゲート配線のレイアウトについて説明する。
　図３は、図２に示すＶＣＣＤ部の加算ゲート領域（加算ゲート部）で加算ゲートとそのゲート配線とを接続する構造（図２のＸ１部分）を示している。
　なお、以下の説明では、１周期は、垂直方向および水平方向ともに、垂直駆動パルスおよび水平駆動パルスの１周期により信号電荷が移動する領域（距離）として説明する。
　この加算ゲート領域１ａｓでは、上述したとおり、第１列目および第２列目のＶＣＣＤ部１００ａおよび１００ｂに跨るように第１グループの第１～第４の加算ゲート１２１ａ～１２４ａが２周期に渡って繰り返して配置され、第３列目および第４列目のＶＣＣＤ部１００ｃおよび１００ｄに跨るように第２グループの第１～第４の加算ゲート１２１ｂ～１２４ｂが２周期に渡って繰り返して配置されている。ここで、第１グループの第１～第４の加算ゲート１２１ａ～１２４ａと第２グループの第１～第４の加算ゲート１２１ｂ～１２４ｂとは、垂直転送方向における同じ位置（同じ垂直転送段）に配置されている。
　まず、ＨＣＣＤ部から離れて位置する１周期目の第１および第２の加算ゲートとゲート配線との接続について説明する。
　つまり、第１グループの第１の加算ゲート１２１ａと第２グループの第１の加算ゲート１２１ｂとは、同じ垂直転送段に位置しており、これらの加算ゲート上には、一対の第１のゲート配線Ｗ１ａおよびＷ１ｂが隣接するように配置されており、その一方のゲート配線Ｗ１ａには垂直転送パルスΦＶｓ１ａが印加され、その他方のゲート配線Ｗ１ｂには垂直転送パルスΦＶｓ１ｂが印加されるようになっている。さらに、第１グループの第１の加算ゲート１２１ａは一方のゲート配線Ｗ１ａにコンタクトホールＣ１ａにより接続され、第２グループの第１の加算ゲート１２１ｂは他方のゲート配線Ｗ１ｂにコンタクトホールＣ１ｂにより接続されている。
　同様に、同じ垂直転送段に位置する第１および第２グループの第２の加算ゲート１２２ａおよび１２２ｂ上には、一対の第２のゲート配線Ｗ２ａおよびＷ２ｂが配置されており、これらの加算ゲート１２２ａおよび１２２ｂは、垂直転送パルスΦＶｓ２が印加される一方のゲート配線Ｗ２ａにコンタクトホールＣ２ａにより接続されている。
　また、第１グループの第３の加算ゲート１２３ａと第２グループの第３の加算ゲート１２３ｂとは、同じ垂直転送段に位置しており、これらの加算ゲート上には、一対の第３のゲート配線Ｗ３ａおよびＷ３ｂが配置されており、その一方のゲート配線Ｗ３ａには垂直転送パルスΦＶｓ３ａが印加され、その他方のゲート配線Ｗ３ｂには垂直転送パルスΦＶｓ３ｂが印加されるようになっている。さらに、第１グループの第３の加算ゲート１２３ａは一方のゲート配線Ｗ３ａにコンタクトホールＣ３ａにより接続され、第２グループの第３の加算ゲート１２３ｂは他方のゲート配線Ｗ３ｂにコンタクトホールＣ３ｂにより接続されている。
　同様に、同じ垂直転送段に位置する第１および第２グループの第４の加算ゲート１２４ａおよび１２４ｂ上には、一対の第４のゲート配線Ｗ４ａおよびＷ４ｂが配置されており、これらの加算ゲート１２４ａおよび１２４ｂは、垂直転送パルスΦＶｓ４が印加される一方のゲート配線Ｗ４ａにコンタクトホールＣ４ａにより接続されている。
　また、ＨＣＣＤ部に隣接して位置する２周期目の第１および第２の加算ゲートとゲート配線との接続も、１周期目の第１および第２の加算ゲートとゲート配線との接続と同様である。
　つまり、第１および第２グループの２周期目の第１加算ゲート１２１ａおよび１２１ｂ上には、一対の第１のゲート配線Ｗ５ａおよびＷ５ｂが隣接するように配置されており、第１グループの第１加算ゲート１２１ａは、垂直転送パルスΦＶｓ１ａが印加されるゲート配線Ｗ５ａにコンタクトホールＣ５ａにより接続され、第２グループの第１加算ゲート１２１ｂは、垂直転送パルスΦＶｓ１ｂが印加されるゲート配線Ｗ５ｂにコンタクトホールＣ５ｂにより接続されている。
　２周期目の第２の加算ゲート１２２ａおよび１２２ｂは、これらの上に配置された一対のゲート配線Ｗ６ａおよびＷ６ｂのうちの、垂直転送パルスΦＶｓ２が印加されるゲート配線Ｗ６ａに、コンタクトホールＣ６ａにより接続されている。
　さらに、第１および第２グループの２周期目の第３加算ゲート１２３ａおよび１２３ｂ上には、一対の第１のゲート配線Ｗ７ａおよびＷ７ｂが隣接するように配置されており、第１グループの第３加算ゲート１２３ａは、垂直転送パルスΦＶｓ３ａが印加されるゲート配線Ｗ７ａにコンタクトホールＣ７ａにより接続され、第２グループの第３加算ゲート１２３ｂは、垂直転送パルスΦＶｓ３ｂが印加されるゲート配線Ｗ７ｂにコンタクトホールＣ７ｂにより接続されている。
　２周期目の第４の加算ゲート１２４ａおよび１２４ｂは、これらの上に配置された一対の第４のゲート配線Ｗ８ａおよびＷ８ｂのうちの、垂直転送パルスΦＶｓ４が印加されるゲート配線Ｗ８ａに、コンタクトホールＣ８ａにより接続されている。
　この加算ゲート領域（ＶＣＣＤ部の加算ゲート部）１ａｓでは、第１グループの第１および第３の加算ゲートには、第２グループの第１および第３の加算ゲートとは独立した垂直転送パルスを印加するので、第１列目および第２列目のＶＣＣＤ部１００ａおよび１００ｂでは、ＨＣＣＤ部１ｂへ電荷を転送するタイミングを、第３列目および第４列目のＶＣＣＤ部１００ａおよび１００ｂからＨＣＣＤ部１ｂへ信号電荷を転送するタイミングと異なるタイミングとすることができ、これによりＶＣＣＤ部からＨＣＣＤ部への信号電荷の転送の際に、信号電荷の加算を行うことが可能となっている。
　ここで、ゲート配線は、例えばタングステン配線であり、転送ゲートおよび加算ゲートはポリシリコンゲートである。
　なお、上記説明では、加算ゲートは、隣接する２つのＶＣＣＤ部で共通しており、例えば、第１～第４の加算ゲート１２１ａ～１２４ａは、第１のＶＣＣＤ部と第２のＶＣＣＤ部とに跨るように設けられ、第１～第４の加算ゲート１２１ｂ～１２４ｂは、第３のＶＣＣＤ部と第４のＶＣＣＤ部とに跨るように設けられているが、加算ゲートはＶＣＣＤ部毎に独立した構造としてもよい。
　次に動作について説明する。
　なお、以下の説明では、第１列目～第４列目の画素列１０ａ～１０ｄおよび第１列目～第４列目のＶＣＣＤ部１００ａ～１００ｄは、特に区別する必要がない場合は、画素列１０およびＶＣＣＤ部１００として説明する。
　この実施形態１のＣＣＤイメージセンサ１では、撮像動作の開始を指令する操作者による操作信号が制御部１１１ｂに入力され、制御部１１１ｂからタイミング発生部１１１ａに制御信号Ｃｔｇが供給されると、タイミング発生部１１１ａは、制御部１１１ｂからの制御信号Ｃｔｇに基づいて、垂直駆動信号（垂直駆動パルス）ΦＶ１～ΦＶ４、ΦＶｓ１ａ、ΦＶｓ１ｂ、ΦＶｓ２、ΦＶｓ３ａ、ΦＶｓ３ｂ、およびΦＶｓ４を生成するとともに、水平駆動信号（水平駆動パルス）ΦＨ１およびΦＨ２を生成し、それぞれＶＣＣＤ部１００およびＨＣＣＤ部１ｂに出力する。
　このとき、各画素ＰＤでは入射光の光電変換により信号電荷が発生しており、画素ＰＤから読み出しゲートＲｇを介してＶＣＣＤ部１００に読み出された信号電荷が、ＶＣＣＤ部１００によりＨＣＣＤ部１ｂへ垂直方向に転送され、ＨＣＣＤ部１ｂではＶＣＣＤ部１００から読み出された信号電荷が水平方向に転送される。ＨＣＣＤ部１ｂの終端部に配置されている電荷検出部１ｄは、転送されてきた信号電荷を検出して電圧信号に変換して出力部１に出力し、出力部１は、電荷検出部１ｄから出力された電圧信号に増幅して画素信号Ｓｐとして出力する。
　通常、デジタルカメラでは、液晶モニター（図示せず）などに動画を映し出すモニタリングモードで被写体に対するカメラアングルを決定し、その後、シャッター操作により静止画の撮像を行うので、まず、動画像の撮像を行うモニタリングモードの動作について説明する。
　この実施形態１の固体撮像装置１のモニタリングモード（加算モード）では、ＶＣＣＤ部１００に対応する画素列１０から信号電荷を読み出す際に信号電荷の配列の垂直方向における並べ替えが行われ、さらにＶＣＣＤ部からＨＣＣＤ部へ信号電荷を読み出す際に信号電荷の加算が行われる。
　図４は、この実施形態１による固体撮像装置の動作を説明する図であり、図４（ａ）は、ＶＣＣＤ部からＨＣＣＤ部へ信号電荷を読み出す際に信号電荷の加算を行う場合の垂直駆動パルスの波形を示し、図４（ｂ）および図４（ｃ）は、この画素加算を行う場合の第１および第２グループのＶＣＣＤ部での転送パケットの変化を示している。なお、図４では、説明の都合上、ＶＣＣＤ部１００ａ～１００ｄのうちのＶＣＣＤ部１００ａ（図４（ｂ））およびＶＣＣＤ部１００ｃ（図４（ｃ））のみを示している。
　図５～図８は、本発明の実施形態１による固体撮像装置の動作を説明する図であり、図５（ａ）は、ベイヤー配列の各画素に対応する色の信号電荷が蓄積された初期状態を示し、図５（ｂ）は、信号電荷の垂直方向における順番を並べ変えて加算ゲート領域まで信号電荷を垂直方向に転送した状態を示している。
　また、図５（ａ）、（ｂ）～図８（ａ）、（ｂ）では、図２に示す遮光領域１ａ２およびこの遮光領域における画素（ＯＢ）は、説明の簡略化のため省略している。図５（ａ）の左端の数字（１～８）は、画素部における画素行の番号をＨＣＣＤ部に近いものから順に示し、図５（ａ）の下側の数字（１～１２）は、画素部における画素列の番号を紙面左側から順に示し、図５（ｂ）、図６（ａ）、（ｂ）～図８（ａ）、（ｂ）の左端の数字（１～８）は、画素部における垂直転送段の番号をＨＣＣＤ部に近いものから順に示し、図５（ｂ）、図６（ａ）、（ｂ）～図８（ａ）、（ｂ）の下側の数字（１～１２）は、画素部におけるＶＣＣＤ部の列の番号を紙面左側から順に示している。また、これらの図中、Ｓは加算ゲート領域１ａｓでの２つの垂直転送段をそれぞれ示している。
　まず、固体撮像装置１では、画素部１ａの各画素ＰＤに被写体からの光が入射すると、各画素列１０ａ～１０ｄの画素ＰＤでは、図５（ａ）に示すように、対応する色成分の信号電荷が生成されて蓄積される。
　その後、各画素列１０ａ～１０ｄから対応するＶＣＣＤ部１００ａ～１００ｄに信号電荷を読み出し、その際に、図５（ｂ）に示すように、信号電荷の配列が、各ＶＣＣＤ部１００ａ～１００ｄで同色の最も近くに位置する画素の信号電荷が隣り合うように並べ変えられた後、転送ゲート領域１ａｃの非遮光領域１ａ１の画素で生成された信号電荷が、この非遮光領域１ａ１における最もＨＣＣＤ部に近い画素の信号電荷が加算ゲート領域（Ｓ）１ａｓに到達するまで転送される。
　その後、ＶＣＣＤ部の加算ゲート領域（Ｓ）１ａｓに蓄積されている信号電荷をＨＣＣＤ部１ｂに読み出す際に、隣接する４つの同色画素の信号電荷の加算を行う。
　以下、第（ｋ）番目および第（ｋ＋１）番目（ｋは自然数）のＶＣＣＤ部の第１行目および第２行目の信号電荷を、第（ｋ＋２）番目および第（ｋ＋３）番目のＶＣＣＤ部の第１行目および第２行目の信号電荷と加算する動作について、特に、第１～第４列目（ｋ＝１）のＶＣＣＤ部１００ａ～１００ｄの信号電荷を用いて具体的に説明する。
　図６（ａ）に示すように、第１列目および第２列目のＶＣＣＤ部１００ａおよび１００ｂの加算ゲート領域（加算ゲート部）１ａｓに保持されている信号電荷はそのままの状態で、第３列目および第４列目のＶＣＣＤ部１００ｃおよび１００ｄの加算ゲート領域（加算ゲート部）１ａｓに保持されている信号電荷がＨＣＣＤ部１ｂに読み出される（図６（ａ））。
　第３列目および第４列目のＶＣＣＤ部１００ｃおよび１００ｄからの信号電荷の読出しは、図４（ａ）に示す垂直転送パルスの波形では、タイミングｔ１～ｔ２の間に行われ、図４（ｃ）には、第３列目のＶＣＣＤ部１００ｃの転送チャネルに形成される転送パケット（図４（ｂ）、（ｃ）中、黒塗りの四角で示す。）がこのタイミングｔ１～ｔ２の間に変化する様子が示されている。
　つまり、図４（ｃ）に示すダイヤグラムの左下隅に示される、縦に３つ並ぶ転送パケットには、図５（ｂ）に示す信号電荷〔Ｒ１３〕が保持されており、これらの３つの転送パケットの上側に位置する、縦に３つ並ぶ転送パケットには、図５（ｂ）に示す信号電荷〔Ｒ３３〕が格納されている。これらの信号電荷を格納した転送パケットが、上記タイミングｔ１～ｔ２の間にＨＣＣＤ部１ｂ側に移動することとなって、これらの信号電荷〔Ｒ１３〕および〔Ｒ３３〕が、図６（ａ）に示すようにＨＣＣＤ部１ｂ内に読み出される。
　なお、このとき、第４列目のＶＣＣＤ部１００ｄからは、信号電荷〔Ｇ１４〕および〔Ｇ３４〕が、図６（ａ）に示すようにＨＣＣＤ部１ｂ内に読み出される。
　また、タイミングｔ１の時点では、図４（ｂ）に示すダイヤグラムの左下隅に示される、縦に２つ並ぶ転送パケットには、図５（ｂ）に示す信号電荷〔Ｒ１１〕が保持されており、これらの２つの転送パケットの上側に位置する、縦に２つ並ぶ転送パケットには、図５（ｂ）に示す信号電荷〔Ｒ３１〕が格納されている。これらの信号電荷を格納した転送パケットが、上記タイミングｔ１～ｔ２の間には、後退と前進を２回繰り返す。このため、これらの信号電荷〔Ｒ１１〕および〔Ｒ３１〕が、タイミングｔ１～ｔ２の間には、図６（ａ）に示すようにＶＣＣＤ部の加算ゲート領域１ａｓに留まる。
　なお、このとき、第２列目のＶＣＣＤ部１００ｂの加算ゲート領域１ａｓに位置する信号電荷〔Ｇ１２〕および〔Ｇ３２〕も、図６（ａ）に示すようにＨＣＣＤ部１ｂ内に留まる。
　続いて、このようにＨＣＣＤ部１ｂに読み出された信号電荷は、図４（ａ）に示す水平駆動パルスΦＨ１およびΦＨ２により、図６（ｂ）に示すように水平方向に２周期分だけ転送される（タイミングｔ２）。
　その後、タイミングｔ２～ｔ３の間に、すべてのＶＣＣＤ部１００ａ～１００ｄで、信号電荷が２周期分の垂直方向へ転送されると、図７（ａ）に示すように、第１番目のＶＣＣＤ部１００ａおよび第２番目のＶＣＣＤ部１００ｂから信号電荷がＨＣＣＤ部１ｂに転送される。これにより、信号電荷〔Ｒ１３〕、〔Ｒ３３〕、〔Ｒ１１〕および〔Ｒ３１〕が加算され、信号電荷〔Ｇ１４〕、〔Ｇ３４〕、〔Ｇ１２〕および〔Ｇ３２〕が加算される。
　さらに、タイミングｔ３～ｔ４の間に、図７（ｂ）に示すように、第１列目および第２列目のＶＣＣＤ部１００ａおよび１００ｂの加算ゲート領域１ａｓに保持されている信号電荷はそのままの状態で、第３列目および第４列目のＶＣＣＤ部１００ｃおよび１００ｄの加算ゲート領域１ａｓに保持されている信号電荷がＨＣＣＤ部１ｂに読み出される。つまり、第３列目のＶＣＣＤ部１００ｃからは、信号電荷〔Ｇ２３〕および〔Ｇ４３〕が、図７（ｂ）に示すようにＨＣＣＤ部１ｂ内に読み出され、第４列目のＶＣＣＤ部１００ｄからは、信号電荷〔Ｂ２４〕および〔Ｂ４４〕が、図７（ｂ）に示すようにＨＣＣＤ部１ｂ内に読み出される。
　続いて、このようにＨＣＣＤ部１ｂに読み出された信号電荷は、図４（ａ）に示す水平駆動パルスΦＨ１およびΦＨ２により、図８（ａ）に示すように水平方向に２周期分だけ転送される（タイミングｔ４）。
　その後、タイミングｔ４～ｔ５の間に、すべてのＶＣＣＤ部１００ａ～１００ｄで、信号電荷が２周期分の垂直方向へ転送されると、図８（ｂ）に示すように、第１番目のＶＣＣＤ部１００ａおよび第２番目のＶＣＣＤ部１００ｂから信号電荷がＨＣＣＤ部１ｂに転送される。これにより、信号電荷〔Ｇ２３〕、〔Ｇ４３〕、〔Ｇ２１〕および〔Ｇ４１〕が加算され、信号電荷〔Ｂ２４〕、〔Ｂ４４〕、〔Ｂ２２〕および〔Ｂ４２〕が加算される。
　このようにして、隣接する４つの同色画素の信号電荷が加算され、ＨＣＣＤ部１ｂから加算された信号電荷が電荷検出部で電圧信号に変換され、さらに出力部で増幅されて画素信号として出力される。
　その後静止画の撮像を行う際には、シャッター操作信号により制御部１１１ｂはスチルモードでＶＣＣＤ部の転送動作を制御することとなる。
　つまり、制御部１１１ｂは、垂直転送パルスΦＶ１～ΦＶ４、ΦＶｓ１ａ、ΦＶｓ１ｂ、ΦＶｓ２、ΦＶｓ３ａ、ΦＶｓ３ｂ、およびΦＶｓ４を、すべてのＶＣＣＤ部で信号電荷を垂直転送するときの波形にすることで、ＶＣＣＤ部で通常の転送動作が行われる。これにより、ＶＣＣＤ部からＨＣＣＤ部への信号電荷の転送は信号電荷が加算されることなく行われることとなる。
　このように本実施形態１によれば、行列状に配列した複数の画素ＰＤを有するＣＣＤイメージセンサ１において、画素列毎に設けられた４相駆動の垂直転送部（ＶＣＣＤ部）１００を備え、このＶＣＣＤ部１００の、水平転送部（ＨＣＣＤ部）１ｂに隣接する加算ゲート部（加算ゲート領域）１ａｓでは、第１～第４の加算ゲート１２１ａ～１２４ａ、１２１ｂ～１２４ｂのうちの第１および第３の転送ゲートを、１列目（ｋ列目）と２列目（ｋ＋１列目）（ｋ：自然数）のＶＣＣＤ部１００ａおよび１００ｂと、３列目（ｋ＋２列目）と４列目（ｋ＋３列目）のＶＣＣＤ部１００ｃおよび１００ｄとで別々の垂直転送パルスにより駆動するようにしたので、例えば、１列目、２列目のＶＣＣＤ部１００ａ、１００ｂの加算ゲート領域１ａｓからＨＣＣＤ部１ｂへの信号電荷の転送を、３列目、４列目のＶＣＣＤ部１００ｃ、１００ｄの加算ゲート領域１ａｓからＨＣＣＤ部１ｂへの信号電荷の転送より遅らせて行うことが可能となり、これによりＶＣＣＤ部１００からＨＣＣＤ部への信号電荷の転送の際に、同色画素の信号電荷を加算することができる。
　また、本実施形態１においては、ＶＣＣＤ部１００における加算ゲート部（加算ゲート領域）１ａｓでは、１列目、２列目のＶＣＣＤ部１００ａ、１００ｂに共通する転送ゲートとして第１グループの第１～第４の加算ゲート１２１ａ～１２４ａを２組繰り返して配置し、３列目、４列目のＶＣＣＤ部１００ｃ、１００ｄに共通する転送ゲートとして第２グループの第１～第４の加算ゲート１２１ｂ～１２４ｂを２組繰り返して配置し、それぞれのグループの同一の垂直転送段に対応する２つの加算ゲート（例えば、加算ゲート１２１ａと加算ゲート１２１ｂ）に跨って一対のゲート配線（例えばゲート配線Ｗ１ａ、Ｗ１ｂ）を配置したので、各加算ゲートは、その上に位置する一対のゲート配線のいずれかにコンタクトホールを介して接続可能となる。
　これにより各加算ゲートを、その上に位置する一対のゲート配線のいずれと接続するかによって、加算ゲートに印加するゲート駆動パルスの種類のグループを切り換えて、各画素に対応する信号電荷を２つの転送パケットで転送するか、あるいは１つの転送パケットで転送するかを選択することができる。
　その結果、画素加算駆動を行うＣＣＤイメージセンサにおいて、その用途に応じて、通常転送動作と画素加算転送動作を行う際に、ＶＣＣＤ部で取り扱う信号電荷の量を優先するのか、信号電荷の転送速度を優先するのかを選択でき、その用途に応じて、より性能の高い、効率のよいＣＣＤイメージセンサを得ることができる。
　引いては、このような固体撮像装置を搭載したカメラシステムとして、ビューファインダー用途などで使われる簡易的な高フレームレートの画像や高ダイナミックレンジの画像が得られるカメラシステムを実現することができる。
　例えば、本実施形態１では、図４（ｂ）および（ｃ）から分かるように、ＶＣＣＤ部の加算ゲート部（加算ゲート領域）１ａｓでは、２枚の加算ゲート（つまり、隣接する２つの電荷転送パケット）により信号電荷を保持するようにしているので、加算ゲート領域１ａｓでは、転送可能な信号電荷を、ＶＣＣＤ部の画素ゲート部（転送ゲート領域）１ａｃにおける１画素当たりに対応する転送可能な信号電荷量と同じ信号電荷量とすることができ、画素信号のダイナミックレンジとして大きなレンジを確保することができる。
　また、この実施形態１では、このＶＣＣＤ部１００の加算ゲート領域１ａｓでのゲート長（つまり転送ゲートの転送方向のサイズ）を、加算ゲート領域以外の転送ゲート領域１ａｃでのゲート長と等しくしているので、加算ゲート領域でのゲート長によりＶＣＣＤ部の転送ゲート領域での転送速度や転送可能な信号電荷の量が制限されるのを回避することができる。
　つまり、本実施形態１では、図４（ｂ）および（ｃ）から分かるように、加算ゲート領域１ａｓでは、２枚の加算ゲート（つまり、２つの転送パケット）により信号電荷を保持するようにしているので、加算ゲート領域１ａｓでは、通常モードにも加算モードにも、ＶＣＣＤ部の画素ゲート部１ａｃでの信号電荷の取り扱い量と同じ量の信号電荷を転送できる。
　以上のように本実施形態１では、垂直転送部から水平転送部への信号電荷の転送を、特定の画素列に対応する垂直転送部と他の画素列に対応する垂直転送部との間で独立して行うことを可能とし、しかも、このような独立した信号電荷の転送を可能とする構成による制約を受けるのを回避することができる。
（実施形態２）
　図９～図１２は、本発明の実施形態２による固体撮像装置を説明する図であり、図９はこの実施形態２のＣＣＤイメージセンサの全体構成を示している。
　この実施形態２のＣＣＤイメージセンサ２は、実施形態１のＣＣＤイメージセンサ１における画素部１ａに代えて、信号電荷を加算する構成が異なる画素部２ａを備えたものであり、実施形態１の垂直転送部（ＶＣＣＤ部）１００、タイミング生成部１１１ａおよび制御部１１１ｂに代わる垂直転送部（ＶＣＣＤ部）２００、タイミング生成部（ＴＧ）２１１ａおよび制御部２１１ｂを備えている。
　なお、その他の構成は実施形態１のＣＣＤイメージセンサ１におけるものと同一であり、以下の実施形態２の説明では、主に実施形態１と異なる部分について説明する。
　図１０（ａ）は、図９に示す実施形態２のＣＣＤイメージセンサ２の画素部２ａにおける垂直転送ゲートの配列を示し、図１０（ｂ）は、垂直転送ゲートに印加する垂直転送信号の種類を示している。
　ここでは、図２と同様、説明の都合上、図１０（ａ）および（ｂ）では、４列分の画素列およびＶＣＣＤ部、つまり画素列１０ａ～１０ｄおよびこれらに対応するＶＣＣＤ部２００ａ～２００ｄのみを示しているが、実際のＣＣＤイメージセンサでは、４列分の画素列およびＶＣＣＤ部が繰り返し配列され、さらに多くの数の画素列およびＶＣＣＤ部が画素数に応じて設けられている。また、４列分の画素列１０ａ～１０ｄおよびＶＣＣＤ部２００ａ～２００ｄを区別する必要がないときは、画素列１０およびＶＣＣＤ部２００として説明する。
　このＣＣＤイメージセンサ２の画素部２ａは、実施形態１のＣＣＤイメージセンサ１の画素部１ａと同様に、各画素からの信号電荷の読出しと垂直方向の転送とが行われる、非遮光領域１ａ１および遮光領域１ａ２からなる転送ゲート領域（画素ゲート部）１ａｃと、画素が配列されておらず、複数の画素からの信号電荷の加算が行われるようにあるいはその加算が行われないようにＨＣＣＤ部１ｂへの信号電荷の転送を行う加算ゲート領域（加算ゲート部）２ａｓとを有している。
　ここで、実施形態１と同様に、上記転送ゲート領域１ａｃでは、各垂直転送チャネル１０１上に転送ゲート１１１～１１４が各画素ＰＤに対応するように繰り返し配置されている。
　また、上記転送ゲート領域１ａｃに隣接するダミーゲート領域２ａｄでは、２つのダミーゲートが垂直転送方向に沿って配置され、ダミーゲート領域２ａｄに隣接する加算ゲート領域２ａｓでは、上記２つのダミーゲートに続いて３つの加算ゲートが２回繰り返して配置されている。
　具体的には、第１列目および第２列目の画素列１０ａおよび１０ｂに対応する２つの垂直転送チャネル１０１に跨るように２つのダミーゲート１２１ｃおよび１２２ｃが垂直転送方向に沿って配置され、さらに３つの加算ゲート２２１ａ～２２３ａが上記２つの垂直転送チャネル１０１に跨るように垂直転送方向に沿って２回繰り返して配置されている。また、第３列目および第４列目の画素列１０ｃおよび１０ｄに対応する２つの垂直転送チャネル１０１に跨るように２つのダミーゲート１２１ｄおよび１２２ｄが垂直転送方向に沿って配置され、さらに３つの加算ゲート２２１ｂ～２２３ｂが上記２つの垂直転送チャネル１０１に跨るように垂直転送方向に沿って２回繰り返して配置されている。
　また、各転送ゲート１１１～１１４、ダミーゲート１２１ｃ、１２２ｃ、および加算ゲート２２１ａ～２２３ａ、２２１ｂ～２２３ｂには、図１０（ｂ）に示すように駆動信号（垂直転送パルス）が印加されるようになっている。
　つまり、ＶＣＣＤ部の転送ゲート１１１および１１２は４相の垂直転送パルスΦＶ１～ΦＶ４のうちの垂直転送パルスΦＶ３およびΦＶ４により駆動され、ＶＣＣＤ部の転送ゲート１１３および１１４は４相の垂直転送パルスΦＶ１～ΦＶ４のうちの垂直転送パルスΦＶ１およびΦＶ２により駆動される。また、ダミーゲート１２１ｃおよび１２１ｄは垂直転送パルスΦＶ３により駆動され、ダミーゲート１２２ｃおよび１２２ｄは垂直転送パルスΦＶ４により駆動される。さらに、第１グループの加算ゲート２２１ａ～２２３ａは垂直転送パルスΦＶｓ１ａ～ΦＶｓ３ａにより駆動され、第２グループの加算ゲート２２１ｂ～２２３ｂは垂直転送パルスΦＶｓ１ｂ～ΦＶｓ３ｂにより駆動されるようになっている。
　以下、各転送ゲートおよび加算ゲートに垂直転送パルスを印加するためのゲート配線のレイアウトについて説明する。
　図１１は、図１０に示すＶＣＣＤ部のダミーゲート領域および加算ゲート領域でダミーゲートおよび加算ゲートとそのゲート配線とを接続する構造（図１０（ａ）のＸ２部分）を示している。
　このダミーゲート領域２ａｄでは、上述したとおり、第１列目および第２列目のＶＣＣＤ部２００ａおよび２００ｂに跨るように第１グループの第１、第２のダミーゲート１２１ｃおよび１２２ｃが配置され、さらに加算ゲート領域２ａｓでは、第１グループの加算ゲート２２１ａ～２２３ａが２回繰り返して配置されている。同様に、第３列目および第４列目のＶＣＣＤ部２００ｃおよび２００ｄに跨るように第２グループの第１、第２のダミーゲート１２１ｄおよび１２２ｄが配置され、第２グループの加算ゲート２２１ｂ～２２３ｂが２回繰り返して配置されている。ここで、第１グループの第１、第２のダミーゲートと第２グループの第１、第２のダミーゲートとは、垂直転送方向における同じ位置（垂直転送段）に配置されている。第１グループの第１～第３の加算ゲートと第２グループの第１～第３の加算ゲートとは、垂直転送方向における同じ位置（垂直転送段）に配置されている。
　まず、ダミーゲートについて説明する。
　第１グループの第１のダミーゲート１２１ｃと第２グループの第１のダミーゲート１２１ｄとは、同じ垂直転送段に位置しており、これらのダミーゲート上には、一対の第１のゲート配線Ｗ１ａおよびＷ１ｂが隣接するように配置されており、その一方のゲート配線Ｗ１ａには垂直転送パルスΦＶ３が印加され、その他方のゲート配線Ｗ１ｂには垂直転送パルスが印加されないようになっている。ここで、第１グループの第１のダミーゲート１２１ｃは一方のゲート配線Ｗ１ａにコンタクトホールＣ１ａにより接続され、第２グループの第１のダミーゲート１２１ｄは同様にゲート配線Ｗ１ａにコンタクトホールＣ１ｂにより接続されている。
　また、第１グループの第２のダミーゲート１２２ｃと第２グループの第２のダミーゲート１２２ｄとは、同じ垂直転送段に位置しており、これらのダミーゲート上には、一対の第１のゲート配線Ｗ２ａおよびＷ２ｂが隣接するように配置されており、その一方のゲート配線Ｗ２ａには垂直転送パルスΦＶ４が印加され、その他方のゲート配線Ｗ２ｂには垂直転送パルスが印加されないようになっている。ここで、第１グループの第２のダミーゲート１２２ｃは一方のゲート配線Ｗ２ａにコンタクトホールＣ２ａにより接続され、第２グループの第２のダミーゲート１２２ｄは同様にゲート配線Ｗ２ａにコンタクトホールＣ２ｂにより接続されている。
　次に、ＨＣＣＤ部１ｂから離れて位置する１周期目の第１～第３の加算ゲートとゲート配線との接続について説明する。
　つまり、第１グループの第１の加算ゲート２２１ａと第２グループの第１の加算ゲート２２１ｂとは、同じ垂直転送段に位置しており、これらの加算ゲート上には、一対の第３のゲート配線Ｗ３ａおよびＷ３ｂが隣接するように配置されており、その一方のゲート配線Ｗ３ａには垂直転送パルスΦＶｓ１ａが印加され、その他方のゲート配線Ｗ３ｂには垂直転送パルスΦＶｓ１ｂが印加されるようになっている。ここで、第１グループの第１の加算ゲート２２１ａは一方のゲート配線Ｗ３ａにコンタクトホールＣ３ａにより接続され、第２グループの第１の加算ゲート２２１ｂは他方のゲート配線Ｗ３ｂにコンタクトホールＣ３ｂにより接続されている。
　また、第１グループの第２の加算ゲート２２２ａと第２グループの第２の加算ゲート２２２ｂとは、同じ垂直転送段に位置しており、これらの加算ゲート上には、一対の第４のゲート配線Ｗ４ａおよびＷ４ｂが隣接するように配置されており、その一方のゲート配線Ｗ４ａには垂直転送パルスΦＶｓ２ａが印加され、その他方のゲート配線Ｗ４ｂには垂直転送パルスΦＶｓ２ｂが印加されるようになっている。ここで、第１グループの第２の加算ゲート２２２ａは一方のゲート配線Ｗ４ａにコンタクトホールＣ４ａにより接続され、第２グループの第２の加算ゲート２２２ｂは他方のゲート配線Ｗ４ｂにコンタクトホールＣ４ｂにより接続されている。
　また、第１グループの第３の加算ゲート２２３ａと第２グループの第３の加算ゲート２２３ｂとは、同じ垂直転送段に位置しており、これらの加算ゲート上には、一対の第５のゲート配線Ｗ５ａおよびＷ５ｂが隣接するように配置されており、その一方のゲート配線Ｗ５ａには垂直転送パルスΦＶｓ３ａが印加され、その他方のゲート配線Ｗ５ｂには垂直転送パルスΦＶｓ３ｂが印加されるようになっている。ここで、第１グループの第３の加算ゲート２２３ａは一方のゲート配線Ｗ５ａにコンタクトホールＣ５ａにより接続され、第２グループの第３の加算ゲート２２３ｂは他方のゲート配線Ｗ５ｂにコンタクトホールＣ５ｂにより接続されている。
　さらに、上記３つの加算ゲート２２１ａ～２２３ａおよび２２１ｂ～２２３ｂに続いて垂直転送方向に配置されている、２周期目の３つの加算ゲート２２１ａ～２２３ａおよび２２１ｂ～２２３ｂも、１周期目のものと同様にゲート配線に接続されている。
　つまり、第１グループの第１の加算ゲート２２１ａと第２グループの第１の加算ゲート２２１ｂとは、同じ垂直転送段に位置しており、これらの加算ゲート上には、一対の第６のゲート配線Ｗ６ａおよびＷ６ｂが隣接するように配置されており、その一方のゲート配線Ｗ６ａには垂直転送パルスΦＶｓ１ａが印加され、その他方のゲート配線Ｗ６ｂには垂直転送パルスΦＶｓ１ｂが印加されるようになっている。ここで、第１グループの第１の加算ゲート２２１ａは一方のゲート配線Ｗ６ａにコンタクトホールＣ６ａにより接続され、第２グループの第１の加算ゲート２２１ｂは他方のゲート配線Ｗ６ｂにコンタクトホールＣ６ｂにより接続されている。
　また、第１グループの第２の加算ゲート２２２ａと第２グループの第２の加算ゲート２２２ｂとは、同じ垂直転送段に位置しており、これらの加算ゲート上には、一対の第７のゲート配線Ｗ７ａおよびＷ７ｂが隣接するように配置されており、その一方のゲート配線Ｗ７ａには垂直転送パルスΦＶｓ２ａが印加され、その他方のゲート配線Ｗ７ｂには垂直転送パルスΦＶｓ２ｂが印加されるようになっている。ここで、第１グループの第２の加算ゲート２２２ａは一方のゲート配線Ｗ７ａにコンタクトホールＣ７ａにより接続され、第２グループの第２の加算ゲート２２２ｂは他方のゲート配線Ｗ７ｂにコンタクトホールＣ７ｂにより接続されている。
　また、第１グループの第３の加算ゲート２２３ａと第２グループの第３の加算ゲート２２３ｂとは、同じ垂直転送段に位置しており、これらの加算ゲート上には、一対の第８のゲート配線Ｗ８ａおよびＷ８ｂが隣接するように配置されており、その一方のゲート配線Ｗ８ａには垂直転送パルスΦＶｓ３ａが印加され、その他方のゲート配線Ｗ８ｂには垂直転送パルスΦＶｓ３ｂが印加されるようになっている。ここで、第１グループの第３の加算ゲート２２３ａは一方のゲート配線Ｗ８ａにコンタクトホールＣ８ａにより接続され、第２グループの第３の加算ゲート２２３ｂは他方のゲート配線Ｗ８ｂにコンタクトホールＣ８ｂにより接続されている。
　この実施形態２の固体撮像装置２００の加算ゲート領域（つまりＶＣＣＤ部の加算ゲート部）２ａｓでは、第１グループの第１～第３の加算ゲート２２１ａ～２２３ａには、第２グループの第１～第３の加算ゲート２２１ｂ～２２３ｂとは独立した垂直転送パルスを印加するので、第１列目および第２列目のＶＣＣＤ部２００ａおよび２００ｂでは、ＨＣＣＤ部１ｂへ電荷を転送するタイミングを、第３列目および第４列目のＶＣＣＤ部２００ｃおよび２００ｄからＨＣＣＤ部１ｂへ信号電荷を転送するタイミングと異なるタイミングとすることができ、これによりＶＣＣＤ部２００ａ～２００ｄからＨＣＣＤ部１ｂへの信号電荷の転送の際に、信号電荷の加算を行うことができる。
　また、このＣＣＤイメージセンサ２では、タイミング生成部２１１ａは、上記ＶＣＣＤ部２００を駆動する垂直駆動信号（垂直駆動パルス）ΦＶ１～ΦＶ４、ΦＶｓ１ａ～ΦＶｓ３ａ、ΦＶｓ１ｂ～ΦＶｓ３ｂを生成するとともに、上記ＨＣＣＤ部１ｂを駆動する水平駆動信号（水平駆動パルス）ΦＨ１およびΦＨ２を生成するよう構成されており、また、制御部２１１ｂは、上記タイミング生成部２１１ａおよびオーバーフロードレインを、それぞれ制御信号ＣｔｇおよびＣｏｆｄにより制御するよう構成されている。
　次に動作について説明する。
　この実施形態２のＣＣＤイメージセンサ２では、撮像動作の開始を指令する操作者による操作信号が制御部２１１ｂに入力され、制御部２１１ｂからタイミング発生部２１１ａに制御信号Ｃｔｇが供給されると、タイミング発生部２１１ａは、制御部２１１ｂからの制御信号Ｃｔｇに基づいて、垂直駆動パルスΦＶ１～ΦＶ４、ΦＶｓ１ａ～ΦＶｓ３ａ、ΦＶｓ１ｂ～ΦＶｓ３ｂを生成するとともに、水平駆動パルスΦＨ１およびΦＨ２を生成し、それぞれＶＣＣＤ部２００およびＨＣＣＤ部１ｂに出力する。
　このとき、各画素ＰＤでは入射光の光電変換により信号電荷が発生しており、画素ＰＤから読み出しゲートＲｇを介してＶＣＣＤ部２００に読み出された信号電荷が、ＶＣＣＤ部２００によりＨＣＣＤ部１ｂへ転送され、ＨＣＣＤ部１ｂではＶＣＣＤ部２００からの信号電荷が水平方向に転送される。ＨＣＣＤ部１ｂの終端部に配置されている電荷検出部１ｄは、転送されてきた信号電荷を検出して電圧信号に変換して出力部１ｃに出力し、出力部１ｃは、電荷検出部１ｄから出力された電圧信号に増幅して画素信号Ｓｐとして出力する。
　この実施形態２の固体撮像装置２においても、モニタリングモードでは、ＶＣＣＤ部に対応する画素列から信号電荷を読み出す際に垂直方向の信号電荷の配列の並べ替えが行われ、さらにＶＣＣＤ部からＨＣＣＤ部へ信号電荷を転送する際に信号電荷の加算が行われる。
　図１２は、この実施形態２による固体撮像装置の動作を説明する図であり、図１２（ａ）は、ＶＣＣＤ部からＨＣＣＤ部へ信号電荷を転送する際に信号電荷の加算を行う場合の垂直駆動パルスの波形を示し、図１２（ｂ）および図１２（ｃ）は、この信号電荷の加算を行う場合の第１および第２グループのＶＣＣＤ部での転送パケットの変化を示している。
　なお、この実施形態２の以下の動作の説明では、実施形態１の動作の説明で用いた図５～図８を援用する。ただし、この実施形態２では、図５～図８における加算ゲート領域を示す符号『１ａｓ』は『２ａｓ』に読み替え、図６～図８におけるＶＣＣＤ部を示す符号『１００ａ～１００ｄ』は『２００ａ～２００ｄ』に読み替えるものとする。
　また、図１２では、説明の都合上、ＶＣＣＤ部２００ａ～２００ｄのうちのＶＣＣＤ部２００ａ（図１２（ｂ））およびＶＣＣＤ部２００ｃ（図１２（ｃ））のみを示している。
　まず、固体撮像装置２では、画素部２ａの各画素ＰＤに被写体からの光が入射すると、各画素ＰＤでは、図５（ａ）に示すように、対応する色成分の信号電荷が生成されて蓄積される。
　その後、各画素列ＰＤから対応するＶＣＣＤ部２００に信号電荷を読み出す際に、図５（ｂ）に示すように、信号電荷の配列が、各ＶＣＣＤ部２００にて同色の最も近くに位置する画素の信号電荷が隣り合うように並べ変えられた後、転送ゲート領域１ａｃの非遮光領域１ａ１の画素で生成された信号電荷が、この非遮光領域１ａ１における最もＨＣＣＤ部に近い画素の信号電荷が加算ゲート領域２ａｓに到達するまで転送される。
　その後、各ＶＣＣＤ部の加算ゲート領域２ａｓに蓄積されている信号電荷をＨＣＣＤ部１ｂに読み出す際に、隣接する４つの同色画素の信号電荷の加算を行う。
　以下、第（ｋ）番目および第（ｋ＋１）番目（ｋは自然数）のＶＣＣＤ部の第１行目および第２行目の信号電荷を、第（ｋ＋２）番目および第（ｋ＋３）番目のＶＣＣＤ部の第１行目および第２行目の信号電荷と加算する動作について、特に、第１～第４番目のＶＣＣＤ部２００ａ～２００ｄの信号電荷を用いて具体的に説明する。
　図６（ａ）に示すように、第１列目および第２列目のＶＣＣＤ部２００ａおよび２００ｂの加算ゲート領域（Ｓ）（加算ゲート部）２ａｓ内に保持されている信号電荷はそのままの状態で、第３列目および第４列目のＶＣＣＤ部２００ｃおよび２００ｄの加算ゲート領域（Ｓ）（加算ゲート部）２ａｓ内に保持されている信号電荷をＨＣＣＤ部１ｂに読み出す（図６（ａ））。
　第３列目および第４列目のＶＣＣＤ部２００ｃおよび２００ｄからの信号電荷の読出しは、図１２（ａ）に示す垂直転送パルスの波形では、タイミングｔ１～ｔ２の間に行われ、図１２（ｃ）には、第３列目のＶＣＣＤ部２００ｃの転送チャネルに形成される転送パケット（黒塗りの四角で示す。）がこのタイミングｔ１～ｔ２の間に変化する様子が示されている。
　つまり、図１２（ｃ）に示すダイヤグラムの左下隅に示される、縦に２つ並ぶ転送パケットには、図５（ｂ）に示す信号電荷〔Ｒ１３〕が保持されており、これら２つの転送パケットの上側に位置する、縦に２つ並ぶ転送パケットには、図５（ｂ）に示す信号電荷〔Ｒ３３〕が格納されている。これらの信号電荷を格納した転送パケットが、上記タイミングｔ１～ｔ２の間にＨＣＣＤ部１ｂ側に移動することとなって、これらの信号電荷〔Ｒ１３〕および〔Ｒ３３〕が、図６（ａ）に示すようにＨＣＣＤ部１ｂ内に読み出される。
　なお、このとき、第４列目のＶＣＣＤ部２００ｄからは、信号電荷〔Ｇ１４〕および〔Ｇ３４〕が、図６（ａ）に示すようにＨＣＣＤ部１ｂ内に読み出される。
　また、タイミングｔ１の時点では、図１２（ｂ）に示すダイヤグラムの左下隅に示される、縦に２つ並ぶ転送パケットには、図５（ｂ）に示す信号電荷〔Ｒ１１〕が保持されており、これら２つの転送パケットの上側に位置する、縦に２つ並ぶ転送パケットには、図５（ｂ）に示す信号電荷〔Ｒ３１〕が格納されている。これらの信号電荷を格納した転送パケットは、上記タイミングｔ１～ｔ２の間には移動しない。このため、これらの信号電荷〔Ｒ１１〕および〔Ｒ３１〕が、タイミングｔ１～ｔ２の間には、図６（ａ）に示すようにＶＣＣＤ部の加算ゲート領域２ａｓに留まる。
　なお、このとき、第２列目のＶＣＣＤ部２００ｂの加算ゲート領域２ａｓに位置する信号電荷〔Ｇ１２〕および〔Ｇ３２〕も、図６（ａ）に示すようにＨＣＣＤ部１ｂ内に留まる。
　続いて、このようにＨＣＣＤ部１ｂに読み出された信号電荷は、図１２（ａ）に示すＨＣＣＤ駆動信号ΦＨ１およびΦＨ２により、図６（ｂ）に示すように水平方向に２周期分だけ転送される（タイミングｔ２）。
　その後、タイミングｔ２～ｔ３の間に、すべてのＶＣＣＤ部２００ａ～２００ｄで、信号電荷が２周期分の垂直方向へ転送されると、図７（ａ）に示すように、第１番目のＶＣＣＤ部２００ａおよび第２番目のＶＣＣＤ部２００ｂから信号電荷がＨＣＣＤ部１ｂに転送される。これにより、信号電荷〔Ｒ１３〕、〔Ｒ３３〕、〔Ｒ１１〕および〔Ｒ３１〕が加算され、信号電荷〔Ｇ１４〕、〔Ｇ３４〕、〔Ｇ１２〕および〔Ｇ３２〕が加算される。
　さらに、図７（ｂ）に示すように、タイミングｔ３～ｔ４の間に、第１列目および第２列目のＶＣＣＤ部２００ａおよび２００ｂの加算ゲート領域（Ｓ）２ａｓ内に保持されている信号電荷はそのままの状態で、第３列目および第４列目のＶＣＣＤ部２００ｃおよび２００ｄの加算ゲート領域（Ｓ）２ａｓ内に保持されている信号電荷がＨＣＣＤ部１ｂに読み出される。つまり、第３列目のＶＣＣＤ部２００ｃからは、信号電荷〔Ｇ２３〕および〔Ｇ４３〕が、図７（ｂ）に示すようにＨＣＣＤ部１ｂ内に読み出され、第４列目のＶＣＣＤ部２００ｄからは、信号電荷〔Ｂ２４〕および〔Ｂ４４〕が、図７（ｂ）に示すようにＨＣＣＤ部１ｂ内に読み出される。
　続いて、このようにＨＣＣＤ部１ｂに読み出された信号電荷は、図１２（ａ）に示すＨＣＣＤ駆動信号ΦＨ１およびΦＨ２により、図８（ａ）に示すように水平方向に２周期分だけ転送される（タイミングｔ４）。
　その後、タイミングｔ４～ｔ５の間に、すべてのＶＣＣＤ部２００ａ～２００ｄで、信号電荷が２周期分の垂直方向へ転送されると、図８（ｂ）に示すように、第１番目のＶＣＣＤ部２００ａおよび第２番目のＶＣＣＤ部２００ｂから信号電荷がＨＣＣＤ部１ｂに転送される。これにより、信号電荷〔Ｇ２３〕、〔Ｇ４３〕、〔Ｇ２１〕および〔Ｇ４１〕が加算され、信号電荷〔Ｂ２４〕、〔Ｂ４４〕、〔Ｂ２２〕および〔Ｂ４２〕が加算される。
　このようにして、隣接する４つの同色画素の画素信号が加算され、ＨＣＣＤ部１ｂから加算された信号電荷が電荷検出部で電圧信号に変換され、さらに出力部で増幅されて画素信号として出力される。
　その後静止画の撮像を行う際には、シャッター操作信号により制御部２１１ｂはスチルモードでＶＣＣＤ部の転送動作を制御することなる。
　つまり、制御部２１１ｂは、垂直転送パルスΦＶ１～ΦＶ４、ΦＶｓ１ａ～ΦＶｓ３ａ、ΦＶｓ１ｂ～ΦＶｓ３ｂを、すべてのＶＣＣＤ部で信号電荷を垂直転送するときの波形にすることで、ＶＣＣＤ部で通常の転送動作が行われる。これにより、ＶＣＣＤ部からＨＣＣＤ部への信号電荷の転送は信号電荷が加算されることなく行われることとなる。
　このような構成の実施形態２の固体撮像装置２００では、実施形態１と同様に、ＶＣＣＤ部の加算ゲートとゲート配線との接続により、加算ゲートに印加するゲート駆動パルスの種類のグループを切り換えて、各画素に対応する信号電荷を２つの転送パケットで転送するか、あるいは１つの転送パケットで転送するかを選択することができる。
　その結果、信号電荷の加算手法は従来と同様であるが、加算ゲートに接続するゲート配線の切り替え、つまり加算ゲートに印加する駆動信号のタイミングを切り替えることによって、取り扱い信号電荷の大きさを優先するのか、転送の速度を優先するのかを選択でき、より性能の高い、効率の良い固体撮像装置を提供できる。
　また、この実施形態２では、加算ゲート部を構成する加算ゲート２２１ａ～２２３ａおよび２２１ｂ～２２３ｂの垂直方向の長さ（ゲート長）を複数のＶＣＣＤ部で共通にしているので、一部のＶＣＣＤ部の加算ゲート部を構成する加算ゲートのゲート長により、他のＶＣＣＤ部で取り扱う信号電荷の量あるいは転送速度に対する制約が生ずるのを回避できる。
　さらに、この実施形態２では、上記実施形態１の効果に加えて、ＶＣＣＤ部の加算ゲート部（加算ゲート領域）２ａｓでは、最終段の６枚の加算ゲートを、第１グループ（ｋ番目およびｋ＋１番目）のＶＣＣＤ部と、第２グループ（ｋ＋２番目およびｋ＋３番目）のＶＣＣＤ部とで独立して駆動して、信号電荷のＨＣＣＤ部への転送の際に信号電荷を加算するので、ＶＣＣＤ部からＨＣＣＤ部への転送をより高速で行うことができる効果がある。
　つまり、本実施形態２では、図１２（ｂ）および（ｃ）から分かるように、加算ゲート領域２ａｓでは、１枚の加算ゲート（つまり、１つの転送パケット）により信号電荷を保持するようにしており、しかも、第１グループ（ｋ番目およびｋ＋１番目）のＶＣＣＤ部と、第２グループ（ｋ＋２番目およびｋ＋３番目）のＶＣＣＤ部とで、全く独立して加算ゲートを駆動するので、ＶＣＣＤ部の加算ゲート部（加算ゲート領域）２ａｓでは、通常モード時には、ＶＣＣＤ部の画素ゲート部（転送ゲート領域）１ａｃの転送速度に合わせて信号電荷を転送でき、しかも加算モード時には、３枚の加算ゲートでより高速に信号電荷を転送することができる。
　なお、上記実施形態１および２では、加算ゲートの上には２つのゲート配線が配置されている場合について説明したが、加算ゲートの上には３以上のゲート配線を配置してもよい。
　さらに、上記実施形態１および２では、特に説明しなかったが、上記実施形態１および２の固体撮像装置の少なくともいずれかを撮像部に用いた、例えばデジタルビデオカメラ、デジタルスチルカメラなどのデジタルカメラや、画像入力カメラ、スキャナ、ファクシミリ、カメラ付き携帯電話装置などの、画像入力デバイスを有した電子情報機器について以下簡単に説明する。
（実施形態３）
　図１３は、本発明の実施形態３として、実施形態１あるいは２の固体撮像装置を撮像部に用いた電子情報機器の概略構成例を示すブロック図である。
　図１３に示す本発明の実施形態３による電子情報機器９０は、本発明の上記実施形態１および２の固体撮像装置の少なくともいずれかを、被写体の撮影を行う撮像部９１として備えたものであり、このような撮像部による撮影により得られた高品位な画像データを記録用に所定の信号処理した後にデータ記録する記録メディアなどのメモリ部９２と、この画像データを表示用に所定の信号処理した後に液晶表示画面などの表示画面上に表示する液晶表示装置などの表示部９３と、この画像データを通信用に所定の信号処理をした後に通信処理する送受信装置などの通信部９４と、この画像データを印刷（印字）して出力（プリントアウト）する画像出力部９５とのうちの少なくともいずれかを有している。
　以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
　本発明は、固体撮像装置およびその駆動方法、並びに電子情報機器の分野において、垂直転送部から水平転送部への信号電荷の転送を、特定の画素列に対応する垂直転送部と他の画素列に対応する垂直転送部との間で独立して行うことを可能とし、しかも、このような独立した信号電荷の転送を可能とする構成による制約を受けることなく、画素部の全体での垂直転送速度あるいは垂直転送可能な信号電荷量を確保することができる固体撮像装置およびその駆動方法、並びにこのような固体撮像装置を備えた電子情報機器を実現することができる。
　１、２　固体撮像装置（ＣＣＤイメージセンサ）
　１ａ、２ａ　画素部
　１ａ１　非遮光領域
　１ａ２　遮光領域
　１ａｃ　転送ゲート領域（ＶＣＣＤ部の画素ゲート部）
　１ａｓ　加算ゲート領域（ＶＣＣＤ部の加算ゲート部）
　１ｂ　水平転送部（ＨＣＣＤ部）
　１ｃ　出力部
　１ｄ　電荷検出部
　２ａｄ　ダミーゲート領域
　１０、１０ａ～１０ｄ　画素列
　９０　電子情報機器
　９１　撮像部
　９２　メモリ部
　９３　表示部
　９４　通信部
　９５　画像出力部
　１００、１００ａ～１００ｄ、２００、２００ａ～２００ｄ　垂直転送部（ＶＣＣＤ部）
　１０１　垂直転送チャネル
　１０２　水平転送チャネル
　１１１ａ、２１１ａ　タイミング生成部（ＣＣＤ駆動部）
　１１１ｂ、２１１ｂ　制御部
　１１１～１１４　転送ゲート
　１２１ａ～１２４ａ、１２１ｂ～１２４ｂ、２２１ａ～２２３ａ、２２１ｂ～２２３ｂ
　加算ゲート
　１２１ｃ、１２１ｄ、１２２ｃ、１２２ｄ　ダミーゲート
　Ｃ１ａ～Ｃ８ａ、Ｃ１ｂ～Ｃ８ｂ　コンタクトホール
　Ｃｏｆｄ　ＯＦＤ制御信号
　ＰＤ　画素
　Ｒｇ　読出しゲート
　Ｓｐ　画素信号
　Ｗ１ａ～Ｗ８ａ、Ｗ１ｂ～Ｗ８ｂ　ゲート配線
　ΦＨ１、ΦＨ２　水平駆動信号（水平転送パルス）
　ΦＶ１～ΦＶ４、ΦＶｓ１ａ～ΦＶｓ３ａ、ΦＶｓ１ｂ～ΦＶｓ３ｂ、ΦＶｓ２、ΦＶｓ４　垂直駆動信号（垂直転送パルス）

Claims (12)

  1. 　行列状に配列された複数の画素を有し、該画素で得られた信号電荷を画素信号として出力する固体撮像装置であって、
    　該複数の画素の画素列毎に設けられ、対応する画素列の画素からの信号電荷を垂直方向に転送する複数の垂直転送部と、
    　該複数の垂直転送部の転送終端側に該複数の垂直転送部に跨って設けられ、該複数の垂直転送部から転送されてきた信号電荷を水平方向に転送する水平転送部と
    　を備え、
    　該複数の垂直転送部はそれぞれ、加算モードでは、該垂直転送部から該水平転送部に該信号電荷を転送する際に２以上の画素の信号電荷を加算する加算ゲート部を有し、
    　該加算ゲート部を構成する加算ゲートの垂直方向の長さは該複数の垂直転送部で共通であり、
    　該加算ゲート上には、２以上のゲート配線が該加算ゲートと対向するように配置されている、固体撮像装置。
  2. 　前記加算ゲートは、その上に配置されている前記２以上のゲート配線のいずれかとコンタクトホールにより接続されている、請求項１に記載の固体撮像装置。
  3. 　前記加算ゲート部は、
    　通常モードでは、前記信号電荷の加算を行わずに前記複数の垂直転送部から前記水平転送部へ該信号電荷を転送し、
    　該通常モードと前記加算モードとが、前記加算ゲートに印加する駆動信号により切り換わるように構成されている、請求項１または請求項２に記載の固体撮像装置。
  4. 　前記垂直転送部は、前記加算ゲート部に加えて、前記信号電荷を該加算ゲート部に転送する画素ゲート部を有し、
    　前記加算ゲートは、該画素ゲート部を構成する転送ゲートとは独立した駆動信号により駆動される、請求項１または請求項２に記載の固体撮像装置。
  5. 　前記複数の画素に設けられているカラーフィルタの配列は、緑色画素と赤色画素とが垂直方向に沿って交互に配列された第１画素列と、青色画素と緑色画素とが垂直方向に沿って交互に配列された第２画素列とが、該緑色画素が隣り合わないように水平方向に交互に並ぶ配列となっており、
    　前記複数の垂直転送部は、第１および第２の２つのグループに分かれており、該２つのグループの各々は、該第１画素列に対応する第１垂直転送部と、該第１画素列に隣接する第２画素列に対応する第２垂直転送部とを含んでおり、
    　該第１のグループに属する一対の隣接する第１垂直転送部および第２垂直転送部と、該第２のグループに属する一対の隣接する第１垂直転送部および第２垂直転送部とが、水平方向に交互に配置されている、請求項１に記載の固体撮像装置。
  6. 　前記加算ゲート部は、前記加算モードでは、前記第１のグループの第１垂直転送部からの信号電荷を、該第１のグループの第１垂直転送部に隣接する第２のグループの第１垂直転送部からの信号電荷と加算し、該第１のグループの第２垂直転送部からの信号電荷を、該第１のグループの第２垂直転送部に隣接する第２のグループの第２垂直転送部からの信号電荷と加算する、請求項５に記載の固体撮像装置。
  7. 　前記垂直転送部は、前記加算ゲート部に加えて、前記信号電荷を該加算ゲート部に転送する画素ゲート部を有し、
    　該加算ゲート部は、４相の駆動信号により駆動され、
    　該画素ゲート部は、該加算ゲート部を駆動する４相の駆動信号とは独立した４相の駆動信号により駆動され、
    　前記第１グループの垂直転送部の加算ゲート部を駆動する第１相目および第３相目の駆動信号は、前記第２グループの垂直転送部の加算ゲート部を駆動する第１相目および第３相目の駆動信号とは独立した駆動信号であり、
    　該第１グループの垂直転送部の加算ゲート部を駆動する第２相目および第４相目の駆動信号はそれぞれ、該第２グループの垂直転送部の加算ゲート部を駆動する第２相目および第４相目の駆動信号と共通した駆動信号である、請求項６に記載の固体撮像装置。
  8. 　前記垂直転送部は、前記加算ゲート部に加えて、前記信号電荷を該加算ゲート部に転送する画素ゲート部を有し、
    　該加算ゲート部は、３相の駆動信号により駆動され、
    　該画素ゲート部は、該加算ゲート部を駆動する３相駆動信号とは独立した４相の駆動信号により駆動され、
    　前記第１グループの垂直転送部の加算ゲート部を駆動する３相の駆動信号は、前記第２グループの垂直転送部の加算ゲート部を駆動する３相の駆動信号とは独立した駆動信号である、請求項６に記載の固体撮像装置。
  9. 　前記垂直転送部は、前記画素ゲート部と前記加算ゲート部との間に位置し、該画素ゲート部からの信号電荷を該加算ゲート部へ転送する２枚のダミーゲートを含むダミーゲート部を有し、
    　該画素ゲート部では、第１～第４の転送ゲートが垂直方向に沿って前記画素毎に繰り返して配列されており、
    　該加算ゲート部では、第１～第３の加算ゲートが垂直方向に沿って２回繰り返して配列されている、請求項８に記載の固体撮像装置。
  10. 　前記加算ゲート部は、前記第２のグループの第１および第２の垂直転送部から信号電荷を前記水平転送部に転送し、その後、該水平転送部にて、該第２のグループの第１および第２の垂直転送部からの信号電荷が前記第１のグループの第１および第２の垂直転送部に対向する部分に移動した状態で、該第１のグループの第１および第２の垂直転送部から信号電荷を、該第２のグループの第１および第２の垂直転送部からの信号電荷に混入されるように該水平転送部に転送することにより、該両グループの対応する垂直転送部からの信号電荷の加算を行う、請求項５に記載の固体撮像装置。
  11. 　請求項１に記載の固体撮像装置を駆動する方法であって、
    　前記複数の垂直転送部からの信号電荷を加算して前記水平転送部に転送する加算モードと、該複数の垂直転送部からの信号電荷を加算せずにそのまま該水平転送部に転送する通常モードとを、前記加算ゲートに印加する駆動信号により切り換える、固体撮像装置の駆動方法。
  12. 　被写体の撮像を行う撮像部を備えた電子情報機器であって、
    　該撮像部は、請求項１に記載の固体撮像装置である電子情報機器。
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