WO2014006763A1 - Iii族窒化物半導体発光素子およびその製造方法 - Google Patents

Iii族窒化物半導体発光素子およびその製造方法 Download PDF

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錫雨 李
弼國 張
會永 梁
眞熙 金
虎均 盧
細榮 文
隆一 鳥羽
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Definitions

  • the present invention relates to a group III nitride semiconductor light emitting device and a method for manufacturing the same.
  • Semiconductor devices include various devices such as field effect transistors (FETs) and light emitting diodes (LEDs).
  • FETs field effect transistors
  • LEDs light emitting diodes
  • a group III-V semiconductor composed of a compound of a group III element and a group V element is used.
  • Group III nitride semiconductors using Al, Ga, In, etc. as group III elements and N as group V elements have a high melting point, a high nitrogen dissociation pressure, and are difficult to grow bulk single crystals, and are large in diameter and inexpensive. Because there is no conductive single crystal substrate, it is generally formed by growing on a sapphire substrate.
  • the sapphire substrate is insulative and no current flows. Therefore, in recent years, a group III nitride semiconductor layer including a light emitting layer is formed on a growth substrate such as a sapphire substrate, and a separate support is bonded onto the group III nitride semiconductor layer, and then the sapphire substrate is peeled off. Research has been made on a method of manufacturing a vertical structure LED chip or the like in which a group III nitride semiconductor layer is supported on a support by (lift-off).
  • the group III nitride semiconductor LED chip 400 of FIG. 14 has a semiconductor structure having an n-type group III nitride semiconductor layer (n layer) 401, a light emitting layer 402, and a p-type group III nitride semiconductor layer (p layer) 403 in this order.
  • the portion 404 has a structure supported by the submount substrate 410.
  • An n-side contact layer 405 is provided on the n-layer 401 at the bottom of the recess that penetrates the p-layer 403 and the light-emitting layer 402, and a p-side contact layer 406 is provided on the p-layer 403.
  • An insulating layer 407 that insulates the n-side contact layer 405 and the p-side contact layer 406 is formed therebetween.
  • An Au bump 408A that conducts to the n-side contact layer and an Au bump 408B that conducts to the p-side contact layer both extend to the same side of the semiconductor structure 404.
  • the submount substrate 410 is provided with an n-layer wiring 410A and a p-layer wiring 410B. Then, the Au bump 408A and the n-layer wiring 410A are joined, and the Au bump 408B and the p-layer wiring 410B are joined.
  • An underfill 409 made of an epoxy resin is filled between the Au bumps 408A and 408B.
  • the back surface of the support 410 is provided with solder 411 that is electrically connected to the n-layer wiring 410A and the p-layer wiring 410B, and the LED chip 400 is connected to the package substrate or printed wiring board (not shown) via the solder 411. Etc.
  • the surface of the n layer 201 is a light extraction surface.
  • Such LED chip 400 is manufactured, for example, by the following lift-off method.
  • an n layer 401, a light emitting layer 402, and a p layer 403 are epitaxially grown on a growth substrate (not shown) such as a sapphire substrate.
  • a growth substrate such as a sapphire substrate.
  • an n-side contact layer 405, a p-side contact layer 406, an insulating layer 407, and Au bumps 408A and 408B are formed using a known film forming technique such as etching, vapor deposition, plating, and patterning.
  • the growth substrate is positioned and pressed against the support 410 so that the Au bump 408A and the n-layer wiring 410A are joined and the Au bump 408B and the p-layer wiring 410B are joined. Thereafter, underfill 409 is injected, and finally the growth substrate is lifted off to obtain the LED chip 400.
  • Such a manufacturing method is described in Patent Document 1 and Patent Document 2.
  • the n layer 401, the light emitting layer 402, and the p layer 403 may be epitaxially grown.
  • the i layer is basically formed with the minimum necessary thickness (for example, about 2 ⁇ m), the i layer exposed after the lift-off is removed, and the n layer is exposed, The n layer surface was used as the light extraction surface. It has been considered useless to epitaxially grow a thick i layer that must be removed later.
  • the present inventors it has been found that such a conventional LED chip has room for improvement in light emission output.
  • an object of the present invention is to provide a group III nitride semiconductor light emitting device with improved light emission output and a method for manufacturing the same.
  • the gist of the present invention is as follows. (1) a semiconductor structure having an i-type group III nitride semiconductor layer, a first conductivity type group III nitride semiconductor layer, a light emitting layer, and a second conductivity type group III nitride semiconductor layer in this order; A first contact layer provided on the first conductivity type group III nitride semiconductor layer at the bottom of a recess penetrating the second conductivity type group III nitride semiconductor layer and the light emitting layer; A second contact layer provided on the second conductivity type group III nitride semiconductor layer; A second support body that is provided on the second conductivity type group III nitride semiconductor layer side of the semiconductor structure portion, contacts the second contact layer, functions as a second electrode, and serves as at least a part of the support body When, A first electrode electrically connected to the first contact layer provided on the second conductive group III nitride semiconductor layer side of the semiconductor structure or on the i-type group III
  • the first electrode is provided on the second conductivity type group III nitride semiconductor layer side of the semiconductor structure portion, contacts the first contact layer through the recess, and is formed on the support body.
  • the first electrode includes a hole formed in a part of the i-type group III nitride semiconductor layer and the first conductivity type group III nitride semiconductor layer, the hole communicating with the first contact layer;
  • the surface of the i-type group III nitride semiconductor layer includes a first unevenness and a second unevenness that is formed on the first uneven surface and is finer than the first unevenness.
  • the group III nitride semiconductor light-emitting device according to the above (4) which has a stepped uneven surface.
  • a first contact layer is formed on the exposed portion of the first conductivity type group III nitride semiconductor layer at the bottom of the recess, and a second contact layer is formed on the second conductivity type group III nitride semiconductor layer.
  • a second support body that functions as a second electrode in contact with the second contact layer and forms at least a part of the support is formed on the second conductivity type group III nitride semiconductor layer side of the semiconductor structure.
  • a lift-off step of peeling off the growth substrate from the semiconductor structure using a lift-off method The first contact layer electrically connected to the second conductivity type group III nitride semiconductor layer side of the semiconductor structure portion or on the i type group III nitride semiconductor layer exposed by the lift-off process. Forming one electrode; And exposing the exposed i-type group III nitride semiconductor layer as a light extraction surface.
  • the step of forming the first electrode includes contacting the first contact layer via the recess on the second conductivity type group III nitride semiconductor layer side of the semiconductor structure, and The manufacturing method of the group III nitride semiconductor light-emitting device according to (6), including a step of forming a first support body as the first electrode that becomes a part of the first electrode.
  • the first contact layer is formed on a part of the i-type group III nitride semiconductor layer and the first conductivity type group III nitride semiconductor layer exposed by the lift-off step. Forming a hole communicating with the first contact layer, and forming the first electrode in contact with the first contact layer through the hole on the hole and the i-type group III nitride semiconductor layer.
  • the step of forming the unevenness includes a step of forming a first unevenness corresponding to the shape of the mask by dry etching using a mask, and a step of forming the first unevenness on the surface of the first unevenness by wet etching with an alkaline solution. Forming a second concavo-convex that is finer than the one concavo-convex, and the method for producing a group III nitride semiconductor light-emitting device according to (9) above.
  • FIG. 7 is a schematic side cross-sectional view illustrating a process subsequent to FIG. 6.
  • FIGS. 1 and (B) are schematic top views of FIGS. 1 (B) and 2 (A), respectively.
  • (A) and (B) are schematic top views of FIGS. 2 (B) and 3 (B), respectively.
  • FIG. 6 is a schematic side cross-sectional view of a group III nitride semiconductor light emitting device 200 according to another embodiment of the present invention.
  • FIGS. 4A to 4C are schematic side cross-sectional views showing a part of the steps of the method for manufacturing the group III nitride semiconductor light emitting device 300 according to another embodiment of the present invention.
  • (A)-(C) show the process following FIG.11 (C) with the typical side surface sectional drawing.
  • (A) And (B) is a schematic top view of FIG. 11 (A) and FIG. 12 (C), respectively.
  • (A) to (C) are SEM images of the surface of the i-type GaN layer in Examples 1, 3, and 4, respectively. It is a model side surface sectional view of the conventional group
  • FIG. 8A is a top view corresponding to FIG. 1B, and the II cross section in FIG. 8A corresponds to FIG. Note that cross-sectional views other than FIG. 1B are also in the same position.
  • FIG. 8B is a top view corresponding to FIG.
  • FIG. 9A is a top view corresponding to FIG.
  • FIG. 9B is a top view corresponding to FIG.
  • a lift-off layer 104 is formed on a growth substrate 102.
  • an i-type group III nitride semiconductor layer 106 (hereinafter referred to as “i-layer”) is formed as a buffer layer, and an n-type group III nitride semiconductor layer 108 which is the first conductivity type is formed.
  • n layer a light emitting layer 110 and a second conductivity type p-type group III nitride semiconductor layer 112 (hereinafter referred to as “p layer”) are sequentially stacked.
  • the i-type group III nitride semiconductor layer refers to a layer to which a specific impurity is not intentionally added (undoped layer). Ideally, it is preferable to use a semiconductor that does not contain impurities at all. However, a semiconductor that does not function electrically as p-type or n-type may be used, and has a low carrier concentration (for example, less than 5 ⁇ 10 16 / cm 3 Can be referred to as i-type.
  • a part of the p layer 112, the light emitting layer 110, the n layer 108, and the i layer 106 is removed, so that a part of the growth substrate 102 is formed.
  • the grooves 116 exposed at the bottom in a lattice shape, a plurality of semiconductor structure portions 114 each including an i layer 106, an n layer 108, a light emitting layer 110, and a p layer 112 having a quadrangular cross section are aligned.
  • a structure formed on the growth substrate 102 and defined by the grooves 116 is hereinafter referred to as an element unit 115.
  • the element unit 115 finally becomes each group III nitride semiconductor light emitting element.
  • a substrate including the growth substrate 102 and all structures formed thereon is called a “wafer”.
  • each element unit 115 a part of the p layer 112 and the light emitting layer 110 is removed to form a recess 117 in the semiconductor structure 114, and n A step of exposing a part of the layer 108 is performed.
  • the exposed portion 108A of the n layer is circular, and a plurality (four locations) are formed in each semiconductor structure portion 114.
  • the arrangement position, the number of arrangement, and the like can be appropriately set in consideration of the current spreading length and the chip size due to the layer structure of the semiconductor structure 114.
  • each element unit 115 a circular n-side contact as a first contact layer on the exposed portion 108A of the n layer at the bottom of the recess 117.
  • a step of forming a layer 118 and forming a p-side contact layer 120 as a second contact layer on almost the entire surface of the p layer 112 is performed.
  • a step of forming an insulating layer 122 in each element unit 115 is performed.
  • the insulating layer 122 is formed on the exposed surface of the element unit 115, specifically, on the exposed portion of the semiconductor structure 114, the n-side contact layer 118, and the p-side contact layer 120.
  • the insulating layer 122 is not formed on a part of the n-side contact layer 118 and a part of the p-side contact layer 120 but is exposed.
  • the exposed portion 118A of the n-side contact layer has a circular shape at the center portion of the n-type contact layer 118, and the exposed portion 120A of the p-type contact layer is p-type in the top view (FIG. 9A).
  • the layer 112 extends in a straight line between the end portion 112A of the layer 112 and the exposed portion 108A of the n layer closest to the end portion.
  • a portion where the exposed portion 108A of the n layer, the n-side contact layer 118, and the p-side contact layer 120 are covered with the insulating layer 122 is indicated by a broken line.
  • the shape of the exposed portion 108A for forming the n-type contact layer is not necessarily circular, and may be concentric or comb-shaped.
  • the lattice-shaped grooves 116 are closed with the first resin 124 every other row in the vertical direction. Accordingly, only one side surface of each element unit 115 is covered with the first resin 124. The first resin 124 is removed in a later step.
  • a plating seed layer 126 is formed on almost the entire exposed surface on the front side of the wafer.
  • plating is performed on the insulating layer 122 between the exposed portion 120A of the p-contact layer and the exposed portion 118A of the n-contact layer in a straight line substantially parallel to the exposed portion 120A of the p-contact layer.
  • the seed layer 126 is not formed, and a part of the insulating layer 122 is exposed.
  • each element unit 115 specifically, an exposed portion of the insulating layer 122 where the plating seed layer 126 is not formed is covered on a part of the insulating layer 122.
  • a step of forming a first structure 128 made of an insulator and crossing the exposed surface of each element unit 115 is performed. Due to the first structure 128, the exposed surface of each element unit 115 includes a first exposed surface 130 having an exposed portion 118A of the n-side contact layer and a second exposed surface 132 having an exposed portion 120A of the p-side contact layer. Separated. The first and second exposed surfaces 130 and 132 are defined as exposed surfaces excluding the plating seed layer 126.
  • the left side of the first structure 128 is the first exposed surface 130 and the right side is the second exposed surface 132.
  • the second resin 134 is formed on the first resin 124 to the same height as the first structure 128 via the plating seed layer 126. This second resin 134 is also removed in a later step.
  • the plating process includes a first plating process shown in FIGS. 3B and 9B, a second structure forming process shown in FIG. 4, and a second plating process shown in FIG. Including.
  • a first layer 136A of the first support body is formed on the first exposed surface 130, and the second exposed surface 132 is formed.
  • a first layer 138A of the second support body is grown by plating. The plating growth is stopped at the stage where the first layers 136A and 138A do not merge.
  • the first layer 136A of the first support body is in contact with the exposed portion 118A (broken line in the figure) of the n-side contact layer, and the first layer 138A of the second support body is on the p side. It is in contact with the exposed portion 120A (broken line in the figure) of the contact layer.
  • the first structure 128 is located between the first layers 136A and 138A of the first and second support bodies.
  • a second structure 140 made of an insulator connected to the first structure 128 is formed on the first layer 136A of the first support body.
  • the second structure 140 is formed linearly wider than the first structure 128.
  • the third resin 142 connected to the second resin 134 is linearly formed on the second resin 134.
  • the second layer 136B of the first support body and A second layer 138B of the second support body is further grown by plating.
  • the plating growth is stopped at the stage where the second layers 136B and 138B do not merge.
  • the second structure 140 is located between the second layers 136B and 138B of the first and second support bodies.
  • the first support body 136 that functions as the n-side electrode as the first electrode is formed in contact with the exposed portion 118A of the n-side contact layer through the recess 117,
  • a second support body 138 that functions as a p-side electrode that is a second electrode can be formed on the second exposed surface 132 in contact with the exposed portion 120A of the second contact layer.
  • the second support body of the second support body is larger than the area of the first layer 138A of the second support body after the first plating process. The upper area of the two layers 138B increases.
  • the growth substrate 102 is removed from the semiconductor structure 114 of each element unit 115 by supplying an etching solution to the gap 144 and removing the lift-off layer 104 using a chemical lift-off method. A peeling process is performed.
  • the removal of the lift-off layer 104 proceeds in one direction (arrow direction in FIG. 6) from the side surface that is the gap 144.
  • the growth substrate 102 may be peeled off from each element unit 115 by a laser lift-off method.
  • the surface of the i layer 106 exposed by removing the lift-off layer 104 is further etched to form irregularities on the surface of the i layer 106.
  • the present embodiment is characterized in that the i layer 106 remains as a light extraction surface instead of completely removing the i layer 106 and exposing the n layer 108. Furthermore, the 1st support body 136 and the 2nd support body 138 are cut
  • a plurality of group III nitride semiconductor light emitting devices in which the semiconductor structure 114 is supported on the support 146 including the first and second support bodies 136 and 138 and the first and second structures 128 and 140. 100 can be made.
  • an n-side electrode (first support body 136) that is a part of the support is formed on the p-layer 112 side of the semiconductor structure.
  • Embodiment 2 Manufacturing method of group III nitride semiconductor light emitting device 200
  • the manufacturing method of the group III nitride semiconductor light-emitting device 200 concerning other embodiment of this invention is demonstrated.
  • This embodiment is the same as the method for manufacturing the element 100 except for the step of forming irregularities on the surface of the i layer 106.
  • first unevenness corresponding to the shape of the mask is formed by dry etching using a mask (not shown), and then the first unevenness surface is formed on the surface of the first unevenness by wet etching with an alkaline solution. Second irregularities finer than the irregularities are formed.
  • the surface of the i layer 106 thus obtained is schematically shown in FIG.
  • Group III nitride semiconductor light emitting device 100 A group III nitride semiconductor light emitting device 100 will be described with reference to FIG.
  • Group III nitride semiconductor light emitting device 100 includes a semiconductor structure 114 having an i layer 106, an n layer 108, a light emitting layer 110, and a p layer 112 in this order.
  • An n-side contact layer 118 is provided on the n layer 108 at the bottom of the recess 117 penetrating the p layer 112 and the light emitting layer 110.
  • a p-side contact layer 120 is provided on the p layer 112.
  • an insulating layer 122 for insulating the n-side contact layer 118 and the p-side contact layer 120 includes a part of the n-side contact layer 118, a part of the p-side contact layer 120, and the n-side contact layer 118 and p It is provided on the semiconductor structure 114 located between the side contact layer 120.
  • a structure comprising a single first support body 136, a single second support body 138, and an insulator positioned between adjacent first and second support bodies 136, 138. 128 and 140 are provided.
  • the first support body 136 partially contacts the n-side contact layer 118 via the recess 117 and functions as an n-side electrode.
  • the second support body 138 partially contacts the p-side contact layer 120 and functions as a p-side electrode.
  • the first and second support bodies 136 and 138 and the structures 128 and 140 serve as a support body 146 that supports the semiconductor structure portion 114.
  • i layer 106 serves as a light extraction surface. Concavities and convexities are formed on the surface of the i layer 106 to increase the light extraction efficiency.
  • the semiconductor structure 114 has a plurality of recesses and the n-side contact layer 118 at a plurality of locations. For this reason, a current flows uniformly in the element, and the element characteristic (light emission output in the case of LED) is improved.
  • the first and second support bodies 136 and 138 include first layers 136A and 138A provided on the insulating layer 120, and second layers 136B and 138B provided on the first layers 136A and 138A, respectively. including.
  • the structures 128 and 140 are connected to the first structure 128 positioned between the first layers 136A and 138A of the first and second support bodies, and are connected to the first structure 128.
  • a second structure 140 positioned between the second layers 136B and 138B.
  • the upper area of the second layer 138B of the second support body is larger than the upper area of the first layer 138A of the second support body.
  • This structure can be produced by the two-step plating described above.
  • the first layer 138A of the second support body inevitably becomes considerably smaller than the first layer 136A of the first support body.
  • the upper area of the second layer 138B of the second support body can be made larger than that of the first layer 138A of the second support body by the two-step plating. In this case, there is an effect that the alignment when the group III nitride semiconductor light emitting device 100 is mounted on a separate printed wiring board or the like becomes easy.
  • the element 200 is the same as the element 100 except for the surface state of the i layer 106.
  • the surface of the i layer 106 is a two-step uneven surface including a first unevenness and a second unevenness that is formed on the first uneven surface and is finer than the first unevenness. Thereby, the light extraction efficiency from the i layer 106 (light extraction surface) is further improved, and the light emission output is improved.
  • FIG. 13A is a top view corresponding to FIG. 11A
  • a II-II cross section in FIG. 13A corresponds to FIG.
  • FIG. 13B is a top view corresponding to FIG. 12C
  • a III-III cross section in FIG. 13B corresponds to FIG. 11 to 13, unlike the first embodiment, only one element unit is shown. Further, the description of the same steps as those in the first embodiment is omitted or simplified.
  • a lift-off layer 104 is formed on a growth substrate 102, and an i layer 106, an n layer 108, a light emitting layer 110, and a p layer 112 are formed thereon. Are sequentially laminated. Subsequently, the trench 116 is formed to form the semiconductor structure 114. Subsequently, a step of removing a part of the p layer 112 and the light emitting layer 110 to form a recess 117 in the semiconductor structure 114 and exposing a part of the n layer 108 is performed.
  • the n-side contact layer 118 is formed on the exposed portion 108 A of the n layer at the bottom of the recess 117, and the p-side contact layer 120 is formed on the p layer 112.
  • the steps so far are the same as those in the first embodiment.
  • the shape of the recess 117 that is, the shape of the n-side contact layer 118 is different from that of the first embodiment, and as shown in FIG.
  • the recess 117 is filled with the insulator 150.
  • the insulator 150 serves to insulate the n-side contact layer 118 and the p-side contact layer 120.
  • the groove 116 is closed with the first resin 124.
  • a plating seed layer 126 is formed on the front side exposed surface of the wafer.
  • the second support body 138 is plated and grown from the plating seed layer 126.
  • the lift-off layer 104 is removed using a chemical lift-off method by supplying an etchant from the gap formed by removing the first resin 124, as in the first embodiment.
  • a lift-off process for peeling the growth substrate 102 from the semiconductor structure 114 is performed.
  • the i layer 106 is exposed.
  • the laser lift-off method may be used as in the first embodiment.
  • FIG. 12B is drawn upside down from the previous drawings.
  • a hole 152 communicating with the n-side contact layer 118 is formed in a part of the i layer 106 and the n layer 108 exposed by the lift-off process.
  • an n-side electrode 154 that contacts the n-side contact layer 118 through the hole 152 is formed in the hole 152 and on the i layer 106. To do.
  • a hole 152 and an n-side electrode 154 are formed at two opposing corner portions of the n-side contact layer 118 extending in a quadrangular ring shape.
  • the i layer 106 remains as a light extraction surface and the unevenness is formed on the surface of the i layer 106. The same is true for the singulation process.
  • the second support body 138 is in contact with the p-side contact layer 120 and functions as a p-side electrode, and also serves as a support for the semiconductor structure portion 114.
  • This embodiment is common to Embodiments 1 and 2 in that the n-side contact layer 118 is formed from the p-layer 112 and the light-emitting layer 110 side, but the n-side electrode 154 is formed on the i-layer 106 side. Different from the first and second embodiments.
  • the feature of the present invention common to the group III nitride semiconductor light emitting devices 100 to 300 is that, as described above, the i layer 106 remains as the light extraction surface. The reason is not clear, but forming the irregularities on the surface of the i layer 106 is more effective in improving the output than exposing the n layer 108 and forming the irregularities on the surface of the n layer 108. As a result, the present inventors have found that the light emission output can be improved as compared with the case where the n layer is exposed.
  • the growth substrate 102 is preferably a sapphire substrate or an AlN template substrate in which an AlN film is formed on a sapphire substrate.
  • the chemical lift-off method it may be appropriately selected depending on the type of lift-off layer to be formed, the composition of Al, Ga, and In of the group III nitride semiconductor layer, the quality of the LED chip, the cost, and the like.
  • the lift-off layer 104 is preferable because a metal other than Group III such as CrN or a metal nitride buffer layer can be dissolved by chemical selective etching. It is preferable to form the film by sputtering, vacuum deposition, ion plating, or MOCVD. Usually, the thickness of the lift-off layer 104 is about 2 to 100 nm. This is not always necessary for laser lift-off.
  • the i layer 106, the n layer 108, the light emitting layer 110, and the p layer 112 are made of an arbitrary group III nitride semiconductor such as GaN or AlGaN.
  • the light emitting layer 110 has a multiple quantum well (MQW) structure of a group III nitride semiconductor.
  • MQW multiple quantum well
  • These layers can be epitaxially grown on the lift-off layer 104 by, for example, the MOCVD method.
  • the first conductivity type is n-type
  • the second conductivity type is p-type.
  • the i layer 106 is preferably formed with a thickness of 3 to 10 ⁇ m, and more preferably with a thickness of 5 to 10 ⁇ m.
  • the i layer 106 is preferably formed with a thickness of 3 to 10 ⁇ m, and more preferably with a thickness of 5 to 10 ⁇ m.
  • the i layer 106 remaining after lift-off is preferably 1 to 9 ⁇ m in thickness, and more preferably 3 to 9 ⁇ m in order to form a two-step unevenness.
  • the thickness of the n layer 108 can be 1 to 9 ⁇ m immediately below the light emitting layer 110, but it is preferable to make it as thin as possible within this range.
  • immediately under the light emitting layer 110 is preferably 10 to 90%. This is because, as described above, the crystallinity of the n layer can be improved by making the i layer thick and the n layer thin.
  • the thickness of the i layer with unevenness is defined by (maximum thickness of convex vertex + minimum thickness of concave bottom) / 2 when an uneven surface is observed.
  • the thickness of the light emitting layer 110 and the p layer 112 is typically 1 to 100 nm and 10 to 1000 nm, respectively.
  • the cross-sectional shape of the semiconductor structure 114 is not particularly limited as long as it is substantially rectangular, but is preferably rectangular from the viewpoint of effective area.
  • This substantially quadrilateral includes, for example, a quadrilateral having a slightly rounded or chamfered corner.
  • the cross-sectional shape based on polygons, such as a rectangle and a hexagon in which the length of a short side and a long side differs, may be sufficient.
  • One side of the semiconductor structure 114 is usually 250 to 3000 ⁇ m.
  • the maximum width of the groove 116 is preferably in the range of 40 to 200 ⁇ m, and more preferably in the range of 60 to 100 ⁇ m. This is because when the thickness is 40 ⁇ m or more, the etching solution can be sufficiently smoothly supplied to the groove 116, and when the thickness is 200 ⁇ m or less, the loss of the light emitting area can be minimized.
  • the step of removing a part of the p layer 112 and the light emitting layer 110 and exposing a part of the n layer 108 is preferably performed by a dry etching method using a resist as a mask. This is because the etching end point of the n layer 108 can be controlled with good reproducibility.
  • the n-side contact layer 118 is formed by a lift-off method using a resist as a mask.
  • a resist As the electrode material, Al, Cr, Ti, Ni, Ag, Au, or the like is used.
  • the p-side contact layer 120 is formed by a lift-off method using a resist as a mask. Ni, Ag, Ti, Pd, Cu, Au, Rh, Ru, Pt, Ir, etc. are used as the electrode material.
  • the insulating film 122 is made of, for example, SiO 2 or SiN, and is formed by wet etching or dry etching using a resist pattern as a mask after forming a film of 0.5 to 2.0 ⁇ m by PECVD.
  • a permanent film photoresist (such as SU-8) used in SiO 2 , SiN, MEMS, or the like, or a resin such as insulating epoxy or polyimide is used.
  • the first resin 124 may be formed by applying an arbitrary resist material and using an arbitrary patterning technique. The same applies to the second resin 134 and the third resin 142.
  • the first structure 128 and the second structure 140 are part of the element as a support.
  • an insulating material for example, a resin such as epoxy resin or polyimide, or an inorganic material such as SiO 2 or SiN can be used. Any patterning technique may be used, but the process can be simplified if it is a permanent film photoresist (such as SU-8) used in MEMS (Micro Electro Mechanical System) or the like.
  • the height is desirably 10 to 100 ⁇ m, and the width is desirably 10 to 100 ⁇ m and 500 to 900 ⁇ m, respectively.
  • the first support body 136 and the second support body 138 can be formed by a plating method such as wet plating or dry plating.
  • a plating method such as wet plating or dry plating.
  • Cu, Ni, Au or the like can be used as the surface of the plating seed layer 126 (conductive support body side).
  • the plating seed layer 126 can be formed by sputtering, for example.
  • the plating seed layer 126 may have a thickness of 2.0 to 20 ⁇ m, and the first support body 136 and the second support body 138 may have a thickness of about 10 to 200 ⁇ m.
  • the first resin 124, the second resin 134, and the third resin 142 can be performed using a solution that dissolves a resin such as acetone or alcohol.
  • a resin such as acetone or alcohol.
  • the plating seed layer 126 between the first resin 124 and the second resin 134 is not dissolved in acetone or the like, but the plating seed layer 126 is a very thin film compared to the first resin 124 and the second resin 134. Therefore, removal is easy. It may be removed mechanically or by metal etching or the like. At this time, the first structure 128 and the second structure 140 are not removed.
  • the removal of the lift-off layer 104 is performed by a general chemical lift-off method or a photochemical lift-off method.
  • the chemical lift-off method is a method of etching a lift-off layer.
  • a method of performing etching while activating the lift-off layer by irradiating light such as ultraviolet light during etching is called a photochemical lift-off method.
  • Etching solutions that can be used include known ceric ammonium nitrate solutions and ferricyanic potassium-based solutions when the lift-off layer is CrN, and selective etching methods such as hydrochloric acid, nitric acid, and organic acids when the lift-off layer is ScN.
  • a liquid can be mentioned.
  • the growth substrate can also be removed by a laser lift-off method or a dissolution / mechanical polishing removal method of the growth substrate itself.
  • the surface of the i layer 106 exposed by removing the lift-off layer 104 is preferably cleaned by wet cleaning.
  • the dry etching for forming the first unevenness is, for example, reactive ion etching (RIE), which is isotropic etching.
  • RIE reactive ion etching
  • gases such as chlorine, silicon tetrachloride, and boron chloride can be used.
  • the resist is used as a mask to form by dry etching.
  • the first concavo-convex portion can have a convex dimension of 1 to 10 ⁇ m in length and width, a concave width of 1 to 10 ⁇ m, and a depth of approximately 1 to 10 ⁇ m.
  • the wet etching for forming the second unevenness can be performed with an alkaline solution such as a 2.38 mass% tetramethylammonium hydroxide (TMAH) solution, an NaOH solution, or a KOH solution, for example.
  • TMAH tetramethylammonium hydroxide
  • the second unevenness has a polygonal pyramid shape (for example, a hexagonal pyramid or a hexagonal pyramid deformation (rounded corners, etc.)), and the height (depth) of the cross section can be 2.5 ⁇ m or less.
  • the hole 152 is formed by a dry etching method using a resist as a mask.
  • the n-side electrode 154 is formed by a lift-off method after vapor-depositing an electrode material by an EB vapor deposition method or a sputtering method.
  • a blade dicer or a laser dicer can be used for the cutting of the first support body 136 and the second support body 138.
  • Example 1A to 3B were performed, and then an LED chip was manufactured by a chemical lift-off method without performing two-step plating. Specifically, first, as shown in FIG. 1A, a lift-off layer (CrN layer, thickness: 18 nm) is formed by forming a Cr layer on a sapphire substrate by sputtering and performing heat treatment in an atmosphere containing ammonia.
  • a lift-off layer CrN layer, thickness: 18 nm
  • An i-type GaN layer (thickness: 7.0 ⁇ m), an n-type GaN layer (thickness: 3.0 ⁇ m), a light emitting layer (AlInGaN-based MQW layer, thickness: 0.1 ⁇ m), p-type GaN Layers (thickness: 0.2 ⁇ m) were sequentially epitaxially grown by MOCVD.
  • a part of the p-type GaN layer, the light emitting layer, the n-type GaN layer, and the i-type GaN layer is removed by dry etching to form lattice-shaped grooves.
  • a plurality of semiconductor structure portions having a transverse cross-sectional shape aligned in the vertical and horizontal directions were formed.
  • One side of the semiconductor structure was 1500 ⁇ m, and the maximum width of the groove was 100 ⁇ m.
  • the photoresist as a mask, a part of the p-type GaN layer and the light emitting layer was removed by ICP-RIE dry etching to expose a part of the n-type GaN layer.
  • the exposed portion of the n-type GaN layer is arranged at four locations in each element unit, but in this embodiment, it is 16 locations and the diameter is 60 ⁇ m.
  • a circular n-side contact layer (on the exposed portion of the n-type GaN layer) is formed by EB evaporation.
  • a p-side contact layer material: Ni / Ag / Ni / Ti, thickness: 5 mm / 200 nm / 25 mm / 25 ⁇
  • a photoresist was formed and the photoresist was removed along with the deposited metal on the photoresist.
  • the resist is used as a mask by BHF.
  • Part of the insulating layer was wet etched to expose part of the n-side contact layer and part of the p-side contact layer.
  • the photoresist was removed.
  • the exposed portion of the n-side contact layer had a diameter of 30 ⁇ m
  • the exposed portion of the p-side contact layer had a width of 60 ⁇ m.
  • the lattice-like grooves were filled with photoresist (width: 100 ⁇ m, height: 10 ⁇ m) every other column in the vertical direction.
  • a plating seed layer (Ti / Ni / Au, each thickness: 0.02 ⁇ m / 0.2 ⁇ m / 0. 6 ⁇ m) was formed.
  • the insulating layer was exposed only at the position shown in FIG. 3A by wet etching using the photoresist as a mask.
  • the exposed portion of the insulating layer had a width of 50 ⁇ m.
  • the plating seed layer was divided into a region for forming a first support body, which will be described later, and a region for forming a second support body, which were electrically separated.
  • the 1st structure (width: 100 micrometers, height: 30 micrometers) which consists of SU-8 was formed so that the exposed part of an insulating layer might be covered using the photolithographic method.
  • a photoresist (width: 550 ⁇ m, height: 30 ⁇ m) was further formed on the photoresist formed in every other row in the groove, and the height was made the same as that of the first structure.
  • Cu is formed from the plating seed layer by plating, and the first layer of the first and second support bodies (on the p-type GaN layer) (Thickness: 40 ⁇ m) was formed.
  • the plating was electroplating using a copper sulfate electrolyte, the temperature of the solution was in the range of 25 to 30 ° C., and the film formation rate was 35 ⁇ m / hr.
  • the widths of the first layers of the first and second support bodies were 1200 ⁇ m and 150 ⁇ m, respectively.
  • the first support body and the second support body are electrically separated by the first structure.
  • the selective etching solution for the lift-off layer was supplied to the gap, and the lift-off layer was removed by a chemical lift-off method, whereby the sapphire substrate was peeled from each element unit.
  • the i-type GaN layer exposed by removing the lift-off layer is etched by about 2 ⁇ m by ICP-RIE dry etching, and further etched at 60 ° C. for 10 minutes using a 6 mol / L KOH solution. Further, about 2 ⁇ m was etched.
  • the i-type GaN layer was etched by about 4 ⁇ m, and the thickness of the i-type GaN layer remaining after lift-off was 3.0 ⁇ m.
  • a cross section of the surface of the i-type GaN layer was observed using an electron microscope (SEM), irregularities having an average depth of 0.5 ⁇ m were formed on the surface of the i-type GaN layer.
  • FIG. 14A shows an SEM image of the surface of the i-type GaN layer. And the 1st support body and the 2nd support body were cut
  • Example 2 An LED chip was manufactured by the method shown in FIGS. Specifically, a lift-off layer (CrN layer, thickness: 18 nm) is first formed on a sapphire substrate by sputtering to form a Cr layer and heat-treating in an atmosphere containing ammonia, and then an i-type GaN layer ( Thickness: 7.0 ⁇ m), n-type GaN layer (thickness: 3.0 ⁇ m), light emitting layer (AlInGaN-based MQW layer, thickness: 0.1 ⁇ m), p-type GaN layer (thickness: 0.2 ⁇ m) Sequentially epitaxial growth was performed by MOCVD.
  • a lift-off layer CrN layer, thickness: 18 nm
  • a part of the p-type GaN layer, the light-emitting layer, the n-type GaN layer, and the i-type GaN layer is removed by dry etching to form a lattice-shaped groove, whereby a plurality of cross-sectional shapes arranged in a vertical and horizontal manner with a square shape
  • a number of semiconductor structures were formed.
  • One side of the semiconductor structure was 1500 ⁇ m, and the maximum width of the groove was 100 ⁇ m.
  • n-side contact layer material: Cr / Ni / Ag
  • the photoresist is deposited metal on the photoresist. And removed.
  • the recess was filled with an insulator (material: SU-8), and the n-side contact layer was enclosed. Further, using a photolithographic method, the lattice-like grooves were closed with photoresist (width: 100 to 140 ⁇ m, height: 10 to 20 ⁇ m) every other column in the vertical direction. Further, a plating seed layer (Ti / Ni / Au, each thickness: 0.02 ⁇ m / 0.2 ⁇ m / 0.6 ⁇ m) was formed on the exposed surface of the wafer by sputtering.
  • a plating seed layer Ti / Ni / Au, each thickness: 0.02 ⁇ m / 0.2 ⁇ m / 0.6 ⁇ m
  • Example 2 Cu was plated and grown from the plating seed layer under the same conditions as in Example 1 to form a second support body (thickness on the p-type GaN layer: 200 ⁇ m). Further, the photoresist provided in the groove was removed by the same method as in Example 1, the sapphire substrate was peeled off by the chemical lift-off method, and the exposed i-type GaN layer was etched.
  • a hole communicating with the n-side contact layer was formed in a part of the i-type GaN layer and the n-type GaN layer by ICP-RIE dry etching. Holes were formed at two locations indicated by broken lines in FIG.
  • n-side contact layer is made through the hole by lift-off method in which the photoresist is removed together with the deposited metal on the photoresist.
  • An n-side electrode was formed in the hole and on the i-type GaN layer.
  • the dimension (including the hole) of the n-side electrode on the i-type GaN layer was 100 ⁇ 100 ⁇ m.
  • the 2nd support body was cut
  • the thickness of the i-type GaN layer formed by epitaxial growth is 4.0 ⁇ m
  • the thickness of the n-type GaN layer is 6.0 ⁇ m
  • all the i-type GaN layer exposed by removing the lift-off layer is removed
  • the n-type GaN layer 600 LED chips according to Comparative Example 1 were obtained in the same manner as in Example 1 except that the light extraction surface was exposed.
  • irregularities having an average depth of 0.5 ⁇ m were formed on the surface of the n-type GaN layer.
  • Example 3 After removing the lift-off layer and before wet etching, 600 LEDs according to Example 3 were used in the same manner as in Example 1 except that the i-type GaN layer was subjected to ICP-RIE etching using a resist mask. I got a chip.
  • irregularities having a convex portion size of 2 ⁇ m in length and width, a concave portion width of 2 ⁇ m, and a depth of 1 ⁇ m are formed, and the irregular surface has an average depth of 0.5 ⁇ m. Was formed.
  • FIG. 14B shows an SEM image of the surface of the i-type GaN layer.
  • Example 4 Except for the ICP-RIE etching time of 600 seconds, 600 LED chips according to Example 4 were obtained in the same manner as in Example 3. On the surface of the i-type GaN layer, irregularities having a convex portion size of 2 ⁇ m in length and width, a concave portion width of 2 ⁇ m, and a depth of 2 ⁇ m are formed, and the irregular surface has an average depth of 0.5 ⁇ m. Was formed.
  • FIG. 14C shows an SEM image of the i-type GaN layer surface.
  • Examples 1 and 2 were able to improve the light emission output Po while maintaining the forward voltage Vf as compared with Comparative Example 1. Further, in Examples 3 and 4 in which the two-step uneven surface was formed, the light emission output Po could be further improved by 5% and 10%, respectively, as compared with Example 1.

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Description

ＩＩＩ族窒化物半導体発光素子およびその製造方法
　本発明は、ＩＩＩ族窒化物半導体発光素子およびその製造方法に関する。
　半導体素子には、電界効果トランジスタ（ＦＥＴ）、発光ダイオード（ＬＥＤ）などの各種デバイスがある。これらには、例えば、ＩＩＩ族元素とＶ族元素との化合物からなるＩＩＩ−Ｖ族半導体が用いられる。
　ＩＩＩ族元素としてＡｌ，Ｇａ，Ｉｎなどを用い、Ｖ族元素としてＮを用いたＩＩＩ族窒化物半導体は、高融点で窒素の解離圧が高くバルク単結晶成長が困難であり、大口径で安価な導電性単結晶基板が無いという理由から、サファイア基板上に成長させることにより形成するのが一般的である。
　しかしながら、サファイア基板は絶縁性であって電流が流れない。そのため近年、サファイア基板などの成長用基板上に、発光層を含むＩＩＩ族窒化物半導体層を形成し、このＩＩＩ族窒化物半導体層上に、別途支持体を貼合せた後、サファイア基板を剥離（リフトオフ）して、ＩＩＩ族窒化物半導体層が支持体に支持された縦型構造のＬＥＤチップなどを作製する方法が研究されている。
　この方法で作製されるＬＥＤチップの一態様として、図１５に示す構造が知られている。図１４のＩＩＩ族窒化物半導体ＬＥＤチップ４００は、ｎ型ＩＩＩ族窒化物半導体層（ｎ層）４０１、発光層４０２およびｐ型ＩＩＩ族窒化物半導体層（ｐ層）４０３をこの順に有する半導体構造部４０４が、サブマウント基板４１０に支持された構造を有する。ｐ層４０３および発光層４０２を貫通する凹部の底のｎ層４０１上にｎ側コンタクト層４０５が設けられ、ｐ層４０３上にはｐ側コンタクト層４０６が設けられる。そして、ｎ側コンタクト層４０５とｐ側コンタクト層４０６とを絶縁する絶縁層４０７が、両者の間に形成されている。ｎ側コンタクト層と導通するＡｕバンプ４０８Ａとｐ側コンタクト層と導通するＡｕバンプ４０８Ｂとが、ともに半導体構造部４０４の同じ側に延びている。サブマウント基板４１０には、ｎ層用配線４１０Ａおよびｐ層用配線４１０Ｂが設けられている。そして、Ａｕバンプ４０８Ａとｎ層用配線４１０Ａとが接合し、Ａｕバンプ４０８Ｂとｐ層用配線４１０Ｂとが接合する。Ａｕバンプ４０８Ａ，４０８Ｂの間は、エポキシ樹脂からなるアンダーフィル４０９が充填されている。支持体４１０の裏面にはｎ層用配線４１０Ａおよびｐ層用配線４１０Ｂと導通するハンダ４１１が設けられ、ＬＥＤチップ４００は、このハンダ４１１を介してパッケージ基材やプリント配線板（図示せず）などに実装される。ＬＥＤチップ４００では、ｎ層２０１の表面が光取り出し面となる。
　このようなＬＥＤチップ４００は、例えば以下のようなリフトオフ法により製造される。まず、サファイア基板などの成長用基板（図示せず）上に、ｎ層４０１、発光層４０２、ｐ層４０３をエピタキシャル成長させる。その後、エッチング、蒸着、メッキ、パターニングなどの公知の成膜技術を用いて、ｎ側コンタクト層４０５、ｐ側コンタクト層４０６、絶縁層４０７、Ａｕバンプ４０８Ａ，４０８Ｂを形成する。その後、Ａｕバンプ４０８Ａとｎ層用配線４１０Ａとが接合し、Ａｕバンプ４０８Ｂとｐ層用配線４１０Ｂとが接合するように、支持体４１０に対して成長用基板を位置あわせして押しつける。その後、アンダーフィル４０９を注入し、最後に、成長用基板をリフトオフして、ＬＥＤチップ４００を得る。このような製造方法は、特許文献１および特許文献２に記載されている。
特表２０１０−５３３３７４号公報 特表２００６−１２８７１０号公報
　サファイア基板上にバッファ層としてｉ型ＩＩＩ族窒化物半導体層（ｉ層、図示せず）を形成してから、ｎ層４０１、発光層４０２、ｐ層４０３をエピタキシャル成長させることもある。
　従来、バッファ層としてｉ層を形成する場合でも、ｉ層は基本的に必要最小限の厚み（例えば２μｍ程度）で形成し、リフトオフ後に露出したｉ層は除去して、ｎ層を露出させ、ｎ層表面を光取り出し面としていた。後に除去しなければならないｉ層を厚くエピ成長することは無駄であると考えられていた。しかしながら、本発明者らの検討によれば、このような従来のＬＥＤチップには発光出力に改善の余地があることが判明した。
　そこで本発明は、上記課題に鑑み、発光出力を向上させたＩＩＩ族窒化物半導体発光素子およびその製造方法を提供することを目的とする。
　上記目的を達成するため、本発明の要旨構成は以下のとおりである。
　（１）ｉ型ＩＩＩ族窒化物半導体層、第１導電型ＩＩＩ族窒化物半導体層、発光層および第２導電型ＩＩＩ族窒化物半導体層をこの順に有する半導体構造部と、
　前記第２導電型ＩＩＩ族窒化物半導体層および前記発光層を貫通する凹部の底で前記第１導電型ＩＩＩ族窒化物半導体層上に設けられた第１コンタクト層と、
　前記第２導電型ＩＩＩ族窒化物半導体層上に設けられた第２コンタクト層と、
　前記半導体構造部の前記第２導電型ＩＩＩ族窒化物半導体層側に設けられ、前記第２コンタクト層と接触して第２電極として機能するとともに、支持体の少なくとも一部となる第２サポート体と、
　前記半導体構造部の前記第２導電型ＩＩＩ族窒化物半導体層側、または、前記ｉ型ＩＩＩ族窒化物半導体層上に設けられた、前記第１コンタクト層と電気的に接続する第１電極と、
を有し、前記ｉ型ＩＩＩ族窒化物半導体層が光取り出し面となることを特徴とするＩＩＩ族窒化物半導体発光素子。
　（２）前記第１電極は、前記半導体構造部の前記第２導電型ＩＩＩ族窒化物半導体層側に設けられ、前記凹部を介して前記第１コンタクト層と接触するとともに、前記支持体の一部となる第１サポート体である上記（１）に記載のＩＩＩ族窒化物半導体発光素子。
　（３）前記第１電極は、前記ｉ型ＩＩＩ族窒化物半導体層および前記第１導電型ＩＩＩ族窒化物半導体層の一部に形成された、前記第１コンタクト層へと連通する穴と、前記ｉ型ＩＩＩ族窒化物半導体層上とに設けられている上記（１）に記載のＩＩＩ族窒化物半導体発光素子。
　（４）前記ｉ型ＩＩＩ族窒化物半導体層の表面が凹凸を有する上記（１）~（３）のいずれか１項に記載のＩＩＩ族窒化物半導体発光素子。
　（５）前記ｉ型ＩＩＩ族窒化物半導体層の表面が、第１の凹凸と、該第１の凹凸表面に形成された、前記第１の凹凸よりも微細な第２の凹凸とを含む２段階凹凸表面である上記（４）に記載のＩＩＩ族窒化物半導体発光素子。
　（６）成鳥用基板の上に、ｉ型ＩＩＩ族窒化物半導体層、第１導電型ＩＩＩ族窒化物半導体層、発光層および第２導電型ＩＩＩ族窒化物半導体層を順次積層してなる半導体構造部を形成する工程と、
　前記第２導電型ＩＩＩ族窒化物半導体層および前記発光層の一部を除去して、前記半導体構造部に凹部を形成し、前記第１導電型ＩＩＩ族窒化物半導体層の一部を露出させる工程と、
　前記凹部の底の前記第１導電型ＩＩＩ族窒化物半導体層の露出部の上に第１コンタクト層を形成し、前記第２導電型ＩＩＩ族窒化物半導体層上に第２コンタクト層を形成する工程と、
　前記半導体構造部の前記第２導電型ＩＩＩ族窒化物半導体層側に、前記第２コンタクト層と接触して第２電極として機能するとともに、支持体の少なくとも一部となる第２サポート体を形成する工程と、
　リフトオフ法を用いて前記成長用基板を前記半導体構造部から剥離するリフトオフ工程と、
　前記半導体構造部の前記第２導電型ＩＩＩ族窒化物半導体層側、または、前記リフトオフ工程により露出した前記ｉ型ＩＩＩ族窒化物半導体層上に、前記第１コンタクト層と電気的に接続する第１電極を形成する工程と、
を有し、露出した前記ｉ型ＩＩＩ族窒化物半導体層を光取り出し面として残存させることを特徴とするＩＩＩ族窒化物半導体発光素子の製造方法。
　（７）前記第１電極を形成する工程は、前記半導体構造部の前記第２導電型ＩＩＩ族窒化物半導体層側に、前記凹部を介して前記第１コンタクト層と接触するとともに、前記支持体の一部となる前記第１電極としての第１サポート体を形成する工程を含む上記（６）に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
　（８）前記第１電極を形成する工程は、前記リフトオフ工程により露出した前記ｉ型ＩＩＩ族窒化物半導体層および前記第１導電型ＩＩＩ族窒化物半導体層の一部に、前記第１コンタクト層へと連通する穴を形成する工程と、前記穴を介して前記第１コンタクト層と接触する前記第１電極を前記穴および前記ｉ型ＩＩＩ族窒化物半導体層上に形成する工程と、を含む上記（６）に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
　（９）露出した前記ｉ型ＩＩＩ族窒化物半導体層に対してエッチング処理を施し凹凸を形成する工程をさらに有する上記（６）~（８）のいずれか１項に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
　（１０）前記凹凸を形成する工程は、マスクを用いたドライエッチングにより前記マスクの形状に対応した第１の凹凸を形成する工程と、アルカリ溶液によるウェットエッチングにより前記第１の凹凸表面に前記第１の凹凸よりも微細な第２の凹凸を形成する工程と、を含む上記（９）に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
　本発明によれば、発光出力を向上させたＩＩＩ族窒化物半導体発光素子およびその製造方法を提供することができる。
（Ａ），（Ｂ）は、本発明の一実施形態にかかるＩＩＩ族窒化物半導体発光素子１００の製造方法の工程の一部を模式側面断面図で示したものである。 （Ａ），（Ｂ）は、図１（Ｂ）に引き続く工程を模式側面断面図で示したものである。 （Ａ），（Ｂ）は、図２（Ｂ）に引き続く工程を模式側面断面図で示したものである。 図３（Ｂ）に引き続く工程を模式側面断面図で示したものである。 図４に引き続く工程を模式側面断面図で示したものである。 図５に引き続く工程を模式側面断面図で示したものである。 図６に引き続く工程を模式側面断面図で示したものである。 （Ａ）および（Ｂ）は、それぞれ図１（Ｂ）および図２（Ａ）の模式上面図である。 （Ａ）および（Ｂ）は、それぞれ図２（Ｂ）および図３（Ｂ）の模式上面図である。 本発明の他の実施形態にかかるＩＩＩ族窒化物半導体発光素子２００の模式側断面図である。 （Ａ）~（Ｃ）は、本発明の他の実施形態にかかるＩＩＩ族窒化物半導体発光素子３００の製造方法の工程の一部を模式側面断面図で示したものである。 （Ａ）~（Ｃ）は、図１１（Ｃ）に引き続く工程を模式側面断面図で示したものである。 （Ａ）および（Ｂ）は、それぞれ図１１（Ａ）および図１２（Ｃ）の模式上面図である。 （Ａ）~（Ｃ）は、それぞれ実施例１，３，４におけるｉ型ＧａＮ層表面のＳＥＭ画像である。 従来のＩＩＩ族窒化物半導体ＬＥＤチップの模式側面断面図である。
　以下、図面を参照しつつ本発明の実施形態を説明する。
　（実施形態１：ＩＩＩ族窒化物半導体発光素子１００の製造方法）
　まず、図１~図９を参照して、本発明の一実施形態にかかるＩＩＩ族窒化物半導体発光素子１００の製造方法を、ケミカルリフトオフ法を用いた場合を例として説明する。まず、図１~図７の断面図と図８，９の上面図との対応関係を先に説明する。図８（Ａ）は図１（Ｂ）に対応する上面図であり、図８（Ａ）のＩ−Ｉ断面が図１（Ｂ）に対応する。なお、図１（Ｂ）以外の断面図も同様の位置でのものである。図８（Ｂ）は図２（Ａ）に対応する上面図である。図９（Ａ）は図２（Ｂ）に対応する上面図である。図９（Ｂ）は図３（Ｂ）に対応する上面図である。
　まず、図１（Ａ）に示すように、成長用基板１０２の上にリフトオフ層１０４を形成する。リフトオフ層１０４の上に、バッファ層としてｉ型ＩＩＩ族窒化物半導体層１０６（以後、「ｉ層」という。）を形成し、さらに、第１導電型であるｎ型ＩＩＩ族窒化物半導体層１０８（以後、「ｎ層」という。）、発光層１１０および第２導電型であるｐ型ＩＩＩ族窒化物半導体層１１２（以後、「ｐ層」という。）を順次積層させる。なお、ｉ型ＩＩＩ族窒化物半導体層とは、特定の不純物を意図的に添加していない層（アンドープ層）のことをいう。理想的には不純物を全く含まない半導体とするのが好ましいが、電気的にｐ型またはｎ型として機能しない半導体とすればよく、キャリア濃度が小さいもの（例えば５×１０１６／ｃｍ３未満のもの）をｉ型と称することができる。
　次に、図１（Ｂ）および図８（Ａ）に示すように、ｐ層１１２、発光層１１０、ｎ層１０８およびｉ層１０６の一部を除去して、成長用基板１０２の一部が底部で露出する溝１１６を格子状に形成することで、横断面形状が四角形の縦横に整列したｉ層１０６、ｎ層１０８、発光層１１０およびｐ層１１２からなる半導体構造部１１４を複数個形成する。成長用基板１０２上に形成され、溝１１６により区画される構造体を、以後、素子単位１１５と呼称する。素子単位１１５が最終的にそれぞれのＩＩＩ族窒化物半導体発光素子となる。また、成長用基板１０２とこの上に形成される全ての構造物を含めたものは「ウェハ」と呼ぶ。
　引き続き図１（Ｂ）および図８（Ａ）に示すように、各素子単位１１５において、ｐ層１１２および発光層１１０の一部を除去して、半導体構造部１１４に凹部１１７を形成し、ｎ層１０８の一部を露出させる工程を行う。本実施形態では、ｎ層の露出部１０８Ａは円形で、各半導体構造部１１４中に複数（４箇所）形成される。ただし、半導体構造部１１４の層構成による電流の広がり長（Ｃｕｒｒｅｎｔ　Ｓｐｒｅａｄｉｎｇ　Ｌｅｎｇｔｈ）およびチップサイズを考慮して、配置位置や配置個数などは適宜設定することができる。
　次に、図２（Ａ）および図８（Ｂ）に示すように、各素子単位１１５において、凹部１１７の底のｎ層の露出部１０８Ａの上に第１コンタクト層としての円形のｎ側コンタクト層１１８を形成し、ｐ層１１２のほぼ全面の上に第２コンタクト層としてのｐ側コンタクト層１２０を形成する工程を行う。
　次に、図２（Ｂ）および図９（Ａ）に示すように、各素子単位１１５において、絶縁層１２２を形成する工程を行う。絶縁層１２２は、素子単位１１５の露出表面上、具体的には半導体構造部１１４の露出している部位、ｎ側コンタクト層１１８の上、およびｐ側コンタクト層１２０の上に形成される。ただし、これらの図中にも示すように、ｎ側コンタクト層１１８の一部およびｐ側コンタクト層１２０の一部には絶縁層１２２を形成せず、露出させる。本実施形態では、ｎ側コンタクト層の露出部１１８Ａは、ｎ型コンタクト層１１８の中心部分で円形をなし、ｐ型コンタクト層の露出部１２０Ａは、上面図（図９（Ａ））において、ｐ層１１２の端部１１２Ａと該端部から最も近いｎ層の露出部１０８Ａとの間で直線状に延在する。図９（Ａ）では、ｎ層の露出部１０８Ａ、ｎ側コンタクト層１１８およびｐ側コンタクト層１２０が絶縁層１２２で覆われている部分を破線で示している。なお、ｎ型コンタクト層形成のための露出部１０８Ａの形状は円形でなくともよく、同心状、櫛形状などであっても良い、
　引き続き図２（Ｂ）および図９（Ａ）に示すように、格子状の溝１１６を縦方向に１列おきに第１樹脂１２４で塞ぐ。これにより、各素子単位１１５において１つの側面のみが第１樹脂１２４に覆われる。なお、この第１樹脂１２４は後の工程で除去される。
　次に、図３（Ａ）に示すように、ウェハの表側露出表面のほぼ全面にメッキシード層１２６を形成する。このとき、各素子単位１１５において、ｐコンタクト層の露出部１２０Ａとｎコンタクト層の露出部１１８Ａとの間の絶縁層１２２上に、ｐコンタクト層の露出部１２０Ａとほぼ平行な直線状に、メッキシード層１２６を形成せず、絶縁層１２２の一部を露出させる。
　引き続き図３（Ａ）に示すように、各素子単位１１５において、絶縁層１２２の一部の上に、具体的には、メッキシード層１２６の形成されていない絶縁層１２２の露出部を覆うように、絶縁体からなり各素子単位１１５の露出表面を横断する第１構造物１２８を形成する工程を行う。この第１構造物１２８により、各素子単位１１５の露出表面は、ｎ側コンタクト層の露出部１１８Ａがある第１露出表面１３０と、ｐ側コンタクト層の露出部１２０Ａがある第２露出表面１３２とに分離される。なお、第１および第２の露出表面１３０，１３２はメッキシード層１２６を除いた露出表面と定義する。図３（Ａ）では、各素子単位１１５において第１構造物１２８の左側が第１露出表面１３０、右側が第２露出表面１３２となる。
　引き続き図３（Ａ）に示すように、第１樹脂１２４の上に、メッキシード層１２６を介して第２樹脂１３４を第１構造物１２８と同じ高さまで形成する。この第２樹脂１３４も後の工程で除去される。
　次に、第１および第２露出表面１３０，１３２からそれぞれメッキ層を成長させるメッキ工程を行う。本実施形態では、メッキ工程は、図３（Ｂ）および図９（Ｂ）に示す第１メッキ工程と、図４に示す第２構造物形成工程と、図５に示す第２メッキ工程とを含む。
　まず、第１メッキ工程では、図３（Ｂ）および図９（Ｂ）に示すように、第１露出表面１３０上に、第１サポート体の第１層１３６Ａを形成し、第２露出表面１３２上に、第２サポート体の第１層１３８Ａをメッキ成長させる。メッキ成長は、第１層１３６Ａ，１３８Ａ同士が合体しない段階で止める。図９（Ｂ）に示すように、第１サポート体の第１層１３６Ａは、ｎ側コンタクト層の露出部１１８Ａ（図中破線）と接触し、第２サポート体の第１層１３８Ａはｐ側コンタクト層の露出部１２０Ａ（図中破線）と接触している。第１構造物１２８は、第１および第２サポート体の第１層１３６Ａ，１３８Ａの間に位置する。
　続いて、図４に示すように、第１サポート体の第１層１３６Ａの上に、第１構造物１２８と連結した、絶縁体からなる第２構造物１４０を形成する。本実施形態では、第１構造物１２８よりも幅広に第２構造物１４０を直線状に形成する。合わせて、第２樹脂１３４上に、これと連結した第３樹脂１４２を直線状に形成する。
　続いて、第２メッキ工程では、図５に示すように、露出した第１サポート体の第１層１３６Ａおよび第２サポート体の第１層１３８Ａから、それぞれ第１サポート体の第２層１３６Ｂおよび第２サポート体の第２層１３８Ｂをさらにメッキ成長させる。メッキ成長は、第２層１３６Ｂ，１３８Ｂ同士が合体しない段階で止める。第２構造物１４０は、第１および第２サポート体の第２層１３６Ｂ，１３８Ｂの間に位置する。
　このようにして、第１露出表面１３０上に、凹部１１７を介してｎ側コンタクト層の露出部１１８Ａと接触して第１電極であるｎ側電極として機能する第１サポート体１３６を形成し、第２露出表面１３２上に、第２コンタクト層の露出部１２０Ａと接触して第２電極であるｐ側電極として機能する第２サポート体１３８を形成することができる。このとき、図５から明らかなように、第２構造物１４０の配置に起因して、第１メッキ工程後の第２サポート体の第１層１３８Ａの上面積よりも、第２サポート体の第２層１３８Ｂの上面積が大きくなる。
　引き続き図５に示すように、第１樹脂１２４、第２樹脂１３４および第３樹脂１４２を除去することにより、成長用基板１０２および各素子単位１１５のリフトオフ層１０４に連通する空隙１４４を形成する。
　次に、図６に示すように、空隙１４４にエッチング液を供給して、ケミカルリフトオフ法を用いてリフトオフ層１０４を除去することで、成長用基板１０２を各素子単位１１５の半導体構造部１１４から剥離する工程を行う。本実施形態では、各素子単位１１５では４つの側面のうち１つの側面のみが空隙１４４となっている。そのため、リフトオフ層１０４の除去は、空隙１４４となっている側面から一方向（図６中矢印方向）に進行する。レーザーリフトオフ法により成長用基板１０２を各素子単位１１５から剥離する方法でもよい。
　最後に、図７に示すように、リフトオフ層１０４の除去によって露出したｉ層１０６表面をさらにエッチングし、ｉ層１０６表面に凹凸を形成する。本実施形態では、ｉ層１０６を完全に除去してｎ層１０８を露出させるのではなく、ｉ層１０６を光取り出し面として残存させる点が特徴である。さらに、第１サポート体１３６および第２サポート体１３８を切断し、各素子単位１１５を個片化する。図７中の破線が切断箇所となる。
　このようにして、第１および第２サポート体１３６，１３８ならびに第１および第２構造物１２８，１４０を含む支持体１４６に半導体構造部１１４が支持された複数個のＩＩＩ族窒化物半導体発光素子１００を作製することができる。本実施形態は、支持体の一部となるｎ側電極（第１サポート体１３６）を半導体構造部のｐ層１１２側に形成するタイプである。
　（実施形態２：ＩＩＩ族窒化物半導体発光素子２００の製造方法）
　図１０を参照して、本発明の他の実施形態にかかるＩＩＩ族窒化物半導体発光素子２００の製造方法を説明する。本実施形態は、ｉ層１０６表面に凹凸を形成する工程以外は、上記の素子１００の製造方法と同じである。
　本実施形態では、まず、マスク（図示せず）を用いたドライエッチングによりこのマスクの形状に対応した第１の凹凸を形成し、その後、アルカリ溶液によるウェットエッチングにより第１の凹凸表面に第１の凹凸よりも微細な第２の凹凸を形成する。このようにして得られたｉ層１０６の表面を模式的に図１０に示す。
　（ＩＩＩ族窒化物半導体発光素子１００）
　図７を参照して、ＩＩＩ族窒化物半導体発光素子１００を説明する。ＩＩＩ族窒化物半導体発光素子１００は、ｉ層１０６、ｎ層１０８、発光層１１０およびｐ層１１２をこの順に有する半導体構造部１１４を含む。ｐ層１１２および発光層１１０を貫通する凹部１１７の底にはｎ層１０８上にｎ側コンタクト層１１８が設けられている。また、ｐ層１１２上にはｐ側コンタクト層１２０が設けられている。さらに、ｎ側コンタクト層１１８とｐ側コンタクト層１２０とを絶縁するための絶縁層１２２が、ｎ側コンタクト層１１８の一部、ｐ側コンタクト層１２０の一部、およびｎ側コンタクト層１１８とｐ側コンタクト層１２０との間に位置する半導体構造部１１４の上に設けられている。この絶縁層１２２上には、単一の第１サポート体１３６、単一の第２サポート体１３８、および隣接する第１および第２サポート体１３６，１３８の間に位置する絶縁体からなる構造物１２８，１４０が設けられている。第１サポート体１３６は、凹部１１７を介して部分的にｎ側コンタクト層１１８と接触してｎ側電極として機能する。第２サポート体１３８は、部分的にｐ側コンタクト層１２０と接触してｐ側電極として機能する。そして、第１および第２サポート体１３６，１３８ならびに構造物１２８，１４０が、半導体構造部１１４を支持する支持体１４６となっている。ＩＩＩ族窒化物半導体発光素子１００では、ｉ層１０６が光取り出し面となる。ｉ層１０６の表面には、光取り出し効率を高めるための凹凸が形成されている。
　ＩＩＩ族窒化物半導体発光素子１００では、半導体構造部１１４には複数箇所に凹部があり、ｎ側コンタクト層１１８が複数箇所にある。このため、素子内を均等に電流が流れ、素子特性（ＬＥＤの場合は発光出力）が向上する。
　また、第１および第２サポート体１３６，１３８は、それぞれ絶縁層１２０上に設けられた第１層１３６Ａ，１３８Ａと、該第１層１３６Ａ，１３８Ａ上に設けられた第２層１３６Ｂ，１３８Ｂとを含む。構造物１２８，１４０は、第１および第２サポート体の第１層１３６Ａ，１３８Ａの間に位置する第１構造物１２８と、第１構造物１２８と連結し、第１および第２サポート体の第２層１３６Ｂ，１３８Ｂの間に位置する第２構造物１４０とを含む。
　ここで、第２サポート体の第１層１３８Ａの上面積よりも第２サポート体の第２層１３８Ｂの上面積が大きい。この構造は、既述の２段階メッキにより作製できる。ｎ側コンタクト層１１８を複数設ける場合、第２サポート体の第１層１３８Ａは、どうしても第１サポート体の第１層１３６Ａに比べてかなり小さくならざるを得ない。しかし、２段階メッキにより、第２サポート体の第１層１３８Ａの上面積よりも第２サポート体の第２層１３８Ｂの上面積を大きくすることができる。この場合、ＩＩＩ族窒化物半導体発光素子１００を別途のプリント配線板などに実装する際の位置合わせが容易になるという効果がある。
　（ＩＩＩ族窒化物半導体発光素子２００）
　図１０を参照して、ＩＩＩ族窒化物半導体発光素子２００を説明する。この素子２００は、ｉ層１０６の表面状態以外は上記の素子１００と同じである。素子２００では、ｉ層１０６の表面が、第１の凹凸と、この第１の凹凸表面に形成された、第１の凹凸よりも微細な第２の凹凸とを含む２段階凹凸表面である。これにより、ｉ層１０６（光取り出し面）からの光取り出し効率がさらに向上し、発光出力が向上する。
　（実施形態３：ＩＩＩ族窒化物半導体発光素子３００の製造方法）
　図１１~１３を参照して、本発明の他の実施形態にかかるＩＩＩ族窒化物半導体発光素子３００の製造方法を説明する。まず、図１１，１２の断面図と図１３の上面図との対応関係を先に説明する。図１３（Ａ）は図１１（Ａ）に対応する上面図であり、図１３（Ａ）のＩＩ−ＩＩ断面が図１１（Ａ）に対応する。図１３（Ｂ）は図１２（Ｃ）に対応する上面図であり、図１３（Ｂ）のＩＩＩ−ＩＩＩ断面が図１２（Ｃ）に対応する。図１１~１３では、実施形態１と異なり１つの素子単位のみ図示する。また、実施形態１と同じ工程は説明を省略または簡略化する。
　図１１（Ａ）および図１３（Ａ）に示すように、まず、成長用基板１０２の上にリフトオフ層１０４を形成し、その上にｉ層１０６、ｎ層１０８、発光層１１０およびｐ層１１２を順次積層させる。引き続き、溝１１６を形成して半導体構造部１１４を形成する。引き続き、ｐ層１１２および発光層１１０の一部を除去して、半導体構造部１１４に凹部１１７を形成し、ｎ層１０８の一部を露出させる工程を行う。引き続き、凹部１１７の底のｎ層の露出部１０８Ａの上にｎ側コンタクト層１１８を形成し、ｐ層１１２の上にｐ側コンタクト層１２０を形成する。ここまでの工程は、実施形態１と同様である。ただし、本実施形態では、凹部１１７の形状すなわちｎ側コンタクト層１１８の形状が実施形態１と異なり、図１３（Ａ）に示すように、上面視で四角環状になっている。
　次に、図１１（Ｂ）に示すように、凹部１１７を絶縁体１５０で埋める。絶縁体１５０は、ｎ側コンタクト層１１８とｐ側コンタクト層１２０とを絶縁する役割を果たす。引き続き、実施形態１と同様に、溝１１６を第１樹脂１２４で塞ぐ。さらに、ウェハの表側露出表面にメッキシード層１２６を形成する。
　次に、図１１（Ｃ）に示すように、メッキシード層１２６から第２サポート体１３８をメッキ成長させる。
　次に、図１２（Ａ）に示すように、実施形態１と同様に、第１樹脂１２４を除去してできた空隙からエッチング液を供給して、ケミカルリフトオフ法を用いてリフトオフ層１０４を除去することで、成長用基板１０２を半導体構造部１１４から剥離するリフトオフ工程を行う。その結果、ｉ層１０６が露出する。レーザーリフトオフ法を用いても良いことは実施形態１と同様である。
　次に、図１２（Ｂ）の工程を説明する。図１２（Ｂ）は、これまでの図面とは上下を反転させて描いた。ここでは、リフトオフ工程により露出したｉ層１０６およびｎ層１０８の一部に、ｎ側コンタクト層１１８へと連通する穴１５２を形成する。
　次に、図１２（Ｃ）および図１３（Ｂ）に示すように、穴１５２を介してｎ側コンタクト層１１８と接触するｎ側電極１５４を、穴１５２の中およびｉ層１０６の上に形成する。本実施形態では、図１３（Ｂ）に示すように、四角環状に延在するｎ側コンタクト層１１８の対向する角部２箇所に穴１５２およびｎ側電極１５４を形成する。
　ｉ層１０６を光取り出し面として残存させることや、ｉ層１０６表面に凹凸を形成することは、実施形態１，２と同様である。また、個片化工程も同様である。
　このようにして、ＩＩＩ族窒化物半導体発光素子３００を作製することができる。第２サポート体１３８は、ｐ側コンタクト層１２０と接触してｐ側電極として機能するとともに、半導体構造部１１４の支持体となる。また、本実施形態は、ｎ側コンタクト層１１８をｐ層１１２および発光層１１０側から形成する点では実施形態１，２と共通するが、ｎ側電極１５４をｉ層１０６側に形成する点で実施形態１，２と異なる。
　ＩＩＩ族窒化物半導体発光素子１００~３００に共通する本発明の特徴は、既述のように、ｉ層１０６が光取り出し面として残存している点である。理由は定かではないが、ｎ層１０８を露出させてｎ層１０８表面に凹凸を形成するよりも、ｉ層１０６表面に凹凸を形成する方が、出力を向上させる効果が高い。これにより、ｎ層を露出させる場合に比べて、発光出力を向上させることができることを本発明者らは見出した。
　以下、ＩＩＩ族窒化物半導体発光素子１００~３００についての好適な実施態様を説明する。
　成長用基板１０２は、サファイア基板またはサファイア基板上にＡｌＮ膜を形成したＡｌＮテンプレート基板を用いるのが好ましい。ケミカルリフトオフ法の場合は、形成するリフトオフ層の種類やＩＩＩ族窒化物半導体層のＡｌ、Ｇａ、Ｉｎの組成、ＬＥＤチップの品質、コストなどにより適宜選択すればよい。
　リフトオフ層１０４は、ケミカルリフトオフ法ではＣｒＮなどのＩＩＩ族以外の金属や金属窒化物バッファ層が化学選択エッチングで溶解できるので好ましい。スパッタリング法、真空蒸着法、イオンプレーティング法やＭＯＣＶＤ法で成膜するのが好ましい。通常、リフトオフ層１０４の膜厚は２~１００ｎｍ程度とする。レーザーリフトオフの場合は必ずしも必要ではない。
　ｉ層１０６、ｎ層１０８、発光層１１０、ｐ層１１２は、ＧａＮ、ＡｌＧａＮなどの任意のＩＩＩ族窒化物半導体からなる。発光層１１０は、ＩＩＩ族窒化物半導体の多重量子井戸（ＭＱＷ）構造からなる。これらの層は、例えばＭＯＣＶＤ法により、リフトオフ層１０４上にエピタキシャル成長させることができる。なお、本実施形態では、第１導電型をｎ型、第２導電型をｐ型としたが、この逆であってもよいことは勿論である。
　ｉ層１０６は、３~１０μｍの厚さで形成することが好ましく、５~１０μｍの厚さで形成することがより好ましい。３μｍ以上の厚さでｉ層１０６を形成することにより、ｎ層１０８を薄くしても、ｎ層１０８の結晶性、ひいては発光層１１０の結晶性を良好にして、発光出力を向上させることができるからである。なお、ｉ層１０６を厚くするほどｎ層１０８表面の結晶性を向上させることができ、７μｍまでは厚くすることによる向上効果が顕著であるが、それ以降は向上の度合いが低下する。１０μｍ以下の厚さでｉ層１０６を形成するのは、成長時間が長くなるため量産性に向かないからである。
　リフトオフ後に残存させるｉ層１０６は厚さ１~９μｍであることが好ましく、２段階凹凸を形成するには３~９μｍであることがより好ましい。一方、ｎ層１０８の厚さは、発光層１１０の直下で１~９μｍが可能であるが、この範囲でなるべく薄くすることが好ましい。その結果、発光層１１０の直下において、（ｎ層の厚さ）／（ｎ層＋ｉ層の厚さ）は、１０~９０％となることが好ましい。既述のように、ｉ層を厚く、ｎ層を薄くすることで、ｎ層の結晶性を向上できるからである。なお、本明細書において、凹凸があるｉ層の厚さは、凹凸断面を観察したときの（凸頂点の最大厚さ＋凹底部の最小厚さ）／２で定義される。
　また、発光層１１０およびｐ層１１２の厚さは、典型的にはそれぞれ１~１００ｎｍおよび１０~１０００ｎｍである。
　溝１１６の形成には、ドライエッチング法を用いるのが好ましい。これは、ＩＩＩ族窒化物半導体層のエッチングの終点を再現性良く制御できるからである。本発明において半導体構造部１１４の横断面形状は略四角形であれば特に限定されないが、有効面積の観点から矩形であることが好ましい。この略四角形とは、四角形の他には例えば、コーナーに多少丸みや面取りを有する四角形などを含む。また、短辺と長辺の長さが異なる長方形や六角形などの多角形を基本とする横断面形状であってもよい。
　半導体構造部１１４の１辺は通常２５０~３０００μｍとする。また、溝１１６の最大幅は、４０~２００μｍの範囲内とすることが好ましく、６０~１００μｍの範囲内とすることがより好ましい。４０μｍ以上とすることにより、溝１１６へのエッチング液の供給を十分に円滑に行うことができ、２００μｍ以下とすることにより、発光面積のロスを最小限に抑えることができるからである。
　ｐ層１１２および発光層１１０の一部を除去して、ｎ層１０８の一部を露出させる工程は、レジストをマスクとして、ドライエッチング法により行なうことが好ましい。ｎ層１０８のエッチングの終点を再現性良く制御できるからである。
　ｎ側コンタクト層１１８は、レジストをマスクとしたリフトオフ法により形成する。電極材としてはＡｌ、Ｃｒ、Ｔｉ、Ｎｉ、Ａｇ、Ａｕなどが用いられる。ｐ側コンタクト層１２０は、レジストをマスクとしたリフトオフ法により形成する。電極材としてはＮｉ、Ａｇ、Ｔｉ、Ｐｄ、Ｃｕ、Ａｕ、Ｒｈ、Ｒｕ、Ｐｔ、Ｉｒなどが用いられる。
　絶縁膜１２２は、例えばＳｉＯ２やＳｉＮなどからなり、ＰＥＣＶＤにより０．５~２．０μｍ成膜した後、レジストパターンをマスクとしてウェットエッチングまたはドライエッチングにより形成する。
　実施形態３の絶縁体１５０は、ＳｉＯ２やＳｉＮ、ＭＥＭＳなどで使用される永久膜用フォトレジスト（ＳＵ−８など）や、絶縁性エポキシやポリイミドなどの樹脂が用いられる。
　第１樹脂１２４は、任意のレジスト材料を塗布し、任意のパターニング技術で形成すればよい。第２樹脂１３４および第３樹脂１４２も同様である。
　第１構造物１２８および第２構造物１４０は、上記の第１樹脂１２４に用いる材料とは異なり、支持体として素子の一部となるものである。そのような絶縁性材料として、例えばエポキシ樹脂やポリイミドなどの樹脂、ＳｉＯ２やＳｉＮなどの無機材料を用いることができる。任意のパターニング技術で形成すればよいが、ＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍ）などで使用される永久膜用フォトレジスト（ＳＵ−８など）であれば工程を簡略化できる。高さは１０~１００μｍ、幅はそれぞれ１０~１００μｍ、５００~９００μｍが望ましい。
　第１サポート体１３６および第２サポート体１３８は、湿式メッキまたは乾式メッキのようなメッキ法により形成することができる。たとえばＣｕまたはＡｕの電気メッキでは、メッキシード層１２６の表面（導電性サポート体側）としてＣｕ，Ｎｉ，Ａｕなどを用いることができる。この場合、メッキシード層１２６の成長基板側（半導体構造部側）は、半導体構造部１１４および絶縁膜１２２との密着性が十分な金属、例えばＴｉまたはＮｉを用いるのが好ましい。メッキシード層１２６は、例えばスパッタ法により形成できる。メッキシード層１２６の厚さは２．０~２０μｍ、第１サポート体１３６および第２サポート体１３８の厚さは、１０~２００μｍ程度とすることができる。
　第１樹脂１２４、第２樹脂１３４および第３樹脂１４２は、例えばアセトン、アルコール類などの樹脂を溶解する溶液を用いて行なうことができる。このとき、第１樹脂１２４と第２樹脂１３４との間のメッキシード層１２６は、アセトンなどに溶解しないが、メッキシード層１２６は、第１樹脂１２４と第２樹脂１３４に比べて極めて薄い膜であるため、除去は容易である。機械的に除去しても良いし、金属エッチング等により除去しても良い。このとき、第１構造物１２８および第２構造物１４０は、除去されないようにする。
　リフトオフ層１０４の除去は、一般的なケミカルリフトオフ法またはフォトケミカルリフトオフ法により行う。ケミカルリフトオフ法は、リフトオフ層をエッチングする方法であり、その中でも、エッチング中に紫外光などの光を照射し、リフトオフ層を活性化させながらエッチングを行う方法をフォトケミカルリフトオフ法という。使用可能なエッチング液としては、リフトオフ層がＣｒＮの場合、硝酸第二セリウムアンモン溶液やフェリシアンカリウム系の溶液、リフトオフ層がＳｃＮの場合、塩酸、硝酸、有機酸など選択性のある公知のエッチング液を挙げることができる。なお、レーザーリフトオフ法や成長用基板自身の溶解・機械研磨除去法で成長用基板を除去することもできる。
　リフトオフ層１０４の除去により露出したｉ層１０６の面は、ウェット洗浄で清浄化されるのが好ましい。
　第１の凹凸を形成するためのドライエッチングは、例えば反応性イオンエッチング（ＲＩＥ）であり、これは等方性エッチングである。ＲＩＥの場合、塩素、４塩化ケイ素、３塩化ホウ素などのガスを用いることができる。レジストをマスクとして、ドライエッチング法にて形成する。その結果、第１の凹凸は、凸部寸法が縦横それぞれ１~１０μｍ、凹部の幅が１~１０μｍ、深さが１~１０μｍ程度とすることができる。
　第２の凹凸を形成するためのウェットエッチングは、例えば２．３８質量％水酸化テトラメチルアンモニウム（ＴＭＡＨ）溶液、ＮａＯＨ溶液やＫＯＨ溶液のようなアルカリ溶液により行なうことができる。その結果、第２の凹凸は、多角錐形状（例えば六角錐または六角錐の変形（角が丸いなど））となり、断面の高さ（深さ）は２．５μｍ以下とすることができる。
　実施形態３の穴１５２の形成は、レジストをマスクとして、ドライエッチング法にて形成する。また、ｎ側電極１５４の形成は、ＥＢ蒸着法またはスパッタ法により電極材料を蒸着した後、リフトオフ法により形成する。
　第１サポート体１３６および第２サポート体１３８の切断は、例えばブレードダイサーやレーザーダイサーを用いることができる。
　以上は代表的な実施形態の例を示したものであって、本発明はこの実施形態に限定されるものではなく、請求の範囲を逸脱しない範囲において適宜変更が可能である。
　（実施例１）
　図１（Ａ）から図３（Ｂ）までを行い、その後２段階メッキを行なうことなく、ケミカルリフトオフ法によりＬＥＤチップを作製した。具体的には、まず、図１（Ａ）に示すように、サファイア基板上に、スパッタ法によりＣｒ層を形成しアンモニアを含む雰囲気中で熱処理することによりリフトオフ層（ＣｒＮ層、厚さ：１８ｎｍ）を形成後、ｉ型ＧａＮ層（厚さ：７．０μｍ）、ｎ型ＧａＮ層（厚さ：３．０μｍ）、発光層（ＡｌＩｎＧａＮ系ＭＱＷ層、厚さ：０．１μｍ）、ｐ型ＧａＮ層（厚さ：０．２μｍ）をＭＯＣＶＤ法により順次エピタキシャル成長させた。
　その後、図１（Ｂ）および図８（Ａ）に示すように、ｐ型ＧａＮ層、発光層、ｎ型ＧａＮ層およびｉ型ＧａＮ層の一部をドライエッチングにより除去して格子状の溝を形成することで、横断面形状が正方形の縦横に整列した複数個の半導体構造部を形成した。半導体構造部の１辺は１５００μｍとし、溝の最大幅は１００μｍとした。
　また、フォトレジストをマスクとして、ＩＣＰ−ＲＩＥドライエッチングにより、ｐ型ＧａＮ層および発光層の一部を除去して、ｎ型ＧａＮ層の一部を露出させた。ｎ型ＧａＮ層の露出部の配置は図８（Ａ）では各素子単位で４箇所としたが、本実施例では１６箇所とし、直径は６０μｍとした。
　次に、図２（Ａ）および図８（Ｂ）に示すように、フォトレジストをマスクとした後、ＥＢ蒸着法にて、ｎ型ＧａＮ層の露出部の上に円形のｎ側コンタクト層（材質：Ｃｒ／Ｎｉ／Ａｇ、厚さ：５０ｎｍ／２０ｎｍ／４００ｎｍ）を形成し、フォトレジストをフォトレジスト上の蒸着金属と共に除去した。また、フォトレジストをマスクとした後、ＥＢ蒸着法にて、ｐ型ＧａＮ層のほぼ全面の上にｐ側コンタクト層（材質：Ｎｉ／Ａｇ／Ｎｉ／Ｔｉ、厚さ：５Å／２００ｎｍ／２５Å／２５Å）を形成し、フォトレジストをフォトレジスト上の蒸着金属と共に除去した。
　次に、図２（Ｂ）および図９（Ａ）に示すように、絶縁層（ＳｉＯ２、厚さ：０．７μｍ）をＰＥＣＶＤ法によりほぼ全面に成膜した後、レジストをマスクとしてＢＨＦにより絶縁層の一部をウェットエッチングして、ｎ側コンタクト層の一部およびｐ側コンタクト層の一部は露出させた。その後、フォトレジストを除去した。ｎ側コンタクト層の露出部は直径３０μｍとし、ｐ側コンタクト層の露出部は幅６０μｍとした。また、フォトリソグラフ法を用いて、格子状の溝を縦方向に１列おきにフォトレジスト（幅：１００μｍ、高さ：１０μｍ）で塞いだ。
　次に、図３（Ａ）に示すように、ウェハの表側露出表面のほぼ全面に、スパッタ法によりメッキシード層（Ｔｉ／Ｎｉ／Ａｕ、各厚さ：０．０２μｍ／０．２μｍ／０．６μｍ）を形成した。フォトレジストをマスクとし、ウェットエッチングによって、図３（Ａ）に示す位置のみ絶縁層を露出させた。絶縁層の露出部は幅５０μｍとした。これにより、メッキシード層を後述の第１サポート体を形成する領域と第２サポート体を形成する領域とに分け、電気的に分離した。
　また、フォトリソグラフ法を用いて、絶縁層の露出部を覆うように、ＳＵ−８からなる第１構造物（幅：１００μｍ、高さ：３０μｍ）を形成した。同様にフォトリソグラフ法を用いて、溝に１列おきに形成したフォトレジスト上にさらにフォトレジスト（幅：５５０μｍ、高さ：３０μｍ）を形成し、第１構造物と同じ高さにした。
　次に、図３（Ｂ）および図９（Ｂ）に示すように、メッキ法によりメッキシード層からＣｕを形成し、第１および第２サポート体の第１層（ｐ型ＧａＮ層上での厚さ：４０μｍ）を形成した。メッキは硫酸銅系の電解液を用いた電気メッキであり、液温は２５~３０℃の範囲で、成膜速度は３５μｍ／ｈｒであった。第１および第２サポート体の第１層の幅は、それぞれ１２００μｍおよび１５０μｍであった。第１サポート体と第２サポート体とは、第１構造物により電気的に分離されている。
　その後、溝に設けたフォトレジストのみをアセトンで除去し、サファイア基板およびリフトオフ層に連通する空隙を形成した。
　この空隙にリフトオフ層の選択エッチング液を供給し、ケミカルリフトオフ法によりリフトオフ層を除去することで、サファイア基板を各素子単位から剥離した。
　その後、リフトオフ層の除去によって露出したｉ型ＧａＮ層を、ＩＣＰ−ＲＩＥドライエッチングにより約２μｍエッチングした後、さらに６ｍｏｌ／ＬのＫＯＨ溶液を用いて６０℃で１０分間エッチングし、ｉ型ＧａＮ層をさらに約２μｍエッチングした。探針式表面段差計（Ａｌｐｈａ−ｓｔｅｐ）により測定したところ、ｉ型ＧａＮ層は約４μｍエッチングされ、リフトオフ後に残存させるｉ型ＧａＮ層の厚さは３．０μｍとなった。電子顕微鏡（ＳＥＭ）を用いてｉ型ＧａＮ層表面の断面を観察したところ、ｉ型ＧａＮ層の表面には、平均深さ０．５μｍの凹凸が形成されていた。図１４（Ａ）に、ｉ型ＧａＮ層表面のＳＥＭ画像を示す。そして、レーザーダイサーにより第１サポート体および第２サポート体を切断し、実施例１にかかる６００個のＬＥＤチップを得た。
　（実施例２）
　図１１~図１３に示した方法でＬＥＤチップを作製した。具体的には、まず、サファイア基板上に、スパッタ法によりＣｒ層を形成しアンモニアを含む雰囲気中で熱処理することによりリフトオフ層（ＣｒＮ層、厚さ：１８ｎｍ）を形成後、ｉ型ＧａＮ層（厚さ：７．０μｍ）、ｎ型ＧａＮ層（厚さ：３．０μｍ）、発光層（ＡｌＩｎＧａＮ系ＭＱＷ層、厚さ：０．１μｍ）、ｐ型ＧａＮ層（厚さ：０．２μｍ）をＭＯＣＶＤ法により順次エピタキシャル成長させた。
　その後、ｐ型ＧａＮ層、発光層、ｎ型ＧａＮ層およびｉ型ＧａＮ層の一部をドライエッチングにより除去して格子状の溝を形成することで、横断面形状が正方形の縦横に整列した複数個の半導体構造部を形成した。半導体構造部の１辺は１５００μｍとし、溝の最大幅は１００μｍとした。
　また、フォトレジストをマスクとして、ＩＣＰ−ＲＩＥドライエッチングにより、ｐ型ＧａＮ層および発光層の一部を除去して、半導体構造部に凹部を形成し、ｎ型ＧａＮ層の一部を露出させた。凹部の形状は図１３（Ａ）に示すように四角環状（幅１００μｍ）とした。フォトレジストをマスクとした後、ＥＢ蒸着法にて、ｎ型ＧａＮ層の露出部の上にｎ側コンタクト層（材質：Ｃｒ／Ｎｉ／Ａｇ）を形成し、フォトレジストをフォトレジスト上の蒸着金属と共に除去した。
　次に、凹部を絶縁体（材質：ＳＵ−８）で埋め、ｎ側コンタクト層を内封した。また、フォトリソグラフ法を用いて、格子状の溝を縦方向に１列おきにフォトレジスト（幅：１００~１４０μｍ、高さ：１０~２０μｍ）で塞いだ。さらに、ウェハの表側露出表面に、スパッタ法によりメッキシード層（Ｔｉ／Ｎｉ／Ａｕ、各厚さ：０．０２μｍ／０．２μｍ／０．６μｍ）を形成した。
　次に、実施例１と同じ条件で、メッキシード層からＣｕをメッキ成長させ、第２サポート体（ｐ型ＧａＮ層上での厚さ：２００μｍ）を形成した。さらに、実施例１と同じ方法で、溝に設けたフォトレジストの除去と、ケミカルリフトオフ法によるサファイア基板の剥離、露出したｉ型ＧａＮ層へのエッチング処理を行った。
　次に、フォトレジストをマスクとして、ＩＣＰ−ＲＩＥドライエッチングにより、ｉ型ＧａＮ層およびｎ型ＧａＮ層の一部に、ｎ側コンタクト層へと連通する穴を形成した。穴は図１３（Ｂ）に破線で示す２か所に形成した。
　次に、フォトレジストをマスクとした後、ＥＢ蒸着法でＴｉ／Ｎｉ／Ａｇを蒸着し、フォトレジストをフォトレジスト上の蒸着金属と共に除去するリフトオフ法により、穴を介してｎ側コンタクト層と接触するｎ側電極を、穴の中およびｉ型ＧａＮ層の上に形成した。ｉ型ＧａＮ層上でのｎ側電極の寸法（穴を含む）は、１００×１００μｍとした。そして、レーザーダイサーにより第２サポート体を切断し、実施例２にかかる６００個のＬＥＤチップを得た。
　（比較例１）
　エピタキシャル成長で形成するｉ型ＧａＮ層の厚さを４．０μｍ、ｎ型ＧａＮ層の厚さを６．０μｍとし、リフトオフ層の除去によって露出したｉ型ＧａＮ層を全て除去して、ｎ型ＧａＮ層を露出させて光取り出し面としたこと以外は、実施例１と同様の方法で比較例１にかかる６００個のＬＥＤチップを得た。なお、ｎ型ＧａＮ層の表面には、平均深さ０．５μｍの凹凸が形成されていた。
　（実施例３）
　リフトオフ層の除去後、ウェットエッチングの前に、ｉ型ＧａＮ層にレジストマスクを用いてＩＣＰ−ＲＩＥエッチングを施したこと以外は、実施例１と同様の方法で実施例３にかかる６００個のＬＥＤチップを得た。ＩＣＰ−ＲＩＥエッチングの条件は、ＢＣｌ３：Ｃｌ２＝１：３、エッチング時間は３００秒とした。ｉ型ＧａＮ層の表面には、凸部寸法が縦横それぞれ２μｍ、凹部の幅が２μｍ、深さが１μｍの凹凸が形成され、その凹凸の表面には、平均深さ０．５μｍの凹凸がさらに形成されていた。図１４（Ｂ）に、ｉ型ＧａＮ層表面のＳＥＭ画像を示す。
　（実施例４）
　ＩＣＰ−ＲＩＥエッチングの時間を６００秒とした以外は、実施例３と同様の方法で実施例４にかかる６００個のＬＥＤチップを得た。ｉ型ＧａＮ層の表面には、凸部寸法が縦横それぞれ２μｍ、凹部の幅が２μｍ、深さが２μｍの凹凸が形成され、その凹凸の表面には、平均深さ０．５μｍの凹凸がさらに形成されていた。図１４（Ｃ）に、ｉ型ＧａＮ層表面のＳＥＭ画像を示す。
　＜発光出力Ｐｏおよび順方向電圧Ｖｆの評価＞
　得られたＬＥＤチップに定電流電圧電源を用いて３５０ｍＡの電流を流したときの順方向電圧Ｖｆおよび積分球による発光出力Ｐｏを測定した。光出力は全光束分光測定システム（Ｌａｂｓｈｅｒｅ社製ＳＬＭＳ−１０２１−Ｓ）を用いて測定した。６００個のＬＥＤチップの平均値を表１に示す。
Figure JPOXMLDOC01-appb-T000001
　表１から明らかなように、実施例１，２は比較例１と比べて順方向電圧Ｖｆは維持しつつ、発光出力Ｐｏを向上させることができた。また、２段階凹凸表面を形成した実施例３および４は、実施例１と比べて、発光出力Ｐｏをそれぞれさらに５％および１０％向上させることができた。
　本発明によれば、発光出力を向上させたＩＩＩ族窒化物半導体発光素子およびその製造方法を提供することができる。
　１００　　ＩＩＩ族窒化物半導体発光素子
　１０２　　成長用基板
　１０４　　リフトオフ層
　１０６　　ｉ型ＩＩＩ族窒化物半導体層
　１０８　　ｎ型ＩＩＩ族窒化物半導体層
　１０８Ａ　ｎ型ＩＩＩ族窒化物半導体層の露出部
　１１０　　発光層
　１１２　　ｐ型ＩＩＩ族窒化物半導体層
　１１４　　半導体構造部
　１１５　　素子単位
　１１６　　溝
　１１７　　凹部
　１１８　　ｎ側コンタクト層（第１コンタクト層）
　１１８Ａ　ｎ側コンタクト層の露出部
　１２０　　ｐ側コンタクト層（第２コンタクト層）
　１２０Ａ　ｐ側コンタクト層の露出部
　１２２　　絶縁層
　１２４　　第１樹脂
　１２６　　メッキシード層
　１２８　　第１構造物
　１３０　　第１露出表面
　１３２　　第２露出表面
　１３４　　第２樹脂
　１３６　　第１サポート体（ｎ側電極）
　１３６Ａ　第１サポート体の第１層
　１３６Ｂ　第１サポート体の第２層
　１３８　　第２サポート体（ｐ側電極）
　１３８Ａ　第２サポート体の第１層
　１３８Ｂ　第２サポート体の第２層
　１４０　　第２構造物
　１４２　　第３樹脂
　１４４　　空隙
　１４６　　支持体
　１５０　　絶縁体
　１５２　　穴
　１５４　　ｎ側電極

Claims (10)

  1. 　ｉ型ＩＩＩ族窒化物半導体層、第１導電型ＩＩＩ族窒化物半導体層、発光層および第２導電型ＩＩＩ族窒化物半導体層をこの順に有する半導体構造部と、
    　前記第２導電型ＩＩＩ族窒化物半導体層および前記発光層を貫通する凹部の底で前記第１導電型ＩＩＩ族窒化物半導体層上に設けられた第１コンタクト層と、
    　前記第２導電型ＩＩＩ族窒化物半導体層上に設けられた第２コンタクト層と、
    　前記半導体構造部の前記第２導電型ＩＩＩ族窒化物半導体層側に設けられ、前記第２コンタクト層と接触して第２電極として機能するとともに、支持体の少なくとも一部となる第２サポート体と、
    　前記半導体構造部の前記第２導電型ＩＩＩ族窒化物半導体層側、または、前記ｉ型ＩＩＩ族窒化物半導体層上に設けられた、前記第１コンタクト層と電気的に接続する第１電極と、
    を有し、前記ｉ型ＩＩＩ族窒化物半導体層が光取り出し面となることを特徴とするＩＩＩ族窒化物半導体発光素子。
  2. 　前記第１電極は、前記半導体構造部の前記第２導電型ＩＩＩ族窒化物半導体層側に設けられ、前記凹部を介して前記第１コンタクト層と接触するとともに、前記支持体の一部となる第１サポート体である請求項１に記載のＩＩＩ族窒化物半導体発光素子。
  3. 　前記第１電極は、前記ｉ型ＩＩＩ族窒化物半導体層および前記第１導電型ＩＩＩ族窒化物半導体層の一部に形成された、前記第１コンタクト層へと連通する穴と、前記ｉ型ＩＩＩ族窒化物半導体層上とに設けられている請求項１に記載のＩＩＩ族窒化物半導体発光素子。
  4. 　前記ｉ型ＩＩＩ族窒化物半導体層の表面が凹凸を有する請求項１~３のいずれか１項に記載のＩＩＩ族窒化物半導体発光素子。
  5. 　前記ｉ型ＩＩＩ族窒化物半導体層の表面が、第１の凹凸と、該第１の凹凸表面に形成された、前記第１の凹凸よりも微細な第２の凹凸とを含む２段階凹凸表面である請求項４に記載のＩＩＩ族窒化物半導体発光素子。
  6. 　成鳥用基板の上に、ｉ型ＩＩＩ族窒化物半導体層、第１導電型ＩＩＩ族窒化物半導体層、発光層および第２導電型ＩＩＩ族窒化物半導体層を順次積層してなる半導体構造部を形成する工程と、
    　前記第２導電型ＩＩＩ族窒化物半導体層および前記発光層の一部を除去して、前記半導体構造部に凹部を形成し、前記第１導電型ＩＩＩ族窒化物半導体層の一部を露出させる工程と、
    　前記凹部の底の前記第１導電型ＩＩＩ族窒化物半導体層の露出部の上に第１コンタクト層を形成し、前記第２導電型ＩＩＩ族窒化物半導体層上に第２コンタクト層を形成する工程と、
    　前記半導体構造部の前記第２導電型ＩＩＩ族窒化物半導体層側に、前記第２コンタクト層と接触して第２電極として機能するとともに、支持体の少なくとも一部となる第２サポート体を形成する工程と、
    　リフトオフ法を用いて前記成長用基板を前記半導体構造部から剥離するリフトオフ工程と、
    　前記半導体構造部の前記第２導電型ＩＩＩ族窒化物半導体層側、または、前記リフトオフ工程により露出した前記ｉ型ＩＩＩ族窒化物半導体層上に、前記第１コンタクト層と電気的に接続する第１電極を形成する工程と、
    を有し、露出した前記ｉ型ＩＩＩ族窒化物半導体層を光取り出し面として残存させることを特徴とするＩＩＩ族窒化物半導体発光素子の製造方法。
  7. 　前記第１電極を形成する工程は、前記半導体構造部の前記第２導電型ＩＩＩ族窒化物半導体層側に、前記凹部を介して前記第１コンタクト層と接触するとともに、前記支持体の一部となる前記第１電極としての第１サポート体を形成する工程を含む請求項６に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
  8. 　前記第１電極を形成する工程は、前記リフトオフ工程により露出した前記ｉ型ＩＩＩ族窒化物半導体層および前記第１導電型ＩＩＩ族窒化物半導体層の一部に、前記第１コンタクト層へと連通する穴を形成する工程と、前記穴を介して前記第１コンタクト層と接触する前記第１電極を前記穴および前記ｉ型ＩＩＩ族窒化物半導体層上に形成する工程と、を含む請求項６に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
  9. 　露出した前記ｉ型ＩＩＩ族窒化物半導体層に対してエッチング処理を施し凹凸を形成する工程をさらに有する請求項６~８のいずれか１項に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
  10. 　前記凹凸を形成する工程は、マスクを用いたドライエッチングにより前記マスクの形状に対応した第１の凹凸を形成する工程と、アルカリ溶液によるウェットエッチングにより前記第１の凹凸表面に前記第１の凹凸よりも微細な第２の凹凸を形成する工程と、を含む請求項９に記載のＩＩＩ族窒化物半導体発光素子の製造方法。
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