WO2014005359A1 - 半导体器件及其制造方法 - Google Patents

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朱慧珑
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Definitions

  • the present invention relates to a semiconductor device and a method of fabricating the same, and, in particular, to a method of fabricating a semiconductor device that avoids the formation of holes in a metal gate and a semiconductor device fabricated using the method. Background technique
  • the requirements for gate isolation isolation and gate-to-channel region control are increasing, and conventional silicon oxide gate insulating layers are thinner in thickness. It has been difficult to continue to provide sufficient isolation of the insulation, and it is difficult for the polysilicon gate to precisely control the work function to adjust the device threshold voltage.
  • the high-k material acts as a gate insulating layer, and the metal material fills the high-k-metal gate structure as a gate conductive layer, which has become the mainstream of current MOSFETs.
  • the development of the front gate process in which the gate stack structure is first deposited and the post-ion implantation and activation annealing forms source and drain regions is limited.
  • the gate stack is deposited first, the source and drain regions are implanted, the dummy gate is etched to form the gate trench, and the gate stack is deposited in the gate trench. This gate-gate process gradually dominates.
  • the small-sized device makes the aspect ratio of the gate trench larger and larger, and filling the gate trench in the back gate process becomes an important bottleneck restricting the development of the process.
  • US 2012/012948 A1 since the width of the gate trench is too narrow relative to its depth, when depositing the work function adjusting layer/metal barrier layer, the first layer of metal material will be in the gate trench On The edge forms a "hang", that is, at the upper edge, the first metal layer forms a local protrusion that faces the center of the gate trench beyond the gate spacer.
  • the second layer of metal material Upon subsequent deposition of the metal fill layer, the second layer of metal material will prematurely close at the top due to the local protrusion, ending the deposition fill, and correspondingly forming voids in the middle and bottom that are not completely filled. These holes unnecessarily increase the resistivity of the entire metal gate, degrading the performance of the device. Summary of the invention
  • the present invention provides a method of fabricating a semiconductor device, comprising: forming a T-type dummy gate structure on a substrate; removing a T-type dummy gate structure, leaving a T-type gate trench; The gate insulating layer and the metal layer are sequentially filled in the gate trench, wherein the metal layer forms a ⁇ -type metal gate structure.
  • the step of forming a T-type dummy gate structure further comprises: forming a first dummy gate layer and a second dummy gate layer on the substrate; selectively etching the first dummy gate layer, such that the first The remaining width of the dummy gate layer is smaller than the remaining width of the second dummy gate layer to form a T-type dummy gate structure.
  • the first dummy gate layer and / or the second dummy gate layer material is selected from one of the following combinations: polysilicon, polysilicon S iGe, amorphous silicon, silicon oxide, silicon nitride, silicon oxynitride, non Crystal carbon.
  • the method further includes: forming a first gate spacer on the T-type dummy gate structure, and two on the first gate sidewall Lightly doped source and drain extension regions and/or halo source and drain doped regions are formed in the bottom of the substrate.
  • the method further comprises: forming a second gate spacer on the first gate sidewall, on the second gate side A source-drain heavily doped region is formed in the bottom of the wall on both sides of the wall, and a source-drain contact layer is formed in/on the source-drain heavily doped region.
  • the method further includes: [0017] wherein the planarizing step further comprises: performing the first planarization until the dummy gate cap layer is exposed Performing a second planarization until the second dummy gate layer is exposed.
  • the metal layer comprises a work function adjusting layer and a metal gate filling layer.
  • the gate insulating layer comprises a high-k material.
  • the present invention also provides a semiconductor device including a gate insulating layer on a substrate, a gate, a T-type metal gate structure on a gate insulating layer, and a source on both sides of the T-type metal gate structure. Drain zone.
  • the semiconductor device manufacturing method of the present invention by forming the T-type dummy gate and the T-type gate trench, the suspension phenomenon and the hole formation in the subsequent metal gate filling process are avoided, and the device performance is improved.
  • a substrate 1 is provided, such as a silicon-based material, including bulk silicon (S i ), silicon-on-insulator (SOI), S iGe, S iC, strained silicon, silicon nanotubes, and the like.
  • the substrate 1 may be other semiconductor materials such as Ge, GeOI, S iGe, II IV compounds, and I I-VI compounds.
  • bulk silicon or SOI is selected as the substrate 1 for compatibility with a CMOS process.
  • an isolation region 1A composed of an oxidized material corresponding to the substrate 1 (for example, an insulating material such as silicon oxide) is formed, for example, a shallow trench isolation (STI) 1A is formed by a process of depositing and depositing in the village substrate 1 by etching.
  • STI 1A surrounds and defines the active area of the device.
  • an optional pad is sequentially deposited on the substrate 1 (in the active region) by conventional methods such as LPCVD, HDPCVD, ALD, MBE, cathode ray deposition, RF sputtering, ion beam deposition, MVPECVD, RFPECVD, and the like.
  • the pad oxide layer 2A is silicon oxide, which is used for protecting the surface of the bottom channel region in the subsequent etching process, avoiding over-etching the channel region and increasing the surface defect density to cause device performance degradation, and the thickness thereof is only l ⁇ 3nm. Of course, the pad oxide layer 2A can also be omitted.
  • the first dummy gate layer 2B is different in material from the second dummy gate layer 2C, so that the etching rates of the first dummy gate layer 2B are different, and the etching rate of the first dummy gate layer 2B is greater than that of the second dummy gate.
  • the first dummy gate layer 2 ⁇ may be polycrystalline S iGe and the second dummy gate layer 2C may be polysilicon.
  • the first/second dummy gate stack 2B/2C is amorphous carbon/polysilicon, polycrystalline SiGe/amorphous silicon, amorphous silicon/silicon oxide, polysilicon/silicon oxide/, Silicon nitride/polysilicon, silicon nitride/silicon oxide, polycrystalline SiGe/silicon nitride, polycrystalline SiGe/silicon oxide, etc., as long as two adjacent layers of layers 2A, 2B, 2C, and 2D are different in material can.
  • the dummy gate cap layer 2D is preferably a harder material such as silicon nitride, silicon oxynitride, diamond-like amorphous carbon (DLC), etc., so as to be used as a hard mask when etching the dummy gate stacked structure later, Protect the underlying softer material.
  • a harder material such as silicon nitride, silicon oxynitride, diamond-like amorphous carbon (DLC), etc.
  • DLC diamond-like amorphous carbon
  • layer 2A may have a thickness of only 1 to 3 legs
  • layer 2B may have a thickness of 5 to 20 nm
  • layer 2C may have a thickness of 5 to 10 nm
  • layer 2D may have a thickness of 1 to 5 nm.
  • the layers 2A to 2D are etched by a conventional etching process to form an equal-width dummy gate stack structure having substantially vertical sides.
  • the layers are anisotropically etched, for example, by plasma etching, preferably under masking of the photoresist.
  • the plasma etching gas is an ion that does not substantially react with each layer, such as an inert gas ion such as Ar, He, Ne, Kr, Xe (and/or a stable fluoride of these inert gas ions).
  • the formed dummy gate stack structure 2A/2B/2C/2D is equal in width and width, for example, the channel width of the subsequently formed device, such as 10 to 30 nm.
  • the pad oxide layer 2A and the first dummy gate layer 2B are selectively etched to form a T-type dummy gate stack structure.
  • the etching gas flow rate and composition can be adjusted so that the etching rate of the etching gas to the pad oxide layer 2A and the first dummy gate layer 2B is greater than that of the second dummy gate layer 2C and the dummy gate.
  • Etching rate of the cap layer 2D is related to factors such as the composition of the mixed gas, the microwave frequency, the temperature, the gas pressure, and the content of Ge in the Si Ge.
  • a fluorine-based gas to S i Ge a fluorine-based gas to S i Ge
  • the etching rate is up to 4000 nm/min, the etching rate to Si is only 40 nm/min, and the selection ratio is as high as 100:1. It can be considered that Si is not etched substantially during etching of SiGe.
  • the etching gas may include a fluorocarbon-based gas (CF4, CH 2 F 2 , CH 3 F, CHF 3 , C 2 H X F 6 — x , C 3 H X F 8 — x, etc.), SF6, NF3, XeF
  • a fluorocarbon-based gas CF4, CH 2 F 2 , CH 3 F, CHF 3 , C 2 H X F 6 — x , C 3 H X F 8 — x, etc.
  • SF6, NF3, XeF fluorine-containing gas
  • an oxidizing gas such as 02, 0 3 , Cl 2 , NO 2
  • an inert diluent gas such as Ar or He.
  • a suitable wet etching solution can be selected depending on the material of each layer.
  • the selective etching solutions commonly used for polycrystalline SiGe/polycrystalline Si are: HN0 3 : H 2 0: HF, HF: H 2 0 2 : H 2 0, H 3 P0 4 — KH 2 P04 — NaOH buffer Liquid and NH 4 0H: H 2 0 2 : H 2 0 and the like.
  • the solution containing HF has no selectivity for silicon oxide, and the pad oxide layer can be etched away while etching SiGe.
  • the solution containing no HF requires an additional HF-based etching solution to etch the pad oxide layer.
  • the ratio of the etching selectivity of the NH 4 0H: H 2 0 2 : H 2 0 solution at a Ge (atomic ratio) of 40% is 36: 1, and the Ge content is The selection ratio at 55% is 117:1.
  • the selective etching may also be a combination of dry etching and wet etching, for example, first etching the first dummy gate layer 2B and then wet etching the underlying oxide layer 2A, or wet etching first. A portion of the first dummy gate layer 2B is then dry etched to remove the remaining first dummy gate layer 2B and the pad oxide layer 2A. In the selective etching step shown in FIG.
  • the dummy gate cap layer 2D is used to protect the second dummy gate layer 2C and serve as a stop layer for subsequent CMP. Since the etching is selective, the dummy gate cap layer 2D And the second dummy gate layer 2C is not etched or substantially etched, and finally the width of the second dummy gate layer 2C is greater than the width of the first dummy gate layer 2B, thereby forming the structure as shown in FIG.
  • the T-type dummy gate stack structure is shown. Specifically, the remaining width of the first dummy gate layer 2B may be 2/3 to 4/5 of the remaining width of the second dummy gate layer 2C.
  • a first gate spacer, a source-drain lightly doped region is formed.
  • a conventional deposition method such as LPCVD, HDPCVD, ALD, MBE, cathode ray deposition, RF sputtering, ion beam deposition, MVPECVD, RFPECVD, or the like.
  • Material example silicon nitride, silicon oxynitride, DLC, the thickness of which is preferably thin enough to conform to the T-type dummy gate stack structure without affecting its cross-sectional morphology.
  • the first gate spacer 3A may have a thickness of only 1 to 3 nm. Performing a first source-drain doping ion implantation using the first gate spacer 3A as a mask to form a lightly doped source-drain extension region 1B and/or in a substrate on both sides of the T-type dummy gate stack structure Halo source and drain doped region 1C.
  • the type, dose, and energy of the doping ions depend on the type of MOSFET and the depth of the junction, and are not described here.
  • a second gate spacer, a source/drain heavily doped region, and a source/drain contact layer are formed.
  • the same or similar process is used on the first gate spacer 3A, and sidewall materials such as silicon nitride, silicon oxynitride, and DLC are also deposited, and then etched to form the second gate spacer 3B, and the second gate spacer
  • the width of 3B is larger than the thickness of the first gate spacer 3A, for example, 20 to 50 nm.
  • the second source-drain doping ion implantation is performed with the second gate spacer 3B as a mask, and the source-drain heavily doped region 1 D is formed in the substrate on both sides of the second gate spacer 3B.
  • a thin layer of metal (not shown) is then deposited over the entire device as a precursor to the source-drain contact layer, such as Ni, Pt, Co, and combinations thereof. For example, annealing at a high temperature of 550 ⁇ 850 °C for 10 s ⁇ 5 min causes the thin metal layer to react with the material of the substrate 1 in the source-drain heavily doped region 1 D to form a source-drain contact layer 4 having a lower resistivity.
  • the source-drain contact layer 4 is a metal silicide.
  • an interlayer dielectric layer 5 is deposited over the entire device structure.
  • An interlayer dielectric layer (ILD) 5 of low-k material is formed, for example, by LPCVD, PECVD, spin coating, spray coating, screen printing, etc., and low-k materials include, but are not limited to, organic low-k materials (eg, aryl-containing or polycyclic rings).
  • ILD5 is silicon oxide or silicon oxynitride.
  • the ILD 5 and the dummy gate cap layer 2D may be planarized by an overetch or CMP process until the second dummy gate layer 2C is exposed.
  • the planarization process can include two steps, first The ILD 5 is processed by the first CMP or the first planarization etching until the dummy gate cap layer 2D is exposed, that is, the planarization stops on the upper surface of the dummy gate cap layer 2D, and then the polishing liquid or the etching medium is replaced (etching The gas or etching solution) is removed to remove the dummy gate cap layer 2D on the upper surface of the second dummy gate layer 2C. At this time, as shown in FIG. 7, the remaining layers 2C and 2B constitute the T-type dummy gate structure.
  • the T-type dummy gate structure 2C/2B and the pad oxide layer 2A are etched away, leaving a T-type gate trench 2E.
  • a dry process using plasma etching etching endpoint selection can be performed according to the formation of a specific compound or according to the relationship between etching rate, time, and film thickness), such as 0, Ar, CF 4 plasma Etching, removing the dummy gate and pad oxide layer 2A leaves gate trench 2E.
  • plasma etching etching endpoint selection can be performed according to the formation of a specific compound or according to the relationship between etching rate, time, and film thickness
  • etching endpoint selection can be performed according to the formation of a specific compound or according to the relationship between etching rate, time, and film thickness
  • etching rate, time, and film thickness such as 0, Ar, CF 4 plasma Etching
  • different etching solutions may be selected for wet etching according to the materials of the layers 2C, 2B, and 2A.
  • a gate insulating layer 6A and a work function adjusting layer 6B are formed.
  • a high-k material is deposited as a gate insulating layer 6A at the bottom of the gate trench 2E by a conventional method such as LPCVD, HDPCVD, ALD, MBE, cathode ray deposition, radio frequency sputtering, ion beam deposition, MVPECVD, RFPECVD or the like.
  • High-k materials include, but are not limited to, nitrides (eg, SiN, AlN, TiN), metal oxides (mainly sub-group and lanthanide metal element oxides, such as A1 2 0 3 , Ta 2 0 5 , Ti0 2 , Zn0, Zr0 2 , Hf0 2 , Ce0 2 , Y 2 0 3 , La 2 0 3 ), perovskite phase oxide (eg PbZrxTihO; (PZT), Ba.Sri-JiOs (BST)) 0 optionally, gate
  • the insulating layer 6A is deposited not only at the bottom of the gate trench 2E as shown in FIG. 9, but also on its sidewall (not shown).
  • a first metal layer 6B is deposited on the ILD 5 and in the T-type gate trench 2E, for example, by sputtering, MOSCVD, ALD, or the like, as a work function adjusting layer or a metal barrier layer.
  • the material of the first metal layer 6B is, for example, TiN, TaN, and a combination thereof, and the thickness thereof is selected in accordance with the need for adjustment of the work function. It is worth noting that due to the special morphology of the T-type gate trench, the suspension phenomenon does not occur when the first metal layer 6B is deposited.
  • a second metal layer 6C is deposited on the first metal layer 6B.
  • a second metal layer 6C is deposited on the first metal layer 6B.
  • a metal gate filling layer such as Ti, Ta, W, Al, Cu, Mo, etc. and combinations thereof. Since the suspension phenomenon does not occur when the first metal layer 6B shown in FIG. 9 is deposited, the second metal layer 6C can completely completely fill the remaining portion of the gate trench without leaving any holes in the gate, thus ensuring The gate resistance does not increase, ultimately improving device performance.
  • the first metal layer 6B and the second metal layer 6C collectively constitute a T-type metal gate structure that is common to the T-type gate trenches.
  • a contact etch stop layer (CESL) 7 such as S iN, S iON material is deposited on the entire device, a second ILD 8 is deposited, and the second ILD 8, CESL7, and ILD 5 are etched to form source/drain contact holes, filled with metal and/or The metal nitride forms a source/drain contact plug 9, a third ILD 10 is deposited and etched to form a lead hole, and a metal is formed in the lead hole to form a lead 11 which constitutes a word line or a bit line of the device to complete the final device structure. As shown in FIG.
  • the final MOSFET device structure includes at least the gate insulating layer 6A on the substrate 1, the bottom 1 of the substrate, the T-type metal gate structure 6B/6C, and the source and drain regions on both sides of the T-type metal gate structure.
  • the remaining components of the MOSFET and the corresponding materials have been listed in detail in the above description of the method, and will not be described again.
  • the semiconductor device manufacturing method of the present invention by forming the T-type dummy gate and the T-type gate trench, the suspension phenomenon and the hole formation in the subsequent metal gate filling process are avoided, and the device performance is improved.

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Abstract

公开了一种半导体器件制造方法。该方法包括：在衬底（1）上形成T型伪栅极结构（2A、2B、2C）；去除T型伪栅极结构（2A、2B、2C），留下T型栅极沟槽（2Ε）；在Τ型栅极沟槽（2Ε）中依次填充栅极绝缘层（6Α）和金属层（6B、6C），其中金属层（6B、6C）形成Τ型金属栅极结构。该方法通过形成Τ型伪栅极以及Τ型栅极沟槽，避免了后续金属栅极填充工艺中的悬挂现象以及孔洞形成，提高了器件性能。

Description

半导体器件及其制造方法
[0001] 本申请要求了 2012年 7月 3日提交的、 申请号为 201210229434. X、 发明名 称为 "半导体器件及其制造方法" 的中国专利申请的优先权， 其全部内容通过 引用结合在本申请中。 技术领域
[0002] 本发明涉及一种半导体器件及其制造方法， 特别是涉及一种避免在金属 栅极中形成孔洞的半导体器件制造方法以及使用该方法制造的半导体器件。 背景技术
[0003] 随着 MOSFET特征尺寸持续等比例缩减， 对栅极绝缘隔离效果以及栅 极对沟道区控制能力的要求越来越高，传统的氧化硅栅绝缘层在厚度逐渐变 薄的情况下已经难以继续提供足够的绝缘隔离，而多晶硅栅极也难以精确控 制功函数以调节器件阈值电压。 高 k材料作为栅极绝缘层、并且金属材料填 充作为栅极导电层的高 k-金属栅结构已经成为目前 MOSFET的主流。 由于高 k材料特性易在高温或者离子轰击条件下变化，先沉积栅极堆叠结构而后离 子注入并激活退火形成源漏区的前栅工艺发展受到限制。 先沉积伪栅极堆 叠、 注入形成源漏区， 再刻蚀去除伪栅极形成栅极沟槽、 在栅极沟槽中沉积 栅极堆叠， 这种后栅工艺逐渐占据主导地位。
[0004] 然而， 随着尺寸进一步缩减， 小尺寸的器件使得栅极沟槽的深宽比越 来越大，后栅工艺中填充栅极沟槽成为制约工艺发展的一个重要瓶颈。正如 US 2012/ 012948 A1中所公开的， 由于栅极沟槽宽度相对于其深度而言过窄， 在沉积功函数调节层 /金属阻挡层时， 该第一层金属材料会在栅极沟槽的上 边沿形成 "悬挂"， 也即在上边沿处第一金属层会形成朝向栅极沟槽中心、 超越了栅极侧墙的局部突起。在后续沉积金属填充层时， 第二层金属材料会 由于该局部突起而在顶部过早闭合、结束沉积填充，相应地在中部和底部形 成了未完全填充而引发的孔洞。这些孔洞使得整个金属栅的电阻率不必要地 增大， 降低了器件的性能。 发明内容
[0005] 由上所述， 本发明的目的在于提供一种能够避免在金属栅极中形成孔洞 的半导体器件制造方法以及使用该方法制造的半导体器件。
[0006] 为此， 本发明提供了一种半导体器件制造方法， 包括： 在村底上形成 T 型伪栅极结构； 去除 T型伪栅极结构， 留下 T型栅极沟槽； 在 T型栅极沟槽中依 次填充栅极绝缘层和金属层， 其中金属层形成 τ型金属栅极结构。
[0007] 其中， 形成 T型伪栅极结构的步骤进一步包括： 在村底上形成第一伪栅 极层与第二伪栅极层； 选择性刻蚀第一伪栅极层， 使得第一伪栅极层剩余宽度 小于第二伪栅极层剩余宽度， 构成 T型伪栅极结构。
[0008] 其中， 形成第二伪栅极层之后、 选择性刻蚀第一伪栅极层之前， 还包括 刻蚀第二伪栅极层与第一伪栅极层而形成上下等宽的伪栅极结构。
[0009] 其中， 第一伪栅极层与第二伪栅极层材料不同。
[0010] 其中， 第一伪栅极层和 /或第二伪栅极层材料选自下列组合之一： 多晶 硅、 多晶硅 S iGe、 非晶硅、 氧化硅、 氮化硅、 氮氧化硅、 非晶碳。
[0011] 其中， 在形成第一伪栅极层之前， 还包括在村底上形成垫氧化层。
[0012] 其中， 在形成第二伪栅极层之后、 选择性刻蚀第一伪栅极层之前， 还包 括在第二伪栅极层上形成伪栅极盖层。 [0013] 其中， 选择性刻蚀采用干法刻蚀和 /或湿法腐蚀。
[0014] 其中， 形成 T型伪栅极结构之后、 去除 T型伪栅极结构之前， 还包括： 在 T型伪栅极结构上形成第一栅极侧墙， 在第一栅极侧墙两侧的村底中形成轻掺 杂的源漏延伸区和 /或晕状源漏掺杂区。
[0015] 其中， 形成轻掺杂的源漏延伸区和 /或晕状源漏掺杂区之后还包括： 在 第一栅极侧墙上形成第二栅极侧墙， 在第二栅极侧墙两侧的村底中形成源漏重 掺杂区， 在源漏重掺杂区中 /上形成源漏接触层。
[0016] 其中， 形成 T型伪栅极结构之后、 去除 T型伪栅极结构之前， 还包括在村 [0017] 其中， 平坦化步骤进一步包括： 执行第一平坦化直至暴露伪栅极盖层， 执行第二平坦化直至暴露第二伪栅极层。
[0018] 其中， 金属层包括功函数调节层与金属栅填充层。
[0019] 其中， 栅极绝缘层包括高 k材料。
[0020] 本发明还提供了一种半导体器件， 包括村底、 村底上的栅极绝缘层、 栅 极绝缘层上的 T型金属栅极结构、 以及 T型金属栅极结构两侧的源漏区。
[0021] 依照本发明的半导体器件制造方法， 通过形成 T型伪栅极以及 T型栅极沟 槽， 避免了后续金属栅极填充工艺中的悬挂现象以及孔洞形成， 提高了器件性 能。 附图说明
[0022] 以下参照附图来详细说明本发明的技术方案， 其中： 图。 具体实施方式
[0024] 以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特 征及其技术效果， 公开了能够避免在金属栅极中形成孔洞的半导体器件制造方 法以及使用该方法制造的半导体器件。 需要指出的是， 类似的附图标记表示类 似的结构， 本申请中所用的术语 "第一"、 "第二"、 "上"、 "下" 等等可用于修 饰各种器件结构或制造工序。 这些修饰除非特别说明并非暗示所修饰器件结构 或制造工序的空间、 次序或层级关系。 图。
[0026] 如图 1所示， 在村底 1上依次形成伪栅极材料层的堆叠。 提供村底 1 , 例 如为硅基材料， 包括体硅（S i )、 绝缘体上硅（SOI )、 S iGe、 S iC、 应变硅、 硅 纳米管等等。 此外， 村底 1也可以是其他半导体材料， 例如 Ge、 GeOI、 S iGe、 I I I-V族化合物、 I I-VI族化合物。 优选地， 选用体硅或 S0I作为村底 1 , 以便与 CMOS工艺兼容。 优选地， 形成由村底 1对应的氧化材料（例如氧化硅等绝缘材 料）构成的隔离区 1A, 例如在村底 1中通过刻蚀后再沉积填充的工艺形成浅沟 槽隔离 （STI ) 1A, STI 1A包围并限定出了器件的有源区。 如图 1所示， 在村底 1上（有源区中）采用 LPCVD、 HDPCVD, ALD、 MBE、 阴极射线沉积、 射频溅射、 离子束沉积、 MVPECVD、 RFPECVD等常规方法依次沉积可选的垫氧化层 2A、 第一 伪栅极层 2B、 第二伪栅极层 2C以及可选的伪栅极盖层 2D。 其中， 垫氧化层 2A为 氧化硅， 用于在后续刻蚀工艺中保护村底沟道区表面， 避免过刻蚀沟道区而增 大表面缺陷密度引起器件性能下降， 其厚度例如仅 l ~ 3nm。 当然， 也可以省略 垫氧化层 2A。 第一伪栅极层 2B与第二伪栅极层 2C材质不同， 以使得后续刻蚀时 两者刻蚀速率不同， 具体地使得第一伪栅极层 2B刻蚀速率大于第二伪栅极层 2C 刻蚀速率， 因而使得形成 T型伪栅极结构。 具体地， 第一伪栅极层 2Β可以是多 晶 S iGe , 而第二伪栅极层 2C可以是多晶硅。 此外， 也可以是其他材料， 例如第 一 /第二伪栅极叠层 2B/2C是非晶碳 /多晶硅、 多晶 S iGe/非晶硅、 非晶硅 /氧化 硅、 多晶硅 /氧化硅 /、 氮化硅 /多晶硅、 氮化硅 /氧化硅、 多晶 S iGe/氮化硅、 多晶 S iGe/氧化硅等等， 只要层 2A、 2B、 2C、 2D中相邻的两层材质不同即可。 伪栅极盖层 2D优选地为氮化硅、 氮氧化硅、 类金刚石无定形碳（DLC )等较硬 的材料， 以便在稍后刻蚀伪栅极堆叠结构时用作硬掩模， 以保护下层较软的材 料。 当然， 如果第二伪栅极层 2C本身较硬， 则也可以省略伪栅极盖层 2D。 2A至 2D各层厚度依照 T型伪栅极形态需要而合理设定， 不必完全如图 1所示。 例如， 层 2A厚度可以仅为 1 ~ 3腿，层 2B厚度可以是 5 ~ 20nm,层 2C厚度可以是 5 ~ 1 0nm, 层 2D厚度可以是 l ~ 5nm。
[0027] 如图 2所示， 采用传统的刻蚀工艺， 刻蚀层 2A至 2D , 形成具有基本垂直 侧面的等宽伪栅极堆叠结构。 例如优选地在光刻胶的掩蔽下采用等离子体刻 蚀， 各向异性地刻蚀各个层。 优选地， 等离子体刻蚀气体为基本不与各层反应 的离子， 如 Ar、 He、 Ne、 Kr、 Xe等惰性气体离子 （和 /或这些惰性气体离子的 稳定氟化物）。 形成的伪栅极堆叠结构 2A/2B/2C/2D上下等宽， 例如为后续形成 器件的沟道宽度， 诸如 10 ~ 30nm。
[ 0028 ] 如图 3所示， 选择性刻蚀垫氧化层 2A和第一伪栅极层 2B , 形成 T型 伪栅极堆叠结构。 如果采用干法刻蚀， 则可以调节刻蚀气体流量和组分， 使 得刻蚀气体对于垫氧化层 2A和第一伪栅极层 2B的刻蚀速率大于第二伪栅极 层 2C和伪栅极盖层 2D的刻蚀速率。 具体地， 干法刻蚀中， 刻蚀气体对 S i Ge/S i的选择比与混合气体组分、 微波频率、 温度、 气压以及 S i Ge中 Ge 的含量等因素有关。 例如在氧气作为辅助气体条件下， 氟基气体对 S i Ge的 刻蚀速率达 4000nm/min， 对 Si的刻蚀速率仅为 40nm/min， 选择比高达 100: 1, 可以认为在刻蚀 SiGe过程中， Si基本未被刻蚀。 刻蚀气体可以包 括碳氟基气体（CF4、 CH2F2、 CH3F、 CHF3、 C2HXF6— x、 C3HXF8— x等等） 、 SF6、 NF3、 XeF等含氟气体， 以及可选地诸如 02、 03、 Cl2、 N02等氧化性气体， 以及 Ar、 He等惰性稀释气体。 如果采用湿法腐蚀， 则可以依照各层材料不同而选择 合适的湿法腐蚀液。 具体地， 对于多晶 SiGe/多晶 Si常用的选择性腐蚀液 有： HN03: H20: HF、 HF: H202: H20、 H3P04— KH2P04— NaOH緩沖液和 NH40H: H202: H20 等。其中含有 HF的溶液对氧化硅没有选择性，腐蚀 SiGe的同时也可将垫氧 化层腐蚀掉。 不含有 HF的溶液需另外采用 HF基腐蚀液刻蚀垫氧化层。 （体 积） 比例为 1: 1: 5的 NH40H: H202: H20溶液在 Ge (原子数目比）含量为 40% 时的刻蚀选择比为 36: 1, 在 Ge含量为 55%时的选择比为 117: 1。 此外， 选 择性刻蚀也可以是干法刻蚀与湿法刻蚀的组合，例如先干法刻蚀第一伪栅极 层 2B然后湿法腐蚀下方的垫氧化层 2A,或者先湿法腐蚀部分第一伪栅极层 2B然后干法刻蚀去除残留的第一伪栅极层 2B以及垫氧化层 2A。在图 2所示 的选择性刻蚀步骤中，伪栅极盖层 2D用于保护第二伪栅极层 2C并作为后续 CMP的停止层， 由于刻蚀具有选择性， 伪栅极盖层 2D及第二伪栅极层 2C不 被刻蚀或基本不被刻蚀， 最终使得第二伪栅极层 2C保留的宽度要大于第一 伪栅极层 2B保留的宽度， 从而构成如图 2所示的 T型伪栅极堆叠结构。 具 体地， 第一伪栅极层 2B剩余宽度可以是第二伪栅极层 2C剩余宽度的 2/3 ~ 4/5。
[0029] 如图 4所示， 形成第一栅极侧墙、 源漏轻掺杂区。 通过 LPCVD、 HDPCVD, ALD、 MBE、 阴极射线沉积、 射频溅射、 离子束沉积、 MVPECVD、 RFPECVD等常规 沉积方法， 在 T型伪栅极堆叠结构上以及侧面形成第一栅极侧墙 3 A , 其材质例 如是氮化硅、 氮氧化硅、 DLC , 其厚度优选地足够薄以使其与 T型伪栅极堆叠结 构共型而不会影响其剖面形态。具体地，第一栅极侧墙 3A厚度可以仅为 1 ~ 3nm。 以第一栅极侧墙 3A为掩模， 进行第一次源漏掺杂离子注入， 在 T型伪栅极堆叠 结构两侧的村底中形成轻掺杂的源漏延伸区 1B和 /或晕状源漏掺杂区 1C。 掺杂 离子的种类、 剂量、 能量依照 M0SFET类型以及结深而定， 在此不再赘述。
[0030] 如图 5所示， 形成第二栅极侧墙、 源漏重掺杂区、 源漏接触层。 在第一 栅极侧墙 3A上采用相同或者类似地工艺， 同样沉积氮化硅、 氮氧化硅、 DLC等 侧墙材料， 然后刻蚀形成第二栅极侧墙 3B, 第二栅极侧墙 3B的宽度大于第一栅 极侧墙 3A的厚度， 例如为 20 ~ 50nm。 随后以第二栅极侧墙 3B为掩模， 进行第二 次源漏掺杂离子注入， 在第二栅极侧墙 3B两侧的村底中形成源漏重掺杂区 1 D。 随后在整个器件上沉积金属薄层（未示出）， 作为源漏接触层的前驱物， 例如 是 Ni、 Pt、 Co及其组合。 例如在 550 ~ 850 °C高温退火 10 s ~ 5min , 使得金属薄 层与源漏重掺杂区 1 D中的村底 1材质发生反应， 形成电阻率较低的源漏接触层 4。 当村底 1为硅基材质时， 源漏接触层 4为金属硅化物。
[0031 ] 如图 6所示，在整个器件结构上沉积形成层间介质层 5。例如通过 LPCVD、 PECVD、 旋涂、 喷涂、 丝网印刷等方式， 形成低 k材料的层间介质层（ILD ) 5 , 低 k材料包括但不限于有机低 k材料（例如含芳基或者多元环的有机聚合物）、 无机低 k材料（例如无定形碳氮薄膜、 多晶硼氮薄膜、 氟硅玻璃、 BSG、 PSG、 BPSG )、 多孔低 k材料（例如二硅三氧烷（ SSQ )基多孔低 k材料、 多孔二氧化 硅、 多孔 S iOCH、 掺 C二氧化硅、 掺 F多孔无定形碳、 多孔金刚石、 多孔有机 聚合物）。 优选地， ILD5为氧化硅或者氮氧化硅。
[ 0032] 如图 7所示， 可以采用过刻蚀或者 CMP工艺， 平坦化 ILD5以及伪栅极 盖层 2D , 直至暴露第二伪栅极层 2C。 平坦化工艺可以包括两个步骤， 首先采 用第一 CMP或第一平坦化刻蚀处理 ILD5直至暴露伪栅极盖层 2D, 也即平坦化 停止在伪栅极盖层 2D 的上表面上， 随后更换研磨液或者刻蚀媒介（刻蚀气体 或者刻蚀液） 以去除伪栅极盖层 2D, 停止在第二伪栅极层 2C的上表面上。 此 时， 如图 7所示， 余下的层 2C与 2B—同构成 T型伪栅极结构。
[0033] 如图 8所示， 刻蚀去除 T型伪栅极结构 2C/2B以及垫氧化层 2A, 留下 T 型栅极沟槽 2E。 可以采用等离子体刻蚀的干法工艺（刻蚀终点选择可以依照特 殊化合物的生成检测， 或者依照刻蚀速率、 时间以及薄膜厚度之间的关系来计 算）， 例如 0、 Ar、 CF4等离子体刻蚀， 去除伪栅极以及垫氧化层 2A而留下栅极 沟槽 2E。 或者可以依照层 2C、 层 2B以及层 2A的材质不同， 选择不同的刻蚀 液湿法腐蚀去除。
[0034] 如图 9所示， 形成栅极绝缘层 6A、 以及功函数调节层 6B。 采用 LPCVD、 HDPCVD, ALD、 MBE、 阴极射线沉积、射频溅射、 离子束沉积、 MVPECVD, RFPECVD 等常规方法在栅极沟槽 2E的底部沉积高 k材料， 作为栅极绝缘层 6A。 高 k材 料包括但不限于氮化物（例如 SiN、 A1N、 TiN)、 金属氧化物（主要为副族和镧 系金属元素氧化物，例如 A1203、 Ta205、 Ti02、 Zn0、 Zr02、 Hf02、 Ce02、 Y203、 La203 )、 钙钛矿相氧化物（例如 PbZrxTihO; ( PZT)、 Ba.Sri-JiOs ( BST ))0 可选地， 栅极 绝缘层 6A不仅如图 9所示沉积在栅极沟槽 2E的底部， 也可以还沉积在其侧壁 上（未示出）。 随后， 例如通过溅射、 M0CVD、 ALD等方式， 在 ILD 5上以及 T 型栅极沟槽 2E中沉积形成第一金属层 6B,用作功函数调节层或者金属阻挡层。 第一金属层 6B的材质例如是 TiN、 TaN及其组合， 其厚度依照功函数调节需要 而选定。 值得注意的是， 由于 T型栅极沟槽的特殊形态， 使得沉积第一金属层 6B时不会发生悬挂现象。
[0035] 如图 10所示， 在第一金属层 6B上沉积第二金属层 6C。 例如通过溅射、 M0CVD、 ALD等方式， 在第一金属层 6B上（包括继续填充在栅极沟槽中）形成第 二金属层 6C以用作金属栅填充层， 其材质例如为 Ti、 Ta、 W、 Al、 Cu、 Mo等等 及其组合。 由于图 9所示的第一金属层 6B沉积时没有发生悬挂现象， 因此第二 金属层 6C得以顺利完全填充了栅极沟槽的剩余部分， 没有在栅极中留下任何孔 洞， 因此确保了栅极电阻不会增大， 最终提高了器件性能。 如图 10所示， 第一 金属层 6B、 第二金属层 6C共同构成了与 T型栅极沟槽共型的 T型金属栅极结构。
[0036] 最后， 如图 11所示， 完成后续工艺。 在整个器件上沉积例如 S iN、 S iON 材质的接触刻蚀停止层（CESL ) 7 , 沉积第二 ILD 8 , 刻蚀第二 ILD 8、 CESL7以 及 ILD5形成源漏接触孔， 填充金属和 /或金属氮化物形成源漏接触塞 9 , 沉积第 三 ILD 10并刻蚀形成引线孔， 在引线孔中填充金属形成引线 11 , 构成器件的字 线或位线， 完成最终的器件结构。 如图 11所示， 最终的 M0SFET器件结构至少包 括村底 1、 村底 1上的栅极绝缘层 6A、 T型金属栅极结构 6B/6C、 T型金属栅极结 构两侧的源漏区 （源漏扩展区 1B、 晕状源漏区 1C )、 源漏区上的源漏接触层 4。 M0SFET其余各个部件结构以及相应的材料在上述方法描述中已经详细列出， 在 此不再赘述。
[0037] 依照本发明的半导体器件制造方法， 通过形成 T型伪栅极以及 T型栅极沟 槽， 避免了后续金属栅极填充工艺中的悬挂现象以及孔洞形成， 提高了器件性 能。
[0038] 尽管已参照一个或多个示例性实施例说明本发明， 本领域技术人员可以 知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。 此 外， 由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发 式而公开的特定实施例， 而所公开的器件结构及其制造方法将包括落入本发明 范围内的所有实施例。

Claims

权 利 要 求
1. 一种半导体器件制造方法， 包括：
在村底上形成 T型伪栅极结构；
去除 T型伪栅极结构， 留下 T型栅极沟槽；
在 T型栅极沟槽中依次填充栅极绝缘层和金属层， 其中金属层形成 T型金属 栅极结构。
2. 如权利要求 1的方法， 其中， 形成 T型伪栅极结构的步骤进一步包括：
在村底上形成第一伪栅极层与第二伪栅极层；
选择性刻蚀第一伪栅极层， 使得第一伪栅极层剩余宽度小于第二伪栅极层 剩余宽度， 构成 τ型伪栅极结构。
3. 如权利要求 2的方法， 其中， 形成第二伪栅极层之后、 选择性刻蚀第一伪 栅极层之前， 还包括刻蚀第二伪栅极层与第一伪栅极层而形成上下等宽的 伪栅极结构。
4. 如权利要求 2的方法， 其中， 第一伪栅极层与第二伪栅极层材料不同。
5. 如权利要求 4的方法， 其中， 第一伪栅极层和 /或第二伪栅极层材料选自下 列组合之一： 多晶硅、 多晶硅 S iGe、 非晶硅、 氧化硅、 氮化硅、 氮氧化硅、 非晶碳。
6. 如权利要求 2的方法， 其中， 在形成第一伪栅极层之前， 还包括在村底上 形成垫氧化层。
7. 如权利要求 2的方法， 其中， 在形成第二伪栅极层之后、 选择性刻蚀第一 伪栅极层之前， 还包括在第二伪栅极层上形成伪栅极盖层。
8. 如权利要求 2的方法， 其中， 选择性刻蚀采用干法刻蚀和 /或湿法腐蚀。
9. 如权利要求 1的方法， 其中， 形成 T型伪栅极结构之后、 去除 T型伪栅极结 构之前， 还包括： 在 T型伪栅极结构上形成第一栅极侧墙， 在第一栅极侧 墙两侧的村底中形成轻掺杂的源漏延伸区和 /或晕状源漏掺杂区。
10. 如权利要求 9的方法， 其中， 形成轻掺杂的源漏延伸区和 /或晕状源漏掺杂 区之后还包括： 在第一栅极侧墙上形成第二栅极侧墙， 在第二栅极侧墙两 侧的村底中形成源漏重掺杂区， 在源漏重掺杂区中 /上形成源漏接触层。
11. 如权利要求 2的方法， 其中， 形成 T型伪栅极结构之后、 去除 T型伪栅极结
T型伪栅极结构。
12. 如权利要求 11的方法， 其中， 平坦化步骤进一步包括： 执行第一平坦化直 至暴露伪栅极盖层， 执行第二平坦化直至暴露第二伪栅极层。
13. 如权利要求 1的方法， 其中， 金属层包括功函数调节层与金属栅填充层。
14. 如权利要求 1的方法， 其中， 栅极绝缘层包括高 k材料。
15. 一种半导体器件， 包括村底、 村底上的栅极绝缘层、 栅极绝缘层上的 T型 金属栅极结构、 以及 T型金属栅极结构两侧的源漏区。
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