WO2013171965A1 - 配線基板 - Google Patents

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WO2013171965A1
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layer
connection terminal
wiring board
solder resist
filling member
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智弘 西田
聖二 森
若園　誠
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日本特殊陶業株式会社
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Definitions

  • the present invention relates to a wiring board in which a plurality of connection terminals for connecting electronic components to a main surface are formed.
  • connection terminals terminals for connection to a semiconductor chip are formed on the main surface (front surface) of the wiring board.
  • the density of the connection terminals has been increased, and the interval (pitch) between the connection terminals to be arranged has been reduced.
  • NSMD non-solder mask-defined
  • connection terminals when a plurality of connection terminals are arranged in the same opening, the solder coated on the surface of the connection terminal may flow out to the adjacent connection terminals, and the connection terminals may be short-circuited.
  • an insulating partition is provided between the connection terminals (see, for example, Patent Document 1).
  • the partition prevents the flow of underfill that fills the gap between the electronic component and the wiring board when the electronic component (for example, a semiconductor chip) is mounted. For this reason, the underfill is not uniformly filled in the gap between the electronic component and the wiring board, and there is a possibility that problems such as breakage and corrosion occur.
  • the present invention provides a wiring board having a laminate in which one or more insulating layers and conductor layers are laminated, and a plurality of connection terminals formed on the laminate separately from each other. And a filling member that is filled between the plurality of connection terminals and that contacts at least a part of each side surface of the plurality of connection terminals, and an opening that is laminated on the laminate and exposes the plurality of connection terminals.
  • a solder resist layer, and the surface roughness of the filling member is rougher than the surface roughness of the upper surface of the solder resist layer.
  • the surface roughness of the filling member filled between the plurality of connection terminals is made rougher than the surface of the upper surface of the solder resist layer. For this reason, when connected to the semiconductor chip, the flowability of the underfill that fills the gap between the semiconductor chip and the wiring board is improved. For this reason, it is possible to prevent a void from being generated in the underfill between the connection terminals, and it is possible to prevent the solder from flowing into the void and causing a short circuit between the connection terminals when the solder is reflowed.
  • the filling member has a surface roughness (Ra) of 0.06 ⁇ m to 0.8 ⁇ m.
  • Ra surface roughness
  • the solder resist layer has a surface roughness (Ra) of 0.02 ⁇ m to 0.25 ⁇ m.
  • Ra surface roughness
  • the surface roughness of the inner peripheral surface of the opening of the solder resist layer is rougher than the surface roughness of the upper surface of the solder resist layer.
  • the filling member functions as a solder resist.
  • the filling member functions as a solder resist, it is possible to suppress the solder from remaining on the filling member and short-circuiting between the connection terminals.
  • connection terminal protrudes from the surface of the filling member.
  • the top view (surface side) of the wiring board which concerns on 1st Embodiment. 1 is a partial cross-sectional view of a wiring board according to a first embodiment.
  • FIG. 1 is a plan view (front side) of a wiring board 100 according to a first embodiment.
  • FIG. 2 is a partial cross-sectional view of the wiring board 100 taken along line II in FIG.
  • FIG. 3 is a configuration diagram of the connection terminal T ⁇ b> 1 formed on the front surface side of the wiring substrate 100.
  • FIG. 3A is a top view of the connection terminal T1.
  • FIG. 3B is a cross-sectional view taken along line II-II in FIG.
  • a side to which a semiconductor chip is connected is referred to as a front side
  • a side to which a mother board, a socket or the like hereinafter referred to as a mother board or the like
  • the wiring substrate 100 shown in FIGS. 1 to 3 is a build in which a plurality of connection terminals T1 between the core substrate 2 and a semiconductor chip (not shown) are formed and stacked on the surface side of the core substrate 2.
  • connection terminals T11 are formed between the solder resist layer 5 formed with a mother board and the like (not shown), and are stacked on the back side of the core substrate 2, and the build-up layer 13 And a solder resist layer 14 in which an opening 14a exposing at least a part of the connection terminal T11 is formed.
  • the core substrate 2 is a plate-shaped resin substrate made of a heat resistant resin plate (for example, bismaleimide-triazine resin plate), a fiber reinforced resin plate (for example, glass fiber reinforced epoxy resin), or the like.
  • Core conductor layers 21 and 22 forming metal wirings L1 and L11 are formed on the front surface and the back surface of the core substrate 2, respectively.
  • the core substrate 2 is formed with a through-hole 23 drilled by a drill or the like, and a through-hole conductor 24 for connecting the core conductor layers 21 and 22 to each other is formed on the inner wall surface thereof. Further, the through hole 23 is filled with a resin hole filling material 25 such as an epoxy resin. *
  • the buildup layer 3 includes resin insulating layers 31 and 33 and conductor layers 32 and 34 laminated on the front side of the core substrate 2.
  • the resin insulating layer 31 is made of a thermosetting resin composition, and a conductor layer 32 forming the metal wiring L2 is formed on the surface.
  • the resin insulating layer 31 is formed with a via 35 that electrically connects the core conductor layer 21 and the conductor layer 32.
  • the resin insulating layer 33 is made of a thermosetting resin composition, and a conductor layer 34 having a plurality of connection terminals T1 is formed on the surface layer.
  • the resin insulating layer 33 is formed with a via 36 that electrically connects the conductor layer 32 and the conductor layer 34.
  • the resin insulating layers 31 and 33 and the conductor layer 32 constitute a laminate. *
  • the vias 35 and 36 respectively include a via hole 37a, a via conductor 37b provided on the inner peripheral surface thereof, a via pad 37c provided to be electrically connected to the via conductor 37b on the bottom surface side, and a side opposite to the via pad 37c.
  • a via land 37d projecting outward from the peripheral edge of the opening of the via conductor 37b.
  • connection terminal T1 is a connection terminal for connecting to a semiconductor chip.
  • the connection terminal T1 is a so-called peripheral-type connection terminal arranged along the inner periphery of the semiconductor chip mounting region.
  • the semiconductor chip is mounted on the wiring board 100 by being electrically connected to the connection terminal T1.
  • the surface of each connection terminal T1 is roughened in order to improve the adhesiveness with the filling member 4 described later. *
  • the coupling agent mainly has a role of improving adhesion between a metal or inorganic material and an organic material such as a resin.
  • the coupling agent include a silane coupling agent, a titanate coupling agent, and an aluminate coupling agent, and it is more preferable to use a silane coupling agent.
  • the silane coupling agent include amino silane, epoxy silane, and styrene silane.
  • connection terminal T1 has a step L formed on the outer periphery of the first main surface F facing the contact surface with the resin insulating layer 33 constituting the buildup layer 3, and the connection terminal T1 including the step L.
  • the exposed surface is covered with a metal plating layer M.
  • the metal plating layer M is, for example, a single layer or a plurality of layers selected from metal layers such as a Ni layer, a Sn layer, an Ag layer, a Pd layer, and an Au layer (for example, a Ni layer / Au layer, a Ni layer / Pd layer / Au layer). Further, instead of the metal plating layer M, an OSP (Organic Solderability Preservative) treatment for rust prevention may be performed. Further, the exposed surface of the connection terminal T1 including the step L may be coated with solder. Further, after the exposed surface of the connection terminal T1 including the step L is covered with the metal plating layer M, the metal plating layer M is soldered. May be coated. A method for coating the exposed surface of the connection terminal T1 with solder will be described later. *
  • the filling member 4 is an insulating member laminated on the buildup layer 3, and the material thereof is preferably the same as that of the solder resist layer 5.
  • the filling member 4 is filled between the connection terminals T1 in close contact with the side surfaces of the connection terminals T1 formed on the surface layer of the buildup layer 3.
  • the surface roughness of the surface H1 of the filling member 4 is rougher than the surface roughness of the upper surface H2 of the solder resist layer 5 described later. For this reason, when the connection terminal T1 is connected to the semiconductor chip, the flowability of the underfill filling the gap between the semiconductor chip and the wiring substrate 100 is improved.
  • connection terminals T1 it is possible to prevent voids from being generated in the underfill between the connection terminals T1, and it is possible to prevent short circuit between the connection terminals T1 due to the solder flowing out into the voids during reflow of the solder. it can.
  • the surface roughness of the surface H1 of the filling member 4 is 0.06 ⁇ m to 0.8 ⁇ m in terms of Ra (centerline average roughness), or 1.0 ⁇ m to 9.0 ⁇ m in terms of Rz (ten-point average roughness). Preferably there is.
  • the surface roughness of the surface H1 of the filling member 4 is 0.06 ⁇ m to 0.8 ⁇ m in Ra (center line average roughness), or 1.0 ⁇ m to 9.0 ⁇ m in Rz (ten-point average roughness).
  • the thickness D1 of the filling member 4 is thinner than the thickness (height) D2 of the connection terminal T1. That is, at least a part of the connection terminal T ⁇ b> 1 protrudes from the surface H ⁇ b> 1 of the filling member 4. By projecting the connection terminal T1 from the surface H1 of the filling member 4, the connection with the terminal of the semiconductor chip is facilitated. *
  • the solder resist layer 5 has an opening 5a that covers the wiring pattern connected to the connection terminal T1 and exposes the connection terminal T1 disposed along the inner periphery of the semiconductor chip mounting region.
  • the opening 5a of the solder resist layer 5 has an NSMD shape in which a plurality of connection terminals T1 are arranged in the same opening.
  • the surface roughness of the upper surface H2 of the solder resist layer 5 is less than or equal to the surface roughness of the surface H1 of the filling member 4.
  • the underfill flowability of the upper surface H2 of the solder resist layer 5 is lower than that of the surface H1 of the filling member 4, and the underfill can be prevented from flowing out from the opening 5a of the solder resist layer 5. . *
  • the surface roughness of the upper surface H2 of the solder resist layer 5 is 0.02 ⁇ m to 0.25 ⁇ m in Ra (centerline average roughness), or 0.6 ⁇ m to 5.0 ⁇ m in Rz (ten-point average roughness). It is preferable that The surface roughness of the upper surface H2 of the solder resist layer 5 is 0.02 ⁇ m to 0.25 ⁇ m in Ra (center line average roughness), or 0.6 ⁇ m to 5.0 ⁇ m in Rz (ten-point average roughness). Thereby, it can further suppress that an underfill flows out from the opening 5a of the soldering resist layer 5 outside. *
  • the surface roughness of the inner peripheral surface H3 of the opening 5a of the solder resist layer 5 is rougher than the surface roughness of the upper surface H2 of the solder resist layer 5.
  • the surface roughness of the inner peripheral surface H3 of the opening 5a of the solder resist layer 5 is 0.06 ⁇ m to 0.8 ⁇ m in Ra (center line average roughness) or 1 in Rz (ten-point average roughness). It is preferably from 0.0 ⁇ m to 9.0 ⁇ m.
  • the surface roughness of the inner peripheral surface H3 of the opening 5a of the solder resist layer 5 is 0.06 ⁇ m to 0.8 ⁇ m in Ra (centerline average roughness), or 1.0 ⁇ m in Rz (ten-point average roughness).
  • the buildup layer 13 includes resin insulating layers 131 and 133 and conductor layers 132 and 134 laminated on the back side of the core substrate 2.
  • the resin insulating layer 131 is made of a thermosetting resin composition, and a conductor layer 132 forming the metal wiring L12 is formed on the back surface.
  • the resin insulating layer 131 is formed with a via 135 that electrically connects the core conductor layer 22 and the conductor layer 132.
  • the resin insulating layer 133 is made of a thermosetting resin composition, and a conductor layer 134 having one or more connection terminals T11 is formed on the surface layer.
  • a via 136 that electrically connects the conductor layer 132 and the conductor layer 134 is formed in the resin insulating layer 133.
  • the vias 135 and 136 respectively include a via hole 137a, a via conductor 137b provided on the inner peripheral surface thereof, a via pad 137c provided to be electrically connected to the via conductor 137b on the bottom surface side, and a side opposite to the via pad 137c.
  • a via land 137d projecting outward from the opening periphery of the via conductor 137b.
  • the solder resist layer 14 is formed by laminating a film-like solder resist on the surface of the buildup layer 13.
  • the solder resist layer 14 is formed with an opening 14a exposing a part of the surface of each connection terminal T11. For this reason, each connection terminal T11 is in a state in which a part of the surface is exposed from the solder resist layer 14 through the opening 14a. That is, the opening 14a of the solder resist layer 14 has an SMD shape in which a part of the surface of each connection terminal T11 is exposed. Unlike the opening 5a of the solder resist layer 5, the opening 14a of the solder resist layer 14 is formed for each connection terminal T11. *
  • the connection terminals T11 are electrically connected to the connection terminals such as the mother board by reflowing the solder balls B of the wiring board 100.
  • FIGS. 4 to 11 are diagrams showing manufacturing steps of the wiring board 100 according to the first embodiment. Hereinafter, a method for manufacturing the wiring substrate 100 will be described with reference to FIGS. *
  • a copper-clad laminate having a copper foil attached to the front and back surfaces of a plate-shaped resin substrate is prepared. Further, a drilling process is performed on the copper-clad laminate using a drill, and a through hole that becomes the through hole 23 is formed in advance at a predetermined position. Then, by performing electroless copper plating and electrolytic copper plating according to a conventionally known method, the through-hole conductor 24 is formed on the inner wall of the through-hole 23, and a copper plating layer is formed on both surfaces of the copper-clad laminate (FIG. 4A). )reference). *
  • the inside of the through-hole conductor 24 is filled with a resin hole filling material 25 such as an epoxy resin.
  • a resin hole filling material 25 such as an epoxy resin.
  • the copper plating formed on the copper foils on both sides of the copper clad laminate is etched into a desired shape, and the core conductor layers 21 and 22 forming the metal wirings L1 and L11 are respectively formed on the front and back surfaces of the copper clad laminate.
  • the core substrate 2 is obtained (see FIG. 4B).
  • it is desirable to perform the desmear process which removes the smear of a process part after the through-hole 23 formation process. *
  • a film-like insulating resin material mainly composed of epoxy resin to be the resin insulating layers 31 and 131 is placed on the front and back surfaces of the core substrate 2 so as to overlap each other. And this laminated body is pressurized and heated with a vacuum press-bonding hot press machine, and it press-bonds, heat-curing a film-form insulating resin material. Next, laser irradiation is performed using a conventionally known laser processing apparatus to form via holes 37a and 137a in the resin insulating layers 31 and 131, respectively (see FIG. 5A). *
  • electroless plating is performed to form an electroless copper plating layer on the resin insulating layers 31 and 131 including the inner walls of the via holes 37a and 137a.
  • a photoresist is laminated on the electroless copper plating layer formed on the resin insulation layers 31 and 131, and exposure and development are performed to form a plating resist in a desired shape.
  • film-like insulating resin materials mainly composed of an epoxy resin to be the resin insulating layers 33 and 133 are arranged so as to overlap each other. And this laminated body is pressurized and heated with a vacuum press-bonding hot press machine, and it crimps
  • laser irradiation is performed using a conventionally known laser processing apparatus to form via holes 37a and 137a in the resin insulating layers 33 and 133, respectively (see FIG. 6A). *
  • the conductor insulating layers 33 and 133 having the via holes 37a and 137a are formed on the conductor layers 34 and 134 having the connection terminals T1 and T11 and the vias 36 and 136. Are formed respectively (see FIG. 6B). *
  • connection terminal T1 Between the plurality of connection terminals T1 forming the surface layer of the buildup layer 3 is filled with the filling member 4 to a position lower than the connection terminal T1.
  • the surface of the connection terminal T1 can be roughened by, for example, processing with an etching solution such as MEC etch bond (manufactured by MEC).
  • MEC etching solution
  • any one metal element of Sn (tin), Ti (titanium), Cr (chromium), and Ni (nickel) is coated on the surface of each connection terminal T1.
  • a coupling agent treatment may be performed on the metal layer to improve the adhesion to the filling member 4. *
  • Various methods can be adopted as a method of filling the filling member 4 between the connection terminals T1.
  • a filling method for filling the filling member 4 between the connection terminals T1 will be described.
  • various methods such as printing, laminating, roll coating, spin coating, etc. can be used as a method for coating the insulating resin to be the filling member 4.
  • the surface of the build-up layer 3 having the connection terminals T1 formed on the surface layer is thinly coated with a thermosetting insulating resin and thermally cured, and then cured.
  • the filling member 4 is filled between the connection terminals T1 by polishing the insulating resin until it becomes lower than the connection terminals T1. By this polishing, the surface H1 of the filling member 4 can be roughened.
  • the surface of the build-up layer 3 having the connection terminals T1 formed on the surface layer is thinly coated with a thermosetting insulating resin, and then the insulating resin is melted. After the excess insulating resin covering the upper surface of the connection terminal T1 is removed with a solvent, the filling member 4 is filled between the connection terminals T1 by thermosetting. By this removal, the surface H1 of the filling member 4 can be roughened.
  • the surface of the build-up layer 3 having the connection terminals T1 formed on the surface layer is coated with a thick thermosetting insulating resin and thermally cured, and then the semiconductor.
  • the region other than the device mounting region is masked, and the filling member 4 is filled between the connection terminals T1 by dry-etching the insulating resin by RIE (Reactive Ion Etching) or the like until it becomes lower than the connection terminals T1.
  • RIE Reactive Ion Etching
  • FIG. 8 is an explanatory diagram of the fourth filling method.
  • the fourth filling method will be described with reference to FIG.
  • an opening of the solder resist layer is formed later.
  • the insulating resin is exposed and developed by masking the inner region of the region to be 5a, and the insulating resin to be the outer region of the opening 5a is photocured (see FIG. 8B).
  • the wiring substrate 100 in the middle of manufacture is immersed in an aqueous solution of sodium carbonate (concentration of 1% by weight) for a short time (a time that the insulating resin surface of the unexposed portion is slightly swollen) (see FIG. 8C). . Thereafter, the insulating resin swollen by washing with water is emulsified (see FIG. 8D). Next, the swollen and emulsified insulating resin is removed from the wiring substrate 100 during manufacture (see FIG. 8E). The above immersion and water washing are repeated once each or several times until the position of the upper end of the insulating resin that has not been photocured is lower than the upper end of each wiring conductor T1.
  • the insulating resin is cured by heat or ultraviolet rays.
  • the filling member 4 is filled between the connection terminals T1 by the fourth filling method, the filling member 4 and the solder resist layer 5 are integrally formed.
  • the surface H1 of the filling member 4 and the inner peripheral surface H3 of the opening 5a can be roughened by immersion and washing with water.
  • solder Resist Layer Step FIG. 9
  • a film-like solder resist is pressed and laminated on the surfaces of the filling member 4 and the buildup layer 13 respectively.
  • the laminated film-like solder resist is exposed and developed, and a part of the surface of each connection terminal T11 is formed with a solder resist layer 5 having an NSMD-shaped opening 5a that exposes the surface and side surfaces of each connection terminal T1.
  • a solder resist layer 14 having an exposed SMD-shaped opening 14a is obtained.
  • a process for example, polishing or etching
  • the filling member 4 and the solder resist layer 5 are integrally formed. Therefore, in this step, it is necessary to stack the solder resist layer 5. Absent. *
  • the exposed surface of the connection terminal T1 is etched with sodium persulfate or the like to remove impurities such as an oxide film on the surface of the connection terminal T1, and around the main surface F of the connection terminal T1.
  • a step L is formed on the substrate.
  • the metal plating layer M is formed on the exposed surfaces of the connection terminals T1 and T11 by electroless reduction plating using a reducing agent.
  • the metal plating layer M is formed on the exposed surface of the connection terminal T1 by electroless displacement plating, the metal on the exposed surface of the connection terminal T1 is replaced to form the metal plating layer M.
  • a step L is formed around the main surface F of the connection terminal T1 without etching the exposed surface of the connection terminal T1 with sodium persulfate or the like.
  • solder when solder is coated on the exposed surface of the connection terminal T1, the following two methods can be selected according to the thickness of the solder layer to be coated. *
  • a thin coating is applied to the entire inside of the SMD-shaped opening 14a so as to cover the entire exposed surface of T1. Thereafter, reflow is performed to form a solder layer made of Sn and Ag or an alloy of Sn, Ag and Cu on the exposed surface of the connection terminal T1.
  • solder coating method When a solder layer having a thickness of 10 ⁇ m or less is coated on the exposed surface of the connection terminal T1, the exposed surface of the connection terminal T1 is slightly etched (soft etching) to form the exposed surface of the connection terminal T1. The formed oxide film is removed. At this time, a step L is formed around the main surface F of the connection terminal T1. Next, an electroless Sn (tin) plating is performed on the exposed surface of the connection terminal T1 to form a Sn plating layer, and a flux is applied so as to cover the entire surface of the Sn plating layer.
  • connection terminal T1 Thereafter, reflow is performed to melt the Sn plating layer plated on the connection terminal T1, and a solder layer is formed on the main surface F of the connection terminal T1. At this time, the melted Sn aggregates on the main surface F of the connection terminal T1 due to surface tension.
  • solder paste is applied on the metal plating layer M formed on the connection terminal T11 by solder printing, reflow is performed at a predetermined temperature and time, and solder balls are formed on the connection terminal T11. B is formed.
  • the surface roughness of the surface H1 of the filling member 4 is rougher than the surface roughness of the upper surface H2 of the solder resist layer 5 described later. For this reason, when the connection terminal T1 is connected to the semiconductor chip, the flowability of the underfill filling the gap between the semiconductor chip and the wiring substrate 100 is improved. For this reason, it is possible to prevent a void from being generated in the underfill between the connection terminals T1, and to prevent a short circuit between the connection terminals T1 due to the solder flowing out into the void during reflow of the solder. it can. *
  • the surface roughness of the surface H1 of the filling member 4 is 0.06 ⁇ m to 0.8 ⁇ m in Ra (centerline average roughness), or 1.0 ⁇ m to 9.0 ⁇ m in Rz (ten-point average roughness). Therefore, when the connection terminal T1 is connected to the semiconductor chip, the flowability of the underfill that fills the gap between the semiconductor chip and the wiring substrate 100 is further improved.
  • the thickness D1 of the filling member 4 is thinner than the thickness (height) D2 of the connection terminal T1. That is, at least a part of the connection terminal T ⁇ b> 1 protrudes from the surface H ⁇ b> 1 of the filling member 4. By projecting the connection terminal T1 from the surface H1 of the filling member 4, the connection with the terminal of the semiconductor chip is facilitated. *
  • the surface roughness of the upper surface H2 of the solder resist layer 5 is equal to or less than the surface roughness of the surface H1 of the filling member 4. For this reason, the underfill flowability of the upper surface H2 of the solder resist layer 5 is lower than that of the surface H1 of the filling member 4, and the underfill can be prevented from flowing out from the opening 5a of the solder resist layer 5. . *
  • the surface roughness of the upper surface H2 of the solder resist layer 5 is 0.02 ⁇ m to 0.25 ⁇ m in Ra (center line average roughness), or 0.6 ⁇ m to 5.0 ⁇ m in Rz (ten-point average roughness). Therefore, it is possible to further suppress the underfill from flowing out from the opening 5a of the solder resist layer 5.
  • the surface roughness of the inner peripheral surface H3 of the opening 5a of the solder resist layer 5 is rougher than the surface roughness of the upper surface H2 of the solder resist layer 5.
  • the surface roughness of the inner peripheral surface H3 of the opening 5a of the solder resist layer 5 is 0.06 ⁇ m to 0.8 ⁇ m in Ra (center line average roughness), or 1 in Rz (ten-point average roughness). Since it is set to 0.0 ⁇ m to 9.0 ⁇ m, the flowability of the underfill on the inner peripheral surface H3 of the opening 5a is further improved. For this reason, it can prevent more effectively that a void does not generate
  • the step L is formed on the outer periphery of the first main surface F facing the contact surface with the resin insulating layer 33 constituting the buildup layer 3 of the connection terminal T1, the solder that coats the connection terminal T1 Thus, the connecting terminal T1 can be further reduced in pitch. Further, since the contact surface of the connection terminal T1 with the filling member 4 is roughened and the filling member 4 is filled between the connection terminals T1, the adhesive strength between the connection terminal T1 and the filling member 4 is improved. . For this reason, the possibility that the connection terminal 1 may be peeled off during the manufacturing process is suppressed. *
  • FIG. 12 is a plan view (surface side) of a wiring board 200 in the second embodiment.
  • FIG. 13 is a partial cross-sectional view of the wiring board 200 taken along line II in FIG.
  • FIG. 14 is a configuration diagram of the connection terminal T ⁇ b> 2 formed on the front surface side of the wiring board 200.
  • FIG. 14A is a top view of the connection terminal T2.
  • FIG. 14B is a cross-sectional view taken along the line II-II in FIG.
  • the configuration of the wiring substrate 200 will be described with reference to FIGS. 12 to 14. However, the same components as those of the wiring substrate 100 described with reference to FIGS. Description is omitted. *
  • a lid plating layer 41 that is electrically connected to the core conductor layer 21 is formed.
  • the lid plating layer 41, the conductor layer 32, the conductor layer 32, and the conductor layer 34 are electrically connected by a filled via 42 and a filled via 43, respectively.
  • Filled vias 42 and 43 have a via hole 44a and a via conductor 44b filled in the via hole 44a by plating.
  • the connection terminal T2 which will be described later, is formed on the outermost layer of the buildup layer 3, and the wiring pattern connected in the same layer as the connection terminal T2 and the solder resist layer that covers the wiring pattern are not formed.
  • the resin insulating layers 31 and 33 and the conductor layer 32 constitute a laminate. *
  • connection terminal T2 formed on the front surface side of the wiring board 200 is a so-called area bump type connection terminal arranged in the entire mounting region of the semiconductor chip.
  • the connection terminal T2 is a connection terminal with the semiconductor chip.
  • the semiconductor chip is mounted on the wiring board 200 by being electrically connected to the connection terminal T2.
  • the surface of each connection terminal T2 is roughened in order to improve the adhesiveness with the filling member 4.
  • the surface of the connection terminal T2 can be roughened by, for example, processing with an etching solution such as MEC etch bond (manufactured by MEC). *
  • connection terminal T2 is formed with a step L on the outer periphery of the first main surface F facing the contact surface with the resin insulating layer 33 constituting the buildup layer 3, and the connection terminal T2 including the step is exposed.
  • the surface is covered with a metal plating layer M.
  • the metal plating M was formed on the connection terminal T2 by etching the exposed surface of the connection terminal T2 with sodium persulfate or the like to form a step L around the main surface F of the connection terminal T2, and then using a reducing agent. This is performed by forming a metal plating layer M on the exposed surface of the connection terminal T2 by electroless reduction plating.
  • the metal plating layer M is formed on the exposed surface of the connection terminal T2 by electroless displacement plating, the metal on the exposed surface of the connection terminal T2 is replaced to form the metal plating layer M. Therefore, a step L is formed around the main surface F of the connection terminal T2 without etching the exposed surface of the connection terminal T2 with sodium persulfate or the like.
  • connection terminal T2 of the wiring board 200 protrude from the resin insulating layer 33, and the surface and side surfaces are exposed. For this reason, like the connection terminal T1 of the wiring board 100, the space between the connection terminals T2 is filled with the filling member 4 which is an insulating member. Further, the filling member 4 is filled between the connection terminals T2 in close contact with the respective side surfaces of the plurality of connection terminals T2 formed on the surface layer of the buildup layer 3.
  • the surface roughness of the surface H1 of the filling member 4 is rougher than the surface roughness of the upper surface H2 of the solder resist layer 5 described later, and the surface roughness is 0.06 ⁇ m to Ra (centerline average roughness). 0.8 ⁇ m, or Rz (10-point average roughness) of 1.0 ⁇ m to 9.0 ⁇ m. Furthermore, the thickness D1 of the filling member 4 is thinner than the thickness (height) D3 of the connection terminal T2. That is, at least a part of the connection terminal T1 protrudes from the surface H1 of the filling member 4.
  • the filling member 4 can be filled between the connection terminals T2 by the first to fourth filling methods described in the first embodiment.
  • the solder resist layer 5 has an opening 5a that exposes the connection terminal T2 disposed in the entire mounting region of the semiconductor chip.
  • the opening 5a of the solder resist layer 5 has an NSMD shape in which a plurality of connection terminals T2 are arranged in the same opening.
  • the surface roughness of the upper surface H2 of the solder resist layer 5 is equal to or less than the surface roughness of the surface H1 of the filling member 4, and the surface roughness is 0.02 ⁇ m in terms of Ra (centerline average roughness). 0.25 ⁇ m or Rz (10-point average roughness) of 0.6 ⁇ m to 5.0 ⁇ m. *
  • the surface roughness of the inner peripheral surface H3 of the opening 5a of the solder resist layer 5 is rougher than the surface roughness of the upper surface H2 of the solder resist layer 5.
  • the surface roughness of the inner peripheral surface H3 of the opening 5a of the solder resist layer 5 is 0.06 ⁇ m to 0.8 ⁇ m in Ra (centerline average roughness), or 1. Rz (ten-point average roughness). It is preferably 0 ⁇ m to 9.0 ⁇ m.
  • the surface roughness of the inner peripheral surface H3 of the opening 5a of the solder resist layer 5 is 0.06 ⁇ m to 0.8 ⁇ m in Ra (centerline average roughness), or 1.0 ⁇ m in Rz (ten-point average roughness).
  • a lid plating layer 141 that is electrically connected to the core conductor layer 22 is formed.
  • the lid plating 141, the conductor layer 132, the conductor layer 132, and the conductor layer 134 are formed. These are electrically connected by filled via 142 and filled via 143, respectively. Filled vias 142 and 143 have via holes 144a and via conductors 144b filled in the via holes 144a by plating. *
  • the inventors manufactured two wiring boards A and B by the manufacturing method of the wiring board 100 described with reference to FIGS.
  • the filling member 4 of the wiring board 100 was filled by the fourth filling method described with reference to FIG.
  • the wiring board A and the wiring board B are different in that different materials are used for the filling member 4 and the solder resist layer 5.
  • the inventors manufactured the wiring boards A and B, and then mounted a semiconductor chip and confirmed the underfill flowability. *
  • FIG. 16 is an enlarged image of the surface of the wiring board according to the example.
  • FIG. 16A is an enlarged image of the surface H1 of the filling member 4 of the wiring board A.
  • FIG. 16B is an enlarged image of the upper surface H2 of the solder resist layer 5 of the wiring board A. *
  • Table 1 shows the surface roughness (Ra) of the wiring boards A and B
  • Table 2 shows the surface roughness (Rz) of the wiring boards A and B, respectively.
  • Ra and Rz are averages of values measured at 18 points.
  • the surface roughness (Ra, Rz) of the surface H1 of the filling member 4 is the surface roughness of the upper surface H2 of the solder resist layer 5 ( It can be seen that it is coarser than (Ra, Rz).
  • the inventors mounted a semiconductor chip on the produced wiring boards A and B, and confirmed that there was no problem in the flowability of the underfill. Further, it was confirmed that the underfill does not flow out from the opening 5a of the solder resist layer 5.
  • the filling member 4 filled between the connection terminals T1 and T2 respectively.
  • the upper surface of the filling member 4 is not necessarily flat (flat).
  • the upper surface of the filling member 4 is rounded. Even if it is a so-called fillet shape, the same effect can be obtained.
  • the filling member 4 and the solder resist layer 5 are made of an insulating resin.
  • the material which comprises the filling member 4 and the soldering resist layer 5 is not specifically limited, You may comprise with the insulating material which added granular fillers, such as a silica, to insulating resin.
  • the filling member 4 and the solder resist layer 5 are made of an insulating material containing a filler, the surface H1 of the filling member 4 or the surface on the inner peripheral surface H3 of the opening of the solder resist layer 5 is changed by changing the particle size of the filler. It becomes easy to control the roughness to an arbitrary value.
  • the present invention has been described in detail with specific examples. However, the present invention is not limited to the above contents, and various modifications and changes can be made without departing from the scope of the present invention.
  • the embodiment is described in which the wiring boards 100 and 200 are BGA boards that are connected to a mother board or the like via the solder balls B.
  • the solder balls B instead of the solder balls B, so-called pins or lands are provided.
  • the wiring boards 100 and 200 may be connected to a mother board or the like as a PGA (Pin Grid Array) board or an LGA (Land Grid Array) board. *
  • the solder resist layer 5 is formed after the filling member 4 is formed.
  • the filling is performed after the solder resist layer 5 is formed.
  • the member 4 may be formed.

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Abstract

電子部品と配線基板との隙間に充填されるアンダーフィルの流れ性を向上できる配線基板を得る。本発明に係る配線基板は、絶縁層及び導体層がそれぞれ１層以上積層された積層体を有する配線基板であって、前記積層体上に互いに離間して形成された複数の接続端子と、前記複数の接続端子間に充填され、前記複数の接続端子の各側面の少なくとも一部と当接する充填部材と、前記積層体上に積層され、前記複数の接続端子を露出する開口を有するソルダーレジスト層と、を備え、前記充填部材の表面粗さは、前記ソルダーレジスト層の上面の表面粗さよりも粗いことを特徴とする。

Description

配線基板
本発明は、主面に電子部品を接続するための複数の接続端子が形成された配線基板に関する。
通常、配線基板の主面（表面）には、半導体チップとの接続用の端子（以下、接続端子と称する）が形成されている。近年では、この接続端子の高密度化が進んでおり、配置される接続端子の間隔（ピッチ）が狭くなっている。このため、複数の接続端子をソルダーレジストの同一開口内に配置したＮＳＭＤ（ノン・ソルダー・マスク・ディファインド）を採用した配線基板が提案されている。　
ところが、複数の接続端子を同一開口内に配置した場合、接続端子表面にコートされた半田が隣接する接続端子に流出し、接続端子間が短絡（ショート）する虞がある。そこで接続端子表面にコートされた半田が隣接する接続端子に流出するのを防止するために、各接続端子間に絶縁性の隔壁を設けたものがある（例えば、特許文献１参照）。　
しかしながら、隔壁を設けた場合、この隔壁が、電子部品（例えば、半導体チップ）を実装する際に電子部品と配線基板との隙間に充填されるアンダーフィルの流れを妨げる。このため、電子部品と配線基板との隙間にアンダーフィルが均一に充填されず、破断や腐食などの不具合が発生する虞がある。
特開２００９－２１２２２８号公報
本発明は、電子部品と配線基板との隙間に充填されるアンダーフィルの流れ性を向上できる配線基板を得ることを目的とする。
上記目的を達成すべく、本発明は、　絶縁層及び導体層がそれぞれ１層以上積層された積層体を有する配線基板であって、前記積層体上に互いに離間して形成された複数の接続端子と、前記複数の接続端子間に充填され、前記複数の接続端子の各側面の少なくとも一部と当接する充填部材と、前記積層体上に積層され、前記複数の接続端子を露出する開口を有するソルダーレジスト層と、を備え、前記充填部材の表面粗さは、前記ソルダーレジスト層の上面の表面粗さよりも粗いことを特徴とする。　
本発明によれば、前記複数の接続端子間に充填された充填部材の表面粗さを、ソルダーレジスト層の上面の表面より粗くしている。このため、半導体チップと接続した際に、半導体チップと配線基板との隙間に充填されることとなるアンダーフィルの流れ性が向上する。このため、接続端子間にてアンダーフィルにボイドが発生するのを防止することができ、半田のリフロー時に、このボイドに半田が流出して接続端子間が短絡（ショート）することを防止できる。　
なお、本発明の一態様においては、前記充填部材の表面粗さ（Ｒａ）は、０．０６μｍ～０．８μｍであることを特徴とする。充填部材の表面粗さ（Ｒａ）を、０．０６μｍ～０．８μｍとすることで、アンダーフィルの流れ性がより向上する。　
また、本発明の他の態様においては、前記ソルダーレジスト層の表面粗さ（Ｒａ）は、０．０２μｍ～０．２５μｍであることを特徴とする。ソルダーレジスト層の表面粗さ（Ｒａ）を、０．０２μｍ～０．２５μｍとすることで、アンダーフィルがソルダーレジスト層の開口から外側に流れ出すことを抑制することができる。　
また、本発明の他の態様においては、前記ソルダーレジスト層が有する前記開口の内周面の表面粗さは、前記ソルダーレジスト層の上面の表面粗さよりも粗いことを特徴とする。ソルダーレジスト層が有する開口の内周面の表面粗さを、ソルダーレジスト層の上面の表面粗さよりも粗くすることで、開口の内周面におけるアンダーフィルの流れ性が向上する。　
また、本発明のその他の態様においては、前記充填部材は、ソルダーレジストとして機能することを特徴とする。充填部材がソルダーレジストとして機能することで、充填部材上に半田が残留し、接続端子間が短絡（ショート）することを抑制できる。　
さらに、本発明のその他の態様においては、前記接続端子は、少なくとも一部が前記充填部材の表面から突出していることを特徴とする。接続端子を、充填部材の表面から突出させることで、相手側端子との接続が容易となる。
以上説明したように、本発明によれば、電子部品と配線基板との隙間に充填されるアンダーフィルの流れ性を向上できる配線基板を得ることができる。
第１の実施形態に係る配線基板の平面図（表面側）。 第１の実施形態に係る配線基板の一部断面図。 第１の実施形態に係る配線基板の表面側の接続端子の構成図。 第１の実施形態に係る配線基板の製造工程図（コア基板工程）。 第１の実施形態に係る配線基板の製造工程図（ビルドアップ工程）。 第１の実施形態に係る配線基板の製造工程図（ビルドアップ工程）。 第１の実施形態に係る配線基板の製造工程図（充填工程）。 第４の充填方法の説明図。 第１の実施形態に係る配線基板の製造工程図（ソルダーレジスト層工程）。 第１の実施形態に係る配線基板の製造工程図（めっき工程）。 第１の実施形態に係る配線基板の製造工程図（バックエンド工程）。 第２の実施形態に係る配線基板の平面図（表面側）。 第２の実施形態に係る配線基板の一部断面図。 第２の実施形態に係る配線基板の表面側の接続端子の構成図。 その他の実施形態に係る配線基板の充填部材の上面形状を示す図。 実施例に係る配線基板表面の画像。
以下、本発明の実施形態について図面を参照しながら詳細に説明する。なお、以下の説明では、コア基板上にビルドアップ層を形成した配線基板を例に、本発明の実施形態を説明するが、複数の接続端子が形成された配線基板であればよく、例えば、コア基板を有しない配線基板であってもよい。　
（第１の実施形態）　図１は、第１の実施形態における配線基板１００の平面図（表面側）である。図２は、図１の線分Ｉ－Ｉにおける配線基板１００の一部断面図である。図３は、配線基板１００の表面側に形成された接続端子Ｔ１の構成図である。図３（ａ）は、接続端子Ｔ１の上面図である。図３（ｂ）は、図３（ａ）の線分ＩＩ－ＩＩにおける断面図である。なお、以下の説明では、半導体チップが接続される側を表面側とし、マザーボードやソケット等（以下、マザーボード等と称する）が接続される側を裏面側とする。　
（配線基板１００の構成）　図１～３に示す配線基板１００は、コア基板２と、半導体チップ（不図示）との接続端子Ｔ１が複数形成され、コア基板２の表面側に積層されるビルドアップ層３（表面側）と、ビルドアップ層３に積層され、複数の接続端子Ｔ１間を充填する充填部材４と、充填部材４に積層され、接続端子Ｔ１の少なくとも一部を露出する開口５ａが形成されたソルダーレジスト層５と、マザーボード等（不図示）との接続端子Ｔ１１が複数形成され、コア基板２の裏面側に積層されるビルドアップ層１３（裏面側）と、ビルドアップ層１３に積層され、接続端子Ｔ１１の少なくとも一部を露出する開口１４ａが形成されたソルダーレジスト層１４と、を備える。　
コア基板２は、耐熱性樹脂板（たとえばビスマレイミド－トリアジン樹脂板）や、繊維強化樹脂板（たとえばガラス繊維強化エポキシ樹脂）等で構成された板状の樹脂製基板である。コア基板２の表面及び裏面には、金属配線Ｌ１，Ｌ１１をなすコア導体層２１，２２がそれぞれ形成されている。また、コア基板２には、ドリル等により穿設されたスルーホール２３が形成され、その内壁面にはコア導体層２１，２２を互いに導通させるスルーホール導体２４が形成されている。さらに、スルーホール２３は、エポキシ樹脂等の樹脂製穴埋め材２５により充填されている。　
（表面側の構成）　ビルドアップ層３は、コア基板２の表面側に積層された樹脂絶縁層３１，３３及び導体層３２，３４からなる。樹脂絶縁層３１は、熱硬化性樹脂組成物からなり、表面に金属配線Ｌ２をなす導体層３２が形成されている。また、樹脂絶縁層３１には、コア導体層２１と導体層３２とを電気的に接続するビア３５が形成されている。樹脂絶縁層３３は、熱硬化性樹脂組成物からなり、表層に複数の接続端子Ｔ１を有する導体層３４が形成されている。また、樹脂絶縁層３３には、導体層３２と導体層３４とを電気的に接続するビア３６が形成されている。ここで、樹脂絶縁層３１，３３及び導体層３２は積層体を構成する。　
ビア３５，３６は、それぞれ、ビアホール３７ａとその内周面に設けられたビア導体３７ｂと、底面側にてビア導体３７ｂと導通するように設けられたビアパッド３７ｃと、ビアパッド３７ｃと反対側にてビア導体３７ｂの開口周縁から外向きに張り出すビアランド３７ｄとを有している。　
接続端子Ｔ１は、半導体チップと接続するための接続端子である。接続端子Ｔ１は、半導体チップの実装領域の内周に沿って配置された、いわゆるペリフェラル型の接続端子である。半導体チップは、この接続端子Ｔ１と電気的に接続されることにより配線基板１００に実装される。各接続端子Ｔ１は、後述する充填部材４との接着性を向上させるために、その表面が粗化されている。　
また、各接続端子Ｔ１の表面を粗化しない場合でも、Ｓｎ（錫）、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｎｉ（ニッケル）のいずれか１つの金属元素を各接続端子Ｔ１の表面にコーティングして金属層を形成した後、この金属層の上にカップリング剤処理を施すことで、後述する充填部材４との接着性を向上することができる。カップリング剤は、主に金属や無機材と樹脂等の有機材の密着性を良くする役割を持つ。カップリング剤には、シランカップリング剤、チタネート系カップリング剤、アルミネート系カップリング剤等があるが、シランカップリング剤を用いることがより好ましい。シランカップリング剤としては、例えば、アミノシラン、エポキシシラン、スチレンシラン等がある。　
また、各接続端子Ｔ１は、ビルドアップ層３を構成する樹脂絶縁層３３との当接面に対向する第１の主面Ｆの外周に段差Ｌが形成され、この段差Ｌを含む接続端子Ｔ１の露出面は、金属めっき層Ｍにより覆われている。半導体チップを配線基板１００に実装する際には、半導体チップの接続端子にコートされた半田をリフローすることで半導体チップの接続端子と接続端子Ｔ１とが電気的に接続される。なお、金属めっき層Ｍは、例えば、Ｎｉ層、Ｓｎ層、Ａｇ層、Ｐｄ層、Ａｕ層等の金属層から選択される単一又は複数の層（例えば、Ｎｉ層／Ａｕ層、Ｎｉ層／Ｐｄ層／Ａｕ層）で構成される。また、金属めっき層Ｍの代わりに、防錆用のＯＳＰ（Organic Solderability Preservative）処理を施してもよい。また、段差Ｌを含む接続端子Ｔ１の露出面に半田をコートしてもよく、さらに、段差Ｌを含む接続端子Ｔ１の露出面を金属めっき層Ｍで覆った後、この金属めっき層Ｍに半田をコートしてもよい。なお、接続端子Ｔ１の露出面に半田をコートする方法については後述する。　
充填部材４は、ビルドアップ層３に積層される絶縁性部材であり、その材質は、ソルダーレジスト層５と同じであることが好ましい。充填部材４は、ビルドアップ層３の表層に形成された各接続端子Ｔ１の側面と密着した状態で、接続端子Ｔ１間に充填されている。充填部材４の表面Ｈ１の表面粗さは、後述のソルダーレジスト層５の上面Ｈ２の表面粗さよりも粗くなっている。このため、接続端子Ｔ１を半導体チップと接続した際に、半導体チップと配線基板１００との隙間に充填されるアンダーフィルの流れ性が向上する。このため、接続端子Ｔ１間にてアンダーフィルにボイドが発生するのを防止することができ、半田のリフロー時に、このボイドに半田が流出し
て接続端子Ｔ１間が短絡（ショート）することを防止できる。　
なお、充填部材４の表面Ｈ１の表面粗さは、Ｒａ（中心線平均粗さ）で０．０６μｍ～０．８μｍ、又は、Ｒｚ（十点平均粗さ）で１．０μｍ～９．０μｍであることが好ましい。充填部材４の表面Ｈ１の表面粗さを、Ｒａ（中心線平均粗さ）で０．０６μｍ～０．８μｍ、又は、Ｒｚ（十点平均粗さ）で１．０μｍ～９．０μｍとすることで、接続端子Ｔ１を半導体チップと接続した際に、半導体チップと配線基板１００との隙間に充填されるアンダーフィルの流れ性がさらに向上する。　
また、充填部材４の厚みＤ１は、接続端子Ｔ１の厚み（高さ）Ｄ２よりも薄くなっている。つまり、接続端子Ｔ１は、少なくとも一部が充填部材４の表面Ｈ１から突出している。接続端子Ｔ１を、充填部材４の表面Ｈ１から突出させることで、半導体チップの端子との接続が容易となる。　
ソルダーレジスト層５は、接続端子Ｔ１と接続される配線パターンを覆うとともに、半導体チップの実装領域の内周に沿って配置された接続端子Ｔ１を露出させる開口５ａを有している。ソルダーレジスト層５の開口５ａは、同一開口内に複数の接続端子Ｔ１を配置するＮＳＭＤ形状となっている。ここで、ソルダーレジスト層５の上面Ｈ２の表面粗さは、充填部材４の表面Ｈ１の表面粗さ以下となっている。このため、ソルダーレジスト層５の上面Ｈ２は、充填部材４の表面Ｈ１よりもアンダーフィルの流れ性が低くなり、アンダーフィルがソルダーレジスト層５の開口５ａから外側に流れ出すことを抑制することができる。　
なお、ソルダーレジスト層５の上面Ｈ２の表面粗さは、Ｒａ（中心線平均粗さ）で０．０２μｍ～０．２５μｍ、又は、Ｒｚ（十点平均粗さ）で０．６μｍ～５．０μｍであることが好ましい。ソルダーレジスト層５の上面Ｈ２の表面粗さを、Ｒａ（中心線平均粗さ）で０．０２μｍ～０．２５μｍ、又は、Ｒｚ（十点平均粗さ）で０．６μｍ～５．０μｍとすることで、アンダーフィルがソルダーレジスト層５の開口５ａから外側に流れ出すことをさらに抑制することができる。　
また、ソルダーレジスト層５が有する開口５ａの内周面Ｈ３の表面粗さは、ソルダーレジスト層５の上面Ｈ２の表面粗さよりも粗い。ソルダーレジスト層５が有する開口５ａの内周面Ｈ３の表面粗さを、ソルダーレジスト層５の上面Ｈ２の表面粗さよりも粗くすることで、開口５ａの内周面Ｈ３におけるアンダーフィルの流れ性が向上する。このため、充填部材４の表面Ｈ１と、開口５ａの内周面Ｈ３との間にアンダーフィルが流れずにボイドが発生することを効果的に防止することができる。　
なお、ソルダーレジスト層５が有する開口５ａの内周面Ｈ３の表面粗さは、Ｒａ（中心線平均粗さ）で０．０６μｍ～０．８μｍ、又は、Ｒｚ（十点平均粗さ）で１．０μｍ～９．０μｍであることが好ましい。ソルダーレジスト層５が有する開口５ａの内周面Ｈ３の表面粗さを、Ｒａ（中心線平均粗さ）で０．０６μｍ～０．８μｍ、又は、Ｒｚ（十点平均粗さ）で１．０μｍ～９．０μｍとすることで、開口５ａの内周面Ｈ３におけるアンダーフィルの流れ性がさらに向上する。このため、充填部材４の表面Ｈ１と、開口５ａの内周面Ｈ３との間にアンダーフィルが流れずにボイドが発生することをより効果的に防止することができる。　
（裏面側の構成）　ビルドアップ層１３は、コア基板２の裏面側に積層された樹脂絶縁層１３１，１３３及び導体層１３２，１３４からなる。樹脂絶縁層１３１は、熱硬化性樹脂組成物からなり、裏面に金属配線Ｌ１２をなす導体層１３２が形成されている。また、樹脂絶縁層１３１には、コア導体層２２と導体層１３２とを電気的に接続するビア１３５が形成されている。樹脂絶縁層１３３は、熱硬化性樹脂組成物からなり、表層に１以上の接続端子Ｔ１１を有する導体層１３４が形成されている。また、樹脂絶縁層１３３には、導体層１３２と導体層１３４とを電気的に接続するビア１３６が形成されている。　
ビア１３５，１３６は、それぞれ、ビアホール１３７ａとその内周面に設けられたビア導体１３７ｂと、底面側にてビア導体１３７ｂと導通するように設けられたビアパッド１３７ｃと、ビアパッド１３７ｃと反対側にてビア導体１３７ｂの開口周縁から外向きに張り出すビアランド１３７ｄとを有している。　
接続端子Ｔ１１は、配線基板１００をマザーボード等に接続するための裏面ランド（ＰＧＡパッド、ＢＧＡパッド）として利用されるものであり、配線基板１００の略中心部を除く外周領域に形成され、前記略中央部を囲むようにして矩形状に配列されている。また、接続端子Ｔ１１の表面の少なくとも一部は、金属めっき層Ｍにより覆われている。　
ソルダーレジスト層１４は、フィルム状のソルダーレジストをビルドアップ層１３の表面上に積層して形成されている。ソルダーレジスト層１４には、各接続端子Ｔ１１の表面の一部を露出させる開口１４ａが形成されている。このため、各接続端子Ｔ１１は、表面の一部が開口１４ａによりソルダーレジスト層１４から露出した状態となっている。つまり、ソルダーレジスト層１４の開口１４ａは、各接続端子Ｔ１１の表面の一部を露出したＳＭＤ形状となっている。なお、ソルダーレジスト層５の開口５ａとは異なり、ソルダーレジスト層１４の開口１４ａは、接続端子Ｔ１１毎に形成されている。　
開口１４ａ内には、たとえばＳｎ－Ａｇ、Ｓｎ－Ｃｕ、Ｓｎ－Ａｇ－Ｃｕ、Ｓｎ－Ｓｂなど実質的にＰｂを含有しない半田からなる半田ボールＢが、金属めっき層Ｍを介して接続端子Ｔ１１と電気的に接続するようにして形成されている。なお、配線基板１００をマザーボード等に実装する際は、配線基板１００の半田ボールＢをリフローすることで、接続端子Ｔ１１をマザーボード等の接続端子に電気的に接続する。　
（配線基板の製造方法）　図４～図１１は、第１の実施形態に係る配線基板１００の製造工程を示す図である。以下、図４～図１１を参照して、配線基板１００の製造方法について説明する。　
（コア基板工程：図４）　板状の樹脂製基板の表面及び裏面に銅箔が貼付された銅張積層板を準備する。また、銅張積層板に対してドリルを用いて孔あけ加工を行い、スルーホール２３となる貫通孔を所定位置にあらかじめ形成しておく。そして、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことでスルーホール２３内壁にスルーホール導体２４を形成し、銅張積層板の両面に銅めっき層を形成する（図４（ａ）参照）。　
その後、スルーホール導体２４内をエポキシ樹脂等の樹脂穴埋め材２５で充填する。さらに、銅張積層板の両面の銅箔上に形成された銅めっきを所望の形状にエッチングして銅張積層板の表面及び裏面に金属配線Ｌ１，Ｌ１１をなすコア導体層２１，２２をそれぞれ形成し、コア基板２を得る（図４（ｂ）参照）。なお、スルーホール２３形成工程の後、加工部分のスミアを除去するデスミア処理を行うことが望ましい。　
（ビルドアップ工程：図５～図６）　コア基板２の表面及び裏面に、樹脂絶縁層３１，１３１となるエポキシ樹脂を主成分とするフィルム状絶縁樹脂材料をそれぞれ重ね合わせて配置する。そして、この積層物を真空圧着熱プレス機で加圧加熱し、フィルム状絶縁樹脂材料を熱硬化させながら圧着する。次に、従来周知のレーザー加工装置を用いてレーザー照射を行い、樹脂絶縁層３１，１３１にビアホール３７ａ，１３７ａをそれぞれ形成する（図５（ａ）参照）。　
続いて、樹脂絶縁層３１，１３１の表面を粗化した後、無電解めっきを行い、ビアホール３７ａ，１３７ａの内壁を含む樹脂絶縁層３１，１３１上に無電解銅めっき層を形成する。次にフォトレジストを樹脂絶縁層３１，１３１上に形成された無電解銅めっき層上にラミネートして、露光・現像を行い、所望の形状にめっきレジストを形成する。　
その後、このめっきレジストをマスクとして、電解めっきにより、銅をめっきして、所望の銅めっきパターンを得る。次に、めっきレジストを剥離して、めっきレジスト下に存在していた無電解銅めっき層を除去して、金属配線Ｌ２，Ｌ１２をなす導体層３２，１３２を形成する。また、この際に、ビア導体３７ｂ，１３７ｂ、ビアパッド３７ｃ，１３７ｃ及びビアランド３７ｄ，１３７ｄからなるビア３５，１３５も形成される（図５ｂ参照）。　
次に、導体層３２，１３２上に、樹脂絶縁層３３，１３３となるエポキシ樹脂を主成分とするフィルム状絶縁樹脂材料をそれぞれ重ね合わせて配置する。そして、この積層物を真空圧着熱プレス機で加圧加熱し、フィルム状絶縁樹脂材料を熱硬化させながら圧着する。　次に、従来周知のレーザー加工装置を用いてレーザー照射を行い、樹脂絶縁層３３，１３３にビアホール３７ａ，１３７ａをそれぞれ形成する（図６（ａ）参照）。　
続いて、導体層３２，１３２を形成した時と同様にして、ビアホール３７ａ，１３７ａが形成された樹脂絶縁層３３，１３３に、接続端子Ｔ１，Ｔ１１を有する導体層３４，１３４及びビア３６，１３６をそれぞれ形成する（図６（ｂ）参照）。　
（充填工程：図７）　次に、ビルドアップ層３の表層をなす複数の接続端子Ｔ１間を、接続端子Ｔ１よりも低い位置まで充填部材４で充填する。なお、接続端子Ｔ１間を充填部材４で充填するために、接続端子Ｔ１の表面（特に、側面）を粗化しておくことが好ましい。接続端子Ｔ１の表面は、例えば、メックエッチボンド（メック社製）等のエッチング液で処理することで粗化することができる。また、各接続端子Ｔ１の表面を粗化する代わりに、Ｓｎ（錫）、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｎｉ（ニッケル）のいずれか１つの金属元素を各接続端子Ｔ１の表面にコーティングして金属層を形成した後、この金属層の上にカップリング剤処理を施し、充填部材４との接着性を向上させてもよい。　
接続端子Ｔ１間に充填部材４を充填する方法としては、種々の手法を採用することができる。以下、この充填部材４を接続端子Ｔ１間に充填する充填方法について説明する。なお、下記の第１～第４の充填方法において、充填部材４となる絶縁性樹脂をコートする方法として、印刷、ラミネート、ロールコート、スピンコート等種々の手法を用いることができる。　
（第１の充填方法）　この第１の充填方法では、表層に接続端子Ｔ１が形成されたビルドアップ層３の表面に熱硬化性の絶縁性樹脂を薄くコートして熱硬化させた後、硬化した絶縁性樹脂を接続端子Ｔ１よりも低くなるまで研磨することで、充填部材４を接続端子Ｔ１間に充填する。この研磨により、充填部材４の表面Ｈ１を粗くすることができる。　
（第２の充填方法）　この第２の充填方法では、表層に接続端子Ｔ１が形成されたビルドアップ層３の表面に熱硬化性の絶縁性樹脂を薄くコートした後、絶縁性樹脂を溶融する溶剤で、接続端子Ｔ１上面を覆う余分な絶縁性樹脂を除去した後、熱硬化させることで充填部材４を接続端子Ｔ１間に充填する。この除去により、充填部材４の表面Ｈ１を粗くすることができる。　
（第３の充填方法）　この第３の充填方法では、表層に接続端子Ｔ１が形成されたビルドアップ層３の表面に熱硬化性の絶縁性樹脂を厚くコートして熱硬化させた後、半導体素子の実装領域以外の領域をマスクし、接続端子Ｔ１よりも低くなるまで絶縁性樹脂をＲＩＥ（Reactive Ion Etching）等によりドライエッチングすることで充填部材４を接続端子Ｔ１間に充填する。なお、この第３の充填方法で、充填部材４を接続端子Ｔ１間に充填する場合、充填部材４とソルダーレジスト層５とが一体的に形成される。また、このドライエッチングにより、充填部材４の表面Ｈ１及び開口５ａの内周面Ｈ３を粗くすることができる。　
（第４の充填方法）　図８は、第４の充填方法の説明図である。以下、図８を参照して、第４の充填方法について説明する。

第４の充填方法では、表層に配線導体Ｔ１が形成されたブルドアップ層３の表面に光硬化性の絶縁性樹脂を厚くコートした後（図８（ａ）参照）、後にソルダーレジスト層の開口５ａとなるべき領域の内側領域をマスクして絶縁性樹脂を露光・現像して、開口５ａの外側領域となるべき絶縁性樹脂を光硬化させる（図８（ｂ）参照）。

次に炭酸ナトリウム水溶液（濃度１重量％）に、この製造途中の配線基板１００を短時間（未感光部の絶縁性樹脂表面が若干膨潤する程度の時間）浸漬する（図８（ｃ）参照）。

その後、水洗して膨潤した絶縁性樹脂を乳化させる（図８（ｄ）参照）。

次に、膨潤・乳化した絶縁性樹脂を製造途中の配線基板１００から除去する（図８（ｅ）参照）。

光硬化していない絶縁性樹脂の上端の位置が、各配線導体Ｔ１の上端より低い位置となるまで上記浸漬及び水洗を、それぞれ１回、又はそれぞれ数回繰り返す。

その後、熱または紫外線により絶縁性樹脂を硬化させる。

なお、この第４の充填方法で、充填部材４を接続端子Ｔ１間に充填する場合、充填部材４とソルダーレジスト層５とが一体的に形成される。

また、浸漬及び水洗により、充填部材４の表面Ｈ１及び開口５ａの内周面Ｈ３を粗くすることができる。　
（ソルダーレジスト層工程：図９）　充填部材４及びビルドアップ層１３の表面に、それぞれフィルム状のソルダーレジストをプレスして積層する。積層したフィルム状のソルダーレジストを露光・現像して、各接続端子Ｔ１の表面及び側面を露出させるＮＳＭＤ形状の開口５ａが形成されたソルダーレジスト層５と、各接続端子Ｔ１１の表面の一部を露出させるＳＭＤ形状の開口１４ａが形成されたソルダーレジスト層１４とを得る。なお、充填工程において上述した第１，第２の充填方法を採用した場合、ソルダーレジスト層５の開口５ａの内周面Ｈ３を粗くする処理（例えば、研磨やエッチング）を行う。また、充填工程において上述した第３，第４の充填方法を採用した場合、充填部材４及びソルダーレジスト層５が一体的に形成されるため、この工程において、ソルダーレジスト層５を積層する必要はない。　
（めっき工程：図１０）　次に、接続端子Ｔ１の露出面を過硫酸ナトリウム等によりエッチングして、接続端子Ｔ１表面の酸化膜等の不純物を除去するとともに、接続端子Ｔ１の主面Ｆの周囲に段差Ｌを形成する。その後、還元剤を用いた無電解還元めっきにより、接続端子Ｔ１，Ｔ１１の露出面に金属めっき層Ｍを形成する。無電解置換めっきにより接続端子Ｔ１の露出面に金属めっき層Ｍを形成する場合は、接続端子Ｔ１の露出面の金属が置換されて金属めっき層Ｍが形成される。このため、接続端子Ｔ１の露出面を過硫酸ナトリウム等によりエッチングしなくとも、接続端子Ｔ１の主面Ｆの周囲に段差Ｌが形成される。　
また、接続端子Ｔ１の露出面に半田をコートする場合は、コートする半田層の厚みに応じて、以下の２通りの方法を選択することができる。　
（第１のコート方法）　厚みが５～３０μｍの半田層を接続端子Ｔ１の露出面にコートする場合、接続端子Ｔ１の露出面を少しだけエッチング（ソフトエッチング）し、接続端子Ｔ１の露出面に形成された酸化膜を除去する。この際、接続端子Ｔ１の主面Ｆの周囲に段差Ｌが形成される。次にＳｎ（錫）粉末、Ａｇ（銀）、Ｃｕ（銅）などの金属を含むイオン性化合物及びフラックスを混合したペースト（例えば、ハリマ化成株式会社：スーパーソルダー（製品名））を、接続端子Ｔ１の露出面全面を覆うように、ＳＭＤ形状の開口１４ａ内全体に薄く塗布する。その後、リフローを行い、接続端子Ｔ１の露出面にＳｎとＡｇ、もしくは、Ｓｎ、Ａｇ及びＣｕの合金からなる半田層を形成する。　
（第２のコート方法）　厚みが１０μｍ以下の半田層を接続端子Ｔ１の露出面にコートする場合、接続端子Ｔ１の露出面を少しだけエッチング（ソフトエッチング）し、接続端子Ｔ１の露出面に形成された酸化膜を除去する。この際、接続端子Ｔ１の主面Ｆの周囲に段差Ｌが形成される。次に、接続端子Ｔ１の露出面に無電解Ｓｎ（錫）めっきを行うことによりＳｎめっき層を形成し、このＳｎめっき層の全面を覆うようにしてフラックスを塗布する。その後、リフローを行い、接続端子Ｔ１にめっきされたＳｎめっき層を溶融させて接続端子Ｔ１の主面Ｆに半田層を形成する。この際、溶融したＳｎは、表面張力により、接続端子Ｔ１の主面Ｆに凝集する。　
（バックエンド工程：図１１）　半田印刷により、接続端子Ｔ１１上に形成された金属めっき層Ｍ上に半田ペーストを塗布した後、所定の温度と時間でリフローを行い、接続端子Ｔ１１上に半田ボールＢを形成する。　
以上のように、第１の実施形態に係る配線基板１００では、充填部材４の表面Ｈ１の表面粗さは、後述のソルダーレジスト層５の上面Ｈ２の表面粗さよりも粗くなっている。このため、接続端子Ｔ１を半導体チップと接続した際に、半導体チップと配線基板１００との隙間に充填されるアンダーフィルの流れ性が向上する。このため、接続端子Ｔ１間にてアンダーフィルにボイドが発生するのを防止することができ、半田のリフロー時に、このボイドに半田が流出して接続端子Ｔ１間が短絡（ショート）することを防止できる。　
また、充填部材４の表面Ｈ１の表面粗さを、Ｒａ（中心線平均粗さ）で０．０６μｍ～０．８μｍ、又は、Ｒｚ（十点平均粗さ）で１．０μｍ～９．０μｍとしているので、接続端子Ｔ１を半導体チップと接続した際に、半導体チップと配線基板１００との隙間に充填されるアンダーフィルの流れ性がさらに向上する。　
また、充填部材４の厚みＤ１は、接続端子Ｔ１の厚み（高さ）Ｄ２よりも薄くなっている。つまり、接続端子Ｔ１は、少なくとも一部が充填部材４の表面Ｈ１から突出している。接続端子Ｔ１を、充填部材４の表面Ｈ１から突出させることで、半導体チップの端子との接続が容易となる。　
さらに、ソルダーレジスト層５の上面Ｈ２の表面粗さは、充填部材４の表面Ｈ１の表面粗さ以下となっている。このため、ソルダーレジスト層５の上面Ｈ２は、充填部材４の表面Ｈ１よりもアンダーフィルの流れ性が低くなり、アンダーフィルがソルダーレジスト層５の開口５ａから外側に流れ出すことを抑制することができる。　
また、ソルダーレジスト層５の上面Ｈ２の表面粗さを、Ｒａ（中心線平均粗さ）で０．０２μｍ～０．２５μｍ、又は、Ｒｚ（十点平均粗さ）で０．６μｍ～５．０μｍとしているので、アンダーフィルがソルダーレジスト層５の開口５ａから外側流れ出すことをさらに抑制することができる。　
また、ソルダーレジスト層５が有する開口５ａの内周面Ｈ３の表面粗さは、ソルダーレジスト層５の上面Ｈ２の表面粗さよりも粗い。ソルダーレジスト層５が有する開口５ａの内周面Ｈ３の表面粗さを、ソルダーレジスト層５の上面Ｈ２の表面粗さよりも粗くすることで、開口５ａの内周面Ｈ３におけるアンダーフィルの流れ性が向上する。このため、充填部材４の表面Ｈ１と、開口５ａの内周面Ｈ３との間にアンダーフィルが流れずにボイドが発生することを効果的に防止することができる。　
また、ソルダーレジスト層５が有する開口５ａの内周面Ｈ３の表面粗さを、Ｒａ（中心線平均粗さ）で０．０６μｍ～０．８μｍ、又は、Ｒｚ（十点平均粗さ）で１．０μｍ～９．０μｍとしているので、開口５ａの内周面Ｈ３におけるアンダーフィルの流れ性がさらに向上する。このため、充填部材４の表面Ｈ１と、開口５ａの内周面Ｈ３との間にアンダーフィルが流れずにボイドが発生することをより効果的に防止することができる。　
さらに、接続端子Ｔ１のビルドアップ層３を構成する樹脂絶縁層３３との当接面に対向する第１の主面Ｆの外周に段差Ｌを形成しているので、接続端子Ｔ１にコートする半田の直径が大きくならず、接続端子Ｔ１をさらに狭ピッチ化することができる。また、接続端子Ｔ１の充填部材４との当接面を粗化したうえで、接続端子Ｔ１間に充填部材４を充填しているので、接続端子Ｔ１と充填部材４との接着強度が向上する。このため、接続端子１が途中の製造工程で剥がれてしまう虞を抑制できる。　
（第２の実施形態）　図１２は、第２の実施形態における配線基板２００の平面図（表面側）である。図１３は、図１２の線分Ｉ－Ｉにおける配線基板２００の一部断面図である。図１４は、配線基板２００の表面側に形成された接続端子Ｔ２の構成図である。図１４（ａ）は、接続端子Ｔ２の上面図である。図１４（ｂ）は、図１４（ａ）のＩＩ－ＩＩにおける断面図である。以下、図１２～図１４を参照して配線基板２００の構成について説明するが、図１～図３を参照して説明した配線基板１００と同一の構成については同一の符号を付して重複した説明を省略する。　
（表面側の構成）　配線基板２００の表面側では、コア導体層２１と電気的に接続する蓋めっき層４１が形成され、この蓋めっき層４１と導体層３２及び導体層３２と導体層３４とが、それぞれフィルドビア４２及びフィルドビア４３により電気的に接続されている。フィルドビア４２，４３は、ビアホール４４ａとビアホール４４ａ内側にめっきにより充填されたビア導体４４ｂとを有する。また、ビルドアップ層３の最表層には、後述する接続端子Ｔ２だけが形成され、接続端子Ｔ２と同一層において接続される配線パターンや配線パターンを覆うソルダーレジスト層は形成されていない。ここで、樹脂絶縁層３１，３３及び導体層３２は積層体を構成する。　
配線基板２００の表面側に形成された接続端子Ｔ２は、半導体チップの実装領域全体に配置された、いわゆるエリアバンプ型の接続端子となっている。接続端子Ｔ２は、半導体チップとの接続端子である。半導体チップは、この接続端子Ｔ２と電気的に接続されることにより配線基板２００に実装される。各接続端子Ｔ２は、充填部材４との接着性を向上させるために、その表面が粗化されている。接続端子Ｔ２の表面は、例えば、メックエッチボンド（メック社製）等のエッチング液で処理することで粗化することができる。　
また、接続端子Ｔ２は、ビルドアップ層３を構成する樹脂絶縁層３３との当接面に対向する第１の主面Ｆの外周に段差Ｌが形成され、この段差を含む接続端子Ｔ２の露出面は、金属めっき層Ｍにより覆われている。半導体チップを配線基板２００に実装する際には、半導体チップの接続端子にコートされた半田をリフローすることで半導体チップの接続端子と接続端子Ｔ２とが電気的に接続される。なお、金属めっき層Ｍの代わりに、半田をコートしてもよく、防錆用のＯＳＰ処理を施してもよい。　
接続端子Ｔ２への金属めっきＭの形成は、接続端子Ｔ２の露出面を過硫酸ナトリウム等によりエッチングして、接続端子Ｔ２の主面Ｆの周囲に段差Ｌを形成した後、還元剤を用いた無電解還元めっきにより、接続端子Ｔ２の露出面に金属めっき層Ｍを形成することで行う。なお、無電解置換めっきにより接続端子Ｔ２の露出面に金属めっき層Ｍを形成する場合は、接続端子Ｔ２の露出面の金属が置換されて、金属めっき層Ｍが形成される。このため、接続端子Ｔ２の露出面を過硫酸ナトリウム等によりエッチングしなくとも、接続端子Ｔ２の主面Ｆの周囲に段差Ｌが形成される。　
また、配線基板２００の複数の接続端子Ｔ２は樹脂絶縁層３３から突出しており、表面及び側面が露出している。このため、配線基板１００の接続端子Ｔ１と同様に、接続端子Ｔ２間を絶縁性部材である充填部材４で充填している。さらに、充填部材４は、ビルドアップ層３の表層に形成された複数の接続端子Ｔ２の各側面と密着した状態で、接続端子Ｔ２間に充填されている。
充填部材４の表面Ｈ１の表面粗さは、後述のソルダーレジスト層５の上面Ｈ２の表面粗さよりも粗くなっており、その表面粗さは、Ｒａ（中心線平均粗さ）で０．０６μｍ～０．８μｍ、又は、Ｒｚ（十点平均粗さ）で１．０μｍ～９．０μｍである。

さらに、充填部材４の厚みＤ１は、接続端子Ｔ２の厚み（高さ）Ｄ３よりも薄くなっている。

つまり、接続端子Ｔ１は、少なくとも一部が充填部材４の表面Ｈ１から突出している。

なお、充填部材４は、第１の実施形態で説明した第１～第４の充填方法により接続端子Ｔ２間に充填することができる。　
ソルダーレジスト層５は、半導体チップの実装領域全体に配置された接続端子Ｔ２を露出させる開口５ａを有している。ソルダーレジスト層５の開口５ａは、同一開口内に複数の接続端子Ｔ２を配置するＮＳＭＤ形状となっている。ここで、ソルダーレジスト層５の上面Ｈ２の表面粗さは、充填部材４の表面Ｈ１の表面粗さ以下となっており、その表面粗さは、Ｒａ（中心線平均粗さ）で０．０２μｍ～０．２５μｍ、又は、Ｒｚ（十点平均粗さ）で０．６μｍ～５．０μｍである。　
また、ソルダーレジスト層５が有する開口５ａの内周面Ｈ３の表面粗さは、ソルダーレジスト層５の上面Ｈ２の表面粗さよりも粗くなっている。

このソルダーレジスト層５が有する開口５ａの内周面Ｈ３の表面粗さは、Ｒａ（中心線平均粗さ）で０．０６μｍ～０．８μｍ、又は、Ｒｚ（十点平均粗さ）で１．０μｍ～９．０μｍであることが好ましい。

ソルダーレジスト層５が有する開口５ａの内周面Ｈ３の表面粗さを、Ｒａ（中心線平均粗さ）で０．０６μｍ～０．８μｍ、又は、Ｒｚ（十点平均粗さ）で１．０μｍ～９．０μｍとすることで、開口５ａの内周面Ｈ３におけるアンダーフィルの流れ性がさらに向上する。

このため、充填部材４の表面Ｈ１と、開口５ａの内周面Ｈ３との間にアンダーフィルが流れずにボイドが発生することをより効果的に防止することができる。　
（裏面側の構成）　配線基板２００の裏面側では、コア導体層２２と電気的に接続する蓋めっき層１４１が形成され、この蓋めっき１４１と導体層１３２及び導体層１３２と導体層１３４とが、それぞれフィルドビア１４２及びフィルドビア１４３により電気的に接続されている。フィルドビア１４２，１４３は、ビアホール１４４ａとビアホール１４４ａ内側にめっきにより充填されたビア導体１４４ｂとを有する。　
なお、第２の実施形態に係る配線基板２００が有する効果は、第１の実施形態に係る配線基板１００と同じである。
発明者らは、図４～図１１を参照して説明した配線基板１００の作製方法により、２つの配線基板Ａ，Ｂを作製した。なお、配線基板１００の充填部材４は、図８を参照して説明した第４の充填方法により充填した。配線基板Ａと配線基板Ｂとは、充填部材４及びソルダーレジスト層５に異なる材料を使用した点が異なる。発明者らは、配線基板Ａ，Ｂを作製した後、半導体チップを実装してアンダーフィルの流れ性を確認した。　
図１６は、実施例に係る配線基板の表面を拡大した画像である。図１６（ａ）は、配線基板Ａの充填部材４の表面Ｈ１の拡大画像である。図１６（ｂ）は、配線基板Ａのソルダーレジスト層５の上面Ｈ２の拡大画像である。　
次に、発明者らは、作製した配線基板Ａ，Ｂの表面粗さを測定した。表１に、配線基板Ａ，Ｂの表面粗さ（Ｒａ）を、表２に配線基板Ａ，Ｂの表面粗さ（Ｒｚ）を、それぞれ示す。なお、Ｒａ，Ｒｚは、それぞれ１８点測定した値を平均している。以下の表１，表２の測定結果からは、配線基板Ａ，Ｂのどちらも、充填部材４の表面Ｈ１の表面粗さ（Ｒａ，Ｒｚ）がソルダーレジスト層５の上面Ｈ２の表面粗さ（Ｒａ，Ｒｚ）よりも粗いことがわかる。　
Figure JPOXMLDOC01-appb-T000001
Figure JPOXMLDOC01-appb-T000002
次に発明者らは、作製した配線基板Ａ，Ｂに半導体チップを実装し、アンダーフィルの流れ性に問題がないことを確認した。また、アンダーフィルがソルダーレジスト層５の開口５ａから外側に流れ出さないことを確認した。　
（その他の実施形態）　図１～図３を参照して説明した配線基板１００及び図１２～図１４を参照して説明した配線基板２００では、接続端子Ｔ１、Ｔ２間にそれぞれ充填する充填部材４の上面は、平坦（フラット）となっていたが、充填部材４の上面は、必ずしも平坦（フラット）である必要はなく、例えば、図１５に示すように、充填部材４の上面が丸みを帯びた、いわゆるフィレット形状となっていても、同様の効果を得ることができる。　
また、図１～図３を参照して説明した配線基板１００及び図１２～図１４を参照して説明した配線基板２００では、充填部材４及びソルダーレジスト層５を絶縁性樹脂で構成していたが、充填部材４及びソルダーレジスト層５を構成する材料は特に限定されず、絶縁性樹脂にシリカ等の粒状フィラーを添加した絶縁材料で構成してもよい。フィラーを含む絶縁材料で充填部材４及びソルダーレジスト層５を構成した場合には、フィラーの粒径を変えることにより、充填部材４の表面Ｈ１やソルダーレジスト層５の開口の内周面Ｈ３における表面粗さを任意の値に制御することが容易となる。　
以上、本発明を具体例を挙げながら詳細に説明してきたが、本発明は上記内容に限定されるものではなく、本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。例えば、上記具体例では、配線基板１００，２００が半田ボールＢを介してマザーボード等と接続するＢＧＡ基板である形態について説明しているが、半田ボールＢの代わりにピンもしくはランドを設けた、いわゆるＰＧＡ（Pin Grid Array）基板もしくはＬＧＡ（Land Grid Array）基板として配線基板１００，２００をマザーボード等と接続するようにしてもよい。　
また、本実施例では、第１の充填方法や第２の充填方法を採用した場合、充填部材４を形成した後にソルダーレジスト層５を形成しているが、ソルダーレジスト層５を形成した後に充填部材４を形成するようにしても良い。
１００，２００…配線基板、２…コア基板、３…ビルドアップ層、４…充填部材、５…ソルダーレジスト層、５ａ…開口、１３…ビルドアップ層、１４…ソルダーレジスト層、１４ａ…開口、２１，２２…コア導体層、２３…スルーホール、２４…スルーホール導体、２５…樹脂製穴埋め材、３１，３３…樹脂絶縁層、３２，３４…導体層、３５，３６…ビア、３７ａ…ビアホール、３７ｂ…ビア導体、３７ｃ…ビアパッド、３７ｄ…ビアランド、４１…蓋めっき層、４２，４３…フィルドビア、４４ａ…ビアホール、４４ｂ…ビア導体、１３１，１３３…樹脂絶縁層、１３２，１３４…導体層、１３５，１３６…ビア、１３７ａ…ビアホール、１３７ｂ…ビア導体、１３７ｃ…ビアパッド、１３７ｄ…ビアランド、１４１…蓋めっき層、１４２，１４３…フィルドビア、１４４ａ…ビアホール、１４４ｂ…ビア導体、Ｂ…半田ボール、Ｆ…主面、Ｌ…段差、Ｌ１，Ｌ２…金属配線、Ｌ１１，Ｌ１２…金属配線、Ｍ…金属めっき層、Ｔ１，Ｔ２，Ｔ１１…接続端子。

Claims (6)

  1. 絶縁層及び導体層がそれぞれ１層以上積層された積層体を有する配線基板であって、

    　前記積層体上に互いに離間して形成された複数の接続端子と、

    　前記複数の接続端子間に充填され、前記複数の接続端子の各側面の少なくとも一部と当接する充填部材と、

    　前記積層体上に積層され、前記複数の接続端子を露出する開口を有するソルダーレジスト層と、

    　を備え、

    　前記充填部材の表面粗さは、前記ソルダーレジスト層の上面の表面粗さよりも粗いことを特徴とする配線基板。
  2. 前記充填部材の表面粗さ（Ｒａ）は、０．０６μｍ～０．８μｍであることを特徴とする請求項１に記載の配線基板。
  3. 前記ソルダーレジスト層の表面粗さ（Ｒａ）は、０．０２μｍ～０．２５μｍであることを特徴とする請求項１又は請求項２に記載の配線基板。
  4. 前記ソルダーレジスト層が有する前記開口の内周面の表面粗さは、前記ソルダーレジスト層の上面の表面粗さよりも粗いことを特徴とする請求項１乃至請求項３のいずれか１項に記載の配線基板。
  5. 前記充填部材は、ソルダーレジストとして機能することを特徴とする請求項１乃至請求項４のいずれか１項に記載の配線基板。
  6. 前記接続端子は、少なくとも一部が前記充填部材の表面から突出していることを特徴とする請求項１乃至請求項５のいずれか１項に記載の配線基板。
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