WO2013159398A1 - 一种薄膜晶体管阵列基板及其制作方法 - Google Patents

一种薄膜晶体管阵列基板及其制作方法 Download PDF

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thin film
film transistor
metal layer
array substrate
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黄华
贾沛
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TCL China Star Optoelectronics Technology Co Ltd
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Shenzhen China Star Optoelectronics Technology Co Ltd
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks

Definitions

  • the present invention relates to the field of liquid crystal production technologies, and in particular, to a thin film transistor array substrate and a method of fabricating the same.
  • the transflective liquid crystal display is more and more used in the field of liquid crystal display because it can provide a clear image display effect in an outdoor environment exposed to direct sunlight.
  • TFT Thin Film Transistor
  • An object of the present invention is to provide a method for fabricating a thin film transistor array substrate, which solves the prior art process for forming a thin film transistor array substrate of a transflective liquid crystal display by adding a mask process to form a reflective layer.
  • the process is relatively complicated, the production difficulty and the production cost are high, and the technical problem of the production difficulty of the liquid crystal display is increased.
  • the invention provides a method for fabricating a thin film transistor array substrate, wherein the method comprises the following steps:
  • the gate includes a transparent conductive layer and a first metal layer, the common electrode is formed by the transparent conductive layer, and the reflective layer is formed by a first metal layer on the common electrode; the first multi-stage adjustment
  • the mask is a grayscale tone mask
  • a second metal layer on the substrate the second metal layer being sequentially formed by a combination of a second molybdenum metal layer, a second aluminum metal layer, and a third molybdenum metal layer; using a third multi-stage adjustment mask pair
  • the second metal layer is patterned to form a source and a drain from the second metal layer on the remaining semiconductor layer.
  • the gate insulating layer on the common electrode is retained during patterning of the gate insulating layer and the semiconductor layer by the second multi-stage adjustment mask.
  • the method further includes the following steps:
  • a planarization layer is deposited on the gate insulating layer remaining on the common electrode, the source, the drain, and the semiconductor layer constituting the thin film transistor, and the planarization layer is formed of a transparent insulating material.
  • the gate insulating layer on the common electrode is etched away by patterning the gate insulating layer and the semiconductor layer by using the second multi-stage adjustment mask.
  • the method further includes the following steps:
  • a planarization layer is deposited on the common electrode, the reflective layer on the common electrode, the source, the drain, and the semiconductor layer constituting the thin film transistor, and the planarization layer is formed of a transparent insulating material.
  • the second multi-stage adjustment mask and the third multi-section adjustment mask adopt a gray-scale tone mask, a stack layer mask or a halftone light. cover.
  • the transparent conductive layer and the first metal layer are sequentially deposited by a sputtering method.
  • the first metal layer is sequentially formed by a combination of a first aluminum metal layer and a first molybdenum metal layer.
  • the first metal layer is wet etched with a mixture of nitric acid, phosphoric acid, and acetic acid, and the transparent conductive layer is wet etched using oxalic acid.
  • Another object of the present invention is to provide a method for fabricating a thin film transistor array substrate, which solves the problem of forming a thin film transistor array substrate of a transflective liquid crystal display by adding a mask process to form a reflective layer in the prior art.
  • the process process is relatively complicated, the production difficulty and the production cost are high, and the technical problem of the production difficulty of the liquid crystal display is increased.
  • the present invention provides a method of fabricating a thin film transistor array substrate, the method comprising the following steps:
  • the gate includes a transparent conductive layer and a first metal layer, the common electrode is formed by the transparent conductive layer, and the reflective layer is formed by a first metal layer on the common electrode;
  • a second metal layer is further deposited on the substrate, the second metal layer is patterned using a third multi-stage conditioning mask, and a source and a drain are formed on the remaining semiconductor layer by the second metal layer.
  • the gate insulating layer on the common electrode is retained during patterning of the gate insulating layer and the semiconductor layer by the second multi-stage adjustment mask.
  • the method further includes the following steps:
  • a planarization layer is deposited on the gate insulating layer remaining on the common electrode, the source, the drain, and the semiconductor layer constituting the thin film transistor, and the planarization layer is formed of a transparent insulating material.
  • the gate insulating layer on the common electrode is etched away by patterning the gate insulating layer and the semiconductor layer by using the second multi-stage adjustment mask.
  • the method further includes the following steps:
  • a planarization layer is deposited on the common electrode, the reflective layer on the common electrode, the source, the drain, and the semiconductor layer constituting the thin film transistor, and the planarization layer is formed of a transparent insulating material.
  • the first multi-stage adjustment mask, the second multi-section adjustment mask, and the third multi-section adjustment mask adopt gray scale light Cover, stack layer mask, or halftone mask.
  • the transparent conductive layer and the first metal layer are sequentially deposited by a sputtering method.
  • the first metal layer is sequentially formed by a combination of a first aluminum metal layer and a first molybdenum metal layer
  • the second metal layer is sequentially composed of a second molybdenum metal layer, A two-aluminum metal layer and a third molybdenum metal layer are combined.
  • the first metal layer is wet etched with a mixture of nitric acid, phosphoric acid, and acetic acid, and the transparent conductive layer is wet etched using oxalic acid.
  • Another object of the present invention is to provide a method for fabricating a thin film transistor array substrate, which solves the problem of forming a thin film transistor array substrate of a transflective liquid crystal display by adding a mask process to form a reflective layer in the prior art.
  • the process process is relatively complicated, the production difficulty and the production cost are high, and the technical problem of the production difficulty of the liquid crystal display is increased.
  • the present invention provides a thin film transistor array substrate, the thin film transistor array substrate comprising:
  • each of the thin film transistors includes a gate, a gate insulating layer, a semiconductor layer, a source and a drain, the gate, the gate insulating layer, and the semiconductor a layer, the source and the drain are sequentially formed on the substrate;
  • the gate includes a transparent conductive layer and a first metal layer, and the source and the drain are formed by a second metal on the semiconductor layer Layer formation
  • a common electrode formed of a transparent conductive layer on the substrate
  • a reflective layer is formed by the first metal layer on the common electrode.
  • the first multi-stage adjustment mask is formed to form a reflective layer; after the gate insulating layer and the semiconductor layer are sequentially deposited on the substrate, Performing a second multi-stage adjustment mask, and then depositing a second metal layer on the substrate, and performing a third multi-stage adjustment mask to form a thin film transistor array substrate.
  • the present invention simplifies the process, reduces the manufacturing difficulty and the manufacturing cost, and improves the output of the liquid crystal display by forming the thin film transistor array substrate of the transflective liquid crystal display through the three-stage multi-stage adjustment mask process.
  • FIG. 1 is a cross-sectional view of a display panel and a backlight module according to a preferred embodiment of the present invention
  • 2A-2F are schematic cross-sectional views showing a process of a thin film transistor array substrate of a display panel according to a preferred embodiment of the present invention
  • 2G is a schematic cross-sectional view showing a process of a thin film transistor array substrate of a liquid crystal display panel according to another preferred embodiment of the present invention.
  • FIG. 1 shows a cross-sectional view of a display panel and a backlight module according to an embodiment of the invention.
  • the method of manufacturing the thin film transistor (TFT) array substrate of the present embodiment can be applied to the display panel 10 In the manufacturing process of (for example, a liquid crystal display panel), a protective layer of a transistor is fabricated.
  • the liquid crystal display panel 10 can be disposed on the backlight module 20, thereby forming a liquid crystal display device.
  • the display panel 10 can include a first substrate 11 , a second substrate 12 , a liquid crystal layer 13 , a first polarizer 14 , and a second polarizer 15 .
  • the substrate material of the first substrate 11 and the second substrate 12 may be a glass substrate or a flexible plastic substrate.
  • the first substrate 11 may be, for example, a thin film transistor (Thin Film Transistor (TFT) array substrate
  • the second substrate 12 may be, for example, a color filter (Color) Filter, CF) substrate.
  • TFT Thin Film Transistor
  • CF color filter
  • the color filter and the TFT matrix may also be disposed on the same substrate.
  • the liquid crystal layer 13 is formed between the first substrate 11 and the second substrate 12.
  • the first polarizer 14 is a side on which the first substrate 11 is disposed, and is opposite to the liquid crystal layer 13 (that is, the light incident side of the first substrate 11)
  • the second polarizer 15 is the side on which the second substrate 12 is disposed, and is opposite to the liquid crystal layer 13 (i.e., the light exiting side of the second substrate 12).
  • 2A-2F are schematic cross-sectional views showing a process of a thin film transistor array substrate of a display panel according to a preferred embodiment of the present invention.
  • a substrate 110 is provided on which a transparent conductive layer 120 and a first metal layer 130 are sequentially deposited.
  • the transparent conductive layer 120 is preferably formed using a transparent conductive metal such as indium tin oxide (ITO), tin oxide (TO), indium zinc oxide (IZO), and indium tin zinc oxide (ITZO).
  • ITO indium tin oxide
  • TO tin oxide
  • IZO indium zinc oxide
  • ITZO indium tin zinc oxide
  • the first metal layer 130 is preferably composed of a combination of a first aluminum metal layer and a first molybdenum metal layer.
  • a first aluminum metal layer preferably composed of silver (Ag), copper (Cu), chromium (Cr), and tungsten (W) may also be used.
  • An alloy of tantalum (Ta), titanium (Ti), a metal nitride or any combination thereof may also be a multilayer structure having a heat resistant metal film and a low resistivity film.
  • the transparent conductive layer 120 and the first metal layer 130 illustrated in FIG. 2A are patterned by using a first multi-stage adjustment mask to form a gate electrode 140, a common electrode 121, and a reflective layer 131.
  • the gate electrode 140 includes a transparent conductive layer 120 and a first metal layer 130.
  • the common electrode 121 is formed by a transparent conductive layer 120 on the substrate 110.
  • the reflective layer 131 is formed by the common electrode 121.
  • the first metal layer 130 is formed.
  • the transparent conductive layer 120 and the first metal layer 130 are preferably formed on the substrate 110 by a sputtering method, and then the transparent conductive is performed by a photolithography process and an etching process of the first multi-stage adjustment mask.
  • the layer 120 and the first metal layer 130 form a gate electrode 140, the transparent conductive layer 120 on the substrate 110 forms a common electrode 121, and the first metal layer 130 on the common electrode 121 forms a reflective layer 131.
  • the transparent conductive layer 120 and the first metal layer 130 In the process of patterning the transparent conductive layer 120 and the first metal layer 130 by using the first multi-stage adjustment mask to form the gate electrode 140, the common electrode 121, and the reflective layer, it is preferable to use a mixture of nitric acid, phosphoric acid, and acetic acid.
  • the first metal layer 130 is subjected to wet etching, and the transparent conductive layer 120 is preferably wet-etched using oxalic acid to form the structure shown in FIG. 2B.
  • the transparent conductive layer may be used in other manners.
  • the layer 120 and the first metal layer 130 are wet etched, which are not enumerated here.
  • the first multi-stage adjustment mask preferably adopts a multi-stage adjustment photomask
  • the multi-stage adjustment photomask can be, for example, a gray tone photomask (Gray Tone).
  • Mask, GTM Stacked Layer Mask (SLM) or Halftone Mask (Half Tone) Mask, HTM), etc.
  • the multi-segment adjustment photomask may include an exposed region, a partially exposed region, and an unexposed region, etc., so that the transparent conductive layer 120 and the first metal layer 130 form a gate 140, so that The transparent conductive layer 120 on the substrate 110 forms the common electrode 121 such that the first metal layer 130 on the common electrode 121 forms the reflective layer 131.
  • the gate insulating layer 150 and the semiconductor layer 160 are further deposited on the substrate 110.
  • the present invention preferably sequentially deposits the gate insulating layer 150 and the semiconductor layer 160 using a chemical vapor deposition method, such as plasma enhanced chemical vapor deposition (Plasma Enhanced). Chemical Vapor Deposition, PECVD), of course, the gate insulating layer 150 and the semiconductor layer 160 may be deposited by other means, which are not enumerated here.
  • a chemical vapor deposition method such as plasma enhanced chemical vapor deposition (Plasma Enhanced).
  • PECVD plasma enhanced chemical vapor deposition
  • the gate insulating layer 150 and the semiconductor layer 160 may be deposited by other means, which are not enumerated here.
  • the material of the gate insulating layer 150 is, for example, silicon nitride (SiNx) or silicon oxide (SiOx), and the material of the semiconductor layer 160 is preferably polysilicon (Poly-Silicon).
  • the semiconductor layer 160 may first deposit an amorphous silicon (a-Si) layer, and then rapidly thermally anneal the amorphous silicon layer (Rapid). A thermal annealing, RTA) step of recrystallizing the amorphous silicon layer into a polysilicon layer.
  • the gate insulating layer 150 and the semiconductor layer 160 are patterned by using a second multi-stage adjustment mask to retain the gate insulating layer 151 on the common electrode 121 and remain above the gate 140.
  • the semiconductor layer 161 and the gate insulating layer 152 are patterned by using a second multi-stage adjustment mask to retain the gate insulating layer 151 on the common electrode 121 and remain above the gate 140.
  • RIE reactive Ion
  • the semiconductor layer 160 is dry etched by an etching method such as Etching: reactive ion etching.
  • the second multi-stage adjustment mask preferably adopts a multi-stage adjustment photomask
  • the multi-stage adjustment photomask can be, for example, a gray tone photomask (Gray Tone).
  • Mask, GTM Stacked Layer Mask (SLM) or Halftone Mask (Half Tone) Mask, HTM), etc.
  • the multi-segment adjustment photomask may include an exposed region, a partially exposed region, and an unexposed region, etc., to retain the gate insulating layer 151 on the common electrode 121, and to retain the semiconductor layer above the gate 140 161 and gate insulating layer 152.
  • a second metal layer 170 is deposited on the substrate 110.
  • the present invention preferably forms the second metal layer 170 by sputtering.
  • the second metal layer 170 is preferably formed by sequentially combining a second molybdenum metal layer, a second aluminum metal layer, and a third molybdenum metal layer.
  • other materials such as silver (Ag), copper (Cu), and chromium may also be used.
  • the alloy of Cr), tungsten (W), tantalum (Ta), titanium (Ti), metal nitride or any combination thereof may also be a multilayer structure having a heat resistant metal film and a low resistivity film.
  • the second metal layer 170 is patterned by using a third multi-stage adjustment mask, and a source 171 and a drain 172 are formed on the semiconductor layer 161 by the second metal layer 170.
  • the second metal layer 170 is preferably wet-etched using a mixed solution of nitric acid, phosphoric acid, and acetic acid.
  • the third multi-stage adjustment mask preferably adopts a multi-stage adjustment photomask
  • the multi-stage adjustment photomask can be, for example, a gray tone photomask (Gray Tone). Mask, GTM), Stacked Layer Mask (SLM) or Halftone Mask (Half Tone) Mask, HTM), etc.
  • the multi-segment adjustment photomask may include an exposed region, a partially exposed region, and an unexposed region, etc., whereby the source 171 and the drain are formed by the second metal layer 170 on the remaining semiconductor layer 161. 172.
  • a planarization layer may be deposited on the remaining gate insulating layer 151, the source electrode 171, the drain electrode 172, and the semiconductor layer 161 constituting the thin film transistor (not shown). Show) to achieve the benefits of planarization and protection of components.
  • the planarization layer is formed of a transparent insulating material, and may of course be other materials, which are not enumerated here.
  • the gate insulating layer (ie, the gate) on the common electrode 121 is patterned during the patterning of the gate insulating layer 150 and the semiconductor layer 160 by using the second multi-stage adjustment mask.
  • the gate insulating layer 151) in 2D is removed, leaving only the gate insulating layer 152 over the gate 140.
  • a planarization layer (not shown) may be deposited on the common electrode 121, the reflective layer 131, the source electrode 171, the drain electrode 172, and the semiconductor layer 161 constituting the thin film transistor. Achieve flatness and protect components.
  • the present invention also provides a thin film transistor array substrate including a substrate 110 and a common electrode 121 and a plurality of thin film transistors disposed on the substrate 110.
  • the thin film transistor includes a gate 140, a gate insulating layer 152, a semiconductor layer 161, a source 171, and a drain 172.
  • the gate 140, the gate insulating layer 152, the semiconductor layer 161, the source 171 and the drain 172 are sequentially formed on the substrate 110, the source 171 and the drain
  • the pole 172 is located on the semiconductor layer 161.
  • the gate 140 includes a transparent conductive layer 120 and a first metal layer 130.
  • the source 171 and the drain 172 are formed by a second metal layer 170 on the semiconductor layer 161. .
  • the thin film transistor array substrate further includes a common electrode 121 and a reflective layer 131.
  • the common electrode 121 is formed of a transparent conductive layer 120 on the substrate 110; the reflective layer 131 is formed by a first metal layer 130 on the common electrode 121.
  • the thin film transistor array substrate and the manufacturing method of the display panel of the present invention only need three photomasks (ie, the first multi-stage adjustment mask, the second multi-stage adjustment mask, and the third multi-stage adjustment mask) to complete
  • the thin film transistor array substrate of the transflective liquid crystal display does not require a special process to form a reflective layer, thereby reducing the number of photomasks required for the process, thereby reducing the process cost and time.

Landscapes

  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Description

一种薄膜晶体管阵列基板及其制作方法 技术领域
本发明涉及液晶生产技术领域，特别涉及一种薄膜晶体管阵列基板及其制作方法。
 背景技术
随着液晶显示器的不断推广和普及，对液晶显示器的显示性能提出了很高的要求。以半穿半反型液晶显示器为例，由于半穿半反型液晶显示器在日光直射的户外环境下仍能够提供清晰的图像显示效果，因此被越来越多地应用在液晶显示领域。
在半穿半反型液晶显示器的薄膜晶体管(Thin Film Transistor，TFT) 阵列基板制程中，需使用多道光罩来进行光刻制程(Photo-lithography)，尤其是在形成透明的像素电极之后，需要额外的制程形成反射层，但是光罩次数越多则薄膜晶体管制程所需的成本越高，且增加制程时间及复杂度。
因此，现有技术中，由于需要专门增加一光罩制程形成反射层，使得半穿半反型液晶显示器的薄膜晶体管阵列基板的工艺制程较为复杂，制作难度和制作成本较高，增加了液晶显示器的生产难度。
 技术问题
本发明的一个目的在于提供一种薄膜晶体管阵列基板的制作方法，以解决现有技术中由于需要专门增加一光罩制程形成反射层，使得半穿半反型液晶显示器的薄膜晶体管阵列基板的工艺制程较为复杂，制作难度和制作成本较高，增加了液晶显示器的生产难度的技术问题。
 技术解决方案
本发明提供了一种薄膜晶体管阵列基板的制作方法，其中，所述方法包括以下步骤：
提供基板；
在所述基板上依次沉积透明导电层和第一金属层，利用第一多段式调整光罩对所述透明导电层和第一金属层进行图案化形成栅极、共通电极以及反射层，所述栅极包括透明导电层和第一金属层，所述共通电极由所述透明导电层形成，所述反射层由所述共通电极上的第一金属层形成；所述第一多段式调整光罩采用灰阶色调光罩；
在所述基板上继续沉积栅绝缘层、半导体层，利用第二多段式调整光罩对栅绝缘层和半导体层进行图案化，保留位于所述栅极上方的半导体层；
在所述基板上继续沉积第二金属层，所述第二金属层依次由第二钼金属层、第二铝金属层以及第三钼金属层组合形成；利用第三多段式调整光罩对所述第二金属层图案化，在保留的半导体层上由第二金属层形成源极和漏极。
在本发明的薄膜晶体管阵列基板的制作方法中，利用第二多段式调整光罩对栅绝缘层和半导体层进行图案化过程中，保留所述共通电极上的栅绝缘层。
在本发明的薄膜晶体管阵列基板的制作方法中，在形成所述源极和漏极后，所述方法还包括以下步骤：
在所述共通电极上保留的栅绝缘层、构成薄膜晶体管的所述源极、漏极和半导体层上沉积一平坦化层，所述平坦化层由透明绝缘材质形成。
在本发明的薄膜晶体管阵列基板的制作方法中，利用第二多段式调整光罩对栅绝缘层和半导体层进行图案化过程中，将所述共通电极上的栅绝缘层刻蚀去除。
在本发明的薄膜晶体管阵列基板的制作方法中，在形成所述源极和漏极后，所述方法还包括以下步骤：
在所述共通电极、所述共通电极上的反射层、构成薄膜晶体管的所述源极、漏极和半导体层上沉积一平坦化层，所述平坦化层由透明绝缘材质形成。
在本发明的薄膜晶体管阵列基板的制作方法中，所述第二多段式调整光罩和所述第三多段式调整光罩采用灰阶色调光罩、堆栈图层光罩或半色调光罩。
在本发明的薄膜晶体管阵列基板的制作方法中，所述透明导电层和所述第一金属层通过溅射法依次沉积形成。
在本发明的薄膜晶体管阵列基板的制作方法中，所述第一金属层依次由第一铝金属层和第一钼金属层组合形成。
在本发明的薄膜晶体管阵列基板的制作方法中，利用所述第一多段式调整光罩对透明导电层和第一金属层进行图案化形成栅极、共通电极以及反射层的过程中，使用硝酸、磷酸以及醋酸的混合液对所述第一金属层进行湿法刻蚀，使用草酸对所述透明导电层进行湿法刻蚀。
本发明的另一个目的在于提供一种薄膜晶体管阵列基板的制作方法，以解决现有技术中由于需要专门增加一光罩制程形成反射层，使得半穿半反型液晶显示器的薄膜晶体管阵列基板的工艺制程较为复杂，制作难度和制作成本较高，增加了液晶显示器的生产难度的技术问题。
为解决上述问题，本发明提供了一种薄膜晶体管阵列基板的制作方法，所述方法包括以下步骤：
提供基板；
在所述基板上依次沉积透明导电层和第一金属层，利用第一多段式调整光罩对所述透明导电层和第一金属层进行图案化形成栅极、共通电极以及反射层，所述栅极包括透明导电层和第一金属层，所述共通电极由所述透明导电层形成，所述反射层由所述共通电极上的第一金属层形成；
在所述基板上继续沉积栅绝缘层、半导体层，利用第二多段式调整光罩对栅绝缘层和半导体层进行图案化，保留位于所述栅极上方的半导体层；
在所述基板上继续沉积第二金属层，利用第三多段式调整光罩对所述第二金属层图案化，在保留的半导体层上由第二金属层形成源极和漏极。
在本发明的薄膜晶体管阵列基板的制作方法中，利用第二多段式调整光罩对栅绝缘层和半导体层进行图案化过程中，保留所述共通电极上的栅绝缘层。
在本发明的薄膜晶体管阵列基板的制作方法中，在形成所述源极和漏极后，所述方法还包括以下步骤：
在所述共通电极上保留的栅绝缘层、构成薄膜晶体管的所述源极、漏极和半导体层上沉积一平坦化层，所述平坦化层由透明绝缘材质形成。
在本发明的薄膜晶体管阵列基板的制作方法中，利用第二多段式调整光罩对栅绝缘层和半导体层进行图案化过程中，将所述共通电极上的栅绝缘层刻蚀去除。
在本发明的薄膜晶体管阵列基板的制作方法中，在形成所述源极和漏极后，所述方法还包括以下步骤：
在所述共通电极、所述共通电极上的反射层、构成薄膜晶体管的所述源极、漏极和半导体层上沉积一平坦化层，所述平坦化层由透明绝缘材质形成。
在本发明的薄膜晶体管阵列基板的制作方法中，所述第一多段式调整光罩、所述第二多段式调整光罩以及所述第三多段式调整光罩采用灰阶色调光罩、堆栈图层光罩或半色调光罩。
在本发明的薄膜晶体管阵列基板的制作方法中，所述透明导电层和所述第一金属层通过溅射法依次沉积形成。
在本发明的薄膜晶体管阵列基板的制作方法中，所述第一金属层依次由第一铝金属层和第一钼金属层组合形成，所述第二金属层依次由第二钼金属层、第二铝金属层以及第三钼金属层组合形成。
在本发明的薄膜晶体管阵列基板的制作方法中，利用所述第一多段式调整光罩对透明导电层和第一金属层进行图案化形成栅极、共通电极以及反射层的过程中，使用硝酸、磷酸以及醋酸的混合液对所述第一金属层进行湿法刻蚀，使用草酸对所述透明导电层进行湿法刻蚀。
本发明的又一个目的在于提供一种薄膜晶体管阵列基板的制作方法，以解决现有技术中由于需要专门增加一光罩制程形成反射层，使得半穿半反型液晶显示器的薄膜晶体管阵列基板的工艺制程较为复杂，制作难度和制作成本较高，增加了液晶显示器的生产难度的技术问题。
为解决上述问题，本发明提供了一种薄膜晶体管阵列基板，所述薄膜晶体管阵列基板包括：
基板；
多个薄膜晶体管，设置于所述基板上，其中每一所述薄膜晶体管包括栅极、栅绝缘层、半导体层、源极及漏极，所述栅极、所述栅绝缘层、所述半导体层、所述源极及漏极是依序形成于所述基板上；所述栅极包括透明导电层和第一金属层，所述源极及所述漏极由半导体层上的第二金属层形成；
共通电极，由所述基板上的透明导电层形成；
反射层，由所述共通电极上的第一金属层形成。
 有益效果
本发明相对于现有技术，通过基板上依次沉积透明导电层和第一金属层后进行第一多段式调整光罩形成反射层；在所述基板上继续依次沉积栅绝缘层、半导体层后进行第二多段式调整光罩，之后在所述基板上继续沉积第二金属层后进行第三多段式调整光罩形成薄膜晶体管阵列基板。显然，本发明通过三道多段式调整光罩制程形成半穿半反型液晶显示器的薄膜晶体管阵列基板，简化了工艺制程，降低了制作难度以及制作成本，提高了液晶显示器的产量。
 附图说明
图1为本发明一较佳实施例的显示面板与背光模块的剖面示意图；
图2A-2F为本发明一较佳实施例的显示面板的薄膜晶体管阵列基板的制程剖面示意图；
图2G为本发明中另一较佳实施例的液晶显示面板的薄膜晶体管阵列基板的制程剖面示意图。
 本发明的最佳实施方式
以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
在图中，结构相似的单元是以相同标号表示。
请参照图1，其显示依照本发明的一实施例的显示面板与背光模块的剖面示意图。本实施例的薄膜晶体管(TFT)阵列基板的制造方法可应用于显示面板10 (例如液晶显示面板)的制造过程中，以制造晶体管的保护层。当应用本实施例的显示面板10来制造一液晶显示装置时，可设置液晶显示面板10于背光模块20上，因而形成液晶显示装置。此显示面板10可包括第一基板11、第二基板12、液晶层13、第一偏光片14及第二偏光片15。第一基板11和第二基板12的基板材料可为玻璃基板或可挠性塑料基板，在本实施例中，第一基板11可例如为薄膜晶体管(Thin Film Transistor，TFT)阵列基板，而第二基板12可例如为彩色滤光片(Color Filter，CF)基板。值得注意的是，在一些实施例中，彩色滤光片和TFT矩阵亦可配置在同一基板上。
如图1所示，液晶层13是形成于第一基板11与第二基板12之间。第一偏光片14是设置第一基板11的一侧，并相对于液晶层13 (即第一基板11的入光侧)，第二偏光片15是设置第二基板12的一侧，并相对于液晶层13 (即第二基板12的出光侧)。
图2A-图2F为本发明中较佳实施例的显示面板的薄膜晶体管阵列基板的制程剖面示意图。
请参阅图2A，提供基板110，在所述基板110上依次沉积透明导电层120和第一金属层130。
所述透明导电层120优选使用透明导电金属形成，该透明导电金属譬如铟锡氧化物（ITO）、锡氧化物（TO）、铟锌氧化物（IZO）以及铟锡锌氧化物（ITZO）。
所述第一金属层130优选由第一铝金属层和第一钼金属层组合构成，当然也可以使用其它材料，譬如银（Ag）、铜（Cu）、铬（Cr）、钨（W）、钽（Ta）、钛（Ti）、氮化金属或上述任意组合的合金，亦可为具有耐热金属薄膜和低电阻率薄膜的多层结构。
请参阅图2B，利用第一多段式调整光罩对图2A所示的所述透明导电层120和第一金属层130进行图案化处理形成栅极140、共通电极121以及反射层131。
其中，所述栅极140包括透明导电层120和第一金属层130，所述共通电极121由所述基板110上的透明导电层120形成，所述反射层131由所述共通电极121上的第一金属层130形成。
在具体实施过程中，优选采用溅射法在基板110形成所述透明导电层120和第一金属层130，之后通过第一多段式调整光罩的光刻程序和蚀刻程序在所述透明导电层120和第一金属层130形成栅极140，在所述基板110上的透明导电层120形成共通电极121，在所述共通电极121上的第一金属层130形成反射层131。
利用第一多段式调整光罩对所述透明导电层120和第一金属层130进行图案化形成栅极140、共通电极121以及反射层的过程中，优选使用硝酸、磷酸以及醋酸的混合液对所述第一金属层130进行湿法刻蚀，优选使用草酸对所述透明导电层120进行湿法刻蚀，进而形成图2B所示的结构，当然可以使用其他的方式对所述透明导电层120和第一金属层130进行湿法刻蚀，此处不一一列举。
在具体实施过程中，所述第一多段式调整光罩优选采用一多段式调整光掩膜，所述多段式调整光掩膜可例如为灰阶色调光掩膜(Gray Tone Mask，GTM)、堆栈图层光掩膜(Stacked Layer Mask，SLM)或半色调光掩膜(Half Tone Mask，HTM)等，所述多段式调整光掩膜可包括曝光区域、部分曝光区域以及未曝光区域等，籍以使所述透明导电层120和第一金属层130形成栅极140，使所述基板110上的透明导电层120形成共通电极121，使所述共通电极121上的第一金属层130形成反射层131。
请参阅图2C，继续在所述基板110上沉积栅绝缘层150和半导体层160。
本发明优选使用化学气相沉积法依次沉积所述栅绝缘层150和所述半导体层160，譬如等离子体增强化学气相沉积(Plasma Enhanced Chemical Vapor Deposition, PECVD)方式，当然还可以通过其它方式沉积所述栅绝缘层150和所述半导体层160，此处不一一列举。
所述栅绝缘层150的材料例如为氮化硅(SiNx)或氧化硅(SiOx)，所述半导体层160的材料优选为多晶硅(Poly-Silicon)。在本实施例中，所述半导体层160可先沉积一非晶硅(a-Si)层，接着，对该非晶硅层进行快速热退火(Rapid thermal annealing, RTA)步骤，藉以使该非晶硅层再结晶成一多晶硅层。
请参阅图2D，利用第二多段式调整光罩对栅绝缘层150和半导体层160进行图案化，保留所述共通电极121上的栅绝缘层151，并保留位于所述栅极140上方的半导体层161和栅绝缘层152。
其中，利用第二多段式调整光罩对栅绝缘层150和半导体层160进行图案化过程中，优选采用RIE（Reactive Ion Etching：反应离子刻蚀）等刻蚀方法对所述半导体层160进行干法刻蚀。
在具体实施过程中，所述第二多段式调整光罩优选采用一多段式调整光掩膜，所述多段式调整光掩膜可例如为灰阶色调光掩膜(Gray Tone Mask，GTM)、堆栈图层光掩膜(Stacked Layer Mask，SLM)或半色调光掩膜(Half Tone Mask，HTM)等，所述多段式调整光掩膜可包括曝光区域、部分曝光区域以及未曝光区域等，籍以保留共通电极121上的栅绝缘层151，保留位于栅极140上方的半导体层161和栅绝缘层152。
请参阅图2E，继续在所述基板110上沉积第二金属层170。
在具体实施过程中，本发明优选通过溅射法沉积形成所述第二金属层170。所述第二金属层170优选由第二钼金属层、第二铝金属层以及第三钼金属层依次组合形成，当然也可以使用其它材料，譬如银（Ag）、铜（Cu）、铬（Cr）、钨（W）、钽（Ta）、钛（Ti）、氮化金属或上述任意组合的合金，亦可为具有耐热金属薄膜和低电阻率薄膜的多层结构。
请参阅图2F，利用第三多段式调整光罩对所述第二金属层170进行图案化，在半导体层161上由第二金属层170形成源极171和漏极172。
其中，利用第三多段式调整光罩形成源极171和漏极172的过程中，优选使用硝酸、磷酸以及醋酸的混合液对所述第二金属层170进行湿法刻蚀。
在具体实施过程中，所述第三多段式调整光罩优选采用一多段式调整光掩膜，所述多段式调整光掩膜可例如为灰阶色调光掩膜(Gray Tone Mask，GTM)、堆栈图层光掩膜(Stacked Layer Mask，SLM)或半色调光掩膜(Half Tone Mask，HTM)等，所述多段式调整光掩膜可包括曝光区域、部分曝光区域以及未曝光区域等，籍以在保留的半导体层161上由第二金属层170形成源极171和漏极172。
在一实施例中，在形成图2F所示结构后，可在保留的栅绝缘层151、构成薄膜晶体管的所述源极171、漏极172以及半导体层161上沉积一平坦化层（图未示出），以达到平坦化及保护组件的功效。优选的，所述平坦化层由透明绝缘材质形成，当然也可以为其它材质，此处不一一列举。
在另一实施例中，请参阅图2G，利用第二多段式调整光罩对栅绝缘层150和半导体层160进行图案化过程中，将所述共通电极121上的栅绝缘层（即图2D中的栅绝缘层151）删除，仅保留位于所述栅极140上方的栅绝缘层152。在形成图2G所示结构后，可在共通电极121、反射层131、构成薄膜晶体管的所述源极171、漏极172以及半导体层161上沉积一平坦化层（图未示出），以达到平坦化及保护组件的功效。
本发明还提供一种薄膜晶体管阵列基板，所述薄膜晶体管阵列基板包括基板110以及设置在所述基板110上的共通电极121和多个薄膜晶体管。
所述薄膜晶体管包括栅极140、栅绝缘层152、半导体层161、源极171及漏极172。其中，所述栅极140、所述栅绝缘层152、所述半导体层161、所述源极171及漏极172是依序形成于所述基板110上，所述源极171及所述漏极172位于所述半导体层161上，所述栅极140包括透明导电层120和第一金属层130，所述源极171及所述漏极172由半导体层161上的第二金属层170形成。
所述薄膜晶体管阵列基板还包括共通电极121和反射层131。所述共通电极121由所述基板110上的透明导电层120形成；所述反射层131由所述共通电极121上的第一金属层130形成。
本发明的薄膜晶体管阵列基板及显示面板的制造方法仅需三道光掩膜（即第一多段式调整光罩、第二多段式调整光罩以及第三多段式调整光罩）来完成半穿半反型液晶显示器的薄膜晶体管阵列基板，无需专门的制程制作形成反射层，因而可减少制程所需的光掩膜数，进而减少制程成本及时间。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。
 本发明的实施方式
工业实用性
序列表自由内容

Claims (19)

  1. 一种薄膜晶体管阵列基板的制作方法，其中所述方法包括以下步骤：
    提供基板；
    在所述基板上依次沉积透明导电层和第一金属层，利用第一多段式调整光罩对所述透明导电层和第一金属层进行图案化形成栅极、共通电极以及反射层，所述栅极包括透明导电层和第一金属层，所述共通电极由所述透明导电层形成，所述反射层由所述共通电极上的第一金属层形成；所述第一多段式调整光罩采用灰阶色调光罩；
    在所述基板上继续沉积栅绝缘层、半导体层，利用第二多段式调整光罩对栅绝缘层和半导体层进行图案化，保留位于所述栅极上方的半导体层；
    在所述基板上继续沉积第二金属层，所述第二金属层依次由第二钼金属层、第二铝金属层以及第三钼金属层组合形成；利用第三多段式调整光罩对所述第二金属层图案化，在保留的半导体层上由第二金属层形成源极和漏极。
  2. 根据权利要求1所述的薄膜晶体管阵列基板的制作方法，其中利用第二多段式调整光罩对栅绝缘层和半导体层进行图案化过程中，保留所述共通电极上的栅绝缘层。
  3. 根据权利要求2所述的薄膜晶体管阵列基板的制作方法，其中在形成所述源极和漏极后，所述方法还包括以下步骤：
    在所述共通电极上保留的栅绝缘层、构成薄膜晶体管的所述源极、漏极和半导体层上沉积一平坦化层，所述平坦化层由透明绝缘材质形成。
  4. 根据权利要求1所述的薄膜晶体管阵列基板的制作方法，其中利用第二多段式调整光罩对栅绝缘层和半导体层进行图案化过程中，将所述共通电极上的栅绝缘层刻蚀去除。
  5. 根据权利要求4所述的薄膜晶体管阵列基板的制作方法，其中在形成所述源极和漏极后，所述方法还包括以下步骤：
    在所述共通电极、所述共通电极上的反射层、构成薄膜晶体管的所述源极、漏极和半导体层上沉积一平坦化层，所述平坦化层由透明绝缘材质形成。
  6. 根据权利要求1所述的薄膜晶体管阵列基板的制作方法，其中所述第二多段式调整光罩和所述第三多段式调整光罩采用灰阶色调光罩、堆栈图层光罩或半色调光罩。
  7. 根据权利要求1所述的薄膜晶体管阵列基板的制作方法，其中所述透明导电层和所述第一金属层通过溅射法依次沉积形成。
  8. 根据权利要求1所述的薄膜晶体管阵列基板的制作方法，其中所述第一金属层依次由第一铝金属层和第一钼金属层组合形成。
  9. 根据权利要求1所述的薄膜晶体管阵列基板的制作方法，其中利用所述第一多段式调整光罩对透明导电层和第一金属层进行图案化形成栅极、共通电极以及反射层的过程中，使用硝酸、磷酸以及醋酸的混合液对所述第一金属层进行湿法刻蚀，使用草酸对所述透明导电层进行湿法刻蚀。
  10. 一种薄膜晶体管阵列基板的制作方法，其中所述方法包括以下步骤：
    提供基板；
    在所述基板上依次沉积透明导电层和第一金属层，利用第一多段式调整光罩对所述透明导电层和第一金属层进行图案化形成栅极、共通电极以及反射层，所述栅极包括透明导电层和第一金属层，所述共通电极由所述透明导电层形成，所述反射层由所述共通电极上的第一金属层形成；
    在所述基板上继续沉积栅绝缘层、半导体层，利用第二多段式调整光罩对栅绝缘层和半导体层进行图案化，保留位于所述栅极上方的半导体层；
    在所述基板上继续沉积第二金属层，利用第三多段式调整光罩对所述第二金属层图案化，在保留的半导体层上由第二金属层形成源极和漏极。
  11. 根据权利要求10所述的薄膜晶体管阵列基板的制作方法，其中利用第二多段式调整光罩对栅绝缘层和半导体层进行图案化过程中，保留所述共通电极上的栅绝缘层。
  12. 根据权利要求11所述的薄膜晶体管阵列基板的制作方法，其中在形成所述源极和漏极后，所述方法还包括以下步骤：
    在所述共通电极上保留的栅绝缘层、构成薄膜晶体管的所述源极、漏极和半导体层上沉积一平坦化层，所述平坦化层由透明绝缘材质形成。
  13. 根据权利要求10所述的薄膜晶体管阵列基板的制作方法，其中利用第二多段式调整光罩对栅绝缘层和半导体层进行图案化过程中，将所述共通电极上的栅绝缘层刻蚀去除。
  14. 根据权利要求13所述的薄膜晶体管阵列基板的制作方法，其中在形成所述源极和漏极后，所述方法还包括以下步骤：
    在所述共通电极、所述共通电极上的反射层、构成薄膜晶体管的所述源极、漏极和半导体层上沉积一平坦化层，所述平坦化层由透明绝缘材质形成。
  15. 根据权利要求10所述的薄膜晶体管阵列基板的制作方法，其中所述第一多段式调整光罩、所述第二多段式调整光罩以及所述第三多段式调整光罩采用灰阶色调光罩、堆栈图层光罩或半色调光罩。
  16. 根据权利要求10所述的薄膜晶体管阵列基板的制作方法，其中所述透明导电层和所述第一金属层通过溅射法依次沉积形成。
  17. 根据权利要求10所述的薄膜晶体管阵列基板的制作方法，其中所述第一金属层依次由第一铝金属层和第一钼金属层组合形成，所述第二金属层依次由第二钼金属层、第二铝金属层以及第三钼金属层组合形成。
  18. 根据权利要求10所述的薄膜晶体管阵列基板的制作方法，其中利用所述第一多段式调整光罩对透明导电层和第一金属层进行图案化形成栅极、共通电极以及反射层的过程中，使用硝酸、磷酸以及醋酸的混合液对所述第一金属层进行湿法刻蚀，使用草酸对所述透明导电层进行湿法刻蚀。
  19. 一种薄膜晶体管阵列基板，其中所述薄膜晶体管阵列基板包括：
    基板；
    多个薄膜晶体管，设置于所述基板上，其中每一所述薄膜晶体管包括栅极、栅绝缘层、半导体层、源极及漏极，所述栅极、所述栅绝缘层、所述半导体层、所述源极及漏极是依序形成于所述基板上；所述栅极包括透明导电层和第一金属层，所述源极及所述漏极由半导体层上的第二金属层形成；
    共通电极，由所述基板上的透明导电层形成；
    反射层，由所述共通电极上的第一金属层形成。
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