WO2013128581A1 - 撮像装置、撮像システム、撮像装置の駆動方法 - Google Patents

撮像装置、撮像システム、撮像装置の駆動方法 Download PDF

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/813—Electronic components shared by multiple pixels, e.g. one amplifier shared by two pixels

Definitions

  • the present invention relates to an imaging apparatus having a pixel including a plurality of photoelectric conversion units and an analog-digital conversion unit.
  • a column parallel type analog-digital conversion in which pixels that perform photoelectric conversion and output signals based on incident light are arranged in a matrix, and an analog-digital conversion unit is provided for each column of pixels 2.
  • An imaging device is known in which an analog-to-digital converter is referred to as an ADC (Analog Digital Converter) and a column-parallel ADC is referred to as a column ADC.
  • ADC Analog Digital Converter
  • a column-parallel ADC is referred to as a column ADC.
  • AD conversion analog / digital conversion
  • the circuit unit of each column converts an analog signal output from the pixel (hereinafter referred to as an analog signal output from the pixel as a pixel signal) into a digital signal. Notation).
  • Patent Document 1 discloses a plurality of photoelectric conversion units that convert optical signals into signal charges and store them, and one signal that receives signal charges from each of the plurality of photoelectric conversion units and outputs a signal corresponding to the signal charges.
  • An imaging device provided with a pixel having an amplifying MOS transistor is described.
  • the pixel 1 described in Patent Document 1 is based on a first signal (hereinafter referred to as an N signal) of a noise level output from the pixel and a first signal charge accumulated in at least one photoelectric conversion unit.
  • a second signal (hereinafter referred to as an A + N signal) and a third signal (hereinafter referred to as an A + N signal) based on a signal charge obtained by adding a signal charge accumulated in another photoelectric conversion unit to the first signal charge.
  • a + B + N signal is output to the vertical signal line.
  • the A + N signal is held in a first capacitor and a second capacitor that are electrically connected to the vertical signal line.
  • the A + B + N signal is held in a third capacitor that is electrically connected to the vertical signal line 8.
  • the present invention has been made in view of the above problems, and one aspect is an imaging device including an analog signal output unit and an analog-digital conversion unit, wherein the analog signal output unit includes pixels.
  • the pixel includes a photoelectric conversion unit, and the analog signal output unit includes a first signal that is a noise signal of the analog signal output unit and a second signal based on a signal charge generated by the photoelectric conversion unit. And a third signal based on a signal charge obtained by adding another signal charge generated by the photoelectric conversion unit to the signal charge, and the analog-digital conversion unit outputs the first, second, and second signals, respectively.
  • the image pickup apparatus is characterized in that each of the three signals is converted into a digital signal, and the analog-digital conversion unit includes a signal holding unit that holds the digital signal obtained by converting the first signal.
  • Another aspect is a method for driving an imaging apparatus including an analog signal output unit and an analog-digital conversion unit, wherein the analog signal output unit includes a pixel, and the pixel includes a photoelectric conversion unit.
  • the analog signal output unit generates the first signal of the noise signal of the analog signal output unit, the second signal based on the signal charge generated by the photoelectric conversion unit, and the signal charge generated by the photoelectric conversion unit.
  • a third signal based on a signal charge obtained by adding the other signal charges, and the analog-to-digital conversion unit converts the first, second, and third signals into digital signals. This is a driving method of the imaging apparatus.
  • the imaging apparatus includes a plurality of analog signal output units including pixels, an analog-digital conversion unit provided corresponding to the analog signal output unit, and a microlens array including a plurality of microlenses. And an optical system for condensing light on the imaging device, wherein the pixels are provided corresponding to one microlens, and at least n (n Is a natural number greater than or equal to 2), and the driving method is such that the analog signal output unit is a first signal that is a noise signal of the analog signal output unit, and the n number of n A second signal based on signal charges generated by the photoelectric conversion units m (m is a natural number satisfying a relational expression of n> m) among the photoelectric conversion units, and a signal generated by the n photoelectric conversion units.
  • a third signal, and the analog-to-digital conversion unit converts the first, second, and third signals into digital signals, respectively, and the imaging device includes the second signal.
  • a first difference signal between a digital signal obtained by converting the first signal and a digital signal obtained by converting the first signal, a second digital signal obtained by converting the third signal, and a second digital signal obtained by converting the first signal.
  • a third difference that is a difference between the first difference signal and the second difference signal, respectively, and a first step of generating the difference signal of the first difference signal by the same digital signal obtained by converting the first signal.
  • the present invention can provide an imaging device that can generate an A signal and an A + B signal with higher accuracy by obtaining an A signal and an A + B signal without holding noise signals output from pixels in a plurality of capacitors. .
  • FIG. 10 is a diagram illustrating an example of the operation of the imaging apparatus.
  • FIG. 10 is a diagram illustrating an example of an equivalent circuit and an example of an operation of an imaging apparatus according to another embodiment.
  • FIG. 10 is a diagram illustrating an example of an equivalent circuit and an example of an operation of an imaging apparatus according to another embodiment.
  • FIG. 10 is a diagram illustrating an example of an equivalent circuit of another form of a pixel and an example of a cross section of the pixel.
  • FIG. 10 is a diagram illustrating an example of an equivalent circuit of another form of a pixel and an example of a cross section of the pixel. The figure which showed an example of operation
  • movement of a pixel of another form The figure which showed an example of arrangement
  • movement of a pixel of another form The figure which showed an example of arrangement
  • 1 is a block diagram schematically showing an imaging system.
  • FIG. 1A shows an example of an equivalent circuit of a pixel according to the present embodiment.
  • Reference numerals 1 and 51 denote photoelectric conversion units.
  • the photoelectric conversion unit is a photodiode.
  • 20 and 50 are transfer MOS transistors
  • 4 is a reset MOS transistor
  • 5 is an amplification MOS transistor
  • 6 is a selection MOS transistor.
  • VSC Vertical Scanning Circuit
  • H level High level
  • L level Low level
  • the signal charge held by the photodiode 1 is transferred to the gate of the amplification MOS transistor 5.
  • the gate of the amplification MOS transistor 5 is the control electrode of the amplification MOS transistor 5.
  • the transfer pulse PTX2 supplied from the vertical scanning circuit 2 is similarly set to the H level at the gate of the transfer MOS transistor 50, the signal charge held by the photodiode 51 is transferred to the gate of the amplification MOS transistor 5.
  • the amplification MOS transistor 5 outputs an electrical signal to the selection MOS transistor 6 based on the signal charge transferred to the gate.
  • the selection MOS transistor 6 outputs the signal output from the amplification MOS transistor 5 to the vertical signal line 7 when the selection pulse PSEL supplied from the vertical scanning circuit 2 to the gate is at the H level.
  • a signal output from the pixel 100 to the vertical signal line 7 corresponds to the pixel signal described above.
  • a current is supplied from the current source 8 to the vertical signal line 7 in each column.
  • the analog signal output unit of this embodiment includes the pixel 100.
  • the signal output to the vertical signal line 7 based on the potential of the gate of the amplification MOS transistor 5 is expressed as a PN signal after setting the reset pulse PRES to the H level and then to the L level.
  • the PN signal is a noise signal output to the vertical signal line 7 when the gate potential of the amplification MOS transistor 5 is set to the reset level.
  • This PN signal is a first signal output from an analog signal output unit including pixels.
  • a signal output to the vertical signal line 7 based on the potential of the gate of the amplification MOS transistor 5 to which the signal charge from the photodiode 1 has been transferred is represented as a P (A + N) signal.
  • the P (A + N) signal is a signal in which a PA signal based on a signal charge generated by one photodiode 1 among a plurality of photodiodes is superimposed on the PN signal.
  • the P (A + N) signal is the second signal output from the analog signal output unit.
  • a signal output to the vertical signal line 7 based on the potential of the gate of the amplification MOS transistor 5 at this time is expressed as a P (A + B + N) signal.
  • the P (A + B + N) signal is a signal in which a P (A + B) signal based on the signal charges generated by the plurality of photodiodes 1 and 51 is superimposed on the PN signal.
  • the P (A + B + N) signal is the third signal output from the analog signal output unit.
  • the first, second, and third signals are analog signals. The above is the description of the pixel 100.
  • a comparator 9 (indicated as Comp (Comparator) in FIG. 1B) 9 compares the ramp signal Vramp with a signal output from the pixel 100 to the vertical signal line 7, and performs comparison based on the comparison result.
  • the result signal CMP is output to the latch selection circuit 12 (denoted Latch Pulse Gen in FIG. 1B).
  • the ramp signal Vramp is a reference signal that is generated by a ramp signal generation circuit (indicated as Ramp Gen. (Ramp Generator) in FIG. 1B) 10 and changes in potential depending on time.
  • the ramp signal generation circuit 10 is supplied with an analog / digital converter reset pulse AD Reset from a timing generator (not shown) in common with a first counter 18 described later.
  • the latch selection circuit 12 is provided corresponding to a column of a plurality of pixels 100 arranged in a matrix.
  • the latch selection circuit 12 outputs the comparison result signal CMP to any one of Latch_n13-1, Latch_a13-2, and Latch_b13-3 according to the signal values of the latch selection pulses PTn, PTa, and PTb. For example, if the latch selection pulse PTn is at the H level and the other latch selection pulses PTa and PTb are at the L level, the latch selection circuit 12 outputs the comparison result signal CMP to Latch_n 13-1.
  • Latch_n13-1, Latch_a13-2, and Latch_b13-3 are collectively referred to as a latch circuit 13.
  • the latch circuit 13 is a memory unit and is provided corresponding to a column of a plurality of pixels 100 arranged in a matrix.
  • Latch_n 13-1 is a first signal holding unit that holds a digital signal obtained by converting the PN signal that is the first signal.
  • Latch_a 13-2 holds a digital signal obtained by converting the P (A + N) signal.
  • Latch_b 13-3 holds a digital signal obtained by converting the P (A + B + N) signal.
  • Latch_a13-2 and Latch_b13-3 are second signal holding units that hold digital signals obtained by converting the P (A + N) signal of the second signal and the P (A + B + N) signal of the third signal.
  • the analog-digital conversion unit 16 includes a plurality of circuit units 21.
  • the plurality of circuit units 21 are provided corresponding to each column of pixels.
  • the circuit unit 21 includes a comparator 9, a latch selection circuit 12, and a latch circuit 13.
  • a clock pulse signal clk and an analog-to-digital converter reset pulse AD Reset are output from a timing generator (not shown) to the first counter 18 (indicated as Counter in FIG. 1B).
  • the first counter 18 generates a count signal obtained by counting the clock pulse signal clk from when the ramp signal generation circuit 10 starts changing the potential of the ramp signal Vramp depending on time to when it ends.
  • Latch_n 13-1, Latch_a 13-2, and Latch_b 13-3 of the latch circuit 13 each hold a count signal when the comparison result signal CMP output from the comparator 9 changes.
  • a horizontal scanning circuit (indicated as HSC (Horizontal Scanning Circuit) in FIG.
  • the difference signal output unit 15-1 outputs a digital A + B signal, which is a difference signal between the digital A + B + N signal and the digital N signal, as an OUT_b output.
  • the digital N signal and the digital A + N signal are output to the differential signal output unit 15-2.
  • the difference signal output unit 15-2 outputs a digital A signal, which is a difference signal between the digital A + N signal and the digital N signal, as an OUT_a output.
  • the digital A + B signal and the digital A signal are signals output from the image pickup apparatus in the present embodiment.
  • FIGS. 1A and 1B Next, the operation of the imaging apparatus illustrated in FIGS. 1A and 1B will be described with reference to FIG.
  • the selection pulse PSEL and the analog / digital converter reset pulse AD Reset are set to the H level.
  • the analog-digital conversion unit reset pulse AD Reset is supplied to each of the ramp signal generation circuit 10 and the first counter 18 in FIG. 1B.
  • the analog-digital conversion unit reset pulse AD Reset is at the H level, the potential of the ramp signal Vramp becomes the reset level, and the count signal of the first counter 18 is reset to the initial value.
  • the reset pulse PRES is changed from H level to L level.
  • a signal that is released from reset at time t11 and is output from the pixel 100 to the vertical signal line 7 is a PN signal.
  • the analog-to-digital converter reset pulse AD Reset is changed from H level to L level. Then, the ramp signal Vramp starts changing the potential depending on time. The first counter 18 starts counting the clock pulse signal clk and outputs the count signal to the latch circuit 13 in each column. Further, the latch selection pulse PTn is set to the H level.
  • the comparator 9 outputs the comparison result signal CMP to the latch selection circuit 12. Since the latch selection pulse PTn is at the H level, the comparison result signal CMP is output to Latch_n 13-1. Latch_n 13-1 holds a count signal when the comparison result signal CMP is output. Since the count signal value at this time is “4”, a count signal of “4” is held in Latch_n 13-1. The count signal “4” held in the latch_n 13-1 is a digital N signal.
  • the count signal value is represented by a decimal number for convenience, but in reality, the count signal held by Latch_n 13-1 is a value obtained by converting the decimal number “4” into a binary number.
  • the count signal value is represented by a decimal number.
  • the analog-digital conversion unit reset pulse AD Reset is changed from L level to H level, and the change in potential depending on the time of the ramp signal Vramp is completed. Further, the latch selection pulse PTn is changed from H level to L level.
  • the transfer pulse PTX1 is changed from L level to H level.
  • the charge accumulated in the photodiode 51 is transferred to the gate of the amplification MOS transistor 5, and a P (A + N) signal is output from the pixel 100 to the vertical signal line 7.
  • the analog-digital converter reset pulse AD Reset is changed from H level to L level. Then, the ramp signal Vramp starts changing the potential depending on time. The first counter 18 starts counting the clock pulse signal clk and outputs the count signal to the latch circuit 13 in each column. Further, the latch selection pulse PTa is set to the H level.
  • the comparator 9 outputs the comparison result signal CMP to the latch selection circuit 12. Since the latch selection pulse PTa is at the H level, the comparison result signal CMP is output to Latch_a 13-2. Latch_a 13-2 holds a count signal when the comparison result signal CMP is output. Since the count signal value at this time is “6”, the count signal “6” is held in Latch_a 13-2. The count signal “6” held in the latch_a 13-2 is a digital A + N signal.
  • the analog-to-digital converter reset pulse AD Reset is changed from L level to H level, and the change in potential depending on the time of the ramp signal Vramp is completed. Further, the latch selection pulse PTa is changed from H level to L level. Further, the horizontal scanning circuit 14 causes the difference signal output unit 15-2 to output the count signals held from each of the latch_n 13-1 and the latch_a 13-2. The difference signal output unit 15-2 performs difference processing between the count signal “6” held in the latch_a 13-2 and the count signal “4” held in the latch_n 13-1, and outputs the count signal “2” to the OUT_a Output as output. The count signal “2” is a digital A signal.
  • the transfer pulse PTX2 is changed from L level to H level.
  • the charge accumulated in the photodiode 1 is transferred to the gate of the amplification MOS transistor 5, and a P (A + B + N) signal is output from the pixel 100 to the vertical signal line 7.
  • the analog-digital converter reset pulse AD Reset is changed from H level to L level. Then, the ramp signal Vramp starts changing the potential depending on time. The first counter 18 starts counting the clock pulse signal clk and outputs the count signal to the latch circuit 13 in each column. Further, the latch selection pulse PTb is set to the H level.
  • the comparator 9 outputs the comparison result signal CMP to the latch selection circuit 12. Since the latch selection pulse PTb is at the H level, the comparison result signal CMP is output to Latch_b 13-3. Latch_b 13-3 holds a count signal when the comparison result signal CMP is output. Since the count signal value at this time is “8”, the count signal of “8” is held in Latch_b 13-3. The count signal of “8” held in Latch_b 13-3 is a digital A + B + N signal.
  • the analog-digital conversion unit reset pulse AD Reset is changed from L level to H level, and the change in potential depending on the time of the ramp signal Vramp is completed. Further, the latch selection pulse PTb is changed from H level to L level. Further, the horizontal scanning circuit 14 causes the difference signal output unit 15-1 to output the count signal held from each of the latch_n 13-1 and the latch_b 13-3. The difference signal output unit 15-1 performs difference processing between the count signal “8” held in the latch_b 13-3 and the count signal “4” held in the latch_n 13-1, and outputs the count signal “4” to the OUT_b Output as output. The count signal “4” is a digital A + B signal.
  • the imaging apparatus of this embodiment can output a digital A signal and a digital A + B signal.
  • the latch circuit 13 holds the digital N signal, the digital A + N signal, and the digital A + B + N signal.
  • the imaging apparatus of the present embodiment can obtain the digital A signal and the digital A + B signal with high accuracy.
  • an operation variation component for each comparator of the plurality of comparators 9 is included.
  • the imaging apparatus of the present embodiment subtracts the digital N signal from the digital A + N signal and the digital A + B + N signal and outputs the result.
  • the noise component of the pixel 100 included in the digital A + N signal and the digital A + B + N signal can be subtracted from the operation variation component of each comparator of the plurality of comparators 9, thereby reducing deterioration in image quality. it can.
  • the differential signal output unit 15-2 outputs a digital A signal.
  • This digital A signal is a first difference signal between a digital A + N signal obtained by converting the second signal and a digital N signal obtained by converting the first signal.
  • the differential signal output unit 15-1 outputs a digital A + B signal.
  • the digital A + B signal is a second difference signal between the digital A + B + N signal obtained by converting the third signal and the digital N signal obtained by converting the first signal.
  • the signal value of the PN signal may vary due to variations in capacitance values of a plurality of capacitors that hold the PN signal.
  • the PN signal is held in the latch circuit Latch_n 13-1 as a digital N signal. Therefore, it is possible to suppress variations in the PN signal due to being held in different capacitors.
  • the imaging device having the pixel 100 having the two photodiodes 1 and 51 has been described.
  • the present embodiment is not limited to this form.
  • This embodiment can also be preferably implemented in an imaging apparatus having a pixel 100 having one photodiode. That is, in the pixel 100 illustrated in FIG. 1A, the photodiode 51 and the transfer MOS transistor 50 may be omitted.
  • the transfer pulse PTX2 may be set to H level at time t15 and time t19. First, the transfer pulse PTX2 is set to H level at time t15, whereby the signal charge generated by the photodiode 1 is transferred to the gate of the amplification MOS transistor 5.
  • the signal output here is the second signal.
  • the transfer pulse PTX2 is set to the L level.
  • the photodiode 1 again performs photoelectric conversion based on the incident light to generate signal charges.
  • the transfer pulse PTX2 is again set to the H level.
  • the signal charge accumulated in the photodiode 1 is transferred to the gate of the amplification MOS transistor 5.
  • the gate of the amplification MOS transistor 5 holds the signal charge transferred from the photodiode 1 at time t15 and the signal charge transferred at time t19.
  • the signal output from the pixel 100 is the third signal.
  • the second signal and the third signal may be signals based on signal charges generated by changing the exposure time of the photodiode 1.
  • the pixel 100 may have a different form from that described so far in this embodiment. That is, the first signal output to the vertical signal line 7 by setting the gate potential of the amplification MOS transistor 5 to the reset level and m (m is a natural number) of the plurality of photodiodes included in the pixel 100.
  • the latch_n 13-1 shows a form in which one digital N signal is held, but a double buffer memory having a plurality of memories capable of holding the digital N signal may be used. That is, the first memory included in Latch_n 13-1 holds the digital N signal obtained by converting the PN signal of the pixel in the first row of this embodiment at time t14. Then, the digital N signal is transferred from the first memory to the second memory during any period from time t14 to time t18. The horizontal scanning circuit 14 outputs the digital N signal from the second memory to the differential signal output unit 15-2.
  • the selection pulse PSEL is set to L level at time t22, and the selection pulse PSEL and reset pulse PRES of the pixel 100 in the next row are set to H level.
  • the analog / digital conversion unit reset pulse AD Reset is changed from H level to L level, and an operation of generating a digital signal obtained by converting the PN signal of the pixel 100 in the next row is performed.
  • the latch_n 13-1 performs in parallel the output of the digital N signal to the differential signal output unit 15-1 and the generation of the digital N signal obtained by converting the PN signal of the pixel 100 in the next row from time t22. be able to. Accordingly, it is possible to reduce the time required for generating and outputting a digital signal obtained by converting the signals output from the pixels 100 in a plurality of rows.
  • a digital signal may be transferred from Latch_a 13-2 to Latch_b 13-2, and the horizontal scanning circuit 14 may output a digital signal from Latch_b 13-2.
  • Latch_a 13-2 transfers the held digital A + N signal to Latch_b 13-3.
  • the horizontal scanning circuit 14 outputs a digital A + N signal from Latch_b 13-3.
  • the latch_a 13-2 holds a digital A + B + N signal obtained by counting the clock pulse signal clk and converting the P (A + B + N) signal during a period from time t20 to time t22. At time t22, the latch_a 13-2 transfers the held digital A + B + N signal to the latch_b 13-3.
  • the horizontal scanning circuit 14 transfers the digital A + B + N signal from Latch_b 13-3 to the differential signal output unit 15.
  • a plurality of differential signal output units 15-1 and 15-2 provided in the present embodiment can be made into one differential signal output unit 15.
  • the analog-digital conversion unit of the present embodiment has a format that performs AD conversion based on a comparison between a ramp signal whose potential changes depending on time and a pixel signal. May be a delta sigma type or the like.
  • the imaging apparatus according to the present embodiment will be described with a focus on differences from the first embodiment.
  • FIG. 3A is an equivalent circuit diagram illustrating an example of the imaging apparatus of the present embodiment.
  • Components having the same functions as those in FIG. 1B described in the first embodiment are denoted by the same reference numerals as those in FIG. 1B.
  • the difference from the first embodiment is that the PN signal, P (A + N) signal, and P (A + B + N) signal output from the pixel 100 are inverted and amplified by the inverting amplifier 17 and output to the comparator 9.
  • the inverting amplifier 17 is an amplifying unit that amplifies the pixel signal and outputs it to the comparator 9.
  • the plurality of inverting amplifiers 17 are provided corresponding to the columns of the plurality of pixels 100 arranged in a matrix. For the vertical signal line 7, the electrical path from the pixel 100 to the inverting amplifier 17 is shown separately from the vertical signal line 7-1, and the electrical path from the inverting amplifier 17 to the comparator 9 is shown separately from the vertical signal line 7-2. .
  • the analog signal output unit of this embodiment includes the pixel 100 and the inverting amplifier 17.
  • a signal output from the inverting amplifier 17 is supplied to the comparator 9 based on the PN signal output from the pixel 100.
  • a signal output from the inverting amplifier 17 based on the PN signal output from the pixel 100 is referred to as a GN signal.
  • a signal output from the inverting amplifier 17 based on the P (A + N) signal output from the pixel 100 is a G (A + N) signal
  • a signal output from the inverting amplifier 17 based on the P (A + B + N) signal is G (A + B + N). Indicated as a signal.
  • the first signal output from the analog signal output unit is a GN signal.
  • the second signal output from the analog signal output unit is a G (A + N) signal.
  • the third signal output from the analog signal output unit is a G (A + B + N) signal.
  • FIG. 3B is a timing diagram illustrating an example of the operation of the imaging apparatus illustrated in FIG. 3A.
  • the potential corresponding to the vertical signal line 7-1 of the present embodiment is shown as the potential Vline of the vertical signal line 7.
  • FIG. 3B of the present embodiment shows the potential Vline2 of the vertical signal line 7-2 which is an electrical path from the inverting amplifier 17 to the comparator 9.
  • the potential Vline2 of the vertical signal line 7-2 is a signal obtained by inverting and amplifying the potential of the vertical signal line 7-1, it is opposite to the electrical polarity of the vertical signal line 7-1. Therefore, in this embodiment, the direction in which the potential Vline2 of the vertical signal line 7-2 changes when the P (A + N) signal and the P (A + B + N) signal are output from the pixel 100 is opposite to that in the first embodiment. Become. Therefore, the direction in which the potential changes depending on the time of the ramp signal Vramp is also opposite to that in the first embodiment.
  • the digital N signal held by Latch_n 13-1 is a signal obtained by converting the GN signal into a digital signal.
  • the digital N signal of the present embodiment is a signal including a noise component of an analog signal output unit including the pixel 100 and the inverting amplifier 17 and an operation variation component for each comparator of the plurality of comparators 9.
  • the digital A + N signal held by Latch_a 13-2 is a signal obtained by converting the G (A + N) signal output from the pixel 100 into a digital signal.
  • the digital A + B + N signal held by Latch_b 13-3 is a signal obtained by converting the G (A + B + N) signal into a digital signal.
  • the digital N signal of this embodiment includes a component of operation variation for each comparator of the plurality of comparators 9 in addition to the noise component of the analog signal output unit including the pixel 100 and the inverting amplifier 17.
  • the imaging apparatus of the present embodiment subtracts the digital N signal from the digital A + N signal and the digital A + B + N signal and outputs the result. Accordingly, the noise component of the analog signal output unit including the pixel 100 and the inverting amplifier 17 included in the digital A + N signal and the digital A + B + N signal and the operation variation component of each comparator of the plurality of comparators 9 can be subtracted. And a reduction in image quality can be reduced.
  • the inverting amplifier 17 may be replaced with a non-inverting amplifier or a buffer circuit.
  • the direction in which the potential Vline2 and the ramp signal Vramp change coincides with the potential Vline and the ramp signal Vramp shown in FIG.
  • the imaging apparatus of the present embodiment will be described focusing on differences from the second embodiment.
  • FIG. 4A is an equivalent circuit diagram illustrating an example of the imaging apparatus of the present embodiment.
  • the image pickup apparatus does not include the latch selection circuit 12 but includes a counter control circuit 16 corresponding to each column of pixels.
  • the first counter 18 supplies a common count signal to the latch circuits 13 in each column.
  • the second counter 19 is connected to the counter control circuit 16 in each column.
  • a memory 25 for holding the signal of the second counter 19 is provided corresponding to the second counter 19 in each column.
  • the memory 25 that holds the signal of the second counter 19 is a first signal holding unit that holds a digital N ′ signal generated based on the GN signal output from the inverting amplifier 17. Further, the memory 25 outputs a digital N ′ signal to the second counter 19 in the comparison between the third signal and the ramp signal Vramp.
  • the counter control circuit 16 receives a clock pulse signal clk from a timing generator (not shown). Furthermore, the counter control circuit 16 operates the second counter 19 and the memory 25 based on the count signal reset pulse CNT Reset, the pulse transtom, and the pulse transoc.
  • the latch 26 holds the count signal of the second counter 19.
  • the second signal holding unit that holds the digital signal obtained by converting the second signal and the digital signal obtained by converting the third signal has two signals, Latch_a13-1 and Latch_b13-2.
  • the latch 26 is a second signal holding unit that holds a digital signal obtained by converting the second signal and a digital signal obtained by converting the third signal according to this embodiment.
  • the latch signal LAT is given to the latch 26 of each column, and the count signal value output from the second counter 19 is fetched when the latch signal LAT is at the H level.
  • the ramp signal generation circuit 10 is supplied with a lamp reset pulse Ramp Reset that resets the potential of the ramp signal to an initial value.
  • FIG. 4B is an equivalent circuit diagram illustrating the second counter 19 and the memory 25 of the imaging apparatus illustrated in FIG. 4A.
  • the second counter 19 includes a plurality of flip-flop circuits FF1-1 to FF1-4 that generate count signals. That is, the second counter 19 has a plurality of flip-flop circuits FF1-1 to FF1-4 that generate count signals including a plurality of bit signals.
  • the bit signal is a signal of each bit of the count signal.
  • the memory 25 serving as the first signal holding unit includes a plurality of bit memories 250-1 to 250-4, and each of the plurality of bit memories 250-1 to 250-4 includes a plurality of flip-flop circuits FF1-1 to FF1-1. It is electrically connected to each of FF1-4.
  • the memory 25 has a plurality of bit memories 250-1 to 250-4 for holding each of the bit signals, and each of the plurality of bit memories is electrically connected to each of the plurality of flip-flop circuits FF1-1 to FF1-4.
  • the second counter 19 of this embodiment is configured to electrically connect a plurality of flip-flop circuits FF1-1 to FF1-4 and to input the output of the non-inverting output terminal Q at the previous stage to the clock terminal at the subsequent stage. .
  • the outputs D0 to D3 of the non-inverted outputs Q of the flip-flop circuits FF1-1 to FF1-4 are output to the latch 26 and given to the bit memories 250-1 to 250-4, respectively.
  • each of the flip-flop circuits FF1-1 to FF1-4 supplies the output of its inverting output terminal NQ to the terminal D, and outputs the output of the inverting output terminal NQ to the respective bit memory 250. -1 to 250-4.
  • the signals held in the bit memories 250-1 to 250-4 are output to the S terminals of the flip-flop circuits.
  • FIG. 5 is a timing chart showing an example of the operation of the imaging apparatus described in FIGS. 4A and 4B.
  • the counter control pulse is a signal output from the counter control circuit 16 to the second counter 19, and the second counter 19 operates based on the counter control pulse.
  • the selection pulse PSEL and the ramp signal reset pulse Ramp Reset are set to the H level.
  • the reset pulse PRES is changed from H level to L level.
  • the counter control pulse is in a “stop” state in which the second counter 19 does not operate.
  • the ramp signal reset pulse Ramp Reset is changed from H level to L level. Then, a change in potential depending on the time of the ramp signal Vramp is started.
  • the comparator 9 outputs a comparison result signal CMP to the counter control circuit 16.
  • the counter control circuit 16 receives the comparison result signal CMP and changes the counter control pulse from the “stop” state to the “count” state.
  • the second counter 19 starts counting from time t53.
  • the change in potential depending on the time of the ramp signal Vramp is completed, and the ramp signal reset pulse Ramp Reset is changed from L level to H level. Further, the counter control pulse is changed from the “count” state to the “stop” state. As a result, the second counter 19 temporarily stops the counting operation at time t54. Further, the pulse transtom is set to the H level. Thereby, the count signal value obtained by counting from the time t53 to the time t54 is held in the memory 25. At this time, the signal held in the memory 25 is a digital N ′ signal. Then, the pulse transtom is set to the L level.
  • the transfer pulse PTX1 is changed from L level to H level.
  • the charge accumulated in the photodiode 51 is transferred to the gate of the amplification MOS transistor 5, and a P (A + N) signal is output from the pixel 100 to the vertical signal line 7.
  • a G (A + N) signal is output from the inverting amplifier 17 to the comparator 8.
  • the ramp signal reset pulse Ramp Reset is changed from H level to L level. Then, a change in potential depending on the time of the ramp signal Vramp is started. Further, the counter control pulse is changed from the “stop” state to the “count” state. As a result, the second counter 19 starts counting from the count signal value at time t54.
  • the comparator 9 outputs a comparison result signal CMP to the counter control circuit 16.
  • the counter control circuit 16 receives the comparison result signal CMP, and changes the counter control pulse from the “count” state to the “stop” state.
  • the second counter 19 holds a count signal obtained by counting a period from time t56 to time t57 from the count signal value at time t54.
  • the ramp signal reset pulse Ramp Reset is changed from the L level to the H level, and the change in potential depending on the time of the ramp signal Vramp is completed. Further, the latch signal LAT is set to the H level. As a result, the count signal held by the second counter 19 at this time t58 is taken into the Latch 26.
  • the second counter 19 holds a digital N ′ signal that is a count signal value obtained by counting the period from time t53 to time t54 when the comparator 9 outputs the comparison result signal CMP. .
  • This count signal value is derived from the maximum count signal value Nmax at the time of N conversion (that is, the count signal value obtained by counting all the periods from time t52 to time t54 when the ramp signal Vramp starts changing the potential depending on time), This is a count signal value (Nmax ⁇ Ncnt) obtained by subtracting the count signal value Ncnt counted from time t52 to time t53.
  • the count signal value Ncnt is held by the Latch_n 13-1.
  • the count signal value (Nmax ⁇ Ncnt) is held by the Latch 26.
  • the second counter 19 holds the count signal value (Nmax ⁇ Ncnt). Therefore, the second counter 19 starts the count operation from the time t56 to the time t57 from the count signal value (Nmax ⁇ Ncnt).
  • the count signal value held by the second counter 19 at time t58 is the count signal when the period from time t56 to time t57 is counted from the initial count signal value (that is, the count signal value at time t52). This is a value obtained by adding the count signal value (Nmax ⁇ Ncnt) to the value Acnt + Ncnt.
  • the count signal value at time t58 is expressed as Acnt + Ncnt + (Nmax ⁇ Ncnt), that is, Acnt + Nmax. Therefore, a digital signal that does not include a component of the GN signal and in which an offset of Nmax is added to the digital A signal is held in the latch 26.
  • the digital signal having the count signal value of Acnt + Nmax is a digital signal obtained by converting the GA signal output based on the PA signal.
  • the known maximum count signal value Nmax at the time of N conversion is subtracted from the count signal value Acnt + Nmax held by the second counter 19 at time t58. Thereby, the count signal value Acnt, that is, the digital A signal can be obtained.
  • the latch signal LAT is set to H level, and then the latch signal LAT is set to L level.
  • the pulse transoc is set to H level, and the count signal value of the second counter 19 is returned to the count signal value at time t54. That is, the count signal value is the signal value of the digital N ′ signal. Further, the horizontal scanning circuit 14 sequentially selects the latches 26 of each column and outputs a digital A signal held by the latches 26.
  • the transfer pulse PTX2 is changed from L level to H level.
  • the charge accumulated in the photodiode 1 is transferred to the gate of the amplification MOS transistor 5, and a P (A + B + N) signal is output from the pixel 100 to the vertical signal line 7.
  • the G (A + B + N) signal is output from the inverting amplifier 17 to the comparator 8.
  • the ramp signal reset pulse Ramp Reset is changed from H level to L level. Then, a change in potential depending on the time of the ramp signal Vramp is started. Further, the counter control pulse is changed from the “stop” state to the “count” state. Thereby, the second counter 19 starts the count operation from the count signal value at time t54 (that is, the count signal value at time t59).
  • the comparator 9 outputs a comparison result signal CMP to the counter control circuit 16.
  • the counter control circuit 16 receives the comparison result signal CMP, and changes the counter control pulse from the “count” state to the “stop” state.
  • the second counter 19 holds a count signal obtained by counting a period from time t61 to time t62 from the count signal value at time t54.
  • the digital signal captured by the latch 26 at this time will be described.
  • An operation during the period from time t61 to time t63 (hereinafter referred to as A + B + N conversion) will be described.
  • the second counter 19 holds the count signal value (Nmax ⁇ Ncnt). Therefore, the second counter 19 starts the count operation from the time t61 to the time t62 from the count signal value (Nmax ⁇ Ncnt).
  • the count signal value held by the second counter 19 at time t62 is the count signal when the period from time t61 to time t62 is counted from the initial count signal value (that is, the count signal value at time t52).
  • the count signal value at time t58 is expressed as Acnt + Bcnt + Ncnt + (Nmax ⁇ Ncnt), that is, Acnt + Bcnt + Nmax. Therefore, the digital signal which does not include the component of the GN signal and in which the offset of Nmax is added to the digital A + B signal is held in the latch 26.
  • the digital signal having the count signal value of Acnt + Bcnt + Nmax is a digital signal obtained by converting the G (A + B) signal output based on the P (A + B) signal.
  • the known maximum count signal value Nmax at the N conversion is subtracted from the count signal value Acnt + Bcnt + Nmax held by the second counter 19 at time t63. Thereby, the count signal value Acnt + Bcnt, that is, the digital A + B signal can be obtained.
  • the latch signal LAT is set to L level after the latch signal LAT is set to H level.
  • the count signal reset pulse CNT Reset is set to H level. Thereby, the signal value of the count signal of the second counter 19 is reset to the initial value. Further, the horizontal scanning circuit 14 sequentially selects the latches 26 of each column, and outputs a digital signal held by the latch 26 at time t63.
  • the process of subtracting Nmax from the digital signal held by the latch 26, which is performed to obtain the digital A signal and the digital A + B signal, may be performed in the imaging apparatus or is not shown in the figure that is electrically connected to the imaging apparatus. You may perform by a signal processing part.
  • the circuit unit 21 provided in each column of this embodiment includes a comparator 9, a counter control circuit 16, a second counter 19, a memory 25, and a latch 26.
  • the circuit unit 21 in each column outputs a digital A signal.
  • This digital A signal is a first difference signal between a digital A + N signal obtained by converting the second signal and a digital N signal obtained by converting the first signal.
  • the circuit unit 21 in each column outputs a digital A + B signal.
  • the digital A + B signal is a second difference signal between the digital A + B + N signal obtained by converting the third signal and the digital N signal obtained by converting the first signal.
  • a digital A signal and a digital A + B signal can be acquired.
  • the digital signal held by the latch 26 can be a signal that does not include the component of the GN signal obtained by converting the PN signal. That is, according to the operation of this embodiment, the operation of comparing the pixel signal and the ramp signal Vramp and the operation of obtaining the digital signal obtained by converting the signal obtained by subtracting the N signal from the A + N signal and the A + B + N signal can be performed in parallel. .
  • the imaging apparatus of the present embodiment will be described focusing on differences from the third embodiment.
  • FIG. 6A is an equivalent circuit diagram illustrating an example of the imaging apparatus of the present embodiment.
  • the imaging apparatus according to the present embodiment is different from the third embodiment in that a mode setting pulse mode is given to the second counter 19 from a timing generator (not shown) via the counter control circuit 16.
  • the mode setting pulse mode is a pulse for switching the mode of the second counter 19 described later.
  • FIG. 6B is an equivalent circuit diagram showing the second counter 19 of this embodiment illustrated in FIG. 6A.
  • the second counter 19 of this embodiment is configured to electrically connect the flip-flop circuits FF2-1 to FF2-4 and to input the output from the non-inverting output terminal Q at the previous stage to the clock terminal at the subsequent stage.
  • the outputs of the non-inverting output terminals Q of the flip-flop circuits FF2-1 to 2-4 are given to the latch 26 as D0 to D3.
  • the counter control circuit 16 is electrically connected to the switches SW3-1 to 3-4 and the clock pulse terminals which are electrically connected to the terminals D of the flip-flop circuits FF2-1 to 2-4, respectively. Further, the mode setting pulse mode for switching the mode is given to the switches SW4-1 to 4-4.
  • a timing generator (not shown) supplies a pulse transc to the switch SW1 and a pulse transm to the switch SW2 via the counter control circuit 16.
  • the mode setting pulse mode is at the L level
  • the inverting output terminals NQ of the flip-flop circuits FF2-1 to 2-4 are electrically connected to the terminal D of its own flip-flop circuit.
  • the clock pulse terminal is given a count CLK.
  • the terminals D of the flip-flop circuits FF2-1 to FF2-4 are electrically connected to the non-inverting output terminal Q of the preceding flip-flop circuit, respectively.
  • the shift CLK is given to the clock pulse terminals of the flip-flop circuits FF2-1 to 2-4.
  • the pulse transm applied to the switch SW2 is at the H level, the non-inverting output terminal Q of the flip-flop circuit FF2-4 and the memory 25 are electrically connected. Therefore, when the mode setting pulse mode and the pulse transtom are both at the H level, signals output from the flip-flop circuits FF2-1 to FF2-4 are sequentially output to the memory 25.
  • the memory 25 is a shift register circuit, for example, and holds count signals having signals output from the flip-flop circuits FF2-1 to FF2-4 that are sequentially output.
  • the flip-flop circuit FF2-1 is electrically connected to the memory 25 via the switch SW1.
  • the count signal held in the memory 25 is sequentially supplied to the flip-flop circuits FF2-1 to FF2-4.
  • FIG. 7 is a timing diagram illustrating an example of the operation of the imaging apparatus illustrated in FIG. 6A. In the following, a description will be given focusing on differences from the operation described in Embodiment 3 with reference to FIG.
  • the mode setting pulse mode is at the L level.
  • the rest can be the same as the operation at time t51 shown in FIG.
  • the operation from time t72 to time t74 can be the same as the operation from time t52 to time t54 shown in FIG.
  • the mode setting pulse mode and the pulse transtom are set to the H level.
  • the count signal value at time t74 is held in the memory 25.
  • the mode setting pulse mode and the pulse transoc are set to the H level.
  • the count signal value at time t74 held in the memory 25 during any period from time t74 to time t76 is set in the second counter 19.
  • time t78 to time t80 can be the same as those from time t58 to time t61 shown in FIG.
  • time t81 to time t83 can also be the same as the operation from time t62 to time t64 shown in FIG.
  • a digital A signal and a digital A + B signal can be acquired.
  • focus detection is performed by a phase difference detection method using a pixel signal output from a pixel 100 provided in an imaging apparatus.
  • FIG. 8A is an equivalent circuit diagram illustrating an example of a pixel having four photoelectric conversion units, that is, photodiodes 1, 51, 61, and 71.
  • the signal charges generated by the photodiodes 1, 51, 61 and 71 are transferred to the gate of the amplification MOS transistor 5 through the transfer MOS transistors 20, 50, 60 and 70, respectively.
  • a transfer pulse PTX1 is applied to the gate of the transfer MOS transistor 20 from the vertical scanning circuit 2 in the same manner as in the imaging device described with reference to FIG. 1B.
  • a transfer pulse PTX2 is transferred to the transfer MOS transistor 50
  • a transfer pulse PTX3 is transferred to the transfer MOS transistor 60
  • a transfer pulse PTX4 is transferred to the transfer MOS transistor 70 from the vertical scanning circuit 2 as in the image pickup apparatus described with reference to FIG. 1B.
  • the image pickup apparatus according to the present embodiment can be implemented with any of the configurations described in the first to fourth embodiments of the analog-digital conversion unit, but in the following, the analog-digital conversion unit 16 according to the first embodiment is used.
  • the image pickup apparatus will be described.
  • FIG. 8B is a cross-sectional view including two photodiodes included in the pixel 100 in FIG. 8A.
  • FIG. 8B shows a so-called back-illuminated imaging device in which photodiodes 1, 51, 61, 71 are arranged between one microlens 23 and the circuit unit 200.
  • the form of the present embodiment can be suitably implemented even with a back-illuminated imaging device.
  • the circuit unit 200 and the photodiodes 1, 51, 61, and 71 may be formed on different substrates, and a back-illuminated imaging device may be formed by electrical connection therebetween. An example of how to separate the substrates is shown by ⁇ - ⁇ line segments.
  • an inner lens may be further provided between the microlens 23 and the photodiodes 1, 51, 61, 71 to improve the light collection efficiency to the photodiode.
  • FIG. 9 is a timing chart showing an example of the operation of the imaging apparatus of FIG. 8A. The description will focus on the differences from the timing described with reference to FIG. 2 in the first embodiment.
  • the operation from time t91 to t94 can be the same as the operation from time t11 to time t14 in the first embodiment.
  • both transfer pulses PTX1 and PTX2 are set to H level.
  • signal charges generated by the photodiodes 1 and 51 are transferred to the gate of the amplification MOS transistor 5.
  • the pixel signal output to the vertical signal line 7 is obtained by superimposing the sum of the PA signal based on the signal charge of the photodiode 1 and the PB signal based on the signal charge of the photodiode 51 on the PN signal.
  • a + B + N) signal The signal output operation from the pixel 100 to the vertical signal line 7 at the time t95 is referred to as a first pixel output operation in this embodiment.
  • the operation from time t96 to time t98 can be the same as the operation from time t16 to time t18 in the first embodiment. Thereby, a digital A + B + N signal obtained by converting a P (A + B + N) signal into a digital signal is obtained.
  • both transfer pulses PTX3 and PTX4 are set to the H level.
  • the signal charges generated by the photodiodes 61 and 71 are transferred to the gate of the amplification MOS transistor 5 that already holds the signal charges generated by the photodiodes 1 and 51 at time t96.
  • P (A + B + C + D + N) in which a signal obtained by adding the P (A + B) signal, the PC signal based on the signal charge of the photodiode 61, and the PD signal based on the signal charge of the photodiode 71 is superimposed on the PN signal.
  • a signal is output to the vertical signal line 7.
  • the signal output operation from the pixel 100 to the vertical signal line 7 at time t99 is referred to as a second pixel output operation in this embodiment.
  • the operation from time t100 to time t102 can be the same as the operation from time 20 to time t22 in the first embodiment. Thereby, a digital A + B + C + D + N signal obtained by converting the P (A + B + C + D + N) signal into a digital signal can be obtained.
  • the differential signal output unit 15-2 outputs a digital A signal.
  • This digital A signal is a first difference signal between a digital A + N signal obtained by converting the second signal and a digital N signal obtained by converting the first signal.
  • the differential signal output unit 15-1 outputs a digital A + B signal.
  • the digital A + B signal is a second difference signal between the digital A + B + N signal obtained by converting the third signal and the digital N signal obtained by converting the first signal.
  • a P (A + B + N) signal is output from the pixel 100 to the vertical signal line 7.
  • the present invention is not limited to this combination, and the operation of the phase difference detection method can be suitably implemented as long as the signal charge is transferred from two different photodiodes to the gate of the amplification MOS transistor 5. Details will be described later with reference to FIGS. 11B to 11D.
  • FIG. 11A shows an example of the arrangement of the pixel 100 having four photodiodes and the microlens 23.
  • the imaging apparatus according to the present embodiment includes a microlens array having a plurality of microlenses 23, and one microlens 23 is arranged for one pixel 100.
  • A, B, C, and D in FIG. 11A show examples of the arrangement of photodiodes that generate signal charges for obtaining PA, PB, PC, and PD signals, respectively.
  • the photodiode 1 described with reference to FIG. 8A is arranged in a region indicated by A.
  • FIG. 11B to 11D the signals in the area surrounded by the ellipse are added and output to the vertical signal line 7. That is, in FIG. 11B, the P (A + C) signal or the P (B + D) signal is output from the pixel 100 to the vertical signal line 7 in the first pixel output operation. Similarly, in FIG. 11C, the P (A + B + N) signal or the P (C + D + N) signal is output from the pixel 100 to the vertical signal line 7 in the first pixel output operation. Similarly, in FIG.
  • the P (A + D + N) signal or the P (B + C + N) signal is output from the pixel 100 to the vertical signal line 7 in the first pixel output operation.
  • the P (A + B + C + D + N) signal is output in any of the forms of FIGS. 11B to 11D.
  • the first signal output from the analog signal output unit in the form of FIGS. 11B to 11D is a PN signal.
  • the second signal in FIG. 11B is a P (A + C + N) signal or a P (B + D + N) signal.
  • the second signal in FIG. 11C is a P (A + B + N) signal or a P (C + D + N) signal.
  • the second signal in FIG. 11D is a P (A + D + N) signal or a P (B + C + N) signal.
  • the third signal in the form of FIGS. 11B to 11D is a P (A + B + C + D + N) signal.
  • FIG. 12 is a schematic diagram when the image pickup apparatus of the present embodiment is applied to a digital still camera as an example of the image pickup system.
  • the imaging system includes a barrier 151 for protecting the lens, a lens 152 that forms an optical image of a subject on the imaging device 154 of the present embodiment, a diaphragm 153 for changing the amount of light passing through the lens 152,
  • An output signal processing unit 155 that processes an output signal output from the imaging device 154 is provided.
  • the output signal processing unit 155 is a digital signal processing unit that processes a digital signal output from the imaging device 154.
  • a lens 152 and a diaphragm 153 are optical systems that collect light on the imaging device 154.
  • the imaging device 154 outputs a digital signal obtained by converting the second signal and a digital signal obtained by converting the third signal.
  • the output signal processing unit 155 can perform differential processing to obtain a digital B signal by subtracting the digital A signal from the digital A + B signal.
  • the output signal processing unit 155 performs an operation of outputting a signal after performing various corrections and compression as necessary.
  • the imaging system 12 further includes a buffer memory unit 156 for temporarily storing image data, and an external interface unit 157 for communicating with an external computer or the like.
  • the imaging system further includes a removable recording medium 159 such as a semiconductor memory for recording or reading imaging data, and a recording medium control interface unit 158 for recording or reading to the recording medium 159.
  • the solid-state imaging system further includes a general control / arithmetic unit 1510 that controls various calculations and the entire digital still camera, and a timing supply unit 1511 that outputs various timing signals to the imaging device 154 and the output signal processing unit 155.
  • the timing signal or the like may be input from the outside, and the imaging system may include at least the imaging device 154 and the output signal processing unit 155 that processes the output signal output from the imaging device 154.
  • a P (A + C + N) signal is output in the first pixel output operation, and a digital A + C + N signal is obtained by digital conversion described with reference to FIG.
  • a P (A + B + C + D + N) signal is output, and digital conversion is performed in the same manner as the P (A + C + N) signal to obtain a digital A + B + C + D + N signal.
  • the differential signal output unit 15 outputs a digital A + C signal and a digital A + B + C + D signal.
  • the output signal processing unit 155 obtains a digital (B + D) ′ signal that is a difference between the digital A + B + C + D signal and the digital A + C signal output from the imaging apparatus.
  • This digital (B + D) ′ signal corresponds to a digital B + D signal obtained by digitally converting a P (B + D) signal that is assumed to be output by the pixel 100 although the P (B + D) signal is not output from the pixel 100 in this embodiment. Signal.
  • the phase difference due to the photodiode array can be detected to perform focus detection.
  • FIG. 11C it is possible to detect a phase difference due to a row of photodiodes and perform focus detection. Further, in FIG. 11D, focus detection can be performed by detecting the phase difference in the oblique direction of the photodiode.
  • FIG. 11E schematically shows the pixel portion, and L1 to L4 represent the first to fourth pixel rows in order from the top of the figure.
  • the row L1 is described as A + C, A + B + C + D.
  • the P (A + C + N) signal which is a signal including the P (A + C) signal
  • P (A + B + C + D + N) signal which is a signal including the P (A + B + C + D) signal in the second pixel output operation, is output from the pixel 100 to the vertical signal line 7.
  • P (A + B + C + D + N) signal which is a signal including the P (A + B + C + D) signal in the second pixel output operation, is output from the pixel 100 to the vertical signal line 7.
  • the phase difference due to the photodiode column can be detected in the pixels 100 in the L1 row, and the phase difference due to the photodiode row can be detected in the pixels 100 in the L2 row.
  • the phase difference for each column of the photodiode and for each row can be detected by the pixel 100 of each row.
  • a row for detecting the phase difference in the oblique direction of the photodiode may be provided as shown in FIG. 11D.
  • the P (A + B + C + D) signal obtained by the second pixel output operation is a pixel signal based on light incident on all photodiodes of the pixel 100. Therefore, in order to obtain an image based on the incident light of the pixel 100, an image may be generated using a digital A + B + C + D signal obtained by converting a P (A + B + C + D) signal.
  • FIG. 11F Another form of the signal output operation for each row of the pixel portion will be described with reference to FIG. 11F.
  • the reference numerals in FIG. 11F are the same as those in FIG. 11E.
  • the pixels 100 in each row have the PN signal, the P (A + N) signal, the P (A + B + N) signal, the P (D + N) signal, and the P (D + C + N) signal on the vertical signal line 7 in a time division manner.
  • This output operation will be described with reference to FIG. FIG. 10 will be described on the assumption that Latch_n 13-1 is a double buffer memory having a plurality of memories capable of holding digital N signals.
  • the operation from time t111 to time t114 can be the same as the operation from time t91 to time t94 described with reference to FIG.
  • the transfer pulse PTX1 is set to H level.
  • a P (A + N) signal is output from the pixel 100 to the vertical signal line 7.
  • the operation from time t116 to time t118 can be the same as the operation from time t96 to time t98 described with reference to FIG. Thereby, a digital A + N signal obtained by converting a P (A + N) signal into a digital signal is obtained.
  • the transfer pulse PTX2 is set to H level.
  • a P (A + B + N) signal is output from the pixel 100 to the vertical signal line 7.
  • the operation from time t120 to time t122 can be the same as the operation from time t100 to time t102 described with reference to FIG. Thereby, a digital A + B + N signal obtained by converting a P (A + B + N) signal into a digital signal is obtained.
  • the reset pulse PRES is set to H level.
  • the potential of the gate of the amplification MOS transistor 5 becomes the reset level.
  • the operation from time t124 to time t127 can be similar to the operation from the previous time t111 to time t114. Since Latch_n 13-1 is a double buffer memory, this N conversion period and the period during which the digital N signal held at time t114 is transferred to the differential signal output unit 15-1 can be overlapped.
  • transfer pulse PTX3 is set to H level.
  • a P (D + N) signal is output from the pixel 100 to the vertical signal line 7.
  • the operation from time t129 to time t131 can be similar to the operation from the previous time t116 to time 118. Thereby, a digital D + N signal obtained by converting a P (D + N) signal into a digital signal is obtained.
  • the transfer pulse PTX4 is set to H level.
  • a P (D + C + N) signal is output from the pixel 100 to the vertical signal line 7.
  • the operation from time t133 to time t135 can be the same as the operation from the previous time t120 to time t122. Thereby, a digital D + C + N signal obtained by converting the P (D + C + N) signal into a digital signal is obtained.
  • the PN signal is converted back to the digital N signal by the operation from time t125 to time t127, but this operation is omitted and only the digital N signal obtained from time t112 to time t115 is used. Also good.
  • a digital A signal, a digital A + B signal, a digital D signal, and a digital D + C signal are output from the imaging apparatus.
  • the n photoelectric conversion units are photodiodes 1 and 51.
  • the p photoelectric conversion units (p is a natural number) different from the n photoelectric conversion units are photodiodes 71.
  • Photoelectric conversion units q (q is a natural number) that is larger than p and different from n photoelectric conversion units are photodiodes 61 and 71.
  • the embodiment is not limited to this embodiment, and the number of photoelectric conversion units may be changed as appropriate. That is, the number of m, n, p, and q photoelectric conversion units may be any form that satisfies the relational expressions m ⁇ n and p ⁇ q.
  • the output signal processing unit 155 obtains a digital B ′ signal that is a difference between the digital A signal and the digital A + B signal output from the imaging device.
  • the digital B ′ signal is a signal corresponding to a digital B signal obtained by digitally converting the B signal assumed to be output by the pixel 100.
  • the output signal processing unit obtains a digital C ′ signal that is a difference between the digital D signal and the digital D + C signal.
  • the digital C ′ signal is a signal corresponding to a digital C signal obtained by digitally converting the C signal assumed to be output by the pixel 100.
  • phase difference due to the photodiode array can be detected. That is, in the form of FIG. 11F, in one pixel 100, phase difference detection using the digital A signal and digital B ′ signal and phase difference detection using the digital C ′ signal and digital D signal can be performed. Focus detection can be performed by combining each of these two phase difference detections or by appropriately combining them, and the accuracy of focus detection can be improved compared to the signal output operation of FIG. 11E.
  • 11F shows a mode in which the pixel 100 outputs P (A + N), P (A + B + N), P (D + N), and P (D + C + N) signals as an example, but other modes may be used. That is, the pixel signal based on the signal charge of one photodiode and the pixel signal based on the signal charge of two photodiodes including the photodiode may be output.
  • the imaging apparatus is not limited to the operations illustrated in FIGS. 11E and 11F, and may be performed by appropriately combining the operations illustrated in FIGS. 11E and 11F. For example, after the P (A + N) and P (A + B + N) signals are output from the pixel 100, the P (A + B + C + D + N) signal may be output.
  • FIG. 11G shows an example of the arrangement of photodiodes and color filters (RGB).
  • RGB color filters
  • two pixels 100-1 and 100-2 are shown.
  • the arrangement relationship between the color of the color filter and the photodiode that generates the signal charge for obtaining the PA, PB, PC, and PD signals is expressed as “Color of color filter—PA, PB, PC, and PD signals. It was shown in the order of “photodiode that generates signal charge to obtain”. That is, an area indicated by “GA” is an area where a green (G) color filter is arranged and a photodiode 1 for generating a signal charge for outputting a PA signal is arranged. is there.
  • a color filter of the same color is arranged in one row and two columns of the photodiode of one pixel 100.
  • color filters of different colors are arranged in a Bayer arrangement for each of the two rows 100-1 and 100-2 in one row and two columns.
  • each of the pixels 100-1 and 100-2 outputs a pixel signal as shown in FIG. 11C described above. This is because focus detection can be performed with high accuracy by performing focus detection using light incident on the photodiode via the same color filter. Furthermore, the form which performs a focus detection using the pixel signal which the some pixel 100 outputs may be sufficient.
  • a digital A signal and a digital B signal obtained by converting a pixel signal of the pixel 100-1 and a pixel signal of the pixel 100-2, which are output from a photodiode included in an area where a green (G) color filter is arranged.
  • the focus detection may be performed by detecting a phase difference from each combination of the converted digital C signal and digital D signal, and the digital A + B signal and digital C + D signal.
  • a combination of any one of a digital A signal and a digital B signal, or a digital C signal and a digital D signal, and a combination of a digital A + B signal and a digital C + D signal may be used. .
  • FIG. 11G shows a form in which focus detection is performed using the pixels 100-1 and 100-2 arranged in the horizontal direction (direction in which the HSC 14 scans).
  • FIG. 11H shows an example of the arrangement of color filters when focus detection is performed using the pixels 100-1 and 100-2 arranged in the vertical direction (direction in which VSC2 scans).
  • each of the pixels 100-1 and 100-2 preferably outputs a pixel signal as shown in FIG. 11C.
  • at least the color filters arranged in the photoelectric conversion units adjacent to the pixel 100-1 and the pixel 100-2 may have the same color.
  • the present embodiment has been described based on the form having the pixel 100 illustrated in FIG. 8A and the analog-digital conversion unit 16 of the first embodiment.
  • an imaging apparatus having the pixel 100 illustrated in FIG. 8A and the analog-digital conversion unit 16 described in Embodiments 2 to 5 can be preferably implemented.
  • the pixel 100 in FIG. 8A has four photodiodes, the number is not limited to this. In other words, any configuration having a plurality of photodiodes and a pixel 100 in which one microlens is arranged can be preferably implemented. Even in these forms, the effects described in each of the first to fourth embodiments can be obtained, and further, the focus detection by the phase difference detection method can be more suitably performed.
  • Example An example in which the imaging apparatus described in Examples 1 to 4 is applied to an imaging system will be described.
  • Examples of the imaging system include a digital still camera, a digital camcorder, and a surveillance camera.
  • a schematic diagram when an imaging apparatus is applied to a digital still camera can be the same as FIG. 12 described in the fifth embodiment.
  • the imaging system of the present embodiment can perform an imaging operation by applying the imaging device 154.

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Abstract

　従来、Ａ＋Ｎ信号とＮ信号との差分信号と、Ａ＋Ｂ＋Ｎ信号とＡ＋Ｎ信号との差分信号とを得るために、Ａ＋Ｎ信号を異なる２つの容量に保持させる必要があった。このため、２つの容量の容量値のばらつきにより、Ａ＋Ｎ信号とＮ信号との差分信号と、Ａ＋Ｂ＋Ｎ信号とＡ＋Ｎ信号との差分信号とが、精度よく得られない課題があった。　本発明は、デジタルＡ＋Ｎ信号、デジタルＡ＋Ｂ＋Ｎ信号から同一のデジタルＮ信号を差し引いた信号を生成する撮像装置を提供する。

Description

撮像装置、撮像システム、撮像装置の駆動方法
　本発明は、複数の光電変換部を含む画素とアナログデジタル変換部とを有する撮像装置に関するものである。
　従来、光電変換を行い、入射光に基づく信号を出力する画素が行列状に配された画素部と、画素の各列に対応してアナログデジタル変換部が設けられた列並列型のアナログデジタル変換部（以下、アナログデジタル変換部をＡＤＣ（Ａｎａｌｏｇ　Ｄｉｇｉｔａｌ　Ｃｏｎｖｅｒｔｅｒ）、列並列型のＡＤＣを列ＡＤＣと表記する）と、を有する撮像装置が知られている。列ＡＤＣにおいては、各列の回路部が画素から出力されるアナログ信号（以下、画素から出力されるアナログ信号を画素信号と表記する）をデジタル信号に変換するアナログデジタル変換（以下、ＡＤ変換と表記する）を行う。
　特許文献１には、光信号を信号電荷に変換して蓄積する複数の光電変換部と、該複数の光電変換部の各々から信号電荷を受けて該信号電荷に対応する信号を出力する１つの増幅ＭＯＳトランジスタとを有する画素が設けられた撮像装置が記載されている。特許文献１に記載の画素１は、画素の出力するノイズレベルの第１の信号（以下、Ｎ信号と表記する。）と、少なくとも１つの光電変換部に蓄積される第１の信号電荷に基づいた第２の信号（以下、Ａ＋Ｎ信号と表記する。）と、第１の信号電荷にさらに別の光電変換部に蓄積される信号電荷が加算された信号電荷に基づく第３の信号（以下、Ａ＋Ｂ＋Ｎ信号と表記する。）とを垂直信号線に出力する。Ａ＋Ｎ信号は、垂直信号線に電気的に接続された第１の容量と第２の容量にそれぞれ保持される。Ａ＋Ｂ＋Ｎ信号は、垂直信号線８に電気的に接続された第３の容量に保持される。
特開２００４－１３４８６７号公報
　特許文献１に記載の撮像装置では、Ａ＋Ｎ信号とＮ信号との差分信号と、Ａ＋Ｂ＋Ｎ信号とＡ＋Ｎ信号との差分信号とを得るために、Ａ＋Ｎ信号を異なる２つの容量に保持させる必要があった。このため、２つの容量の容量値のばらつきにより、Ａ＋Ｎ信号とＮ信号との差分信号と、Ａ＋Ｂ＋Ｎ信号とＡ＋Ｎ信号との差分信号とが、精度よく得られない課題があった。
　本発明は上記の課題を鑑みて為されたものであり、一の態様は、アナログ信号出力部と、アナログデジタル変換部と、を含む撮像装置であって、前記アナログ信号出力部は画素を含み、前記画素は、光電変換部を有し、前記アナログ信号出力部は、前記アナログ信号出力部のノイズ信号である第１の信号と、前記光電変換部で生成した信号電荷に基づく第２の信号と、前記信号電荷に前記光電変換部で生成した別の信号電荷を加算した信号電荷に基づく第３の信号と、をそれぞれ出力し、前記アナログデジタル変換部は、前記第１、第２、第３の信号をそれぞれデジタル信号に変換し、前記アナログデジタル変換部が、前記第１の信号を変換した前記デジタル信号を保持する信号保持部を有することを特徴とする撮像装置である。
　また、別の態様は、アナログ信号出力部と、アナログデジタル変換部と、を含む撮像装置の駆動方法であって、前記アナログ信号出力部は画素を含み、前記画素は、光電変換部を有し、前記アナログ信号出力部は、前記アナログ信号出力部のノイズ信号の第１の信号と、前記光電変換部で生成した信号電荷に基づく第２の信号と、前記信号電荷に前記光電変換部で生成した別の信号電荷を加算した信号電荷に基づく第３の信号と、をそれぞれ出力し、前記アナログデジタル変換部が、前記第１、第２、第３の信号をデジタル信号に変換することを特徴とする撮像装置の駆動方法である。
　また、一の態様は、画素を含むアナログ信号出力部の複数と、前記アナログ信号出力部に対応して設けられたアナログデジタル変換部と、マイクロレンズを複数有するマイクロレンズアレイと、を有する撮像装置と、前記撮像装置に光を集光する光学系と、を有する撮像システムの駆動方法であって、前記画素は、各々が１つの前記マイクロレンズに対応して設けられた、少なくともｎ個（ｎは２以上の自然数）の光電変換部の光電変換部を有し、前記駆動方法は、前記アナログ信号出力部が、前記アナログ信号出力部のノイズ信号である第１の信号と、前記ｎ個の光電変換部のうちのｍ個（ｍはｎ＞ｍの関係式を満たす自然数）の前記光電変換部の生成した信号電荷に基づく第２の信号と、前記ｎ個の光電変換部の生成した信号電荷に基づく第３の信号と、をそれぞれ出力し、前記アナログデジタル変換部が、前記第１、第２、第３の信号をそれぞれデジタル信号に変換する工程と、前記撮像装置が、前記第２の信号を変換したデジタル信号と前記第１の信号を変換したデジタル信号との第１の差分信号と、前記第３の信号を変換したデジタル信号と前記第１の信号を変換したデジタル信号との第２の差分信号とを、前記第１の信号を変換した同一のデジタル信号によってそれぞれ生成する第１の工程と、前記第１の差分信号と前記第２の差分信号との差分である第３の差分信号を得て、前記第３の差分信号と前記第１の差分信号とによって焦点検出を行う第２の工程と、を有することを特徴とする撮像システムの駆動方法である。
　本発明は、画素から出力されたノイズ信号を複数の容量に保持させずにＡ信号、Ａ＋Ｂ信号を得られることにより、より精度よくＡ信号、Ａ＋Ｂ信号を生成する撮像装置を提供することができる。
画素と撮像装置の等価回路の一例を示した図。 画素と撮像装置の等価回路の一例を示した図。 撮像装置の動作の一例を示した図。 別の形態の撮像装置の等価回路の一例と、動作の一例を示した図。 別の形態の撮像装置の等価回路の一例と、動作の一例を示した図。 別の形態の撮像装置と、カウンタの等価回路の一例を示した図。 別の形態の撮像装置と、カウンタの等価回路の一例を示した図。 別の形態の撮像装置の動作の一例を示した図。 別の形態の撮像装置とカウンタの等価回路の一例を示した図。 別の形態の撮像装置とカウンタの等価回路の一例を示した図。 別の形態の撮像装置の動作の一例を示した図。 別の形態の画素の等価回路の一例と画素の断面の一例を示した図。 別の形態の画素の等価回路の一例と画素の断面の一例を示した図。 別の形態の撮像装置の動作の一例を示した図。 別の形態の撮像装置の動作の一例を示した図。 別の形態の画素の配置と動作の一例を示した図。 別の形態の画素の配置と動作の一例を示した図。 別の形態の画素の配置と動作の一例を示した図。 別の形態の画素の配置と動作の一例を示した図。 別の形態の画素の配置と動作の一例を示した図。 別の形態の画素の配置と動作の一例を示した図。 別の形態の画素の配置と動作の一例を示した図。 別の形態の画素の配置と動作の一例を示した図。 撮像システムを模式的に表したブロック図。
　以下、図面を参照しながら本実施例の撮像装置について説明する。
　図１Ａは、本実施例に関わる画素の等価回路の一例を示したものである。１、５１は光電変換部である。本実施例では光電変換部はフォトダイオードである。２０、５０は転送ＭＯＳトランジスタ、４はリセットＭＯＳトランジスタ、５は増幅ＭＯＳトランジスタ、６は選択ＭＯＳトランジスタである。フォトダイオード１、５１では光電変換により、入射光に基づいた信号電荷が生じる。転送ＭＯＳトランジスタ２０のゲートに、後述する垂直走査回路（図１Ｂにて、ＶＳＣ（Ｖｅｒｔｉｃａｌ　Ｓｃａｎｎｉｎｇ　Ｃｉｒｃｕｉｔ）と記載した）２が供給する転送パルスＰＴＸ１をＨｉｇｈレベル（以降、Ｈレベルと表記する。同様に、ＬｏｗレベルをＬレベルと表記する。）とすると、フォトダイオード１が保持する信号電荷が増幅ＭＯＳトランジスタ５のゲートに転送される。増幅ＭＯＳトランジスタ５のゲートは、すなわち増幅ＭＯＳトランジスタ５の制御電極である。同様に、転送ＭＯＳトランジスタ５０のゲートに、同様に垂直走査回路２が供給する転送パルスＰＴＸ２をＨレベルとすると、フォトダイオード５１が保持する信号電荷が増幅ＭＯＳトランジスタ５のゲートに転送される。リセットＭＯＳトランジスタ４のゲートに垂直走査回路２が供給するリセットパルスＰＲＥＳをＨレベルとすると、増幅ＭＯＳトランジスタ５のゲートの電位がリセットされる。増幅ＭＯＳトランジスタ５は、ゲートに転送された信号電荷に基づいて、電気信号を選択ＭＯＳトランジスタ６に出力する。選択ＭＯＳトランジスタ６は、増幅ＭＯＳトランジスタ５が出力した信号を、垂直走査回路２からゲートに供給される選択パルスＰＳＥＬがＨレベルの時に垂直信号線７に出力する。この画素１００から垂直信号線７に出力される信号が先述した画素信号に相当する。各列の垂直信号線７には、電流源８から電流が供給されている。本実施例のアナログ信号出力部は画素１００を含んで構成される。
　リセットパルスＰＲＥＳをＨレベルとした後にＬレベルとし、増幅ＭＯＳトランジスタ５のゲートの電位に基づいて垂直信号線７に出力される信号をＰＮ信号と表記する。ＰＮ信号は、増幅ＭＯＳトランジスタ５のゲートの電位がリセットレベルとしたことによって垂直信号線７に出力されるノイズ信号である。このＰＮ信号は画素を含むアナログ信号出力部が出力する第１の信号である。また、フォトダイオード１からの信号電荷が転送された増幅ＭＯＳトランジスタ５のゲートの電位に基づいて、垂直信号線７に出力される信号をＰ（Ａ＋Ｎ）信号と表記する。Ｐ（Ａ＋Ｎ）信号は、複数のフォトダイオードのうちの１個のフォトダイオード１が生成した信号電荷に基づくＰＡ信号がＰＮ信号に重畳された信号である。本実施例において、Ｐ（Ａ＋Ｎ）信号はアナログ信号出力部が出力する第２の信号である。また、転送パルスＰＴＸ１、ＰＴＸ２を、Ｈレベルとすることにより、フォトダイオード１、５１のそれぞれに蓄積された信号電荷が増幅ＭＯＳトランジスタ５のゲートに転送される。この間、リセットパルスＰＲＥＳがＬレベルに保たれるため、増幅ＭＯＳトランジスタ５のゲートには、２個のフォトダイオードからの電荷が保持される。この時の増幅ＭＯＳトランジスタ５のゲートの電位に基づいて垂直信号線７に出力される信号をＰ（Ａ＋Ｂ＋Ｎ）信号と表記する。Ｐ（Ａ＋Ｂ＋Ｎ）信号は、複数のフォトダイオード１，５１の生成した信号電荷に基づくＰ（Ａ＋Ｂ）信号がＰＮ信号に重畳された信号である。本実施例において、Ｐ（Ａ＋Ｂ＋Ｎ）信号はアナログ信号出力部が出力する第３の信号である。また、第１、第２、第３の信号はそれぞれアナログ信号である。以上が画素１００についての説明である。
　次に図１Ｂを参照しながら、本実施例のアナログデジタル変換部１６について説明する。
　比較器（図１Ｂにて、Ｃｏｍｐ（Ｃｏｍｐａｒａｔｏｒ）と表記した。）９は、ランプ信号Ｖｒａｍｐと画素１００から垂直信号線７に出力される信号との比較を行い、比較結果に基づく信号である比較結果信号ＣＭＰをラッチ選択回路（図１Ｂにて、Ｌａｔｃｈ　Ｐｕｌｓ　Ｇｅｎと表記した。）１２に出力する。ランプ信号Ｖｒａｍｐは、ランプ信号発生回路（図１Ｂにて、Ｒａｍｐ　Ｇｅｎ．（Ｒａｍｐ　Ｇｅｎｅｒａｔｏｒ）と表記した。）１０が生成する、時間に依存して電位が変化する参照信号である。ランプ信号発生回路１０には、不図示のタイミングジェネレータからアナログデジタル変換部リセットパルスＡＤ　Ｒｅｓｅｔが後述する第１のカウンタ１８と共通して与えられている。ラッチ選択回路１２は行列状に配された複数の画素１００の列に対応して設けられている。ラッチ選択回路１２は、ラッチ選択パルスＰＴｎ、ＰＴａ、ＰＴｂの信号値に応じて、比較結果信号ＣＭＰをＬａｔｃｈ＿ｎ１３－１、Ｌａｔｃｈ＿ａ１３－２、Ｌａｔｃｈ＿ｂ１３－３のいずれかに出力する。例えば、ラッチ選択パルスＰＴｎがＨレベルであり、他のラッチ選択パルスＰＴａ、ＰＴｂがＬレベルであれば、ラッチ選択回路１２は比較結果信号ＣＭＰをＬａｔｃｈ＿ｎ１３－１に出力する。同様に、ラッチ選択パルスＰＴａがＨレベルであり、他のラッチ選択パルスＰＴｎ、ＰＴｂがＬレベルであれば、比較結果信号ＣＭＰをＬａｔｃｈ＿ａ１３－２に出力する。また、ラッチ選択パルスＰＴｂがＨレベルであり、他のラッチ選択パルスＰＴｎ、ＰＴａがＬレベルであれば、比較結果信号ＣＭＰをＬａｔｃｈ＿ｂ１３－３に出力する。以降、Ｌａｔｃｈ＿ｎ１３－１、Ｌａｔｃｈ＿ａ１３－２、Ｌａｔｃｈ＿ｂ１３－３を総称して表す場合には、ラッチ回路１３と表記する。ラッチ回路１３はメモリ部であり、行列状に配された複数の画素１００の列に対応して設けられている。Ｌａｔｃｈ＿ｎ１３－１は第１の信号であるＰＮ信号を変換したデジタル信号を保持する第１の信号保持部である。Ｌａｔｃｈ＿ａ１３－２はＰ（Ａ＋Ｎ）信号を変換したデジタル信号を保持する。Ｌａｔｃｈ＿ｂ１３－３は、Ｐ（Ａ＋Ｂ＋Ｎ）信号を変換したデジタル信号を保持する。Ｌａｔｃｈ＿ａ１３－２、Ｌａｔｃｈ＿ｂ１３－３は、第２の信号のＰ（Ａ＋Ｎ）信号、第３の信号のＰ（Ａ＋Ｂ＋Ｎ）信号のそれぞれを変換したデジタル信号を保持する第２の信号保持部である。アナログデジタル変換部１６は、複数の回路部２１を含んで構成されている。複数の回路部２１は、画素の各列に対応して設けられている。また、回路部２１は、比較器９、ラッチ選択回路１２、ラッチ回路１３を含んで構成されている。
　第１のカウンタ（図１Ｂにて、Ｃｏｕｎｔｅｒと表記した）１８には不図示のタイミングジェネレータからクロックパルス信号ｃｌｋと、アナログデジタル変換部リセットパルスＡＤ　Ｒｅｓｅｔが出力されている。第１のカウンタ１８は、ランプ信号発生回路１０が時間に依存したランプ信号Ｖｒａｍｐの電位の変化を開始してから終了するまでの間、クロックパルス信号ｃｌｋを計数したカウント信号を生成する。ラッチ回路１３のＬａｔｃｈ＿ｎ１３－１、Ｌａｔｃｈ＿ａ１３－２、Ｌａｔｃｈ＿ｂ１３－３はそれぞれ、比較器９から出力される比較結果信号ＣＭＰが変化した時のカウント信号を保持する。水平走査回路（図１Ｂにて、ＨＳＣ（Ｈｏｒｉｚｏｎｔａｌ　Ｓｃａｎｎｉｎｇ　Ｃｉｒｃｕｔ）と表記した）１４は各列のラッチ回路１３を順次選択し、各列のラッチ回路１３から、それぞれが保持したカウント信号を出力させる。この水平走査回路１４によって出力させられたデジタルＮ信号とデジタルＡ＋Ｂ＋Ｎ信号は、差分信号出力部１５－１に出力される。差分信号出力部１５－１はデジタルＡ＋Ｂ＋Ｎ信号とデジタルＮ信号との差分信号である、デジタルＡ＋Ｂ信号をＯＵＴ＿ｂ出力として出力する。また、デジタルＮ信号とデジタルＡ＋Ｎ信号は差分信号出力部１５－２に出力される。差分信号出力部１５－２は、デジタルＡ＋Ｎ信号とデジタルＮ信号との差分信号である、デジタルＡ信号をＯＵＴ＿ａ出力として出力する。このデジタルＡ＋Ｂ信号、デジタルＡ信号が本実施例における撮像装置が出力する信号である。
　次に、図２を参照しながら、図１Ａ、１Ｂで例示した撮像装置の動作について説明する。
　時刻ｔ１１では、選択パルスＰＳＥＬ、アナログデジタル変換部リセットパルスＡＤ　ＲｅｓｅｔをＨレベルとしている。アナログデジタル変換部リセットパルスＡＤ　Ｒｅｓｅｔは、図１Ｂのランプ信号発生回路１０と第１のカウンタ１８のそれぞれに供給される。アナログデジタル変換部リセットパルスＡＤ　ＲｅｓｅｔがＨレベルの時、ランプ信号Ｖｒａｍｐの電位はリセットレベルとなり、また、第１のカウンタ１８のカウント信号は初期値にリセットされる。また、時刻ｔ１１にリセットパルスＰＲＥＳをＨレベルからＬレベルとする。時刻ｔ１１にリセットが解除されて画素１００から垂直信号線７に出力された信号が、ＰＮ信号である。
　時刻ｔ１２に、アナログデジタル変換部リセットパルスＡＤ　ＲｅｓｅｔをＨレベルからＬレベルとする。そして、ランプ信号Ｖｒａｍｐが時間に依存した電位の変化を開始する。また、第１のカウンタ１８はクロックパルス信号ｃｌｋの計数を開始し、カウント信号を各列のラッチ回路１３に出力する。また、ラッチ選択パルスＰＴｎをＨレベルとする。
　例えば、時刻ｔ１３にランプ信号Ｖｒａｍｐと垂直信号線７の電位Ｖｌｉｎｅとの大小関係が逆転したとする。この時、比較器９は比較結果信号ＣＭＰをラッチ選択回路１２に出力する。ラッチ選択パルスＰＴｎがＨレベルとなっているため、比較結果信号ＣＭＰはＬａｔｃｈ＿ｎ１３－１に出力される。Ｌａｔｃｈ＿ｎ１３－１は、比較結果信号ＣＭＰが出力された時のカウント信号を保持する。この時のカウント信号値は「４」であるので、Ｌａｔｃｈ＿ｎ１３－１には「４」のカウント信号が保持される。このＬａｔｃｈ＿ｎ１３－１に保持された「４」のカウント信号が、デジタルＮ信号である。本実施例では、便宜上１０進数でカウント信号値を表しているが、実際には、Ｌａｔｃｈ＿ｎ１３－１が保持するカウント信号は１０進数の「４」を２進数に変換した値である。以下、同様に本明細書ではカウント信号値については１０進数で表すものとする。
　時刻ｔ１４に、アナログデジタル変換部リセットパルスＡＤ　ＲｅｓｅｔをＬレベルからＨレベルとして、ランプ信号Ｖｒａｍｐの時間に依存した電位の変化を終了する。また、ラッチ選択パルスＰＴｎをＨレベルからＬレベルとする。
　時刻ｔ１５に、転送パルスＰＴＸ１をＬレベルからＨレベルとする。これにより、フォトダイオード５１に蓄積された電荷が増幅ＭＯＳトランジスタ５のゲートに転送され、垂直信号線７には、画素１００からＰ（Ａ＋Ｎ）信号が出力される。
　時刻ｔ１６に、アナログデジタル変換部リセットパルスＡＤ　ＲｅｓｅｔをＨレベルからＬレベルとする。そして、ランプ信号Ｖｒａｍｐが時間に依存した電位の変化を開始する。また、第１のカウンタ１８はクロックパルス信号ｃｌｋの計数を開始し、カウント信号を各列のラッチ回路１３に出力する。また、ラッチ選択パルスＰＴａをＨレベルとする。
　例えば、時刻ｔ１７にランプ信号Ｖｒａｍｐと垂直信号線７の電位Ｖｌｉｎｅとの大小関係が逆転したとする。この時、比較器９は比較結果信号ＣＭＰをラッチ選択回路１２に出力する。ラッチ選択パルスＰＴａがＨレベルとなっているため、比較結果信号ＣＭＰはＬａｔｃｈ＿ａ１３－２に出力される。Ｌａｔｃｈ＿ａ１３－２は、比較結果信号ＣＭＰが出力された時のカウント信号を保持する。この時のカウント信号値は「６」であるので、Ｌａｔｃｈ＿ａ１３－２には「６」のカウント信号が保持される。このＬａｔｃｈ＿ａ１３－２に保持された「６」のカウント信号が、デジタルＡ＋Ｎ信号である。
　時刻ｔ１８に、アナログデジタル変換部リセットパルスＡＤ　ＲｅｓｅｔをＬレベルからＨレベルとして、ランプ信号Ｖｒａｍｐの時間に依存した電位の変化を終了する。また、ラッチ選択パルスＰＴａをＨレベルからＬレベルとする。また、水平走査回路１４は、Ｌａｔｃｈ＿ｎ１３－１、Ｌａｔｃｈ＿ａ１３－２のそれぞれから保持したカウント信号を差分信号出力部１５－２に出力させる。差分信号出力部１５－２は、Ｌａｔｃｈ＿ａ１３－２が保持した「６」のカウント信号と、Ｌａｔｃｈ＿ｎ１３－１が保持した「４」のカウント信号との差分処理を行い、「２」のカウント信号をＯＵＴ＿ａ出力として出力する。この「２」のカウント信号がデジタルＡ信号である。
　時刻ｔ１９に、転送パルスＰＴＸ２をＬレベルからＨレベルとする。これにより、フォトダイオード１に蓄積された電荷が増幅ＭＯＳトランジスタ５のゲートに転送され、垂直信号線７には、画素１００からＰ（Ａ＋Ｂ＋Ｎ）信号が出力される。
　時刻ｔ２０に、アナログデジタル変換部リセットパルスＡＤ　ＲｅｓｅｔをＨレベルからＬレベルとする。そして、ランプ信号Ｖｒａｍｐが時間に依存した電位の変化を開始する。また、第１のカウンタ１８はクロックパルス信号ｃｌｋの計数を開始し、カウント信号を各列のラッチ回路１３に出力する。また、ラッチ選択パルスＰＴｂをＨレベルとする。
　例えば、時刻ｔ２１にランプ信号Ｖｒａｍｐと垂直信号線７の電位Ｖｌｉｎｅとの大小関係が逆転したとする。この時、比較器９は比較結果信号ＣＭＰをラッチ選択回路１２に出力する。ラッチ選択パルスＰＴｂがＨレベルとなっているため、比較結果信号ＣＭＰはＬａｔｃｈ＿ｂ１３－３に出力される。Ｌａｔｃｈ＿ｂ１３－３は、比較結果信号ＣＭＰが出力された時のカウント信号を保持する。この時のカウント信号値は「８」であるので、Ｌａｔｃｈ＿ｂ１３－３には「８」のカウント信号が保持される。このＬａｔｃｈ＿ｂ１３－３に保持された「８」のカウント信号が、デジタルＡ＋Ｂ＋Ｎ信号である。
　時刻ｔ２２に、アナログデジタル変換部リセットパルスＡＤ　ＲｅｓｅｔをＬレベルからＨレベルとして、ランプ信号Ｖｒａｍｐの時間に依存した電位の変化を終了する。また、ラッチ選択パルスＰＴｂをＨレベルからＬレベルとする。また、水平走査回路１４は、Ｌａｔｃｈ＿ｎ１３－１、Ｌａｔｃｈ＿ｂ１３－３のそれぞれから保持したカウント信号を差分信号出力部１５－１に出力させる。差分信号出力部１５－１は、Ｌａｔｃｈ＿ｂ１３－３が保持した「８」のカウント信号と、Ｌａｔｃｈ＿ｎ１３－１が保持した「４」のカウント信号との差分処理を行い、「４」のカウント信号をＯＵＴ＿ｂ出力として出力する。この「４」のカウント信号がデジタルＡ＋Ｂ信号である。
　以上述べた動作により、本実施例の撮像装置はデジタルＡ信号、デジタルＡ＋Ｂ信号を出力することができる。本実施例の撮像装置では、ラッチ回路１３にデジタルＮ信号、デジタルＡ＋Ｎ信号、デジタルＡ＋Ｂ＋Ｎ信号のそれぞれを保持させている。これにより、特許文献１のように、１つの信号を複数の異なる容量に保持させることによる容量の容量値のばらつきは生じない。よって、本実施例の撮像装置はデジタルＡ信号、デジタルＡ＋Ｂ信号を精度よく得ることができる。本実施例のデジタルＮ信号には、画素１００のノイズ成分に加え、複数の比較器９の比較器毎の動作ばらつきの成分が含まれている。本実施例の撮像装置は、デジタルＡ＋Ｎ信号、デジタルＡ＋Ｂ＋Ｎ信号からデジタルＮ信号を差し引いて出力する。これにより、デジタルＡ＋Ｎ信号、デジタルＡ＋Ｂ＋Ｎ信号に含まれる、画素１００のノイズ成分と、複数の比較器９の比較器毎の動作ばらつきの成分とを差し引くことができ、画質の低下を低減することができる。
　差分信号出力部１５－２はデジタルＡ信号を出力する。このデジタルＡ信号は、第２の信号を変換したデジタルＡ＋Ｎ信号と、第１の信号を変換したデジタルＮ信号との第1の差分信号である。差分信号出力部１５－１はデジタルＡ＋Ｂ信号を出力する。このデジタルＡ＋Ｂ信号は、第３の信号を変換したデジタルＡ＋Ｂ＋Ｎ信号と第1の信号を変換したデジタルＮ信号との第２の差分信号である。
　また、特許文献１に記載の撮像装置で、Ｐ（Ａ＋Ｂ＋Ｎ）信号からＰＮ信号を差し引いた差分信号であるＰ（Ａ＋Ｂ）信号を得ようとする場合には、Ｎ信号を容量２３－１に加えて容量２３－２でも保持する構成が考えられる。しかし、この形態では複数の容量がＮ信号を保持する必要があり、複数の容量の容量値のばらつきにより、Ａ信号とＡ＋Ｂ信号とを精度よく得られない課題があった。従って、特許文献１では、１つの画素１００から同じＰＮ信号が出力されても、ＰＮ信号を保持する複数の容量の容量値ばらつきにより、ＰＮ信号の信号値がばらついてしまう場合があった。一方、本実施例の撮像装置では、ＰＮ信号はデジタルＮ信号としてラッチ回路Ｌａｔｃｈ＿ｎ１３－１に保持されている。そのため、異なる容量に保持されることによるＰＮ信号のばらつきを抑えることができる。
　本実施例では、２つのフォトダイオード１、５１を有する画素１００を有する撮像装置について説明した。本実施例はこの形態に限定されるものではない。本実施例は１つのフォトダイオードを有する画素１００を有する撮像装置においても好適に実施することができる。つまり、図１Ａで例示した画素１００において、フォトダイオード５１、転送ＭＯＳトランジスタ５０を省略した構成としても良い。その場合には、転送パルスＰＴＸ２を時刻ｔ１５と時刻ｔ１９でＨレベルとすれば良い。まず転送パルスＰＴＸ２を時刻ｔ１５でＨレベルとすることによって、フォトダイオード１で生成した信号電荷が増幅ＭＯＳトランジスタ５のゲートに転送される。ここで出力される信号が第２の信号である。その後、転送パルスＰＴＸ２をＬレベルとする。そして、フォトダイオード１は再び入射光に基づく光電変換を行って、信号電荷を生成する。時刻ｔ１９に再び転送パルスＰＴＸ２をＨレベルとする。これにより、フォトダイオード１に蓄積された信号電荷が増幅ＭＯＳトランジスタ５のゲートに転送される。この間、リセットパルスＰＲＥＳがＬレベルに保たれるため、増幅ＭＯＳトランジスタ５のゲートには、時刻ｔ１５にフォトダイオード１から転送された信号電荷と、時刻ｔ１９に転送された信号電荷とが保持される。この時に画素１００から出力される信号が第３の信号である。この形態では、例えば第２の信号と第３の信号とを、フォトダイオード１の露光時間を異ならせて生成した信号電荷に基づく信号としても良い。
　また、画素１００が、複数のフォトダイオードを有している形態であっても、本実施例でこれまで述べた形態とは別の形態としても良い。つまり、増幅ＭＯＳトランジスタ５のゲートの電位をリセットレベルとしたことによって垂直信号線７に出力される第１の信号と、画素１００が有する複数のフォトダイオードのうちのｍ個（ｍは自然数）のフォトダイオードの生成した信号電荷に基づく第２の信号と、ｍ個よりも多いｎ個（ｎは自然数）のフォトダイオードの生成した信号電荷に基づく第３の信号と、を画素１００が出力する形態であっても良い。
　本実施例は、Ｌａｔｃｈ＿ｎ１３－１が１つのデジタルＮ信号を保持する形態を示したが、デジタルＮ信号を保持できるメモリを複数有するダブルバッファメモリの形態であっても良い。つまりＬａｔｃｈ＿ｎ１３－１が有する第１のメモリが、時刻ｔ１４に本実施例の１行目の画素のＰＮ信号を変換したデジタルＮ信号を保持する。そして、時刻ｔ１４から時刻ｔ１８までのいずれかの期間に、第１のメモリから第２のメモリにデジタルＮ信号を転送する。水平走査回路１４は第２のメモリからデジタルＮ信号を差分信号出力部１５－２に出力させる。一方、第２のメモリにデジタルＮ信号を転送した後、時刻ｔ２２に選択パルスＰＳＥＬをＬレベルとし、次の行の画素１００の選択パルスＰＳＥＬとリセットパルスＰＲＥＳをＨレベルとする。その後、アナログデジタル変換部リセットパルスＡＤ　ＲｅｓｅｔをＨレベルからＬレベルとし、次の行の画素１００のＰＮ信号を変換したデジタル信号を生成する動作を行う。これにより、Ｌａｔｃｈ＿ｎ１３－１は時刻ｔ２２から、デジタルＮ信号の差分信号出力部１５－１への出力と、次の行の画素１００のＰＮ信号を変換したデジタルＮ信号の生成とを並列して行うことができる。これにより、複数行の画素１００が出力する信号を変換したデジタル信号の生成、出力に要する時間を短縮することができる。
　また、本実施例ではＬａｔｃｈ＿ａ１３－２とＬａｔｃｈ＿ｂ１３－３のそれぞれから水平走査回路１４がデジタルＡ＋Ｎ信号、デジタルＡ＋Ｂ＋Ｎ信号を出力させる形態を基に説明した。他の形態として、Ｌａｔｃｈ＿ａ１３－２からＬａｔｃｈ＿ｂ１３－２にデジタル信号が転送され、水平走査回路１４がＬａｔｃｈ＿ｂ１３－２からデジタル信号を出力させる形態であっても良い。具体的には、時刻ｔ１８でＬａｔｃｈ＿ａ１３－２は保持したデジタルＡ＋Ｎ信号をＬａｔｃｈ＿ｂ１３－３に転送する。水平走査回路１４はＬａｔｃｈ＿ｂ１３－３からデジタルＡ＋Ｎ信号を出力させる。また、Ｌａｔｃｈ＿ａ１３－２は時刻ｔ２０から時刻ｔ２２の期間、クロックパルス信号ｃｌｋを計数して得た、Ｐ（Ａ＋Ｂ＋Ｎ）信号を変換したデジタルＡ＋Ｂ＋Ｎ信号を保持する。時刻ｔ２２でＬａｔｃｈ＿ａ１３－２は保持したデジタルＡ＋Ｂ＋Ｎ信号をＬａｔｃｈ＿ｂ１３－３に転送する。水平走査回路１４はＬａｔｃｈ＿ｂ１３－３からデジタルＡ＋Ｂ＋Ｎ信号を差分信号出力部１５に転送する。これにより、本実施例では複数設けていた差分信号出力部１５－１、１５－２を１つの差分信号出力部１５とすることができる。
　また、本実施例のアナログデジタル変換部は時間に依存して電位が変化するランプ信号と画素信号との比較に基づいてＡＤ変換を行う形式であったが、他のＡＤ変換形式として例えば逐次比較型、デルタシグマ型などであっても良い。
　本実施例の撮像装置を、実施例１とは異なる部分を中心に説明する。
　以下、図面を参照しながら説明する。
　図３Ａは、本実施例の撮像装置の一例を示した等価回路図である。実施例１で説明した図１Ｂと同じ機能を有するものについては、図１Ｂで付した符号と同一の符号を付している。
　実施例１と異なるのは、画素１００から出力されたＰＮ信号、Ｐ（Ａ＋Ｎ）信号、Ｐ（Ａ＋Ｂ＋Ｎ）信号のそれぞれが反転増幅器１７によって反転増幅されて比較器９に出力される点である。反転増幅器１７は、画素信号を増幅して比較器９に出力する増幅部である。複数の反転増幅器１７は、行列状に配された複数の画素１００の列に対応して設けられている。垂直信号線７については、画素１００から反転増幅器１７までの電気的経路を垂直信号線７－１、反転増幅器１７から比較器９までの電気的経路を垂直信号線７－２と分けて示した。本実施例のアナログ信号出力部は、画素１００と反転増幅器１７とを含んで構成される。本実施例では画素１００が出力するＰＮ信号に基づいて反転増幅器１７が出力する信号が比較器９に与えられる。この画素１００が出力するＰＮ信号に基づいて反転増幅器１７が出力する信号をＧＮ信号と表記する。同様に、画素１００が出力するＰ（Ａ＋Ｎ）信号に基づいて反転増幅器１７が出力する信号をＧ（Ａ＋Ｎ）信号、Ｐ（Ａ＋Ｂ＋Ｎ）信号に基づいて反転増幅器１７が出力する信号をＧ（Ａ＋Ｂ＋Ｎ）信号と表記する。本実施例において、アナログ信号出力部が出力する第１の信号はＧＮ信号である。また、アナログ信号出力部が出力する第２の信号はＧ（Ａ＋Ｎ）信号である。また、アナログ信号出力部が出力する第３の信号はＧ（Ａ＋Ｂ＋Ｎ）信号である。
　図３Ｂは、図３Ａで例示した撮像装置の動作の一例を示したタイミング図である。実施例１で述べた図２では、本実施例の垂直信号線７－１に相当する電位を垂直信号線７の電位Ｖｌｉｎｅとして示した。一方、本実施例の図３Ｂは、反転増幅器１７から比較器９までの電気的経路である垂直信号線７－２の電位Ｖｌｉｎｅ２を示した。
　垂直信号線７－２の電位Ｖｌｉｎｅ２は、垂直信号線７－１の電位を反転増幅した信号であるため、垂直信号線７－１の電気的極性とは反対となる。従って、本実施例においては、画素１００からＰ（Ａ＋Ｎ）信号、Ｐ（Ａ＋Ｂ＋Ｎ）信号が出力されて垂直信号線７－２の電位Ｖｌｉｎｅ２が変化する方向が実施例１の場合とは反対方向になる。従って、ランプ信号Ｖｒａｍｐの時間に依存して電位が変化する方向についても、実施例１の場合とは反対方向としている。
　Ｌａｔｃｈ＿ｎ１３－１が保持するデジタルＮ信号はＧＮ信号をデジタル信号に変換した信号である。本実施例のデジタルＮ信号は、画素１００、反転増幅器１７を含むアナログ信号出力部のノイズ成分と、複数の比較器９の比較器毎の動作ばらつきの成分とを含む信号である。
　また、Ｌａｔｃｈ＿ａ１３－２が保持するデジタルＡ＋Ｎ信号は、画素１００が出力するＧ（Ａ＋Ｎ）信号をデジタル信号に変換した信号である。
　また、Ｌａｔｃｈ＿ｂ１３－３が保持するデジタルＡ＋Ｂ＋Ｎ信号は、Ｇ（Ａ＋Ｂ＋Ｎ）信号をデジタル信号に変換した信号である。
　その他の点については、実施例１の撮像装置と同様とすることができる。すなわち、時刻ｔ３１～ｔ４２のそれぞれの時刻での動作は、実施例１の時刻ｔ１１～ｔ２２のそれぞれの時刻での動作と同様とすることができる。
　本実施例のデジタルＮ信号は、画素１００、反転増幅器１７を含むアナログ信号出力部のノイズ成分に加え、複数の比較器９の比較器毎の動作ばらつきの成分が含まれている。本実施例の撮像装置は、デジタルＡ＋Ｎ信号、デジタルＡ＋Ｂ＋Ｎ信号からデジタルＮ信号を差し引いて出力する。これにより、デジタルＡ＋Ｎ信号、デジタルＡ＋Ｂ＋Ｎ信号に含まれる、画素１００、反転増幅器１７を含むアナログ信号出力部のノイズ成分と、複数の比較器９の比較器毎の動作ばらつきの成分とを差し引くことができ、画質の低下を低減することができる。
　本実施例の撮像装置においても、実施例１と同様の効果を得ることができる。なお、反転増幅器１７は、非反転増幅器やバッファ回路と置換してもよい。その場合の電位Ｖｌｉｎｅ２およびランプ信号Ｖｒａｍｐが変化する方向は、図２に示した電位Ｖｌｉｎｅおよびランプ信号Ｖｒａｍｐと一致する。
　本実施例の撮像装置を、実施例２とは異なる点を中心に説明する。
　以下、図面を参照しながら説明する。
　図４Ａは、本実施例の撮像装置の一例を示した等価回路図である。本実施例の撮像装置は、ラッチ選択回路１２を設けず、画素の各列に対応してカウンタ制御回路１６が設けられている。また、実施例１，２では第１のカウンタ１８が各列のラッチ回路１３に共通のカウント信号を与えていたが、本実施例では、第２のカウンタ１９が各列のカウンタ制御回路１６に対応して設けられている。そして、第２のカウンタ１９の信号を保持するメモリ２５が各列の第２のカウンタ１９に対応して設けられている。第２のカウンタ１９の信号を保持するメモリ２５は、反転増幅器１７が出力するＧＮ信号に基づいて生成するデジタルＮ´信号を保持する第１の信号保持部である。さらにメモリ２５は、第３の信号とランプ信号Ｖｒａｍｐとの比較において、デジタルＮ´信号を第２のカウンタ１９に出力する。カウンタ制御回路１６は、不図示のタイミングジェネレータからクロックパルス信号ｃｌｋが入力される。さらにカウンタ制御回路１６は、カウント信号リセットパルスＣＮＴ　Ｒｅｓｅｔ、パルスｔｒａｎｓｔｏｍ、パルスｔｒａｎｓｔｏｃに基づいて、第２のカウンタ１９、メモリ２５を動作させる。Ｌａｔｃｈ２６は、第２のカウンタ１９のカウント信号を保持する。実施例２では、第２の信号を変換したデジタル信号、第３の信号を変換したデジタル信号を保持する第２の信号保持部としてＬａｔｃｈ＿ａ１３－１、Ｌａｔｃｈ＿ｂ１３－２の２つを有していたが、本実施例はＬａｔｃｈ２６の一つのみとすることができる。Ｌａｔｃｈ２６は、本実施例の第２の信号を変換したデジタル信号、第３の信号を変換したデジタル信号を保持する第２の信号保持部である。各列のＬａｔｃｈ２６にはラッチ信号ＬＡＴが与えられ、ラッチ信号ＬＡＴがＨレベルの時に第２のカウンタ１９が出力するカウント信号値を取り込む。ランプ信号発生回路１０には、ランプ信号の電位を初期値にリセットするランプリセットパルスＲａｍｐ　Ｒｅｓｅｔが供給される。
　図４Ｂは、図４Ａで例示した撮像装置の第２のカウンタ１９とメモリ２５とを例示した等価回路図である。第２のカウンタ１９はカウント信号を生成する複数のフリップフロップ回路ＦＦ１－１～ＦＦ１－４を有している。即ち、第２のカウンタ１９は複数のビット信号を含むカウント信号を生成する複数のフリップフロップ回路ＦＦ１－１～ＦＦ１－４を有している。ビット信号とは、カウント信号の各ビットの信号である。第１の信号保持部であるメモリ２５は、複数のビットメモリ２５０－１～２５０－４を有し、複数のビットメモリ２５０－１～２５０－４の各々が複数のフリップフロップ回路ＦＦ１－１～ＦＦ１－４の各々に電気的に接続されている。即ち、メモリ２５はビット信号の各々を保持する複数のビットメモリ２５０－１～２５０－４を有し、複数のビットメモリの各々が複数のフリップフロップ回路ＦＦ１－１～ＦＦ１－４の各々に電気的に接続されている。本実施例の第２のカウンタ１９は、複数のフリップフロップ回路ＦＦ１－１～ＦＦ１－４を電気的に接続し、前段の非反転出力端子Ｑの出力を後段のクロック端子に入力する構成である。また、フリップフロップ回路ＦＦ１－１～ＦＦ１－４のそれぞれの非反転出力Ｑの出力Ｄ０～Ｄ３は、Ｌａｔｃｈ２６に出力されると共に、ビットメモリ２５０－１～２５０－４のそれぞれに与えられる。
　また、本実施例の特徴として、フリップフロップ回路ＦＦ１－１～ＦＦ１－４のそれぞれは、自身の反転出力端子ＮＱの出力を端子Ｄに与えるとともに、反転出力端子ＮＱの出力をそれぞれのビットメモリ２５０－１～２５０－４に与える。また、フリップフロップ回路のそれぞれのＳ端子には、それぞれのビットメモリ２５０－１～２５０－４の保持した信号が出力される。
　図５は、図４Ａ、４Ｂで説明した撮像装置の動作の一例を示したタイミング図である。カウンタ制御パルスはカウンタ制御回路１６から第２のカウンタ１９に出力される信号であり、カウンタ制御パルスに基づいて第２のカウンタ１９は動作する。
　時刻ｔ５１では、選択パルスＰＳＥＬ、ランプ信号リセットパルスＲａｍｐ　ＲｅｓｅｔをＨレベルとしている。また、時刻ｔ５１にリセットパルスＰＲＥＳをＨレベルからＬレベルとする。また、カウンタ制御パルスは第２のカウンタ１９が動作しない「停止」の状態としている。
　時刻ｔ５２に、ランプ信号リセットパルスＲａｍｐ　ＲｅｓｅｔをＨレベルからＬレベルとする。そして、ランプ信号Ｖｒａｍｐの時間に依存した電位の変化を開始する。
　例えば、時刻ｔ５３に、垂直信号線７－２の電位Ｖｌｉｎｅ２とランプ信号Ｖｒａｍｐの電位との大小関係が逆転したとする。この時に比較器９は比較結果信号ＣＭＰをカウンタ制御回路１６に出力する。カウンタ制御回路１６は、比較結果信号ＣＭＰを受け、カウンタ制御パルスを「停止」の状態から「カウント」の状態に変化させる。これにより、第２のカウンタ１９は時刻ｔ５３から、カウント動作を開始する。
　時刻ｔ５４に、ランプ信号Ｖｒａｍｐの時間に依存した電位の変化を終了するとともに、ランプ信号リセットパルスＲａｍｐ　ＲｅｓｅｔをＬレベルからＨレベルとする。また、カウンタ制御パルスを「カウント」の状態から「停止」の状態に変化させる。これにより、第２のカウンタ１９は時刻ｔ５４にカウント動作を一時停止する。また、パルスｔｒａｎｓｔｏｍをＨレベルとする。これにより、この時刻ｔ５３から時刻ｔ５４までをカウントしたカウント信号値がメモリ２５に保持される。この時点でメモリ２５が保持する信号がデジタルＮ´信号である。そして、パルスｔｒａｎｓｔｏｍをＬレベルとする。
　時刻ｔ５５に、転送パルスＰＴＸ１をＬレベルからＨレベルとする。これにより、フォトダイオード５１に蓄積された電荷が増幅ＭＯＳトランジスタ５のゲートに転送され、垂直信号線７には、画素１００からＰ（Ａ＋Ｎ）信号が出力される。反転増幅器１７から比較器８にＧ（Ａ＋Ｎ）信号が出力される。
　時刻ｔ５６に、ランプ信号リセットパルスＲａｍｐ　ＲｅｓｅｔをＨレベルからＬレベルとする。そして、ランプ信号Ｖｒａｍｐの時間に依存した電位の変化を開始する。また、カウンタ制御パルスを「停止」の状態から「カウント」の状態に変化させる。これにより、第２のカウンタ１９は、時刻ｔ５４でのカウント信号値からカウント動作を開始する。
　例えば、時刻ｔ５７に、垂直信号線７－２の電位Ｖｌｉｎｅ２とランプ信号Ｖｒａｍｐの電位との大小関係が逆転したとする。この時に比較器９は比較結果信号ＣＭＰをカウンタ制御回路１６に出力する。カウンタ制御回路１６は、比較結果信号ＣＭＰを受け、カウンタ制御パルスを「カウント」の状態から「停止」の状態に変化させる。これにより、第２のカウンタ１９は時刻ｔ５４でのカウント信号値から、さらに時刻ｔ５６から時刻ｔ５７までの期間をカウントしたカウント信号を保持する。
　時刻ｔ５８に、ランプ信号リセットパルスＲａｍｐ　ＲｅｓｅｔをＬレベルからＨレベルとして、ランプ信号Ｖｒａｍｐの時間に依存した電位の変化を終了する。また、ラッチ信号ＬＡＴをＨレベルとする。これにより、この時刻ｔ５８で第２のカウンタ１９が保持しているカウント信号がＬａｔｃｈ２６に取り込まれる。
　この時点で保持されるデジタル信号について説明する。時刻ｔ５２から時刻ｔ５４の期間の動作を、以下Ｎ変換と表記する。本実施例のＮ変換では、比較器９が比較結果信号ＣＭＰを出力した時刻ｔ５３から時刻ｔ５４までの期間をカウントしたカウント信号値であるデジタルＮ´信号を第２のカウンタ１９が保持している。このカウント信号値は、Ｎ変換時の最大カウント信号値Ｎｍａｘ（つまり、ランプ信号Ｖｒａｍｐが時間に依存した電位の変化を開始した時刻ｔ５２から時刻ｔ５４までの期間を全てカウントしたカウント信号値）から、時刻ｔ５２から時刻ｔ５３までをカウントしたカウント信号値Ｎｃｎｔを差し引いたカウント信号値（Ｎｍａｘ－Ｎｃｎｔ）である。実施例２ではカウント信号値ＮｃｎｔをＬａｔｃｈ＿ｎ１３－１が保持していたが、本実施例ではカウント信号値（Ｎｍａｘ－Ｎｃｎｔ）をＬａｔｃｈ２６が保持している。
　次に、時刻ｔ５６から時刻ｔ５８の期間の動作（以下、Ａ＋Ｎ変換と表記する）を説明する。時刻ｔ５６では、第２のカウンタ１９はカウント信号値（Ｎｍａｘ－Ｎｃｎｔ）を保持している。よって、第２のカウンタ１９は時刻ｔ５６から時刻ｔ５７の期間のカウント動作をカウント信号値（Ｎｍａｘ－Ｎｃｎｔ）から開始する。時刻ｔ５８に第２のカウンタ１９が保持しているカウント信号値は、時刻ｔ５６から時刻ｔ５７までの期間を初期値のカウント信号値（即ち時刻ｔ５２におけるカウント信号値）からカウント動作した場合のカウント信号値Ａｃｎｔ＋Ｎｃｎｔに対してカウント信号値（Ｎｍａｘ－Ｎｃｎｔ）を加算した値である。この時刻ｔ５８のカウント信号値は、Ａｃｎｔ＋Ｎｃｎｔ＋（Ｎｍａｘ－Ｎｃｎｔ）、すなわちＡｃｎｔ＋Ｎｍａｘとして表される。従って、ＧＮ信号の成分を含まず、デジタルＡ信号にＮｍａｘのオフセットが付されたデジタル信号がＬａｔｃｈ２６に保持される。このＡｃｎｔ＋Ｎｍａｘのカウント信号値を有するデジタル信号が、ＰＡ信号に基づいて出力されるＧＡ信号を変換したデジタル信号である。
　従って、デジタルＡ信号を得るには、時刻ｔ５８に第２のカウンタ１９が保持しているカウント信号値Ａｃｎｔ＋Ｎｍａｘから、既知であるＮ変換時の最大カウント信号値Ｎｍａｘを差し引く。これにより、カウント信号値Ａｃｎｔ、すなわちデジタルＡ信号を得ることができる。
　時刻ｔ５８にラッチ信号ＬＡＴをＨレベルとした後、ラッチ信号ＬＡＴをＬレベルとする。
　時刻ｔ５９に、パルスｔｒａｎｓｔｏｃをＨレベルとし、第２のカウンタ１９のカウント信号値を時刻ｔ５４の時のカウント信号値に戻す。すなわち、カウント信号値をデジタルＮ´信号の信号値とする。また、水平走査回路１４は各列のＬａｔｃｈ２６を順次選択し、Ｌａｔｃｈ２６が保持したデジタルＡ信号を出力する。
　時刻ｔ６０に、転送パルスＰＴＸ２をＬレベルからＨレベルとする。これにより、フォトダイオード１に蓄積された電荷が増幅ＭＯＳトランジスタ５のゲートに転送され、垂直信号線７には、画素１００からＰ（Ａ＋Ｂ＋Ｎ）信号が出力される。反転増幅器１７から比較器８にＧ（Ａ＋Ｂ＋Ｎ）信号が出力される。
　時刻ｔ６１に、ランプ信号リセットパルスＲａｍｐ　ＲｅｓｅｔをＨレベルからＬレベルとする。そして、ランプ信号Ｖｒａｍｐの時間に依存した電位の変化を開始する。また、カウンタ制御パルスを「停止」の状態から「カウント」の状態に変化させる。これにより、第２のカウンタ１９は、時刻ｔ５４でのカウント信号値（すなわち時刻ｔ５９でのカウント信号値でもある）からカウント動作を開始する。
　例えば、時刻ｔ６２に、垂直信号線７－２の電位Ｖｌｉｎｅ２とランプ信号Ｖｒａｍｐの電位との大小関係が逆転したとする。この時に比較器９は比較結果信号ＣＭＰをカウンタ制御回路１６に出力する。カウンタ制御回路１６は、比較結果信号ＣＭＰを受け、カウンタ制御パルスを「カウント」の状態から「停止」の状態に変化させる。これにより、第２のカウンタ１９は時刻ｔ５４でのカウント信号値から、さらに時刻ｔ６１から時刻ｔ６２までの期間をカウントしたカウント信号を保持する。
　時刻ｔ６３に、ランプ信号Ｖｒａｍｐの時間に依存した電位の変化を終了するとともに、ランプ信号リセットパルスＲａｍｐ　ＲｅｓｅｔをＬレベルからＨレベルとする。また、ラッチ信号ＬＡＴをＨレベルとする。これにより、この時刻ｔ６３で第２のカウンタ１９が保持しているカウント信号がＬａｔｃｈ２６に取り込まれる。
　この時点でＬａｔｃｈ２６に取り込まれるデジタル信号について説明する。時刻ｔ６１から時刻ｔ６３の期間の動作（以下、Ａ＋Ｂ＋Ｎ変換と表記する）を説明する。時刻ｔ６１では、第２のカウンタ１９はカウント信号値（Ｎｍａｘ－Ｎｃｎｔ）を保持している。よって、第２のカウンタ１９は時刻ｔ６１から時刻ｔ６２の期間のカウント動作をカウント信号値（Ｎｍａｘ－Ｎｃｎｔ）から開始する。時刻ｔ６２に第２のカウンタ１９が保持しているカウント信号値は、時刻ｔ６１から時刻ｔ６２までの期間を初期値のカウント信号値（即ち時刻ｔ５２におけるカウント信号値）からカウント動作した場合のカウント信号値Ａｃｎｔ＋Ｂｃｎｔ＋Ｎｃｎｔに対してカウント信号値（Ｎｍａｘ－Ｎｃｎｔ）を加算した値である。この時刻ｔ５８のカウント信号値は、Ａｃｎｔ＋Ｂｃｎｔ＋Ｎｃｎｔ＋（Ｎｍａｘ－Ｎｃｎｔ）、すなわちＡｃｎｔ＋Ｂｃｎｔ＋Ｎｍａｘとして表される。従って、ＧＮ信号の成分を含まず、デジタルＡ＋Ｂ信号にＮｍａｘのオフセットが付されたデジタル信号がＬａｔｃｈ２６に保持される。このＡｃｎｔ＋Ｂｃｎｔ＋Ｎｍａｘのカウント信号値を有するデジタル信号が、Ｐ（Ａ＋Ｂ）信号に基づいて出力されるＧ（Ａ＋Ｂ）信号を変換したデジタル信号である。
　従って、デジタルＡ＋Ｂ信号を得るには、時刻ｔ６３に第２のカウンタ１９が保持しているカウント信号値Ａｃｎｔ＋Ｂｃｎｔ＋Ｎｍａｘから、既知であるＮ変換時の最大カウント信号値Ｎｍａｘを差し引く。これにより、カウント信号値Ａｃｎｔ＋Ｂｃｎｔ、すなわちデジタルＡ＋Ｂ信号を得ることができる。
　時刻ｔ６３にラッチ信号ＬＡＴがＨレベルとした後、ラッチ信号ＬＡＴをＬレベルとする。
　時刻ｔ６４に、カウント信号リセットパルスＣＮＴ　ＲｅｓｅｔをＨレベルとする。これにより、第２のカウンタ１９のカウント信号の信号値が初期値にリセットされる。また、水平走査回路１４は各列のＬａｔｃｈ２６を順次選択し、時刻ｔ６３にＬａｔｃｈ２６が保持したデジタル信号を出力する。
　このデジタルＡ信号、デジタルＡ＋Ｂ信号を得るうえで行われる、Ｌａｔｃｈ２６が保持したデジタル信号からＮｍａｘを差し引く処理は、撮像装置内で行っても良いし、撮像装置に電気的に接続された不図示の信号処理部で行っても良い。
　本実施例の各列に設けられた回路部２１は、比較器９、カウンタ制御回路１６、第２のカウンタ１９、メモリ２５、Ｌａｔｃｈ２６を含んで構成されている。各列の回路部２１はデジタルＡ信号を出力する。このデジタルＡ信号は、第２の信号を変換したデジタルＡ＋Ｎ信号と、第１の信号を変換したデジタルＮ信号との第1の差分信号である。また、各列の回路部２１はデジタルＡ＋Ｂ信号を出力する。このデジタルＡ＋Ｂ信号は、第３の信号を変換したデジタルＡ＋Ｂ＋Ｎ信号と第1の信号を変換したデジタルＮ信号との第２の差分信号である。
　以上述べた通り、本実施例の撮像装置においても、デジタルＡ信号、デジタルＡ＋Ｂ信号を取得することができる。また、Ｌａｔｃｈ２６が保持するデジタル信号はＰＮ信号を変換したＧＮ信号の成分を含まない信号とすることができる。つまり、本実施例の動作により、画素信号とランプ信号Ｖｒａｍｐと比較する動作と、Ａ＋Ｎ信号、Ａ＋Ｂ＋Ｎ信号からＮ信号を差し引いた信号を変換したデジタル信号を得る動作とを並行して行うことができる。
　本実施例の撮像装置においても、実施例１、２と同様の効果を得ることができる。
　本実施例の撮像装置を、実施例３とは異なる点を中心に説明する。
　以下、図面を参照しながら説明する。
　図６Ａは本実施例の撮像装置の一例を示した等価回路図である。本実施例の撮像装置は、不図示のタイミングジェネレータからカウンタ制御回路１６を介して第２のカウンタ１９にモード設定パルスｍｏｄｅが与えられる点が実施例３と異なっている。モード設定パルスｍｏｄｅは、後述する第２のカウンタ１９のモードを切り替えるためのパルスである。
　図６Ｂは、図６Ａで例示した本実施例の第２のカウンタ１９を示した等価回路図である。本実施例の第２のカウンタ１９は、フリップフロップ回路ＦＦ２－１～ＦＦ２－４を電気的に接続し、前段の非反転出力端子Ｑからの出力を後段のクロック端子に入力する構成である。また、フリップフロップ回路ＦＦ２－１～２－４のそれぞれの非反転出力端子Ｑの出力は、Ｄ０～Ｄ３としてＬａｔｃｈ２６に与えられる。また、カウンタ制御回路１６は、フリップフロップ回路ＦＦ２－１～２－４の端子Ｄのそれぞれに電気的に接続されたスイッチＳＷ３－１～３－４、クロックパルス端子のそれぞれに電気的に接続されたスイッチＳＷ４－１～４－４に、モードを切り替えるモード設定パルスｍｏｄｅを与える。また、不図示のタイミングジェネレータがカウンタ制御回路１６を介してパルスｔｒａｎｓｔｏｃをスイッチＳＷ１、パルスｔｒａｎｓｔｏｍをスイッチＳＷ２のそれぞれに与える。モード設定パルスｍｏｄｅがＬレベルの時、フリップフロップ回路ＦＦ２－１～２－４のそれぞれの反転出力端子ＮＱが自身のフリップフロップ回路の端子Ｄと電気的に接続される。また、クロックパルス端子には、カウントＣＬＫが与えられる。一方、モード設定パルスｍｏｄｅがＨレベルの時、フリップフロップ回路ＦＦ２－１～ＦＦ２－４の端子Ｄは、それぞれ前段のフリップフロップ回路の非反転出力端子Ｑと電気的に接続される。また、モード設定パルスｍｏｄｅがＨレベルの時、フリップフロップ回路ＦＦ２－１～２－４のクロックパルス端子にはシフトＣＬＫが与えられる。また、スイッチＳＷ２に与えられるパルスｔｒａｎｓｔｏｍがＨレベルの時には、フリップフロップ回路ＦＦ２－４の非反転出力端子Ｑとメモリ２５とが電気的に接続される。従って、モード設定パルスｍｏｄｅ、パルスｔｒａｎｓｔｏｍがともにＨレベルの時、フリップフロップ回路ＦＦ２－１～ＦＦ２－４のそれぞれが出力する信号が順次メモリ２５に出力される。メモリ２５は例えばシフトレジスタ回路であり、順次出力されるフリップフロップ回路ＦＦ２－１～ＦＦ２－４のそれぞれの出力する信号を有するカウント信号を保持する。また、モード設定パルスｍｏｄｅ、パルスｔｒａｎｓｔｏｃがともにＨレベルである時、フリップフロップ回路ＦＦ２－１は、端子ＤがスイッチＳＷ１を介してメモリ２５と電気的に接続される。これにより、メモリ２５に保持されているカウント信号が、順次フリップフロップ回路ＦＦ２－１～ＦＦ２－４に与えられる。
　図７は、図６Ａで例示した撮像装置の動作の一例を示したタイミング図である。以下、実施例３で図５を用いて述べた動作とは異なる点を中心に説明する。
　時刻ｔ７１において、モード設定パルスｍｏｄｅはＬレベルである。その他は図５で示した時刻ｔ５１の動作と同様とすることができる。
　時刻ｔ７２から時刻ｔ７４までの動作は、図５で示した時刻ｔ５２から時刻ｔ５４までの動作と同様とすることができる。
　時刻ｔ７４から時刻ｔ７６の間のいずれかの期間において、モード設定パルスｍｏｄｅとパルスｔｒａｎｓｔｏｍをＨレベルとする。これにより、時刻ｔ７４のカウント信号値がメモリ２５に保持される。
　その他の時刻ｔ７４から時刻ｔ７６までの動作と、時刻ｔ７７から時刻ｔ７８までの動作については、図５で示した時刻ｔ５４から時刻５８までの動作と同様とすることができる。
　時刻ｔ７８から時刻ｔ８０までのいずれかの期間において、モード設定パルスｍｏｄｅとパルスｔｒａｎｓｔｏｃをＨレベルとする。これにより、時刻ｔ７４から時刻ｔ７６までのいずれかの期間でメモリ２５に保持された時刻ｔ７４におけるカウント信号値が、第２のカウンタ１９に設定される。
　時刻ｔ７８から時刻ｔ８０においてのその他の動作については、図５で示した時刻ｔ５８から時刻ｔ６１と同様とすることができる。
　時刻ｔ８１から時刻ｔ８３までの動作についても、図５で示した時刻ｔ６２から時刻ｔ６４までの動作とそれぞれ同様とすることができる。
　以上述べた通り、本実施例の撮像装置においても、デジタルＡ信号、デジタルＡ＋Ｂ信号を取得することができる。
　本実施例の撮像装置においても、実施例３と同様の効果を得ることができる。
　以下、図面を参照しながら本実施例の撮像装置を説明する。
　本実施例は、撮像装置に設けられた画素１００が出力する画素信号を用いて、位相差検出方式による焦点検出を行う形態である。
　図８Ａは、４つの光電変換部、すなわちフォトダイオード１、５１、６１、７１を有する画素の一例を示した等価回路図である。
　フォトダイオード１，５１，６１，７１のそれぞれで生成した信号電荷は、それぞれ転送ＭＯＳトランジスタ２０，５０，６０，７０を介して増幅ＭＯＳトランジスタ５のゲートに転送される。転送ＭＯＳトランジスタ２０のゲートには転送パルスＰＴＸ１が図１Ｂを用いて述べた撮像装置と同様に、垂直走査回路２から与えられる。同様に、転送ＭＯＳトランジスタ５０には転送パルスＰＴＸ２、転送ＭＯＳトランジスタ６０には転送パルスＰＴＸ３、転送ＭＯＳトランジスタ７０には転送パルスＰＴＸ４が図１Ｂを用いて述べた撮像装置と同様に垂直走査回路２から与えられる。本実施例の撮像装置は、アナログデジタル変換部が実施例１～４で述べた構成のいずれであっても実施することができるが、以下では実施例１の形態のアナログデジタル変換部１６を用いた撮像装置について説明する。
　図８Ｂは、図８Ａにおいて、画素１００に含まれる２つのフォトダイオードを含む断面図である。図８Ｂは、フォトダイオード１，５１、６１，７１が、１つのマイクロレンズ２３と回路部２００との間に配された、いわゆる裏面照射型の撮像装置である。本実施例の形態は、裏面照射型の撮像装置であっても好適に実施することができる。回路部２００と、フォトダイオード１、５１、６１、７１とを互いに異なる基板に形成し、両者の電気的な接続により裏面照射型の撮像装置を形成してもよい。基板の分離の仕方の一例をα―βの線分で示した。また、マイクロレンズ２３とフォトダイオード１，５１，６１，７１の間にインナーレンズをさらに設けて、フォトダイオードへの集光効率を向上させた形態であっても良い。
　図９は、図８Ａの撮像装置の動作の一例を示したタイミング図である。実施例１で図２を用いて述べたタイミングと異なる点を中心に説明する。
　時刻ｔ９１からｔ９４までの動作については、実施例１の時刻ｔ１１から時刻ｔ１４までの動作と同様とすることができる。
　時刻ｔ９５に、転送パルスＰＴＸ１、ＰＴＸ２をともにＨレベルとする。これにより、フォトダイオード１、５１のそれぞれで生成された信号電荷が増幅ＭＯＳトランジスタ５のゲートに転送される。この時、垂直信号線７に出力される画素信号は、ＰＮ信号に、フォトダイオード１の信号電荷に基づくＰＡ信号と、フォトダイオード５１の信号電荷に基づくＰＢ信号との和が重畳されたＰ（Ａ＋Ｂ＋Ｎ）信号である。この時刻ｔ９５での画素１００から垂直信号線７への信号出力動作を本実施例では第１の画素出力動作と表記する。
　時刻ｔ９６から時刻ｔ９８までの動作については、実施例１の時刻ｔ１６から時刻ｔ１８までの動作と同様とすることができる。これにより、Ｐ（Ａ＋Ｂ＋Ｎ）信号をデジタル信号に変換したデジタルＡ＋Ｂ＋Ｎ信号が得られる。
　時刻ｔ９９に転送パルスＰＴＸ３、ＰＴＸ４をともにＨレベルとする。これにより、フォトダイオード６１、７１のそれぞれで生成された信号電荷が、フォトダイオード１、５１で生成された信号電荷を既に時刻ｔ９６に保持している増幅ＭＯＳトランジスタ５のゲートに転送される。これにより、ＰＮ信号に、Ｐ（Ａ＋Ｂ）信号と、フォトダイオード６１の信号電荷に基づくＰＣ信号と、フォトダイオード７１の信号電荷に基づくＰＤ信号とを加算した信号が重畳された、Ｐ（Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｎ）信号が垂直信号線７に出力される。この時刻ｔ９９での画素１００から垂直信号線７への信号出力動作を本実施例では第２の画素出力動作と表記する。
　時刻ｔ１００から時刻ｔ１０２までの動作は、実施例１の時刻２０から時刻ｔ２２までの動作と同様とすることができる。これにより、Ｐ（Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｎ）信号をデジタル信号に変換したデジタルＡ＋Ｂ＋Ｃ＋Ｄ＋Ｎ信号を得ることができる。
　差分信号出力部１５－２はデジタルＡ信号を出力する。このデジタルＡ信号は、第２の信号を変換したデジタルＡ＋Ｎ信号と、第１の信号を変換したデジタルＮ信号との第1の差分信号である。差分信号出力部１５－１はデジタルＡ＋Ｂ信号を出力する。このデジタルＡ＋Ｂ信号は、第３の信号を変換したデジタルＡ＋Ｂ＋Ｎ信号と第１の信号を変換したデジタルＮ信号との第２の差分信号である。
　以上述べた第１の画素出力動作では、画素１００からＰ（Ａ＋Ｂ＋Ｎ）信号を垂直信号線７に出力した。しかし、この組み合わせには限定されず、２つの異なるフォトダイオードから信号電荷を増幅ＭＯＳトランジスタ５のゲートに転送する形態であれば好適に位相差検出方式の動作を実施できる。詳細は図１１Ｂ～１１Ｄを用いて後述する。
　次に、図１１Ａに４つのフォトダイオードを有する画素１００とマイクロレンズ２３との配置の一例を示した。本実施例の撮像装置では複数のマイクロレンズ２３を有するマイクロレンズアレイを有し、１つの画素１００に対し、１つのマイクロレンズ２３が配されている。図１１ＡのＡ，Ｂ，Ｃ，Ｄは、それぞれＰＡ、ＰＢ，ＰＣ，ＰＤ信号を得るための信号電荷を生成するフォトダイオードの配置の例を示している。例えば、Ａと示した領域には、図８Ａで述べたフォトダイオード１が配されている。
　次に、図１１Ｂ～１１Ｄを用いて、位相差検出方式の焦点検出の一例について説明する。図１１Ｂ～１１Ｄにおいて楕円で囲まれた領域の信号を加算して垂直信号線７に出力する。つまり、図１１Ｂでは、第１の画素出力動作ではＰ（Ａ＋Ｃ）信号、あるいはＰ（Ｂ＋Ｄ）信号を画素１００から垂直信号線７に出力する。同様に、図１１Ｃでは、第１の画素出力動作ではＰ（Ａ＋Ｂ＋Ｎ）信号、あるいはＰ（Ｃ＋Ｄ＋Ｎ）信号を画素１００から垂直信号線７に出力する。同様に、図１１Ｄでは、第１の画素出力動作ではＰ（Ａ＋Ｄ＋Ｎ）信号、あるいはＰ（Ｂ＋Ｃ＋Ｎ）信号を画素１００から垂直信号線７に出力する。第２の画素出力動作については、図１１Ｂ～１１Ｄのいずれの形態でもＰ（Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｎ）信号を出力する。図１１Ｂ～Ｄの形態でのアナログ信号出力部が出力する第1の信号はＰＮ信号である。また、図１１Ｂでの第２の信号は、Ｐ（Ａ＋Ｃ＋Ｎ）信号、あるいはＰ（Ｂ＋Ｄ＋Ｎ）信号である。また、図１１Ｃでの第２の信号は、Ｐ（Ａ＋Ｂ＋Ｎ）信号、あるいはＰ（Ｃ＋Ｄ＋Ｎ）信号である。図１１Ｄでの第２の信号は、Ｐ（Ａ＋Ｄ＋Ｎ）信号、あるいはＰ（Ｂ＋Ｃ＋Ｎ）信号である。また、図１１Ｂ～Ｄの形態での第３の信号は、Ｐ（Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｎ）信号である。
　次に、本実施例の撮像装置を有する撮像システムについて説明する。撮像システムとして、デジタルスチルカメラやデジタルカムコーダーや監視カメラなどがあげられる。図１２に、撮像システムの例としてデジタルスチルカメラに本実施例の撮像装置を適用した場合の模式図を示す。
　図１２において、撮像システムはレンズの保護のためのバリア１５１、被写体の光学像を本実施例の撮像装置１５４に結像させるレンズ１５２、レンズ１５２を通った光量を可変にするための絞り１５３、撮像装置１５４より出力される出力信号の処理を行う出力信号処理部１５５を有する。出力信号処理部１５５は撮像装置１５４から出力されるデジタル信号を処理するデジタル信号処理部である。レンズ１５２、絞り１５３は撮像装置１５４に光を集光する光学系である。撮像装置１５４は、第２の信号を変換したデジタル信号と、第３の信号を変換したデジタル信号とを出力する。出力信号処理部１５５はデジタルＡ＋Ｂ信号からデジタルＡ信号を差し引いてデジタルＢ信号を得る差分処理を行うことができる。また、出力信号処理部１５５はその他、必要に応じて各種の補正、圧縮を行って信号を出力する動作を行う。
　図１２に例示した撮像システムはさらに、画像データを一時的に記憶する為のバッファメモリ部１５６、外部コンピュータ等と通信する為の外部インターフェース部１５７を有する。さらに撮像システムは、撮像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体１５９、記録媒体１５９に記録または読み出しを行うための記録媒体制御インターフェース部１５８を有する。さらに固体撮像システムは、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部１５１０、撮像装置１５４と出力信号処理部１５５に各種タイミング信号を出力するタイミング供給部１５１１を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システムは少なくとも撮像装置１５４と、撮像装置１５４から出力された出力信号を処理する出力信号処理部１５５とを有すればよい。
　図１１Ａの形態では、例えば第１の画素出力動作でＰ（Ａ＋Ｃ＋Ｎ）信号を出力し、図９を用いて述べたデジタル変換によりデジタルＡ＋Ｃ＋Ｎ信号を得たとする。第２の画素出力動作ではＰ（Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｎ）信号が出力され、Ｐ（Ａ＋Ｃ＋Ｎ）信号と同様にデジタル変換を行い、デジタルＡ＋Ｂ＋Ｃ＋Ｄ＋Ｎ信号を得る。差分信号出力部１５は、デジタルＡ＋Ｃ信号、デジタルＡ＋Ｂ＋Ｃ＋Ｄ信号を出力する。出力信号処理部１５５は、撮像装置から出力されたデジタルＡ＋Ｂ＋Ｃ＋Ｄ信号とデジタルＡ＋Ｃ信号との差分であるデジタル（Ｂ＋Ｄ）´信号を得る。このデジタル（Ｂ＋Ｄ）´信号は、この形態では画素１００からＰ（Ｂ＋Ｄ）信号は出力されてはいないが、画素１００が出力すると想定されるＰ（Ｂ＋Ｄ）信号をデジタル変換したデジタルＢ＋Ｄ信号に相当する信号である。デジタルＡ＋Ｃ信号、デジタル（Ｂ＋Ｄ）´信号を用いて、フォトダイオードの列による位相差を検出し、焦点検出を行うことができる。
　同様に、図１１Ｃでは、フォトダイオードの行による位相差を検出し、焦点検出を行うことができる。また、図１１Ｄでは、フォトダイオードの斜め方向の位相差を検出し、焦点検出を行うことができる。
　次に、図１１Ｅを用いて、画素部の行ごとの信号出力動作について説明する。図１１Ｅは、画素部を模式的にあらわしたものであり、Ｌ１からＬ４は図の上から順に、１行目から４行目の画素行を表している。また、Ｌ１の行については、Ａ＋Ｃ，Ａ＋Ｂ＋Ｃ＋Ｄと記載しているが、これは第１の画素出力動作でＰ（Ａ＋Ｃ）信号を含む信号であるＰ（Ａ＋Ｃ＋Ｎ）信号が画素１００から垂直信号線７に出力され、第２の画素出力動作でＰ（Ａ＋Ｂ＋Ｃ＋Ｄ）信号を含む信号であるＰ（Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｎ）信号が画素１００から垂直信号線７に出力されることを示している。Ｌ２からＬ４の行についても同様である。このような配置とすることにより、Ｌ１の行の画素１００ではフォトダイオードの列による位相差を検出でき、Ｌ２の行の画素１００では、フォトダイオードの行による位相差を検出することができる。これにより、各行の画素１００で、フォトダイオードの列ごと、行ごとの位相差を検出することができる。また、必要に応じて、図１１Ｄのようにフォトダイオードの斜め方向の位相差を検出する行を設けても良い。
　また、第２の画素出力動作で得られるＰ（Ａ＋Ｂ＋Ｃ＋Ｄ）信号は、画素１００が有する全てのフォトダイオードへの入射光に基づく画素信号である。従って、画素１００の入射光に基づく画像を得るには、Ｐ（Ａ＋Ｂ＋Ｃ＋Ｄ）信号を変換したデジタルＡ＋Ｂ＋Ｃ＋Ｄ信号を用いて画像を生成すればよい。
　次に、図１１Ｆを用いて、画素部の行ごとの信号出力動作の他の形態を説明する。図１１Ｆの図中の符号は、図１１Ｅと同様として示している。図１１Ｆの信号出力動作では、各行の画素１００は、ＰＮ信号、Ｐ（Ａ＋Ｎ）信号、Ｐ（Ａ＋Ｂ＋Ｎ）信号、Ｐ（Ｄ＋Ｎ）信号、Ｐ（Ｄ＋Ｃ＋Ｎ）信号をそれぞれ時分割で垂直信号線７に出力する。この出力動作について、図１０を参照しながら説明する。図１０はＬａｔｃｈ＿ｎ１３－１が、デジタルＮ信号を保持できるメモリを複数有するダブルバッファメモリの形態であるとして説明する。
　時刻ｔ１１１から時刻ｔ１１４までの動作については、先の図９を参照しながら説明した時刻ｔ９１から時刻ｔ９４までの動作のそれぞれと同様とすることができる。
　時刻ｔ１１５に、転送パルスＰＴＸ１をＨレベルとする。これにより、画素１００から垂直信号線７にＰ（Ａ＋Ｎ）信号が出力される。
　時刻ｔ１１６から時刻ｔ１１８までの動作については、先の図９を参照しながら説明した時刻ｔ９６から時刻ｔ９８までの動作と同様とすることができる。これにより、Ｐ（Ａ＋Ｎ）信号をデジタル信号に変換したデジタルＡ＋Ｎ信号が得られる。
　時刻ｔ１１９に転送パルスＰＴＸ２をＨレベルとする。これにより、Ｐ（Ａ＋Ｂ＋Ｎ）信号が画素１００から垂直信号線７に出力される。
　時刻ｔ１２０から時刻ｔ１２２までの動作については、先の図９を参照しながら説明した時刻ｔ１００から時刻ｔ１０２までの動作と同様とすることができる。これにより、Ｐ（Ａ＋Ｂ＋Ｎ）信号をデジタル信号に変換したデジタルＡ＋Ｂ＋Ｎ信号が得られる。
　時刻ｔ１２３に、リセットパルスＰＲＥＳをＨレベルとする。これにより、増幅ＭＯＳトランジスタ５のゲートの電位がリセットレベルとなる。
　時刻ｔ１２４から時刻ｔ１２７までの動作は、先の時刻ｔ１１１から時刻ｔ１１４までの動作と同様とすることができる。Ｌａｔｃｈ＿ｎ１３－１がダブルバッファメモリであるので、このＮ変換の期間と、差分信号出力部１５－１に時刻ｔ１１４で保持したデジタルＮ信号が転送されている期間とを重ねることができる。
　時刻ｔ１２８に転送パルスＰＴＸ３をＨレベルとする。これにより、Ｐ（Ｄ＋Ｎ）信号が画素１００から垂直信号線７に出力される。
　時刻ｔ１２９から時刻ｔ１３１までの動作は、先の時刻ｔ１１６から時刻１１８までの動作と同様とすることができる。これにより、Ｐ（Ｄ＋Ｎ）信号をデジタル信号に変換したデジタルＤ＋Ｎ信号が得られる。
　時刻ｔ１３２に、転送パルスＰＴＸ４をＨレベルとする。これにより、Ｐ（Ｄ＋Ｃ＋Ｎ）信号が画素１００から垂直信号線７に出力される。
　時刻ｔ１３３から時刻ｔ１３５までの動作は、先の時刻ｔ１２０から時刻ｔ１２２までの動作と同様とすることができる。これにより、Ｐ（Ｄ＋Ｃ＋Ｎ）信号をデジタル信号に変換したデジタルＤ＋Ｃ＋Ｎ信号が得られる。
　なお、時刻ｔ１２５から時刻ｔ１２７までの動作によって、ＰＮ信号を再びデジタルＮ信号に変換しているが、この動作を省略し、時刻ｔ１１２から時刻ｔ１１５で得たデジタルＮ信号のみを用いる形態であっても良い。
　以上述べた通り、撮像装置からはデジタルＡ信号、デジタルＡ＋Ｂ信号、デジタルＤ信号、デジタルＤ＋Ｃ信号が出力される。この形態ではｎ個の光電変換部はフォトダイオード１、５１である。ｎ個の光電変換部とは別のｐ個（ｐは自然数）の光電変換部は、フォトダイオード７１である。ｐ個よりも多く、ｎ個の光電変換部とは別のｑ個（ｑは自然数）の光電変換部とは、フォトダイオード６１、７１である。この形態では、ｎ＝２、ｐ＝１、ｑ＝２の形態を説明したが、この形態に限定されるものではなく、適宜光電変換部の数を変更しても良い。即ち、ｍ個、ｎ個、ｐ個、ｑ個の光電変換部の数はｍ＜ｎ、ｐ＜ｑの関係式を満たす形態であれば良い。
　出力信号処理部１５５は、撮像装置から出力されるデジタルＡ信号とデジタルＡ＋Ｂ信号との差分であるデジタルＢ´信号を得る。デジタルＢ´信号は、画素１００が出力すると想定されるＢ信号をデジタル変換したデジタルＢ信号に相当する信号である。このデジタルＡ信号とデジタルＢ´信号とを用いて、フォトダイオードの列による位相差を検出することができる。同様に、出力信号処理部はデジタルＤ信号とデジタルＤ＋Ｃ信号との差分であるデジタルＣ´信号を得る。デジタルＣ´信号は、画素１００が出力すると想定されるＣ信号をデジタル変換したデジタルＣ信号に相当する信号である。このデジタルＤ信号とデジタルＣ´信号とを用いて、フォトダイオードの列による位相差を検出することができる。つまり、図１１Ｆの形態では、１つの画素１００において、デジタルＡ信号とデジタルＢ´信号とを用いた位相差検出と、デジタルＣ´信号とデジタルＤ信号を用いた位相差検出とを行える。この２つの位相差検出のそれぞれ、あるいは適宜組み合わせて焦点検出を行うことができ、図１１Ｅの信号出力動作に比して焦点検出の精度を向上させることができる。
　図１１Ｆの動作は、例として画素１００がＰ（Ａ＋Ｎ）、Ｐ（Ａ＋Ｂ＋Ｎ），Ｐ（Ｄ＋Ｎ）、Ｐ（Ｄ＋Ｃ＋Ｎ）信号を出力する形態を示したが、他の形態であっても良い。つまり、ある１つのフォトダイオードの信号電荷に基づく画素信号と、そのフォトダイオードを含む２つのフォトダイオードの信号電荷に基づく画素信号とが出力される形態であれば良い。
　本実施例の撮像装置は、図１１Ｅ、１１Ｆの動作のみに限定されるものではなく、適宜図１１Ｅ、図１１Ｆの動作を組み合わせて行っても良い。例えば、画素１００からＰ（Ａ＋Ｎ），Ｐ（Ａ＋Ｂ＋Ｎ）信号を出力させた後、Ｐ（Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｎ）信号を出力させる形態であっても良い。
　次に図１１Ｇに、フォトダイオードとカラーフィルタ（ＲＧＢ）の配置の一例を示す。図１１Ｇでは２つの画素１００－１、１００―２を表している。図１１Ｇでは、カラーフィルタの色と、ＰＡ、ＰＢ，ＰＣ，ＰＤ信号を得るための信号電荷を生成するフォトダイオードとの配置関係を、「カラーフィルタの色－ＰＡ、ＰＢ，ＰＣ，ＰＤ信号を得るための信号電荷を生成するフォトダイオード」の順で示した。即ち、「Ｇ－Ａ」と示されている領域は、緑（Ｇ）のカラーフィルタが配されると共に、ＰＡ信号を出力するための信号電荷を生成するフォトダイオード１が配されている領域である。１つの画素１００のフォトダイオードの１行２列は同色のカラーフィルタが配されている。また、２つの画素１００－１，１００－２の１行２列ごとに異なる色のカラーフィルタが、ベイヤー配列で配されている。この形態の場合では、それぞれの画素１００－１、１００－２は、先述した図１１Ｃのように画素信号を出力することが好ましい。これは、同色のカラーフィルタを経由してフォトダイオードに入射した光を用いて焦点検出することにより、焦点検出を高精度に行うことができるためである。さらに、複数の画素１００が出力する画素信号を用いて焦点検出を行う形態であっても良い。例えば、緑（Ｇ）のカラーフィルタが配された領域に含まれるフォトダイオードから出力される、画素１００－１の画素信号を変換したデジタルＡ信号とデジタルＢ信号、画素１００－２の画素信号を変換したデジタルＣ信号とデジタルＤ信号、デジタルＡ＋Ｂ信号とデジタルＣ＋Ｄ信号、のそれぞれの組み合わせから位相差を検出して焦点検出を行う形態であっても良い。また、この焦点検出の形態ではデジタルＡ信号とデジタルＢ信号、あるいはデジタルＣ信号とデジタルＤ信号のいずれか一方の組み合わせと、デジタルＡ＋Ｂ信号とデジタルＣ＋Ｄ信号の組み合わせとを用いる形態であっても良い。また、図１１Ｇでは水平方向（ＨＳＣ１４が走査する方向）に配された画素１００－１、１００－２を用いて焦点検出を行う形態を示した。一方、図１１Ｈは垂直方向（ＶＳＣ２が走査する方向）に配された画素１００－１、１００―２を用いて焦点検出を行う場合のカラーフィルタの配置の一例を示したものである。垂直方向に配された複数の画素１００を用いて焦点検出を行う形態においても、それぞれの画素１００－１、１００－２は、先述した図１１Ｃのように画素信号を出力することが好ましい。また、画素１００－１と画素１００－２とのカラーフィルタの配置については、少なくとも画素１００－１と画素１００－２とで隣接する光電変換部に配されたカラーフィルタが同色であれば良い。すなわち、図１１Ｈの形態では、画素１００－１の「Ｒ－Ｃ」、「Ｒ－Ｄ」に対して、画素１００－２で同色のカラーフィルタを有する「Ｒ－Ａ」、「Ｒ－Ｂ」が隣り合って配されていれば良い。さらに言えば、画素１００－１のカラーフィルタの配列に対する画素１００－２のカラーフィルタの配列は、図１１Ｈで示したように上下を逆にしたものとすることが好ましい。
　本実施例は、図８Ａで例示した画素１００と、実施例１のアナログデジタル変換部１６を有する形態を基に説明した。他の形態として、先述したように、図８Ａで例示した画素１００と、実施例２～５で述べたアナログデジタル変換部１６とを有する撮像装置であっても好適に実施することができる。また、図８Ａの画素１００は４つのフォトダイオードを有していたが、この数には限定されない。すなわち、複数のフォトダイオードを有し、１つのマイクロレンズが配された画素１００を有する構成であれば、好適に実施することができる。これらの形態であっても、実施例１～４のそれぞれで述べた効果が得られ、さらに好適に位相差検出方式の焦点検出を行うことができる効果を有する。
　実施例１～４で述べた撮像装置を撮像システムに適用した場合の実施例について述べる。撮像システムとして、デジタルスチルカメラやデジタルカムコーダーや監視カメラなどがあげられる。本実施例の撮像システムの例としてデジタルスチルカメラに撮像装置を適用した場合の模式図は実施例５で説明した図１２と同様とすることができる。
　以上のように、本実施例の撮像システムは、撮像装置１５４を適用して撮像動作を行うことが可能である。
　本発明は上記実施の形態に制限されるものではなく、本発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、本発明の範囲を公にするために以下の請求項を添付する。
　１、５１　光電変換部
　２　垂直走査回路
　４　リセットＭＯＳトランジスタ
　５　増幅ＭＯＳトランジスタ
　６　選択ＭＯＳトランジスタ
　７　垂直信号線
　８　電流源
　９　比較器
　１０　ランプ発生回路
　１３　ラッチ回路
　１４　水平走査回路
　１５　差分信号出力部
　１６　アナログデジタル変換部
　１８　カウンタ
　２０，５０　転送ＭＯＳトランジスタ
　２１　回路部
　１００　画素

Claims (17)

  1. 　アナログ信号出力部と、アナログデジタル変換部と、を含む撮像装置であって、
      前記アナログ信号出力部は画素を含み、
    　前記画素は、光電変換部を有し、
    　前記アナログ信号出力部は、
    　前記アナログ信号出力部のノイズ信号である第１の信号と、
    　前記光電変換部で生成した信号電荷に基づく第２の信号と、
    　前記信号電荷に前記光電変換部で生成した別の信号電荷を加算した信号電荷に基づく第３の信号と、
    をそれぞれ出力し、
    　前記アナログデジタル変換部は、前記第１、第２、第３の信号をそれぞれデジタル信号に変換し、
    　前記アナログデジタル変換部が、前記第１の信号を変換した前記デジタル信号を保持する信号保持部を有することを特徴とする撮像装置。
  2. 　前記画素は少なくともｎ個（ｎは２以上の自然数）の光電変換部を有し、
    　前記アナログ信号出力部は、
    　前記ｎ個の光電変換部のうちのｍ個（ｍはｎ＞ｍの関係式を満たす自然数）の前記光電変換部で生成した信号電荷に基づく前記第２の信号と、
    　前記ｎ個の光電変換部で生成した信号電荷に基づく前記第３の信号と、をそれぞれ出力することを特徴とする請求項１に記載の撮像装置。
  3. 　前記アナログデジタル変換部が、
    　前記第２の信号を変換した前記デジタル信号と前記第１の信号を変換した前記デジタル信号との差分信号と、前記第３の信号を変換した前記デジタル信号と前記第１の信号を変換した前記デジタル信号との差分信号とを、同一の前記信号保持部が保持した、前記第１の信号を変換した前記デジタル信号によってそれぞれ生成することを特徴とする請求項２に記載の撮像装置。
  4. 　前記撮像装置は、
    マイクロレンズを複数有するマイクロレンズアレイをさらに有し、
    　１つの前記マイクロレンズは、前記画素の前記複数の光電変換部に光を集光させて入射させることを特徴とする請求項２または３に記載の撮像装置。
  5. 　前記アナログデジタル変換部は比較器とカウンタとを有し、
    　前記比較器は、前記第１、第２、第３の信号の各々と時間に依存して電位が変化する参照信号とを比較したそれぞれの比較結果信号を出力し、
    　前記カウンタは、クロックパルス信号が供給され、前記クロックパルス信号を計数したカウント信号を出力し、
    　前記比較結果信号の信号値が変化したタイミングと、前記カウント信号とに基づいて、前記第１、第２、第３の信号を前記デジタル信号に変換することを特徴とする請求項１～４のいずれかに記載の撮像装置。
  6. 　前記信号保持部は、前記参照信号の電位の時間に依存した変化を開始するタイミングから前記比較結果信号の信号値が変化したタイミングまでの前記カウント信号を保持することを特徴とする請求項５に記載の撮像装置。
  7. 　前記アナログデジタル変換部は複数の回路部を有し、
      複数の前記回路部の各々は前記比較器と前記信号保持部とを有し、
    　前記アナログ信号出力部を複数有し、
    　複数の前記アナログ信号出力部の各々と、複数の前記回路部の各々とが対応して設けられていることを特徴とする請求項５または６に記載の撮像装置。
  8. 　前記第１の信号を変換した前記デジタル信号が、前記第１の信号と前記参照信号との前記比較結果信号の信号値が変化したタイミングから前記参照信号の電位の時間に依存した変化を終了するタイミングまでの前記カウント信号の信号値であり、
    　前記カウンタは、前記第２の信号と前記参照信号との比較と、前記第３の信号と前記参照信号との比較とにおいて、前記参照信号の電位の時間に依存した変化を開始するタイミングから前記比較結果信号の信号値が変化したタイミングまでの期間の計数を、前記信号保持部が前記カウンタに出力する、前記第１の信号を変換した前記デジタル信号の信号値から行うことを特徴とする請求項５～７のいずれかに記載の撮像装置。
  9. 　前記アナログ信号出力部は増幅部を有し、
    　前記ノイズ信号と複数の前記信号のそれぞれは、前記画素が出力する信号を前記増幅部が増幅して出力した信号であることを特徴とする請求項１～９のいずれかに記載の撮像装置。
  10. 　請求項４に記載の撮像装置と、
    　前記撮像装置に光を集光する光学系と、
    　前記撮像装置から、前記第２の信号を変換した前記デジタル信号と前記第１の信号を変換した前記デジタル信号との第１の差分信号と、前記第３の信号を変換した前記デジタル信号と前記第１の信号を変換した前記デジタル信号との第２の差分信号とが入力されるデジタル信号処理部と、を有する撮像システムであって、
    　前記デジタル信号処理部が、
    　前記第１の差分信号と前記第２の差分信号との差分である第３の差分信号を得て、前記第３の差分信号と、前記第１の差分信号とによって、焦点検出を行うことを特徴とする撮像システム。
  11. 　アナログ信号出力部と、アナログデジタル変換部と、を含む撮像装置の駆動方法であって、
    　前記アナログ信号出力部は画素を含み、
    　前記画素は、光電変換部を有し、
      前記アナログ信号出力部は、
    　前記アナログ信号出力部のノイズ信号の第１の信号と、
    　前記光電変換部で生成した信号電荷に基づく第２の信号と、
    　前記信号電荷に前記光電変換部で生成した別の信号電荷を加算した信号電荷に基づく第３の信号と、をそれぞれ出力し、
    　前記アナログデジタル変換部が、前記第１、第２、第３の信号をデジタル信号に変換することを特徴とする撮像装置の駆動方法。
  12. 　前記画素は、少なくともｎ個（ｎは２以上の自然数）の光電変換部を有し、
    　前記アナログ信号出力部が、
    　前記ｎ個の光電変換部のうちのｍ個（ｍはｎ＞ｍの関係式を満たす自然数）の前記光電変換部の生成した信号電荷に基づく前記第２の信号と、
    　前記ｎ個の前記光電変換部の生成した信号電荷に基づく前記第３の信号と、をそれぞれ出力することを特徴とする請求項１１に記載の撮像装置の駆動方法。
  13. 　前記アナログ信号出力部が前記第１、第２、第３の信号を出力した後、
    　前記ｎ個の光電変換部とは別のｐ個（ｐは自然数）の前記光電変換部の生成した信号電荷に基づく信号と、
    　前記ｐ個よりも多く、前記ｎ個の光電変換部とは別のｑ個（ｑは自然数）の前記光電変換部の生成した信号電荷に基づく信号と、を出力することを特徴とする請求項１２に記載の撮像装置の駆動方法。
  14. 　前記アナログデジタル変換部が、前記第２の信号を変換したデジタル信号と前記第１の信号を変換したデジタル信号との差分信号と、前記第３の信号を変換したデジタル信号と前記第１の信号を変換したデジタル信号との差分信号と、を前記第１の信号を変換した同一のデジタル信号によってそれぞれ生成することを特徴とする請求項１１～１３のいずれかに記載の撮像装置の駆動方法。
  15. 　画素を含むアナログ信号出力部の複数と、前記アナログ信号出力部に対応して設けられたアナログデジタル変換部と、マイクロレンズを複数有するマイクロレンズアレイと、を有する撮像装置と、
    　前記撮像装置に光を集光する光学系と、
    を有する撮像システムの駆動方法であって、
    　前記画素は、各々が１つの前記マイクロレンズに対応して設けられた、少なくともｎ個（ｎは２以上の自然数）の光電変換部の光電変換部を有し、
    　前記駆動方法は、
    　前記アナログ信号出力部が、
    　前記アナログ信号出力部のノイズ信号である第１の信号と、
    　前記ｎ個の光電変換部のうちのｍ個（ｍはｎ＞ｍの関係式を満たす自然数）の前記光電変換部の生成した信号電荷に基づく第２の信号と、
    　前記ｎ個の光電変換部の生成した信号電荷に基づく第３の信号と、をそれぞれ出力し、
    　前記アナログデジタル変換部が、前記第１、第２、第３の信号をそれぞれデジタル信号に変換する工程と、
    　前記撮像装置が、前記第２の信号を変換したデジタル信号と前記第１の信号を変換したデジタル信号との第１の差分信号と、前記第３の信号を変換したデジタル信号と前記第１の信号を変換したデジタル信号との第２の差分信号とを、前記第１の信号を変換した同一のデジタル信号によってそれぞれ生成する第１の工程と、
    　前記第１の差分信号と前記第２の差分信号との差分である第３の差分信号を得て、
    前記第３の差分信号と前記第１の差分信号とによって焦点検出を行う第２の工程と、を有することを特徴とする撮像システムの駆動方法。
  16. 　前記撮像装置は、さらに複数の前記光電変換部の各々に各色が対応して設けられたカラーフィルタを有し、
    　前記第１の工程が、
    　前記第１の信号と、同色の前記カラーフィルタが設けられた前記ｎ個および前記ｍ個の光電変換部が生成した前記信号電荷に基づく前記第２、第３の信号と、に基づいて、前記第１の差分信号と前記第２の差分信号とを得る工程であることを特徴とする請求項１５に記載の撮像システムの駆動方法。
  17. 　前記第１の画素と前記第２の画素が有する前記ｎ個の光電変換部に同色の前記カラーフィルタが配され、
    　前記第１の工程が、前記第１の画素と前記第２の画素の各々について、
    　前記第１、第２、第３の信号に基づいて前記第１の差分信号と前記第２の差分信号とを得る工程であり、
    　前記第２の工程が、前記第１の画素についての前記第３の差分信号を得て、
    　前記第１の画素についての前記第１の差分信号と前記第３の差分信号と、
    　前記第１の画素についての前記第２の差分信号と前記第２の画素についての前記第２の差分信号と、
    に基づいて焦点検出を行う工程であることを特徴とする請求項１６に記載の撮像システムの駆動方法。
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