WO2013099462A1 - 過電流保護装置 - Google Patents

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WO2013099462A1
WO2013099462A1 PCT/JP2012/079621 JP2012079621W WO2013099462A1 WO 2013099462 A1 WO2013099462 A1 WO 2013099462A1 JP 2012079621 W JP2012079621 W JP 2012079621W WO 2013099462 A1 WO2013099462 A1 WO 2013099462A1
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WO
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overcurrent protection
semiconductor elements
circuit
overcurrent
transistor
Prior art date
Application number
PCT/JP2012/079621
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English (en)
French (fr)
Inventor
丈裕 吉原
和也 松尾
正英 川村
直樹 吉川
Original Assignee
川崎重工業株式会社
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/483—Converters with outputs that each can have more than two voltages levels
    • H02M7/487—Neutral point clamped inverters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/32—Means for protecting converters other than automatic disconnection

Definitions

  • the present invention relates to an overcurrent protection device for a multilevel inverter circuit, and a power conversion device including the overcurrent protection device and the multilevel inverter circuit.
  • an insulated gate bipolar transistor (Hereinafter, IGBT (Insulated Gate Gate Bipolar Transistor) is used.
  • IGBT Insulated Gate Gate Bipolar Transistor
  • FIG. 8 is a block diagram showing a configuration of a power conversion device according to the prior art
  • FIG. 9 is a circuit diagram showing a configuration of the overcurrent protection circuit 22B of FIG. 10A is a timing chart showing the carrier waves Sc1 and Sc2, the signal wave Sr, and the drive signal Sd1 generated by the drive signal generation circuit 1B of FIG. 8,
  • FIG. 10B shows the drive signal of FIG. 6 is a timing chart showing carrier waves Sc1 and Sc2, a signal wave Sr, and a drive signal Sd2 generated by the generation circuit 1B.
  • the power conversion device includes a drive signal generation circuit 1B, drive circuits 11, 12, 13, and 14, overcurrent protection circuits 21B, 22B, 23B, and 24B, and a three-level inverter circuit 2. It is configured with.
  • the three-level inverter circuit 2 includes DC power supplies P1 and P2, transistors Q1, Q2, Q3, and Q4, which are IGBTs, freewheeling diodes D1, D2, D3, and D4, and clamp diodes D5 and D6, respectively.
  • the overcurrent protection circuit 22B includes a voltage detection circuit 31, a filter circuit 32 including a resistor 33 and a capacitor 34, a comparator 35, and a voltage source 36.
  • the other overcurrent protection circuits 21B, 23B, and 24B are configured in the same manner as the overcurrent protection circuit 22B, and operate in the same manner as the overcurrent protection circuit 22B.
  • DC power supplies P1 and P2 are connected in series with each other and generate predetermined DC voltages E, respectively.
  • Transistors Q1-Q4 are connected in series with each other between the positive electrode of DC power supply P1 and the negative electrode of DC power supply P2.
  • the freewheeling diodes D1, D2, D3, and D4 are connected in antiparallel to the transistors Q1, Q2, Q3, and Q4, respectively.
  • the anode of clamp diode D5 is connected to the connection point between DC power supplies P1 and P2, while the cathode is connected to the connection point between transistors Q1 and Q2.
  • the cathode of the clamp diode D6 is connected to the connection point between the DC power supplies P1 and P2, while the anode is connected to the connection point between the transistors Q3 and Q4.
  • Snubber capacitor CP1 is connected between the anode of clamp diode D5 and the collector of transistor Q1
  • snubber capacitor CP2 is connected between the cathode of clamp diode D6 and the emitter of transistor Q5.
  • the drive signal generation circuit 1B generates a signal wave Sr and two carrier waves Sc1 and Sc2 (see FIGS. 10A and 10B).
  • the signal wave Sr is a sine wave having a predetermined fundamental frequency and having a zero level as a reference level.
  • the carrier wave Sc1 has a predetermined positive DC bias (+0.5 in the example of FIG. 10A) with reference to the zero level, and has a predetermined carrier frequency (PWM (PulseulWidth Modulation: pulse width modulation). ) A triangular wave having a frequency).
  • the carrier frequency is set to be higher than the fundamental frequency.
  • the carrier wave Sc2 is a triangular wave having a predetermined negative DC bias ( ⁇ 0.5 in the example of FIG. 10B) with the zero level as a reference and having the above-described carrier frequency.
  • the carrier waves Sc1 and Sc2 have substantially the same phase.
  • the drive signal generation circuit 1B compares the carrier wave Sc1 with the signal wave Sr, and the transistors Q1 and Q3 are complementarily turned on and off at each timing when the carrier wave Sc1 and the signal wave Sr intersect.
  • a drive signal Sd1 (see FIG. 10A) for driving the transistor Q1 and a drive signal Sd3 for driving the transistor Q3 are generated.
  • the drive signal generation circuit 1B compares the carrier wave Sc2 with the signal wave Sr, and the transistors Q2 and Q4 are complementarily turned on and off at each timing when the carrier wave Sc2 and the signal wave Sr intersect.
  • a drive signal Sd2 (see FIG. 10B) for driving and a drive signal Sd4 for driving the transistor Q4 are generated.
  • a dead time having a predetermined period length is provided to turn on the transistor Q3.
  • a dead time having a predetermined period length is provided to turn on the transistor Q4.
  • the drive signals Sd1 to Sd4 are output to the drive circuits 11 to 14, respectively.
  • the drive circuits 11 to 14 generate drive voltages V11 to V14 for driving the transistors Q1 to Q4 based on the input drive signals Sd1 to Sd4, respectively. Applied between the gate and emitter. As described above, since the drive signals Sd1 to Sd4 are generated, the transistor Q2 is always turned on during the half-cycle period in which the signal wave Sr exceeds the zero level (hereinafter referred to as a positive half-cycle period). Q4 is always off, and transistors Q1 and Q3 are complementarily turned on and off at the carrier frequency.
  • the transistor Q3 is always turned on, the transistor Q1 is always turned off, and the transistors Q2 and Q4 have a carrier frequency. Complementary on / off.
  • an output voltage Vout having three voltage levels E, 0, and ⁇ E is output from the connection point between the diodes D2 and D3.
  • the voltage detection circuit 31 detects the collector-emitter voltage Vce2 of the transistor Q2, and outputs the Vce detection voltage V31 corresponding to the detected voltage Vce2 to the filter circuit 32.
  • the filter circuit 32 is a low-pass filter circuit having a time constant ⁇ determined by the product of the resistance value of the resistor 33 and the capacitance value of the capacitor 34, and performs low-pass filtering on the Vce detection voltage V31, The filtered voltage V32 after filtering is output to the non-inverting input terminal of the comparator 35.
  • the voltage source 36 generates a predetermined overcurrent detection voltage Vr corresponding to a predetermined overcurrent threshold of the collector current I2 flowing through the transistor Q2, and outputs it to the inverting input terminal of the comparator 35.
  • the comparator 35 compares the filtered voltage V32 with the overcurrent detection voltage Vr. When the filtered voltage V32 is larger than the overcurrent detection voltage Vr, the collector current Ic2 exceeding the overcurrent threshold value is applied to the transistor Q2. A high-level overcurrent detection signal S22B indicating that has flowed is generated. On the other hand, when the filtered voltage V32 is equal to or lower than the overcurrent detection voltage Vr, a low level overcurrent detection signal S22B is generated. The overcurrent detection signal S22B is output to the drive signal generation circuit 1 and the drive circuit 12. In the overcurrent protection circuit 22B, the voltage detection circuit 31 and the filter circuit 32 are controlled so as to operate only during the ON period of the transistor Q2.
  • each of the overcurrent protection circuits 21B, 23B, and 24B detects whether or not a collector current exceeding the overcurrent threshold value is flowing in the transistors Q1, Q3, and Q4, similarly to the overcurrent protection circuit 22B.
  • the overcurrent detection signals S21B, S23B, and S24B indicating the detection result are output to the drive circuits 11, 13, and 14 and the drive signal generation circuit 1B.
  • the drive circuits 11, 12, 13, and 14 are responsive to high-level overcurrent detection signals S21B, S22B, S23B, and S24B, respectively, to drive voltages V11, V12, and V4 for turning off the transistors Q1, Q2, Q3, and Q4.
  • V13 and V14 are generated and applied between the gates and emitters of the transistors Q1, Q2, Q3, and Q4.
  • the drive signal generation circuit 1B sets all the transistors Q1 to Q4.
  • Drive signals Sd1 to Sd4 are generated so as to be turned off. In response, all transistors Q1-Q4 are turned off and protected from overcurrent.
  • FIG. 11 is a timing chart showing the operation of the power conversion device of FIG. 8 during normal operation.
  • the transistor Q2 when the voltage level of the drive signal Sd2 of the transistor Q2 changes from the low level to the high level at the timing t1, the transistor Q2 is turned on in response to this, and the collector-emitter voltage Vce2 of the transistor Q2 is decreased. A collector current Ic2 flows out to Q2. Further, the voltage detection circuit 31 and the filter circuit 32 start to operate. Further, the post-filtering voltage V32 from the filter circuit 32 gradually increases with a time constant ⁇ .
  • the filtered voltage V32 does not exceed the overcurrent detection voltage Vr, so the voltage level of the overcurrent detection signal S22B remains low. It is.
  • the collector current Ic2 (overcurrent) exceeding the overcurrent threshold flows through the transistor Q2, and the filtered voltage V32 exceeds the overcurrent detection voltage Vr at the timing t3 after the timing t2 when the time constant ⁇ has elapsed. A high level overcurrent detection signal S22B is generated.
  • the drive circuit 12 In response to this, the drive circuit 12 generates the drive signal Sd2 so as to turn off the transistor Q2, and the drive signal generation circuit 1B generates the drive signals Sd1 to Sd4 so as to turn off all the transistors Q1 to Q4.
  • the period length Ta ( ⁇ ⁇ Ta) from when the transistor Q2 is turned on until the high-level filtered voltage V32 is generated is the short-circuit withstand capability of the transistor Q2 (short-circuit current flows out of the transistor Q2). Until the transistor Q2 is destroyed.) Is set to be as follows.
  • FIG. 12 is a timing chart showing the operation of the power conversion device of FIG. 8 when the overcurrent protection circuit 22B of FIG. 8 is affected by the switching of the transistor Q3.
  • the transistor Q2 when the voltage level of the drive signal Sd2 of the transistor Q2 changes from the low level to the high level at the timing t4, the transistor Q2 is turned on in response thereto. Then, the collector-emitter voltage Vce2 of the transistor Q2 decreases, and the collector current Ic2 flows out to the transistor Q2. Further, the voltage detection circuit 31 and the filter circuit 32 start to operate. Further, the post-filtering voltage V32 from the filter circuit 32 gradually increases with a time constant ⁇ . In the case of FIG.
  • the filtered voltage V32 from the filter circuit 32 of the overcurrent protection circuit 22B does not exceed the overcurrent detection voltage Vr.
  • the voltage level of the overcurrent detection signal S22B remains low.
  • the transistor Q2 is always turned on in the positive half cycle period described above, and the transistor Q3 is turned on and off in this positive half cycle period.
  • the collector-emitter voltage Vce2 of the transistor Q2 varies due to the influence of the parasitic inductance and parasitic capacitance of the three-level inverter circuit 2.
  • the filtered voltage V32 from the filter circuit 32 of the overcurrent protection circuit 22B gradually increases although the collector current Ic2 (overcurrent) exceeding the overcurrent threshold does not flow through the transistor Q2. .
  • the filtered voltage V32 from the filter circuit 32 of the overcurrent protection circuit 22B exceeds the overcurrent detection voltage Vr, and the comparator 35 of the overcurrent protection circuit 22B. Generates a high-level overcurrent detection signal S22B. In response to this, all the transistors Q1 to Q4 are turned off.
  • the overcurrent protection circuit 22B detects the collector-emitter voltage Vce2 of the transistor Q2, filters the detected voltage, and compares it with the overcurrent detection voltage Vr. Therefore, if the time constant ⁇ of the filter circuit 32 is not set sufficiently large, when the transistor Q2 is turned on for a half period of the fundamental frequency and the other transistors are turned on and the collector-emitter voltage Vce2 varies, The overcurrent of the transistor Q2 is erroneously detected.
  • the object of the present invention is to solve the above problems and to prevent an overcurrent protection device capable of preventing erroneous detection of overcurrent of each semiconductor element of the multilevel inverter circuit, and an electric power provided with the overcurrent protection device and the multilevel inverter circuit. It is to provide a conversion device.
  • the overcurrent protection device is: A first, a second, a third and a fourth semiconductor element connected in series with each other between a positive potential and a negative potential of two DC power supplies connected in series with each other; First to fourth freewheeling diodes connected in antiparallel to the first to fourth semiconductor elements, respectively; A first clamp diode connected from a connection point of the two DC power sources to a connection point of the first and second semiconductor elements;
  • a signal wave having a predetermined reference level and a predetermined basic period is converted into one of first and second carrier waves each having a predetermined positive DC bias and a predetermined negative bias with respect to the reference level.
  • first and third drive signals for driving on and off the first and third semiconductor elements are generated, and the first and third semiconductor elements are respectively generated.
  • a drive signal generation circuit that generates second and fourth drive signals and outputs the second and fourth drive signals to the second and fourth semiconductor elements, respectively; Provided corresponding to each of the semiconductor elements, the voltage across the semiconductor elements is detected, low-pass filtering is performed on the voltage across the semiconductor elements, and the filtered voltage is set to a predetermined overcurrent detection voltage.
  • the drive signal generation circuit is provided corresponding to a semiconductor element that is always turned on in the period from the detected timing to a half period of the basic period from the detected timing when the signal wave reaches the reference level.
  • the overcurrent protection circuit is controlled so as to substantially stop the operation.
  • the overcurrent protection device is: A first, a second, a third and a fourth semiconductor element connected in series with each other between a positive potential and a negative potential of two DC power supplies connected in series with each other; First to fourth freewheeling diodes connected in antiparallel to the first to fourth semiconductor elements, respectively; A first clamp diode connected from a connection point of the two DC power sources to a connection point of the first and second semiconductor elements;
  • An overcurrent protection device for a multi-level inverter circuit comprising a second clamp diode connected from a connection point of the third and fourth semiconductor elements to a connection point of the two DC power supplies, A signal wave having a predetermined reference level and a predetermined basic period is converted into one of first and second carrier waves each having a predetermined positive DC bias and a predetermined negative bias with respect to the reference level.
  • first and third drive signals for driving on and off the first and third semiconductor elements are generated, and the first and third semiconductor elements are respectively generated.
  • a drive signal generation circuit that generates second and fourth drive signals and outputs the second and fourth drive signals to the second and fourth semiconductor elements, respectively; Provided corresponding to each of the semiconductor elements, the voltage across the semiconductor elements is detected, low-pass filtering is performed on the voltage across the semiconductor elements, and the filtered voltage is set to a predetermined overcurrent detection voltage.
  • each overcurrent protection circuit provided in each of the second and third semiconductor elements is turned on after the semiconductor element provided in the overcurrent protection circuit is turned on.
  • a threshold time set to be greater than the short-circuit withstand capability of the semiconductor element and smaller than the period from when the semiconductor element is turned on until the other one of the second and third semiconductor elements is turned on.
  • a timer circuit for substantially stopping the operation of the overcurrent protection circuit.
  • a power conversion device is: The multi-level inverter circuit; The overcurrent protection device according to the first or second invention is provided.
  • the drive signal generation circuit detects the timing at which the signal wave is at the reference level, and starts from the detected timing. Since the operation of the overcurrent protection circuit provided corresponding to the semiconductor element that is always turned on in the period is controlled to be substantially stopped over a half period of the cycle, each semiconductor element of the multilevel inverter circuit is controlled. It is possible to prevent erroneous detection of overcurrent.
  • each overcurrent protection circuit provided in each of the second and third semiconductor elements includes the overcurrent protection circuit. After the semiconductor element provided in the current protection circuit is turned on, until the other semiconductor element of the second and third semiconductor elements is turned on after the semiconductor element is turned on, which is greater than the short-circuit tolerance of the semiconductor element.
  • a threshold time set to be smaller than the period of time elapses a timer circuit that substantially stops the operation of the overcurrent protection circuit is provided, so that the overcurrent of each semiconductor element of the multilevel inverter circuit is reduced. False detection can be prevented.
  • FIG. 1 It is a block diagram which shows the structure of the power converter device which concerns on the 1st Embodiment of this invention. It is a circuit diagram which shows the structure of the overcurrent protection circuit 22 of FIG. (A) is a timing chart showing carrier waves Sc1 and Sc2, a signal wave Sr, and a drive signal Sd2 generated by the drive signal generation circuit 1 of FIG. 1, and (b) is a drive signal of FIG. 2 is a timing chart showing an overcurrent protection circuit control signal Sa2 generated by the generation circuit 1, and (c) is a timing chart showing an overcurrent protection circuit control signal Sa3 generated by the drive signal generation circuit 1 of FIG. is there. It is a timing chart which shows operation
  • FIG. 6 is a circuit diagram showing a configuration of an overcurrent protection circuit 22A of FIG. It is a timing chart which shows operation
  • FIG. 9 is a timing chart showing carrier waves Sc1 and Sc2, a signal wave Sr, and a drive signal Sd1 generated by the drive signal generation circuit 1B of FIG. FIG.
  • FIG. 9 is a timing chart showing carrier waves Sc1 and Sc2, a signal wave Sr, and a drive signal Sd2 generated by the drive signal generation circuit 1B of FIG. It is a timing chart which shows the operation
  • FIG. 9 is a timing chart showing an operation of the power conversion device of FIG. 8 when the overcurrent protection circuit 22B of FIG. 8 is affected by the switching of the transistor Q3.
  • FIG. 1 is a block diagram showing the configuration of the power conversion device according to the first embodiment of the present invention
  • FIG. 2 is a circuit diagram showing the configuration of the overcurrent protection circuit 22 of FIG. 3A is a timing chart showing the carrier waves Sc1 and Sc2, the signal wave Sr, and the drive signal Sd2 generated by the drive signal generation circuit 1 of FIG. 1, and
  • FIG. 2 is a timing chart showing an overcurrent protection circuit control signal Sa2 generated by the drive signal generation circuit 1 of FIG. 1, and (c) is an overcurrent protection circuit control signal generated by the drive signal generation circuit 1 of FIG. 1. It is a timing chart which shows Sa3.
  • the power conversion device includes a drive signal generation circuit 1, drive circuits 11, 12, 13, and 14, overcurrent protection circuits 21B, 22, 23, and 24B, and a three-level inverter circuit 2. And is configured.
  • FIG. 1 only the structure for one phase is shown.
  • the power conversion device according to the present embodiment replaces the drive signal generation circuit 1 ⁇ / b> B and the overcurrent protection circuits 22 ⁇ / b> B and 23 ⁇ / b> B with a drive signal as compared with the power conversion device according to the related art (see FIG. 8). The difference is that the generation circuit 1 and the overcurrent protection circuits 22 and 23 are provided.
  • the drive signal generation circuit 1 and the overcurrent protection circuits 21B, 22, 23, and 24B constitute an overcurrent protection device for the three-level inverter circuit 2.
  • the overcurrent protection circuit 22 includes a voltage detection circuit 31, a filter circuit 32 including a resistor 33 and a capacitor 34, a comparator 35, voltage sources 36 and 37, and a switch SW. .
  • the voltage detection circuit 31 detects the collector-emitter voltage Vce2 of the transistor Q2, and outputs a Vce detection voltage V31 corresponding to the detected voltage Vce2 to the filter circuit 32.
  • the filter circuit 32 is a low-pass filter circuit having a time constant ⁇ determined by the product of the resistance value of the resistor 33 and the capacitance value of the capacitor 34, and performs low-pass filtering on the Vce detection voltage V31, The post-filtering voltage V32 after filtering is output to the contact a of the switch SW.
  • the voltage source 36 generates a predetermined overcurrent detection voltage Vr corresponding to a predetermined overcurrent threshold of the collector current I2 flowing through the transistor Q2, and outputs it to the inverting input terminal of the comparator 35. Further, the voltage source 37 generates a predetermined voltage Va lower than the overcurrent detection voltage Vr and outputs it to the contact b of the switch SW.
  • the switch SW is switched to the contact a side in response to a low level overcurrent protection circuit control signal Sa2 (details will be described later) from the drive signal generation circuit 1, while the high level overcurrent protection is performed.
  • the contact b is switched.
  • the switch SW selectively outputs one of the filtered voltage V32 and the voltage Va to the non-inverting input terminal of the comparator 35 via the control terminal c.
  • the comparator 35 compares the voltage output from the control terminal c of the switch SW with the overcurrent detection voltage Vr. When the voltage output from the switch SW is greater than the overcurrent detection voltage Vr, the comparator 35 supplies an overcurrent to the transistor Q2.
  • a high level overcurrent detection signal S22 indicating that collector current Ic2 exceeding the threshold value flows is generated.
  • the control terminal c is equal to or lower than the overcurrent detection voltage Vr
  • the low level overcurrent detection signal S22 is generated.
  • the overcurrent detection signal S22 is output to the drive signal generation circuit 1 and the drive circuit 12.
  • the voltage detection circuit 31 and the filter circuit 32 are controlled so as to operate only during the ON period of the transistor Q2.
  • the switch SW is switched to the contact a side.
  • an overcurrent protection circuit 23 is configured in the same manner as the overcurrent protection circuit 22, detects whether or not a collector current exceeding an overcurrent threshold value is flowing through the transistor Q3, and indicates the detection result.
  • a detection signal S23 is generated and output to the drive circuit 13 and the drive signal generation circuit 1.
  • the drive circuits 12 and 13 In response to the high level overcurrent detection signals S22 and S23, the drive circuits 12 and 13 generate drive voltages V12 and V13 for turning off the transistors Q2 and Q3, respectively, and generate gates and emitters of the transistors Q2 and Q3, respectively. Apply between.
  • the drive signal generation circuit 1 generates a signal wave Sr and two carrier waves Sc1 and Sc2 in the same manner as the drive signal generation circuit 1B in FIG. 8 (FIG. 3A, FIG. 10A and FIG. 10B).
  • the signal wave Sr is a sine wave having a predetermined fundamental frequency and having a zero level as a reference level.
  • the period corresponding to the fundamental frequency is referred to as the fundamental period.
  • the carrier wave Sc1 is a triangular wave having a predetermined positive DC bias (in the example of FIG. 3A, +0.5 in the example of FIG. 3A) and having a predetermined carrier frequency with reference to the zero level.
  • the carrier frequency is set to be higher than the fundamental frequency.
  • the carrier wave Sc2 is a triangular wave having a predetermined negative DC bias ( ⁇ 0.5 in the example of FIG. 3A) with the zero level as a reference and having the above-described carrier frequency.
  • the carrier waves Sc1 and Sc2 have substantially the same phase.
  • the drive signal generation circuit 1 compares the carrier wave Sc1 with the signal wave Sr, and the transistors Q1 and Q3 are complementarily turned on and off at each timing at which the carrier wave Sc1 and the signal wave Sr intersect.
  • a drive signal Sd1 for driving the transistor Q1 and a drive signal Sd3 for driving the transistor Q3 are generated.
  • the drive signal generation circuit 1 compares the carrier wave Sc2 with the signal wave Sr, and the transistors Q2 and Q4 are complementarily turned on and off at each timing when the carrier wave Sc2 and the signal wave Sr intersect.
  • a drive signal Sd2 for driving and a drive signal Sd4 for driving the transistor Q4 are generated.
  • a dead time having a predetermined period length is provided to turn on the transistor Q3.
  • a dead time having a predetermined period length is provided to turn on the transistor Q4.
  • the drive signals Sd1 to Sd4 are output to the drive circuits 11 to 14, respectively.
  • the drive circuits 11 to 14 generate drive voltages V11 to V14 for driving the transistors Q1 to Q4 based on the input drive signals Sd1 to Sd4, respectively, and are applied between the gates and emitters of the transistors Q1 to Q4. To do.
  • the drive signal generation circuit 1 is configured so that all transistors are turned on when an overcurrent flows through at least one of the transistors Q1 to Q4 based on the overcurrent detection signals S21B, S22, S23, and S24B.
  • Drive signals Sd1 to Sd4 are generated so as to turn off Q1 to Q4.
  • all transistors Q1-Q4 are turned off and protected from overcurrent.
  • the drive signal generation circuit 1 detects the timing at which the signal wave Sr intersects the zero level that is the reference level of the two carrier waves Sc1 and Sc2, and when the level of the signal wave Sr is higher than the zero level Generates a high level overcurrent protection circuit control signal Sa2 and outputs it to the switch SW of the overcurrent protection circuit 22, and also generates a low level overcurrent protection circuit control signal Sa3 to switch the overcurrent protection circuit 23. Output to SW.
  • the low-level overcurrent protection circuit control signal Sa2 is generated and output to the switch SW of the overcurrent protection circuit 22, and the high-level overcurrent protection circuit control is performed.
  • a signal Sa3 is generated and output to the switch SW of the overcurrent protection circuit 23.
  • the overcurrent protection circuit 22 cannot detect the overcurrent.
  • the timing at which the signal wave Sc crosses the zero level coincides with the valley timing of the carrier wave Sc1
  • the timing at which the transistor Q3 is turned on coincides with the timing at which the high-level overcurrent protection circuit control signal Sa3 is output. Therefore, the overcurrent protection circuit 23 cannot detect the overcurrent.
  • the signal wave Sr and the carrier waves Sc1 and Sc2 are generated so that the timing at which the signal wave Sr crosses the zero line does not match the timing of the peak of the carrier wave Sc2 and the timing of the valley of the carrier wave Sc1. It is necessary to design a circuit for this purpose.
  • FIG. 4 is a timing chart showing the operation of the power conversion apparatus of FIG.
  • the drive signal generation circuit 1 generates a high level drive signal Sd2 and a low level overcurrent protection circuit control signal Sa2.
  • the transistor Q2 is turned on, the collector-emitter voltage Vce2 of the transistor Q2 decreases, and the collector current Ic2 flows out to the transistor Q2.
  • the voltage detection circuit 31 and the filter circuit 32 of the overcurrent protection circuit 22 start operation, and the switch SW is switched to the contact a side.
  • the filtered voltage V32 from the filter circuit 32 is output to the comparator 35 of the overcurrent protection circuit 22 via the control terminal c of the overcurrent protection circuit 22.
  • the filtered voltage V32 from the filter circuit 32 of the overcurrent protection circuit 22 gradually increases with a time constant ⁇ .
  • the collector current Ic2 of the transistor Q2 does not exceed the overcurrent threshold, the filtered voltage V32 from the filter circuit 32 of the overcurrent protection circuit 22 does not exceed the overcurrent detection voltage Vr.
  • the voltage level of the overcurrent detection signal S22 remains low.
  • the drive signal generation circuit 1 detects that the level of the signal wave Sr is higher than the zero level, the drive signal generation circuit 1 generates a high level overcurrent protection circuit control signal Sa2 and switches the switch SW of the overcurrent protection circuit 22. Output to.
  • the switch SW of the overcurrent protection circuit 22 is switched to the contact b side, and the overcurrent protection circuit 22 substantially stops its operation and generates a low level overcurrent detection signal S22.
  • the driving signal generation circuit 1 when a dead time having a predetermined period length elapses from timing t12, the driving signal generation circuit 1 generates a high-level driving signal Sd3 at timing t13. In response to this, the transistor Q3 is turned on.
  • the transistor Q2 is always on in the positive half-cycle period after the timing t12.
  • the collector-emitter voltage Vce2 of the transistor Q2 varies.
  • the overcurrent protection circuit 22 since the operation of the overcurrent protection circuit 22 is substantially stopped, the overcurrent is not erroneously detected even if the collector-emitter voltage Vce2 of the transistor Q2 varies as the transistor Q3 is turned on.
  • the transistor Q2 can be protected from an overcurrent generated due to the switching of the transistor Q2. Further, the drive signal generation circuit 1 detects the timing at which the signal wave Sr becomes the reference level, and the overcurrent provided in the transistor Q2 that is always turned on during the period from the detected timing to the half of the basic period. Control is performed so that the operation of the protection circuit 22 is substantially stopped. This substantially stops the operation of the overcurrent protection circuit 22 during the positive half-cycle period in which the transistor Q2 is always on, so that the collector of the transistor Q2 is caused by the switching of the other transistors Q1 and Q3.
  • the overcurrent protection circuit 22 cannot detect overcurrent caused by switching of the transistors Q1 and Q3 other than the transistor Q2 during the positive half cycle period, but the overcurrent is detected by the overcurrent protection circuits 21B and 23 of the transistors Q1 and Q3. Therefore, the transistor Q2 can be protected from overcurrent.
  • the transistor Q3 can be protected from an overcurrent generated due to the switching of the transistor Q3.
  • the drive signal generation circuit 1 detects the timing at which the signal wave Sr becomes the reference level, and the overcurrent provided in the transistor Q3 that is always turned on during the period from the detected timing to the half of the basic period. Control is performed so that the operation of the protection circuit 23 is substantially stopped. This substantially stops the operation of the overcurrent protection circuit 23 in the negative half-cycle period in which the transistor Q3 is always on, so that the collector of the transistor Q3 is caused by the switching of the other transistors Q2 and Q4.
  • the overcurrent protection circuit 23 cannot detect overcurrent caused by switching of the transistors Q2 and Q4 other than the transistor Q3 in the negative half-cycle period, but the overcurrent is detected by the overcurrent protection circuits 22 and 24B of the transistors Q2 and Q4. Therefore, the transistor Q3 can be protected from overcurrent.
  • the filter circuit 32 includes The time constant ⁇ can be set to an arbitrary value less than or equal to the short-circuit tolerance of the transistor Q2.
  • FIG. 5 is a block diagram showing the configuration of the power conversion device according to the second embodiment of the present invention
  • FIG. 6 is a circuit diagram showing the configuration of the overcurrent protection circuit 22A of FIG. 5
  • the power converter according to the present embodiment includes a drive signal generation circuit 1A, drive circuits 11, 12, 13, and 14, overcurrent protection circuits 21B, 22A, 23A, and 24B, and a three-level inverter circuit 2. And is configured.
  • FIG. 5 only the configuration for one phase is shown.
  • the power conversion device according to the present embodiment generates a drive signal instead of the drive signal generation circuit 1 and the overcurrent protection circuits 21 and 24, as compared to the power conversion device according to the first embodiment (see FIG. 1).
  • the difference is that a circuit 1A and overcurrent protection circuits 21A and 24A are provided.
  • the drive signal generation circuit 1A and the overcurrent protection circuits 21B, 22A, 23A, and 24B constitute an overcurrent protection device for the three-level inverter circuit 2. Only differences from the power conversion apparatus according to the first embodiment will be described below.
  • the overcurrent protection circuit 22A includes a voltage detection circuit 31, a filter circuit 32 including a resistor 33 and a capacitor 34, a comparator 35, voltage sources 36 and 37, a timer circuit 40, and a switch SW. It is prepared for.
  • the overcurrent protection circuit 23A is configured similarly to the overcurrent protection circuit 22A.
  • the drive signal generation circuit 1A generates a signal wave Sr and two carrier waves Sc1 and Sc2 (see FIGS. 10A and 10B), similarly to the drive signal generation circuit 1B of FIG.
  • Drive signals Sd1 to Sd4 are generated using the wave Sr and the carrier waves Sc1 and Sc2.
  • the drive signal generation circuit 1A outputs the drive signals Sd1 to Sd4 to the drive circuits 11 to 14, respectively.
  • the drive signal generation circuit 1A outputs the drive signal Sd2 to the timer circuit 40 (see FIG. 6) of the overcurrent protection circuit 22A, and outputs the drive signal Sd3 to the timer circuit 40 of the overcurrent protection circuit 23A.
  • the overcurrent protection circuit 22A is different from the overcurrent protection circuit 22 of FIG. 2 in that a timer circuit 40 is further provided.
  • the timer circuit 40 starts operation at the rising timing of the drive signal Sd2, is reset, generates a low-level overcurrent protection circuit control signal S40, and outputs it to the switch SW. Then, the timer circuit 40 generates a high-level overcurrent protection circuit control signal S40 when a predetermined threshold time T1 has elapsed from the start of operation, and outputs it to the switch SW.
  • the threshold time T1 is set to be larger than the short-circuit tolerance T of the transistor Q2 and smaller than a predetermined period T23 from when the transistor Q2 is turned on until the transistor Q3 is turned on next. Note that the short-circuit tolerances of the transistors Q1 to Q4 are substantially equal to each other.
  • the switch SW is switched to the contact a side in response to the low level overcurrent protection circuit control signal S40 from the timer circuit 40, while the contact b in response to the high level overcurrent protection circuit control signal S40. Switched to the side.
  • the switch SW In response to the overcurrent protection circuit control signal S40, the switch SW selectively outputs one of the filtered voltage V32 and the voltage Va to the non-inverting input terminal of the comparator 35 via the control terminal c.
  • the comparator 35 compares the voltage output from the control terminal c of the switch SW with the overcurrent detection voltage Vr. When the voltage output from the switch SW is greater than the overcurrent detection voltage Vr, the comparator 35 supplies an overcurrent to the transistor Q2.
  • a high level overcurrent detection signal S22A indicating that collector current Ic2 exceeding the threshold value has flowed is generated.
  • the control terminal c is equal to or lower than the overcurrent detection voltage Vr
  • the low level overcurrent detection signal S22A is generated.
  • the overcurrent detection signal S22A is output to the drive signal generation circuit 1A and the drive circuit 12.
  • the voltage detection circuit 31 and the filter circuit 32 are controlled so as to operate only during the ON period of the transistor Q2.
  • an overcurrent protection circuit 23A is configured in the same manner as the overcurrent protection circuit 22A, detects whether or not a collector current exceeding an overcurrent threshold value flows through the transistor Q3, and indicates the detection result.
  • the detection signal S23A is generated and output to the drive circuit 13 and the drive signal generation circuit 1A.
  • the timer circuit 40 starts operation and is reset at the rising timing of the drive signal Sd3, generates a low-level overcurrent protection circuit control signal S40, and outputs it to the switch SW. Then, the timer circuit 40 of the overcurrent protection circuit 23A generates a high-level overcurrent protection circuit control signal S40 when a predetermined threshold time T2 has elapsed from the start of operation, and outputs it to the switch SW.
  • the threshold time T2 is set to be larger than the short-circuit withstand capability of the transistor Q3 and smaller than a predetermined period from when the transistor Q3 is turned on until the transistor Q2 is turned on next time.
  • the short-circuit tolerances of the transistors Q1 to Q4 are substantially equal to each other, so that the first and second threshold times T1 and T2 are set to be substantially the same.
  • the drive circuits 12 and 13 generate drive voltages V12 and V13 for turning off the transistors Q2 and Q3 in response to the high-level overcurrent detection signals S22A and S23A, respectively, and each gate-emitter of the transistors Q2 and Q3. Apply between.
  • the drive signal generation circuit 1A is configured so that all transistors are turned on when an overcurrent flows through at least one of the transistors Q1 to Q4 based on the overcurrent detection signals S21B, S22A, S23A, and S24B.
  • Drive signals Sd1 to Sd4 are generated so as to turn off Q1 to Q4.
  • all transistors Q1-Q4 are turned off and protected from overcurrent.
  • FIG. 7 is a timing chart showing the operation of the power conversion apparatus of FIG.
  • the drive signal generation circuit 1A generates a high level drive signal Sd2 and a low level overcurrent protection circuit control signal Sa2.
  • the transistor Q2 is turned on, the collector-emitter voltage Vce2 of the transistor Q2 decreases, and the collector current Ic2 flows out to the transistor Q2.
  • the voltage detection circuit 31, the filter circuit 32, and the timer circuit 40 of the overcurrent protection circuit 22A start operation, and the switch SW is switched to the contact a side.
  • the filtered voltage V32 from the filter circuit 32 is output to the comparator 35 of the overcurrent protection circuit 22A via the control terminal c of the overcurrent protection circuit 22A.
  • the filtered voltage V32 from the filter circuit 32 of the overcurrent protection circuit 22A gradually increases with a time constant ⁇ .
  • the collector current Ic2 of the transistor Q2 does not exceed the overcurrent threshold, the filtered voltage V32 from the filter circuit 32 of the overcurrent protection circuit 22A does not exceed the overcurrent detection voltage Vr.
  • the voltage level of the overcurrent detection signal S22A remains low.
  • the timer circuit 40 of the overcurrent protection circuit 22A When the threshold time T1 elapses from the timing t21, at the timing t22, the timer circuit 40 of the overcurrent protection circuit 22A generates a high-level overcurrent protection circuit control signal S40 to the switch SW of the overcurrent protection circuit 22A. Output. In response to this, the switch SW of the overcurrent protection circuit 22A is switched to the contact b side, and the overcurrent protection circuit 22A substantially stops its operation and generates a low level overcurrent detection signal S22A. Further, when a dead time having a predetermined period length elapses from timing t22, the driving signal generation circuit 1A generates a high-level driving signal Sd3 at timing t23. In response to this, the transistor Q3 is turned on.
  • the transistor Q2 is always turned on in the positive half cycle period after the timing t22, and when the transistor Q3 is turned on at the timing t23 in the positive half cycle period, due to the parasitic inductance and parasitic capacitance of the three-level inverter circuit 2,
  • the collector-emitter voltage Vce2 of the transistor Q2 varies.
  • the overcurrent protection circuit 22A substantially stops operating, even if the collector-emitter voltage Vce2 of the transistor Q2 varies as the transistor Q3 is turned on, the overcurrent is not erroneously detected.
  • the transistor Q2 can be protected from the overcurrent generated due to the switching of the transistor Q2. Further, since the operation of the overcurrent protection circuit 22A is substantially stopped in the positive half cycle period in which the transistor Q2 is always on, the collector-emitter of the transistor Q2 is caused by the switching of the other transistors Q1 and Q3. Even if the inter-voltage Vce2 varies, the overcurrent is not erroneously detected.
  • the overcurrent protection circuit 22A cannot detect overcurrent caused by switching of the transistors Q1 and Q3 other than the transistor Q2 during the positive half-cycle period, but the overcurrent is detected by the overcurrent protection circuits 21B and 23A of the transistors Q1 and Q3. Therefore, the transistor Q2 can be protected from overcurrent.
  • the transistor Q3 can be protected from an overcurrent generated due to the switching of the transistor Q3. Further, since the operation of the overcurrent protection circuit 23A is substantially stopped during the negative half cycle period in which the transistor Q3 is always on, the collector-emitter of the transistor Q3 is caused by the switching of the other transistors Q2 and Q4. Even if the inter-voltage Vce3 varies, the overcurrent is not erroneously detected.
  • the overcurrent protection circuit 23A cannot detect overcurrent caused by switching of the transistors Q2 and Q4 other than the transistor Q3 in the negative half-cycle period. However, the overcurrent protection circuit 22A, 24B of the transistors Q2 and Q4 detects the overcurrent. Therefore, the transistor Q3 can be protected from overcurrent.
  • the filter circuit 32 includes The time constant ⁇ can be set to an arbitrary value equal to or less than the short-circuit tolerance T of the transistor Q2.
  • the overcurrent protection circuit provided corresponding to each of the transistors Q1 to Q4 is configured as an overcurrent protection circuit 21B, 22, 22A, 23, 23A, 24B. It is not limited to this.
  • Each of the overcurrent protection circuits 21B, 22, 22A, 23, 23A, and 24B detects a voltage across each transistor, performs low-pass filtering on the voltage across each transistor, and the post-filtering voltage is a predetermined overvoltage. When the current detection voltage is exceeded, an overcurrent detection signal indicating that an overcurrent has flowed through the transistor may be generated and output to the drive signal generation circuit 1 or 1A to protect the transistors Q1 to Q4.
  • the overcurrent protection circuits 22 and 23 may be substantially stopped in response to the overcurrent protection circuit control signals Sa2 and Sa3 from the drive signal generation circuit 1, respectively.
  • the overcurrent protection circuit 22A includes a timer circuit that substantially stops the operation of the overcurrent protection circuit 22A when a predetermined first threshold time T1 has elapsed since the transistor Q2 was turned on.
  • the overcurrent protection circuit 23A may be a timer circuit that substantially stops the operation of the overcurrent protection circuit 23A when a predetermined second threshold time T2 has elapsed after the transistor Q3 is turned on. You just have to prepare.
  • the first threshold time T1 is set so as to be larger than the short-circuit withstand capability of the transistor Q2 and smaller than the period from when the transistor Q2 is turned on to when the transistor Q3 is turned on next.
  • the threshold time T2 is set to be larger than the short-circuit withstand capability of the transistor Q3 and smaller than the period from when the transistor Q3 is turned on to when the transistor Q2 is turned on next time.
  • the first and second threshold times T1 and T2 are set to be substantially the same.
  • the power conversion device includes the three-level inverter circuit 2, the present invention is not limited to this, and may include a multi-level inverter circuit of four levels or more.
  • the drive signal generation circuit detects the timing at which the signal wave becomes the reference level
  • the multi-level inverter is controlled so as to substantially stop the operation of the overcurrent protection circuit provided corresponding to the semiconductor element that is always turned on during the half period of the basic period from the detected timing. It is possible to prevent erroneous detection of overcurrent of each semiconductor element of the circuit.
  • each overcurrent protection circuit provided in each of the second and third semiconductor elements includes the overcurrent protection circuit. After the semiconductor element provided in the current protection circuit is turned on, until the other semiconductor element of the second and third semiconductor elements is turned on after the semiconductor element is turned on, which is greater than the short-circuit tolerance of the semiconductor element.
  • a threshold time set to be smaller than the period of time elapses a timer circuit that substantially stops the operation of the overcurrent protection circuit is provided, so that the overcurrent of each semiconductor element of the multilevel inverter circuit is reduced. False detection can be prevented.

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Abstract

　トランジスタ（Ｑ２）は、所定の基本周期を有する信号波（Ｓｒ）のレベルがゼロレベルより高い正の半周期期間において常にオンされ、トランジスタ（Ｑ３）は、信号波（Ｓｒ）のレベルがゼロレベルより低い負の半周期期間において常にオンされる。駆動信号生成回路（１）は、所定の基本周期を有する信号波（Ｓｒ）がゼロレベルとなるタイミングを検出し、正の半周期期間において、トランジスタ（Ｑ２）のための過電流保護回路（２２）の動作を実質的に停止するための過電流保護回路制御信号（Ｓａ２）を生成し、負の半周期期間において、トランジスタ（Ｑ３）のための過電流保護回路（２３）の動作を実質的に停止するための過電流保護回路制御信号（Ｓａ３）を生成する。

Description

過電流保護装置
　本発明は、マルチレベルインバータ回路のための過電流保護装置と、当該過電流保護装置及びマルチレベルインバータ回路を備えた電力変換装置とに関する。
　半導体素子をスイッチング動作させることにより交流電力を直流電力に変換する電力変換装置及び直流電力を交流電力に変換する電力変換装置（例えば、特許文献１参照。）では、半導体素子として絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴ（Insulated Gate Bipolar Transistor）という。）などが用いられる。半導体素子に過大な電流が流れると半導体素子が破壊されるので、過電流から各半導体素子を保護するために、電力装置には、各半導体素子を保護するための過電流保護装置が設けられる場合が多い。
　図８は、従来技術に係る電力変換装置の構成を示すブロック図であり、図９は、図８の過電流保護回路２２Ｂの構成を示す回路図である。また、図１０Ａは、図８の駆動信号生成回路１Ｂによって生成されるキャリア波Ｓｃ１及びＳｃ２と、信号波Ｓｒと、駆動信号Ｓｄ１とを示すタイミングチャートであり、図１０Ｂは、図８の駆動信号生成回路１Ｂによって生成されるキャリア波Ｓｃ１及びＳｃ２と、信号波Ｓｒと、駆動信号Ｓｄ２とを示すタイミングチャートである。
　図８において、従来技術に係る電力変換装置は、駆動信号生成回路１Ｂと、駆動回路１１，１２，１３，１４と、過電流保護回路２１Ｂ，２２Ｂ，２３Ｂ，２４Ｂと、３レベルインバータ回路２とを備えて構成される。なお、図８において、１相分の構成のみを示す。また、図８において、３レベルインバータ回路２は、直流電源Ｐ１及びＰ２と、それぞれＩＧＢＴであるトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４と、環流ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４と、クランプダイオードＤ５，Ｄ６と、スナバキャパシタＣＰ１，ＣＰ２とを備えて構成される。さらに、図９において、過電流保護回路２２Ｂは、電圧検出回路３１と、抵抗３３及びキャパシタ３４を備えたフィルタ回路３２と、コンパレータ３５と、電圧源３６とを備えて構成される。なお、他の過電流保護回路２１Ｂ，２３Ｂ，２４Ｂは、それぞれ過電流保護回路２２Ｂと同様に構成され、過電流保護回路２２Ｂと同様に動作する。
　図８において、直流電源Ｐ１及びＰ２は互いに直列に接続され、所定の直流電圧Ｅをそれぞれ発生する。また、トランジスタＱ１～Ｑ４は、直流電源Ｐ１の正極と直流電源Ｐ２の負極との間に、互いに直列に接続される。また、環流ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４は、それぞれトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４に逆並列に接続される。クランプダイオードＤ５のアノードは直流電源Ｐ１とＰ２との間の接続点に接続される一方、カソードはトランジスタＱ１とＱ２との間の接続点に接続される。さらに、クランプダイオードＤ６のカソードは直流電源Ｐ１とＰ２との間の接続点に接続される一方、アノードはトランジスタＱ３とＱ４との間の接続点に接続される。スナバキャパシタＣＰ１は、クランプダイオードＤ５のアノードとトランジスタＱ１のコレクタとの間に接続され、スナバキャパシタＣＰ２は、クランプダイオードＤ６のカソードとトランジスタＱ５のエミッタとの間に接続される。
　また、図８において、駆動信号生成回路１Ｂは、信号波Ｓｒと、２つのキャリア波Ｓｃ１，Ｓｃ２とを生成する（図１０Ａ及び図１０Ｂ参照。）。ここで、信号波Ｓｒは、所定の基本周波数を有しかつゼロレベルを基準レベルとする正弦波である。また、キャリア波Ｓｃ１は、ゼロレベルを基準として所定の正の直流バイアス（図１０Ａの例では、＋０．５である。）を有しかつ所定の搬送波周波数（ＰＷＭ（Pulse Width Modulation：パルス幅変調）周波数）を有する三角波である。なお、搬送波周波数は、基本周波数より高くなるように設定される。一方、キャリア波Ｓｃ２は、ゼロレベルを基準として所定の負の直流バイアス（図１０Ｂの例では、－０．５である。）を有しかつ上述した搬送波周波数を有する三角波である。キャリア波Ｓｃ１とＳｃ２とは、実質的に同一の位相を有する。
　図８において、駆動信号生成回路１Ｂは、キャリア波Ｓｃ１を信号波Ｓｒと比較し、キャリア波Ｓｃ１と信号波Ｓｒとが交差する各タイミングにおいてトランジスタＱ１とＱ３とが相補的にオンオフするように、トランジスタＱ１を駆動するための駆動信号Ｓｄ１（図１０Ａ参照。）と、トランジスタＱ３を駆動するための駆動信号Ｓｄ３とを生成する。さらに、駆動信号生成回路１Ｂは、キャリア波Ｓｃ２を信号波Ｓｒと比較し、キャリア波Ｓｃ２と信号波Ｓｒとが交差する各タイミングにおいてトランジスタＱ２とＱ４とが相補的にオンオフするように、トランジスタＱ２を駆動するための駆動信号Ｓｄ２（図１０Ｂ参照。）と、トランジスタＱ４を駆動するための駆動信号Ｓｄ４とを生成する。なお、上下短絡を防止するために、トランジスタＱ１がオフした後、所定の期間長のデッドタイムを設けて、トランジスタＱ３をオンする。同様に、トランジスタＱ２がオフした後、所定の期間長のデッドタイムを設けて、トランジスタＱ４をオンする。駆動信号Ｓｄ１～Ｓｄ４は、それぞれ駆動回路１１～１４に出力される。
　さらに、図８において、駆動回路１１～１４はそれぞれ、入力される駆動信号Ｓｄ１～Ｓｄ４に基づいて、トランジスタＱ１～Ｑ４を駆動するための駆動電圧Ｖ１１～Ｖ１４を生成し、トランジスタＱ１～Ｑ４の各ゲート－エミッタ間に印加する。以上説明したように駆動信号Ｓｄ１～Ｓｄ４が生成されるので、信号波Ｓｒがゼロレベルを超えている半周期期間（以下、正の半周期期間という。）において、トランジスタＱ２は常にオンされ、トランジスタＱ４は常にオフされ、トランジスタＱ１とＱ３とは搬送波周波数で相補的にオンオフされる。また、信号波Ｓｒがゼロレベル未満である半周期期間（以下、負の半周期期間という。）において、トランジスタＱ３は常にオンされ、トランジスタＱ１は常にオフされ、トランジスタＱ２とＱ４とは搬送波周波数で相補的にオンオフされる。この結果、ダイオードＤ２とＤ３との間の接続点から、３個の電圧レベルＥ，０及び－Ｅを有する出力電圧Ｖｏｕｔが出力される。
　図９の過電流保護回路２２Ｂにおいて、電圧検出回路３１はトランジスタＱ２のコレクタ－エミッタ間電圧Ｖｃｅ２を検出し、当該検出された電圧Ｖｃｅ２に対応するＶｃｅ検出電圧Ｖ３１をフィルタ回路３２に出力する。フィルタ回路３２は、抵抗３３の抵抗値及びキャパシタ３４の容量値の積によって決定される時定数τを有するローパスフィルタ回路であって、Ｖｃｅ検出電圧Ｖ３１に対して低域通過ろ波を行って、ろ波後のろ波後電圧Ｖ３２をコンパレータ３５の非反転入力端子に出力する。また、電圧源３６は、トランジスタＱ２に流れるコレクタ電流Ｉ２の所定の過電流しきい値に対応する所定の過電流検出用電圧Ｖｒを発生して、コンパレータ３５の反転入力端子に出力する。コンパレータ３５は、ろ波後電圧Ｖ３２を過電流検出用電圧Ｖｒと比較し、ろ波後電圧Ｖ３２が過電流検出用電圧Ｖｒより大きいときは、トランジスタＱ２に過電流しきい値を超えるコレクタ電流Ｉｃ２が流れたことを示すハイレベルの過電流検出信号Ｓ２２Ｂを発生する。一方、ろ波後電圧Ｖ３２が過電流検出用電圧Ｖｒ以下であるときは、ローレベルの過電流検出信号Ｓ２２Ｂを生成する。過電流検出信号Ｓ２２Ｂは駆動信号生成回路１及び駆動回路１２に出力される。なお、過電流保護回路２２Ｂにおいて、電圧検出回路３１と、フィルタ回路３２とは、トランジスタＱ２のオン期間のみに動作するように制御される。
　図８において、過電流保護回路２１Ｂ，２３Ｂ，２４Ｂはそれぞれ、過電流保護回路２２Ｂと同様に、トランジスタＱ１，Ｑ３，Ｑ４に過電流しきい値を超えるコレクタ電流が流れているか否かを検出し、当該検出結果を示す過電流検出信号Ｓ２１Ｂ，Ｓ２３Ｂ，Ｓ２４Ｂを駆動回路１１，１３，１４と、駆動信号生成回路１Ｂとに出力する。駆動回路１１，１２，１３，１４はそれぞれ、ハイレベルの過電流検出信号Ｓ２１Ｂ，Ｓ２２Ｂ，Ｓ２３Ｂ，Ｓ２４Ｂに応答して、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４をオフするための駆動電圧Ｖ１１，Ｖ１２，Ｖ１３，Ｖ１４を生成してトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４のゲート－エミッタ間に印加する。また、駆動信号生成回路１Ｂは、過電流検出信号Ｓ２１Ｂ，Ｓ２２Ｂ，Ｓ２３Ｂ，Ｓ２４Ｂに基づいて、トランジスタＱ１～Ｑ４のうちの少なくとも１つのトランジスタに過電流が流れたとき、全てのトランジスタＱ１～Ｑ４をオフするように駆動信号Ｓｄ１～Ｓｄ４を生成する。これに応答して、全てのトランジスタＱ１～Ｑ４はオフされ、過電流から保護される。
　図１１は、図８の電力変換装置の正常動作時の動作を示すタイミングチャートである。図１１において、タイミングｔ１においてトランジスタＱ２の駆動信号Ｓｄ２の電圧レベルがローレベルからハイレベルになると、これに応答してトランジスタＱ２がオンし、トランジスタＱ２のコレクタ－エミッタ間電圧Ｖｃｅ２は低下し、トランジスタＱ２にコレクタ電流Ｉｃ２が流れ出す。また、電圧検出回路３１及びフィルタ回路３２は動作を開始する。さらに、フィルタ回路３２からのろ波後電圧Ｖ３２は、時定数τで徐々に上昇する。この間は、コレクタ電流Ｉｃ２が所定の過電流しきい値を超えていても、ろ波後電圧Ｖ３２は過電流検出用電圧Ｖｒを超えないので、過電流検出信号Ｓ２２Ｂの電圧レベルはローレベルのままである。トランジスタＱ２に過電流しきい値を超えるコレクタ電流Ｉｃ２（過電流）が流れ、時定数τが経過したタイミングｔ２より後のタイミングｔ３において、ろ波後電圧Ｖ３２が過電流検出用電圧Ｖｒを超えると、ハイレベルの過電流検出信号Ｓ２２Ｂが生成される。これに応答して、駆動回路１２はトランジスタＱ２をオフするように駆動信号Ｓｄ２を生成し、駆動信号生成回路１Ｂは全てのトランジスタＱ１～Ｑ４をオフするように駆動信号Ｓｄ１～Ｓｄ４を生成する。なお、トランジスタＱ２がオンしてから、ハイレベルのろ波後電圧Ｖ３２が生成されるまでの期間の期間長Ｔａ（τ＜Ｔａ）は、トランジスタＱ２の短絡耐量（トランジスタＱ２に短絡電流が流れ出してからトランジスタＱ２が破壊されるまでの時間である。）以下となるように設定される。
特開２００６－２７１０４２号公報
　図１２は、図８の過電流保護回路２２ＢがトランジスタＱ３のスイッチングの影響を受けた場合の図８の電力変換装置の動作を示すタイミングチャートである。図１２において、タイミングｔ４においてトランジスタＱ２の駆動信号Ｓｄ２の電圧レベルがローレベルからハイレベルになると、これに応答してトランジスタＱ２がオンする。そして、トランジスタＱ２のコレクタ－エミッタ間電圧Ｖｃｅ２は低下し、トランジスタＱ２にコレクタ電流Ｉｃ２が流れ出す。また、電圧検出回路３１及びフィルタ回路３２は動作を開始する。さらに、フィルタ回路３２からのろ波後電圧Ｖ３２は、時定数τで徐々に上昇する。図１２の場合、トランジスタＱ２のコレクタ電流Ｉｃ２は過電流しきい値を超えていないので、過電流保護回路２２Ｂのフィルタ回路３２からのろ波後電圧Ｖ３２は過電流検出用電圧Ｖｒを超えず、過電流検出信号Ｓ２２Ｂの電圧レベルはローレベルのままである。
　ところで、図１０Ｂに示すように、トランジスタＱ２は上述した正の半周期期間において常にオンされており、この正の半周期期間にトランジスタＱ３はオンオフされる。図１２において、正の半周期期間内のタイミングｔ５においてトランジスタＱ３がオンすると、３レベルインバータ回路２の寄生インダクタンス及び寄生キャパシタンスの影響により、トランジスタＱ２のコレクタ－エミッタ間電圧Ｖｃｅ２が変動する。このため、トランジスタＱ２に過電流しきい値を超えるコレクタ電流Ｉｃ２（過電流）が流れていないにも関わらず、過電流保護回路２２Ｂのフィルタ回路３２からのろ波後電圧Ｖ３２は徐々に上昇する。そして、コレクタ－エミッタ間電圧Ｖｃｅ２の変動が一定期間継続すると、過電流保護回路２２Ｂのフィルタ回路３２からのろ波後電圧Ｖ３２が過電流検出用電圧Ｖｒを超え、過電流保護回路２２Ｂのコンパレータ３５はハイレベルの過電流検出信号Ｓ２２Ｂを生成する。これに応答して、全てのトランジスタＱ１～Ｑ４がオフされてしまう。
　以上説明したように、従来技術に係る過電流保護回路２２Ｂは、トランジスタＱ２のコレクタ－エミッタ間電圧Ｖｃｅ２を検出し、検出された電圧をフィルタ処理した後に過電流検出用電圧Ｖｒと比較する。このため、フィルタ回路３２の時定数τを十分に大きく設定しないと、トランジスタＱ２が基本周波数の半周期にわたってオンしているときに他のトランジスタがオンしてコレクタ－エミッタ間電圧Ｖｃｅ２が変動すると、トランジスタＱ２の過電流を誤って検出してしまう。
　本発明の目的は以上の問題点を解決し、マルチレベルインバータ回路の各半導体素子の過電流の誤検知を防止できる過電流保護装置と、当該過電流保護装置及びマルチレベルインバータ回路を備えた電力変換装置を提供することにある。
　第１の発明に係る過電流保護装置は、
　互いに直列に接続された２個の直流電源の正の電位と負の電位との間に、互いに直列に接続された第１、第２、第３及び第４の半導体素子と、
　上記第１乃至第４の半導体素子にそれぞれ逆並列に接続された第１乃至第４の還流ダイオードと、
　上記２個の直流電源の接続点から上記第１及び第２の半導体素子の接続点に接続された第１のクランプダイオードと、
　上記第３及び第４の半導体素子の接続点から上記２個の直流電源の接続点に接続された第２のクランプダイオードとを備えたマルチレベルインバータ回路のための過電流保護装置において、
　所定の基準レベル及び所定の基本周期を有する信号波を、上記基準レベルに対して所定の正の直流バイアス及び所定の負のバイアスをそれぞれ有する第１及び第２のキャリア波のうちの一方のキャリア波と比較して、当該比較結果に基づいて上記第１及び第３の半導体素子をそれぞれオンオフ駆動するための第１及び第３の駆動信号を生成して第１及び第３の半導体素子にそれぞれ出力し、上記信号波を上記第１及び第２のキャリア波のうちの他方のキャリア波と比較して、当該比較結果に基づいて上記第２及び第４の半導体素子をそれぞれオンオフ駆動するための第２及び第４の駆動信号を生成して第２及び第４の半導体素子にそれぞれ出力する駆動信号生成回路と、
　上記各半導体素子に対応して設けられ、上記各半導体素子の両端電圧を検出し、当該両端電圧に対して低域通過ろ波を行い、当該ろ波後電圧が所定の過電流検出用電圧を越えたとき、上記各半導体素子に過電流が流れたことを示す過電流検出信号を生成して上記駆動信号生成回路に出力して上記各半導体素子を保護する４個の過電流保護回路とを備え、
　上記駆動信号生成回路は、上記信号波が上記基準レベルとなるタイミングを検出し、当該検出したタイミングから上記基本周期の半分の期間にわたって、当該期間において常にオンされる半導体素子に対応して設けられた過電流保護回路の動作を実質的に停止するように制御することを特徴とする。
　第２の発明に係る過電流保護装置は、
　互いに直列に接続された２個の直流電源の正の電位と負の電位との間に、互いに直列に接続された第１、第２、第３及び第４の半導体素子と、
　上記第１乃至第４の半導体素子にそれぞれ逆並列に接続された第１乃至第４の還流ダイオードと、
　上記２個の直流電源の接続点から上記第１及び第２の半導体素子の接続点に接続された第１のクランプダイオードと、
　上記第３及び第４の半導体素子の接続点から上記２個の直流電源の接続点に接続された第２のクランプダイオードとを備えたマルチレベルインバータ回路のための過電流保護装置において、
　所定の基準レベル及び所定の基本周期を有する信号波を、上記基準レベルに対して所定の正の直流バイアス及び所定の負のバイアスをそれぞれ有する第１及び第２のキャリア波のうちの一方のキャリア波と比較して、当該比較結果に基づいて上記第１及び第３の半導体素子をそれぞれオンオフ駆動するための第１及び第３の駆動信号を生成して第１及び第３の半導体素子にそれぞれ出力し、上記信号波を上記第１及び第２のキャリア波のうちの他方のキャリア波と比較して、当該比較結果に基づいて上記第２及び第４の半導体素子をそれぞれオンオフ駆動するための第２及び第４の駆動信号を生成して第２及び第４の半導体素子にそれぞれ出力する駆動信号生成回路と、
　上記各半導体素子に対応して設けられ、上記各半導体素子の両端電圧を検出し、当該両端電圧に対して低域通過ろ波を行い、当該ろ波後電圧が所定の過電流検出用電圧を越えたとき、上記各半導体素子に過電流が流れたことを示す過電流検出信号を生成して上記駆動信号生成回路に出力して上記各半導体素子を保護する４個の過電流保護回路とを備え、
　上記４個の過電流保護回路のうち、上記第２及び第３の半導体素子にそれぞれ設けられた各過電流保護回路は、当該過電流保護回路に設けられた半導体素子がオンしてから、当該半導体素子の短絡耐量より大きくかつ当該半導体素子がオンした後上記第２及び第３の半導体素子のうちの他方の半導体素子がオンするまでの期間より小さいように設定されたしきい値時間が経過したとき、当該過電流保護回路の動作を実質的に停止させるタイマ回路を備えたことを特徴とする。
　第３の発明に係る電力変換装置は、
　上記マルチレベルインバータ回路と、
　第１又は第２の発明に係る過電流保護装置とを備えたことを特徴とする。
　第１の発明に係る過電流保護装置及び当該過電流保護装置を備えた電力変換装置によれば、駆動信号生成回路は、信号波が基準レベルとなるタイミングを検出し、当該検出したタイミングから基本周期の半分の期間にわたって、当該期間において常にオンされる半導体素子に対応して設けられた過電流保護回路の動作を実質的に停止するように制御するので、マルチレベルインバータ回路の各半導体素子の過電流の誤検知を防止できる。
　また、第２の発明に係る過電流保護装置及び当該過電流保護装置を備えた電力変換装置によれば、第２及び第３の半導体素子にそれぞれ設けられた各過電流保護回路は、当該過電流保護回路に設けられた半導体素子がオンしてから、当該半導体素子の短絡耐量より大きくかつ当該半導体素子がオンした後第２及び第３の半導体素子のうちの他方の半導体素子がオンするまでの期間より小さいように設定されたしきい値時間が経過したとき、当該過電流保護回路の動作を実質的に停止させるタイマ回路を備えたので、マルチレベルインバータ回路の各半導体素子の過電流の誤検知を防止できる。
本発明の第１の実施形態に係る電力変換装置の構成を示すブロック図である。 図１の過電流保護回路２２の構成を示す回路図である。 （ａ）は、図１の駆動信号生成回路１によって生成されるキャリア波Ｓｃ１及びＳｃ２と、信号波Ｓｒと、駆動信号Ｓｄ２とを示すタイミングチャートであり、（ｂ）は、図１の駆動信号生成回路１によって生成される過電流保護回路制御信号Ｓａ２を示すタイミングチャートであり、（ｃ）は、図１の駆動信号生成回路１によって生成される過電流保護回路制御信号Ｓａ３を示すタイミングチャートである。 図１の電力変換装置の動作を示すタイミングチャートである。 本発明の第２の実施形態に係る電力変換装置の構成を示すブロック図である。 図５の過電流保護回路２２Ａの構成を示す回路図である。 図５の電力変換装置の動作を示すタイミングチャートである。 従来技術に係る電力変換装置の構成を示すブロック図である。 図８の過電流保護回路２２Ｂの構成を示す回路図である。 図８の駆動信号生成回路１Ｂによって生成されるキャリア波Ｓｃ１及びＳｃ２と、信号波Ｓｒと、駆動信号Ｓｄ１とを示すタイミングチャートである。 図８の駆動信号生成回路１Ｂによって生成されるキャリア波Ｓｃ１及びＳｃ２と、信号波Ｓｒと、駆動信号Ｓｄ２とを示すタイミングチャートである。 図８の電力変換装置の正常動作時の動作を示すタイミングチャートである。 図８の過電流保護回路２２ＢがトランジスタＱ３のスイッチングの影響を受けた場合の図８の電力変換装置の動作を示すタイミングチャートである。
　以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態及び上述した背景技術において、同様の構成要素については同一の符号を付し、その説明を繰り返さない。
第１の実施形態．
　図１は、本発明の第１の実施形態に係る電力変換装置の構成を示すブロック図であり、図２は、図１の過電流保護回路２２の構成を示す回路図である。また、図３において、（ａ）は、図１の駆動信号生成回路１によって生成されるキャリア波Ｓｃ１及びＳｃ２と、信号波Ｓｒと、駆動信号Ｓｄ２とを示すタイミングチャートであり、（ｂ）は、図１の駆動信号生成回路１によって生成される過電流保護回路制御信号Ｓａ２を示すタイミングチャートであり、（ｃ）は、図１の駆動信号生成回路１によって生成される過電流保護回路制御信号Ｓａ３を示すタイミングチャートである。
　図１において、本実施形態に係る電力変換装置は、駆動信号生成回路１と、駆動回路１１，１２，１３，１４と、過電流保護回路２１Ｂ，２２，２３，２４Ｂと、３レベルインバータ回路２とを備えて構成される。なお、図１において、１相分の構成のみを示す。図１において、本実施形態に係る電力変換装置は、従来技術に係る電力変換装置（図８参照。）に比較して、駆動信号生成回路１Ｂ及び過電流保護回路２２Ｂ，２３Ｂに代えて駆動信号生成回路１及び過電流保護回路２２，２３を備えた点が異なる。また、図１において、駆動信号生成回路１と、過電流保護回路２１Ｂ，２２，２３，２４Ｂとは、３レベルインバータ回路２のための過電流保護装置を構成する。以下、従来技術に係る電力変換装置との相違点のみを説明する。
　図２において、過電流保護回路２２は、電圧検出回路３１と、抵抗３３及びキャパシタ３４を備えたフィルタ回路３２と、コンパレータ３５と、電圧源３６及び３７と、スイッチＳＷとを備えて構成される。図２において、電圧検出回路３１はトランジスタＱ２のコレクタ－エミッタ間電圧Ｖｃｅ２を検出し、当該検出された電圧Ｖｃｅ２に対応するＶｃｅ検出電圧Ｖ３１をフィルタ回路３２に出力する。フィルタ回路３２は、抵抗３３の抵抗値及びキャパシタ３４の容量値の積によって決定される時定数τを有するローパスフィルタ回路であって、Ｖｃｅ検出電圧Ｖ３１に対して低域通過ろ波を行って、ろ波後のろ波後電圧Ｖ３２をスイッチＳＷの接点ａに出力する。また、電圧源３６は、トランジスタＱ２に流れるコレクタ電流Ｉ２の所定の過電流しきい値に対応する所定の過電流検出用電圧Ｖｒを発生して、コンパレータ３５の反転入力端子に出力する。さらに、電圧源３７は、過電流検出用電圧Ｖｒより低い所定の電圧Ｖａを発生して、スイッチＳＷの接点ｂに出力する。
　また、図２において、スイッチＳＷは駆動信号生成回路１からのローレベルの過電流保護回路制御信号Ｓａ２（詳細後述する。）に応答して接点ａ側に切り換えられる一方、ハイレベルの過電流保護回路制御信号Ｓａ２に応答して接点ｂ側に切り換えられる。スイッチＳＷは、過電流保護回路制御信号Ｓａ２に応答して、ろ波後電圧Ｖ３２及び電圧Ｖａのうちの一方を、制御端子ｃを介して選択的にコンパレータ３５の非反転入力端子に出力する。コンパレータ３５は、スイッチＳＷの制御端子ｃから出力された電圧を過電流検出用電圧Ｖｒと比較し、スイッチＳＷから出力された電圧が過電流検出用電圧Ｖｒより大きいときは、トランジスタＱ２に過電流しきい値を超えるコレクタ電流Ｉｃ２が流れたことを示すハイレベルの過電流検出信号Ｓ２２を発生する。一方、制御端子ｃが過電流検出用電圧Ｖｒ以下であるときは、ローレベルの過電流検出信号Ｓ２２を生成する。過電流検出信号Ｓ２２は駆動信号生成回路１及び駆動回路１２に出力される。なお、過電流保護回路２２において、電圧検出回路３１と、フィルタ回路３２とは、トランジスタＱ２のオン期間のみに動作するように制御される。また、トランジスタＱ２がオンされたとき、スイッチＳＷは接点ａ側に切り換えられる。
　図１において、過電流保護回路２３は過電流保護回路２２と同様に構成され、トランジスタＱ３に過電流しきい値を超えるコレクタ電流が流れているか否かを検出し、当該検出結果を示す過電流検出信号Ｓ２３を生成して、駆動回路１３及び駆動信号生成回路１に出力する。駆動回路１２及び１３はそれぞれ、ハイレベルの過電流検出信号Ｓ２２及びＳ２３に応答して、トランジスタＱ２及びＱ３をオフするための駆動電圧Ｖ１２及びＶ１３を生成してトランジスタＱ２及びＱ３の各ゲート－エミッタ間に印加する。
　図１において、駆動信号生成回路１は、図８の駆動信号生成回路１Ｂと同様に、信号波Ｓｒと、２つのキャリア波Ｓｃ１，Ｓｃ２とを生成する（図３（ａ）、図１０Ａ及び図１０Ｂ参照。）。具体的には信号波Ｓｒは、所定の基本周波数を有しかつゼロレベルを基準レベルとする正弦波である。以下、基本周波数に対応する周期を基本周期という。また、キャリア波Ｓｃ１は、ゼロレベルを基準として所定の正の直流バイアス（図３（ａ）の例では、＋０．５である。）を有しかつ所定の搬送波周波数を有する三角波である。なお、搬送波周波数は、基本周波数より高くなるように設定される。一方、キャリア波Ｓｃ２は、ゼロレベルを基準として所定の負の直流バイアス（図３（ａ）の例では、－０．５である。）を有しかつ上述した搬送波周波数を有する三角波である。キャリア波Ｓｃ１とＳｃ２とは、実質的に同一の位相を有する。
　図１において、駆動信号生成回路１は、キャリア波Ｓｃ１を信号波Ｓｒと比較し、キャリア波Ｓｃ１と信号波Ｓｒとが交差する各タイミングにおいてトランジスタＱ１とＱ３とが相補的にオンオフするように、トランジスタＱ１を駆動するための駆動信号Ｓｄ１と、トランジスタＱ３を駆動するための駆動信号Ｓｄ３とを生成する。さらに、駆動信号生成回路１は、キャリア波Ｓｃ２を信号波Ｓｒと比較し、キャリア波Ｓｃ２と信号波Ｓｒとが交差する各タイミングにおいてトランジスタＱ２とＱ４とが相補的にオンオフするように、トランジスタＱ２を駆動するための駆動信号Ｓｄ２と、トランジスタＱ４を駆動するための駆動信号Ｓｄ４とを生成する。なお、上下短絡を防止するために、トランジスタＱ１がオフした後、所定の期間長のデッドタイムを設けて、トランジスタＱ３をオンする。同様に、トランジスタＱ２がオフした後、所定の期間長のデッドタイムを設けて、トランジスタＱ４をオンする。駆動信号Ｓｄ１～Ｓｄ４はそれぞれ、駆動回路１１～１４に出力される。駆動回路１１～１４はそれぞれ、入力される駆動信号Ｓｄ１～Ｓｄ４に基づいて、トランジスタＱ１～Ｑ４を駆動するための駆動電圧Ｖ１１～Ｖ１４を生成し、トランジスタＱ１～Ｑ４の各ゲート－エミッタ間に印加する。
　従って、信号波Ｓｒがゼロレベルを超えている正の半周期期間において、トランジスタＱ２は常にオンされ、トランジスタＱ４は常にオフされ、トランジスタＱ１とＱ３とは搬送波周波数で相補的にオンオフされる。また、信号波Ｓｒがゼロレベル未満である負の半周期期間において、トランジスタＱ３は常にオンされ、トランジスタＱ１は常にオフされ、トランジスタＱ２とＱ４とは搬送波周波数で相補的にオンオフされる。この結果、ダイオードＤ２とＤ３との間の接続点から、３個の電圧レベルＥ，０及び－Ｅを有する出力電圧Ｖｏｕｔが出力される。
　また、図１において、駆動信号生成回路１は、過電流検出信号Ｓ２１Ｂ，Ｓ２２，Ｓ２３，Ｓ２４Ｂに基づいて、トランジスタＱ１～Ｑ４のうちの少なくとも１つのトランジスタに過電流が流れたとき、全てのトランジスタＱ１～Ｑ４をオフするように駆動信号Ｓｄ１～Ｓｄ４を生成する。これに応答して、全てのトランジスタＱ１～Ｑ４はオフされ、過電流から保護される。
　さらに、図１において、駆動信号生成回路１は、２つのキャリア波Ｓｃ１，Ｓｃ２の基準レベルであるゼロレベルを信号波Ｓｒが交差するタイミングを検出し、信号波Ｓｒのレベルがゼロレベルより高いときは、ハイレベルの過電流保護回路制御信号Ｓａ２を生成して過電流保護回路２２のスイッチＳＷに出力するとともに、ローレベルの過電流保護回路制御信号Ｓａ３を生成して過電流保護回路２３のスイッチＳＷに出力する。一方、信号波Ｓｒのレベルがゼロレベルより低いときは、ローレベルの過電流保護回路制御信号Ｓａ２を生成して過電流保護回路２２のスイッチＳＷに出力するとともに、ハイレベルの過電流保護回路制御信号Ｓａ３を生成して過電流保護回路２３のスイッチＳＷに出力する。
　なお、信号波Ｓｃがゼロレベルと交差するタイミングと、キャリア波Ｓｃ２の山のタイミングが一致すると、トランジスタＱ２がオンするタイミングとハイレベルの過電流保護回路制御信号Ｓａ２を出力するタイミングが一致してしまうので、過電流保護回路２２において過電流を検知できなくなる。同様に、信号波Ｓｃがゼロレベルと交差するタイミングと、キャリア波Ｓｃ１の谷のタイミングが一致すると、トランジスタＱ３がオンするタイミングとハイレベルの過電流保護回路制御信号Ｓａ３を出力するタイミングが一致してしまうので、過電流保護回路２３において過電流を検知できなくなる。このため、信号波Ｓｒがゼロラインをクロスする各タイミングが、キャリア波Ｓｃ２の山のタイミング及びキャリア波Ｓｃ１の谷の各タイミングと一致しないように、信号波Ｓｒ及びキャリア波Ｓｃ１，Ｓｃ２を生成するための回路を設計する必要がある。
　図４は、図１の電力変換装置の動作を示すタイミングチャートである。図４において、タイミングｔ１１において、駆動信号生成回路１はハイレベルの駆動信号Ｓｄ２と、ローレベルの過電流保護回路制御信号Ｓａ２とを生成する。ハイレベルの駆動信号Ｓｄ２に応答してトランジスタＱ２はオンし、トランジスタＱ２のコレクタ－エミッタ間電圧Ｖｃｅ２は低下し、トランジスタＱ２にコレクタ電流Ｉｃ２が流れ出す。また、過電流保護回路２２の電圧検出回路３１及びフィルタ回路３２は動作を開始し、スイッチＳＷは接点ａ側に切り換えられる。このため、タイミングｔ１１以降、過電流保護回路２２のコンパレータ３５には、過電流保護回路２２の制御端子ｃを介して、フィルタ回路３２からのろ波後電圧Ｖ３２が出力される。過電流保護回路２２のフィルタ回路３２からのろ波後電圧Ｖ３２は、時定数τで徐々に上昇する。図４の場合、トランジスタＱ２のコレクタ電流Ｉｃ２は過電流しきい値を超えていないので、過電流保護回路２２のフィルタ回路３２からのろ波後電圧Ｖ３２は過電流検出用電圧Ｖｒを超えず、過電流検出信号Ｓ２２の電圧レベルはローレベルのままである。
　タイミングｔ１２において、駆動信号生成回路１は、信号波Ｓｒのレベルがゼロレベルより高くなったことを検出すると、ハイレベルの過電流保護回路制御信号Ｓａ２を生成して過電流保護回路２２のスイッチＳＷに出力する。これに応答して、過電流保護回路２２のスイッチＳＷは接点ｂ側に切り換えられ、過電流保護回路２２は実質的に動作を停止してローレベルの過電流検出信号Ｓ２２を生成する。さらに、タイミングｔ１２から所定の期間長のデッドタイムが経過すると、タイミングｔ１３において、駆動信号生成回路１はハイレベルの駆動信号Ｓｄ３を生成する。これに応答して、トランジスタＱ３はオンする。
　タイミングｔ１２以降の正の半周期期間においてトランジスタＱ２は常にオンしており、正の半周期期間内のタイミングｔ１３においてトランジスタＱ３がオンすると、３レベルインバータ回路２の寄生インダクタンス及び寄生キャパシタンスの影響により、トランジスタＱ２のコレクタ－エミッタ間電圧Ｖｃｅ２が変動する。しかしながら、過電流保護回路２２は実質的に動作を停止しているので、トランジスタＱ３がオンしたことに伴ってトランジスタＱ２のコレクタ－エミッタ間電圧Ｖｃｅ２が変動しても、過電流を誤検知しない。
　以上説明したように、本実施形態に係る駆動信号生成回路１と過電流保護回路２２とによれば、トランジスタＱ２を、トランジスタＱ２のスイッチングが要因で発生する過電流から保護できる。また、駆動信号生成回路１は、信号波Ｓｒが基準レベルとなるタイミングを検出し、当該検出したタイミングから基本周期の半分の期間にわたって、当該期間において常にオンされるトランジスタＱ２に設けられた過電流保護回路２２の動作を実質的に停止するように制御する。これにより、トランジスタＱ２が常にオンしている正の半周期期間において、過電流保護回路２２の動作を実質的に停止させるので、他のトランジスタＱ１及びＱ３のスイッチングに起因してトランジスタＱ２のコレクタ－エミッタ間電圧Ｖｃｅ２が変動しても、過電流を誤検知しない。過電流保護回路２２は、正の半周期期間において、トランジスタＱ２以外のトランジスタＱ１及びＱ３のスイッチングに起因する過電流を検知できないが、当該過電流をトランジスタＱ１，Ｑ３の過電流保護回路２１Ｂ，２３によって検知できるので、トランジスタＱ２を過電流から保護ができる。
　また、本実施形態に係る駆動信号生成回路１と過電流保護回路２３とによれば、トランジスタＱ３を、トランジスタＱ３のスイッチングが要因で発生する過電流から保護できる。また、駆動信号生成回路１は、信号波Ｓｒが基準レベルとなるタイミングを検出し、当該検出したタイミングから基本周期の半分の期間にわたって、当該期間において常にオンされるトランジスタＱ３に設けられた過電流保護回路２３の動作を実質的に停止するように制御する。これにより、トランジスタＱ３が常にオンしている負の半周期期間において、過電流保護回路２３の動作を実質的に停止させるので、他のトランジスタＱ２及びＱ４のスイッチングに起因してトランジスタＱ３のコレクタ－エミッタ間電圧Ｖｃｅ３が変動しても、過電流を誤検知しない。過電流保護回路２３は、負の半周期期間において、トランジスタＱ３以外のトランジスタＱ２及びＱ４のスイッチングに起因する過電流を検知できないが、当該過電流をトランジスタＱ２，Ｑ４の過電流保護回路２２，２４Ｂによって検知できるので、トランジスタＱ３を過電流から保護ができる。
　従って、本実施形態によれば、基本周期の半周期期間にわたって常にオンするトランジスタの過電流保護回路による過電流の誤検知を防止できる。また、従来技術に係る過電流保護回路２２Ｂでは、フィルタ回路３２の時定数τを十分に大きく設定する必要があったが、本実施形態に係る過電流保護回路２２によれば、フィルタ回路３２の時定数τをトランジスタＱ２の短絡耐量以下の任意の値に設定できる。
第２の実施形態．
　図５は、本発明の第２の実施形態に係る電力変換装置の構成を示すブロック図であり、図６は、図５の過電流保護回路２２Ａの構成を示す回路図である。図５において、本実施形態に係る電力変換装置は、駆動信号生成回路１Ａと、駆動回路１１，１２，１３，１４と、過電流保護回路２１Ｂ，２２Ａ，２３Ａ，２４Ｂと、３レベルインバータ回路２とを備えて構成される。なお、図５において、１相分の構成のみを示す。本実施形態に係る電力変換装置は、第１の実施形態に係る電力変換装置（図１参照。）に比較して、駆動信号生成回路１及び過電流保護回路２１，２４に代えて駆動信号生成回路１Ａ及び過電流保護回路２１Ａ，２４Ａを備えた点が異なる。また、駆動信号生成回路１Ａと、過電流保護回路２１Ｂ，２２Ａ，２３Ａ，２４Ｂとは、３レベルインバータ回路２のための過電流保護装置を構成する。以下、第１の実施形態に係る電力変換装置との相違点のみを説明する。
　図６において、過電流保護回路２２Ａは、電圧検出回路３１と、抵抗３３及びキャパシタ３４を備えたフィルタ回路３２と、コンパレータ３５と、電圧源３６及び３７と、タイマ回路４０と、スイッチＳＷとを備えて構成される。なお、過電流保護回路２３Ａは過電流保護回路２２Ａと同様に構成される。
　図５において、駆動信号生成回路１Ａは、図８の駆動信号生成回路１Ｂと同様に、信号波Ｓｒと、２つのキャリア波Ｓｃ１，Ｓｃ２とを生成し（図１０Ａ及び図１０Ｂ参照。）、信号波Ｓｒとキャリア波Ｓｃ１，Ｓｃ２とを用いて駆動信号Ｓｄ１～Ｓｄ４を生成する。さらに、駆動信号生成回路１Ａは、駆動信号生成回路１Ｂと同様に、駆動信号Ｓｄ１～Ｓｄ４を駆動回路１１～１４にそれぞれ出力する。さらに、駆動信号生成回路１Ａは、駆動信号Ｓｄ２を過電流保護回路２２Ａのタイマ回路４０（図６参照。）に出力するとともに、駆動信号Ｓｄ３を過電流保護回路２３Ａのタイマ回路４０に出力する。
　図６において、過電流保護回路２２Ａは、図２の過電流保護回路２２と比較して、タイマ回路４０をさらに備えた点が異なる。図６において、タイマ回路４０は、駆動信号Ｓｄ２の立ち上がりタイミングにおいて動作を開始してリセットされ、ローレベルの過電流保護回路制御信号Ｓ４０を生成してスイッチＳＷに出力する。そして、タイマ回路４０は、動作開始から所定のしきい値時間Ｔ１が経過したときにハイレベルの過電流保護回路制御信号Ｓ４０を生成して、スイッチＳＷに出力する。ここで、しきい値時間Ｔ１は、トランジスタＱ２の短絡耐量Ｔより大きく、かつトランジスタＱ２がオンしてから次にトランジスタＱ３がオンするまでの所定の期間Ｔ２３より小さいように設定される。なお、トランジスタＱ１～Ｑ４の各短絡耐量は実質的に互いに等しい。
　図６において、スイッチＳＷはタイマ回路４０からのローレベルの過電流保護回路制御信号Ｓ４０に応答して接点ａ側に切り換えられる一方、ハイレベルの過電流保護回路制御信号Ｓ４０に応答して接点ｂ側に切り換えられる。スイッチＳＷは、過電流保護回路制御信号Ｓ４０に応答して、ろ波後電圧Ｖ３２及び電圧Ｖａのうちの一方を、制御端子ｃを介して選択的にコンパレータ３５の非反転入力端子に出力する。コンパレータ３５は、スイッチＳＷの制御端子ｃから出力された電圧を過電流検出用電圧Ｖｒと比較し、スイッチＳＷから出力された電圧が過電流検出用電圧Ｖｒより大きいときは、トランジスタＱ２に過電流しきい値を超えるコレクタ電流Ｉｃ２が流れたを示すハイレベルの過電流検出信号Ｓ２２Ａを発生する。一方、制御端子ｃが過電流検出用電圧Ｖｒ以下であるときは、ローレベルの過電流検出信号Ｓ２２Ａを生成する。過電流検出信号Ｓ２２Ａは駆動信号生成回路１Ａ及び駆動回路１２に出力される。なお、過電流保護回路２２Ａにおいて、電圧検出回路３１と、フィルタ回路３２とは、トランジスタＱ２のオン期間のみに動作するように制御される。
　図５において、過電流保護回路２３Ａは過電流保護回路２２Ａと同様に構成され、トランジスタＱ３に過電流しきい値を超えるコレクタ電流が流れているか否かを検出し、当該検出結果を示す過電流検出信号Ｓ２３Ａを生成して、駆動回路１３及び駆動信号生成回路１Ａに出力する。なお、過電流保護回路２３Ａにおいて、タイマ回路４０は、駆動信号Ｓｄ３の立ち上がりタイミングにおいて動作を開始してリセットされ、ローレベルの過電流保護回路制御信号Ｓ４０を生成してスイッチＳＷに出力する。そして、過電流保護回路２３Ａのタイマ回路４０は、動作開始から所定のしきい値時間Ｔ２が経過したときにハイレベルの過電流保護回路制御信号Ｓ４０を生成して、スイッチＳＷに出力する。ここで、しきい値時間Ｔ２は、トランジスタＱ３の短絡耐量より大きく、かつトランジスタＱ３がオンしてから次にトランジスタＱ２がオンするまでの所定の期間より小さいように設定される。なお、上述したように、トランジスタＱ１～Ｑ４の各短絡耐量は実質的に互いに等しいので、第１及び第２のしきい値時間Ｔ１，Ｔ２は互いに実質的に同一になるように設定される。駆動回路１２及び１３はそれぞれ、ハイレベルの過電流検出信号Ｓ２２Ａ及びＳ２３Ａに応答して、トランジスタＱ２及びＱ３をオフするための駆動電圧Ｖ１２及びＶ１３を生成してトランジスタＱ２及びＱ３の各ゲート－エミッタ間に印加する。
　また、図５において、駆動信号生成回路１Ａは、過電流検出信号Ｓ２１Ｂ，Ｓ２２Ａ，Ｓ２３Ａ，Ｓ２４Ｂに基づいて、トランジスタＱ１～Ｑ４のうちの少なくとも１つのトランジスタに過電流が流れたとき、全てのトランジスタＱ１～Ｑ４をオフするように駆動信号Ｓｄ１～Ｓｄ４を生成する。これに応答して、全てのトランジスタＱ１～Ｑ４はオフされ、過電流から保護される。
　図７は、図５の電力変換装置の動作を示すタイミングチャートである。図７において、タイミングｔ２１において、駆動信号生成回路１Ａはハイレベルの駆動信号Ｓｄ２と、ローレベルの過電流保護回路制御信号Ｓａ２とを生成する。ハイレベルの駆動信号Ｓｄ２に応答してトランジスタＱ２はオンし、トランジスタＱ２のコレクタ－エミッタ間電圧Ｖｃｅ２は低下し、トランジスタＱ２にコレクタ電流Ｉｃ２が流れ出す。また、過電流保護回路２２Ａの電圧検出回路３１と、フィルタ回路３２と、タイマ回路４０とは動作を開始し、スイッチＳＷは接点ａ側に切り換えられる。このため、タイミングｔ２１以降、過電流保護回路２２Ａのコンパレータ３５には、過電流保護回路２２Ａの制御端子ｃを介して、フィルタ回路３２からのろ波後電圧Ｖ３２が出力される。過電流保護回路２２Ａのフィルタ回路３２からのろ波後電圧Ｖ３２は、時定数τで徐々に上昇する。図７の場合、トランジスタＱ２のコレクタ電流Ｉｃ２は過電流しきい値を超えていないので、過電流保護回路２２Ａのフィルタ回路３２からのろ波後電圧Ｖ３２は過電流検出用電圧Ｖｒを超えず、過電流検出信号Ｓ２２Ａの電圧レベルはローレベルのままである。
　タイミングｔ２１からしきい値時間Ｔ１が経過すると、タイミングｔ２２において、過電流保護回路２２Ａのタイマ回路４０は、ハイレベルの過電流保護回路制御信号Ｓ４０を生成して過電流保護回路２２ＡのスイッチＳＷに出力する。これに応答して、過電流保護回路２２ＡのスイッチＳＷは接点ｂ側に切り換えられ、過電流保護回路２２Ａは実質的に動作を停止してローレベルの過電流検出信号Ｓ２２Ａを生成する。さらに、タイミングｔ２２から所定の期間長のデッドタイムが経過すると、タイミングｔ２３において、駆動信号生成回路１Ａはハイレベルの駆動信号Ｓｄ３を生成する。これに応答して、トランジスタＱ３はオンする。
　タイミングｔ２２以降の正の半周期期間においてトランジスタＱ２は常にオンしており、正の半周期期間内のタイミングｔ２３においてトランジスタＱ３がオンすると、３レベルインバータ回路２の寄生インダクタンス及び寄生キャパシタンスの影響により、トランジスタＱ２のコレクタ－エミッタ間電圧Ｖｃｅ２が変動する。しかしながら、過電流保護回路２２Ａは実質的に動作を停止しているので、トランジスタＱ３がオンしたことに伴ってトランジスタＱ２のコレクタ－エミッタ間電圧Ｖｃｅ２が変動しても、過電流を誤検知しない。
　以上説明したように、本実施形態に係る駆動信号生成回路１Ａと過電流保護回路２２Ａとによれば、トランジスタＱ２を、トランジスタＱ２のスイッチングが要因で発生する過電流から保護できる。また、トランジスタＱ２が常にオンしている正の半周期期間において、過電流保護回路２２Ａの動作を実質的に停止させるので、他のトランジスタＱ１及びＱ３のスイッチングに起因してトランジスタＱ２のコレクタ－エミッタ間電圧Ｖｃｅ２が変動しても、過電流を誤検知しない。過電流保護回路２２Ａは、正の半周期期間において、トランジスタＱ２以外のトランジスタＱ１及びＱ３のスイッチングに起因する過電流を検知できないが、当該過電流をトランジスタＱ１，Ｑ３の過電流保護回路２１Ｂ，２３Ａによって検知できるので、トランジスタＱ２を過電流から保護ができる。
　また、本実施形態に係る駆動信号生成回路１Ａと過電流保護回路２３Ａとによれば、トランジスタＱ３を、トランジスタＱ３のスイッチングが要因で発生する過電流から保護できる。また、トランジスタＱ３が常にオンしている負の半周期期間において、過電流保護回路２３Ａの動作を実質的に停止させるので、他のトランジスタＱ２及びＱ４のスイッチングに起因してトランジスタＱ３のコレクタ－エミッタ間電圧Ｖｃｅ３が変動しても、過電流を誤検知しない。過電流保護回路２３Ａは、負の半周期期間において、トランジスタＱ３以外のトランジスタＱ２及びＱ４のスイッチングに起因する過電流を検知できないが、当該過電流をトランジスタＱ２，Ｑ４の過電流保護回路２２Ａ，２４Ｂによって検知できるので、トランジスタＱ３を過電流から保護ができる。
　従って、本実施形態によれば、基本周期の半周期期間にわたって常にオンするトランジスタの過電流保護回路による過電流の誤検知を防止できる。また、従来技術に係る過電流保護回路２２Ｂでは、フィルタ回路３２の時定数τを十分に大きく設定する必要があったが、本実施形態に係る過電流保護回路２２Ａによれば、フィルタ回路３２の時定数τをトランジスタＱ２の短絡耐量Ｔ以下の任意の値に設定できる。
　なお、上記各実施形態において、各トランジスタＱ１～Ｑ４に対応して設けられる過電流保護回路を、過電流保護回路２１Ｂ，２２，２２Ａ，２３，２３Ａ，２４Ｂのように構成したが、本発明はこれに限られない。過電流保護回路２１Ｂ，２２，２２Ａ，２３，２３Ａ，２４Ｂはそれぞれ、各トランジスタの両端電圧を検出し、当該両端電圧に対して低域通過ろ波を行い、当該ろ波後電圧が所定の過電流検出用電圧を越えたとき、トランジスタに過電流が流れたことを示す過電流検出信号を生成して駆動信号生成回路１又は１Ａに出力して各トランジスタＱ１～Ｑ４を保護すればよい。
　さらに、過電流保護回路２２，２３はそれぞれ、駆動信号生成回路１からの過電流保護回路制御信号Ｓａ２，Ｓａ３に応答して、動作を実質的に停止すればよい。またさらに、過電流保護回路２２Ａは、トランジスタＱ２がオンしてから所定の第１のしきい値時間Ｔ１が経過したとき、当該過電流保護回路２２Ａの動作を実質的に停止させるタイマ回路を備えればよく、過電流保護回路２３Ａは、トランジスタＱ３がオンしてから所定の第２のしきい値時間Ｔ２が経過したとき、当該過電流保護回路２３Ａの動作を実質的に停止させるタイマ回路を備えればよい。ここで、第１のしきい値時間Ｔ１は、トランジスタＱ２の短絡耐量より大きく、かつトランジスタＱ２がオンしてから次にトランジスタＱ３がオンするまでの期間より小さいように設定され、上記第２のしきい値時間Ｔ２は、トランジスタＱ３の短絡耐量より大きく、かつトランジスタＱ３がオンしてから次にトランジスタＱ２子がオンするまでの期間より小さいように設定される。なお、一般に、第１及び第２のしきい値時間Ｔ１，Ｔ２は互いに実質的に同一になるように設定される。
　また、上記各実施形態に係る電力変換装置は３レベルインバータ回路２を備えたが、本発明はこれに限られず、４レベル以上のマルチレベルインバータ回路を備えてもよい。
　以上説明したように、第１の発明に係る過電流保護装置及び当該過電流保護装置を備えた電力変換装置によれば、駆動信号生成回路は、信号波が基準レベルとなるタイミングを検出し、当該検出したタイミングから基本周期の半分の期間にわたって、当該期間において常にオンされる半導体素子に対応して設けられた過電流保護回路の動作を実質的に停止するように制御するので、マルチレベルインバータ回路の各半導体素子の過電流の誤検知を防止できる。
　また、第２の発明に係る過電流保護装置及び当該過電流保護装置を備えた電力変換装置によれば、第２及び第３の半導体素子にそれぞれ設けられた各過電流保護回路は、当該過電流保護回路に設けられた半導体素子がオンしてから、当該半導体素子の短絡耐量より大きくかつ当該半導体素子がオンした後第２及び第３の半導体素子のうちの他方の半導体素子がオンするまでの期間より小さいように設定されたしきい値時間が経過したとき、当該過電流保護回路の動作を実質的に停止させるタイマ回路を備えたので、マルチレベルインバータ回路の各半導体素子の過電流の誤検知を防止できる。
１，１Ａ，１Ｂ…駆動信号生成回路、
２…３レベルインバータ回路、
１１～１４…駆動回路、
２１Ｂ，２２，２２Ａ，２２Ｂ，２３，２３Ａ，２３Ｂ，２４Ｂ…過電流保護回路、
３１…電圧検出回路、
３２…フィルタ回路、
３５…コンパレータ、
４０…タイマ回路、
ＳＷ…スイッチ。

Claims (3)

  1. 　互いに直列に接続された２個の直流電源の正の電位と負の電位との間に、互いに直列に接続された第１、第２、第３及び第４の半導体素子と、
    　上記第１乃至第４の半導体素子にそれぞれ逆並列に接続された第１乃至第４の還流ダイオードと、
    　上記２個の直流電源の接続点から上記第１及び第２の半導体素子の接続点に接続された第１のクランプダイオードと、
    　上記第３及び第４の半導体素子の接続点から上記２個の直流電源の接続点に接続された第２のクランプダイオードとを備えたマルチレベルインバータ回路のための過電流保護装置において、
    　所定の基準レベル及び所定の基本周期を有する信号波を、上記基準レベルに対して所定の正の直流バイアス及び所定の負のバイアスをそれぞれ有する第１及び第２のキャリア波のうちの一方のキャリア波と比較して、当該比較結果に基づいて上記第１及び第３の半導体素子をそれぞれオンオフ駆動するための第１及び第３の駆動信号を生成して第１及び第３の半導体素子にそれぞれ出力し、上記信号波を上記第１及び第２のキャリア波のうちの他方のキャリア波と比較して、当該比較結果に基づいて上記第２及び第４の半導体素子をそれぞれオンオフ駆動するための第２及び第４の駆動信号を生成して第２及び第４の半導体素子にそれぞれ出力する駆動信号生成回路と、
    　上記各半導体素子に対応して設けられ、上記各半導体素子の両端電圧を検出し、当該両端電圧に対して低域通過ろ波を行い、当該ろ波後電圧が所定の過電流検出用電圧を越えたとき、上記各半導体素子に過電流が流れたことを示す過電流検出信号を生成して上記駆動信号生成回路に出力して上記各半導体素子を保護する４個の過電流保護回路とを備え、
    　上記駆動信号生成回路は、上記信号波が上記基準レベルとなるタイミングを検出し、当該検出したタイミングから上記基本周期の半分の期間にわたって、当該期間において常にオンされる半導体素子に対応して設けられた過電流保護回路の動作を実質的に停止するように制御することを特徴とする過電流保護装置。
  2. 　互いに直列に接続された２個の直流電源の正の電位と負の電位との間に、互いに直列に接続された第１、第２、第３及び第４の半導体素子と、
    　上記第１乃至第４の半導体素子にそれぞれ逆並列に接続された第１乃至第４の還流ダイオードと、
    　上記２個の直流電源の接続点から上記第１及び第２の半導体素子の接続点に接続された第１のクランプダイオードと、
    　上記第３及び第４の半導体素子の接続点から上記２個の直流電源の接続点に接続された第２のクランプダイオードとを備えたマルチレベルインバータ回路のための過電流保護装置において、
    　所定の基準レベル及び所定の基本周期を有する信号波を、上記基準レベルに対して所定の正の直流バイアス及び所定の負のバイアスをそれぞれ有する第１及び第２のキャリア波のうちの一方のキャリア波と比較して、当該比較結果に基づいて上記第１及び第３の半導体素子をそれぞれオンオフ駆動するための第１及び第３の駆動信号を生成して第１及び第３の半導体素子にそれぞれ出力し、上記信号波を上記第１及び第２のキャリア波のうちの他方のキャリア波と比較して、当該比較結果に基づいて上記第２及び第４の半導体素子をそれぞれオンオフ駆動するための第２及び第４の駆動信号を生成して第２及び第４の半導体素子にそれぞれ出力する駆動信号生成回路と、
    　上記各半導体素子に対応して設けられ、上記各半導体素子の両端電圧を検出し、当該両端電圧に対して低域通過ろ波を行い、当該ろ波後電圧が所定の過電流検出用電圧を越えたとき、上記各半導体素子に過電流が流れたことを示す過電流検出信号を生成して上記駆動信号生成回路に出力して上記各半導体素子を保護する４個の過電流保護回路とを備え、
    　上記４個の過電流保護回路のうち、上記第２及び第３の半導体素子にそれぞれ設けられた各過電流保護回路は、当該過電流保護回路に設けられた半導体素子がオンしてから、当該半導体素子の短絡耐量より大きくかつ当該半導体素子がオンした後上記第２及び第３の半導体素子のうちの他方の半導体素子がオンするまでの期間より小さいように設定されたしきい値時間が経過したとき、当該過電流保護回路の動作を実質的に停止させるタイマ回路を備えたことを特徴とする過電流保護装置。
  3. 　上記マルチレベルインバータ回路と、
    　請求項１又は２記載の過電流保護装置とを備えたことを特徴とする電力変換装置。
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