WO2013054396A1 - 光起電力装置の製造方法および光起電力装置 - Google Patents

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剛彦 佐藤
秀一 檜座
雅 酒井
成人 太田
松野　繁
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Definitions

  • the present invention relates to a method for manufacturing a back junction type photovoltaic device having a different conductive type semiconductor junction on the back side opposite to the light receiving surface, and the photovoltaic device.
  • a p-type crystalline silicon substrate having a thickness of about 200 ⁇ m is used to increase the surface texture, n-type impurity diffusion layer, antireflection film, and surface electrode (for example, comb-shaped silver (Ag) electrodes) are sequentially formed on the light-receiving surface side of the p-type crystalline silicon substrate.
  • a back electrode for example, an aluminum (Al) electrode
  • Al aluminum
  • the solvent content of the front electrode and the back electrode is volatilized, and the comb Ag electrode penetrates the antireflection film and is connected to the n-type impurity diffusion layer on the light-receiving surface side of the p-type crystal silicon substrate. Further, in this firing, a part of the Al electrode diffuses into the p-type crystalline silicon substrate on the non-light-receiving surface side of the p-type crystalline silicon substrate to form a back surface field layer (BSF: Back Surface Field).
  • BSF Back Surface Field
  • This BSF layer forms an internal electric field at the junction surface with the p-type crystalline silicon substrate, pushes minority carriers generated near the BSF layer back into the p-type crystalline silicon substrate, and recombines carriers near the Al electrode. It has a suppressing effect.
  • the BSF layer formed by this diffusion has a thickness of several hundred nm to several ⁇ m when it is formed using a thermal process having an appropriate dopant concentration, and the open circuit voltage due to recombination within the BSF layer. This causes a decrease in short circuit current due to a decrease or light absorption.
  • Patent Documents 1 to 3 describe the invention of a heterojunction solar cell in which a junction made of a thin impurity-doped silicon layer or a BSF layer is formed on a crystalline silicon substrate via a thin intrinsic semiconductor thin film (i layer). ing.
  • the impurity-doped silicon layer as a thin film, the impurity concentration distribution of the impurity-doped silicon layer can be freely set, and the recombination of carriers and light absorption in the film can be suppressed because the impurity-doped silicon layer is thin. And a large short-circuit current can be obtained.
  • the intrinsic semiconductor layer inserted between the crystalline silicon substrate and the impurity-doped silicon layer suppresses impurity diffusion between heterojunctions and can form a junction with a steep impurity profile, thus forming a good junction interface. A higher open circuit voltage can be obtained. Furthermore, since the intrinsic semiconductor thin film and the impurity-doped silicon layer can be formed at a low temperature of about 200 ° C., even when the thickness of the crystalline silicon substrate is thin, stress generated in the crystalline silicon substrate due to heat and warpage of the crystalline silicon substrate can be reduced. Can do. In addition, it can be expected that a decrease in substrate quality can be suppressed even for a crystalline silicon substrate that is easily deteriorated by heat.
  • amorphous intrinsic silicon layers and impurity-doped silicon layers used in heterojunction solar cells have a large light absorption coefficient in the visible light region. For this reason, when the thickness of these layers is large, the amount of light entering the crystalline silicon substrate is reduced due to light absorption by these layers, and the short circuit current is reduced. On the other hand, when these amorphous silicon films are thinned to a total of several nanometers, the passivation effect at the substrate interface is lowered by the initial epitaxial growth layer on the crystalline silicon substrate, and the open circuit voltage is lowered.
  • Patent Document 4 discloses light reception by alternately arranging p-type and n-type impurity-doped thin films on the back surface of a semiconductor substrate and forming both emitter and base electrodes on the back surface side.
  • a method for suppressing shadow loss due to the electrode on the surface side is shown (back junction solar cell).
  • back junction solar cell in addition to suppressing shadow loss on the light receiving surface side, an insulating film having a light absorption rate smaller than that of the impurity doped layer can be used as an antireflection film on the light receiving surface.
  • a solar cell having a high short-circuit current can be realized.
  • the pitch between the alternately arranged p-type regions (impurity-doped thin films) and n-type regions (impurity-doped thin films) greatly affects the characteristics. This is because when the positive and negative carriers generated in the semiconductor substrate when irradiated with light move to the p-type region and the n-type region, the distance moved in the semiconductor substrate depends on the pitch of each region. It is. A shorter pitch between the p-type region and the n-type region can suppress carrier recombination and improve solar cell characteristics.
  • Patent Document 4 discloses a method using a metal mask or a method using photoengraving as a method for patterning an impurity-doped thin film on the back surface of a semiconductor substrate.
  • a metal mask there is a wraparound under the metal mask when a thin film is formed by a chemical vapor deposition (CVD) method, and the wiring pitch cannot be reduced.
  • CVD chemical vapor deposition
  • a method using an etching paste can be considered. That is, by forming a thin film by screen printing, inkjet, dispenser or the like, applying an etching paste to an unnecessary area of this thin film and heating it, only the area where the etching paste is applied can be removed by etching.
  • the etching paste spreads during heating after coating and during etching. For this reason, a desired pattern cannot be etched with high accuracy, and when the pattern is reduced, adjacent patterns may overlap each other, and the wiring pitch of the p-type region, the n-type region, and the electrode may be reduced. There was a problem that it was difficult to reduce.
  • the present invention has been made in view of the above, and an object of the present invention is to provide a photovoltaic device manufacturing method and a photovoltaic device capable of manufacturing a back junction type photovoltaic device excellent in photoelectric conversion efficiency.
  • a method for manufacturing a photovoltaic device includes forming a recess on one surface side of a crystalline semiconductor substrate of a first conductivity type or a second conductivity type.
  • a first step of forming a concavo-convex structure a second step of forming a first conductive type semiconductor film on one surface side of the crystalline semiconductor substrate including the inside of the concave portion of the concavo-convex structure; and the first conductive type semiconductor film
  • An etching paste is applied to the recess in which the first conductive type is formed, and the first conductive type semiconductor film in the recess is removed by etching to expose the surface of the recess, and the first on the protrusion of the concavo-convex structure.
  • FIG. 1-1 is a plan view schematically showing the back surface structure of the solar cell according to the first embodiment of the present invention.
  • FIG. 1-2 is a diagram schematically showing a cross-sectional structure of the solar cell according to the first embodiment of the present invention, and is a main-portion cross-sectional view taken along line A-A 'in FIG. 1-1.
  • FIG. 2 is a flowchart for explaining the solar cell manufacturing method according to the first embodiment.
  • FIG. 3A is a cross-sectional view for explaining the method for manufacturing the solar cell according to the first embodiment.
  • FIG. 3-2 is a cross-sectional view for explaining the method for manufacturing the solar cell according to the first embodiment.
  • FIG. 3-3 is a sectional view for explaining the method for manufacturing the solar cell according to the first embodiment.
  • FIG. 4 is principal part sectional drawing which shows typically the cross-section of the solar cell which is a photovoltaic apparatus concerning Embodiment 2 of this invention.
  • FIG. 5 is a flowchart for explaining a method of manufacturing a solar cell according to the second embodiment of the present invention.
  • FIG. 6-1 is a cross-sectional view for explaining the method for manufacturing the solar cell according to the second embodiment of the present invention.
  • FIG. 6-2 is a cross-sectional view for explaining the method for manufacturing the solar cell according to the second embodiment of the present invention.
  • FIG. 6-3 is a cross-sectional view for explaining the method for manufacturing the solar cell according to the second embodiment of the present invention.
  • 6-4 is a cross-sectional view for explaining the method for manufacturing the solar cell according to the second embodiment of the present invention.
  • FIG. 1-1 is a plan view schematically showing a back surface structure of a solar cell that is the photovoltaic device according to the first embodiment of the present invention.
  • FIG. 1-2 is a diagram schematically showing a cross-sectional structure of the solar cell that is the photovoltaic device according to the first embodiment of the present invention, and is a cross-sectional view of a main part taken along line AA ′ in FIG. 1-1.
  • FIG. 1-1 is a plan view schematically showing a back surface structure of a solar cell that is the photovoltaic device according to the first embodiment of the present invention.
  • FIG. 1-2 is a diagram schematically showing a cross-sectional structure of the solar cell that is the photovoltaic device according to the first embodiment of the present invention, and is a cross-sectional view of a main part taken along line AA ′ in FIG. 1-1.
  • the solar cell according to the first embodiment includes an n-type semiconductor substrate 1 which is a first conductive type crystalline semiconductor substrate. On the surface of the n-type semiconductor substrate 1 on the light receiving surface side, a texture 2 made of fine irregularities is formed. On the texture 2, a passivation film 3 and an antireflection film 4 are laminated in this order. Instead of the passivation film 3, a stacked structure of an intrinsic silicon film and a silicon film having the same conductivity type as that of the crystalline semiconductor substrate may be provided.
  • a p-type semiconductor junction region 5 A having a conductivity type (p-type) opposite to the n-type semiconductor substrate 1 is the same as the n-type semiconductor substrate 1.
  • the n-type semiconductor junction region 6A having the conductivity type (n-type) is formed in a comb shape.
  • the p-type semiconductor junction region 5 ⁇ / b> A is provided in a groove portion 1 a formed on the back surface of the n-type semiconductor substrate 1.
  • the p-type semiconductor junction region 5A and the n-type semiconductor junction region 6A are arranged so that the portions corresponding to the comb teeth in the comb shape are alternately meshed one by one. Yes. That is, one of the regions corresponding to the comb teeth in the p-type semiconductor junction region 5A and one of the regions corresponding to the comb teeth in the n-type semiconductor junction region 6A. They are arranged so that they mesh alternately.
  • the p-type semiconductor layer 5 made of a thin film is formed in the groove 1a on the back surface of the n-type semiconductor substrate 1, and forms a pn junction with the back surface of the n-type semiconductor substrate 1. Further, in order to control the impurity profile at the interface between the n-type semiconductor substrate 1 and the p-type semiconductor layer 5 to be steep, an intrinsic silicon film (i layer) may be inserted between them. In this case, the n-type semiconductor substrate 1 and the p-type semiconductor layer 5 form a pn junction through the intrinsic silicon film.
  • a transparent conductive film 7 is formed on the p-type semiconductor layer 5.
  • a p-type electrode for electrically coupling the regions in the p-type semiconductor junction region 5A and collecting the generated power from each region and taking it out. 9 is formed in a comb shape similar to the p-type semiconductor junction region 5A.
  • an n-type semiconductor layer 6 made of a thin film is formed on the back surface of the n-type semiconductor substrate 1.
  • the n-type semiconductor layer 6 is formed in a region where the p-type semiconductor layer 5 is not formed on the back surface of the n-type semiconductor substrate 1, that is, on the convex region 1 b between adjacent groove portions 1 a on the back surface of the n-type semiconductor substrate 1.
  • the n-type dopant (for example, P) is contained at a higher concentration than the n-type semiconductor substrate 1.
  • an intrinsic silicon film i layer may be inserted between them.
  • a transparent conductive film 8 is formed on the n-type semiconductor layer 6.
  • an n-type electrode 10 for electrically coupling the respective regions in the n-type semiconductor junction region 6 ⁇ / b> A and collecting the generated electric power from each region and taking it out is provided on the n-type semiconductor junction. It is formed in a comb shape similar to the region 6A.
  • the antireflection film 4 side is the light receiving surface, and sunlight is incident.
  • This solar cell is a heterojunction back junction solar cell in which the p-type electrode 9 and the n-type electrode 10 are arranged only on the back side of the solar cell. Thereby, the solar cell concerning Embodiment 1 suppresses the shadow loss by the side of a light-receiving surface, and the photoelectric conversion efficiency is improved.
  • the n-type semiconductor substrate 1 is a crystalline silicon substrate exhibiting an n-type conductivity type by being doped with, for example, an n-type dopant (for example, P (phosphorus)).
  • the crystalline silicon substrate includes a single crystal silicon substrate and a polycrystalline silicon substrate. In this embodiment, an example in which a single crystal silicon substrate is used is described.
  • the passivation film 3 is formed so as to cover the light receiving surface of the n-type semiconductor substrate 1 and functions as a surface passivation layer that suppresses carrier recombination on the substrate surface on the light receiving surface side of the n-type semiconductor substrate 1.
  • a passivation film 3 By forming such a passivation film 3, a passivation effect on the n-type semiconductor substrate 1 can be obtained, and an effect that an open circuit voltage and a short-circuit current density can be improved.
  • the antireflection film 4 is formed to cover the passivation film 3 and is a layer provided for the purpose of reducing reflection loss of light incident on the solar cell from the light receiving surface side.
  • the antireflection film 4 also has a function as a protective layer for the n-type semiconductor substrate 1.
  • FIG. 2 is a flowchart for explaining the solar cell manufacturing method according to the first embodiment.
  • FIGS. 3A and 3B are cross-sectional views for explaining the method for manufacturing the solar cell according to the first embodiment.
  • the semiconductor substrate can be arbitrarily selected from, for example, n-type single crystal silicon or n-type polycrystalline silicon, or p-type single crystal silicon or p-type polycrystalline silicon.
  • An example using an n-type semiconductor substrate 1 containing phosphorus (P) at a predetermined concentration is shown (FIG. 3A). If the n-type semiconductor substrate 1 is still sliced from the ingot, it is preferable to perform in advance a process for removing damage during slicing, a gettering process for removing impurities, and the like.
  • a texture 2 made of fine irregularities is formed on the surface of one surface of the n-type semiconductor substrate 1 (FIG. 3-1 (b), step S101).
  • the texture 2 may be formed on only one side or both sides of the n-type semiconductor substrate 1, but in this embodiment, the texture 2 is formed only on one side.
  • the surface of the n-type semiconductor substrate 1 on which the texture 2 is formed becomes a light receiving surface when the solar cell is finally completed.
  • the surface on which the texture 2 is formed in the n-type semiconductor substrate 1 may be referred to as a light receiving surface.
  • the pyramid-shaped texture 2 can be formed by anisotropic etching with an alkaline solution.
  • the texture 2 can be formed by a method such as mixed acid or reactive ion etching (RIE).
  • RIE reactive ion etching
  • the shape of the texture 2 is not limited, but when the texture 2 is formed also on the back surface of the n-type semiconductor substrate 1, the texture is smaller than the laser digging depth when the groove 1a is formed by a laser in a later process to be described later. It is desired to be a size. Further, when the texture 2 is formed on one surface of the n-type semiconductor substrate 1, a protective film is formed in advance on the surface where the texture 2 is not formed.
  • a groove 1a is formed by performing a digging process by laser scribing in a region where the p-type semiconductor junction region 5A on the other surface side of the n-type semiconductor substrate 1 is formed, and on the other surface side of the n-type semiconductor substrate 1 A step is formed (FIG. 3-1 (c), step S102).
  • the surface of the n-type semiconductor substrate 1 where the groove 1a is formed becomes the back surface when the solar cell is finally completed.
  • the surface of the n-type semiconductor substrate 1 on which the groove 1a is formed may be referred to as the back surface.
  • the digging region for forming the groove 1a has a comb shape similar to the p-type semiconductor junction region 5A shown in FIG. 1-1, and the pitch between the portions corresponding to the comb teeth in the comb shape is about 500 ⁇ m to 2 mm. To be. That is, in the comb shape of the p-type electrode 9 formed in the digging region (p-type semiconductor junction region 5A), the groove portion 1a is formed so that the pitch between the portions corresponding to the comb teeth is about 500 ⁇ m to 2 mm. To do.
  • the grooves 1a are formed so that the pitch between the portions corresponding to the comb teeth is about 500 ⁇ m to 2 mm. To do.
  • the p-type electrode 9 formed in the p-type semiconductor junction region 5A when the distance between the electrodes corresponding to the comb teeth is larger than 2 mm, the generated carriers move to the electrode when operating as a solar cell. This is because the carrier distance is increased and carrier recombination is likely to occur before the carrier reaches the electrode, and at the same time, the fill factor may be lowered depending on the resistance of the substrate. The same applies to the n-type electrode 10.
  • the depth of the groove 1a (or the thickness of the convex region 1b) is about 5 ⁇ m to 100 ⁇ m, and preferably 5 ⁇ m to 20 ⁇ m.
  • an etching paste or a resist is printed and applied to the groove 1a in a later step, and the thickness (application thickness) at that time is usually about 5 ⁇ m to 20 ⁇ m.
  • the thickness application thickness
  • the depth of the groove 1a is smaller than 5 ⁇ m, that is, smaller than the coating thickness of the liquid such as the etching paste or the resist, the spread of the liquid such as the applied etching paste or the resist is suppressed. Can not do it.
  • the depth of the groove 1a is larger than 20 ⁇ m, that is, when it is larger than the coating thickness of a liquid such as a coated etching paste or resist, screen printing becomes difficult.
  • a liquid such as a coated etching paste or resist
  • screen printing becomes difficult.
  • an ink jet or a dispenser may be used.
  • a laser is used to form the groove 1a, but other methods may be used as long as the pattern formation accuracy is good.
  • isotropic etching may be performed with an alkali or mixed acid after forming a pattern with a laser.
  • the groove portion 1a can be formed without using a complicated process such as patterning of resist or the like and photolithography, so that the throughput is improved.
  • the passivation film 3 and the antireflection film 4 are formed on the light receiving surface of the n-type semiconductor substrate 1 on which the texture 2 is formed (FIG. 3-1 (d), step S103, step S104).
  • a passivation effect is applied to an amorphous silicon film having the same conductivity type as that of the n-type semiconductor substrate 1 and doped with impurities at a higher concentration than the n-type semiconductor substrate 1, or an interface with the n-type semiconductor substrate 1.
  • High silicon oxide film or silicon nitride film is used.
  • the antireflection film 4 a silicon oxide film or a silicon nitride film is used. Note that the passivation film 3 and the antireflection film 4 may be used as the same film as long as the film has both a passivation effect and an antireflection effect, such as a silicon oxide film and a silicon nitride film.
  • the n-type semiconductor layer 6, the transparent conductive film 8, and the protective film 101 are sequentially formed on the back surface of the n-type semiconductor substrate 1 including the groove 1a (FIG. 3-2 (e), step S105, step S106, Step S107).
  • a silicon-based thin film is used as the n-type semiconductor layer 6, a silicon-based thin film.
  • an amorphous silicon film or microcrystalline silicon formed by a CVD method and doped with phosphorus (P) is used.
  • an intrinsic silicon film (i layer) may be inserted between them.
  • n-type semiconductor layer 6 on the back surface of the n-type semiconductor substrate 1, chemical cleaning such as RCA cleaning for the purpose of cleaning the n-type semiconductor substrate 1, or the back surface of the n-type semiconductor substrate 1 and n Plasma processing may be performed for the purpose of controlling the interface state with the mold semiconductor layer 6.
  • the film thickness of the n-type semiconductor layer 6 is about 10 nm to 30 nm. If the film thickness of the n-type semiconductor layer 6 is within this range, unnecessary portions can be easily removed by an etch paste in a subsequent process, and recombination of carriers can be suppressed by the electric field effect on the n-type semiconductor substrate 1. it can.
  • an indium oxide film is formed by sputtering, for example, as a material that can be removed with an etching paste.
  • indium oxide (ITO) doped with 5% to 10% of tin, zinc oxide, tin oxide, or the like can be used.
  • ITO indium oxide
  • a silicon oxide film or a silicon nitride film having a thickness of about 20 nm to 100 nm is used as a film that can be removed with an etching paste.
  • These films can be formed by a chemical vapor deposition method (PVD: Physical Vapor Deposition) such as a sputtering method.
  • PVD Physical Vapor Deposition
  • a material that can form silicon oxide by coating such as a polysilazane material, can be used as long as it can be formed at a low temperature and can be removed by an etching paste.
  • the etching paste 102 is applied in the groove 1a using a printing method (FIG. 3-2 (f), step S108). Thereafter, by heating the n-type semiconductor substrate 1 in an oven or the like, unnecessary portions of the three films of the protective film 101, the transparent conductive film 8, and the n-type semiconductor layer 6 are etched away with the etching paste 102. Further, the etching paste 102 is removed with pure water or a thin alkaline solution (FIG. 3-2 (g), step S109, step S110). Unnecessary portions of the three films are portions in the groove 1a. Therefore, by etching away unnecessary portions of the three films with the etching paste 102, the surface of the groove 1a is exposed, and the three films remain on the convex region 1b.
  • a printing method FIG. 3-2 (f), step S108.
  • the etching paste 102 for example, ISHCKISH from MERCK can be used.
  • the width of the etching paste 102 needs to be printed narrower than the width of the groove 1a in consideration of the overlay accuracy with respect to the groove 1a.
  • it is necessary to adjust the emulsion thickness and printing conditions of the printing plate so that the printing thickness of the etching paste 102 does not greatly exceed the depth of the groove 1a.
  • the heating process after the application of the etching paste 102 requires heating at a temperature of 200 ° C. to 300 ° C. or less so as not to deteriorate the silicon-based film of the n-type semiconductor layer 6.
  • the protective film 101, the transparent conductive film 8, and the n-type semiconductor layer 6 can be simultaneously etched with the etching paste 102 depending on the etching paste material and the type of each film to be etched.
  • the protective film 101 is first removed with the etching paste 102, then the transparent conductive film 8 is removed with a liquid such as oxalic acid, and the n-type semiconductor layer 6 is further removed with an alkaline solution. A method such as removal can be used.
  • the p-type semiconductor layer 5 and the transparent conductive film 7 are sequentially formed on the back surface of the n-type semiconductor substrate 1 including the exposed trench 1a (FIG. 3-2 (h), step S111, step S112).
  • a silicon-based thin film is used as the p-type semiconductor layer 5.
  • an amorphous silicon film or a microcrystalline silicon film formed by CVD and doped with boron is used as the p-type semiconductor layer 5.
  • an intrinsic silicon film i layer may be inserted between them.
  • chemical film cleaning such as RCA cleaning for the purpose of cleaning the n-type semiconductor substrate 1 is performed by a method in which the protective film 101 on the convex region 1 b has resistance, or n-type.
  • Plasma treatment may be performed for the purpose of controlling the interface state between the back surface of the semiconductor substrate 1 and the n-type semiconductor layer 6.
  • the film thickness of the p-type semiconductor layer 5 is about 10 nm to 30 nm. If the film thickness of the n-type semiconductor layer 6 is in this range, unnecessary portions can be easily removed by an etch paste in a later process, and a junction constituted by the n-type semiconductor substrate 1 and the p-type semiconductor layer 5 is formed. It can operate as a pn junction of a photovoltaic device.
  • an indium oxide film is formed by sputtering, for example, as a material that can be removed by etching.
  • indium oxide (ITO) doped with 5% to 10% tin, zinc oxide, tin oxide, or the like can be used.
  • ITO indium oxide
  • a protective resist 103 is applied by printing in the groove 1a where the p-type semiconductor layer 5 and the transparent conductive film 7 are formed (FIG. 3-3 (i), step S113).
  • the protective resist 103 for example, an alkali resistant resist is used.
  • the transparent conductive film 7 other than the groove 1a is etched away with a transparent conductive film removing liquid such as oxalic acid, and the p-type semiconductor layer 5 other than the groove 1a is further removed with an alkaline solution or the like.
  • the protective resist 103 is removed by a resist remover (FIG. 3-3 (j), step S114, step S115).
  • FIG. 3-3 (i) and FIG. 3-3 (j) the back surface of the n-type semiconductor substrate 1 faces downward. Processing is performed.
  • the thickness of the protective resist 103 is such that the p-type semiconductor layer 5 and the transparent conductive film 7 to be removed by etching and the n-type semiconductor layer 6 and the transparent conductive film 8 on the convex region 1b are not overlapped.
  • the printing is performed so that the thickness (depth) is the same as the step 1b (depth of the groove 1a) or slightly smaller than the step (depth of the groove 1a) of the convex region 1b.
  • the transparent conductive film 7 and the p-type semiconductor layer 5 may be removed by vapor phase etching such as RIE or plasma etching.
  • the protective film 101 remaining on the convex region 1b is removed (FIG. 3-3 (k), step S116).
  • the protective film 101 can be removed using hydrofluoric acid.
  • the n-type semiconductor layer 6 and the transparent conductive film 8 remain on the convex region 1b, and the n-type semiconductor junction region 6A is formed.
  • the p-type semiconductor layer 5 and the transparent conductive film 7 remain in the groove 1a, and a p-type semiconductor junction region 5A is formed.
  • a p-type electrode 9 is formed in the p-type semiconductor junction region 5A, and an n-type electrode 10 is formed in the n-type semiconductor junction region 6A (FIG. 3-3 (l)).
  • the p-type electrode 9 and the n-type electrode 10 are formed by, for example, printing and drying an electrode material paste by a screen printing method, and then baking it.
  • a low-temperature sintered type printing silver (Ag) paste that is sintered at 200 ° C. to 300 ° C. or less is used.
  • annealing in a hydrogen-containing atmosphere may be performed after each film is formed in order to improve defects in silicon-based films and increase the conductivity of the transparent conductive film.
  • the solar cell shown in FIGS. 1-1 and 1-2 can be manufactured.
  • the p-type semiconductor junction region 5A is provided in the trench 1a.
  • the n-type semiconductor junction region 6 is provided in the trench 1a. May be. That is, it is only necessary that either a region having the same conductivity type as that of the n-type semiconductor substrate 1 or a region having a conductivity type opposite to that of the n-type semiconductor substrate 1 is provided in the groove 1a.
  • the groove portion 1a is formed on the back surface side of the n-type semiconductor substrate 1. Then, an etching paste 102 is applied in the groove 1a and a desired film is removed by etching. Thereby, a desired pattern can be etched with high accuracy, and adjacent patterns do not overlap even when the patterns are reduced. Therefore, it is possible to accurately form a fine pattern junction region in which the p-type semiconductor junction region 5A and the n-type semiconductor junction region 6A are alternately arranged, and to reduce the wiring pitch of the electrodes of the p-type electrode 9 and the n-type electrode 10. Is feasible.
  • the pitch between the p-type region and the n-type region that are alternately arranged greatly affects the characteristics. This is because when the positive and negative carriers generated in the semiconductor substrate when irradiated with light move to the p-type region and the n-type region, the distance moved in the semiconductor substrate depends on the pitch of each region. It is. Therefore, when the pitch between the p-type region and the n-type region is short and the wiring pitch between the p-type electrode and the n-type electrode is short, carrier recombination can be suppressed and the solar cell characteristics can be improved.
  • the etching paste when the etching paste is simply applied onto the film to be etched, the etching paste spreads when heated and etched after the application. For this reason, a desired pattern cannot be etched with high accuracy, and when the pattern is reduced, adjacent patterns may overlap each other, and the wiring pitch of the p-type region, the n-type region, and the electrode may be reduced. Reduction was difficult.
  • the etching paste 102 is applied in the groove 1a, the above problem does not occur. That is, in the pattern formation for arranging the junction regions of two conductive thin films on the back surface of the n-type semiconductor substrate 1, after forming the n-type thin film, the etching paste application region corresponding to the p-type thin film formation region Is dug in advance to form a groove 1a, and an etching paste is applied in the groove 1a. As a result, the spread (liquid dripping) of the etching paste after application can be suppressed, and the precision of the etching pattern can be improved and a fine array pattern can be formed.
  • the solar cell characteristics such as the open circuit voltage and the short-circuit current density can be obtained. Can be improved.
  • the recombination of carriers on the back surface side of the n-type semiconductor substrate 1 can be suppressed and the solar cell characteristics can be improved, and the heterostructure back surface junction type having excellent photoelectric conversion efficiency. Solar cells can be created.
  • FIG. FIG. 4 is principal part sectional drawing which shows typically the cross-section of the solar cell which is a photovoltaic apparatus concerning Embodiment 2 of this invention.
  • the structure pattern of the solar cell according to the second embodiment viewed from the back side is the same as that shown in FIG. 1-1.
  • FIG. 4 is a cross-sectional view of a main part corresponding to FIG. 1-2.
  • the solar cell according to the second embodiment has the same configuration as the solar cell according to the first embodiment except for the p-type semiconductor junction region 5B.
  • the same members as those of the solar cell according to the first embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the solar cell according to the second embodiment has an n-type semiconductor substrate 1 which is a first conductive type crystalline semiconductor substrate. On the surface of the n-type semiconductor substrate 1 on the light receiving surface side, a texture 2 made of fine irregularities is formed. On the texture 2, a passivation film 3 and an antireflection film 4 are laminated in this order. Instead of the passivation film 3, a stacked structure of an intrinsic silicon film and a silicon film having the same conductivity type as that of the crystalline semiconductor substrate may be provided.
  • a p-type semiconductor junction region 5B having a conductivity type (p-type) opposite to that of the n-type semiconductor substrate 1 is the same as that of the n-type semiconductor substrate 1 on the surface (rear surface) opposite to the light-receiving surface of the n-type semiconductor substrate 1.
  • the n-type semiconductor junction region 6A having a conductivity type (n-type) is formed in a comb shape.
  • the p-type semiconductor junction region 5B corresponds to the p-type semiconductor junction region 5A in the first embodiment.
  • the p-type semiconductor junction region 5 ⁇ / b> B is provided in a groove portion 1 c formed on the back surface of the n-type semiconductor substrate 1.
  • the groove portion 1c is a groove portion having two steps, and is formed in an inner region in the width direction of the first groove portion 1d on the first groove portion (first recess) 1d and the bottom surface portion of the first groove portion (first recess) 1d.
  • a two-step groove portion (two-step recess portion) formed by extending in the same direction as the first groove portion 1d and having a second groove portion (second recess portion) 1e having a groove depth deeper than the first groove portion 1d. is there.
  • the p-type semiconductor junction region 5B and the n-type semiconductor junction region 6A are arranged so that the portions corresponding to the comb teeth in the comb shape are alternately meshed one by one. Yes. That is, one of the regions corresponding to the comb teeth in the comb shape of the p-type semiconductor junction region 5B and one of the regions corresponding to the comb teeth in the comb shape of the n-type semiconductor junction region 6A. They are arranged so that they mesh alternately.
  • the p-type semiconductor layer 5 made of a thin film is formed in the groove 1c on the back surface of the n-type semiconductor substrate 1, and forms a pn junction with the back surface of the n-type semiconductor substrate 1. Further, in order to control the impurity profile at the interface between the n-type semiconductor substrate 1 and the p-type semiconductor layer 5 to be steep, an intrinsic silicon film (i layer) may be inserted between them. In this case, the n-type semiconductor substrate 1 and the p-type semiconductor layer 5 form a pn junction through the intrinsic silicon film.
  • a transparent conductive film 7 is formed on the p-type semiconductor layer 5.
  • each region in the p-type semiconductor junction region 5B is electrically coupled, and the p-type electrode for collecting the generated electric power from each region and taking it out to the outside 9 is provided in a comb shape similar to the p-type semiconductor junction region 5B.
  • FIG. 5 is a flowchart for explaining the solar cell manufacturing method according to the second embodiment.
  • 6A to 6C are cross-sectional views for explaining the method for manufacturing the solar cell according to the second embodiment.
  • an n-type semiconductor substrate 1 is prepared as a semiconductor substrate (FIG. 6-1 (a)).
  • a texture 2 made of fine irregularities is formed on the surface of one surface side of the n-type semiconductor substrate 1 (FIG. 6-1 (b), step S201).
  • the shape of the texture 2 is not limited, when the texture 2 is formed on the back surface of the n-type semiconductor substrate 1, the groove 1 c for forming the p-type semiconductor junction region 5 ⁇ / b> B is formed by a laser in a later process described later. It is desirable that the texture size be smaller than the laser digging depth. Further, when the texture 2 is formed on one surface of the n-type semiconductor substrate 1, a protective film is formed in advance on the surface where the texture 2 is not formed.
  • a first groove 1d is formed by digging by laser scribing in a region where the p-type semiconductor junction region 5B on the other surface side of the n-type semiconductor substrate 1 is formed, and the other surface of the n-type semiconductor substrate 1 is formed.
  • a first step is formed on the side (FIG. 6-1 (c), step S202).
  • the inner region in the width direction of the bottom region of the first groove portion 1d is subjected to a digging process by laser scribing, and extends in the same direction as the first groove portion 1d so that the groove depth is shallower than the first groove portion 1d.
  • the second groove 1e is formed, and a second step is formed on the other surface side of the n-type semiconductor substrate 1 (FIG.
  • step S203 a groove 1c is formed, and a two-step step is formed on the other surface side of the n-type semiconductor substrate 1.
  • the surface of the n-type semiconductor substrate 1 where the groove 1c is formed becomes the back surface when the solar cell is finally completed.
  • the surface of the n-type semiconductor substrate 1 on which the groove 1c is formed may be referred to as the back surface.
  • the digging region for forming the first groove 1d has a comb shape similar to the p-type semiconductor junction region 5B shown in FIG. 1-1, and the pitch between the portions corresponding to the comb teeth in the comb shape is 500 ⁇ m to 2 mm. To be about. That is, in the comb shape of the p-type electrode 9 formed in the digging region (p-type semiconductor junction region 5B), the groove portion 1c is formed so that the pitch between the portions corresponding to the comb teeth is about 500 ⁇ m to 2 mm. To do.
  • the groove portions 1c are formed so that the pitch between the portions corresponding to the comb teeth is about 500 ⁇ m to 2 mm. To do.
  • the p-type electrode 9 formed in the p-type semiconductor junction region 5B when the distance between the electrodes corresponding to the comb teeth is larger than 2 mm, the generated carriers move to the electrode when operating as a solar cell. This is because the carrier distance is increased and carrier recombination is likely to occur before the carrier reaches the electrode, and at the same time, the fill factor may be lowered depending on the resistance of the substrate. The same applies to the n-type electrode 10.
  • the depth of the first groove 1d (or the thickness of the convex region 1b) is about 5 ⁇ m to 50 ⁇ m, and preferably 5 ⁇ m to 10 ⁇ m. Since the second groove 1e is formed about 50 ⁇ m to 100 ⁇ m inside the first groove 1d in the width direction, it is thinner by about 100 ⁇ m to 200 ⁇ m than the width of the first groove 1d.
  • the depth of the second groove 1e is about 5 to 50 ⁇ m in addition to the depth of the first groove 1d, and preferably about 5 to 10 ⁇ m.
  • the depth of the first groove 1d and the depth of the second groove 1e are preferable. Is preferably 20 ⁇ m or less.
  • an etching paste or a resist is printed and applied to the groove 1c in a later step, and the thickness (application thickness) at that time is usually about 5 ⁇ m to 20 ⁇ m.
  • the thickness application thickness
  • the depth of the groove 1a is smaller than 5 ⁇ m, that is, smaller than the coating thickness of the liquid such as the etching paste or the resist
  • the spread of the liquid such as the applied etching paste or the resist is suppressed. Can not do it.
  • screen printing becomes difficult.
  • an ink jet or a dispenser may be used instead of screen printing.
  • a laser is used to form the groove 1c, but other methods may be used as long as the pattern formation accuracy is good.
  • isotropic etching may be performed with an alkali or mixed acid after forming a pattern with a laser.
  • the groove 1c can be formed without using a complicated process such as patterning of resist or photoengraving, so that the throughput is improved.
  • step S204 the passivation film 3 and the antireflection film 4 are formed on the light receiving surface side of the n-type semiconductor substrate 1 on which the texture 2 is formed (FIG. 6-2 (e), step S204, step S205).
  • the n-type semiconductor layer 6, the transparent conductive film 8, and the protective film 101 are sequentially formed on the back surface of the n-type semiconductor substrate 1 including the groove 1c (FIG. 6-2 (f), step S206, step S207). Step S208).
  • a silicon-based thin film is used as the n-type semiconductor layer 6.
  • an amorphous silicon film or microcrystalline silicon formed by a CVD method and doped with phosphorus (P) is used.
  • an intrinsic silicon film (i layer) may be inserted between them.
  • the etching paste 102 is applied in the first groove portion 1d and the second groove portion 1e using a printing method (FIG. 6-2 (g), step S209). Thereafter, by heating the n-type semiconductor substrate 1 in an oven or the like, unnecessary portions of the three films of the protective film 101, the transparent conductive film 8, and the n-type semiconductor layer 6 are etched away with the etching paste 102. Further, the etching paste 102 is removed with pure water or a thin alkaline solution (FIG. 6-2 (h), step S210, step S211). The unnecessary portions of the three films are portions in the first groove portion 1d and the second groove portion 1e. Therefore, by etching away unnecessary portions of the three films with the etching paste 102, the surfaces of the first groove 1d and the second groove 1e are exposed, and the three films remain on the convex region 1b.
  • the etching paste 102 for example, ISHCKISH from MERCK can be used.
  • the width of the etching paste 102 needs to be printed narrower than the width of the groove 1a in consideration of the overlay accuracy with respect to the groove 1a.
  • it is necessary to adjust the emulsion thickness and printing conditions of the printing plate so that the printing thickness of the etching paste 102 does not greatly exceed the depth of the groove 1a.
  • the heating process after the application of the etching paste 102 requires heating at a temperature of 200 ° C. to 300 ° C. or less so as not to deteriorate the silicon-based film of the n-type semiconductor layer 6.
  • the protective film 101, the transparent conductive film 8, and the n-type semiconductor layer 6 can be simultaneously etched with the etching paste 102.
  • the protective film 101 is first removed with the etching paste 102, then the transparent conductive film 8 is removed with a liquid such as oxalic acid, and the n-type semiconductor layer 6 is further removed with an alkaline solution. A method such as removal can be used.
  • the p-type semiconductor layer 5 and the transparent conductive film 7 are sequentially formed on the back surface of the n-type semiconductor substrate 1 including the exposed first groove portion 1d and the second groove portion 1e (FIG. 6-3 (i), Step S212, Step S213).
  • a silicon-based thin film is used as the p-type semiconductor layer 5.
  • amorphous silicon or microcrystalline silicon formed by a CVD method and doped with boron is used.
  • an intrinsic silicon film i layer may be inserted between them.
  • chemical film cleaning such as RCA cleaning for the purpose of cleaning the n-type semiconductor substrate 1 is performed by a method in which the protective film 101 on the convex region 1 b has resistance, or n-type.
  • Plasma treatment may be performed for the purpose of controlling the interface state between the back surface of the semiconductor substrate 1 and the n-type semiconductor layer 6.
  • the film thickness of the p-type semiconductor layer 5 is about 10 nm to 30 nm. If the film thickness of the n-type semiconductor layer 6 is within this range, unnecessary portions can be easily removed by an etch paste in a subsequent process. A junction formed by the n-type semiconductor substrate 1 and the p-type semiconductor layer 5 can operate as a pn junction of the photovoltaic device.
  • an indium oxide film is formed by sputtering, for example, as a material that can be removed by etching.
  • indium oxide (ITO) doped with 5% to 10% tin, zinc oxide, tin oxide, or the like can be used.
  • ITO indium oxide
  • the first protective resist 201 is applied by printing in the second groove 1e where the p-type semiconductor layer 5 and the transparent conductive film 7 are formed (step S214).
  • the thickness of the first protective resist 201 is the same as the digging depth of the second groove 1e or slightly smaller than the digging depth of the second groove 1e so as not to protrude from the digging of the second groove 1e.
  • the transparent conductive film 7 other than the second groove portion 1e is removed by etching using a transparent conductive film removing liquid such as oxalic acid (FIG. 6-3 (j), Step S215).
  • region comprised only by the p-type semiconductor layer 5 without a transparent conductive film can be formed in the boundary part of the p-type semiconductor junction area
  • the second protective resist 202 is printed so as to fill the first groove 1d in which the p-type semiconductor layer 5 is formed.
  • Application is performed (FIG. 6-3 (k), step S216).
  • the thickness of the second protective resist 202 is the same as the digging depth of the first groove 1d or slightly smaller than the digging depth of the first groove 1d so as not to protrude from the digging part of the first groove 1d.
  • the second protective resist 202 as an etching mask, the p-type semiconductor layer 5 on the convex region 1b is etched away with an alkaline solution or the like, and then the first protective resist 201 and the second protective resist 201 are removed.
  • the resist 202 is removed with a resist remover (FIG. 6-3 (l), step S217, step S218).
  • a resist remover FIG. 6-3 (j) to FIG. 6-3 (l)
  • the back surface of the n-type semiconductor substrate 1 is directed downward. Processing is performed.
  • the first protective resist 201 and the second protective resist 202 an alkali resistant resist is used.
  • the first protective resist 201 and the second protective resist 202 may be the same material or different materials, but it is preferable that they can be removed simultaneously with the same resist remover.
  • the removal of the transparent conductive film 7 and the p-type semiconductor layer 5 may be performed by vapor phase etching such as RIE or plasma etching.
  • the transparent conductive film 7 is formed between the p-type semiconductor layer 5 and the n-type semiconductor layer 6 by performing two-stage etching using the first protective resist 201 and the second protective resist 202.
  • a p-type region which is not stacked can be formed.
  • the current leakage due to the contact between the transparent conductive film 7 and the n-type semiconductor layer 6 on the p-type semiconductor layer 5 or between the transparent conductive film 7 on the p-type semiconductor layer 5 and the transparent conductive film 8 on the n-type semiconductor layer 6. Can be prevented. That is, it is possible to electrically insulate the transparent conductive film 7 from the n-type semiconductor layer 6 and the transparent conductive film 8 and prevent current leakage between them.
  • the protective film 101 remaining on the convex region 1b is removed (FIG. 6-4 (m), step S219).
  • the protective film 101 can be removed using hydrofluoric acid.
  • the n-type semiconductor layer 6 and the transparent conductive film 8 remain on the convex region 1b, and the n-type semiconductor junction region 6A is formed.
  • the p-type semiconductor layer 5 and the transparent conductive film 7 remain in the second trench 1e, and only the p-type semiconductor layer 5 remains in the first trench 1d, and the p-type semiconductor junction region 5B. Is formed.
  • the p-type electrode 9 is formed in the second groove 1e of the p-type semiconductor junction region 5B, and the n-type electrode 10 is formed in the n-type semiconductor junction region 6A (FIG. 6-4 (n), step S220).
  • the p-type electrode 9 and the n-type electrode 10 are formed by, for example, printing and drying an electrode material paste by a screen printing method, and then baking it.
  • a low-temperature sintered type printing silver (Ag) paste that is sintered at 200 ° C. to 300 ° C. or less is used.
  • annealing in a hydrogen-containing atmosphere may be performed after each film is formed in order to improve defects in silicon-based films and increase the conductivity of the transparent conductive film.
  • the solar cell according to the second embodiment shown in FIGS. 1-1 and 4 can be manufactured.
  • the p-type semiconductor junction region 5B is provided in the trench 1c.
  • the n-type semiconductor junction region 6 is provided in the trench 1c. May be. That is, it is only necessary that either a region having the same conductivity type as that of the n-type semiconductor substrate 1 or a region having a conductivity type opposite to that of the n-type semiconductor substrate 1 is provided in the groove portion 1c.
  • the groove portion 1a is formed on the back surface side of the n-type semiconductor substrate 1. Then, an etching paste 102 is applied in the groove 1a and a desired film is removed by etching. As a result, a desired pattern can be etched with high accuracy as in the first embodiment, and adjacent patterns do not overlap even when the patterns are reduced.
  • the first protective resist 201 and the second protective resist 202 are etched.
  • the spread (drip) of the resist 202 can be suppressed, and the precision of the etching pattern can be improved to form a fine array pattern.
  • the entire region on the back side of the n-type semiconductor substrate 1 is passivated by the p-type semiconductor layer 5 or the n-type semiconductor layer 6, and the open circuit voltage or Solar cell characteristics such as short-circuit current density can be improved.
  • stacked between the p-type semiconductor layer 5 and the n-type semiconductor layer 6 can be formed. Thereby, the current leakage due to the contact between the transparent conductive film 7 and the n-type semiconductor layer 6 on the p-type semiconductor layer 5 or between the transparent conductive film 7 on the p-type semiconductor layer 5 and the transparent conductive film 8 on the n-type semiconductor layer 6. Can be prevented.
  • the second embodiment recombination of carriers on the back side of n-type semiconductor substrate 1 is suppressed, and current leakage between p-type semiconductor junction region 5B and n-type semiconductor junction region 6A is prevented. Battery characteristics can be improved, and a heterostructure back junction solar cell having a high short-circuit current and excellent photoelectric conversion efficiency can be produced.
  • the method for producing a photovoltaic device according to the present invention is useful for producing a back junction type photovoltaic device having excellent photoelectric conversion efficiency.
  • n-type semiconductor substrate 1a groove 1b convex region 1c groove 1d first groove 1e second groove 2 texture 3 passivation film 4 antireflection film 5 p-type semiconductor layer 5A p-type semiconductor junction region 5B p-type semiconductor junction region 6 n-type Semiconductor layer 6A n-type semiconductor junction region 7 transparent conductive film 8 transparent conductive film 9 p-type electrode 10 n-type electrode 101 protective film 102 etching paste 103 protective resist 201 protective resist 202 protective resist

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Abstract

　第１導電型または第２導電型の結晶系半導体基板の一面側に凹部を形成して凹凸構造を形成する第１工程と、前記凹凸構造の凹部内を含む前記結晶系半導体基板の一面側に第１導電型の半導体膜を形成する第２工程と、前記第１導電型の半導体膜が形成された前記凹部内にエッチングペーストを塗布して、前記凹部内の第１導電型の半導体膜をエッチング除去して前記凹部の表面を露出させるとともに前記凹凸構造の凸部上に前記第１導電型の半導体膜を残して前記凸部上に前記第１導電型の半導体膜と前記結晶系半導体基板との第１半導体接合領域を形成する第３工程と、前記エッチングペーストを除去する第４工程と、前記露出した前記凹部内に第２導電型の半導体膜を形成して前記凹部内に前記第２導電型の半導体膜と前記結晶系半導体基板との第２半導体接合領域を形成する第５工程と、を含む。

Description

光起電力装置の製造方法および光起電力装置
　本発明は、受光面と反対側の裏面に異なる導電型の半導体接合を有する裏面接合型の光起電力装置の製造方法および光起電力装置に関する。
　現在の一般的な結晶シリコン太陽電池の形成においては、厚さが２００μｍ程度のｐ型結晶シリコン基板を用いて、光吸収率を高める表面テクスチャ、ｎ型不純物拡散層、反射防止膜および表面電極（例えば、櫛型銀（Ａｇ）電極）が該ｐ型結晶シリコン基板の受光面側に順次形成される。また、裏面電極（例えば、アルミニウム（Ａｌ）電極）がスクリーン印刷によって該ｐ型結晶シリコン基板の非受光面側（裏面側）に形成される。そして、これらの電極を焼成することによって結晶シリコン太陽電池が製造されている。
　この焼成では、表面電極および裏面電極の溶媒分が揮発すると共に、該ｐ型結晶シリコン基板の受光面側において櫛型Ａｇ電極が反射防止膜を突き破ってｎ型不純物拡散層に接続される。また、この焼成において、該ｐ型結晶シリコン基板の非受光面側においてＡｌ電極の一部のＡｌが該ｐ型結晶シリコン基板に拡散して裏面電界層（ＢＳＦ：Back　Surface　Field）が形成される。
　このＢＳＦ層は、ｐ型結晶シリコン基板との接合面で内部電界を形成して、該ＢＳＦ層近傍で発生した少数キャリアをｐ型結晶シリコン基板内部へ押し戻し、Ａｌ電極近傍でのキャリア再結合を抑制する効果を有する。しかし、この拡散により形成されるＢＳＦ層の膜厚は、適度なドーパント濃度を持つ熱プロセスを用いて形成すると数百ｎｍ～数μｍの厚い膜厚となり、ＢＳＦ層内での再結合による開放電圧低下や光吸収よる短絡電流の低下を生じる。
　たとえば特許文献１～特許文献３には、結晶シリコン基板に薄い真性半導体薄膜（ｉ層）を介して薄膜の不純物ドープシリコン層からなる接合或いはＢＳＦ層を形成するヘテロ接合太陽電池の発明が記載されている。不純物ドープシリコン層を薄膜で形成することにより、不純物ドープシリコン層の不純物濃度分布を自由に設定でき、また、不純物ドープシリコン層が薄いため膜中でのキャリアの再結合や光吸収を抑制することができ、大きい短絡電流が得られる。また、結晶シリコン基板と不純物ドープシリコン層との間に挿入した真性半導体層はヘテロ接合間の不純物拡散を抑制し、急峻な不純物プロファイルをもつ接合を形成することができるため、良好な接合界面形成により高い開放電圧を得ることができる。さらに真性半導体薄膜および不純物ドープシリコン層は２００℃程度の低温で形成できるため、結晶シリコン基板の厚みが薄い場合においても、熱により結晶シリコン基板に生じるストレスや、結晶シリコン基板の反りを低減することができる。また、熱により劣化しやすい結晶シリコン基板に対しても基板品質の低下を抑制できることが期待できる。
　しかしながら、ヘテロ接合太陽電池に用いられる非晶質の真性シリコン層や不純物ドープシリコン層は可視光領域の光吸収係数が大きい。このため、これらの層の膜厚が厚い場合には、これらの層による光吸収により結晶シリコン基板まで進入する光量が低下し、短絡電流が減少する。一方、これらの非晶質のシリコン膜を合計数ｎｍ程度に薄くすると、結晶シリコン基板への初期のエピタキシャル成長層により基板界面のパッシベーション効果が低下し、開放電圧が低下する。
　これに対して、特許文献４には、半導体基板の裏面にｐ型とｎ型との両方の不純物ドープ薄膜を交互に配置し、エミッタおよびベースの両電極を裏面側に形成することにより、受光面側の電極によるシャドーロスを抑制する方法が示されている（裏面接合型太陽電池）。この裏面接合型太陽電池によれば、受光面側のシャドーロスを抑制することに加えて、不純物ドープ層よりも光吸収率の小さい絶縁膜等を受光面の反射防止膜として用いることができるため、高い短絡電流を有する太陽電池を実現できる。
　しかしながら、上記裏面接合型太陽電池においては、交互に配列されるｐ型領域（不純物ドープ薄膜）とｎ型領域（不純物ドープ薄膜）とのピッチは特性に大きく影響を与える。これは光が照射された際に半導体基板内で発生した正負のキャリアが各々ｐ型領域とｎ型領域とへ移動する際に、半導体基板内を移動する距離が各領域のピッチに依存するためである。ｐ型領域とｎ型領域とのピッチが短い方が、キャリアの再結合を抑制し、太陽電池特性を向上させることができる。
　特許文献４においては、半導体基板の裏面の不純物ドープ薄膜のパターニング方法としてメタルマスクを用いる方法や写真製版を用いる方法が示されている。しかし、メタルマスクを用いる方法では、化学気相成長（ＣＶＤ：Chemical　Vapor　Deposition）法による薄膜形成の際にメタルマスク下への回り込みがあり、配線ピッチを小さくすることができない。また、写真製版を用いる方法では、精細なピッチの各接合領域を形成することは可能となるが、工程が複雑となり、量産工程に適用するには不向きである。
　そこで、量産に適用可能な薄膜のパターニング方法として、エッチングペーストを用いる方法が考えられる。すなわち、スクリーン印刷やインクジェット、ディスペンサーなどで薄膜を形成し、この薄膜の不要な領域にエッチングペーストを塗布して加熱することにより、エッチングペーストを塗布した領域のみをエッチング除去することができる。
特許第２１３２５２７号明細書 特許第２６１４５６１号公報 特許第３４６９７２９号公報 特開２００８－８５３７４明細書
　しかしながら、エッチングペーストは、塗布後の加熱時およびエッチング時に広がってしまう。このため、所望のパターンを精度良くエッチングすることができず、また、パターンを縮小した場合には隣接するパターン同士が重なってしまう場合もあり、ｐ型領域、ｎ型領域および電極の配線ピッチの縮小が困難である、という問題があった。
　本発明は、上記に鑑みてなされたものであって、光電変換効率に優れた裏面接合型の光起電力装置を製造可能な光起電力装置の製造方法および光起電力装置を得ることを目的とする。
　上述した課題を解決し、目的を達成するために、本発明にかかる光起電力装置の製造方法は、第１導電型または第２導電型の結晶系半導体基板の一面側に凹部を形成して凹凸構造を形成する第１工程と、前記凹凸構造の凹部内を含む前記結晶系半導体基板の一面側に第１導電型の半導体膜を形成する第２工程と、前記第１導電型の半導体膜が形成された前記凹部内にエッチングペーストを塗布して、前記凹部内の第１導電型の半導体膜をエッチング除去して前記凹部の表面を露出させるとともに前記凹凸構造の凸部上に前記第１導電型の半導体膜を残して前記凸部上に前記第１導電型の半導体膜と前記結晶系半導体基板との第１半導体接合領域を形成する第３工程と、前記エッチングペーストを除去する第４工程と、前記露出した前記凹部内に第２導電型の半導体膜を形成して前記凹部内に前記第２導電型の半導体膜と前記結晶系半導体基板との第２半導体接合領域を形成する第５工程と、を含む。
　本発明によれば、光電変換効率に優れた裏面接合型の光起電力装置を製造可能である、という効果を奏する。
図１－１は、本発明の実施の形態１にかかる太陽電池の裏面構造を模式的に示す平面図である。 図１－２は、本発明の実施の形態１にかかる太陽電池の断面構造を模式的に示す図であり、図１－１の線分Ａ－Ａ’における要部断面図である。 図２は、実施の形態１にかかる太陽電池の製造方法を説明するためのフローチャートである。 図３－１は、実施の形態１にかかる太陽電池の製造方法を説明するための断面図である。 図３－２は、実施の形態１にかかる太陽電池の製造方法を説明するための断面図である。 図３－３は、実施の形態１にかかる太陽電池の製造方法を説明するための断面図である。 図４は、本発明の実施の形態２にかかる光起電力装置である太陽電池の断面構造を模式的に示す要部断面図である。 図５は、本発明の実施の形態２にかかる太陽電池の製造方法を説明するためのフローチャートである。 図６－１は、本発明の実施の形態２にかかる太陽電池の製造方法を説明するための断面図である。 図６－２は、本発明の実施の形態２にかかる太陽電池の製造方法を説明するための断面図である。 図６－３は、本発明の実施の形態２にかかる太陽電池の製造方法を説明するための断面図である。 図６－４は、本発明の実施の形態２にかかる太陽電池の製造方法を説明するための断面図である。
　以下に、本発明にかかる光起電力装置の製造方法および光起電力装置の実施の形態を図面に基づいて詳細に説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。また、以下に示す図面においては、理解の容易のため、各部材の縮尺が実際とは異なる場合がある。各図面間においても同様である。また、平面図であっても、図面を見易くするためにハッチングを付す場合がある。
実施の形態１．
　図１－１は、本発明の実施の形態１にかかる光起電力装置である太陽電池の裏面構造を模式的に示す平面図である。図１－２は、本発明の実施の形態１にかかる光起電力装置である太陽電池の断面構造を模式的に示す図であり、図１－１の線分Ａ－Ａ’における要部断面図である。
　実施の形態１にかかる太陽電池は、第１導電型の結晶系半導体基板であるｎ型半導体基板１を有する。ｎ型半導体基板１の受光面側の面には、微細凹凸からなるテクスチャー２が形成されている。テクスチャー２上には、パッシベーション膜３および反射防止膜４がこの順で積層されている。なお、パッシベーション膜３の代わりに、真性シリコン膜と、結晶系半導体基板と同じ導電型のシリコン膜との積層構造を設けてもよい。
　ｎ型半導体基板１の受光面と反対の面（裏面）側には、ｎ型半導体基板１と反対の導電型（ｐ型）を有するｐ型半導体接合領域５Ａと、ｎ型半導体基板１と同じ導電型（ｎ型）を有するｎ型半導体接合領域６Ａとがそれぞれ櫛形形状に形成されている。ｐ型半導体接合領域５Ａは、ｎ型半導体基板１の裏面に形成された溝部１ａ内に設けられている。そして、ｎ型半導体基板１の裏面において、ｐ型半導体接合領域５Ａとｎ型半導体接合領域６Ａとは、櫛形形状においてそれぞれ櫛歯に相当する部分が１本ずつ交互に噛み合わさるように配置されている。すなわち、ｐ型半導体接合領域５Ａの櫛形形状において櫛歯に相当する領域の１本１本と、ｎ型半導体接合領域６Ａの櫛形形状において櫛歯に相当する領域の１本１本とが１本ずつ交互に噛み合わさるように配置されている。
　ｐ型半導体接合領域５Ａでは、ｎ型半導体基板１の裏面に薄膜からなるｐ型半導体層５が溝部１ａ内に形成されており、ｎ型半導体基板１の裏面とｐｎ接合を形成する。また、ｎ型半導体基板１とｐ型半導体層５との界面の不純物プロファイルを急峻なものに制御するために、これらの間に真性シリコン膜（ｉ層）を挿入してもよい。この場合は、真性シリコン膜を介してｎ型半導体基板１とｐ型半導体層５とがｐｎ接合を形成する。
　ｐ型半導体層５上には、透明導電膜７が形成されている。溝部１ａの底面領域における透明導電膜７上には、ｐ型半導体接合領域５Ａにおける各領域を電気的に結合し、発電された電力を各領域から集電して外部に取り出すためのｐ型電極９がｐ型半導体接合領域５Ａと同様の櫛形形状に形成されている。
　ｎ型半導体接合領域６Ａでは、ｎ型半導体基板１の裏面に薄膜からなるｎ型半導体層６が形成されている。ｎ型半導体層６は、ｎ型半導体基板１の裏面においてｐ型半導体層５が形成されていない領域、すなわち、ｎ型半導体基板１の裏面において隣接する溝部１ａ間の凸部領域１ｂ上に形成されており、ｎ型半導体基板１よりもｎ型のドーパント（例えばＰ）を高濃度に含有する。また、ｎ型半導体基板１とｎ型半導体層６との界面の不純物プロファイルを急峻なものに制御するために、これらの間に真性シリコン膜（ｉ層）を挿入してもよい。
　ｎ型半導体層６上には、透明導電膜８が形成されている。透明導電膜８上には、ｎ型半導体接合領域６Ａにおける各領域を電気的に結合し、発電された電力を各領域から集電して外部に取り出すためのｎ型電極１０がｎ型半導体接合領域６Ａと同様の櫛形形状に形成されている。
　この太陽電池においては反射防止膜４側が受光面とされ、太陽光が入射される。この太陽電池は、ｐ型電極９およびｎ型電極１０が、太陽電池の裏面側にのみ配されたヘテロ構造の裏面接合型太陽電池である。これにより、実施の形態１にかかる太陽電池は、受光面側のシャドーロスを抑制して光電変換効率の向上が図られている。
　ｎ型半導体基板１は、例えばｎ型のドーパント（例えばＰ（リン））がドープされることでｎ型の導電型を呈する結晶系シリコン基板である。結晶系シリコン基板には、単結晶シリコン基板および多結晶シリコン基板を含むが、本実施の形態では単結晶のシリコン基板を用いた例を示す。
　パッシベーション膜３は、ｎ型半導体基板１の受光面を被覆して形成されており、ｎ型半導体基板１の受光面側の基板表面におけるキャリア再結合を抑制する表面パッシベーション層として働く。このようなパッシベーション膜３を形成することで、ｎ型半導体基板１へのパッベーション効果が得られ、開放電圧や短絡電流密度が向上するという効果が得られる。
　反射防止膜４は、パッシベーション膜３を被覆して形成されており、受光面側から太陽電池に入射する光の反射損失の低減を目的として設けられる層である。また、反射防止膜４は、ｎ型半導体基板１の保護層としての機能も有する。
　つぎに、このような実施の形態１にかかる太陽電池の製造方法の一例について図２、図３－１および図３－２を参照して説明する。図２は、実施の形態１にかかる太陽電池の製造方法を説明するためのフローチャートである。図３－１および図３－２は、実施の形態１にかかる太陽電池の製造方法を説明するための断面図である。
　まず、半導体基板を用意する。本発明において半導体基板はたとえばｎ型単結晶シリコン或いはｎ型多結晶シリコン、またはｐ型単結晶シリコン或いはｐ型多結晶シリコンから任意に選ぶことができるが、本実施の形態ではｎ型ドーパント原子としてリン（Ｐ）を所定の濃度で含有するｎ型半導体基板１を用いた例を示す（図３－１（ａ））。ｎ型半導体基板１がインゴットからスライスされたままのものであれば、スライス時のダメージを除去する工程や不純物除去のためのゲッタリング工程などをあらかじめ実施しておくことが好ましい。
　つぎに、ｎ型半導体基板１の一面側の表面に微細凹凸からなるテクスチャー２を形成する（図３－１（ｂ）、ステップＳ１０１）。この際、テクスチャー２はｎ型半導体基板１の片面のみに形成しても両面に形成しても構わないが、本実施の形態では片面のみにテクスチャー２を形成する。ｎ型半導体基板１においてテクスチャー２が形成された面は、最終的に太陽電池が完成した際には受光面になる。以下、ｎ型半導体基板１においてテクスチャー２が形成された面を受光面と呼ぶ場合がある。
　たとえば基板方位が（１００）の単結晶シリコン基板を用いる場合には、アルカリ溶液による異方性エッチングによりピラミッド形状のテクスチャー２を形成することができる。また、多結晶シリコン基板を用いた場合は、混酸や反応性イオンエッチング（ＲＩＥ：Reactive　Ion　Etching）などの方法によりテクスチャー２を形成することができる。テクスチャー２の形状に制限はないが、ｎ型半導体基板１の裏面にもテクスチャー２を形成する場合は、後述する後工程においてレーザーにより溝部１ａを形成する際のレーザーの掘り込み深さよりも小さいテクスチャーサイズであることが望まれる。また、ｎ型半導体基板１の片面にテクスチャー２を形成する際には、テクスチャー２を形成しない面にあらかじめ保護膜を形成しておく。
　つぎに、ｎ型半導体基板１の他面側におけるｐ型半導体接合領域５Ａを形成する領域に、レーザースクライブにより掘り込み処理を施して溝部１ａを形成し、ｎ型半導体基板１の他面側に段差を形成する（図３－１（ｃ）、ステップＳ１０２）。ｎ型半導体基板１において溝部１ａが形成された面は、最終的に太陽電池が完成した際には裏面になる。以下、ｎ型半導体基板１において溝部１ａが形成された面を裏面と呼ぶ場合がある。
　溝部１ａを形成する掘り込み領域は、図１－１に示したｐ型半導体接合領域５Ａと同様の櫛形形状であり、櫛形形状においてそれぞれ櫛歯に相当する部分間のピッチは５００μｍ～２ｍｍ程度となるようにする。すなわち、掘り込み領域（ｐ型半導体接合領域５Ａ）内に形成されるｐ型電極９の櫛形形状において、それぞれ櫛歯に相当する部分間のピッチが５００μｍ～２ｍｍ程度となるように溝部１ａを形成する。また、溝部１ａ間の領域である凸部領域１ｂ上に形成されるｎ型電極１０の櫛形形状において、それぞれ櫛歯に相当する部分間のピッチが５００μｍ～２ｍｍ程度となるように溝部１ａを形成する。
　これは、ｐ型半導体接合領域５Ａに形成されるｐ型電極９において櫛歯に相当する部分の電極間距離が２ｍｍより大きい場合は、太陽電池として動作させる際に、発生したキャリアが電極まで移動する距離が大きくなり、キャリアが電極に到達するまでにキャリアの再結合が起こりやすくなると同時に、基板の抵抗に依存してフィルファクターが低下することがあるからである。ｎ型電極１０についても同様である。
　また、溝部１ａの深さ（或いは凸部領域１ｂの厚み）は５μｍ～１００μｍ程度とし、５μｍ～２０μｍとすることが好ましい。本発明においては後工程で溝部１ａにエッチングペーストやレジストを印刷塗布するが、その際の厚み（塗布厚）を通常５μｍ～２０μｍ程度とする。この塗布厚条件においては、溝部１ａの深さが５μｍよりも小さい場合、すなわちエッチングペーストやレジストなどの液の塗布厚みよりも小さい場合は、塗布されたエッチングペーストやレジストなどの液の広がりを抑制することができない。また、この塗布厚条件においては、溝部１ａの深さが２０μｍよりも大きい場合、すなわち、塗布されたエッチングペーストやレジストなどの液の塗布厚みよりも大きい場合は、スクリーン印刷が困難になる。これらの液の塗布厚みが２０μｍより大きい場合は、インクジェットまたはディスペンサーを用いると良い。
　なお、本実施の形態では、溝部１ａを形成するためにレーザーを用いたが、パターン形成精度が良い方法であれば他の方法を用いてもよい。また、レーザー照射部にレーザーダメージが残る場合は、レーザーでパターンを形成した後にアルカリや混酸などにより等方性のエッチングを施してもよい。ただし、レーザーを用いて溝部１ａを形成することにより、レジスト等のパターニングや写真製版などの複雑なプロセスを用いることなく溝部１ａを形成することができるため、スループットが向上する。
　つぎに、テクスチャー２が形成されたｎ型半導体基板１の受光面にパッシベーション膜３および反射防止膜４を形成する（図３－１（ｄ）、ステップＳ１０３、ステップＳ１０４）。パッシベーション膜３としては、ｎ型半導体基板１と同じ導電型で該ｎ型半導体基板１よりも高濃度に不純物がドープされたアモルファスシリコン膜、またはｎ型半導体基板１との界面に対してパッシベーション効果の高いシリコン酸化膜、或いはシリコン窒化膜などを用いる。また、反射防止膜４としては、シリコン酸化膜やシリコン窒化膜を用いる。なお、シリコン酸化膜やシリコン窒化膜などのようにパッシベーション効果と反射防止効果とを持ち合わせた膜であれば、パッシベーション膜３と反射防止膜４は同じ１つの膜で併用しても構わない。
　つぎに、溝部１ａを含むｎ型半導体基板１の裏面上に、ｎ型半導体層６、透明導電膜８、保護膜１０１を順次形成する（図３－２（ｅ）、ステップＳ１０５、ステップＳ１０６、ステップＳ１０７）。ｎ型半導体層６としてはシリコン系の薄膜が用いられ、たとえばＣＶＤ法により形成され、リン（Ｐ）がドープされたアモルファスシリコン膜または微結晶シリコンなどが用いられる。また、ｎ型半導体基板１とｎ型半導体層６との界面の不純物プロファイルを急峻なものに制御するために、これらの間に真性シリコン膜（ｉ層）を挿入してもよい。
　また、ｎ型半導体基板１の裏面上にｎ型半導体層６を形成する前に、ｎ型半導体基板１のクリーニングを目的としたＲＣＡ洗浄などの薬液洗浄や、ｎ型半導体基板１の裏面とｎ型半導体層６との界面状態の制御を目的としたプラズマ処理を行ってもよい。
　ｎ型半導体層６の膜厚は、１０ｎｍ～３０ｎｍ程度とする。ｎ型半導体層６の膜厚がこの範囲であれば、後工程においてエッチンペーストにより容易に不要部の除去が可能であり、ｎ型半導体基板１に対する電界効果でキャリアの再結合を抑制することができる。
　透明導電膜８としては、エッチングペーストで除去が可能な材料としてたとえばスパッタリング法により酸化インジウム膜を形成する。透明導電膜８に用いる酸化インジウム以外の材料としては、錫を５％～１０％ドープした酸化インジウム（ＩＴＯ）、酸化亜鉛、酸化錫などを用いることができる。ただし、シリコンにおける光吸収がある波長域全体において、できるだけ光吸収の少ない材料を用いることが好ましい。
　保護膜１０１としては、エッチングペーストで除去が可能な膜として２０ｎｍ～１００ｎｍ程度の酸化シリコン膜や窒化シリコン膜などを用いる。これらの膜は、スパッタリング法などの化学気相成長法（ＰＶＤ：Physical　Vapor　Deposition）法により形成できる。ただし、既に形成されているｎ型半導体層６のシリコン系膜からの水素抜けなどによる特性低下を引き起こさない２００℃～３００℃以下の温度で形成する必要がある。また、低温で形成でき、且つエッチングペーストにより除去できる膜であれば、ポリシラザン系材料など塗布により酸化シリコンを形成できるような材料を用いることもできる。
　つぎに、印刷法を用いて溝部１ａ内にエッチングペースト１０２を塗布する（図３－２（ｆ）、ステップＳ１０８）。その後、ｎ型半導体基板１をオーブン等で加熱することにより、保護膜１０１、透明導電膜８、ｎ型半導体層６の３つの膜の不要部をエッチングペースト１０２によりエッチングして除去する。さらに、純水或いは薄いアルカリ溶液でエッチングペースト１０２を除去する（図３－２（ｇ）、ステップＳ１０９、ステップＳ１１０）。３つの膜の不要部は、溝部１ａ内の部分である。したがって、上記３つの膜の不要部をエッチングペースト１０２によりエッチング除去することにより、溝部１ａの表面が露出し、凸部領域１ｂ上には上記３つの膜が残存する。
　エッチングペースト１０２としては例えばＭＥＲＣＫ社のｉｓｈｉｓｈａｐｅなどを用いることができる。この際、エッチングペースト１０２の印刷領域において、溝部１ａに対する重ね合わせ精度を考慮して、エッチングペースト１０２の幅を溝部１ａの幅よりも狭く印刷する必要がある。また、エッチングペースト１０２の印刷厚が溝部１ａの掘り込み深さを大きく超えないように、印刷版の乳剤厚や印刷条件を調整する必要がある。また、エッチングペースト１０２の塗布後の加熱プロセスは、ｎ型半導体層６のシリコン系膜を劣化させないように２００℃～３００℃以下の温度での加熱が必要である。
　また、エッチングペースト材料および各被エッチング膜の種類によって、保護膜１０１、透明導電膜８、ｎ型半導体層６を同時にエッチングペースト１０２によりエッチングすることができる。一方、これらの膜を同時にエッチングができない場合は、エッチングペースト１０２でまず保護膜１０１を除去し、その後シュウ酸などの液により透明導電膜８を除去し、さらにアルカリ溶液によりｎ型半導体層６を除去するなどの方法を用いることができる。
　つぎに、露出した溝部１ａ内を含むｎ型半導体基板１の裏面にｐ型半導体層５と透明導電膜７とを順次形成する（図３－２（ｈ）、ステップＳ１１１、ステップＳ１１２）。ｐ型半導体層５としては、シリコン系の薄膜が用いられ、たとえばＣＶＤ法により形成され、ボロンがドープされたアモルファスシリコン膜または微結晶シリコン膜などが用いられる。また、ｎ型半導体基板１とｐ型半導体層５との界面の不純物プロファイルを急峻なものに制御するために、これらの間に真性シリコン膜（ｉ層）を挿入してもよい。
　また、ｐ型半導体層５を形成する前に、凸部領域１ｂ上の保護膜１０１が耐性を有する方法で、ｎ型半導体基板１のクリーニングを目的としたＲＣＡ洗浄などの薬液洗浄や、ｎ型半導体基板１の裏面とｎ型半導体層６との界面状態の制御を目的としたプラズマ処理を行ってもよい。
　ｐ型半導体層５の膜厚は、１０ｎｍ～３０ｎｍ程度とする。ｎ型半導体層６の膜厚がこの範囲であれば、後工程においてエッチンペーストにより容易に不要部の除去が可能であり、ｎ型半導体基板１とｐ型半導体層５とにより構成される接合が光起電力装置のｐｎ接合として動作することができる。
　透明導電膜７としては、エッチングで除去が可能な材料としてたとえばスパッタリング法により酸化インジウム膜を形成する。透明導電膜７に用いる酸化インジウム以外の材料としては、錫を５％～１０％ドープした酸化インジウム（ＩＴＯ）、酸化亜鉛、酸化錫などを用いることができる。ただし、シリコンにおける光吸収がある波長域全体において、できるだけ光吸収の少ない材料を用いることが好ましい。
　つぎに、ｐ型半導体層５および透明導電膜７が形成された溝部１ａ内に、印刷により保護用レジスト１０３を塗布する（図３－３（ｉ）、ステップＳ１１３）。保護用レジスト１０３は、たとえば耐アルカリ性レジストを用いる。その後、保護用レジスト１０３をエッチングマスクに用いて、シュウ酸等の透明導電膜除去液により溝部１ａ以外の透明導電膜７をエッチング除去し、さらにアルカリ溶液等により溝部１ａ以外のｐ型半導体層５をエッチング除去し、その後保護用レジスト１０３をレジスト剥離剤により除去する（図３－３（ｊ）、ステップＳ１１４、ステップＳ１１５）。なお、図３－３（ｉ）および図３－３（ｊ）においてはｎ型半導体基板１の裏面が下向きになっているが、実際にはｎ型半導体基板１の裏面が上向きの状態で各処理が行われる。
　保護用レジスト１０３の厚さは、エッチング除去するｐ型半導体層５および透明導電膜７と、凸部領域１ｂ上のｎ型半導体層６および透明導電膜８との重なりをなくすように凸部領域１ｂの段差（溝部１ａの深さ）と同じ厚み（深さ）または凸部領域１ｂの段差（溝部１ａの深さ）より若干小さい厚みになるよう印刷を行う。また、透明導電膜７やｐ型半導体層５の除去は、ＲＩＥやプラズマエッチングなどの気相エッチングを用いてもよい。
　つぎに、凸部領域１ｂ上に残った保護膜１０１を除去する（図３－３（ｋ）、ステップＳ１１６）。保護膜１０１として酸化シリコン膜や窒化シリコン膜を用いた場合は、フッ酸を用いて保護膜１０１を除去できる。これにより、凸部領域１ｂ上にはｎ型半導体層６および透明導電膜８が残存し、ｎ型半導体接合領域６Ａが形成される。また、溝部１ａ内にはｐ型半導体層５および透明導電膜７が残存し、ｐ型半導体接合領域５Ａが形成される。
　つぎに、ｎ型半導体基板１の裏面側において、ｐ型半導体接合領域５Ａにｐ型電極９を形成し、ｎ型半導体接合領域６Ａにｎ型電極１０を形成する（図３－３（ｌ）、ステップＳ１１７）。ｐ型電極９およびｎ型電極１０の形成は、例えばスクリーン印刷法により電極材料ペーストを印刷、乾燥し、その後焼成することにより行う。ｎ型電極１０およびｐ型電極９の形成には、例えば２００℃～３００℃以下で焼結する低温焼結型の印刷銀（Ａｇ）ペーストを用いる。また、シリコン系膜の成膜による欠陥や透明導電膜の導電率向上のために、水素中含有雰囲気中でのアニールを各膜の形成後に行ってもよい。
　以上のような工程を実施することにより、図１－１および図１－２に示す太陽電池を作製することができる。なお、上記においてはｐ型半導体接合領域５Ａが溝部１ａ内に設けられているが、ｎ型半導体接合領域６が溝部１ａ内に設けられた構成とし、上記の各部においてｐ型とｎ型を入れ替えてもよい。すなわち、ｎ型半導体基板１と同じ導電型を有する領域、またはｎ型半導体基板１と反対の導電型を有する領域のいずれかの領域が溝部１ａ内に設けられた構成とされればよい。
　上述した実施の形態１においては、受光面側のシャドーロスを抑制して高い光電変換効率を実現できるヘテロ構造の裏面接合型の太陽電池の製造において、ｎ型半導体基板１の裏面側に溝部１ａを形成し、該溝部１ａ内にエッチングペースト１０２を塗布して所望の膜をエッチング除去する。これにより、所望のパターンを精度良くエッチングすることができ、また、パターンを縮小した場合においても隣接するパターン同士が重なってしまうことがない。したがって、ｐ型半導体接合領域５Ａとｎ型半導体接合領域６Ａとが交互に配列される精細なパターンの接合領域を精度良く形成でき、ｐ型電極９およびｎ型電極１０の電極の配線ピッチの縮小が実現可能である。
　ヘテロ構造の裏面接合型の太陽電池においては、交互に配列されるｐ型領域とｎ型領域とのピッチが特性に大きく影響を与える。これは光が照射された際に半導体基板内で発生した正負のキャリアが各々ｐ型領域とｎ型領域とへ移動する際に、半導体基板内を移動する距離が各領域のピッチに依存するためである。したがって、ｐ型領域とｎ型領域とのピッチが短く、ｐ型電極およびｎ型電極の配線ピッチが短い方が、キャリアの再結合を抑制し、太陽電池特性を向上させることができる。
　一方、エッチングペーストを単に被エッチング膜上に塗布する場合は、塗布後に加熱およびエッチングする際にエッチングペーストが広がってしまう。このため、所望のパターンを精度良くエッチングすることができず、また、パターンを縮小した場合には隣接するパターン同士が重なってしまう場合もあり、ｐ型領域、ｎ型領域および電極の配線ピッチの縮小が困難であった。
　しかしながら、実施の形態１においては、エッチングペースト１０２を溝部１ａ内に塗布するため、上記のような問題が発生しない。すなわち、ｎ型半導体基板１の裏面に２つの導電型の薄膜の接合領域を配列させるためのパターン形成において、ｎ型の薄膜を形成した後、ｐ型の薄膜形成領域に相当するエッチングペースト塗布領域をあらかじめ掘り込んで溝部１ａを形成し、この溝部１ａ内にエッチングペーストを塗布する。これにより、塗布後のエッチングペーストの広がり（液ダレ）を抑制することができ、エッチングパターン精度を向上させて精細な配列パターンの形成が可能となる。
　また、溝部１ａ内に保護用レジスト１０３を塗布した状態で不要部のエッチングを行うことにより、塗布後の保護用レジスト１０３の広がり（液ダレ）を抑制することができ、エッチングパターン精度を向上させて精細な配列パターンの形成が可能となる。
　また、実施の形態１においては、ｎ型半導体基板１の裏面側のほぼ全ての領域がｐ型半導体層５またはｎ型半導体層６によりパッシベーションされ、開放電圧や短絡電流密度などの太陽電池特性を向上させることができる。
　したがって、実施の形態１によれば、ｎ型半導体基板１の裏面側におけるキャリアの再結合を抑制して太陽電池特性を向上させることができ、光電変換効率に優れたヘテロ構造の裏面接合型の太陽電池を作成することができる。
実施の形態２．
　図４は、本発明の実施の形態２にかかる光起電力装置である太陽電池の断面構造を模式的に示す要部断面図である。実施の形態２にかかる太陽電池を裏面側から見た構造パターンは図１－１と同様である。図４は、図１－２に対応する要部断面図である。実施の形態２にかかる太陽電池は、ｐ型半導体接合領域５Ｂ以外の構成は実施の形態１にかかる太陽電池と同じ構成を有する。図４において、実施の形態１にかかる太陽電池と同じ部材については同じ符号を付すことで、詳細な説明を省略する。
　実施の形態２にかかる太陽電池は、第１導電型の結晶系半導体基板であるｎ型半導体基板１を有する。ｎ型半導体基板１の受光面側の面には、微細凹凸からなるテクスチャー２が形成されている。テクスチャー２上には、パッシベーション膜３および反射防止膜４がこの順で積層されている。なお、パッシベーション膜３の代わりに、真性シリコン膜と、結晶系半導体基板と同じ導電型のシリコン膜との積層構造を設けてもよい。
　ｎ型半導体基板１の受光面と反対の面（裏面）側には、ｎ型半導体基板１と反対の導電型（ｐ型）を有するｐ型半導体接合領域５Ｂと、ｎ型半導体基板１と同じ導電型（ｎ型）を有するｎ型半導体接合領域６Ａと、がそれぞれ櫛形形状に形成されている。ｐ型半導体接合領域５Ｂは、実施の形態１におけるｐ型半導体接合領域５Ａに対応する。ｐ型半導体接合領域５Ｂは、ｎ型半導体基板１の裏面に形成された溝部１ｃ内に設けられている。溝部１ｃは、２段の段差を有した溝部であり、第１溝部（第１凹部）１ｄと、第１溝部（第１凹部）１ｄの底面部における第１溝部１ｄの幅方向の内側領域に該第１溝部１ｄと同方向に延在して設けられて溝深さが第１溝部１ｄよりも深い第２溝部（第２凹部）１ｅとにより構成された２段溝部（２段凹部）である。
　そして、ｎ型半導体基板１の裏面において、ｐ型半導体接合領域５Ｂとｎ型半導体接合領域６Ａとは、櫛形形状においてそれぞれ櫛歯に相当する部分が１本ずつ交互に噛み合わさるように配置されている。すなわち、ｐ型半導体接合領域５Ｂの櫛形形状において櫛歯に相当する領域の１本１本と、ｎ型半導体接合領域６Ａの櫛形形状において櫛歯に相当する領域の１本１本とが１本ずつ交互に噛み合わさるように配置されている。
　ｐ型半導体接合領域５Ｂでは、ｎ型半導体基板１の裏面に薄膜からなるｐ型半導体層５が溝部１ｃ内に形成されており、ｎ型半導体基板１の裏面とｐｎ接合を形成する。また、ｎ型半導体基板１とｐ型半導体層５との界面の不純物プロファイルを急峻なものに制御するために、これらの間に真性シリコン膜（ｉ層）を挿入してもよい。この場合は、真性シリコン膜を介してｎ型半導体基板１とｐ型半導体層５とがｐｎ接合を形成する。
　ｐ型半導体層５上には、透明導電膜７が形成されている。溝部１ｃの底面領域における透明導電膜７上には、ｐ型半導体接合領域５Ｂにおける各領域を電気的に結合し、発電された電力を各領域から集電して外部に取り出すためのｐ型電極９がｐ型半導体接合領域５Ｂと同様の櫛形形状に設けられている。
　つぎに、このような実施の形態２にかかる太陽電池の製造方法の一例について図５、図６－１～図６－３を参照して説明する。図５は、実施の形態２にかかる太陽電池の製造方法を説明するためのフローチャートである。図６－１～図６－３は、実施の形態２にかかる太陽電池の製造方法を説明するための断面図である。
　まず、実施の形態１の場合と同様に、半導体基板としてｎ型半導体基板１を用意する（図６－１（ａ））。つぎに、実施の形態１の場合と同様に、ｎ型半導体基板１の一面側の表面に微細凹凸からなるテクスチャー２を形成する（図６－１（ｂ）、ステップＳ２０１）。テクスチャー２の形状に制限はないが、ｎ型半導体基板１の裏面にもテクスチャー２を形成する場合は、後述する後工程においてｐ型半導体接合領域５Ｂ形成のための溝部１ｃをレーザーにより形成する際のレーザーの掘り込み深さよりも小さいテクスチャーサイズであることが望まれる。また、ｎ型半導体基板１の片面にテクスチャー２を形成する際には、テクスチャー２を形成しない面にあらかじめ保護膜を形成しておく。
　つぎに、ｎ型半導体基板１の他面側におけるｐ型半導体接合領域５Ｂを形成する領域に、レーザースクライブにより掘り込み処理を施して第１溝部１ｄを形成し、ｎ型半導体基板１の他面側に第１の段差を形成する（図６－１（ｃ）、ステップＳ２０２）。つぎに、第１溝部１ｄの底部領域の幅方向における内側領域にレーザースクライブにより掘り込み処理を施して、第１溝部１ｄと同方向に延在して溝深さが第１溝部１ｄよりも浅い第２溝部１ｅを形成し、ｎ型半導体基板１の他面側に第２の段差を形成する（図６－１（ｄ）、ステップＳ２０３）。これにより溝部１ｃが形成され、ｎ型半導体基板１の他面側に２段階の段差が形成される。ｎ型半導体基板１において溝部１ｃが形成された面は、最終的に太陽電池が完成した際には裏面になる。以下、ｎ型半導体基板１において溝部１ｃが形成された面を裏面と呼ぶ場合がある。
　第１溝部１ｄを形成する掘り込み領域は、図１－１に示したｐ型半導体接合領域５Ｂと同様の櫛形形状であり、櫛形形状においてそれぞれ櫛歯に相当する部分間のピッチは５００μｍ～２ｍｍ程度となるようにする。すなわち、掘り込み領域（ｐ型半導体接合領域５Ｂ）内に形成されるｐ型電極９の櫛形形状において、それぞれ櫛歯に相当する部分間のピッチが５００μｍ～２ｍｍ程度となるように溝部１ｃを形成する。また、溝部１ｃ間の領域である凸部領域１ｂ上に形成されるｎ型電極１０の櫛形形状において、それぞれ櫛歯に相当する部分間のピッチが５００μｍ～２ｍｍ程度となるように溝部１ｃを形成する。
　これは、ｐ型半導体接合領域５Ｂに形成されるｐ型電極９において櫛歯に相当する部分の電極間距離が２ｍｍより大きい場合は、太陽電池として動作させる際に、発生したキャリアが電極まで移動する距離が大きくなり、キャリアが電極に到達するまでにキャリアの再結合が起こりやすくなると同時に、基板の抵抗に依存してフィルファクターが低下することがあるからである。ｎ型電極１０についても同様である。
　また、第１溝部１ｄの深さ（或いは凸部領域１ｂの厚み）は５μｍ～５０μｍ程度とし、５μｍ～１０μｍとすることが好ましい。第２溝部１ｅは、幅方向において第１溝部１ｄよりも５０μｍ～１００μｍ程度内側に作製されるため、第１溝部１ｄの幅よりも１００μｍ～２００μｍ程度細くなる。また、第２溝部１ｅの深さは、第１溝部１ｄの深さに加えて５μｍ～５０μｍ程度とし、５μｍ～１０μｍ程度とすることが好ましく、第１溝部１ｄの深さと第２溝部１ｅの深さとを合わせて２０μｍ以下とすることが好ましい。
　本発明においては後工程で溝部１ｃにエッチングペーストやレジストを印刷塗布するが、その際の厚み（塗布厚）を通常５μｍ～２０μｍ程度とする。この塗布厚条件においては、溝部１ａの深さが５μｍよりも小さい場合、すなわちエッチングペーストやレジストなどの液の塗布厚みよりも小さい場合は、塗布されたエッチングペーストやレジストなどの液の広がりを抑制することができない。また、この塗布厚条件においては、溝部１ａの深さが２０μｍよりも大きい場合、すなわち、塗布されたエッチングペーストやレジストなどの液の塗布厚みよりも大きい場合は、スクリーン印刷が困難になる。第１溝部１ｄまたは第２溝部１ｅの深さが各々１０μｍを超える場合は、スクリーン印刷の代わりにインクジェットやディスペンサーを用いるとよい。
　なお、本実施の形態では、溝部１ｃを形成するためにレーザーを用いたが、パターン形成精度が良い方法であれば他の方法を用いてもよい。また、レーザー照射部にレーザーダメージが残る場合は、レーザーでパターンを形成した後にアルカリや混酸などにより等方性のエッチングを施してもよい。ただし、レーザーを用いて溝部１ｃを形成することにより、レジスト等のパターニングや写真製版などの複雑なプロセスを用いることなく溝部１ｃを形成することができるため、スループットが向上する。
　つぎに、テクスチャー２が形成されたｎ型半導体基板１の受光面側にパッシベーション膜３および反射防止膜４を形成する（図６－２（ｅ）、ステップＳ２０４、ステップＳ２０５）。
　つぎに、溝部１ｃを含むｎ型半導体基板１の裏面の表面に、ｎ型半導体層６、透明導電膜８、保護膜１０１を順次形成する（図６－２（ｆ）、ステップＳ２０６、ステップＳ２０７、ステップＳ２０８）。ｎ型半導体層６としてはシリコン系の薄膜が用いられ、たとえばＣＶＤ法により形成され、リン（Ｐ）がドープされたアモルファスシリコン膜または微結晶シリコンなどが用いられる。また、ｎ型半導体基板１とｎ型半導体層６との界面の不純物プロファイルを急峻なものに制御するために、これらの間に真性シリコン膜（ｉ層）を挿入してもよい。
　つぎに、印刷法を用いて第１溝部１ｄ内および第２溝部１ｅ内にエッチングペースト１０２を塗布する（図６－２（ｇ）、ステップＳ２０９）。その後、ｎ型半導体基板１をオーブン等で加熱することにより、保護膜１０１、透明導電膜８、ｎ型半導体層６の３つの膜の不要部をエッチングペースト１０２によりエッチングして除去する。さらに、純水或いは薄いアルカリ溶液でエッチングペースト１０２を除去する（図６－２（ｈ）、ステップＳ２１０、ステップＳ２１１）。３つの膜の不要部は、第１溝部１ｄ内および第２溝部１ｅ内の部分である。したがって、上記３つの膜の不要部をエッチングペースト１０２によりエッチング除去することにより、第１溝部１ｄおよび第２溝部１ｅの表面が露出し、凸部領域１ｂ上には上記３つの膜が残存する。
　エッチングペースト１０２としては例えばＭＥＲＣＫ社のｉｓｈｉｓｈａｐｅなどを用いることができる。この際、エッチングペースト１０２の印刷領域において、溝部１ａに対する重ね合わせ精度を考慮して、エッチングペースト１０２の幅を溝部１ａの幅よりも狭く印刷する必要がある。また、エッチングペースト１０２の印刷厚が溝部１ａの掘り込み深さを大きく超えないように、印刷版の乳剤厚や印刷条件を調整する必要がある。また、エッチングペースト１０２の塗布後の加熱プロセスは、ｎ型半導体層６のシリコン系膜を劣化させないように２００℃～３００℃以下の温度での加熱が必要である。
　また、エッチングペースト材料および各被エッチング膜の種類によっては、保護膜１０１、透明導電膜８、ｎ型半導体層６を同時にエッチングペースト１０２によりエッチングすることができる。一方、これらの膜を同時にエッチングができない場合は、エッチングペースト１０２でまず保護膜１０１を除去し、その後シュウ酸などの液により透明導電膜８を除去し、さらにアルカリ溶液によりｎ型半導体層６を除去するなどの方法を用いることができる。
　つぎに、露出した第１溝部１ｄ内および第２溝部１ｅ内を含むｎ型半導体基板１の裏面にｐ型半導体層５と透明導電膜７とを順次形成する（図６－３（ｉ）、ステップＳ２１２、ステップＳ２１３）。ｐ型半導体層５としては、シリコン系の薄膜が用いられ、たとえばＣＶＤ法により形成され、ボロンがドープされたアモルファスシリコンまたは微結晶シリコンなどが用いられる。また、ｎ型半導体基板１とｐ型半導体層５との界面の不純物プロファイルを急峻なものに制御するために、これらの間に真性シリコン膜（ｉ層）を挿入してもよい。
　また、ｐ型半導体層５を形成する前に、凸部領域１ｂ上の保護膜１０１が耐性を有する方法で、ｎ型半導体基板１のクリーニングを目的としたＲＣＡ洗浄などの薬液洗浄や、ｎ型半導体基板１の裏面とｎ型半導体層６との界面状態の制御を目的としたプラズマ処理を行ってもよい。
　ｐ型半導体層５の膜厚は、１０ｎｍ～３０ｎｍ程度とする。ｎ型半導体層６の膜厚がこの範囲であれば、後工程においてエッチンペーストにより容易に不要部の除去が可能である。そして、ｎ型半導体基板１とｐ型半導体層５とにより構成される接合が光起電力装置のｐｎ接合として動作することができる。
　透明導電膜７は、エッチングで除去が可能な材料としてたとえばスパッタリング法により酸化インジウム膜を形成する。透明導電膜７に用いる酸化インジウム以外の材料としては、錫を５％～１０％ドープした酸化インジウム（ＩＴＯ）、酸化亜鉛、酸化錫などを用いることができる。ただし、シリコンにおける光吸収がある波長域全体において、できるだけ光吸収の少ない材料を用いることが好ましい。
　つぎに、ｐ型半導体層５および透明導電膜７が形成された第２溝部１ｅ内に、印刷により第１の保護用レジスト２０１を塗布する（ステップＳ２１４）。第１の保護用レジスト２０１の厚さは、第２溝部１ｅの掘り込み部からはみ出さないように、第２溝部１ｅの掘り込み深さと同じ厚みまたは第２溝部１ｅの掘り込み深さより若干小さい厚みになるよう印刷を行う。その後、第１の保護用レジスト２０１をエッチングマスクに用いて、シュウ酸等の透明導電膜の除去液により第２溝部１ｅ以外の透明導電膜７をエッチング除去する（図６－３（ｊ）、ステップＳ２１５）。これにより、ｐ型半導体接合領域５Ｂとｎ型半導体接合領域６Ａとの境界部に、透明導電膜が存在せずになくｐ型半導体層５のみで構成される領域を形成することができる。
　つぎに、第１の保護用レジスト２０１を第２溝部１ｅ内に残した状態で、ｐ型半導体層５が形成された第１溝部１ｄ内を埋めるように第２の保護用レジスト２０２を印刷により塗布する（図６－３（ｋ）、ステップＳ２１６）。第２の保護用レジスト２０２の厚さは、第１溝部１ｄの掘り込み部からはみ出さないように、第１溝部１ｄの掘り込み深さと同じ厚みまたは第１溝部１ｄの掘り込み深さより若干小さい厚みになるよう印刷を行う。そして、第２の保護用レジスト２０２をエッチングマスクに用いて、アルカリ溶液等により凸部領域１ｂ上のｐ型半導体層５をエッチング除去し、その後に第１の保護用レジスト２０１および第２の保護用レジスト２０２をレジスト剥離剤により除去する（図６－３（ｌ）、ステップＳ２１７、ステップＳ２１８）。なお、図６－３（ｊ）～図６－３（ｌ）においてはｎ型半導体基板１の裏面が下向きになっているが、実際にはｎ型半導体基板１の裏面が上向きの状態で各処理が行われる。
　第１の保護用レジスト２０１および第２の保護用レジスト２０２は、耐アルカリ性レジストを用いる。第１の保護用レジスト２０１と第２の保護用レジスト２０２とは同じ材料でも異なる材料でもよいが、同じレジスト剥離剤により同時に除去できることが好ましい。透明導電膜７やｐ型半導体層５の除去は、ＲＩＥやプラズマエッチングなどの気相エッチングを用いてもよい。
　このように第１の保護用レジスト２０１および第２の保護用レジスト２０２を用いた２段階のエッチングを行うことにより、ｐ型半導体層５とｎ型半導体層６との間に透明導電膜７が積層されていないｐ型領域を形成することができる。これにより、ｐ型半導体層５上の透明導電膜７とｎ型半導体層６、またはｐ型半導体層５上の透明導電膜７とｎ型半導体層６上の透明導電膜８の接触による電流リークを防ぐことができる。すなわち、透明導電膜７と、ｎ型半導体層６および透明導電膜８とを電気的に絶縁して、これらの間の電流リークを防ぐことができる。
　つぎに、凸部領域１ｂ上に残った保護膜１０１を除去する（図６－４（ｍ）、ステップＳ２１９）。保護膜１０１として、酸化シリコン膜や窒化シリコン膜を用いた場合は、フッ酸を用いて保護膜１０１を除去できる。これにより、凸部領域１ｂ上にはｎ型半導体層６および透明導電膜８が残存し、ｎ型半導体接合領域６Ａが形成される。また、溝部１ｃでは、第２溝部１ｅ内にはｐ型半導体層５および透明導電膜７が残存し、第１溝部１ｄ内にはｐ型半導体層５のみが残存し、ｐ型半導体接合領域５Ｂが形成される。
　つぎに、ｎ型半導体基板１の裏面側において、ｐ型半導体接合領域５Ｂの第２溝部１ｅ内にｐ型電極９を形成し、ｎ型半導体接合領域６Ａにｎ型電極１０を形成する（図６－４（ｎ）、ステップＳ２２０）。ｐ型電極９およびｎ型電極１０の形成は、例えばスクリーン印刷法により電極材料ペーストを印刷、乾燥し、その後焼成することにより行う。ｎ型電極１０およびｐ型電極９の形成には、例えば２００℃～３００℃以下で焼結する低温焼結型の印刷銀（Ａｇ）ペーストを用いる。また、シリコン系膜の成膜による欠陥や透明導電膜の導電率向上のために、水素中含有雰囲気中でのアニールを各膜の形成後に行ってもよい。
　以上のような工程を実施することにより、図１－１および図４に示す実施の形態２にかかる太陽電池を作製することができる。なお、上記においてはｐ型半導体接合領域５Ｂが溝部１ｃ内に設けられているが、ｎ型半導体接合領域６が溝部１ｃ内に設けられた構成とし、上記の各部においてｐ型とｎ型を入れ替えてもよい。すなわち、ｎ型半導体基板１と同じ導電型を有する領域、またはｎ型半導体基板１と反対の導電型を有する領域のいずれかの領域が溝部１ｃ内に設けられた構成とされればよい。
　上述した実施の形態２においては、受光面側のシャドーロスを抑制して高い光電変換効率を実現できるヘテロ構造の裏面接合型の太陽電池の製造において、ｎ型半導体基板１の裏面側に溝部１ａを形成し、該溝部１ａ内にエッチングペースト１０２を塗布して所望の膜をエッチング除去する。これにより、実施の形態１の場合と同様に所望のパターンを精度良くエッチングすることができ、また、パターンを縮小した場合においても隣接するパターン同士が重なってしまうことがない。したがって、ｐ型半導体接合領域５Ｂとｎ型半導体接合領域６Ａとが交互に配列される精細なパターンの接合領域を精度良く形成でき、ｐ型電極９およびｎ型電極１０の電極の配線ピッチの縮小が実現可能である。
　また、溝部１ｃ内に第１の保護用レジスト２０１、第２の保護用レジスト２０２を塗布した状態で不要部のエッチングを行うことにより、塗布後の第１の保護用レジスト２０１、第２の保護用レジスト２０２の広がり（液ダレ）を抑制することができ、エッチングパターン精度を向上させて精細な配列パターンの形成が可能となる。
　また、実施の形態２においては、実施の形態１の場合と同様にｎ型半導体基板１の裏面側のほぼ全ての領域がｐ型半導体層５またはｎ型半導体層６によりパッシベーションされ、開放電圧や短絡電流密度などの太陽電池特性を向上させることができる。
　そして、実施の形態２においては、ｐ型半導体層５とｎ型半導体層６との間に透明導電膜７が積層されていないｐ型領域を形成することができる。これにより、ｐ型半導体層５上の透明導電膜７とｎ型半導体層６、またはｐ型半導体層５上の透明導電膜７とｎ型半導体層６上の透明導電膜８の接触による電流リークを防ぐことができる。
　したがって、実施の形態２によれば、ｎ型半導体基板１の裏面側におけるキャリアの再結合を抑制し、またｐ型半導体接合領域５Ｂとｎ型半導体接合領域６Ａとの電流リークを防いで、太陽電池特性を向上させることができ、高い短絡電流を有し光電変換効率に優れたヘテロ構造の裏面接合型の太陽電池を作成することができる。
　以上のように、本発明にかかる光起電力装置の製造方法は、光電変換効率に優れた裏面接合型の光起電力装置の製造に有用である。
　１　ｎ型半導体基板
　１ａ　溝部
　１ｂ　凸部領域
　１ｃ　溝部
　１ｄ　第１溝部
　１ｅ　第２溝部
　２　テクスチャー
　３　パッシベーション膜
　４　反射防止膜
　５　ｐ型半導体層
　５Ａ　ｐ型半導体接合領域
　５Ｂ　ｐ型半導体接合領域
　６　ｎ型半導体層
　６Ａ　ｎ型半導体接合領域
　７　透明導電膜
　８　透明導電膜
　９　ｐ型電極
　１０　ｎ型電極
　１０１　保護膜
　１０２　エッチングペースト
　１０３　保護用レジスト
　２０１　保護用レジスト
　２０２　保護用レジスト

Claims (11)

  1. 　第１導電型または第２導電型の結晶系半導体基板の一面側に凹部を形成して凹凸構造を形成する第１工程と、
    　前記凹凸構造の凹部内を含む前記結晶系半導体基板の一面側に第１導電型の半導体膜を形成する第２工程と、
    　前記第１導電型の半導体膜が形成された前記凹部内にエッチングペーストを塗布して、前記凹部内の第１導電型の半導体膜をエッチング除去して前記凹部の表面を露出させるとともに前記凹凸構造の凸部上に前記第１導電型の半導体膜を残して前記凸部上に前記第１導電型の半導体膜と前記結晶系半導体基板との第１半導体接合領域を形成する第３工程と、
    　前記エッチングペーストを除去する第４工程と、
    　前記露出した前記凹部内に第２導電型の半導体膜を形成して前記凹部内に前記第２導電型の半導体膜と前記結晶系半導体基板との第２半導体接合領域を形成する第５工程と、
    　を含むことを特徴とする光起電力装置の製造方法。
  2. 　前記第５工程は、
    　前記凹部内を含む前記結晶系半導体基板の一面側に第２導電型の半導体膜を形成する工程と、
    　前記第２導電型の半導体膜が形成された前記凹部内に保護レジストを形成して、前記保護レジストをエッチングマスクに用いて前記凹部内に前記第２導電型の半導体膜を残すとともに前記凸部上の前記第２導電型の半導体膜をエッチング除去する工程と、
    　を有すること、
    　を特徴とする請求項１に記載の光起電力装置の製造方法。
  3. 　前記第５工程の後に、
    　前記凸部上の前記第１導電型の半導体膜上に電極を形成する工程と、
    　前記凹部内の前記第２導電型の半導体膜上に電極を形成する工程と、
    　を有することを特徴とする請求項１または２に記載の光起電力装置の製造方法。
  4. 　前記凹部の深さが５μｍ～１００μｍの範囲であり、エッチングペーストの塗布厚が前記凹部の深さ以下であること、
    　を特徴とする請求項１～３のいずれか１つに記載の光起電力装置の製造方法。
  5. 　前記第１工程では、前記凹部として第１凹部の底面部における幅方向の内側に前記第１凹部よりも細幅の第２凹部を形成した２段凹部を形成し、
    　前記第２工程では、前記２段凹部内を含む前記結晶系半導体基板の一面側に第１導電型の半導体膜と第１透明導電膜とをこの順で形成し、
    　前記第３工程では、前記２段凹部内にエッチングペーストを塗布して、前記２段凹部内の前記第１導電型の半導体膜と前記第１透明導電膜とをエッチング除去して前記２段凹部の表面を露出させるとともに前記凸部上に前記第１導電型の半導体膜と前記第１透明導電膜とを残して前記凸部上に前記第１導電型の半導体膜と前記結晶系半導体基板との第１半導体接合領域を形成し、
    　前記第５工程では、
    　前記２段凹部内を含む前記結晶系半導体基板の一面側に第２導電型の半導体膜と第２透明導電膜を形成し、
    　前記第２凹部内に第１保護レジストを形成して、前記第１保護レジストをエッチングマスクに用いて前記第２凹部内に前記第２透明導電膜を残すとともに前記第１凹部内および前記凸部上の前記と第２透明導電膜をエッチング除去し、
    　前記第２凹部内に第１保護レジストを残存させた状態で前記第１凹部内に第２保護レジストを形成して、前記第２保護レジストをエッチングマスクに用いて前記凸部上の前記第２導電型の半導体膜をエッチング除去するとともに前記第１凹部内および前記第２凹部内に前記第２導電型の半導体膜を残して前記凹部内に前記第２導電型の半導体膜と前記結晶系半導体基板との第２半導体接合領域を形成すること、
    　を特徴とする請求項１に記載の光起電力装置の製造方法。
  6. 　前記第５工程の後に、
    　前記凸部上の前記第１透明導電膜上に電極を形成する工程と、
    　前記凹部内の前記第１透明導電膜上に電極を形成する工程と、
    　を有することを特徴とする請求項５に記載の光起電力装置の製造方法。
  7. 　前記２段凹部の深さが５μｍ～１００μｍの範囲であり、エッチングペーストの厚みが前記凹部の深さ以下であること、
    　を特徴とする請求項５または６に記載の光起電力装置の製造方法。
  8. 　前記第１保護レジストの厚みが前記第２凹部の深さ以下であり、
    　前記第２保護レジストの厚みが前記第１凹部の深さ以下であること、
    　を特徴とする請求項５～７のいずれか１つに記載の光起電力装置の製造方法。
  9. 　前記凹部と前記凸部とが交互に且つ略同一方向に平行に延在するように前記凹部を形成すること、
    　を特徴とする請求項１～８のいずれか１つに記載の光起電力装置の製造方法。
  10. 　前記結晶系半導体基板の一面側に対するレーザー照射により前記凹部を形成すること、
    　を特徴とする請求項１～９のいずれか１つに記載の光起電力装置の製造方法。
  11. 　第１導電型または第２導電型の結晶系半導体基板の凸部と凹部を有する面に異なる種類の半導体接合が形成された光起電力装置であって、
    　前記凹部が、第１凹部の底面部における幅方向の内側に前記第１凹部よりも細幅の第２凹部が形成された２段凹部であり、
    　前記凸部上に第１導電型の半導体膜と第１透明導電膜とがこの順で積層されて前記第１導電型の半導体膜と前記結晶系半導体基板との第１半導体接合領域が形成され、
    　前記第１凹部内および前記第２凹部内に第２導電型の半導体膜と第２透明導電膜とがこの順で積層されて前記第２導電型の半導体膜と前記結晶系半導体基板との第２半導体接合領域が形成され、
    　前記第１導電型の半導体膜および前記第１透明導電膜と、前記第２透明導電膜とが電気的に絶縁されていること、
    　を特徴とする光起電力装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2930755A1 (en) * 2014-04-08 2015-10-14 LG Electronics Inc. Solar cell and method for manufacturing the same
JP2017520113A (ja) * 2014-06-27 2017-07-20 インテル・コーポレーション シリコン貫通ビアベースの太陽電池
WO2018180227A1 (ja) * 2017-03-31 2018-10-04 パナソニック株式会社 太陽電池セル

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9837576B2 (en) * 2014-09-19 2017-12-05 Sunpower Corporation Solar cell emitter region fabrication with differentiated P-type and N-type architectures and incorporating dotted diffusion
CN107148677B (zh) * 2014-11-21 2019-04-05 三菱电机株式会社 太阳能电池的制造方法及太阳能电池
TWI732444B (zh) * 2020-02-05 2021-07-01 凌巨科技股份有限公司 太陽能電池緩坡結構及其製造方法
CN117637876B (zh) * 2024-01-26 2024-10-11 隆基绿能科技股份有限公司 一种背接触电池及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005510885A (ja) * 2001-11-26 2005-04-21 シェル・ゾラール・ゲーエムベーハー 背面接点を有する太陽電池の製造
WO2009096539A1 (ja) * 2008-01-30 2009-08-06 Kyocera Corporation 太陽電池素子および太陽電池素子の製造方法
WO2011093361A1 (ja) * 2010-01-28 2011-08-04 三洋電機株式会社 太陽電池及び太陽電池の製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7339110B1 (en) * 2003-04-10 2008-03-04 Sunpower Corporation Solar cell and method of manufacture
KR101159276B1 (ko) * 2009-05-29 2012-06-22 주식회사 효성 후면접합 구조의 태양전지 및 그 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005510885A (ja) * 2001-11-26 2005-04-21 シェル・ゾラール・ゲーエムベーハー 背面接点を有する太陽電池の製造
WO2009096539A1 (ja) * 2008-01-30 2009-08-06 Kyocera Corporation 太陽電池素子および太陽電池素子の製造方法
WO2011093361A1 (ja) * 2010-01-28 2011-08-04 三洋電機株式会社 太陽電池及び太陽電池の製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2930755A1 (en) * 2014-04-08 2015-10-14 LG Electronics Inc. Solar cell and method for manufacturing the same
US9991401B2 (en) 2014-04-08 2018-06-05 Lg Electronics Inc. Solar cell and method for manufacturing the same
US10263127B2 (en) 2014-04-08 2019-04-16 Lg Electronics Inc. Solar cell and method for manufacturing the same
JP2017520113A (ja) * 2014-06-27 2017-07-20 インテル・コーポレーション シリコン貫通ビアベースの太陽電池
US10158034B2 (en) 2014-06-27 2018-12-18 Intel Corporation Through silicon via based photovoltaic cell
WO2018180227A1 (ja) * 2017-03-31 2018-10-04 パナソニック株式会社 太陽電池セル
JPWO2018180227A1 (ja) * 2017-03-31 2019-11-07 パナソニック株式会社 太陽電池セル

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