WO2013051446A1 - 時刻制御装置、時刻制御方法、およびプログラム - Google Patents
時刻制御装置、時刻制御方法、およびプログラム Download PDFInfo
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- 238000000034 method Methods 0.000 title claims abstract description 14
- 238000012545 processing Methods 0.000 claims abstract description 25
- 230000005540 biological transmission Effects 0.000 claims abstract description 16
- 238000012935 Averaging Methods 0.000 claims description 18
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 230000006870 function Effects 0.000 claims description 3
- 230000010355 oscillation Effects 0.000 description 10
- 238000001514 detection method Methods 0.000 description 8
- 230000001360 synchronised effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- 238000004891 communication Methods 0.000 description 3
- 230000014509 gene expression Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/0033—Correction by delay
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0638—Clock or time synchronisation among nodes; Internode synchronisation
- H04J3/0658—Clock or time synchronisation among packet nodes
- H04J3/0661—Clock or time synchronisation among packet nodes using timestamps
- H04J3/0667—Bidirectional timestamps, e.g. NTP or PTP for compensation of clock drift and for compensation of propagation delays
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0638—Clock or time synchronisation among nodes; Internode synchronisation
- H04J3/0641—Change of the master or reference, e.g. take-over or failure of the master
Definitions
- the present disclosure relates to a time control device, a time control method, and a program, and in particular, a time control device and a time control method suitable for use in synchronizing time information with a master device existing on a network with high accuracy. And related to the program.
- the time of a PTP master is obtained by communicating a PTP message between a master device (hereinafter referred to as a PTP master) and a slave device (hereinafter referred to as a PTP slave) connected via a network.
- the time information T2 of the PTP slave can be synchronized with the information T1 with high accuracy of sub ⁇ sec.
- the oscillation frequency F2 inside the PTP slave can be synchronized with the oscillation frequency F1 inside the PTP master, and then the time information T2 can be synchronized with the time information T1.
- Fig. 1 shows an overview of conventional high-accuracy time synchronization processing using IEEE1588PTP.
- the PTP master transmits a Sync message on the network as a PTP message including a time stamp indicating the transmission time T1 i at a predetermined period ⁇ m based on the oscillation frequency F1.
- the PTP slave when receiving the Sync message transmitted by the PTP master, extracts the time stamp indicating the transmission time T1 i included therein and obtains the reception time T2 i . That is, the PTP slave obtains the transmission time T1 i and the reception time T2 i every time it receives a Sync packet.
- the PTP slave transmits Delay_req as a PTP message to the PTP master via the network, and stores the transmission time T2 X at that time.
- the PTP master that has received the message returns Delay_res including a time stamp indicating the reception time T1 X to the PTP slave as a PTP message. That is, the PTP slave transmits Delay_req, and receives Delay_res sent back from the PTP master accordingly, thereby obtaining Delay_req transmission time T2 X and reception time T1 X.
- network delay the time required to communicate PTP messages such as Sync messages, Delay_req, and Delay_res via the network (hereinafter referred to as network delay) does not vary and is always constant.
- the oscillation frequency F2 may be adjusted so that the difference ⁇ m ⁇ s between ⁇ m and ⁇ s becomes 0 in the PTP slave.
- the difference ⁇ m ⁇ s between ⁇ m and ⁇ s is referred to as frequency deviation.
- the frequency shift is calculated according to the following equation (1).
- the PTP slave transmits Delay_req, and receives Delay_res as a reply, thereby obtaining Delay_req transmission time T2 3 and reception time T1 3 To do.
- the time information T2 may be adjusted so that the time difference shown in the equation (4) becomes zero.
- FIG. 2 shows an example of the configuration of a time control device for establishing time synchronization in the PTP slave.
- the time control device 10 includes subtractors 11, 12 and 13, a divider 14, an average value calculator 15, a PID (proportional integral differential) processor 16, and a time adjuster 17.
- the subtractor 11 calculates the reception time T2 2 -transmission time T1 2 that appears in the above-described equation (2), and outputs it to the subtractor 13.
- the subtraction unit 12 calculates the reception time T2 3 -transmission time T1 3 appearing in the above-described equation (3), and outputs it to the subtraction unit 13.
- the subtracting unit 13 and the dividing unit 14 calculate the time difference represented by the above-described equation (4) and output it to the average value calculating unit 15.
- the PID processing unit 16 receives the average value of the time difference from the average value calculation unit 15 as an input, calculates a feedback control value f1 for performing PID control of the subsequent time adjustment unit 17, and outputs the feedback control value f1 to the time adjustment unit 17.
- the time adjustment unit 17 adjusts the time information T2 based on the feedback control value f1.
- the present disclosure has been made in view of such a situation, and makes it possible to synchronize time information with a master device on a network with high accuracy.
- a time control device is transmitted to and received from the master device in a time control device that is built in a slave device and synchronizes time information with a master device connected via a network.
- a calculation unit that calculates a time difference with the master device, and a network delay indicating a time required for communicating the message via the network, and based on the calculated time difference
- a PID processing unit that generates a feedback control value f1 for performing feedback control of the time information of the slave device, and an f0 generation unit that generates a feedback control value f0 based on the generated feedback control value f1.
- the feedback control value f1 selected based on the network delay In accordance with the feedback control value f0, and an adjusting unit that adjusts the time information of the slave device.
- the adjusting unit adjusts the time information of the slave device according to the feedback control value f1 when the calculated network delay is a value within a predetermined range from the minimum value, and the calculated network delay is When the value is outside the predetermined range from the minimum value, the time information of the slave device can be adjusted according to the feedback control value f0.
- the f0 generation unit can generate the feedback control value f0 by averaging a plurality of the feedback control values f1 generated when a predetermined condition is satisfied.
- the f0 generation unit can generate the feedback control value f0 by averaging the plurality of feedback control values f1 generated when the calculated time difference is zero.
- the f0 generation unit can generate the feedback control value f0 by averaging the plurality of feedback control values f1 generated when the calculated time difference is smaller than a predetermined threshold.
- the f0 generation unit can generate the feedback control value f0 by averaging the plurality of feedback control values f1 generated when the calculated network delay is smaller than a predetermined threshold.
- the f0 generation unit calculates the feedback control value f0 by averaging a plurality of the feedback control values f1 generated when the calculated time difference is smaller than a predetermined threshold in a predetermined operation start period. And generating the feedback control value f0 by averaging the plurality of feedback control values f1 generated when the calculated time difference is 0 after the predetermined operation start period ends. Can do.
- the f0 generation unit averages the plurality of feedback control values f1 generated when the calculated time difference is smaller than a first threshold value during a predetermined operation start period, thereby the feedback control value f0. And the average of the plurality of feedback control values f1 generated when the calculated time difference is smaller than a second threshold smaller than the first threshold after the predetermined operation start period ends. Thus, the feedback control value f0 can be generated.
- the f0 generation unit averages the plurality of feedback control values f1 generated when the calculated network delay is smaller than a first threshold during a predetermined operation start period, thereby the feedback control value f0. And after averaging the plurality of feedback control values f1 generated when the calculated network delay is smaller than a second threshold smaller than the first threshold Thus, the feedback control value f0 can be generated.
- a time control method is a time control method for a time control device that synchronizes time information with a master device that is built in a slave device and connected via a network. And calculating a network delay indicating a time difference from the master device and a time required for communicating the message via the network based on a transmission / reception time of a message transmitted / received to / from the master device.
- a PID processing step for generating a feedback control value f1 for feedback control of the time information of the slave device based on the calculated time difference, and a feedback control value f0 based on the generated feedback control value f1 F0 generation step of generating the network and the calculated network In accordance with the selected on the basis of the extended feedback control value f1 or the feedback control value f0, including an adjustment step of adjusting the time information of the slave device.
- a program includes a computer that is incorporated in a slave device and that synchronizes time information with a master device connected via a network. Based on the calculated time difference from the master device and a network delay indicating the time required for communicating the message via the network, and based on the calculated time difference, the slave device A PID processing unit for generating a feedback control value f1 for performing feedback control of the time information of f, a f0 generating unit for generating a feedback control value f0 based on the generated feedback control value f1, and the calculated network delay The feedback control value f1 selected based on According readback control value f0, to function as an adjustment unit that adjusts the time information of the slave device.
- a network indicating a time difference with the master device and a time required for communicating the message via the network A delay is calculated, and based on the calculated time difference, a feedback control value f1 for feedback control of the time information of the slave device is generated. Based on the generated feedback control value f1, a feedback control value f0 is calculated. Generated. Then, the time information of the slave device is adjusted according to the feedback control value f1 or the feedback control value f0 selected based on the calculated network delay.
- time information can be synchronized with the master device on the network with high accuracy.
- the time control device is built in a PTP slave (slave device) that synchronizes time information with the PTP master by communicating PTP messages with the PTP master (master device) on the network. It is what is done. Note that prior to synchronizing the time information with the PTP master, the oscillation frequency F2 of the PTP slave is already synchronized with the oscillation frequency F1 of the PTP master with high accuracy.
- FIG. 3 shows a configuration example of the time control apparatus according to the embodiment.
- the time control device 30 includes a network delay / time difference calculation unit 31, a switch 37, a minimum value detection unit 38, a comparison unit 39, a PID processing unit 40, an f0 generation unit 41, a selector 42, and a time adjustment unit 43.
- the time control device 30 includes a network delay / time difference calculation unit 31, a switch 37, a minimum value detection unit 38, a comparison unit 39, a PID processing unit 40, an f0 generation unit 41, a selector 42, and a time adjustment unit 43.
- the network delay / time difference calculation unit 31 includes subtraction units 32 to 34, a division unit 35, and an addition unit 36.
- the switch 37 is turned on / off in accordance with the control from the comparison unit 39 to output the time difference input from the division unit 35 of the network delay / time difference calculation unit 31 to the PID processing unit 40 and the f0 generation unit 41.
- the minimum value detection unit 38 monitors the network delay ⁇ 2 input from the addition unit 36 of the network delay / time difference calculation unit 31 as needed, and if the input value is smaller than the minimum value held, Update the minimum value held by the input value. Further, the minimum value detection unit 38 notifies the comparison unit 39 of the minimum value to be held.
- the PID processing unit 40 receives the time difference from the network delay / time difference calculation unit 31 via the switch 37 as an input, calculates a feedback control value f1 for PID control of the time adjustment unit 43 in the subsequent stage, and inputs the selector 42 The data is output to the terminal 42a and the f0 generator 41.
- the selector 42 outputs the feedback control value f1 input to the input terminal 42a or the feedback control value f0 input to the input terminal 42b to the time adjustment unit 43 according to the control from the comparison unit 39.
- the time adjustment unit 43 adjusts the time information T2 of the internal clock based on the feedback control value f0 or the feedback control value f1.
- the timing generator 50 monitors the time difference input from the network delay / time difference calculator 31 via the switch 37 and outputs a control signal to the latch 51 when the time difference is zero.
- the delay unit 52-1 When the feedback control value f1 is input from the latch 51, the delay unit 52-1 outputs the feedback control value f1 held so far to the subsequent delay unit 52-2 and the average value calculation unit 53, and The feedback control value f1 input from 51 is held. Similarly, when the feedback control value f1 is input from the preceding stage, the delay units 51-2 to 52-N output the feedback control value f1 that has been held so far to the subsequent stage, and the feedback control input from the previous stage. Holds the value f1.
- FIG. 6 shows a second configuration example of the f0 generation unit 41.
- the timing generation unit 63 determines whether or not the time difference is smaller than a predetermined first threshold, and the second timing generation unit 64 determines that the time difference is smaller than the first threshold. You may make it determine whether it is small.
- a series of processing by the time control device 30 described above can be executed by hardware or can be executed by software.
- a program constituting the software is installed in the computer.
- the computer includes, for example, a general-purpose personal computer capable of executing various functions by installing a computer incorporated in dedicated hardware and various programs.
- FIG. 7 is a block diagram showing an example of the hardware configuration of a computer that executes the above-described series of processing by a program.
- An input / output interface 105 is further connected to the bus 104.
- An input unit 106, an output unit 107, a storage unit 108, a communication unit 109, and a drive 110 are connected to the input / output interface 105.
- the CPU 101 loads, for example, the program stored in the storage unit 108 to the RAM 103 via the input / output interface 105 and the bus 104 and executes the program. Is performed.
- the program can be installed in the storage unit 108 via the input / output interface 105 by attaching the removable medium 111 to the drive 110. Further, the program can be received by the communication unit 109 via a wired or wireless transmission medium and installed in the storage unit 108. In addition, the program can be installed in the ROM 102 or the storage unit 108 in advance.
- the program executed by the computer may be a program that is processed in time series in the order described in this specification, or in parallel or at a necessary timing such as when a call is made. It may be a program for processing.
- time control device 31 network delay / time difference calculation unit, 32 to 34 subtraction unit, 35 division unit, 36 addition unit, 37 switch, 38 minimum value detection unit, 39 comparison unit, 40 PID processing unit, 41 f0 generation unit , 42 selector, 43 time adjustment unit, 50 timing generation unit, 51 latch, 52 delay unit, 53 average value calculation unit, 61 counter, 62 comparison unit, 63 first timing generation unit, 64 second timing generation unit
Abstract
本開示は、ネットワーク上のマスタ機器との間で時刻情報を高精度に同期できる時刻制御装置、時刻制御方法、およびプログラムに関する。 本開示の時刻制御装置は、マスタ機器との間で送受信したメッセージの送受信時刻に基づいて、前記マスタ機器との時刻差、および前記メッセージを前記ネットワークを介して通信するために要する時間を示すネットワーク遅延を算出する算出部と、算出された前記時刻差に基づき、前記スレーブ機器の時刻情報をフィードバック制御するためのフィードバック制御値ｆ１を生成するPID処理部と、生成された前記フィードバック制御値ｆ１に基づいてフィードバック制御値ｆ０を生成するｆ０生成部と、算出された前記ネットワーク遅延に基づいて選択された前記フィードバック制御値ｆ１または前記フィードバック制御値ｆ０に従い、前記スレーブ機器の時刻情報を調整する調整部とを備える。本開示は、例えば、PTPスレーブに適用できる。
Description
本開示は、時刻制御装置、時刻制御方法、およびプログラムに関し、特に、ネットワーク上に存在するマスタ機器との間で時刻情報を高い精度で同期させる場合に用いて好適な時刻制御装置、時刻制御方法、およびプログラムに関する。
従来、ネットワークを介して接続されている装置間でそれぞれの時刻情報を同期させる仕組みが存在し、その代表的なものとしてIEEE1588PTP(precision time protocol)が知られている（例えば、特許文献１参照）。
IEEE1588PTPによれば、ネットワークを介して接続されているマスタ機器（以下、PTPマスタと称する）とスレーブ機器（以下、PTPスレーブと称する）との間でPTPメッセージを通信することにより、PTPマスタの時刻情報Ｔ１に対して、PTPスレーブの時刻情報Ｔ２をsubμsecの高精度で同期させることができる。具体的には、PTPマスタ内部の発振周波数Ｆ１にPTPスレーブ内部の発振周波数Ｆ２を同期させ、その後、時刻情報Ｔ１に時刻情報Ｔ２を同期させることができる。
図１は、IEEE1588PTPを利用した従来の高精度時刻同期処理の概要を示している。
PTPマスタは、発振周波数Ｆ１に基づく所定の周期Δｍで、送信時刻Ｔ１iを示すタイムスタンプを含むPTPメッセージとしてのSyncメッセージを、ネットワーク上に送信するようになされている。一方、PTPスレーブは、PTPマスタが送信したSyncメッセージを受信すると、そこに含まれる送信時刻Ｔ１iを示すタイムスタンプを抽出するとともに、その受信時刻Ｔ２iを取得するようになされている。すなわち、PTPスレーブは、Syncパケットを受信する毎に、送信時刻Ｔ１iと受信時刻Ｔ２iを得ることになる。
また、PTPスレーブは、PTPメッセージとしてのDelay_reqを、ネットワークを介してPTPマスタに送信し、そのときの送信時刻Ｔ２Xを記憶するようになされている。これを受信したPTPマスタは、その受信時刻Ｔ１Xを示すタイムスタンプを含めたDelay_resをPTPメッセージとしてのPTPスレーブに返信するようになされている。すなわち、PTPスレーブは、Delay_reqを送信し、それに応じてPTPマスタから返信されるDelay_resを受信することにより、Delay_reqの送信時刻Ｔ２Xと受信時刻Ｔ１Xを得ることになる。
なお、Syncメッセージ、Delay_req、Delay_resなどのPTPメッセージを、ネットワークを介して通信するために要する時間（以下、ネットワーク遅延と称する）は変動せず常に一定であると仮定する。
この場合、PTPマスタの発振周波数Ｆ１に対してPTPスレーブの発振周波数Ｆ２が完全に同期していれば、PTPマスタにおけるSyncメッセージの送信間隔Δｍ＝Ｔ１2－Ｔ１1とPTPスレーブにおけるSyncメッセージの受信間隔Δｓ＝Ｔ２2－Ｔ２1が等しくなる。換言すれば、ΔｍとΔｓの差Δｍ－Δｓが０ではない場合、PTPマスタの発振周波数Ｆ１に対してPTPスレーブの発振周波数Ｆ２は誤差があって同期していない。
したがって、周波数同期については、PTPスレーブにおいて、ΔｍとΔｓの差Δｍ－Δｓが０になるように、発振周波数Ｆ２を調整すればよい。以下、ΔｍとΔｓの差Δｍ－Δｓを周波数ずれと称する。周波数ずれは、次式（１）に従って算出する。
周波数ずれΔｍ－Δｓ
＝（Ｔ１2－Ｔ１1）－（Ｔ２2－Ｔ２1）＝（Ｔ２1－Ｔ１1）－（Ｔ２2－Ｔ１2）
・・・（１）
＝（Ｔ１2－Ｔ１1）－（Ｔ２2－Ｔ２1）＝（Ｔ２1－Ｔ１1）－（Ｔ２2－Ｔ１2）
・・・（１）
時刻同期については、上述したように周波数同期を確立した後、PTPスレーブがDelay_reqを送信し、その返信であるDelay_resを受信することにより、Delay_reqの送信時刻Ｔ２3と受信時刻Ｔ１3を得るようにする。
PTPマスタの時刻情報Ｔ１に対するPTPスレーブの時刻情報Ｔ２の差を時刻差とすれば、次式（２）および（３）が成立し、式（２）および（３）より次式（４）が求まる。
受信時刻Ｔ２2－送信時刻Ｔ１2＝ネットワーク遅延＋時刻差
・・・（２）
受信時刻Ｔ１3－送信時刻Ｔ２3＝ネットワーク遅延－時刻差
・・・（３）
時刻差＝｛（Ｔ２2－Ｔ１3）－（Ｔ１2－Ｔ２3）｝／２
・・・（４）
受信時刻Ｔ２2－送信時刻Ｔ１2＝ネットワーク遅延＋時刻差
・・・（２）
受信時刻Ｔ１3－送信時刻Ｔ２3＝ネットワーク遅延－時刻差
・・・（３）
時刻差＝｛（Ｔ２2－Ｔ１3）－（Ｔ１2－Ｔ２3）｝／２
・・・（４）
PTPスレーブにおいては、式（４）に示された時刻差が０となるように、時刻情報Ｔ２を調整すればよい。
図２は、PTPスレーブにおいて時刻同期を確立するための時刻制御装置の構成の一例を示している。
この時刻制御装置１０は、減算部１１，１２，１３、除算部１４、平均値算出部１５、PID(proportional integral differential)処理部１６、および時刻調整部１７から構成される。
減算部１１は、上述した式（２）に出現する受信時刻Ｔ２2－送信時刻Ｔ１2を算出して減算部１３に出力する。減算部１２は、上述した式（３）に出現する受信時刻Ｔ２3－送信時刻Ｔ１3を算出して減算部１３に出力する。減算部１３および除算部１４は、上述した式（４）で示される時刻差を算出して平均値算出部１５に出力する。
平均値算出部１５は、前段の除算部１４から入力される時刻差を最新のものから順に所定の数だけ保持しており、除算部１４から時刻差が入力される毎、保持している所定の数の時刻差との平均値を算出してPID処理部１６に出力する。
PID処理部１６は、平均値算出部１５からの時刻差の平均値を入力とし、後段の時刻調整部１７をPID制御するためのフィードバック制御値ｆ１を算出して時刻調整部１７に出力する。時刻調整部１７は、フィードバック制御値ｆ１に基づいて時刻情報Ｔ２を調整する。
ところで、PTPマスタとPTPスレーブが接続されている当該ネットワーク上に映像信号などの高容量のパケットが高速で流されるとネットワークに輻輳が生じてしまい、上述したPTPメッセージのネットワーク遅延が一時的に増加してしまうことが起こり得る。
このような場合、上述した仮定「PTPメッセージのネットワーク遅延は変動せず常に一定である」が成立しなくなってしまうので、上述した方法では周波数同期や時刻同期を正確に実行することができなかった。
本開示はこのような状況に鑑みてなされたものであり、ネットワーク上のマスタ機器との間で時刻情報を高精度に同期できるようにするものである。
本開示の一側面である時刻制御装置は、スレーブ機器に内蔵され、ネットワークを介して接続されたマスタ機器との間で時刻情報を同期させる時刻制御装置において、前記マスタ機器との間で送受信したメッセージの送受信時刻に基づいて、前記マスタ機器との時刻差、および前記メッセージを前記ネットワークを介して通信するために要する時間を示すネットワーク遅延を算出する算出部と、算出された前記時刻差に基づき、前記スレーブ機器の時刻情報をフィードバック制御するためのフィードバック制御値ｆ１を生成するPID処理部と、生成された前記フィードバック制御値ｆ１に基づいてフィードバック制御値ｆ０を生成するｆ０生成部と、算出された前記ネットワーク遅延に基づいて選択された前記フィードバック制御値ｆ１または前記フィードバック制御値ｆ０に従い、前記スレーブ機器の時刻情報を調整する調整部とを備える。
前記調整部は、算出された前記ネットワーク遅延がその最小値から所定の範囲の値である場合には前記フィードバック制御値ｆ１に従って前記スレーブ機器の時刻情報を調整し、算出された前記ネットワーク遅延がその最小値から所定の範囲外の値である場合には前記フィードバック制御値ｆ０に従って前記スレーブ機器の時刻情報を調整することができる。
前記ｆ０生成部は、所定の条件を満たすときに生成された複数の前記フィードバック制御値ｆ１を平均化することにより前記フィードバック制御値ｆ０を生成することができる。
前記ｆ０生成部は、算出された前記時刻差が０であるときに生成された複数の前記フィードバック制御値ｆ１を平均化することにより前記フィードバック制御値ｆ０を生成することができる。
前記ｆ０生成部は、算出された前記時刻差が所定の閾値よりも小さいときに生成された複数の前記フィードバック制御値ｆ１を平均化することにより前記フィードバック制御値ｆ０を生成することができる。
前記ｆ０生成部は、算出された前記ネットワーク遅延が所定の閾値よりも小さいときに生成された複数の前記フィードバック制御値ｆ１を平均化することにより前記フィードバック制御値ｆ０を生成することができる。
前記ｆ０生成部は、所定の動作開始期間において、算出された前記時刻差が所定の閾値よりも小さいときに生成された複数の前記フィードバック制御値ｆ１を平均化することにより前記フィードバック制御値ｆ０を生成し、前記所定の動作開始期間終了後において、算出された前記時刻差が０であるときに生成された複数の前記フィードバック制御値ｆ１を平均化することにより前記フィードバック制御値ｆ０を生成することができる。
前記ｆ０生成部は、所定の動作開始期間において、算出された前記時刻差が第１の閾値よりも小さいときに生成された複数の前記フィードバック制御値ｆ１を平均化することにより前記フィードバック制御値ｆ０を生成し、前記所定の動作開始期間終了後において、算出された前記時刻差が前記第１の閾値よりも小さな第２の閾値よりも小さいときに生成された複数の前記フィードバック制御値ｆ１を平均化することにより前記フィードバック制御値ｆ０を生成することができる。
前記ｆ０生成部は、所定の動作開始期間において、算出された前記ネットワーク遅延が第１の閾値よりも小さいときに生成された複数の前記フィードバック制御値ｆ１を平均化することにより前記フィードバック制御値ｆ０を生成し、前記所定の動作開始期間終了後において、算出された前記ネットワーク遅延が前記第１の閾値よりも小さな第２の閾値よりも小さいときに生成された複数の前記フィードバック制御値ｆ１を平均化することにより前記フィードバック制御値ｆ０を生成することができる。
本開示の一側面である時刻制御方法は、スレーブ機器に内蔵され、ネットワークを介して接続されたマスタ機器との間で時刻情報を同期させる時刻制御装置の時刻制御方法において、前記時刻制御装置による、前記マスタ機器との間で送受信したメッセージの送受信時刻に基づいて、前記マスタ機器との時刻差、および前記メッセージを前記ネットワークを介して通信するために要する時間を示すネットワーク遅延を算出する算出ステップと、算出された前記時刻差に基づき、前記スレーブ機器の時刻情報をフィードバック制御するためのフィードバック制御値ｆ１を生成するPID処理ステップと、生成された前記フィードバック制御値ｆ１に基づいてフィードバック制御値ｆ０を生成するｆ０生成ステップと、算出された前記ネットワーク遅延に基づいて選択された前記フィードバック制御値ｆ１または前記フィードバック制御値ｆ０に従い、前記スレーブ機器の時刻情報を調整する調整ステップとを含む。
本開示の一側面であるプログラムは、スレーブ機器に内蔵され、ネットワークを介して接続されたマスタ機器との間で時刻情報を同期させるコンピュータを、前記マスタ機器との間で送受信したメッセージの送受信時刻に基づいて、前記マスタ機器との時刻差、および前記メッセージを前記ネットワークを介して通信するために要する時間を示すネットワーク遅延を算出する算出部と、算出された前記時刻差に基づき、前記スレーブ機器の時刻情報をフィードバック制御するためのフィードバック制御値ｆ１を生成するPID処理部と、生成された前記フィードバック制御値ｆ１に基づいてフィードバック制御値ｆ０を生成するｆ０生成部と、算出された前記ネットワーク遅延に基づいて選択された前記フィードバック制御値ｆ１または前記フィードバック制御値ｆ０に従い、前記スレーブ機器の時刻情報を調整する調整部として機能させる。
本開示の一側面においては、マスタ機器との間で送受信したメッセージの送受信時刻に基づいて、前記マスタ機器との時刻差、および前記メッセージを前記ネットワークを介して通信するために要する時間を示すネットワーク遅延が算出され、算出された前記時刻差に基づき、前記スレーブ機器の時刻情報をフィードバック制御するためのフィードバック制御値ｆ１が生成され、生成された前記フィードバック制御値ｆ１に基づいてフィードバック制御値ｆ０が生成される。そして、算出された前記ネットワーク遅延に基づいて選択された前記フィードバック制御値ｆ１または前記フィードバック制御値ｆ０に従い、前記スレーブ機器の時刻情報が調整される。
本開示の一側面によれば、ネットワーク上のマスタ機器との間で時刻情報を高精度に同期させることができる。
以下、本開示を実施するための最良の形態（以下、実施の形態と称する）について、図面を参照しながら詳細に説明する。
本開示の実施の形態である時刻制御装置は、ネットワーク上のPTPマスタ（マスタ機器）とPTPメッセージを通信することにより、PTPマスタとの間で時刻情報を同期させるPTPスレーブ（スレーブ機器）に内蔵されるものである。なお、PTPマスタとの間で時刻情報を同期させるに先立ち、既にPTPスレーブの発振周波数Ｆ２については、PTPマスタの発振周波数Ｆ１と高精度に同期が確立しているものとする。
［時刻制御装置の構成例］
図３は、実施の形態である時刻制御装置の構成例を示している。この時刻制御装置３０は、ネットワーク遅延・時刻差算出部３１、スイッチ３７、最小値検出部３８、比較部３９、PID処理部４０、ｆ０生成部４１、セレクタ４２、および時刻調整部４３から構成される。
図３は、実施の形態である時刻制御装置の構成例を示している。この時刻制御装置３０は、ネットワーク遅延・時刻差算出部３１、スイッチ３７、最小値検出部３８、比較部３９、PID処理部４０、ｆ０生成部４１、セレクタ４２、および時刻調整部４３から構成される。
ネットワーク遅延・時刻差算出部３１は、減算部３２乃至３４、除算部３５、および加算部３６からなる。
減算部３２は、上述した式（２）に出現する受信時刻Ｔ２2－送信時刻Ｔ１2を算出して減算部３４および加算部３６に出力する。減算部３３は、上述した式（３）に出現する受信時刻Ｔ２3－送信時刻Ｔ１3を算出して減算部３４および加算部３６に出力する。減算部３４および除算部３５は、上述した式（４）に従い、時刻差を算出してスイッチ３７に出力する。加算部３６は、上述した式（２）および式（３）を加算することによりネットワーク遅延×２を算出して最小値検出部３８および比較部３９に出力する。
スイッチ３７は、比較部３９からの制御に従ってオン、オフすることにより、ネットワーク遅延・時刻差算出部３１の除算部３５から入力される時間差をPID処理部４０およびｆ０生成部４１に出力する。
最小値検出部３８は、ネットワーク遅延・時刻差算出部３１の加算部３６から入力されるネットワーク遅延×２を随時監視し、その入力値が保持している最小値よりも小さい場合には、その入力値により保持する最小値を更新する。また、最小値検出部３８は、保持する最小値を比較部３９に通知する。
比較部３９は、加算部３６から入力されるネットワーク遅延×２が、最小値検出部３８にて保持されている最小値を基準とする所定の閾値以下であるか否かを判定し、判定結果に基づいてスイッチ３７およびセレクタ４２を制御する。具体的には、判定結果が肯定である場合、スイッチ３７をオンとし、セレクタ４２を入力端子４２ａ側にスイッチングさせる。反対に、判定結果が否定である場合、スイッチ３７をオフとし、セレクタ４２を入力端子４２ｂ側にスイッチングさせる。
PID処理部４０は、スイッチ３７を介するネットワーク遅延・時刻差算出部３１からの時刻差を入力とし、後段の時刻調整部４３をPID制御するためのフィードバック制御値ｆ１を算出してセレクタ４２の入力端子４２ａおよびｆ０生成部４１に出力する。
ｆ０生成部４１は、PID処理部４０から順次入力されるフィードバック制御値ｆ１のうち、スイッチ３７を介してネットワーク遅延・時刻差算出部３１から入力される時刻差が所定の条件を満たすときのタイミングで入力されるものを複数保持する。また、ｆ０生成部４１は、保持する複数のフィードバック制御値ｆ１を平均化することによりフィードバック制御値ｆ０を算出してセレクタ４２の入力端子４２ｂに出力する。
セレクタ４２は、比較部３９からの制御に従い、入力端子４２ａに入力されるフィードバック制御値ｆ１、または入力端子４２ｂに入力されるフィードバック制御値ｆ０を時刻調整部４３に出力する。時刻調整部４３は、フィードバック制御値ｆ０またはフィードバック制御値ｆ１に基づいて内部時計の時刻情報Ｔ２を調整する。
[ｆ０生成部４１の第１の構成例]
図４は、ｆ０生成部４１の第１の構成例を示している。
図４は、ｆ０生成部４１の第１の構成例を示している。
ｆ０生成部４１の第１の構成例は、タイミング生成部５０、ラッチ５１、遅延部５２－１乃至５２－Ｎ、および平均値算出部５３から構成される。
タイミング生成部５０は、スイッチ３７を介してネットワーク遅延・時刻差算出部３１から入力される時刻差を監視し、時刻差が０であるときにラッチ５１に対する制御信号を出力する。
ラッチ５１は、PID処理部４０から順次入力されるフィードバック制御値ｆ１のうち、タイミング生成部５０から制御信号が入力されるタイミングで入力されるものを遅延部５２－１および平均値算出部５３に出力する。
遅延部５２－１は、ラッチ５１からフィードバック制御値ｆ１が入力される場合、それまで保持していたフィードバック制御値ｆ１を後段の遅延部５２－２および平均値算出部５３に出力するとともに、ラッチ５１から入力されるフィードバック制御値ｆ１を保持する。同様に、遅延部５１－２乃至５２－Ｎは、前段からフィードバック制御値ｆ１が入力される場合、それまで保持していたフィードバック制御値ｆ１を後段に出力するとともに、前段から入力されるフィードバック制御値ｆ１を保持する。
平均値算出部５３は、ラッチ５１および遅延部５２－１乃至５２－Ｎから入力されるＮ＋１個のフィードバック制御値ｆ１の平均値を算出してセレクタ４２の入力端子４２ｂに出力する。
なお、タイミング生成部５０において、時刻差が０であるときにラッチ５１に対する制御信号を出力する代わりに、時刻差が所定の閾値よりも小さいときにラッチ５１に対する制御信号を出力するようにしてもよい。あるいは、加算部３６にて算出されたネットワーク遅延をタイミング生成部５０に入力するようにし、ネットワーク遅延が所定の閾値よりも小さいときにラッチ５１に対する制御信号を出力するようにしてもよい。
[動作説明]
次に、時刻制御装置３０の動作について説明する。図５は、時刻制御装置３０による時刻制御処理を説明するフローチャートである。
次に、時刻制御装置３０の動作について説明する。図５は、時刻制御装置３０による時刻制御処理を説明するフローチャートである。
この時刻制御処理は、所定の間隔で定期的に実行される。ステップＳ１において、ネットワーク遅延・時刻差算出部３１の減算部３２は、上述した式（２）に出現する受信時刻Ｔ２2－送信時刻Ｔ１2を算出して減算部３４および加算部３６に出力する。ステップＳ２において、減算部３３は、上述した式（３）に出現する受信時刻Ｔ２3－送信時刻Ｔ１3を算出して減算部３４および加算部３６に出力する。
ステップＳ３において、減算部３４および除算部３５は、上述した式（４）に従い、時刻差を算出してスイッチ３７に出力する。加算部３６は、上述した式（２）および式（３）を加算することによりネットワーク遅延×２を算出して最小値検出部３８および比較部３９に出力する。
ステップＳ４において、比較部３９は、加算部３６から入力されたネットワーク遅延×２が、最小値検出部３８にて保持されている最小値を基準とする所定の閾値以下であるか否かを判定する。ここで、判定結果が肯定である場合、処理はステップＳ５に進められる。
ステップＳ５において、スイッチ３７は、比較部３９からの制御に従ってオンとされる。PID処理部４０は、スイッチ３７を介してネットワーク遅延・時刻差算出部３１から入力された時刻差に基づき、時刻調整部４３をPID制御するためのフィードバック制御値ｆ１を算出してセレクタ４２の入力端子４２ａおよびｆ０生成部４１に出力する。
ステップＳ６において、ｆ０生成部４１は、PID処理部４０から順次入力されるフィードバック制御値ｆ１に基づき、フィードバック制御値ｆ０を算出してセレクタ４２の入力端子４２ｂに出力する。
ステップＳ７において、セレクタ４２は、比較部３９からの制御に従い、入力端子４２ａ側にスイッチングし、時刻調整部４３に対してフィードバック制御値ｆ１を出力する。ステップＳ８において、時刻調整部４３は、フィードバック制御値ｆ１に基づいて内部時計の時刻情報Ｔ２を調整する。
なお、ステップＳ４において、判定結果が否定である場合、処理はステップＳ９に進められる。ステップＳ９において、スイッチ３７は、比較部３９からの制御に従ってオフとされる。また、セレクタ４２は、比較部３９からの制御に従い、入力端子４２ｂ側にスイッチングし、ステップＳ６にて生成されているフィードバック制御値ｆ０を時刻調整部４３に出力する。以上で、時刻制御処理は終了される。
以上説明したように、時刻制御装置３０による時刻制御処理によれば、ネットワーク遅延が大きい場合（ネットワーク遅延×２が所定の閾値以上である場合）においても、時刻差が０であるときの複数のフィードバック制御値ｆ１の平均値であるフィードバック制御値ｆ０に基づいて、時刻調整部４３にて時刻情報Ｔ２の調整が行われる。したがって、ネットワーク遅延が大きい場合（ネットワーク遅延×２が所定の閾値以上である場合）には時刻調整を行わない従来に比較して、マスタ機器の時刻情報Ｔ１とのずれを小さくすることができる。
[ｆ０生成部４１の第２の構成例]
図６は、ｆ０生成部４１の第２の構成例を示している。
図６は、ｆ０生成部４１の第２の構成例を示している。
ｆ０生成部４１の第２の構成例は、カウンタ６１、比較部６２、第１タイミング生成部６３、第２タイミング生成部６４、ラッチ５１、遅延部５２－１乃至５２－Ｎ、および平均値算出部５３から成る。
カウンタ６１は、時刻制御装置３０の動作開始時に０にリセットされ、その後、PID処理部４０からフィードバック制御値ｆ１が入力される毎に１ずつカウントアップし、そのカウント値を比較部６２に通知する。比較部６２は、カウンタ６１のカウント値と所定の固定値とを比較し、比較結果に応じて第１タイミング生成部６３または第２タイミング生成部６４を動作させる。具体的には、カウント値が所定の固定値を越えるまでは第１タイミング生成部６３を動作させ、カウント値が所定の固定値を越えた後は第２タイミング生成部６４を動作させる。
第１タイミング生成部６３は、スイッチ３７を介してネットワーク遅延・時刻差算出部３１から入力される時刻差を監視し、時刻差が所定の閾値（正の数）よりも小さいときにラッチ５１に対する制御信号を出力する。
第２タイミング生成部６４は、スイッチ３７を介してネットワーク遅延・時刻差算出部３１から入力される時刻差を監視し、時刻差が０であるときにラッチ５１に対する制御信号を出力する。
ラッチ５１、遅延部５２－１乃至５２－Ｎ、および平均値算出部５３については、図４に示されたｆ０生成部４１の第１の構成例と同様であるので、その説明は省略する。
ｆ０生成部４１の第２の構成例によれば、図４に示されたｆ０生成部４１の第１の構成例に比較し、時刻制御装置３０の動作開始の初期においては、ラッチ５１に対する制御信号の発生頻度が高くなるので、フィードバック制御値ｆ０をより早く生成することができる。なお、このとき生成されるフィードバック制御値ｆ０は、時刻差＝０に対するフィードバック制御値ｆ１に基づくものではなく、フィードバック制御値ｆ１に誤差（正負ランダム分布）も含まれている。しかしながら、フィードバック制御値ｆ０は複数のフィードバック制御値ｆ１の平均値なので、その誤差も互いに相殺されて低減することが期待できる。
したがって、ネットワーク遅延×２が最小値検出部３８にて保持されている最小値を基準とする所定の閾値よりも大きく、時刻調整部４３にフィードバック制御値ｆ０が入力される場合において、第１の構成例を採用した場合に比較して、より短時間で時刻調整を行うことが可能である。
さらに、ネットワーク遅延×２が最小値検出部３８にて保持されている最小値を基準とする所定の閾値以下であり、時刻調整部４３にフィードバック制御値ｆ１が入力される場合において、第１の構成例と同じ精度で時刻調整を行うことができる。
なお、第１タイミング生成部６３にて時刻差が所定の閾値よりも小さいか否かを判定し、第２タイミング生成部６４にて時刻差が０であるか否かを判定する代わりに、第１タイミング生成部６３にて時刻差が所定の第１の閾値よりも小さいか否かを判定し、第２タイミング生成部６４にて時刻差が第１の閾値よりも小さな第２の閾値よりも小さいか否かを判定するようにしてもよい。
あるいは、第１タイミング生成部６３にてネットワーク遅延が所定の第１の閾値よりも小さいか否かを判定し、第２タイミング生成部６４にてネットワーク遅延が第１の閾値よりも小さな第２の閾値よりも小さいか否かを判定するようにしてもよい。
ところで、上述した時刻制御装置３０による一連の処理は、ハードウェアにより実行することもできるし、ソフトウェアにより実行することもできる。一連の処理をソフトウェアにより実行する場合には、そのソフトウェアを構成するプログラムが、コンピュータにインストールされる。ここで、コンピュータには、専用のハードウェアに組み込まれているコンピュータや、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータなどが含まれる。
図７は、上述した一連の処理をプログラムにより実行するコンピュータのハードウェアの構成例を示すブロック図である。
コンピュータにおいて、CPU（Central Processing Unit）１０１，ROM（Read Only Memory）１０２，RAM（Random Access Memory）１０３は、バス１０４により相互に接続されている。
バス１０４には、さらに、入出力インタフェース１０５が接続されている。入出力インタフェース１０５には、入力部１０６、出力部１０７、記憶部１０８、通信部１０９、およびドライブ１１０が接続されている。
入力部１０６は、キーボード、マウス、マイクロフォンなどよりなる。出力部１０７は、ディスプレイ、スピーカなどよりなる。記憶部１０８は、ハードディスクや不揮発性のメモリなどよりなる。通信部１０９は、ネットワークインタフェースなどよりなる。ドライブ１１０は、磁気ディスク、光ディスク、光磁気ディスク、又は半導体メモリなどのリムーバブルメディア１１１を駆動する。
以上のように構成されるコンピュータでは、CPU１０１が、例えば、記憶部１０８に記憶されているプログラムを、入出力インタフェース１０５およびバス１０４を介して、RAM１０３にロードして実行することにより、上述した一連の処理が行われる。
コンピュータ（CPU１０１）が実行するプログラムは、例えば、パッケージメディア等としてのリムーバブルメディア１１１に記録して提供することができる。また、プログラムは、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の伝送媒体を介して提供することができる。
コンピュータでは、プログラムは、リムーバブルメディア１１１をドライブ１１０に装着することにより、入出力インタフェース１０５を介して、記憶部１０８にインストールすることができる。また、プログラムは、有線または無線の伝送媒体を介して、通信部１０９で受信し、記憶部１０８にインストールすることができる。その他、プログラムは、ROM１０２や記憶部１０８に、あらかじめインストールしておくことができる。
なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであってもよいし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであってもよい。
なお、本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
３０ 時刻制御装置， ３１ ネットワーク遅延・時刻差算出部， ３２乃至３４ 減算部， ３５ 除算部， ３６ 加算部， ３７ スイッチ， ３８ 最小値検出部， ３９ 比較部， ４０ PID処理部， ４１ ｆ０生成部， ４２ セレクタ， ４３ 時刻調整部， ５０ タイミング生成部， ５１ ラッチ， ５２ 遅延部， ５３ 平均値算出部， ６１ カウンタ， ６２ 比較部， ６３ 第１タイミング生成部， ６４ 第２タイミング生成部
Claims (11)
- スレーブ機器に内蔵され、ネットワークを介して接続されたマスタ機器との間で時刻情報を同期させる時刻制御装置において、
前記マスタ機器との間で送受信したメッセージの送受信時刻に基づいて、前記マスタ機器との時刻差、および前記メッセージを前記ネットワークを介して通信するために要する時間を示すネットワーク遅延を算出する算出部と、
算出された前記時刻差に基づき、前記スレーブ機器の時刻情報をフィードバック制御するためのフィードバック制御値ｆ１を生成するPID処理部と、
生成された前記フィードバック制御値ｆ１に基づいてフィードバック制御値ｆ０を生成するｆ０生成部と、
算出された前記ネットワーク遅延に基づいて選択された前記フィードバック制御値ｆ１または前記フィードバック制御値ｆ０に従い、前記スレーブ機器の時刻情報を調整する調整部と
を備える時刻制御装置。 - 前記調整部は、算出された前記ネットワーク遅延がその最小値から所定の範囲の値である場合には前記フィードバック制御値ｆ１に従って前記スレーブ機器の時刻情報を調整し、算出された前記ネットワーク遅延がその最小値から所定の範囲外の値である場合には前記フィードバック制御値ｆ０に従って前記スレーブ機器の時刻情報を調整する
請求項１に記載の時刻制御装置。 - 前記ｆ０生成部は、所定の条件を満たすときに生成された複数の前記フィードバック制御値ｆ１を平均化することにより前記フィードバック制御値ｆ０を生成する
請求項２に記載の時刻制御装置。 - 前記ｆ０生成部は、算出された前記時刻差が０であるときに生成された複数の前記フィードバック制御値ｆ１を平均化することにより前記フィードバック制御値ｆ０を生成する
請求項３に記載の時刻制御装置。 - 前記ｆ０生成部は、算出された前記時刻差が所定の閾値よりも小さいときに生成された複数の前記フィードバック制御値ｆ１を平均化することにより前記フィードバック制御値ｆ０を生成する
請求項３に記載の時刻制御装置。 - 前記ｆ０生成部は、算出された前記ネットワーク遅延が所定の閾値よりも小さいときに生成された複数の前記フィードバック制御値ｆ１を平均化することにより前記フィードバック制御値ｆ０を生成する
請求項３に記載の時刻制御装置。 - 前記ｆ０生成部は、
所定の動作開始期間において、算出された前記時刻差が所定の閾値よりも小さいときに生成された複数の前記フィードバック制御値ｆ１を平均化することにより前記フィードバック制御値ｆ０を生成し、
前記所定の動作開始期間終了後において、算出された前記時刻差が０であるときに生成された複数の前記フィードバック制御値ｆ１を平均化することにより前記フィードバック制御値ｆ０を生成する
請求項３に記載の時刻制御装置。 - 前記ｆ０生成部は、
所定の動作開始期間において、算出された前記時刻差が第１の閾値よりも小さいときに生成された複数の前記フィードバック制御値ｆ１を平均化することにより前記フィードバック制御値ｆ０を生成し、
前記所定の動作開始期間終了後において、算出された前記時刻差が前記第１の閾値よりも小さな第２の閾値よりも小さいときに生成された複数の前記フィードバック制御値ｆ１を平均化することにより前記フィードバック制御値ｆ０を生成する
請求項３に記載の時刻制御装置。 - 前記ｆ０生成部は、
所定の動作開始期間において、算出された前記ネットワーク遅延が第１の閾値よりも小さいときに生成された複数の前記フィードバック制御値ｆ１を平均化することにより前記フィードバック制御値ｆ０を生成し、
前記所定の動作開始期間終了後において、算出された前記ネットワーク遅延が前記第１の閾値よりも小さな第２の閾値よりも小さいときに生成された複数の前記フィードバック制御値ｆ１を平均化することにより前記フィードバック制御値ｆ０を生成する
請求項３に記載の時刻制御装置。 - スレーブ機器に内蔵され、ネットワークを介して接続されたマスタ機器との間で時刻情報を同期させる時刻制御装置の時刻制御方法において、
前記時刻制御装置による、
前記マスタ機器との間で送受信したメッセージの送受信時刻に基づいて、前記マスタ機器との時刻差、および前記メッセージを前記ネットワークを介して通信するために要する時間を示すネットワーク遅延を算出する算出ステップと、
算出された前記時刻差に基づき、前記スレーブ機器の時刻情報をフィードバック制御するためのフィードバック制御値ｆ１を生成するPID処理ステップと、
生成された前記フィードバック制御値ｆ１に基づいてフィードバック制御値ｆ０を生成するｆ０生成ステップと、
算出された前記ネットワーク遅延に基づいて選択された前記フィードバック制御値ｆ１または前記フィードバック制御値ｆ０に従い、前記スレーブ機器の時刻情報を調整する調整ステップと
を含む時刻制御方法。 - スレーブ機器に内蔵され、ネットワークを介して接続されたマスタ機器との間で時刻情報を同期させるコンピュータを、
前記マスタ機器との間で送受信したメッセージの送受信時刻に基づいて、前記マスタ機器との時刻差、および前記メッセージを前記ネットワークを介して通信するために要する時間を示すネットワーク遅延を算出する算出部と、
算出された前記時刻差に基づき、前記スレーブ機器の時刻情報をフィードバック制御するためのフィードバック制御値ｆ１を生成するPID処理部と、
生成された前記フィードバック制御値ｆ１に基づいてフィードバック制御値ｆ０を生成するｆ０生成部と、
算出された前記ネットワーク遅延に基づいて選択された前記フィードバック制御値ｆ１または前記フィードバック制御値ｆ０に従い、前記スレーブ機器の時刻情報を調整する調整部と
して機能させるプログラム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201280047854.4A CN103842917A (zh) | 2011-10-06 | 2012-09-27 | 时间控制装置、时间控制方法和程序 |
| EP12838784.2A EP2749968A1 (en) | 2011-10-06 | 2012-09-27 | Time control device, time control method, and program |
| US14/348,852 US20140241381A1 (en) | 2011-10-06 | 2012-09-27 | Time control device, time control method, and program |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011221470A JP2013083450A (ja) | 2011-10-06 | 2011-10-06 | 時刻制御装置、時刻制御方法、およびプログラム |
| JP2011-221470 | 2011-10-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| WO2013051446A1 true WO2013051446A1 (ja) | 2013-04-11 |
Family
ID=48043607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PCT/JP2012/074833 WO2013051446A1 (ja) | 2011-10-06 | 2012-09-27 | 時刻制御装置、時刻制御方法、およびプログラム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20140241381A1 (ja) |
| EP (1) | EP2749968A1 (ja) |
| JP (1) | JP2013083450A (ja) |
| CN (1) | CN103842917A (ja) |
| WO (1) | WO2013051446A1 (ja) |
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| Publication number | Publication date |
|---|---|
| EP2749968A1 (en) | 2014-07-02 |
| CN103842917A (zh) | 2014-06-04 |
| JP2013083450A (ja) | 2013-05-09 |
| US20140241381A1 (en) | 2014-08-28 |
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