WO2013008666A1 - 撮像装置 - Google Patents

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WO2013008666A1
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clock
unit
serial
serial data
reception
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Inventor
秀次 高橋
涼平 香川
学 石関
秀太郎 河野
Original Assignee
オリンパスメディカルシステムズ株式会社
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/7795—Circuitry for generating timing or clock signals

Definitions

  • the present invention relates to an imaging apparatus, and more particularly to an imaging apparatus that detects an abnormality in a transmission clock.
  • an endoscope or a digital camera is well known as an imaging device provided with a CCD sensor or a CMOS sensor.
  • an imaging apparatus Japanese Patent Laid-Open No. 2010-4146 discloses a camera system provided with a CMOS sensor.
  • This camera system includes an interface unit that holds external shutter setting data and the like, and a pixel driving unit that generates a driving pulse for performing shutter operation and reading of the pixel unit according to the setting data.
  • the CMOS sensor is disposed at the distal end portion of the insertion portion.
  • setting data for generating a drive pulse is input from a processor connected to a cable having a cable length of several tens of centimeters to several meters. This setting data is held in an externally accessible register provided in the CMOS sensor disposed at the distal end of the insertion portion.
  • the endoscope may be used in the vicinity of, for example, a high-power electric knife depending on the usage situation.
  • the driving pulse for driving the CMOS sensor is affected by noise from the electric knife.
  • the influence of such noise is that the setting data stored in the register is rewritten when the setting data is transmitted from the processor side or the imaging unit including the register is turned off. It disappears.
  • a driving pulse (including a cycle and a shutter) is generated by the sensor itself, and the timing at which the sensor is generated is determined by setting data held in an externally accessible register provided in the sensor. For this reason, if the value of the register differs from a desired value set by the processor, an output failure that cannot ensure a normal output occurs.
  • an endoscope including a CMOS sensor is normal when setting data transmitted from a processor or setting data held in a register provided in the CMOS sensor is affected by noise such as an electric knife. There is a possibility that the image cannot be secured.
  • FIG. 9 there is an endoscope system shown in FIG. 9 as an endoscope system for detecting such an abnormality in setting data.
  • FIG. 9 is a diagram for explaining the configuration of a conventional endoscope system.
  • the endoscope system 100 includes an imaging unit 101 provided at the distal end portion of the insertion portion of the endoscope, and a processor 102.
  • the imaging unit 101 includes a control register 103 and a register superimposing unit 104.
  • the processor 102 includes a control unit 105, a comparison register 106, a register separation unit 107, and a comparison unit 108.
  • Setting data is transmitted from the control unit 105 of the processor 102 to the control register 103 of the imaging unit 101.
  • the setting data is supplied to and held in the comparison register 106.
  • the imaging unit 101 performs imaging according to the setting data set in the control register 103, and the captured image data is input to the register superimposing unit 104.
  • Setting data is also input from the control register 103 to the register superimposing unit 104.
  • the register superimposing unit 104 generates a superimposition signal in which the setting data is superimposed on the image data, and transmits it to the register separating unit 107 of the processor 102.
  • the register separation unit 107 separates the transmitted superimposed signal into image data and setting data, outputs the image data to a signal processing unit (not shown), and outputs the setting data to the comparison unit 108.
  • the setting data held in the comparison register 106 is input to the comparison unit 108.
  • the comparison unit 108 compares the setting data supplied from the register separation unit 107 with the setting data supplied from the comparison register 106 and outputs an error signal to the control unit 105 if they do not match.
  • the control unit 105 determines that the setting data set in the control register 103 of the imaging unit 101 is abnormal, and transmits the setting data to the control register 103 again. Set.
  • the conventional endoscope system 100 detects the abnormality of the setting data by superimposing the setting data transmitted to the imaging unit 101 on the image data and feeding it back and comparing it with the transmitted setting data. .
  • FIG. 1 As another endoscope system for detecting an abnormality in setting data, there is an endoscope system shown in FIG.
  • FIG. 10 is a diagram for explaining another configuration of the conventional endoscope system.
  • the endoscope system 110 includes an endoscope 111, a processor 112, and a cable 113 that connects the endoscope 111 and the processor 112.
  • the cable 113 has a plurality of serial transmission paths 113a to 113n.
  • the endoscope 111 has an imaging unit 114 at the distal end of the insertion unit.
  • the processor 112 includes a plurality of decoding circuits 115a to 115n and a control unit 116.
  • the same image data picked up by the image pickup unit 114 is transmitted to the decoding circuits 115a to 115n of the processor 112 via the serial transmission lines 113a to 113n.
  • the decode circuits 115a to 115n detect whether the serial transmission lines 113a to 113n are disconnected from these image data, and hold the output by processing the image data from transmission lines other than the disconnected serial transmission line. To do.
  • the conventional endoscope system as shown in FIG. 9 and FIG. 10 is redundant because the setting data transmitted from the processor side to the imaging unit is fed back or the same data is transmitted by providing a plurality of serial transmission paths. It is.
  • an object of the present invention is to provide an imaging apparatus capable of ensuring a normal image even when an error occurs in a transmission clock.
  • An imaging device is a imaging device that receives data for controlling imaging through a communication path including a clock transmission path and a serial data transmission path, and a clock of a transmission clock input from the clock transmission path.
  • a counting unit that counts the width with an internal clock, and a count value counted by the counting unit is stored a predetermined number of times, and when the count value stored for the predetermined number of times is less than a predetermined threshold value,
  • the clock detection unit outputs the reception non-permission information, and when the reception permission information is input, it is input from the serial data transmission path Serial data is received based on the transmission clock, and when the reception non-permission information is input, serial data input from the serial data transmission path is not received. Comprising a serial data receiving unit.
  • FIG. 1 is a diagram illustrating a configuration of an endoscope system including an imaging device according to a first embodiment of the present invention. It is a figure which shows the structure of the imaging part which concerns on 1st Embodiment. It is a figure for demonstrating the detailed structure of a control signal interface part and a control register part. It is a figure for demonstrating the detailed structure of the control signal interface part and control register part which concern on 2nd Embodiment. It is a figure for demonstrating the detailed structure of the control signal interface part and control register part which concern on 3rd Embodiment. It is a figure for demonstrating operation
  • FIG. 1 is a diagram showing a configuration of an endoscope system including an imaging apparatus according to the first embodiment of the present invention.
  • an endoscope system 1 converts an imaging signal output from an endoscope 2 that images an object inside a living body and outputs an imaging signal into a video signal.
  • the cable 5 has a cable length of several tens of centimeters to several meters, for example.
  • the endoscope 2 includes an elongated flexible insertion portion 6 that can be inserted into the living body.
  • a distal end portion 7 is provided at the distal end of the insertion portion 6.
  • the distal end portion 7 is provided with an imaging unit 10 configured to capture a subject, for example, configured by a CMOS sensor.
  • the imaging unit 10 as an imaging apparatus according to the present embodiment performs imaging of a subject according to setting data such as a drive pulse, an imaging cycle, and a shutter (exposure time), and readout of the captured imaging signal, and the cable 5 is connected to the processor 3. Output via.
  • setting data such as a drive pulse, an imaging cycle, and a shutter (exposure time)
  • readout of the captured imaging signal and the cable 5 is connected to the processor 3.
  • Output via a detailed configuration of the imaging unit 10 provided at the distal end portion 7 will be described with reference to FIG.
  • FIG. 2 is a diagram illustrating a configuration of the imaging unit according to the first embodiment.
  • the imaging unit 10 includes a control signal interface unit 11, a control register unit 12, a timing generator (hereinafter referred to as TG) unit 13, a sensor unit 14, a signal processing unit 15, and an output processing unit 16. Composed.
  • the processor 3 includes a signal processing unit 17 and a control unit 18.
  • Setting data such as a driving pulse, an imaging cycle, and a shutter (exposure time) for driving the imaging unit 10 from the control unit 18 of the processor 3 is input to the control signal interface unit 11 via the cable 5 after the power is turned on. .
  • This setting data is transmitted as serial data via the cable 5.
  • the cable 5 has a serial data line and a serial clock line in parallel.
  • the control signal interface unit 11 takes in the serial data supplied from the control unit 18 based on the serial clock transmitted through the serial clock line. As will be described in detail with reference to FIG. 3 to be described later, the control signal interface unit 11 detects whether or not there is an abnormality in the serial clock. If there is no abnormality, the control signal interface unit 11 outputs serial data to the control register unit 12.
  • the control register unit 12 holds the setting data output from the control signal interface unit 11. Then, the control register unit 12 supplies the held setting data to each unit of the imaging unit 10, here, the TG unit 13, the signal processing unit 15, and the output processing unit 16.
  • the TG unit 13 generates a drive pulse for driving the sensor unit 14 based on the setting data from the control register unit 12 and outputs the drive pulse to the sensor unit 14.
  • the sensor unit 14 photoelectrically converts the optical image of the subject based on the drive pulse from the TG unit 13 to generate an imaging signal.
  • the sensor unit 14 outputs the generated imaging signal to the signal processing unit 15.
  • the signal processing unit 15 performs predetermined signal processing on the imaging signal output from the sensor unit 14 and outputs the processed signal to the output processing unit 16.
  • the output processing unit 16 performs a process of outputting the imaging signal subjected to the predetermined signal processing by the signal processing unit 15 to the signal processing unit 17 of the processor 3 by a predetermined transmission method.
  • the signal processing unit 17 of the processor 3 performs signal processing for converting the imaging signal from the output processing unit into a video signal and outputs the video signal to the monitor 4.
  • control signal interface unit 11 and the control register unit 12 will be described.
  • FIG. 3 is a diagram for explaining a detailed configuration of the control signal interface unit and the control register unit.
  • control register unit 12 has a plurality of control registers 21, 22 and 23 in this case.
  • the control register unit 12 includes three control registers 21 to 23, but is not limited to three.
  • the control signal interface unit 11 includes a serial data parallel conversion unit 31, an address decoding unit 32, a serial clock width counting unit 33, a serial clock width determination unit 34, a plurality of, here, three AND circuits 35, 36 and 37.
  • the serial data parallel conversion unit 31 as a serial data receiving unit converts serial data from the processor 3 into parallel data and outputs the parallel data to the control registers 21 to 23 of the control register unit 12.
  • the serial data parallel conversion unit 31 outputs serial data from the processor 3 to the address decoding unit 32.
  • the address decode unit 32 decodes an address from the serial data from the serial data parallel conversion unit 31 and outputs a write enable signal to each of the control registers 21 to 23 to the AND circuits 35 to 37.
  • the serial clock from the processor 3 is input to the serial clock width counting unit 33.
  • the serial clock width counting unit 33 as the counting unit counts the clock width by counting the clock width of the serial clock with the internal clock.
  • the serial clock width counting unit 33 outputs the counted value to the serial clock width determining unit 34.
  • the serial clock width determination unit 34 as a clock detection unit inputs the count value from the serial clock width count unit 33 a plurality of times, for example, eight times, and calculates the difference between the count values.
  • the serial clock width determination unit 34 compares the calculated difference value between the mutual count values with a predetermined width determination threshold value. If the difference value is less than the width determination threshold value, the AND circuits 35 to 37 use H as the clock width error signal. If it is equal to or greater than the width determination threshold, L is output to the AND circuits 35-37.
  • the AND circuits 35 to 37 perform AND operations on the write enable signal from the address decoding unit 32 and the clock width error signal from the serial clock width determination unit, respectively, and output them to the control registers 21 to 23 of the control register unit 12. That is, when the calculated difference value between the count values is less than the width determination threshold value, the write enable signal from the address decoding unit 32 is output to the control registers 21 to 23. And output to the control registers 21 to 23.
  • the control registers 21 to 23 fetch and hold the parallel data from the serial data / parallel conversion unit 31 based on the write enable signals from the AND circuits 35 to 37.
  • control registers 21 to 23 hold the setting data output from the control signal interface unit 11. Then, the control registers 21 to 23 supply the held setting data to each unit of the imaging unit 10, here, the TG unit 13, the signal processing unit 15, and the output processing unit 16.
  • the serial clock transmitted from the control unit 18 of the processor 3 is supplied to the serial clock width counting unit 33.
  • the clock width of the transmitted serial clock is counted by the internal clock.
  • This clock width is an H period, an L period, or one cycle of the serial clock.
  • the serial clock is several hundred kHz
  • the internal clock is several tens of MHz
  • the internal clock is faster than the serial clock. Therefore, the clock width of the serial clock is counted by counting the clock width of the serial clock with the internal clock.
  • the count value of the clock width counted by the serial clock width counting unit 33 is supplied to the serial clock width determining unit 34.
  • the serial clock width determination unit 34 stores the count value counted by the serial clock width counting unit 33 a predetermined number of times, for example, 8 times, and calculates the difference between the count values. Then, the serial clock width determination unit 34 determines whether or not the calculated difference value is less than the width determination threshold value. When the calculated difference value is equal to or larger than the width determination threshold, L (reception non-permission signal) is output to the AND circuits 35 to 37 as a clock width error signal.
  • the serial clock width counting unit 33 counts the difference between the count values.
  • the serial clock width counting unit 33 determines the minimum value and the maximum value of the count values stored a predetermined number of times. Alternatively, it may be determined whether or not the difference between the determined minimum value and maximum value is less than the width determination threshold value.
  • the AND circuits 35 to 37 the AND operation of the write enable signal from the address decoding unit 32 and the clock width error signal from the serial clock width determination unit 34 is performed.
  • the AND circuits 35 to 37 fix the write enable signal to L and output it to the control registers 21 to 23.
  • setting data is not captured when there is an abnormality in the serial clock.
  • the control signal interface unit 11 of the imaging unit 10 counts the clock width of the serial clock, which is a transmission clock, a plurality of times, and when the difference value between the mutual count values is less than a predetermined threshold, the received setting data Is set in the control registers 21 to 23, and the received setting data is not reflected in the control registers 21 to 23 when the value is equal to or greater than a predetermined threshold.
  • the setting data received with the abnormal clock is not set in the control registers 21 to 23, so that malfunction of the sensor unit 14 and the like can be avoided.
  • the imaging apparatus of the present embodiment it is possible to ensure a normal image even when an error occurs in the transmission clock.
  • FIG. 4 is a diagram for explaining a detailed configuration of the control signal interface unit and the control register unit according to the second embodiment.
  • the same components as those in FIG. 3 are denoted by the same reference numerals and description thereof is omitted.
  • the imaging unit 10 of the present embodiment is configured using a control signal interface unit 11a instead of the control signal interface unit 11 of the first embodiment.
  • the control signal interface unit 11a is configured by using a serial clock width determining unit 34a instead of the serial clock width determining unit 34 of FIG. 3 and adding a serial clock width holding unit 41.
  • the serial clock width determination unit 34a inputs the count value from the serial clock width counting unit 33 a plurality of times, calculates the difference between the count values, and the calculated difference value between the count values is equal to or less than the width determination threshold value Then, the average value of the count values of the clock widths input a plurality of times is calculated.
  • the serial clock width determination unit 34 a outputs the average value of the calculated clock width count values to the serial clock width holding unit 41.
  • the serial clock width holding unit 41 holds an average value of the count values of the clock widths output from the serial clock width determination unit 34a.
  • the serial clock width determination unit 34a compares the count value of the clock width of the serial clock that is subsequently input from the serial clock width counting unit 33 with the count value of the clock width held in the serial clock width holding unit 41, and H is output as the clock width error signal when the error is less than the predetermined error, and L is output as the clock width error signal when the error is equal to or greater than the predetermined error.
  • the serial clock width determination unit 34a holds the average value of the count values of the clock widths input a plurality of times in the serial clock width holding unit 41.
  • the present invention is not limited to this. Any one of the counted values of the clock width may be held in the serial clock width holding unit 41.
  • the serial clock width determination unit 34 a calculates a weighted average of the count value determined to be less than the predetermined error and the count value held in the serial clock width holding unit 41, and holds it in the serial clock width holding unit 41. You may make it make it.
  • the serial clock width determination unit 34a holds the serial clock width count value of the serial clock received normally in the serial clock width holding unit 41, and the clock width count value input thereafter is the serial clock width.
  • the count value of the clock width held in the holding unit 41 is compared.
  • the serial clock width determination unit 34a compares the count value of the input clock width with the count value of the clock width held in the serial clock width holding unit 41, and detects an abnormality in the serial clock.
  • the imaging apparatus of the present embodiment it is not necessary to input the count value of the clock width of the serial clock a plurality of times, calculate the difference between them, and compare with the width determination threshold value.
  • the determination processing time for detecting an abnormality of the serial clock can be shortened as compared with the imaging apparatus of the embodiment.
  • FIG. 5 is a diagram for explaining a detailed configuration of the control signal interface unit and the control register unit according to the third embodiment.
  • the same components as those in FIG. 4 are denoted by the same reference numerals and description thereof is omitted.
  • the imaging unit 10 of the present embodiment is configured using a control signal interface unit 11b instead of the control signal interface unit 11a of the second embodiment.
  • the AND circuits 35 to 37 of the control signal interface unit 11a in FIG. 4 are deleted, and a serial data parallel conversion unit 51, an internal serial clock generation unit 52, and a selector 53 are added. Configured.
  • Serial data transmitted from the control unit 18 of the processor 3 is input to the serial data parallel conversion unit 31 and the serial data parallel conversion unit 51.
  • the serial clock transmitted from the control unit 18 of the processor 3 is input to the serial data parallel conversion unit 31 and the internal serial clock generation unit 52.
  • the internal serial clock generator 52 receives the count value of the clock width held in the serial clock width holder 41 in addition to the serial clock from the processor 3.
  • the internal serial clock generation unit 52 generates an internal serial clock based on the serial clock from the processor 3 and the count value from the serial clock width holding unit 41 and supplies the internal serial clock to the serial data parallel conversion unit 51.
  • the serial data parallel conversion unit 51 takes in the serial data with the internal serial clock generated by the internal serial clock generation unit 52, converts the taken serial data into parallel data, and outputs the parallel data to the selector 53.
  • the selector 53 selects the parallel data from the serial data parallel conversion unit 31 or 51 based on the clock width error signal from the serial clock width determination unit 34 a and outputs it to the control registers 21 to 23 and the address decoding unit 32. Specifically, the selector 53 selects the parallel data from the serial data parallel conversion unit 31 when the serial clock width determination unit 34a determines that there is no error in the serial clock, and determines that there is an error in the serial clock. If so, the parallel data from the serial data parallel conversion unit 51 is selected.
  • 6A and 6B are diagrams for explaining the operation of the serial data conversion unit.
  • the internal serial clock generation unit 52 generates the internal serial clock from the count value of the clock width of the normal serial clock held in the serial clock width holding unit 41.
  • the serial data parallel conversion unit 51 the serial data can be normally taken in by the internal serial clock.
  • control signal interface unit 11b holds the clock cycle of the serial clock that has been normally received, and if an abnormality occurs in the serial clock, the control signal interface unit 11b performs internal processing at the held clock cycle.
  • a serial clock is generated, and the setting data received by the internal serial clock is set in the control registers 21 to 23.
  • the setting data can be normally received and set in the control registers 21 to 23. Imaging can be performed.
  • FIG. 7 is a diagram for explaining a detailed configuration of the control signal interface unit and the control register unit according to the fourth embodiment.
  • the same components as those in FIG. 5 are denoted by the same reference numerals and description thereof is omitted.
  • the imaging unit 10 of the present embodiment is configured using a control signal interface unit 11c instead of the control signal interface unit 11b of the third embodiment.
  • the control signal interface unit 11c uses a serial data parallel conversion unit 51a and an internal serial clock generation unit 52a, respectively, instead of the serial data parallel conversion unit 51 and the internal serial clock generation unit 52 of the control signal interface unit 11b of FIG. Composed.
  • the internal serial clock generation unit 52a generates a plurality of internal serial clocks having different phases, and outputs them to the serial data parallel conversion unit 51a.
  • three internal serial clocks generated by the internal serial clock generation unit 52a are described.
  • the present invention is not limited to this.
  • the serial data parallel conversion unit 51a receives the serial data from the processor 3 with a plurality of internal serial clocks generated by the internal serial clock generation unit 52a. Then, the serial data parallel conversion unit 51a compares the values of the plurality of received serial data, makes a majority decision, and converts the serial data having the largest value into parallel data.
  • FIG. 8 is a diagram for explaining the operation of the serial data conversion unit.
  • serial data parallel conversion unit 51a takes in serial data with the internal serial clocks A, B, and C, and compares the values of the taken serial data.
  • serial data parallel conversion unit 51a determines the serial data to be received by taking a majority vote of the plurality of serial data fetched. In this case, the serial data captured at the positions B and C of the serial data where no abnormality has occurred is received.
  • control signal interface unit 11c As described above, the control signal interface unit 11c according to the present embodiment generates a plurality of internal serial clocks having different phases, and takes the majority of the received plurality of serial data to receive normal serial data. I made it.

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Abstract

　撮像部１０は、クロック伝送路から入力されるシリアルクロックのクロック幅を、内部クロックで計数するシリアルクロック幅計数部３３と、シリアルクロック幅計数部３３により計数された計数値を、所定の回数保存し、所定の回数保存された計数値が、相互に所定の閾値未満である時、受信許可情報を出力し、計数値が所定の閾値以上である時、受信不許可情報を出力するシリアルクロック幅判定部３４と、受信許可情報が入力された時、シリアルデータ伝送路から入力されるシリアルデータを、シリアルクロックに基づき受信し、受信不許可情報が入力された時、シリアルデータ伝送路から入力されるシリアルデータを受信しないシリアルデータパラレル変換部３１と、を有する。

Description

撮像装置
　本発明は、撮像装置に関し、特に、伝送クロックの異常を検知する撮像装置に関する。
　従来、ＣＣＤセンサあるいはＣＭＯＳセンサ等が設けられた撮像装置としては、内視鏡あるいはデジタルカメラ等が周知である。例えば、このような撮像装置として、特開２０１０－４１４６号公報には、ＣＭＯＳセンサが設けられたカメラシステムが開示されている。
　このカメラシステムは、外部からのシャッタ設定データ等を保持するインターフェース部と、設定データに応じて画素部のシャッタ動作及び読み出しを行うための駆動パルスを生成する画素駆動部とを有している。
　また、ＣＭＯＳセンサを備える内視鏡は、挿入部の先端部にＣＭＯＳセンサが配置される。このような内視鏡は、例えば、数十ｃｍから数ｍのケーブル長を有するケーブルに接続されたプロセッサから駆動パルスを生成するための設定データが入力される。この設定データは、挿入部の先端部に配置されたＣＭＯＳセンサ内に設けられた外部からアクセス可能なレジスタに保持される。
　しかしながら、内視鏡は、その使用状況によって、例えば、高出力の電気メス等に近接して使用されることがある。このような、高出力の電気メス等に近接して内視鏡を使用した場合、ＣＭＯＳセンサを駆動する駆動パルスが電気メスからのノイズの影響を受ける。このようなノイズの影響としては、プロセッサ側から設定データを伝送する際に設定データが不正な値に書き換えられる、あるいは、レジスタを含む撮像部の電源が落ちることによりレジスタに保持された設定データが消失する等がある。
　特に、ＣＭＯＳセンサは、駆動パルス（周期、シャッタを含む）等をセンサ自体が発生させ、その発生するタイミングをセンサ内部に設けられている外部からアクセス可能なレジスタに保持した設定データで決定する。そのため、そのレジスタの値がプロセッサから設定された所望の値と相違が発生した場合、正常な出画を確保できない出画不良が発生する。即ち、ＣＭＯＳセンサを備える内視鏡は、プロセッサから伝送される設定データ、あるいは、ＣＭＯＳセンサ内に設けられたレジスタに保持された設定データが電気メス等のノイズの影響を受けた場合、正常な出画を確保できない虞がある。従来、このような設定データの異常を検知する内視鏡システムとしては図９に示す内視鏡システムがある。
　図９は、従来の内視鏡システムの構成を説明するための図である。
　図９に示すように、内視鏡システム１００は、内視鏡の挿入部の先端部に設けられている撮像部１０１と、プロセッサ１０２とから構成される。撮像部１０１は、制御レジスタ１０３と、レジスタ重畳部１０４とを有して構成される。また、プロセッサ１０２は、制御部１０５と、比較用レジスタ１０６と、レジスタ分離部１０７と、比較部１０８とを有して構成される。
　撮像部１０１の制御レジスタ１０３には、プロセッサ１０２の制御部１０５から設定データが伝送される。また、この設定データは、比較用レジスタ１０６に供給され保持される。
　撮像部１０１は、制御レジスタ１０３に設定された設定データに応じた撮像を行い、撮像された画像データは、レジスタ重畳部１０４に入力される。このレジスタ重畳部１０４には、制御レジスタ１０３から設定データも入力される。レジスタ重畳部１０４は、画像データに設定データを重畳した重畳信号を生成し、プロセッサ１０２のレジスタ分離部１０７に伝送する。レジスタ分離部１０７は、伝送された重畳信号を画像データと設定データとに分離し、画像データを図示しない信号処理部に出力し、設定データを比較部１０８に出力する。
　比較部１０８には、比較用レジスタ１０６に保持された設定データが入力される。比較部１０８は、レジスタ分離部１０７から供給された設定データと、比較用レジスタ１０６から供給された設定データとを比較し、一致しない場合、エラー信号を制御部１０５に出力する。制御部１０５は、比較部１０８からエラー信号が入力されると、撮像部１０１の制御レジスタ１０３に設定された設定データに異常があると判定し、再度、制御レジスタ１０３に設定データを伝送して設定する。
　このように、従来の内視鏡システム１００は、撮像部１０１に伝送した設定データを画像データに重畳してフィードバックし、伝送した設定データと比較することにより、設定データの異常を検知している。
　また、設定データの異常を検知する他の内視鏡システムとしては図１０に示す内視鏡システムがある。
　図１０は、従来の内視鏡システムの他の構成を説明するための図である。
　内視鏡システム１１０は、内視鏡１１１と、プロセッサ１１２と、内視鏡１１１とプロセッサ１１２とを接続するケーブル１１３とから構成される。ケーブル１１３は、複数のシリアル伝送路１１３ａ～１１３ｎを有している。また、内視鏡１１１は、挿入部の先端部に撮像部１１４を有する。さらに、プロセッサ１１２は、複数のデコード回路１１５ａ～１１５ｎと、制御部１１６とを有する。
　撮像部１１４で撮像された同じ画像データは、シリアル伝送路１１３ａ～１１３ｎを介してプロセッサ１１２のデコード回路１１５ａ～１１５ｎに伝送される。デコード回路１１５ａ～１１５ｎは、これらの画像データからシリアル伝送路１１３ａ～１１３ｎが断線していないかを検知し、断線したシリアル伝送路以外の伝送路からの画像データを処理することで出画を保持する。
　例えば、このような複数のシリアル伝送路１１３ａ～１１３ｎを利用して同じ設定データを撮像部１１４に伝送し、ノイズの影響を受けた設定データ以外の設定データを制御レジスタに保持することが考えられる。
　しかしながら、図９及び図１０に示すような従来の内視鏡システムは、プロセッサ側から撮像部に伝送した設定データをフィードバックしたり、複数のシリアル伝送路を設けて同じデータを伝送するため、冗長である。
　さらに、伝送データと伝送クロックとが並走するシリアル伝送の場合は、伝送データだけではなく、伝送クロックに関してもエラーが発生することがある。伝送クロックエラーが発生した場合、伝送データ自体を正常に受信することができないため、制御レジスタに所望の値を設定できず、正常な出画を確保できない虞がある。
　そこで、本発明は、伝送クロックにエラーが発生した場合にも正常な出画を確保することができる撮像装置を提供することを目的とする。
　本発明の一態様の撮像装置は、クロック伝送路とシリアルデータ伝送路とで構成される通信路により撮像を制御するデータを受信する撮像装置において、前記クロック伝送路から入力される伝送クロックのクロック幅を、内部クロックで計数する計数部と、前記計数部により計数された計数値を、所定の回数保存し、前記所定の回数保存された計数値が、相互に所定の閾値未満である時、受信許可情報を出力し、前記計数値が所定の閾値以上である時、受信不許可情報を出力するクロック検出部と、前記受信許可情報が入力された時、前記シリアルデータ伝送路から入力されるシリアルデータを、前記伝送クロックに基づき受信し、前記受信不許可情報が入力された時、前記シリアルデータ伝送路から入力されるシリアルデータを受信しないシリアルデータ受信部と、を備える。
本発明の第１の実施の形態に係る撮像装置を含む内視鏡システムの構成を示す図である。 第１の実施の形態に係る撮像部の構成を示す図である。 制御信号インターフェース部及び制御レジスタ部の詳細な構成について説明するための図である。 第２の実施の形態に係る制御信号インターフェース部及び制御レジスタ部の詳細な構成について説明するための図である。 第３の実施の形態に係る制御信号インターフェース部及び制御レジスタ部の詳細な構成について説明するための図である。 シリアルデータ変換部の動作について説明するための図である。 シリアルデータ変換部の動作について説明するための図である。 第４の実施の形態に係る制御信号インターフェース部及び制御レジスタ部の詳細な構成について説明するための図である。 シリアルデータ変換部の動作について説明するための図である。 従来の内視鏡システムの構成を説明するための図である。 従来の内視鏡システムの他の構成を説明するための図である。
　以下、図面を参照して本発明の実施の形態について詳細に説明する。
（第１の実施の形態）
　まず、図１に基づき、本発明の第１の実施の形態に係る撮像装置を含む内視鏡システムの構成について説明する。
　図１は、本発明の第１の実施の形態に係る撮像装置を含む内視鏡システムの構成を示す図である。
　図１に示すように、内視鏡システム１は、生体の内部の被写体を撮像して撮像信号を出力する内視鏡２と、内視鏡２から出力される撮像信号を映像信号に変換して出力するプロセッサ３と、プロセッサ３から出力される映像信号に応じた画像を表示するモニタ４と、内視鏡２とプロセッサ３とを接続するケーブル５とを有して構成されている。このケーブル５は、例えば、数十ｃｍから数ｍのケーブル長を有する。
　内視鏡２は、生体の内部に挿入可能な細長の可撓性を有する挿入部６を備えている。挿入部６の先端には、先端部７が設けられている。この先端部７には、被写体を撮像する、例えばＣＭＯＳセンサにより構成される撮像部１０が設けられている。
　本実施の形態の撮像装置としての撮像部１０は、駆動パルス、撮像周期、シャッタ（露光時間）等の設定データに応じた被写体の撮像及び撮像した撮像信号の読み出しを行い、プロセッサ３にケーブル５を介して出力する。ここで、図２を用いて、先端部７に設けられている撮像部１０の詳細な構成について説明する。
　図２は、第１の実施の形態に係る撮像部の構成を示す図である。
　撮像部１０は、制御信号インターフェース部１１と、制御レジスタ部１２と、タイミングジェネレータ（以下、ＴＧという）部１３と、センサ部１４と、信号処理部１５と、出力処理部１６とを有して構成される。また、プロセッサ３は、信号処理部１７と、制御部１８とを有して構成される。
　制御信号インターフェース部１１には、電源投入後にプロセッサ３の制御部１８から撮像部１０を駆動するための駆動パルス、撮像周期、シャッタ（露光時間）等の設定データがケーブル５を介して入力される。この設定データは、シリアルデータとしてケーブル５を介して伝送される。ケーブル５は、シリアルデータ線とシリアルクロック線とが並列していている。制御信号インターフェース部１１は、シリアルクロック線で伝送されるシリアルクロックに基づき、制御部１８から供給されるシリアルデータを取り込む。制御信号インターフェース部１１は、後述する図３を用いて詳細に説明するが、シリアルクロックの異常があるか否かを検出し、異常がない場合、シリアルデータを制御レジスタ部１２に出力する。
　制御レジスタ部１２は、制御信号インターフェース部１１から出力された設定データを保持する。そして、制御レジスタ部１２は、保持した設定データを撮像部１０の各部、ここではＴＧ部１３、信号処理部１５及び出力処理部１６に供給する。
　ＴＧ部１３は、制御レジスタ部１２からの設定データに基づき、センサ部１４を駆動する駆動パルスを生成し、センサ部１４に出力する。
　センサ部１４は、ＴＧ部１３からの駆動パルスに基づき被写体の光学像を光電変換して撮像信号を生成する。センサ部１４は、生成した撮像信号を信号処理部１５に出力する。
　信号処理部１５は、センサ部１４から出力された撮像信号に所定の信号処理を施し、出力処理部１６に出力する。
　出力処理部１６は、信号処理部１５で所定の信号処理が施された撮像信号を所定の伝送方式でプロセッサ３の信号処理部１７に出力する処理を行う。
　プロセッサ３の信号処理部１７は、出力処理部からの撮像信号を映像信号に変換する信号処理を行い、モニタ４に出力する。
　次に、制御信号インターフェース部１１及び制御レジスタ部１２の詳細な構成について説明する。
　図３は、制御信号インターフェース部及び制御レジスタ部の詳細な構成について説明するための図である。
　図３に示すように、制御レジスタ部１２は、複数、ここでは、３つの制御レジスタ２１、２２及び２３を有している。なお、制御レジスタ部１２は、３つの制御レジスタ２１～２３を有する構成であるが、３つに限定されるものではない。
　また、制御信号インターフェース部１１は、シリアルデータパラレル変換部３１と、アドレスデコード部３２と、シリアルクロック幅計数部３３と、シリアルクロック幅判定部３４と、複数、ここでは、３つのＡＮＤ回路３５、３６及び３７とを有して構成されている。
　シリアルデータ受信部としてのシリアルデータパラレル変換部３１は、プロセッサ３からのシリアルデータをパラレルデータに変換し、制御レジスタ部１２の制御レジスタ２１～２３に出力する。また、シリアルデータパラレル変換部３１は、プロセッサ３からのシリアルデータをアドレスデコード部３２に出力する。
　アドレスデコード部３２は、シリアルデータパラレル変換部３１からのシリアルデータからアドレスをデコードし、各制御レジスタ２１～２３へのライトイネーブル信号をＡＮＤ回路３５～３７に出力する。
　シリアルクロック幅計数部３３には、プロセッサ３からのシリアルクロックが入力される。計数部としてのシリアルクロック幅計数部３３は、シリアルクロックのクロック幅を内部クロックでカウントすることでクロック幅を計数する。シリアルクロック幅計数部３３は、計数した計数値をシリアルクロック幅判定部３４に出力する。
　クロック検出部としてのシリアルクロック幅判定部３４は、シリアルクロック幅計数部３３からの計数値を複数回、例えば、８回入力し、相互の計数値の差分を算出する。シリアルクロック幅判定部３４は、算出した相互の計数値の差分値と、予め定められた幅判定閾値とを比較し、幅判定閾値未満の場合、クロック幅エラー信号としてＨをＡＮＤ回路３５～３７に出力し、幅判定閾値以上の場合、ＬをＡＮＤ回路３５～３７に出力する。
　ＡＮＤ回路３５～３７は、それぞれアドレスデコード部３２からのライトイネーブル信号とシリアルクロック幅判定部からのクロック幅エラー信号とのＡＮＤ演算を行い、制御レジスタ部１２の制御レジスタ２１～２３に出力する。即ち、算出した相互の計数値の差分値が幅判定閾値未満の場合、アドレスデコード部３２からのライトイネーブル信号が制御レジスタ２１～２３に出力され、幅判定閾値以上の場合、ライトイネーブル信号がＬに固定され制御レジスタ２１～２３に出力される。
　制御レジスタ２１～２３は、シリアルデータパラレル変換部３１からのパラレルデータをＡＮＤ回路３５～３７からのライトイネーブル信号に基づいて取り込み、保持する。
　制御レジスタ２１～２３は、制御信号インターフェース部１１から出力された設定データを保持する。そして、制御レジスタ２１～２３は、保持した設定データを撮像部１０の各部、ここではＴＧ部１３、信号処理部１５及び出力処理部１６に供給する。
　次に、図３を用いてシリアルクロックに異常が発生した際の動作について説明する。
　プロセッサ３の制御部１８から伝送されたシリアルクロックは、シリアルクロック幅計数部３３に供給される。シリアルクロック幅計数部３３では、伝送されたシリアルクロックのクロック幅が内部クロックにより計数される。このクロック幅は、シリアルクロックのＨ期間、Ｌ期間または１周期である。一般的に、シリアルクロックは数百ｋＨｚであり、内部クロックは数十ＭＨｚであり、内部クロックがシリアルクロックより高速となっている。そこで、シリアルクロックのクロック幅を内部クロックでカウントすることにより、シリアルクロックのクロック幅を計数している。
　シリアルクロック幅計数部３３で計数されたクロック幅の計数値は、シリアルクロック幅判定部３４に供給される。シリアルクロック幅判定部３４では、シリアルクロック幅計数部３３で計数された計数値を所定の回数保存し、例えば、８回保存し、相互の計数値の差分を算出する。そして、シリアルクロック幅判定部３４では、算出した差分値が幅判定閾値未満か否かを判定する。算出した差分値が幅判定閾値以上の場合は、クロック幅エラー信号としてＬ（受信不許可信号）をＡＮＤ回路３５～３７に出力する。なお、シリアルクロック幅計数部３３は、相互の計数値の差分を計数しているが、これに限定されることなく、例えば、所定の回数保存した計数値の最小値と最大値とを判定し、判定した最小値と最大値との差分が幅判定閾値未満か否かを判定するようにしてもよい。
　ＡＮＤ回路３５～３７では、アドレスデコード部３２からのライトイネーブル信号をシリアルクロック幅判定部３４からのクロック幅エラー信号とのＡＮＤ演算が行われる。ＡＮＤ回路３５～３７は、シリアルクロック幅判定部３４からクロック幅エラー信号が出力されると、ライトイネーブル信号をＬに固定して制御レジスタ２１～２３に出力する。これにより、制御レジスタ２１～２３では、シリアルクロックに異常があった場合には、設定データが取り込まれないようになる。
　以上のように、撮像部１０の制御信号インターフェース部１１は、伝送クロックであるシリアルクロックのクロック幅を複数回計数し、相互の計数値の差分値が所定の閾値未満の場合、受信した設定データを制御レジスタ２１～２３に設定し、所定の閾値以上の場合、受信した設定データを制御レジスタ２１～２３に反映させないようにした。この結果、異常があったクロックで受信した設定データが制御レジスタ２１～２３に設定されないようになるため、センサ部１４等の誤動作を回避することができる。
　よって、本実施の形態の撮像装置によれば、伝送クロックにエラーが発生した場合にも正常な出画を確保することができる。
（第２の実施の形態）
　次に、第２の実施の形態について説明する。
　図４は、第２の実施の形態に係る制御信号インターフェース部及び制御レジスタ部の詳細な構成について説明するための図である。なお、図４において図３と同様の構成については、同一の符号を付して説明を省略する。
　本実施の形態の撮像部１０は、第１の実施の形態の制御信号インターフェース部１１に代わり、制御信号インターフェース部１１ａを用いて構成される。この制御信号インターフェース部１１ａは、図３のシリアルクロック幅判定部３４に代わり、シリアルクロック幅判定部３４ａを用いるとともに、シリアルクロック幅保持部４１が追加されて構成される。
　シリアルクロック幅判定部３４ａは、シリアルクロック幅計数部３３からの計数値を複数回入力し、相互の計数値の差分を算出し、算出した相互の計数値の差分値が幅判定閾値以下の場合、複数回入力されたクロック幅の計数値の平均値を算出する。シリアルクロック幅判定部３４ａは、算出したクロック幅の計数値の平均値をシリアルクロック幅保持部４１に出力する。シリアルクロック幅保持部４１は、シリアルクロック幅判定部３４ａから出力されたクロック幅の計数値の平均値を保持する。
　シリアルクロック幅判定部３４ａは、以降にシリアルクロック幅計数部３３から入力されるシリアルクロックのクロック幅の計数値を、シリアルクロック幅保持部４１に保持されたクロック幅の計数値と比較し、所定の誤差未満の場合、クロック幅エラー信号としてＨを出力し、所定の誤差以上の場合、クロック幅エラー信号としてＬを出力する。
　なお、シリアルクロック幅判定部３４ａは、複数回入力されたクロック幅の計数値の平均値をシリアルクロック幅保持部４１に保持させているが、これに限定されることなく、例えば、複数回入力されたクロック幅の計数値のいずれか１つの計数値をシリアルクロック幅保持部４１に保持させるようにしてもよい。さらに、シリアルクロック幅判定部３４ａは、所定の誤差未満と判定した計数値と、シリアルクロック幅保持部４１に保持している計数値との加重平均を算出し、シリアルクロック幅保持部４１に保持させるようにしてもよい。
　このように、シリアルクロック幅判定部３４ａは、正常に受信したシリアルクロックのクロック幅の計数値をシリアルクロック幅保持部４１に保持し、以降に入力されるクロック幅の計数値は、シリアルクロック幅保持部４１に保持されたクロック幅の計数値と比較するようにした。そして、シリアルクロック幅判定部３４ａは、入力されるクロック幅の計数値とシリアルクロック幅保持部４１に保持されたクロック幅の計数値とを比較し、シリアルクロックの異常を検知する。
　この結果、本実施の形態の撮像装置によれば、シリアルクロックのクロック幅の計数値を複数回入力して、相互の差分を算出し、幅判定閾値と比較する必要がなくなるため、第１の実施の形態の撮像装置よりも、シリアルクロックの異常検出の判定処理時間を短縮することができる。
（第３の実施の形態）
　次に、第３の実施の形態について説明する。
　図５は、第３の実施の形態に係る制御信号インターフェース部及び制御レジスタ部の詳細な構成について説明するための図である。なお、図５において図４と同様の構成については、同一の符号を付して説明を省略する。
　本実施の形態の撮像部１０は、第２の実施の形態の制御信号インターフェース部１１ａに代わり、制御信号インターフェース部１１ｂを用いて構成される。この制御信号インターフェース部１１ｂは、図４の制御信号インターフェース部１１ａのＡＮＤ回路３５～３７が削除されるとともに、シリアルデータパラレル変換部５１と、内部シリアルクロック生成部５２と、セレクタ５３とが追加されて構成される。
　プロセッサ３の制御部１８から伝送されたシリアルデータは、シリアルデータパラレル変換部３１及びシリアルデータパラレル変換部５１に入力される。また、プロセッサ３の制御部１８から伝送されたシリアルクロックは、シリアルデータパラレル変換部３１及び内部シリアルクロック生成部５２に入力される。
　内部シリアルクロック生成部５２には、プロセッサ３からのシリアルクロックに加え、シリアルクロック幅保持部４１に保持されたクロック幅の計数値が入力される。内部シリアルクロック生成部５２は、プロセッサ３からのシリアルクロックとシリアルクロック幅保持部４１からの計数値とに基づき、内部シリアルクロックを生成し、シリアルデータパラレル変換部５１に供給する。
　シリアルデータパラレル変換部５１は、内部シリアルクロック生成部５２で生成された内部シリアルクロックでシリアルデータを取り込み、取り込んだシリアルデータをパラレルデータに変換してセレクタ５３に出力する。
　セレクタ５３は、シリアルクロック幅判定部３４ａからのクロック幅エラー信号に基づき、シリアルデータパラレル変換部３１または５１からのパラレルデータを選択し、制御レジスタ２１～２３及びアドレスデコード部３２に出力する。具体的には、セレクタ５３は、シリアルクロック幅判定部３４ａでシリアルクロックにエラーがないと判定された場合、シリアルデータパラレル変換部３１からのパラレルデータを選択し、シリアルクロックにエラーがあると判定された場合、シリアルデータパラレル変換部５１からのパラレルデータを選択する。
　図６Ａ及び図６Ｂは、シリアルデータ変換部の動作について説明するための図である。
　図６Ａに示すように、プロセッサ３からのシリアルクロック（外部シリアルクロック）に異常が発生すると、内部カウンタでのカウント値が正常のカウント値より大きくなる。
　これに対し、図６Ｂに示すように、内部シリアルクロック生成部５２では、シリアルクロック幅保持部４１に保持されている正常なシリアルクロックのクロック幅の計数値から内部シリアルクロックが生成される。シリアルデータパラレル変換部５１では、この内部シリアルクロックによりシリアルデータを正常に取り込むことができる。
　以上のように、本実施の形態の制御信号インターフェース部１１ｂは、正常に受信したシリアルクロックのクロック周期を保持して、シリアルクロックに異常が発生した場合には、保持しているクロック周期で内部シリアルクロックを生成し、この内部シリアルクロックで受信した設定データを制御レジスタ２１～２３に設定するようにした。
　この結果、本実施の形態の撮像装置によれば、シリアルクロックに異常が発生した場合でも、設定データを正常に受信し、制御レジスタ２１～２３に設定できるため、ユーザの所望の設定データでの撮像が可能となる。
（第４の実施の形態）
　次に、第４の実施の形態について説明する。
　図７は、第４の実施の形態に係る制御信号インターフェース部及び制御レジスタ部の詳細な構成について説明するための図である。なお、図７において図５と同様の構成については、同一の符号を付して説明を省略する。
　本実施の形態の撮像部１０は、第３の実施の形態の制御信号インターフェース部１１ｂに代わり、制御信号インターフェース部１１ｃを用いて構成される。この制御信号インターフェース部１１ｃは、図５の制御信号インターフェース部１１ｂのシリアルデータパラレル変換部５１及び内部シリアルクロック生成部５２に代わり、それぞれシリアルデータパラレル変換部５１ａ及び内部シリアルクロック生成部５２ａを用いて構成される。
　内部シリアルクロック生成部５２ａは、それぞれ位相の異なる複数の内部シリアルクロックを生成し、シリアルデータパラレル変換部５１ａに出力する。なお、本実施の形態では、内部シリアルクロック生成部５２ａで生成される内部シリアルクロックは３つとして説明するが、これに限定されるものではない。
　シリアルデータパラレル変換部５１ａは、プロセッサ３からのシリアルデータを、内部シリアルクロック生成部５２ａで生成された複数の内部シリアルクロックで受信する。そして、シリアルデータパラレル変換部５１ａは、受信した複数のシリアルデータの値を比較し、多数決を行い、最も多い値のシリアルデータをパラレルデータに変換する。
　図８は、シリアルデータ変換部の動作について説明するための図である。
　図８に示すように、内部シリアルクロック生成部５２ａでは、それぞれ位相の異なる内部シリアルクロックＡ，Ｂ及びＣが生成され、シリアルデータパラレル変換部５１ａに出力される。シリアルデータパラレル変換部５１ａでは、内部シリアルクロックＡ，Ｂ及びＣでシリアルデータを取り込み、取り込んだシリアルデータの値を比較する。
　例えば、シリアルデータのＡで示す位置のデータにノイズ等で異常が発生している場合、内部シリアルクロックＡでシリアルデータを取り込むと、設定データに異常が発生する。これに対して、シリアルデータパラレル変換部５１ａでは、シリアルデータのＢ及びＣで示す位置のデータも、内部シリアルクロックＢ及びＣで取り込む。シリアルデータパラレル変換部５１ａは、取り込んだ複数のシリアルデータの多数決をとり、受信するシリアルデータを決定する。この場合、異常が発生していないシリアルデータのＢ及びＣの位置で取り込まれたシリアルデータが受信されることになる。
　以上のように、本実施の形態の制御信号インターフェース部１１ｃは、位相の異なる複数の内部シリアルクロックを生成し、受信した複数のシリアルデータの多数決を取ることで、正常なシリアルデータを受信するようにした。
　この結果、本実施の形態の撮像装置によれば、シリアルデータの一部に異常があった場合でも、正常な設定データを受信して、制御レジスタ２１～２３に設定することができる。
　本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
　本出願は、２０１１年７月８日に日本国に出願された特願２０１１－１５２１７５号公報を優先権主張の基礎として出願するものであり、上記の開示内容は、本願明細書、請求の範囲、図面に引用されたものとする。

Claims (4)

  1. 　クロック伝送路とシリアルデータ伝送路とで構成される通信路により撮像を制御するデータを受信する撮像装置において、
    　前記クロック伝送路から入力される伝送クロックのクロック幅を、内部クロックで計数する計数部と、
    　前記計数部により計数された計数値を、所定の回数保存し、前記所定の回数保存された計数値が、相互に所定の閾値未満である時、受信許可情報を出力し、前記計数値が所定の閾値以上である時、受信不許可情報を出力するクロック検出部と、
    　前記受信許可情報が入力された時、前記シリアルデータ伝送路から入力されるシリアルデータを、前記伝送クロックに基づき受信し、前記受信不許可情報が入力された時、前記シリアルデータ伝送路から入力されるシリアルデータを受信しないシリアルデータ受信部と、
    を備えたことを特徴とする撮像装置。
  2. 　前記撮像装置のクロック検出部は、前記所定の回数保存された計数値が、相互に所定の誤差未満であった場合に、前記所定の回数保存された計数値に基づいてクロック計数値を設定し、前記クロック計数値と、前記計数部で計数された別の計数値とが所定の閾値未満である時、前記受信許可情報を出力し、前記クロック計数値と、前記計数部で計数された別の計数値とが所定の閾値以上である時、前記受信不許可情報を出力することを特徴とする請求項１に記載の撮像装置。
  3. 　前記撮像装置は、更に、前記計数部により計数された前記伝送クロックの計数値に基づき、前記内部クロックを分周して受信クロックを生成する受信クロック生成部を備え、
    　前記シリアルデータ受信部は、前記受信不許可情報が入力された時、前記受信クロックに基づき、前記シリアルデータ伝送路から入力されるシリアルデータを受信することを特徴とする請求項１に記載の撮像装置。
  4. 　前記受信クロック生成部は、前記内部クロックを分周して、それぞれ位相が異なる複数の受信クロックを生成し、
    　前記シリアルデータ受信部は、前記複数の受信クロックで受信した複数のシリアルデータの多数決で受信するシリアルデータを決定することを特徴とする請求項３に記載の撮像装置。
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