WO2012168989A1

WO2012168989A1 - 演算増幅器

Info

Publication number: WO2012168989A1
Application number: PCT/JP2011/005585
Authority: WO
Inventors: 智史小林
Original assignee: パナソニック株式会社
Priority date: 2011-06-10
Filing date: 2011-10-03
Publication date: 2012-12-13

Abstract

　演算増幅器１００は、差動入力電圧ＶＩＮ１、ＶＩＮ２間の差に応じた電流を供給する電流供給部１１０を備える。前記電流供給部１１０は、前記演算増幅部１０１の入力差動トランジスタＭ２１、Ｍ２２に流れる電流をミラーする第１及び第２カレントミラー回路１０２、１０３及び定電流源１０４を備える。この構成では、トランジスタミスマッチの影響を、第１カレントミラー回路１０２でのトランジスタミスマッチの影響のみに抑えることができる。その結果、前記電流供給部１１０が動作するしきい値電圧を従来よりも小さく設計することが可能となり、スルーレート増幅効果がより増強される。

Description

演算増幅器

　本発明は、演算増幅器に関し、特に、通信やモバイル向け用途で要求される、低い消費電力で大きな負荷を駆動する演算増幅器に関する。

　近年、通信やモバイル機器の普及に伴い、電池寿命を延ばすために電源を間欠的に動作させるアプリケーションが増加している。これに伴って、例えばＩＣ外部に内部電圧の安定化容量が接続されている場合、電源オフで容量にチャージされた電荷が抜けるため、再度電源をオンした際には、容量を再充電するための待ち時間が必要となり、その分だけ電源をオンしている期間が余分に必要となる。言い換えると、電源をオフにできる期間が減少し、その結果、電池寿命が減少する。

　従来、そのような課題を解決するため、かつて液晶ドライバなどで多く利用されたスルーレートを増大させる機能を有する演算増幅器を用いることにより、容量を高速に駆動し、電源立上りに必要な期間を短縮している。その中でも、例えば特許文献１では、小信号特性の劣化、セットリング特性の劣化等を招くことなくスルーレートを向上させることができる優れた演算増幅装置の構成を開示している。

　しかしながら、一般的に、特許文献１に記載があるように、入力電圧の差に応じた電流を負荷容量及び位相補償容量に供給する電流供給部を備えた回路構成の場合には、入力電圧の差が小さい平衡状態では、電流供給部からの電流は必ず停止している必要がある。そうでない場合、電流供給部からの余剰な電流供給により、演算増幅動作に支障をきたすためである。

　そこで、前記問題の解決策として、特許文献１の図５には、図２に示したように、入力電圧があるしきい値を超えないと、前記電流供給部が動作しないようなオフセット電圧又は電流を与える演算増幅器の実現方法が同時に開示されている。

特許２９２７７２９号公報

　しかしながら、前記従来の技術では、入力電圧の差を検知するためのトランジスタが、演算増幅装置の入力トランジスタとは別途必要であった。そのため、差動入力トランジスタ間のミスマッチと、電流供給部の差動トランジスタ間のミスマッチとの２つのミスマッチを考慮する必要があり、前記オフセット電圧は、２つのミスマッチ電圧の合計よりも大きく設定する必要がある。そうでなければ、ミスマッチの影響に起因して、入力電圧の差が所望のしきい値以下でも、電流供給部へ電流が流れ、回路の異常動作を引き起こすことになる。

　ここで、ミスマッチとは、一般的にはしきい値電圧（Ｖｔ）ミスマッチや、デバイス寸法のミスマッチ等があるが、ここでは、ペアを成す２つのトランジスタ間に発生した電流差、又はゲート・ソース間電圧差を意味する。

　このことを、具体的に図２、図８を用いて説明する。図８は前記特許文献１の図２をそのまま掲載したものである。図２、図８において、全てのしきい値電圧Ｖｔミスマッチがない場合、差動入力電圧ＶＩＮ２、ＶＩＮ１(VIN1,VIN2はそれぞれ端子IN1,IN2の端子電圧)が、ＶＩＮ２－ＶＩＮ１＞Ｖoffsetとなる場合に、カレントミラー回路１４のトランジスタＱ１５から電流が供給されるように定電流源Ｑ５０の値を設計したとする。ここで、演算増幅部１５の差動入力トランジスタＱ２１、Ｑ２２（図８参照）のしきい値電圧間のみに±Ｖmiss１のしきい値電圧Ｖｔミスマッチが発生した場合、平衡状態の入力電圧は、ＶＩＮ２－ＶＩＮ１＝±Ｖmiss１（符号はミスマッチの方向を示す）となる。従って、Ｖmiss１＞Ｖoffsetとなった場合、ミスマッチの方向次第では、平衡状態でも電流供給部から電流が流れ、異常動作を引き起こすことになる。

　同様に、電流供給部である２個の入力差動トランジスタＱ１１、Ｑ１２の間にのみ、±Ｖmiss２（符号はミスマッチの方向を示す）のしきい値電圧Ｖｔオフセットが発生した場合を考える。電流供給部から電流が供給される条件は、ＶＩＮ２－ＶＩＮ１±Ｖmiss２＞Ｖoffsetと書き改められる。平衡状態での入力電圧の関係は、Ｑ２１、Ｑ２２を含めた演算増幅部１５にオフセットがないとしていることから、VIN2=VIN1である。従って、Ｖmiss２＞Ｖoffsetの場合に、電流供給部のトランジスタＱ１５から電流が流れ、異常動作を引き起こす。

　前記２つのトランジスタミスマッチは、それぞれ独立に発生しうるため、回路の安全動作を補償するためには、オフセット電圧の値をＶoffset＞Ｖmiss１＋Ｖmiss２とすることが必要である。

　一方、Ｖoffsetを増加させるということは、電流供給部が動作するためのしきい値電圧を増加させるということである。そのため、電流供給部から負荷容量ＣＬへ供給される電流量が制限され、スルーレート増幅効果が低減するという課題が新たに発生する。図３はこのことを概念的に示すものである。出力電圧が目標電圧VOUTに向かって急速に立ち上がるとともに、入力電圧VIN2-VIN1は立ち上がりの瞬間に最大値をとり、その後、時間の経過とともに減少し、平衡状態へ近づく。電流供給部からの電流はVIN2-VIN1が所定のオフセット電圧と等しくなった際に停止し、その後は元の演算増幅部の遅いスルーレートで目標電圧へ立ち上がることになる（同図破線部）。従って、Ｖoffsetが大きければ大きいほど、スルーレート増幅の効果が弱まり、高速で動作する際の障害となる。

　特に、通信やモバイル用途では電源電圧の低下に伴い、入力差動電圧（ＶＩＮ２－ＶＩＮ１）のダイナミックレンジが減少する一方で、微細化によりしきい値電圧Ｖｔミスマッチが増大している。そのため、前述のスルーレート増幅効果の減少への影響が無視できなくなっている。

　尚、以上の議論でのトランジスタミスマッチは、具体的には製造時のばらつきによるものを指し、特許文献１で示されているトランジスタＱ１１のしきい値電圧Ｖｔ１とトランジスタＱ１２のしきい値電圧Ｖｔ２との差を示すものではない。仮に、特許文献１で示されているように、設計上、Ｖｔ２＞Ｖｔ１としたとしても、製造時のばらつきによって、前述の関係が十分逆転する可能性があり、これまで述べた課題を解決するものではない。また、トランジスタＱ１１、Ｑ１２の定数において、ゲート幅Ｗとゲート長Ｌの関係をＷ１／Ｌ１＞Ｗ２／Ｌ２とした場合、入力電圧ＶＩＮ２の変化に対するトランジスタＱ１２の電流の変化が相対的に減少し、電流供給部への電流が減少して、スルーレート増幅効果が減少するため、この構成も好ましい解決方法とはいえない。

　本発明は、前記の問題に鑑みてなされたものであり、その目的は、トランジスタミスマッチの影響を緩和し、更なるスルーレートの高速化を可能とした演算増幅器を提供することにある。

　前記目的を達成するために、本発明の演算増幅器は、電流供給部の差動トランジスタの代替に、元の演算増幅部内部の入力トランジスタに流れる電流をミラーするカレントミラー回路を用いることにより、従来技術の動作原理及び効果はそのままに、前記２つ分のミスマッチ電圧の影響を、カレントミラー回路のミスマッチ電圧のみに制限する。

　具体的に、請求項１記載の発明の演算増幅器は、第１入力端子及び第２入力端子と、前記第１入力端子にその制御端子が接続された第１トランジスタ、及び、前記第２入力端子にその制御端子が接続された第２トランジスタからなる入力差動対とを備え、前記第１入力端子に印加された第１電圧と前記第２入力端子に印加された第２電圧との差に応じた電圧を出力端子に出力する演算増幅部と、前記演算増幅部の第１トランジスタ又は前記第２トランジスタの少なくとも何れか一方のトランジスタに流れる電流に応じた電流を出力する第１カレントミラー回路と、定電流源と、前記第１カレントミラー回路の出力電流と前記定電流源の差分の電流を所定の倍数の電流に増幅し、増幅された電流を前記演算増幅部に含まれる位相補償容量又は前記演算増幅部の前記出力端子に接続された負荷容量に出力する第２カレントミラー回路とを有し、前記定電流源は前記第２カレントミラー回路の入力部に接続されている電流供給部とを備え、前記電流供給部は、前記第１電圧と前記第２電圧とが等しい、又は所定のしきい値電圧よりも小さい場合には、前記定電流源からの電流と前記第１カレントミラー回路の出力電流とが相殺されることによって、前記演算増幅部に含まれる位相補償容量又は前記演算増幅部の前記出力端子に接続された負荷容量に電流を供給せず、前記第１電圧と前記第２電圧との差が所定のしきい値を越えた場合には、前記演算増幅部に含まれる位相補償容量又は前記演算増幅部の前記出力端子に接続された負荷容量に、前記第１電圧と前記第２電圧との差に応じた電流を供給することによって、スルーレートを増加させる機能を有することを特徴とする。

　また、請求項２記載の発明は、前記請求項１記載の演算増幅器において、前記電流供給部は、更に、前記電流供給部の出力電流の極性を反転させるために、前記第１カレントミラー回路の出力電流を折り返し、前記第２カレントミラー回路へ供給する第３カレントミラー回路を備えたことを特徴とする。

　以上により、本発明では、設計の際に考慮すべきしきい値電圧Ｖｔミスマッチの影響を緩和でき、設計時に考慮すべきオフセット電圧を小さく設計することができ、その結果、スルーレート増幅効果が高まり、より高速なスルーレートを持つ演算増幅器を実現することが可能となる。

　以上説明したように、本発明の演算増幅器によれば、特許文献１の小信号特性の劣化、セットリング特性の劣化等を招くことがない利点はそのままに、低電圧動作時やしきい値電圧Ｖｔミスマッチが増加する微細プロセスを用いた場合であっても、ミスマッチの増加に伴うスルーレート増幅効果の減少を抑制することが可能である。

図１は本発明の実施形態１における演算増幅器を示す図である。図２は従来技術における演算増幅器を示す図である。図３は本発明の効果を示す概略図である。図４は本発明の実施形態２における演算増幅器を示す図である。図５は本発明の実施形態３における演算増幅器を示す図である。図６は本発明の実施形態４における演算増幅器を示す図である。図７は本発明の実施形態５における演算増幅器を示す図である。図8は従来技術における演算増幅器の他の構成例を示す図である。

　以下、本発明の実施形態について図面を参照しながら説明する。尚、図面において、同一のものについては同一の符号を付して表示する。

　以下の実施形態においては、演算増幅器に接続される２つの電源ラインのうち、電位の高いラインを電源（ＶＤＤ）といい、電位の低いラインをグラウンド（ＶＳＳ）という。また、本発明による演算増幅器の実施形態においては、特に断りのない限り、負荷が重い、つまり演算増幅器の出力端子に接続された負荷容量がスルーレートを決定するとする。本明細書においてスルーレートとは、演算増幅装置の入力端子にステップ状の入力信号が与えられたときにおける、出力端子の電圧を時間によって微分した値である。スルーレートは、容量性負荷を駆動するときの特性を表すパラメータの１つである。出力端子に接続された容量Ｃを一定の電流Ｉで充電する場合、スルーレートＳＲは、ＳＲ＝ｄＶ／ｄｔ＝Ｉ／Ｃによって定義され、その単位は（Ｖ／ｓ）である。スルーレートを改善するためには、容量Ｃを充放電する電流Ｉを大きくする必要がある。立ち上がりスルーレートは、容量Ｃを充電する電流Ｉの大きさに依存し、立ち下がりスルーレートは、容量Ｃを放電する電流Ｉの大きさに依存する。また、全ての実施形態において、平衡状態とは、差動入力間で入力電圧が等しいとみなせるバーチャルショート（理想的にはＶＩＮ１＝ＶＩＮ２であり、ミスマッチにより入力換算オフセットＶｆがあるときは、｜ＶＩＮ１－ＶＩＮ２｜＝Ｖｆである）が成立し、演算増幅部の出力電流が停止する状態を指す。

　また、以下の実施形態全てにおいて、図１及び図４～図７のトランジスタＭ２５とＭ５０、Ｍ２３とＭ２４のミスマッチの影響に関しては、従来技術である図２、図８と比較して明らかのように、本発明及び従来技術共に同様の構成を有することから、同じく影響を受ける。そのため、以下の実施形態の説明ではそれらの影響はないものと考える。

　（実施形態１）
　図１は、本発明の実施形態１における演算増幅器の回路図を示す。

　図１において、演算増幅器１００は、演算増幅部１０１と電流供給部１１０とを備える。前記電流供給部１１０は、第１カレントミラー回路１０２と、第２カレントミラー回路１０３と、前記第２カレントミラー回路１０３の入力部に接続された定電流源１０４とを有する。Ｍ１１～Ｍ５０はＣＭＯＳトランジスタを示し、ＶＩＮ１、ＶＩＮ２はそれぞれ演算増幅器１００の差動入力端子（第１及び第２入力端子）であり、以下、その入力電圧もＶＩＮ１、ＶＩＮ２と記す。ここでは、ＶＩＮ２は非反転入力端子の電圧、ＶＩＮ１は反転入力端子の電圧である。また、ＶＯＵＴは演算増幅器の出力電圧であり、ＣＬは演算増幅器の負荷を示している。Ｖｂ１、Ｖｂ２、Ｖｂ３は各ノードのバイアス電圧である。

　演算増幅部１０１は、トランジスタＭ２１～Ｍ２７から構成される一般的な２段増幅の演算増幅部であり、Ｃｃは位相補償容量である。第１カレントミラー回路１０２は、前記演算増幅部１０１に含まれるカレントミラー回路Ｍ２３，Ｍ２４を共有し、ＮＭＯＳトランジスタＭ１１を追加した形で実現される。また、第２カレントミラー回路１０３は、２個のＰＭＯＳトランジスタＭ１２、Ｍ２８から構成され、そのミラー比をＭ１２：Ｍ２８＝１：Ａ（Ａ≧１）と設計することにより、増幅した電流を出力負荷容量（演算増幅器の負荷ＣＬ及び位相補償容量Ｃｃ）へ供給する。

　更に、ＰＭＯＳトランジスタＭ５０は定電流源１０４を構成し、第１カレントミラー回路１０２のミスマッチを考慮に入れた上で、入力電圧が平衡状態、即ち、バーチャルショートが成立しているときに、ＰＭＯＳトランジスタＭ２８からの出力電流が０となる値に設計される。具体的には、ＰＭＯＳトランジスタＭ２５に流れる電流を２Ｉｓとすると、第１カレントミラー回路１０２のＭＯＳトランジスタＭ２３，Ｍ２４、Ｍ１２に流れる電流は、共にＩｓとなる。勿論、ＰＭＯＳトランジスタＭ１２のみのミラー比を変えたり、ＰＭＯＳトランジスタＭ１２の電流値を変更しても良い。仮に、入力差動対を構成する２個のＰＭＯＳトランジスタ（第１及び第２のトランジスタ）Ｍ２１、Ｍ２２のしきい値電圧間にミスマッチが発生したとしても、これは平衡時の入力電圧ＶＩＮ１、ＶＩＮ２間の電位差となって現れるため、カレントミラー回路１０２の電流のミスマッチとはならない。従って、差動入力ＰＭＯＳトランジスタＭ２１，Ｍ２２のミスマッチの影響を取り除くことができる。

　一方、カレントミラー回路１０２のＭＯＳトランジスタＭ２３、Ｍ２４、Ｍ１１間のミスマッチについては、考慮が必要である。よく知られているように、ＭＯＳトランジスタのドレイン電流ＩＤはしきい値電圧Ｖｔとゲート・ソース間電圧ＶＧＳ、トランスコンダクタンスパラメータＫを用いて、次のように示される。
ＩＤＳ＝Ｋ（ＶＧＳ－Ｖｔ）^２
　ここで、しきい値電圧ＶｔミスマッチＶmissが発生し、トランジスタＭ１１のしきい値電圧がＶｔ－Ｖmissとなった場合を考えると、
　ミスマッチが発生した際の電流ＩＤ１は、ＩＤ１＝Ｋ（ＶＧＳ－Ｖｔ＋Ｖmiss）^２となり、ドレイン電流が増加する。従って、この電流の増加分Ｉmiss＝ＩＤ１－ＩＤＳを考慮して、定電流源１０４のＰＭＯＳトランジスタＭ５０の電流値Ｉ５０を決定すればよい。以上により、定電流源１０４のＰＭＯＳトランジスタＭ５０の電流値Ｉ５０は、ＰＭＯＳトランジスタＭ２８から電流が流れ出す（ＶＩＮ２－ＶＩＮ１）のしきい値電圧を決定するパラメータであり、その値によって、スルーレート増幅効果が左右される。本実施形態においては、
Ｉ５０≧Ｉｓ＋Ｉmiss
の関係を満たす最小の電流値を選択することが望ましい。このようにすることにより、ミスマッチの影響も考慮した上で、最大限のスルーレート増幅効果が得られる。

　以上説明した通り、本実施形態で考慮すべきミスマッチの影響は、第１カレントミラー回路１０２の電流ミスマッチのみでよく、演算増幅部１０１の入力トランジスタミを考慮する必要がなくなる。そのため、従来技術よりも定電流源１０４のからのＩ５０を小さく設計でき、スルーレート改善効果が強化される。

　次に、図１の演算増幅器１００の動作について説明する。

　先ず、ＶＩＮ２－ＶＩＮ１があるしきい値以下の場合を考える（ＶＩＮ２＜ＶＩＮ１）。演算増幅部１０１の入力トランジスタＭ２１を流れる電流は、第１カレントミラー回路１０２により、ＮＭＯＳトランジスタＭ１１のドレイン電流Ｉ１１として出力されるが、定電流源１０４からの電流Ｉ５０により相殺され（Ｉ１１≧Ｉ５０）、第２カレントミラー回路１０３のＰＭＯＳトランジスタＭ１２には電流が流れないため、ＰＭＯＳトランジスタＭ２８を通じて、負荷ＣＬへ電流が流れることはない。

　次に、ＶＩＮ２－ＶＩＮ１があるしきい値以上になった場合を考える（ＶＩＮ２＞ＶＩＮ１）。ＰＭＯＳトランジスタＭ２５からの電流は入力差動トランジスタＭ２１へほとんど流れることになり、第１カレントミラー回路１０２のＮＭＯＳトランジスタＭ１１の電流も増加する。この結果、そのＮＭＯＳトランジスタＭ１１の電流Ｉ１１が、定電流源１０４の電流値Ｉ５０を上回り、Ｉ１２＝Ｉ１１－Ｉ５０（≧０）の電流が第２のカレントミラー回路１０３のＰＭＯＳトランジスタＭ１２へ流れ始める。このＰＭＯＳトランジスタＭ１２のドレイン電流Ｉ１２は、第２カレントミラー回路１０３のＰＭＯＳトランジスタＭ２８によりＡ倍に増幅され、演算増幅器１００の出力負荷ＣＬへ供給されることになる。その結果、出力電圧ＶＯＵＴは急速に立ち上がり、演算増幅器１００のスルーレートは大幅に改善される。

　上に説明した演算増幅器１００によれば、立ち上がりスルーレートが改善されることになる。

　また、立下りスルーレートを改善するためには、図１に示す回路のトランジスタ及び電源の極性を反転させればよい。これは通常の２段増幅の演算増幅器の場合、差動入力トランジスタがＮＭＯＳトランジスタの場合に相当する。以下の実施形態において、スルーレート改善効果の極性（立ち上がり、立ち下り）が逆の効果を生じさせるための構成を説明するが、勿論、回路のトランジスタ及び電源の極性を反転させてもよい。

　更に、本実施形態においては、演算増幅部１０１に一般的な２段増幅の演算算増幅器を用いたが、勿論、かかる技術に精通する技術者であれば、演算増幅器の構成は他にも多種多様であることは明らかであり、別の構成の演算増幅器を用いても良いことは明らかである。

　（実施形態２）
　次に、本発明の第２の実施形態を説明する。

　スルーレート改善効果の極性を反転するためには、上にも述べたように回路のトランジスタ及び電源の極性を反転させてもよいが、入力トランジスタの極性（ＮＭＯＳ，ＰＭＯＳ）は同相入力電源電圧範囲によって制限を受けることが多い。例えば、入力差動トランジスタがＮＭＯＳトランジスタの場合、ＮＭＯＳトランジスタのしきい値電圧をＶＴＮ、差動トランジスタへ電流を供給する電流源のドレイン・ソース間電圧をＶＤＳＮとすると、同相入力電圧がＶＴＮ＋ＶＤＳＮ以下の場合は、入力トランジスタにＮＭＯＳトランジスタを使用することができず、図４に示すようなＰＭＯＳ入力のタイプを使用する必要がある。

　図４は、本発明の実施形態２の演算増幅器２００の回路図を示す。この回路は、前記実施形態１におけるスルーレート改善効果の極性を反転したもの、即ち、立ち下がりスルーレートを改善するための構成である。前記実施形態１と同様の機能・効果を有する構成には同じ符号を付している。

　前記実施形態１との差異は、電流供給部１１０において、第２カレントミラー回路１０３がＮＭＯＳトランジスタＭ１２、Ｍ２８となり、定電流源１０４がＰＭＯＳトランジスタＭ５０となっていることと、立ち上がり時に重い負荷がつくという意味で、負荷容量ＣＬが演算増幅器２００の出力端子と電源ＶＤＤとの間に接続されていること、また今まで説明してきたミスマッチについても極性（方向）が逆となっていることである。

　従って、定電流源１０４のＰＭＯＳトランジスタＭ５０の電流値Ｉ５０’については、第１カレントミラー回路１０１のＮＭＯＳトランジスタＭ２３とＮＭＯＳトランジスタＭ１１とのミスマッチで電流が減少したときを考慮して、決定する必要がある。

　具体的には、平衡時にＮＭＯＳトランジスタＭ１１に流れる電流をＩｓ’、ミスマッチで減少する電流をＩmiss’とすると、
Ｉ５０’≦Ｉｓ’－Ｉmiss’
となるような電流値に設計すればよく、できるだけ大きな値とすることが望ましい。Ｉmiss’の設計値については実施形態１と同様に、しきい値Ｖｔミスマッチから算出すればよい。

　ここでも、実施形態１の場合と同様に差動入力トランジスタ間のミスマッチはカレントミラー回路１０２の電流ミスマッチとはならないため、考慮すべきミスマッチの影響はカレントミラー回路１０２を構成するトランジスタ１組分でよい。そのため、従来技術よりも定電流源１０４のＩ５０’を大きく設計できるので、スルーレート改善効果が強化される。

　続いて、図４の演算増幅器２００の動作について説明する。

　先ず、ＶＩＮ１－ＶＩＮ２があるしきい値以下の場合を考える（ＶＩＮ１＜ＶＩＮ２）。定電流源１０４からの電流Ｉ５０は、演算増幅部１０１の入力トランジスタＭ２１を流れる電流が第１カレントミラー回路１０２により出力されたＮＭＯＳトランジスタＭ１１のドレイン電流Ｉ１１’により相殺され（Ｉ１１’≧Ｉ５０’）、第２カレントミラー回路１０３のＮＭＯＳトランジスタＭ１２には電流が流れないため、ＮＭＯＳトランジスタＭ２８を通じて、負荷ＣＬへ電流が流れることはない。

　次に、ＶＩＮ１－ＶＩＮ２があるしきい値以上になった場合を考える（ＶＩＮ１＞ＶＩＮ２）。演算増幅器１０１のＰＭＯＳトランジスタＭ２５からの電流は、入力差動トランジスタＭ２２へほとんど流れることになり、第１カレントミラー回路１０２のＮＭＯＳトランジスタＭ１１の電流が減少する。この結果、そのＮＭＯＳトランジスタＭ１１の電流Ｉ１１’が定電流源１０４の電流値Ｉ５０’を下回り、Ｉ１２’＝Ｉ５０’－Ｉ１１’（≧０）の電流が第２カレントミラー回路１０３のＮＭＯＳトランジスタＭ１２へ流れ始める。そのＮＭＯＳトランジスタＭ１２のドレイン電流Ｉ１２’は、第２カレントミラー回路１０３のＮＭＯＳトランジスタＭ２８によりＡ倍に増幅され、演算増幅器２００の出力負荷ＣＬから電流を引き込むことになる。その結果、出力電圧ＶＯＵＴは急速に立ち下がり、演算増幅器２００のスルーレートは大幅に改善される。

　よって、上に説明した演算増幅器２００によれば、立ち下がりスルーレートが改善されることになる。

　（実施形態３）
　続いて、本発明の第３の実施形態を説明する。

　図５は、本発明の実施形態３の演算増幅器３００の回路図を示す。この回路は、前記実施形態１において、演算増幅部１０１を２段増幅の演算増幅器から低電圧用途でよく用いられる、いわゆる折り返しカスコード型の演算増幅器で構成したものである。前記実施形態１と同様の機能・効果を有するものには同じ符号を付している。

　同図において、電流供給部１１０において、第１カレントミラー回路１０２は、演算増幅部１０１に含まれるカレントミラー回路Ｍ２９～Ｍ３４を共有し、２個のＰＭＯＳトランジスタＭ１１、Ｍ１３を追加した形で実現されている。

　演算増幅部１０１のＰＭＯＳトランジスタＭ２５の電流を２Ｉｓ’’、ＮＭＯＳトランジスタＭ２３、Ｍ２４に流れる電流をＩｏ’’とすると、差動入力トランジスタＭ２２、Ｍ２１に流れる電流Ｉｓ’’は折り返されて、第１カレントミラー回路１０２のＰＭＯＳトランジスタＭ３１にＩｏ’’－Ｉｓ’’として流れる。従って、第１カレントミラー回路１０２の出力電流もＩｏ’’－Ｉｓ’’となる。定電流源１０４の電流Ｉ５０’’は、ミスマッチにより第１カレントミラー回路１０２の出力がＩmiss’’増加したときを考慮して、
Ｉ５０’’≧ Ｉｏ’’－Ｉｓ’’＋Ｉmiss’’
となる値に設計すればよく、できるだけ小さな値とすることが望ましい。Ｉmiss’’の設計値については、実施形態１と同様に、しきい値電圧Ｖｔミスマッチから算出することができる。

　次に、図５の演算増幅器３００の動作について説明する。

　先ず、ＶＩＮ２－ＶＩＮ１があるしきい値以下の場合を考える（ＶＩＮ２＜ＶＩＮ１）。定電流源１０４からの電流Ｉ５０は、第１カレントミラー回路１０２のＰＭＯＳトランジスタＭ１３を通じて出力されたＰＭＯＳトランジスタＭ１１のドレイン電流Ｉ１１’’により相殺され（Ｉ１１’’≧Ｉ５０’’）、第２カレントミラー回路１０３のＰＭＯＳトランジスタＭ１２には電流が流れないため、第２カレントミラー回路１０３のＰＭＯＳトランジスタＭ２８を通じて、負荷ＣＬへ電流が流れることはない。

　次に、ＶＩＮ２－ＶＩＮ１があるしきい値以上になった場合を考える（ＶＩＮ２＞ＶＩＮ１）。演算増幅部１０１のＰＭＯＳトランジスタＭ２５からの電流は入力差動トランジスタＭ２１へほとんど流れることになり、ＰＭＯＳトランジスタＭ２２の電流が減少する。そのため、折り返された第１カレントミラー回路１０２のＰＭＯＳトランジスタＭ３１の電流は増加することになり、同時に、ＰＭＯＳトランジスタＭ１１の電流も増加する。この結果、そのＰＭＯＳトランジスタＭ１１の電流Ｉ１１’’が定電流源１０４の電流値Ｉ５０’’を上回り、Ｉ１２’’＝Ｉ１１’’－Ｉ５０’’（≧０）の電流が第２カレントミラー回路１０３のＰＭＯＳトランジスタＭ１２へ流れ始める。このＰＭＯＳトランジスタＭ１２のドレイン電流Ｉ１２’’は、第２カレントミラー回路１０３のＰＭＯＳトランジスタＭ２８によりＡ倍に増幅され、演算増幅器３００の出力負荷ＣＬへ電流供給することになる。その結果、出力電圧ＶＯＵＴは急速に立ち上がり、演算増幅器３００のスルーレートは大幅に改善される。

　よって、上に説明した演算増幅器３００によれば、立ち上がりスルーレートが改善されることになる。
（実施形態４）
　次に、本発明の第４の実施形態を説明する。

　図６は、本発明の実施形態４の演算増幅器４００の回路図を示す。この回路は、前記実施形態３における演算増幅器３００のスルーレート改善効果の極性を反転し、立ち下がりスルーレートを改善できるようにしたものである。

　定電流源１０４の電流値については、実施形態２と同様に、ミスマッチにより電流供給部１１０の第１カレントミラー回路１０２の出力がＩmiss’’’減少したときを考慮して、演算増幅部１０１のＮＭＯＳトランジスタＭ２５の電流を２Ｉｓ’’’、ＮＭＯＳトランジスタＭ２３、Ｍ２４に流れる電流をＩｏ’’’とすると、
Ｉ５０’’’≦ Ｉｏ’’’－Ｉｓ’’’－Ｉmiss’’’
となる値に設計すればよく、できるだけ大きな値とすることが望ましい。Ｉmiss’’’の設計値については、実施形態１と同様に、しきい値Ｖｔミスマッチから算出することができる。

　次に、図６の演算増幅器４００の動作について説明する。

　先ず、ＶＩＮ１－ＶＩＮ２があるしきい値以下の場合を考える（ＶＩＮ１＜ＶＩＮ２）。定電流源１０４からの電流Ｉ５０は、演算増幅部１０１の入力トランジスタＭ２２を流れる電流が折り返され、ＰＭＯＳトランジスタＭ３１を通じて出力されたＰＭＯＳトランジスタＭ１１のドレイン電流Ｉ１１’’’により相殺され（Ｉ１１’’’≧Ｉ５０’’’）、第２カレントミラー回路１０３のＮＭＯＳトランジスタＭ１２には電流が流れないため、ＮＭＯＳトランジスタＭ２８を通じて負荷ＣＬへ電流が流れることはない。

　次に、ＶＩＮ１－ＶＩＮ２があるしきい値以上になった場合を考える（ＶＩＮ１＞ＶＩＮ２）。演算増幅部１０１のＮＭＯＳトランジスタＭ２５からの電流は入力差動トランジスタＭ２２へほとんど流れることになるため、第１カレントミラー回路１０２のＰＭＯＳトランジスタＭ３１の電流が減少する。従って、ＰＭＯＳトランジスタＭ１１の電流も減少することとなり、この結果、そのＰＭＯＳトランジスタＭ１１の電流Ｉ１１’’’が定電流源１０４の電流値Ｉ５０’’’を下回り、Ｉ１２’’’＝Ｉ５０’’’－Ｉ１１’’’（≧０）の電流が第２カレントミラー回路１０３のＮＭＯＳトランジスタＭ１２へ流れ始める。そのトランジスタＭ１２のドレイン電流Ｉ１２’’’は第２カレントミラー回路１０３のＮＭＯＳトランジスタＭ２８によりＡ倍に増幅され、演算増幅器４００の出力負荷ＣＬから電流を引き込むことになる。その結果、出力電圧ＶＯＵＴは急速に立ち下がり、演算増幅器４００のスルーレートは大幅に改善される。

　よって、上に説明した演算増幅器によれば、立ち下がりスルーレートが改善されることになる。

　（実施形態５）
　続いて、本発明の第５の実施形態を説明する。

　図７は、本発明の実施形態５の演算増幅器５００の回路図を示す。この回路は、前記実施形態１における演算増幅器１００のスルーレート改善効果の極性を反転するための別の方法として、電流の極性を反転されるために電流供給部１１０において第３カレントミラー回路１０５を追加した、請求項２に記載の演算増幅器ある。

　第１カレントミラー回路１０２のＰＭＯＳトランジスタＭ１１の出力電流は、第３カレントミラー回路１０５により折り返され、ＰＭＯＳトランジスタＭ１４の出力電流となっている。

　図７の演算増幅器５００の動作について説明する。

　先ず、ＶＩＮ２－ＶＩＮ１があるしきい値以下の場合を考える（ＶＩＮ２＜ＶＩＮ１）。演算増幅部１０１の入力トランジスタＭ２１を流れる電流は第３カレントミラー回路１０５により、ＰＭＯＳトランジスタＭ１４のドレイン電流Ｉ１４として出力されるが、定電流源１０４からの電流Ｉ５０’’’’により相殺され（Ｉ５０’’’’≧Ｉ１４）、第２カレントミラー回路１０３のＮＭＯＳトランジスタＭ１２には電流が流れないため、ＮＭＯＳトランジスタＭ２８を通じて負荷ＣＬへ電流が流れることはない。

　次に、ＶＩＮ２－ＶＩＮ１があるしきい値以上になった場合を考える（ＶＩＮ２＞ＶＩＮ１）。演算増幅器１０１のＰＭＯＳトランジスタＭ２５からの電流は入力差動トランジスタＭ２１へほとんど流れることになり、第３カレントミラー回路１０５のＰＭＯＳトランジスタＭ１４の電流も増加する。この結果、そのＰＭＯＳトランジスタＭ１４の電流Ｉ１４が定電流源１０４の電流値Ｉ５０を上回り、Ｉ１２’’’’＝Ｉ１４－Ｉ５０’’’’（≧０）の電流が第２カレントミラー回路１０３のＮＭＯＳトランジスタＭ１２へ流れ始める。そのトランジスタＭ１２のドレイン電流Ｉ１２は第２カレントミラー回路１０３のＮＭＯＳトランジスタＭ２８によりＡ倍に増幅され、演算増幅器５００の出力負荷ＣＬから電流を引き込むことになる。その結果、出力電圧ＶＯＵＴは急速に立ち下がり、演算増幅器５００のスルーレートは大幅に改善される。

　本実施形態においては、ミスマッチは第１カレントミラー回路１０２と第３カレントミラー回路１０５との両ミスマッチを考慮する必要があるが、演算増幅部１０１の差動入力トランジスタＭ２１、Ｍ２２のミスマッチの影響がないことには変わりなく、このことによって本発明の優位性が否定されるべきものではない。定電流源１０４からの電流Ｉ５０’’’’については、第１カレントミラー回路１０２のしきい値電圧ミスマッチによる電流ミスマッチと、第３カレントミラー回路１０５のしきい値電圧ミスマッチによる電流ミスマッチの合計となるＩmiss’’’’を考慮して、
Ｉ５０’’’’≧Ｉｓ＋Ｉmiss’’’’
となる値に設計できればよく、できるだけ小さな値とすることが望ましい。

　また、最初にトランジスタＭ２５とＭ５０、トランジスタＭ２３とＭ２４の影響について無視することとしたが、実際の設計にあたっても、ミスマッチの影響に起因する演算増幅器の入力換算オフセットを小さくするために、前記トランジスタは、トランスコンダクタンスｇｍを入力差動トランジスタよりも小さく設計することや、ゲート面積を大きく設計することが望ましい。このことは、かかる技術に精通する技術者であれば明らかである。

　更に望ましくは、本実施形態で追加したカレントミラー回路１０２、１０３、１０５についても、同様にしきい電圧のオフセットを小さくするために、トランスコンダクタンスｇｍが小さいトランジスタやゲート面積の大きいトランジスタを用いて構成することが望ましい。

　尚、以上の実施形態では、トランジスタは全てＣＭＯＳトランジスタを用いて説明したが、バイポーラトランジスタを用いて構成しても勿論、構わない。

　以上説明したように、本発明は、通信やモバイル向け用途で要求される、低い消費電力で大きな負荷を駆動する演算増幅器に関し、良好なスルーレート特性を有するので、特に電源が間欠的にオンオフを繰り返す無線端末などに適用して有用である。

Ｍ１１～Ｍ５０　ＣＭＯＳトランジスタ
Ｃｃ　位相補償容量
ＣＬ　負荷容量
ＶＩＮ１　反転入力端子電圧
ＶＩＮ２　非反転入力端子電圧
ＶＯＵＴ　演算増幅器出力端子電圧
ＶＤＤ　電源
ＶＳＳ　グラウンド
１００、２００、３００、４００、５００　演算増幅器
１０１　演算増幅部
１０２　第１カレントミラー回路
１０３　第２カレントミラー回路
１０４　定電流源
１０５　第３カレントミラー回路
１１０　電流供給部

Claims

　第１入力端子及び第２入力端子と、前記第１入力端子にその制御端子が接続された第１トランジスタ、及び、前記第２入力端子にその制御端子が接続された第２トランジスタからなる入力差動対とを備え、前記第１入力端子に印加された第１電圧と前記第２入力端子に印加された第２電圧との差に応じた電圧を出力端子に出力する演算増幅部と、
　前記演算増幅部の第１トランジスタ又は前記第２トランジスタの少なくとも何れか一方のトランジスタに流れる電流に応じた電流を出力する第１カレントミラー回路と、定電流源と、前記第１カレントミラー回路の出力電流と前記定電流源の差分の電流を所定の倍数の電流に増幅し、増幅された電流を前記演算増幅部に含まれる位相補償容量又は前記演算増幅部の前記出力端子に接続された負荷容量に出力する第２カレントミラー回路とを有し、前記定電流源は前記第２カレントミラー回路の入力部に接続されている電流供給部とを備え、
　前記電流供給部は、
　前記第１電圧と前記第２電圧とが等しい、又は所定のしきい値電圧よりも小さい場合には、前記定電流源からの電流と前記第１カレントミラー回路の出力電流とが相殺されることによって、前記演算増幅部に含まれる位相補償容量又は前記演算増幅部の前記出力端子に接続された負荷容量に電流を供給せず、
　前記第１電圧と前記第２電圧との差が所定のしきい値を越えた場合には、前記演算増幅部に含まれる位相補償容量又は前記演算増幅部の前記出力端子に接続された負荷容量に、前記第１電圧と前記第２電圧との差に応じた電流を供給することによって、スルーレートを増加させる機能を有する
　ことを特徴とする演算増幅器。
　前記請求項１記載の演算増幅器において、
　前記電流供給部は、更に、
　前記電流供給部の出力電流の極性を反転させるために、前記第１カレントミラー回路の出力電流を折り返し、前記第２カレントミラー回路へ供給する第３カレントミラー回路を備えた
　ことを特徴とする演算増幅器。