WO2012161072A1 - アクティブマトリクス基板、及び表示装置 - Google Patents

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WO2012161072A1
WO2012161072A1 PCT/JP2012/062619 JP2012062619W WO2012161072A1 WO 2012161072 A1 WO2012161072 A1 WO 2012161072A1 JP 2012062619 W JP2012062619 W JP 2012062619W WO 2012161072 A1 WO2012161072 A1 WO 2012161072A1
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conductive layer
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matrix substrate
connection
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PCT/JP2012/062619
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吉田昌弘
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シャープ株式会社
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Definitions

  • the present invention relates to an active matrix substrate in which a plurality of data lines and a plurality of scanning lines are arranged in a matrix, and a display device using the same.
  • liquid crystal display devices have been widely used in liquid crystal televisions, monitors, mobile phones and the like as flat panel displays having features such as thinness and light weight compared to conventional cathode ray tubes.
  • a plurality of data wirings (source wirings) and a plurality of scanning wirings (gate wirings) are wired in a matrix, and a thin film transistor (TFT: Thin) is provided near the intersection of the data wirings and the scanning wirings.
  • TFT Thin
  • An active matrix substrate in which a switching element such as a film-transistor) and pixels having pixel electrodes connected to the switching element are arranged in a matrix is used for a liquid crystal panel as a display panel.
  • each of the data wiring corresponding to the red (R), green (G), and blue (B) pixels is provided.
  • a plurality of data lines corresponding to the G pixel are connected to the second short circuit line, and a plurality of data lines corresponding to the B pixel are connected to the third short circuit line.
  • different inspection signals can be input to the data wiring for each RGB color by inputting separate inspection signals to each of the first to third short-circuit lines. It had been.
  • the conventional active matrix substrate as described above has a problem that the installation area of the first to third short-circuit lines (short bars) cannot be reduced.
  • the first to third short-circuit lines are parallel to a direction orthogonal to the data lines so that a plurality of corresponding data lines are easily connected. It was provided.
  • the same metal film (source layer) as that of the data wiring is used as the first to third short-circuit lines.
  • the installation area of the first to third short-circuit lines cannot be reduced.
  • an object of the present invention is to provide a compact active matrix substrate capable of reducing the installation area of a short bar, and a display device using the same.
  • an active matrix substrate is an active matrix substrate having a plurality of data lines and a plurality of scanning lines arranged in a matrix, At least three short bars each connected separately to at least one side of the plurality of data lines and the plurality of scanning lines, A predetermined number of corresponding data lines or scanning lines are connected to each of the at least three short bars,
  • the at least three short bars are characterized in that, among the three adjacent short bars, the middle short bar is provided in a different layer from the short bars at both ends.
  • the middle short bar is provided in a layer different from the short bars at both ends.
  • the installation area of the short bar can be reduced, and a compact active matrix substrate can be configured.
  • many active matrix substrates can be easily formed from a single mother substrate.
  • the end portion of the middle short bar and the end portions of the short bars at both ends overlap each other. It may be provided.
  • the installation area of the short bar can be further reduced, and a compact active matrix substrate can be easily configured.
  • the at least three short bars may be provided in a state where the middle short bar and the short bars at both ends do not overlap each other in the adjacent three short bars. Good.
  • one side of the middle short bar and the short bars at both ends is the first conductive provided on the substrate.
  • the other side of the middle short bar and the short bars at both ends is preferably formed by a second conductive layer provided on a first insulating layer covering the first conductive layer.
  • the short bar is installed.
  • the area can be reliably reduced.
  • an end portion of the data wiring or an end portion of the scanning wiring is formed by the first conductive layer
  • one of the adjacent three wirings is formed by the first conductive layer via the first connection wiring formed by the first conductive layer.
  • the wiring on the other end side is connected to the second short bar formed by the second conductive layer through the second connection wiring formed by the second conductive layer
  • the middle wiring is connected to the third short bar formed by the first conductive layer via the third connection wiring formed by the third conductive layer provided on the second insulating layer covering the second conductive layer. It may be connected.
  • the third connection wirings are connected to each other on the third short bar.
  • the resistance value of the third connection wiring can be reduced, the resistance value of the third short bar can be reduced, and the width dimension of the third short bar can be reduced.
  • an end portion of the data wiring or an end portion of the scanning wiring is formed by the first conductive layer
  • one of the adjacent three wirings is formed by the first conductive layer via the first connection wiring formed by the first conductive layer.
  • the middle wiring is connected to the second short bar formed by the second conductive layer via the second connection wiring formed by the second conductive layer
  • the wiring on the other end side is formed by the first connection portion of the third connection wiring formed by the second conductive layer and the third conductive layer provided on the second insulating layer covering the second conductive layer.
  • the third connection line may be connected to the third short bar formed by the first conductive layer through the second connection portion of the third connection wiring.
  • the middle wiring is provided at the outermost end of the corresponding data wiring or the end of the scanning wiring, and a driver for driving the corresponding data wiring or scanning wiring.
  • the wiring on the other end side is provided at the outermost end of the corresponding data wiring or the end of the scanning wiring, and connected to the electrode of the driver that drives the corresponding data wiring or scanning wiring.
  • the electrode terminal portion is preferably connected to the first connection portion of the third connection wiring.
  • each wiring area of the second connection wiring and the third connection wiring can be reduced, and the corresponding data wiring or scanning wiring and the driver can be easily connected.
  • the first connection portion and the second connection portion are connected to each other on the first short bar in the third connection wiring.
  • the wiring area of the third connection wiring can be further reduced.
  • the ends of two adjacent wirings are formed by the first conductive layer and the second conductive layer, respectively.
  • the first wiring formed by the first conductive layer passes through the first connection wiring formed by the first conductive layer.
  • the third wiring formed adjacent to the first wiring and formed by the second conductive layer includes a first connection portion of the third connection wiring formed by the second conductive layer and the second conductive layer.
  • the second wiring formed adjacent to the third wiring and formed by the first conductive layer is formed by the second conductive layer via the second connection wiring formed by the second conductive layer.
  • the fourth wiring formed adjacent to the second wiring and formed by the second conductive layer is formed by the first connection portion of the fourth connection wiring formed by the second conductive layer and the third conductive layer. It may be connected to the fourth short bar formed by the second conductive layer through the second connection portion of the formed fourth connection wiring.
  • the second wiring is provided at the outermost end of the corresponding data wiring or the end of the scanning wiring, and a driver for driving the corresponding data wiring or scanning wiring. It is preferable that the electrode terminal portion to which the electrode is connected is connected to the second connection wiring.
  • the wiring area of the second connection wiring can be reduced, and the corresponding data wiring or scanning wiring and the driver can be easily connected.
  • the first connection portion and the second connection portion of the third connection wiring and the fourth connection wiring are preferably connected to each other on the first short bar. .
  • each wiring area of the third connection wiring and the fourth connection wiring can be made smaller.
  • an end portion of the data wiring or an end portion of the scanning wiring is formed by the first conductive layer
  • one of the three adjacent wirings is connected to the first connection portion of the first connection wiring formed by the first conductive layer and the second conductive layer.
  • the middle wiring is connected to the second short bar formed by the first conductive layer via the second connection wiring formed by the first conductive layer,
  • the wiring on the other end side is formed by the first connection portion of the third connection wiring formed by the first conductive layer and the third conductive layer provided on the second insulating layer covering the second conductive layer.
  • the third connection line may be connected to a third short bar formed by the second conductive layer through a second connection portion of the third connection wiring.
  • the active matrix substrate includes a thin film transistor and a pixel electrode connected to the thin film transistor, It is preferable that the pixel electrode is formed by the third conductive layer.
  • the display device of the present invention is a display device using any of the active matrix substrates described above,
  • the data wiring or the scanning wiring is separated from the at least three short bars.
  • the display device since a compact active matrix substrate capable of reducing the installation area of the short bar is used, the display device can be easily downsized.
  • the present invention it is possible to provide a compact active matrix substrate capable of reducing the installation area of the short bar, and a display device using the same.
  • FIG. 1 is a diagram for explaining a liquid crystal display device according to a first embodiment of the present invention.
  • FIG. 2 is a diagram for explaining the configuration of the liquid crystal panel shown in FIG.
  • FIG. 3 is a cross-sectional view showing the main configuration of the liquid crystal panel.
  • FIG. 4 is a diagram for explaining a main part of the active matrix substrate shown in FIG.
  • FIG. 5 is a diagram for explaining a source driver mounting region and a connection portion with the FPC on the active matrix substrate.
  • FIG. 6 is a diagram for explaining a main configuration of the active matrix substrate after laser cutting.
  • FIG. 7 is a diagram for explaining a main configuration of the active matrix substrate before laser cutting.
  • 8A is a cross-sectional view taken along line VIIIa-VIIIa of FIG. 7, and FIG.
  • FIG. 8B is a cross-sectional view taken along line VIIIb-VIIIb of FIG.
  • FIG. 9A and FIG. 9B are diagrams illustrating the configuration of the gate layer and the configuration of the source layer, respectively, in the main configuration of the active matrix substrate shown in FIG.
  • FIGS. 10A and 10B are diagrams illustrating the configuration of the interlayer insulating film and the protective insulating film and the configuration of the pixel electrode layer, respectively, in the main configuration of the active matrix substrate shown in FIG. .
  • FIG. 11 is a diagram for explaining a main configuration of an active matrix substrate according to the second embodiment of the present invention before laser cutting.
  • 12A is a cross-sectional view taken along line XIIa-XIIa in FIG. 11, and FIG.
  • FIG. 12B is a cross-sectional view taken along line XIIb-XIIb in FIG.
  • FIG. 13 is a diagram for explaining a main configuration of an active matrix substrate according to the third embodiment of the present invention before laser cutting.
  • 14A is a cross-sectional view taken along line XIVa-XIVa in FIG. 13
  • FIG. 14B is a cross-sectional view taken along line XIVb-XIVb in FIG. 13
  • FIG. 14C is a cross-sectional view taken along line XIVc- It is a XIVc line sectional view.
  • FIGS. 15A and 15B are diagrams for explaining the configuration of the gate layer and the configuration of the source layer, respectively, of the main configuration of the active matrix substrate shown in FIG. FIGS.
  • FIGS. 16A and 16B are diagrams for explaining the configuration of the protective insulating film and the configuration of the pixel electrode layer, respectively, of the main configuration of the active matrix substrate shown in FIG.
  • FIG. 17 is a diagram for explaining a main configuration of an active matrix substrate according to the fourth embodiment of the present invention before laser cutting.
  • FIGS. 18A and 18B are diagrams for explaining the configuration of the gate layer and the configuration of the source layer, respectively, of the main configuration of the active matrix substrate shown in FIG.
  • FIGS. 19A and 19B are diagrams illustrating the configuration of the protective insulating film and the configuration of the pixel electrode layer, respectively, of the main configuration of the active matrix substrate illustrated in FIG. FIG.
  • FIG. 20 is a diagram for explaining a main configuration of an active matrix substrate according to the fifth embodiment of the present invention before laser cutting.
  • FIG. 21A and FIG. 21B are diagrams illustrating the configuration of the gate layer and the configuration of the source layer, respectively, of the main configuration of the active matrix substrate shown in FIG.
  • FIGS. 22A and 22B are diagrams for explaining the configuration of the interlayer insulating film and the protective insulating film and the configuration of the pixel electrode layer, respectively, of the main configuration of the active matrix substrate shown in FIG. .
  • FIG. 23 is a diagram for explaining a main configuration of an active matrix substrate according to the sixth embodiment of the present invention before laser cutting.
  • FIG. 24B are diagrams illustrating the configuration of the gate layer and the configuration of the source layer, respectively, in the main configuration of the active matrix substrate shown in FIG.
  • FIG. 25A and FIG. 25B are diagrams for explaining the configuration of the interlayer insulating film and the protective insulating film and the configuration of the pixel electrode layer, respectively, of the main configuration of the active matrix substrate shown in FIG. .
  • FIG. 1 is a diagram for explaining a liquid crystal display device according to a first embodiment of the present invention.
  • a liquid crystal display device 1 according to the present embodiment includes a liquid crystal panel 2 in which the upper side in FIG. And a backlight device 3 that generates illumination light for illuminating the liquid crystal panel 2.
  • the liquid crystal panel 2 includes a color filter substrate 4 constituting the pair of substrates and the active matrix substrate 5 of the present invention, and polarizing plates 6 and 7 provided on the outer surfaces of the color filter substrate 4 and the active matrix substrate 5, respectively. I have. A liquid crystal layer described later is sandwiched between the color filter substrate 4 and the active matrix substrate 5. Further, the color filter substrate 4 and the active matrix substrate 5 are made of a transparent transparent resin such as a flat transparent glass material or an acrylic resin. Resin films such as TAC (triacetyl cellulose) or PVA (polyvinyl alcohol) are used for the polarizing plates 6 and 7 and correspond to cover at least the effective display area of the display surface provided in the liquid crystal panel 2. It is bonded to the color filter substrate 4 or the active matrix substrate 5.
  • TAC triacetyl cellulose
  • PVA polyvinyl alcohol
  • the active matrix substrate 5 constitutes one of the pair of substrates.
  • pixel electrodes and thin film transistors thin film transistors (in accordance with a plurality of pixels included in the display surface of the liquid crystal panel 2) are provided.
  • a TFT (Thin Film Transistor) or the like is formed between the liquid crystal layer (details will be described later).
  • the color filter substrate 4 constitutes the other substrate (counter substrate) of the pair of substrates, and a color filter, a common electrode, etc., which will be described later, are formed between the liquid crystal layer and the color filter substrate 4. Has been.
  • the liquid crystal panel 2 is provided with an FPC (Flexible Printed Circuit) 8 connected to a control device (not shown) for controlling the drive of the liquid crystal panel 2 and operates the liquid crystal layer in units of pixels.
  • FPC Flexible Printed Circuit
  • the display surface is driven in units of pixels and a desired image is displayed on the display surface.
  • the liquid crystal mode and pixel structure of the liquid crystal panel 2 are arbitrary. Moreover, the drive mode of the liquid crystal panel 2 is also arbitrary. That is, as the liquid crystal panel 2, any liquid crystal panel that can display information can be used. Therefore, the detailed structure of the liquid crystal panel 2 is not shown in FIG.
  • the backlight device 3 includes a light emitting diode 9 as a light source, and a light guide plate 10 disposed to face the light emitting diode 9. Further, in the backlight device 3, the light emitting diode 9 and the light guide plate 10 are sandwiched by the bezel 14 having an L-shaped cross section in a state where the liquid crystal panel 2 is installed above the light guide plate 10. A case 11 is placed on the color filter substrate 4. Thus, the backlight device 3 is assembled to the liquid crystal panel 2 and is integrated as a transmissive liquid crystal display device 1 in which illumination light from the backlight device 3 is incident on the liquid crystal panel 2.
  • the light guide plate 10 for example, a synthetic resin such as a transparent acrylic resin is used, and light from the light emitting diode 9 enters.
  • a reflection sheet 12 is installed on the opposite side (opposite surface side) of the light guide plate 10 to the liquid crystal panel 2.
  • an optical sheet 13 such as a lens sheet or a diffusion sheet is provided on the liquid crystal panel 2 side (light emitting surface side) of the light guide plate 10, and the inside of the light guide plate 10 has a predetermined light guide direction (left side in FIG. 1). The light from the light emitting diode 9 guided in the direction from the right side to the right side is changed to the planar illumination light having uniform luminance and applied to the liquid crystal panel 2.
  • the present embodiment is not limited to this, and a direct type backlight device is used. May be.
  • a backlight device having other light sources such as a cold cathode fluorescent tube and a hot cathode fluorescent tube other than the light emitting diode can also be used.
  • liquid crystal panel 2 of the present embodiment will be specifically described with reference to FIGS.
  • FIG. 2 is a diagram for explaining the configuration of the liquid crystal panel shown in FIG.
  • FIG. 3 is a cross-sectional view showing the main configuration of the liquid crystal panel.
  • the liquid crystal display device 1 (FIG. 1) includes a panel control unit 15 that performs drive control of the liquid crystal panel 2 (FIG. 1) as the display unit that displays information such as characters and images, and the panel control.
  • a source driver 16 and a gate driver 17 that operate based on an instruction signal from the unit 15 are provided.
  • the panel control unit 15 is provided in the control device, and receives a video signal from the outside of the liquid crystal display device 1. Further, the panel control unit 15 performs predetermined image processing on the input video signal to generate each instruction signal to the source driver 16 and the gate driver 17, and the input video signal. A frame buffer 15b capable of storing display data for one frame included. Then, the panel control unit 15 performs drive control of the source driver 16 and the gate driver 17 according to the input video signal, so that information according to the video signal is displayed on the liquid crystal panel 2.
  • the source driver 16 and the gate driver 17 are installed on the active matrix substrate 5. Specifically, the source driver 16 is installed on the surface of the active matrix substrate 5 along the lateral direction of the liquid crystal panel 2 in the outer region of the effective display area A of the liquid crystal panel 2 as a display panel. . Further, the gate driver 17 is installed on the surface of the active matrix substrate 5 so as to be along the vertical direction of the liquid crystal panel 2 in the outer region of the effective display region A. As described in detail later, the gate driver 17 may be divided into two gate drivers provided so as to sandwich the effective display area A, or the gate driver 17 may be the liquid crystal. You may arrange
  • the source driver 16 and the gate driver 17 are drive circuits that drive a plurality of pixels P provided on the liquid crystal panel 2 side by pixel.
  • the source driver 16 and the gate driver 17 include a plurality of source lines S1 to S1.
  • SM is an integer of 2 or more, hereinafter collectively referred to as “S”
  • G gate wirings G1 to GN
  • S is an integer of 2 or more, hereinafter collectively referred to as “G”.
  • S and the gate wiring G constitute a data wiring and a scanning wiring, respectively, and cross each other on a transparent glass material or a transparent synthetic resin, which will be described later, included in the active matrix substrate 5. As shown, they are arranged in a matrix.
  • the source wiring S is provided on the substrate so as to be parallel to the matrix-like column direction (vertical direction of the liquid crystal panel 2), and the gate wiring G is arranged in the matrix-like row direction (horizontal of the liquid crystal panel 2). Is provided on the substrate so as to be parallel to (direction).
  • the thin film transistor 18 as a switching element and the pixel P having the pixel electrode 19 connected to the thin film transistor 18 are provided.
  • the common electrode 20 is configured to face the pixel electrode 19 with the liquid crystal layer provided on the liquid crystal panel 2 interposed therebetween. That is, in the active matrix substrate 5, the thin film transistor 18, the pixel electrode 19, and the common electrode 20 are provided for each pixel.
  • regions of a plurality of pixels P are formed in each region partitioned in a matrix by the source wiring S and the gate wiring G.
  • the plurality of pixels P include red (R), green (G), and blue (B) pixels. These RGB pixels are sequentially arranged in this order, for example, in parallel with the gate wirings G1 to GN. Further, these RGB pixels can display corresponding colors by a color filter layer described later provided on the color filter substrate 4 side.
  • the gate driver 17 scans the gate wirings G1 to GN with respect to the gate wirings G1 to GN based on the instruction signal from the image processing unit 15a (gate signal). Signal) in sequence. Further, the source driver 16 supplies a data signal (voltage signal (gradation voltage)) corresponding to the luminance (gradation) of the display image to the corresponding source wirings S1 to SM based on the instruction signal from the image processing unit 15a. Output.
  • the color filter layer 25 of any one of the black matrix BM and RGB and the color filter layer 25 ′ of the adjacent pixel P are formed on the base material 4 a. Further, the common electrode 20 and the alignment film 26 are sequentially stacked on the color filter layers 25 and 25 ′ having different colors. The liquid crystal layer LS is sealed between the alignment film 24 and the alignment film 26.
  • FIG. 4 is a diagram for explaining the main part of the active matrix substrate shown in FIG.
  • FIG. 5 is a diagram for explaining a source driver mounting region and a connection portion with the FPC on the active matrix substrate.
  • a plurality of source wirings (data wirings) S and a plurality of gate wirings (scanning wirings) G are arranged in a matrix in a portion covered with the color filter substrate 4. . Further, as shown by a one-dot chain line in FIG. 4, the effective display area A is provided.
  • the source driver 16 is composed of, for example, an IC, and is mounted on the base material 5a of the active matrix substrate 5 outside the effective display area A.
  • the source driver 16 is connected to the FPC connection terminal 8a of the FPC 8 via the wiring 27, and an instruction signal from the image processing unit 15a is input via the FPC 8.
  • the gate drivers 17a and 17b are formed monolithically on the base material 5a of the active matrix substrate 5 so as to sandwich the effective display area A.
  • a plurality of gate lines G are alternately connected to these gate drivers 17a and 17b.
  • the gate drivers 17a and 17b are connected to the FPC connection terminal 8b of the FPC 8 via the wirings 28a and 28b, respectively, so that an instruction signal from the image processing unit 15a is input via the FPC 8. Yes.
  • the gate drivers 17a and 17b may be connected to the same gate line G, or the gate driver may be provided only on one side with respect to the effective display area A.
  • the structure which mounts the gate drivers 17a and 17b which consist of IC on the base material 5a may be sufficient.
  • first, second, and third short bars 31r, 31b, and 31g are connected to the source wiring S for each RGB color.
  • source wirings Sr, Sb, and Sg corresponding to RGB colors are respectively connected to the electrode terminal portions 29r, 29b, and 29g.
  • the second and third connection wires 30r, 30b, and 30g are connected to each other.
  • first, second, and third short bars 31r, 31b, and 31g are used for performing inspection of the connected source wiring S and countermeasures against static electricity during the manufacturing process of the active matrix substrate 5.
  • the first, second, and third short bars 31r, 31b, and 31g are connected with a predetermined number of corresponding source wirings Sr, Sb, and Sg, and are used for inputting inspection signals.
  • Inspection signal input terminals 81, 82, and 83 are connected to each other.
  • the second short bar 31b in the middle is on the base material 5a of the active matrix substrate 5, as described in detail later.
  • the first and third short bars 31r and 31g are provided in different layers.
  • the end of the second short bar 31b in the middle and the ends of the first and third short bars 31r and 31g at both ends are provided so as to overlap each other (details will be described later).
  • a source driver 16 is mounted as shown by a dotted line in FIG. That is, the electrode terminal portions 29r, 29b, and 29g are connected to output electrodes (not shown) provided in the source driver 16, and an instruction signal (drive signal) is output to each source line S. Yes.
  • An input electrode (not shown) provided in the source driver 16 is connected to the driver drive input terminal 32, and an instruction signal from the image processing unit 15a is sent to the FPC connection terminal 8a of the FPC 8 and It is configured to be input to the source driver 16 via the driver drive input terminal 32.
  • a laser cut region that is cut by laser cutting is provided at the end of the source wiring S. That is, in the active matrix substrate 5, the end portion of the source line S is laser-cut before the source driver 16 is mounted on the substrate 5a, and is separated from the first to third short bars 31r, 31b, and 31g. .
  • FIG. 6 is a diagram for explaining a main configuration of the active matrix substrate after laser cutting.
  • FIG. 7 is a diagram for explaining a main configuration of the active matrix substrate before laser cutting.
  • 8A is a cross-sectional view taken along line VIIIa-VIIIa of FIG. 7, and
  • FIG. 8B is a cross-sectional view taken along line VIIIb-VIIIb of FIG.
  • FIG. 9A and FIG. 9B are diagrams illustrating the configuration of the gate layer and the configuration of the source layer, respectively, in the main configuration of the active matrix substrate shown in FIG.
  • FIGS. 10A and 10B are diagrams illustrating the configuration of the interlayer insulating film and the protective insulating film and the configuration of the pixel electrode layer, respectively, in the main configuration of the active matrix substrate shown in FIG. .
  • source wirings Sr, Sb, and Sg respectively corresponding to RGB colors are sequentially arranged along the horizontal direction of the drawing. Further, in these source wirings Sr, Sb, and Sg, end portions Sr1, Sg1, and Sb1 are cut by a laser cut region LC.
  • the portions of the source wirings Sr, Sb, and Sg shown in FIG. 6, that is, the portion drawn outside the effective display area A are provided on the base material 5a. It is formed by the first conductive layer.
  • the first conductive layer is formed on the base material 5a by the same metal material (single layer or a plurality of kinds of stacked metal materials) and the same manufacturing process as the gate electrode 18g shown in FIG. It is also called a gate layer.
  • the inner part of the effective display area A is the second provided on the gate insulating film 33 (FIG. 8) as the first insulating layer covering the first conductive layer. It is formed of a conductive layer. Further, the second conductive layer is formed above the base material 5a by the same metal material (single layer or a plurality of kinds of metal materials laminated) as the source electrode 18s and the drain electrode 18d shown in FIG. It is formed and is also called a source layer.
  • the third conductive layer is provided on the protective insulating film 34 (FIG. 8) and the interlayer insulating film 35 (FIG. 8) as the second insulating layer covering the second conductive layer. It has been.
  • the third conductive layer is formed above the base material 5a by the same conductive material (for example, ITO film or IZO film) as the pixel electrode 19 shown in FIG. It is also called an electrode layer.
  • the gate insulating film 33 and the protective insulation are formed in the portion between the upper end of FIG. 6 and the alternate long and short dash line I1 and in the portion between the alternate long and short dash line I2 and the lower end of FIG. A film 34 and an interlayer insulating film 35 are provided.
  • the protective insulating film 34 and the interlayer insulating film 35 are not provided, and only the gate insulating film 33 is provided (see FIG. 10A). ).
  • one of the protective insulating film 34 and the interlayer insulating film 35 may be provided below the third conductive layer.
  • the gate insulating film 33, the protective insulating film 34, and the interlayer insulating film 35 are made of the same material and the same manufacturing process as the gate insulating film 21, the protective insulating film 22, and the interlayer insulating film 23 shown in FIG. It is formed above 5a.
  • the source wirings Sr, Sb, and Sg that are drawn outside the effective display area A are mainly configured by the first conductive layer (gate layer). Compared to the case where the second conductive layer (source layer) is used, physical damage is reduced and a margin for corrosion is increased.
  • the source wirings Sr, Sb, and Sg are formed in the third conductive layer (pixel electrode) in the contact hole portions H1, H2, and H3. Are connected to the electrode terminal portions 29r, 29b, and 29g, respectively.
  • the end Sr1 of the source line Sr on one end side (left side in FIG. 7) of the three adjacent source lines Sr, Sb, and Sg is the first. It is connected to the first short bar 31r formed of the first conductive layer via the first connection wiring 30r formed of the conductive layer (gate layer). Further, as shown in FIG. 9A, the end portion Sr1, the first connection wiring 30r, and the first short bar 31r are formed of the first conductive layer, and thus are provided integrally with each other. Yes. In FIG. 9A, a lower electrode Sr1a is provided at the end Sr1, and is connected to the electrode terminal portion 29r at the contact hole portion H1.
  • the end Sb1 of the source line Sb on the other end side (the right side in FIG. 7) of the three adjacent source lines Sr, Sb, and Sg is the second It is connected to the second short bar 31b formed by the second conductive layer via the second connection wiring 30b formed by the conductive layer (source layer).
  • a lower electrode Sb1a is provided at the end Sb1, and is connected to the electrode terminal portion 29b at the contact hole portion H3.
  • the end portion Sb1 is provided with an electrode Sb1b at the outermost end thereof, and is connected to the end portion of the second connection wiring 30b at the contact portion H4.
  • the second connection wiring 30b and the second short bar 31b are formed of the second conductive layer, and thus are provided integrally with each other.
  • the end Sg1 of the middle source line Sg among the three adjacent source lines Sr, Sb, and Sg is a third connection formed by the third conductive layer. It is connected to a third short bar 31g formed of the first conductive layer via a wiring 30g.
  • a lower electrode Sg1a is provided at the end Sg1, and is connected to the electrode terminal portion 29g at the contact hole portion H2.
  • the end Sg1 is provided with an electrode Sg1b at the outermost end thereof, and is connected to one end of the third connection wiring 30g in the contact hole portion H5.
  • the other end of the third connection wiring 30g is connected to the third short bar 31g in the contact hole portion H6.
  • the middle second short bar 31b among the three adjacent first, second, and third short bars 31r, 31b, and 31g The second conductive layer is formed, and the first and third short bars 31r and 31g at both ends are formed by the first conductive layer.
  • the installation area of the short bar can be reduced, and the compact active matrix substrate 5 can be configured. As a result, many active matrix substrates can be easily formed from a single mother substrate.
  • the end portion of the middle second short bar 31b and the first and third short bars 31r and 31g at both ends are arranged.
  • the end portions are provided so as to overlap each other.
  • the source driver 16 having a small outer shape can be used, and the outer shape of the liquid crystal panel 2 can also be reduced.
  • the laser cut region LC can be sufficiently secured, and the occurrence of defects such as the loss of the electrode terminal portion in the laser cut process can be suppressed.
  • the first and third short bars 31r and 31g are formed of the first conductive layer (gate layer), and the second short bar 31b is the second conductive layer (source layer). It is formed by.
  • an inspection signal can be easily input to the source wiring S compared to the case where each short bar is formed using a high-resistance wiring material such as an ITO film. And high-precision inspection work can be easily performed.
  • the inspection signal is input to the first, second, and third short bars 31r, 31b, and 31g via the inspection signal input terminals 81, 82, and 83, the TFT or the like Compared to the case where the inspection signal is input via the resistance element, the inspection signal can be easily input.
  • the first, second, and third short bars 31r, 31b, and 31g are provided with the source wirings Sr, Sb, and Sg as the first, second, and third, respectively.
  • the connection lines 30r, 30b, and 30g are connected to each other.
  • the first, second, and third short bars 31r, 31b, and 31g can be handled while reducing the installation area of the first, second, and third short bars 31r, 31b, and 31g.
  • the source lines Sr, Sb, and Sg to be connected can be appropriately connected.
  • the active matrix substrate 5 of the present embodiment since the pixel electrode 19 is formed of the third conductive layer (pixel electrode layer), there is no increase in the manufacturing process, and the active matrix substrate 5 having a simple structure can be easily formed. Can be configured.
  • the liquid crystal display device (display device) 1 can be easily downsized.
  • FIG. 11 is a diagram for explaining a main configuration of an active matrix substrate according to the second embodiment of the present invention before laser cutting.
  • 12A is a cross-sectional view taken along line XIIa-XIIa in FIG. 11, and FIG. 12B is a cross-sectional view taken along line XIIb-XIIb in FIG.
  • the main difference between this embodiment and the first embodiment described above is that, in the three adjacent first to third short bars, the middle second short bar and the first and third shorts at both ends. The bars are provided in a state where they do not overlap each other.
  • symbol is attached
  • FIG. 11 in the active matrix substrate 5 of this embodiment, three adjacent first, second, and third short bars 36r, 36b, and In 36g, the second short bar 36b in the middle and the first and third short bars 36r and 36g at both ends are provided so as not to overlap each other. That is, as shown by “C” in FIG. 12B, the left end of the second short bar 36b and the right end of the third short bar 36g are provided so as not to overlap each other. The right end of the second short bar 36b and the left end of the first short bar 36r are provided so as not to overlap each other.
  • the present embodiment can achieve the same operations and effects as the first embodiment.
  • the second short bar 36b and the first and third short bars 36r, 36g are provided so as not to overlap each other, each of the three first to third shorts is provided.
  • parasitic capacitance due to the overlap does not occur.
  • FIG. 13 is a diagram for explaining a main configuration of an active matrix substrate according to the third embodiment of the present invention before laser cutting.
  • 14A is a cross-sectional view taken along line XIVa-XIVa in FIG. 13
  • FIG. 14B is a cross-sectional view taken along line XIVb-XIVb in FIG. 13
  • FIG. 14C is a cross-sectional view taken along line XIVc- It is a XIVc line sectional view.
  • FIGS. 15A and 15B are diagrams for explaining the configuration of the gate layer and the configuration of the source layer, respectively, of the main configuration of the active matrix substrate shown in FIG.
  • FIGS. 16A and 16B are diagrams for explaining the configuration of the protective insulating film and the configuration of the pixel electrode layer, respectively, of the main configuration of the active matrix substrate shown in FIG.
  • the main difference between the present embodiment and the first embodiment is that the second connection wiring formed by the source layer (second conductive layer) is connected to the electrode terminal portion, and the source layer The first connection portion of the third connection wiring formed by the above and the second connection portion of the third connection wiring formed by the pixel electrode layer (third conductive layer) are used.
  • symbol is attached
  • the end Sr1 of the wiring Sr is connected to the first short bar 38r formed of the first conductive layer via the first connection wiring 37r formed of the first conductive layer.
  • the end portion Sr1, the first connection wiring 37r, and the first short bar 38r are formed by the first conductive layer (gate layer), so that they are integrated with each other. Is provided.
  • a lower electrode Sr1a is provided at the end Sr1. Further, as shown in FIG.
  • a frame-shaped electrode portion 37ra is formed by the second conductive layer (source layer) in the first connection wiring 37r, and the lower electrode Sr1a is formed in the contact hole portion H7. Is connected to the electrode part 37ra via the electrode terminal part 29r.
  • the end Sg1 of the middle source line Sg among the three adjacent source lines Sr, Sb, and Sg is a second connection formed by the second conductive layer. It is connected to a second short bar 38g formed of the second conductive layer via a wiring 37g.
  • a lower electrode Sg1a is provided at the end Sg1.
  • a frame-shaped electrode portion 37ga is formed by a second conductive layer (source layer) in the second connection wiring 37g, and the lower electrode Sg1a is formed in the contact hole portion H8. Is connected to the electrode portion 37ga via the electrode terminal portion 29g.
  • the source wiring Sg is provided at the end of the end Sg1, and is connected to the second connection wiring 37g at the electrode terminal portion 29g to which the electrode of the source driver 16 that drives the corresponding source wiring Sg is connected. ing. Furthermore, since the second connection wiring 37g and the second short bar 38g are formed of the second conductive layer as shown in FIG. 15B, they are provided integrally with each other.
  • the end Sb1 of the source line Sb on the other end side (the right side in FIG. 13) of the three adjacent source lines Sr, Sb, and Sg is the second
  • the first conductive layer is formed through the first connection portion 37b1 of the third connection wiring formed by the conductive layer and the second connection portion 37b2 of the third connection wiring formed by the third conductive layer (pixel electrode layer). Also connected to the third short bar 38b.
  • a lower electrode Sb1a is provided at the end Sb1.
  • a frame-shaped electrode portion 37b1a is formed of the second conductive layer in the first connection portion 37b1 of the third connection wiring, and the lower electrode is formed in the contact hole portion H9.
  • Sb1a is connected to the electrode part 37b1a via the electrode terminal part 29b.
  • the source line Sb is provided at the end of the end Sb1, and the first connection of the third connection line is made at the electrode terminal portion 29b to which the electrode of the source driver 16 that drives the corresponding source line Sb is connected. It is connected to the portion 37b1.
  • the electrode portion 37b1b is formed of the second conductive layer in the first connection portion 37b1 of the third connection wiring, and the third connection wiring of the third connection wiring is formed in the contact hole portion H10. It is connected to one end of the second connection portion 37b2. Further, the contact hole portion H10 is provided on the first short bar 38r. That is, in the third connection wiring, the first connection portion 37b1 and the second connection portion 37b2 are connected to each other on the first short bar 38r. The other end of the second connection portion 37b2 of the third connection wiring is connected to the third short bar 38b in the contact hole portion H11.
  • the protective insulating film 34 is provided as the second insulating layer.
  • the present embodiment can achieve the same operations and effects as the first embodiment. Further, in the present embodiment, as in the first embodiment, the first, second, and third short bars 38r, 38g, and 38b are made smaller while the first, second, and third short bars 38r, 38g, and 38b are made smaller. Corresponding source lines Sr, Sg, and Sb can be appropriately connected to the three short bars 38r, 38g, and 38b.
  • the end Sg1 of the source wiring Sg is connected to the second connection wiring 37g in the electrode terminal portion 29g, and the end Sb1 of the source wiring Sb is connected to the second connection wiring 37g in the electrode terminal portion 29b.
  • One connection portion 37b1 is connected.
  • the wiring area of the third connection wiring is further increased. Can be small.
  • FIG. 17 is a diagram for explaining a main configuration of an active matrix substrate according to the fourth embodiment of the present invention before laser cutting.
  • FIGS. 18A and 18B are diagrams for explaining the configuration of the gate layer and the configuration of the source layer, respectively, of the main configuration of the active matrix substrate shown in FIG.
  • FIGS. 19A and 19B are diagrams illustrating the configuration of the protective insulating film and the configuration of the pixel electrode layer, respectively, of the main configuration of the active matrix substrate illustrated in FIG.
  • the main difference between this embodiment and the first embodiment is that four short bars are provided, and four adjacent gate wirings (scanning wirings) are connected to four short bars, respectively. It is a point to do.
  • symbol is attached
  • the two adjacent gate wirings g1 and g3a are formed of a first conductive layer (gate layer) and a second conductive layer (source layer), respectively. Further, end portions g2a and g4a of two adjacent gate wirings g2 and g4 are formed of a first conductive layer and a second conductive layer, respectively.
  • electrode terminal portions 39a, 39b, 39c, and 39d are provided, and are configured to be connected to the electrodes of the gate driver.
  • the end g1a of the first gate wiring g1 formed by the first conductive layer is the first via the first connection wiring 40a formed by the first conductive layer. It is connected to a first short bar 41a formed by a conductive layer. Further, as shown in FIG. 18 (a), the end g1a, the first connection wiring 40a, and the first short bar 41a are formed of the first conductive layer, and thus are provided integrally with each other. Yes.
  • a lower electrode g1a1 is provided at the end g1a. As shown in FIG.
  • a frame-like electrode portion 40a1 is formed of the second conductive layer in the first connection wiring 40a, and the lower electrode g1a1 is an electrode terminal portion in the contact hole portion H12. It is connected to the electrode part 40a1 through 39a.
  • the end g3a of the third gate wiring g3 formed by the second conductive layer is the first connection portion 40b1 of the third connection wiring formed by the second conductive layer.
  • a lower electrode g3a1 is provided at the end g3a.
  • a frame-like electrode portion 40b1a is formed of the second conductive layer in the first connection portion 40b1 of the third connection wiring, and the lower electrode is formed in the contact hole portion H13.
  • g3a1 is connected to the electrode portion 40b1a via the electrode terminal portion 39b.
  • the electrode portion 40b1b is formed of the second conductive layer in the first connection portion 40b1 of the third connection wiring, and the third connection wiring is formed in the contact hole portion H16. It is designed to be connected to one end of the second connection portion 40b2. Further, the contact hole portion H16 is provided on the first short bar 41a. That is, in the third connection wiring, the first connection portion 40b1 and the second connection portion 40b2 are connected to each other on the first short bar 41a. The other end portion of the second connection portion 40b2 of the third connection wiring is connected to the third short bar 41c in the contact hole portion H17.
  • the end g2a of the second gate wiring g2 formed by the first conductive layer is second through the second connection wiring 40c formed by the second conductive layer. It is connected to a second short bar 41b formed by a conductive layer.
  • a lower electrode g2a1 is provided at the end g2a.
  • a frame-like electrode portion 40c1 is formed of the second conductive layer in the second connection wiring 40c, and the lower electrode g2a1 is the electrode terminal portion in the contact hole portion H14. It is connected to the electrode part 40c1 through 39c.
  • the second gate wiring g2 is provided at the end of the end portion g2a, and at the electrode terminal portion 39c to which the electrode of the gate driver 17 that drives the corresponding gate wiring g2 is connected, the second connection wiring 40c. It is connected to the. Further, as shown in FIG. 18 (b), the second connection wiring 40c and the second short bar 41b are formed of the second conductive layer, and thus are provided integrally with each other.
  • the end portion g4a of the fourth gate wiring g4 formed by the second conductive layer is the first connection portion 40d1 of the fourth connection wiring formed by the second conductive layer.
  • a lower electrode g4a1 is provided at the end g4a.
  • a frame-shaped electrode portion 40d1a is formed of the second conductive layer in the first connection portion 40d1 of the third connection wiring, and the lower electrode is formed in the contact hole portion H15.
  • g4a1 is connected to the electrode portion 40d1a via the electrode terminal portion 39d.
  • the electrode portion 40d1b is formed of the second conductive layer in the first connection portion 40d1 of the third connection wiring, and the third connection wiring is formed in the contact hole portion H18. It is connected to one end of the second connection portion 40d2. Further, the contact hole portion H18 is provided on the first short bar 41a. That is, in the third connection wiring, the first connection portion 40d1 and the second connection portion 40d2 are connected to each other on the first short bar 41a. The other end of the second connection portion 40d2 of the third connection wiring is connected to the fourth short bar 41d in the contact hole portion H19.
  • the present embodiment can achieve the same operations and effects as the first embodiment. Further, in the present embodiment, as in the first embodiment, the first, second, third, and fourth short bars 41a, 41b, 41c, and 41d are reduced in the installation area, and the first of them is reduced.
  • the corresponding gate wirings g1, g2, g3, and g4 can be appropriately connected to the second, third, and fourth short bars 41a, 41b, 41c, and 41d.
  • the end g2a of the second gate wiring g2 is connected to the second connection wiring 40c at the electrode terminal portion 39c.
  • the wiring area of the second connection wiring 40c can be reduced, and the corresponding gate wiring g2 and the gate driver 17 can be easily connected.
  • the first connection portion 40b1 and the second connection portion 40b2 are connected to each other on the first short bar 41a, and in the fourth connection wiring, the first connection portion 40d1. And the second connection portion 40d2 are connected to each other on the first short bar 41a.
  • region of a 3rd connection wiring and a 4th connection wiring can be made smaller.
  • FIG. 20 is a diagram for explaining a main configuration of an active matrix substrate according to the fifth embodiment of the present invention before laser cutting.
  • FIG. 21A and FIG. 21B are diagrams illustrating the configuration of the gate layer and the configuration of the source layer, respectively, of the main configuration of the active matrix substrate shown in FIG.
  • FIGS. 22A and 22B are diagrams for explaining the configuration of the interlayer insulating film and the protective insulating film and the configuration of the pixel electrode layer, respectively, of the main configuration of the active matrix substrate shown in FIG. .
  • the main difference between this embodiment and the first embodiment is that a plurality of third connection wirings are provided so as to be connected to each other on the third short bar.
  • symbol is attached
  • a plurality of third connection wirings are provided so as to be connected to each other on the third short bar 31g.
  • a plurality of individual wirings 30g'1 of the third connection wiring 30g ' are connected to each other by a common wiring 30g'2 on the third short bar 31g.
  • Each of these individual wirings 30g′1 corresponds to the third connection wiring 30g shown in FIG. 10B, and as shown in FIG. 22B, the plurality of individual wirings 30g′1 3 are integrally connected by a common wire 30g′2 provided in parallel with the short bar 31g.
  • the present embodiment can achieve the same operations and effects as the first embodiment.
  • the plurality of individual wires 30g′1 of the third connection wire 30g ′ are connected to each other by the common wire 30g′2 on the third short bar 31g.
  • the resistance value of the third connection wiring 30g ′ can be reduced, the resistance value of the third short bar 31g can also be reduced, and the width of the third short bar 31g. Dimensions can be reduced.
  • FIG. 23 is a diagram for explaining a main configuration of an active matrix substrate according to the sixth embodiment of the present invention before laser cutting.
  • FIG. 24A and FIG. 24B are diagrams illustrating the configuration of the gate layer and the configuration of the source layer, respectively, in the main configuration of the active matrix substrate shown in FIG.
  • FIG. 25A and FIG. 25B are diagrams for explaining the configuration of the interlayer insulating film and the protective insulating film and the configuration of the pixel electrode layer, respectively, in the main configuration of the active matrix substrate shown in FIG. .
  • the main difference between the present embodiment and the first embodiment is that the first and third short bars are formed by the source layer (second conductive layer) and the second short bar is formed by the gate layer (first layer). 1 conductive layer).
  • symbol is attached
  • the end Sr1 of the wiring Sr is a second connection line formed by the first connection part 43r1 of the first connection line formed by the first conductive layer (gate layer) and the second conductive layer (source layer). It is connected to the first short bar 44r formed of the second conductive layer via the connection portion 43r2.
  • a lower electrode Sr1a is provided at the end portion Sr1, and is connected to the electrode terminal portion 42r in a contact hole portion H20 formed in the gate insulating film 33.
  • the end portion Sr1 and the first connection portion 43r1 of the first connection wiring are formed integrally with each other because they are formed of the first conductive layer.
  • the first connection portion 43r1 of the first connection wiring is provided with an electrode portion 43r1a so as to be connected to the electrode portion 43r2a of the second connection portion 43r2 of the first connection wiring in the contact hole portion H23. It has become.
  • the second connection portion 43r2 and the first short bar 44r of the first connection wiring are formed integrally with each other because they are formed of the second conductive layer.
  • the end Sg1 of the middle source wiring Sg among the three adjacent source wirings Sr, Sb, and Sg is the second connection formed by the first conductive layer. It is connected to the second short bar 44g formed of the first conductive layer via the wiring 43g. Further, as shown in FIG. 24A, the end Sg1, the second connection wiring 43g, and the second short bar 44g are formed of the first conductive layer, and are thus provided integrally with each other. Yes.
  • a lower electrode Sg1a is provided at the end portion Sg1, and the lower electrode Sg1a is connected to the electrode terminal portion 42g in the contact hole portion H21 formed in the gate insulating film 33. It has become.
  • the end Sb1 of the source line Sb on the other end side (the right side in FIG. 23) of the three adjacent source lines Sr, Sb, and Sg is the first It is formed of the second conductive layer via the first connection portion 43b1 of the third connection wiring formed by the conductive layer and the second connection portion 43b2 of the third connection wiring formed by the third conductive layer (pixel electrode layer). Also connected to the third short bar 44b.
  • a lower electrode Sb1a is provided at the end portion Sb1, and the lower electrode Sb1a is connected to the electrode terminal portion 42b in the contact hole portion H22 formed in the gate insulating film 33. It has become.
  • the electrode portion 43b1a is formed of the first conductive layer in the first connection portion 43b1 of the third connection wiring, and the third connection wiring of the third connection wiring is formed in the contact hole portion H24. It is designed to be connected to one end of the second connection portion 43b2. The other end of the second connection portion 43b2 of the third connection wiring is connected to the third short bar 44b in the contact hole portion H25.
  • the present embodiment can achieve the same operations and effects as the first embodiment. That is, in the present embodiment, as in the first embodiment, the first, second, and third short bars 44r, 44g, and 44b are made smaller while the first, second, and third short bars 44r, 44g, and 44b are made smaller. Corresponding source wirings Sr, Sg, Sb can be appropriately connected to the three short bars 44r, 44g, 44b.
  • the active matrix substrate of the present invention is not limited to this, and the common electrode is not an opposing substrate but an active matrix.
  • the present invention can be applied to a display device having various display panels such as electronic paper.
  • the active matrix substrate of the present invention can be applied to various sensor substrates such as a sensor substrate for an X-ray detection device.
  • the active matrix substrate of the present invention has a plurality of data wirings (source wirings) and a plurality of scanning wirings (gate wirings). At least three short bars that are individually connected to at least one side are provided, and a predetermined number of corresponding data lines or scanning lines are connected to each of the at least three short bars, and at least 3
  • the short bar of the book is not particularly limited as long as the middle short bar is provided in a different layer from the short bars at both ends among the three adjacent short bars.
  • the middle short bar and one short bar overlap as in the first embodiment, and the middle short bar and the other short bar are second. It does not need to overlap as in the embodiment.
  • the active matrix substrate of the present invention is not limited to this, and the source driver and the gate driver are arranged on the active matrix substrate.
  • a configuration in which no gate driver is arranged may be used. That is, the electrode terminal portion and the driver drive signal input terminal may not be provided on the active matrix substrate, and the driver may be arranged on the FPC, for example. Even when source drivers and gate drivers are not arranged on the active matrix substrate in this way, the arrangement area of the short bar can be reduced, so that many active matrix substrates can be formed from one mother substrate. Is possible.
  • the active matrix substrate of the present invention is not limited to this, for example, chamfering.
  • the short bar can be physically deleted, and the plurality of data lines and / or the plurality of scanning lines can be controlled independently.
  • the configuration in which the data wiring is provided in the pixel for each color of red (R), green (G), and blue (B) is described.
  • the active matrix substrate of the present invention is not limited to this.
  • an RGB pixel may be sequentially provided for one data wiring.
  • each of the plurality of short bars is provided in a direction parallel to the direction orthogonal to the corresponding data wiring or scanning wiring.
  • the present invention is not limited to this.
  • a plurality of short bars may be provided obliquely with respect to the corresponding data wiring or scanning wiring.
  • the installation area of the plurality of short bars and the short bars are arranged. This is preferable in that the wiring area can be reduced and the active matrix substrate can be easily made compact.
  • the configuration on the data wiring (source wiring) side is described.
  • the scanning wiring (gate wiring) side is described.
  • the configuration of was explained.
  • the active matrix substrate of the present invention is not limited to this.
  • the configuration of the first embodiment is applied to the configuration on the scanning wiring side
  • the configuration of the fourth embodiment is applied to the data wiring side. You may apply to the structure of.
  • the data wiring side and the scanning wiring side may be configured by appropriately combining the configurations of the respective embodiments.
  • the present invention is useful for a compact active matrix substrate capable of reducing the installation area of the short bar and a display device using the same.
  • Liquid crystal display device 5 active matrix substrate 5a base material 16 source driver 17, 17a, 17b gate driver 18 thin film transistor 19 pixel electrode (third conductive layer) 29r, 29g, 29b, 39a, 39b, 39c, 39d Electrode terminal portion 30r, 37r First connection wiring (first conductive layer) 30b, 37g Second connection wiring (second conductive layer) 30g, 30g 'Third connection wiring (third conductive layer) 31r, 36r, 38r First short bar (first conductive layer) 31b, 36b, 38g Second short bar (second conductive layer) 31g, 36g, 38b Third short bar (first conductive layer) 33 Gate insulation film (first insulation layer) 34 Protective insulating film (second insulating layer) 35 Interlayer insulation film (second insulation layer) 37b1 First connection portion (second conductive layer) of third connection wiring 37b2 Second connection portion of third connection wiring (third conductive layer) 40a First connection wiring (first conductive layer) 40b1 First connection portion (second conductive layer) of

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Abstract

　マトリクス状に配列された複数のデータ配線（Ｓｒ、Ｓｇ、Ｓｂ）及び複数の走査配線（Ｇ）を備えたアクティブマトリクス基板（５）であって、複数のデータ配線（Ｓｒ、Ｓｇ、Ｓｂ）にそれぞれ接続される３本の第１、第２、及び第３ショートバー（３１ｒ、３１ｂ、３１ｇ）を備え、第１、第２、及び第３ショートバー（３１ｒ、３１ｂ、３１ｇ）では、真ん中の第２ショートバー（３１ｂ）が両端の第１及び第３ショートバー（３１ｒ、３１ｇ）とは異なる層に設けられている。

Description

アクティブマトリクス基板、及び表示装置
　本発明は、複数のデータ配線及び複数の走査配線がマトリクス状に配列されたアクティブマトリクス基板、及びこれを用いた表示装置に関する。
　近年、例えば液晶表示装置は、在来のブラウン管に比べて薄型、軽量などの特長を有するフラットパネルディスプレイとして、液晶テレビ、モニター、携帯電話などに幅広く利用されている。このような液晶表示装置では、複数のデータ配線（ソース配線）及び複数の走査配線（ゲート配線）をマトリクス状に配線するとともに、データ配線と走査配線との交差部の近傍に薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などのスイッチング素子と、このスイッチング素子に接続された画素電極を有する画素をマトリクス状に配置したアクティブマトリクス基板を、表示パネルとしての液晶パネルに用いたものが知られている。
　また、上記のような従来のアクティブマトリクス基板では、例えば下記特許文献１に記載されているように、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の画素に対応したデータ配線のそれぞれに、別の検査信号が入力されるように、３本の短絡線（ショートバー）を設けることが提案されている。つまり、この従来のアクティブマトリクス基板では、第１短絡線に、Ｒの画素に対応した複数のデータ配線を接続する。また、第２短絡線に、Ｇの画素に対応した複数のデータ配線を接続し、第３短絡線に、Ｂの画素に対応した複数のデータ配線を接続する。これにより、この従来のアクティブマトリクス基板では、第１～第３短絡線の各々に別々の検査信号を入力することにより、ＲＧＢの色毎のデータ配線に対して、互いに異なる検査信号を入力可能とされていた。
特開平１０－１０４６４７号公報
　しかしながら、上記のような従来のアクティブマトリクス基板では、上記第１～第３短絡線（ショートバー）の設置領域を小さくすることができないという問題点があった。
　具体的にいえば、この従来のアクティブマトリクス基板では、第１～第３短絡線は対応する複数のデータ配線が容易に接続されるように、当該データ配線と直交する方向に平行となるように設けられていた。また、従来のアクティブマトリクス基板では、第１～第３短絡線として、例えばデータ配線と同じ金属膜（ソース層）が用いられており、これら第１～第３短絡線において、隣接する２本の短絡線でショート（短絡）が生じないように、上記直交する方向で所定の間隔をおいて、当該第１～第３短絡線を形成する必要があった。このため、この従来のアクティブマトリクス基板では、第１～第３短絡線の設置領域を小さくすることができなかった。
　上記の課題を鑑み、本発明は、ショートバーの設置領域を小さくすることができるコンパクトなアクティブマトリクス基板、及びこれを用いた表示装置を提供することを目的とする。
　上記の目的を達成するために、本発明にかかるアクティブマトリクス基板は、マトリクス状に配列された複数のデータ配線及び複数の走査配線を備えたアクティブマトリクス基板であって、
　前記複数のデータ配線及び前記複数の走査配線の少なくとも一方側に対して、各々別個に接続される少なくとも３本のショートバーを備え、
　前記少なくとも３本の各ショートバーには、対応するデータ配線または走査配線が所定数接続され、
　前記少なくとも３本のショートバーでは、隣接する３本のショートバーのうち、真ん中のショートバーが両端のショートバーとは異なる層に設けられていることを特徴とするものである。
　上記のように構成されたアクティブマトリクス基板では、少なくとも３本のショートバーにおいて、隣接する３本のショートバーのうち、真ん中のショートバーが両端のショートバーとは異なる層に設けられている。これにより、上記従来例と異なり、ショートバーの設置領域を小さくすることができ、コンパクトなアクティブマトリクス基板を構成することができる。この結果、１枚のマザー基板から多くのアクティブマトリクス基板を容易に形成することが可能となる。
　また、上記アクティブマトリクス基板において、前記少なくとも３本のショートバーでは、隣接する３本のショートバーにおいて、真ん中のショートバーの端部と両端の各ショートバーの端部とは互いにオーバーラップした状態で設けられてもよい。
　この場合、ショートバーの設置領域をより小さくすることができ、コンパクトなアクティブマトリクス基板を容易に構成することができる。
　また、上記アクティブマトリクス基板において、前記少なくとも３本のショートバーでは、隣接する３本のショートバーにおいて、真ん中のショートバーと両端の各ショートバーとは互いにオーバーラップしていない状態で設けられてもよい。
　この場合、真ん中のショートバーと両端の各ショートバーとは互いにオーバーラップしていない状態で設けられているので、これら３本の各ショートバーにおいて、オーバーラップに起因する寄生容量が生じない。この結果、各ショートバーの配線負荷が大きくなるのを防ぐことができ、各ショートバーに対し、信号が供給されたときでも、その信号が遅延するのを抑制することができる。
　また、上記アクティブマトリクス基板において、前記少なくとも３本のショートバーでは、隣接する３本のショートバーにおいて、真ん中のショートバー及び両端のショートバーの一方側は、基材上に設けられた第１導電層により形成され、
　真ん中のショートバー及び両端のショートバーの他方側は、前記第１導電層を覆う第１絶縁層上に設けられた第２導電層により形成されていることが好ましい。
　この場合、真ん中のショートバー及び両端のショートバーの一方側及び他方側が、基材上で互いに異なる層に設けられた第１導電層及び第２導電層によってそれぞれ形成されるので、ショートバーの設置領域を確実に小さくすることができる。
　また、上記アクティブマトリクス基板において、前記データ配線の端部または前記走査配線の端部は、前記第１導電層により形成されるとともに、
　これらのデータ配線または走査配線において、隣接する３本の配線のうち、一方の端側の配線は、前記第１導電層により形成された第１接続配線を介して前記第１導電層により形成された第１ショートバーに接続され、
　他方の端側の配線は、前記第２導電層により形成された第２接続配線を介して前記第２導電層により形成された第２ショートバーに接続され、
　真ん中の配線は、前記第２導電層を覆う第２絶縁層上に設けられた第３導電層により形成された第３接続配線を介して前記第１導電層により形成された第３ショートバーに接続されてもよい。
　この場合、第１～第３ショートバーの設置領域を小さくしつつ、これら第１～第３ショートバーに対し、対応するデータ配線または走査配線を適切に接続することができる。
　また、上記アクティブマトリクス基板において、複数の前記第３接続配線が、前記第３ショートバー上で互いに接続されていることが好ましい。
　この場合、第３接続配線の抵抗値を小さくすることができ、第３ショートバーの抵抗値も小さくすることが可能となって、当該第３ショートバーの幅寸法を低減することができる。
　また、上記アクティブマトリクス基板において、前記データ配線の端部または前記走査配線の端部は、前記第１導電層により形成されるとともに、
　これらのデータ配線または走査配線において、隣接する３本の配線のうち、一方の端側の配線は、前記第１導電層により形成された第１接続配線を介して前記第１導電層により形成された第１ショートバーに接続され、
　真ん中の配線は、前記第２導電層により形成された第２接続配線を介して前記第２導電層により形成された第２ショートバーに接続され、
　他方の端側の配線は、前記第２導電層により形成された第３接続配線の第１接続部分と前記第２導電層を覆う第２絶縁層上に設けられた第３導電層により形成された第３接続配線の第２接続部分を介して前記第１導電層により形成された第３ショートバーに接続されてもよい。
　この場合、第１～第３ショートバーの設置領域を小さくしつつ、これら第１～第３ショートバーに対し、対応するデータ配線または走査配線を適切に接続することができる。
　また、上記アクティブマトリクス基板において、前記真ん中の配線は、対応するデータ配線の端部の最端または走査配線の端部の最端に設けられるとともに、対応するデータ配線または走査配線を駆動するドライバの電極が接続される電極端子部において、前記第２接続配線に接続され、
　前記他方の端側の配線は、対応するデータ配線の端部の最端または走査配線の端部の最端に設けられるとともに、対応するデータ配線または走査配線を駆動するドライバの電極が接続される電極端子部において、前記第３接続配線の第１接続部分に接続されていることが好ましい。
　この場合、第２接続配線及び第３接続配線の各配線領域を小さくできるとともに、対応するデータ配線または走査配線とドライバとの接続を容易に行うことができる。
　また、上記アクティブマトリクス基板において、前記第３接続配線では、前記第１接続部分と前記第２接続部分とが前記第１ショートバー上で互いに接続されていることが好ましい。
　この場合、第３接続配線の配線領域をより小さくすることができる。
　また、上記アクティブマトリクス基板において、前記データ配線の端部または前記走査配線の端部では、隣接する２本の配線の端部がそれぞれ前記第１導電層及び前記第２導電層により形成されるとともに、
　これらのデータ配線または走査配線において、隣接する４本の配線のうち、前記第１導電層により形成された第１の配線は、前記第１導電層により形成された第１接続配線を介して前記第１導電層により形成された第１ショートバーに接続され、
　前記第１の配線に隣接するとともに、前記第２導電層により形成された第３の配線は、前記第２導電層により形成された第３接続配線の第１接続部分と前記第２導電層を覆う第２絶縁層上に設けられた第３導電層により形成された第３接続配線の第２接続部分を介して前記第１導電層により形成された第３ショートバーに接続され、
　前記第３の配線に隣接するとともに、前記第１導電層により形成された第２の配線は、前記第２導電層により形成された第２接続配線を介して前記第２導電層により形成された第２ショートバーに接続され、
　前記第２の配線に隣接するとともに、前記第２導電層により形成された第４の配線は、前記第２導電層により形成された第４接続配線の第１接続部分と前記第３導電層により形成された第４接続配線の第２接続部分を介して前記第２導電層により形成された第４ショートバーに接続されてもよい。
　この場合、第１～第４ショートバーの設置領域を小さくしつつ、これら第１～第４ショートバーに対し、対応するデータ配線または走査配線を適切に接続することができる。
　また、上記アクティブマトリクス基板において、前記第２の配線は、対応するデータ配線の端部の最端または走査配線の端部の最端に設けられるとともに、対応するデータ配線または走査配線を駆動するドライバの電極が接続される電極端子部において、前記第２接続配線に接続されていることが好ましい。
　この場合、第２接続配線の配線領域を小さくすることができるとともに、対応するデータ配線または走査配線とドライバとの接続を容易に行うことができる。
　また、上記アクティブマトリクス基板において、前記第３接続配線及び前記第４接続配線では、各々その第１接続部分とその第２接続部分とが前記第１ショートバー上で互いに接続されていることが好ましい。
　この場合、第３接続配線及び第４接続配線の各配線領域をより小さくすることができる。
　また、上記アクティブマトリクス基板において、前記データ配線の端部または前記走査配線の端部は、前記第１導電層により形成されるとともに、
　これらのデータ配線または走査配線において、隣接する３本の配線のうち、一方の端側の配線は、前記第１導電層により形成された第１接続配線の第１接続部分と前記第２導電層により形成された第１接続配線の第２接続部分を介して前記第２導電層により形成された第１ショートバーに接続され、
　真ん中の配線は、前記第１導電層により形成された第２接続配線を介して前記第１導電層により形成された第２ショートバーに接続され、
　他方の端側の配線は、前記第１導電層により形成された第３接続配線の第１接続部分と前記第２導電層を覆う第２絶縁層上に設けられた第３導電層により形成された第３接続配線の第２接続部分を介して前記第２導電層により形成された第３ショートバーに接続されてもよい。
　この場合、第１～第３ショートバーの設置領域を小さくしつつ、これら第１～第３ショートバーに対し、対応するデータ配線または走査配線を適切に接続することができる。
　また、上記アクティブマトリクス基板において、薄膜トランジスタと、前記薄膜トランジスタに接続される画素電極を備え、
　前記画素電極が、前記第３導電層により形成されていることが好ましい。
　この場合、製造工程の増加が無く、構造簡単なアクティブマトリクス基板を容易に構成することができる。
　また、本発明の表示装置は、上記いずれかのアクティブマトリクス基板を用いた表示装置であって、
　前記データ配線または前記走査配線は、前記少なくとも３本のショートバーから切り離されていることを特徴とするものである。
　上記のように構成された表示装置では、ショートバーの設置領域を小さくすることができるコンパクトなアクティブマトリクス基板が用いられているので、表示装置の小型化を容易に図ることができる。
　本発明によれば、ショートバーの設置領域を小さくすることができるコンパクトなアクティブマトリクス基板、及びこれを用いた表示装置を提供することが可能となる。
図１は、本発明の第１の実施形態にかかる液晶表示装置を説明する図である。 図２は、図１に示した液晶パネルの構成を説明する図である。 図３は、上記液晶パネルの要部構成を示す断面図である。 図４は、図１に示したアクティブマトリクス基板の主要部を説明する図である。 図５は、上記アクティブマトリクス基板でのソースドライバの実装領域及びＦＰＣとの接続部分を説明する図である。 図６は、レーザカットされた後の上記アクティブマトリクス基板の要部構成を説明する図である。 図７は、レーザカットされる前の上記アクティブマトリクス基板の要部構成を説明する図である。 図８（ａ）は、図７のＶIIIａ－ＶIIIａ線断面図であり、図８（ｂ）は、図７のＶIIIｂ－ＶIIIｂ線断面図である。 図９（ａ）及び図９（ｂ）は、図７に示したアクティブマトリクス基板の要部構成のうち、それぞれゲート層の構成及びソース層の構成を説明する図である。 図１０（ａ）及び図１０（ｂ）は、図７に示したアクティブマトリクス基板の要部構成のうち、それぞれ層間絶縁膜と保護絶縁膜の構成及び画素電極層の構成を説明する図である。 図１１は、レーザカットされる前における、本発明の第２の実施形態にかかるアクティブマトリクス基板の要部構成を説明する図である。 図１２（ａ）は、図１１のＸIIａ－ＸIIａ線断面図であり、図１２（ｂ）は、図１１のＸIIｂ－ＸIIｂ線断面図である。 図１３は、レーザカットされる前における、本発明の第３の実施形態にかかるアクティブマトリクス基板の要部構成を説明する図である。 図１４（ａ）は、図１３のＸIＶａ－ＸIＶａ線断面図であり、図１４（ｂ）は、図１３のＸIＶｂ－ＸIＶｂ線断面図であり、図１４（ｃ）は、図１３のＸIＶｃ－ＸIＶｃ線断面図である。 図１５（ａ）及び図１５（ｂ）は、図１３に示したアクティブマトリクス基板の要部構成のうち、それぞれゲート層の構成及びソース層の構成を説明する図である。 図１６（ａ）及び図１６（ｂ）は、図１３に示したアクティブマトリクス基板の要部構成のうち、それぞれ保護絶縁膜の構成及び画素電極層の構成を説明する図である。 図１７は、レーザカットされる前における、本発明の第４の実施形態にかかるアクティブマトリクス基板の要部構成を説明する図である。 図１８（ａ）及び図１８（ｂ）は、図１７に示したアクティブマトリクス基板の要部構成のうち、それぞれゲート層の構成及びソース層の構成を説明する図である。 図１９（ａ）及び図１９（ｂ）は、図１７に示したアクティブマトリクス基板の要部構成のうち、それぞれ保護絶縁膜の構成及び画素電極層の構成を説明する図である。 図２０は、レーザカットされる前における、本発明の第５の実施形態にかかるアクティブマトリクス基板の要部構成を説明する図である。 図２１（ａ）及び図２１（ｂ）は、図２０に示したアクティブマトリクス基板の要部構成のうち、それぞれゲート層の構成及びソース層の構成を説明する図である。 図２２（ａ）及び図２２（ｂ）は、図２０に示したアクティブマトリクス基板の要部構成のうち、それぞれ層間絶縁膜と保護絶縁膜の構成及び画素電極層の構成を説明する図である。 図２３は、レーザカットされる前における、本発明の第６の実施形態にかかるアクティブマトリクス基板の要部構成を説明する図である。 図２４（ａ）及び図２４（ｂ）は、図２３に示したアクティブマトリクス基板の要部構成のうち、それぞれゲート層の構成及びソース層の構成を説明する図である。 図２５（ａ）及び図２５（ｂ）は、図２３に示したアクティブマトリクス基板の要部構成のうち、それぞれ層間絶縁膜と保護絶縁膜の構成及び画素電極層の構成を説明する図である。
　以下、本発明のアクティブマトリクス基板及び表示装置の好ましい実施形態について、図面を参照しながら説明する。なお、以下の説明では、本発明を透過型の液晶表示装置に適用した場合を例示して説明する。また、各図中の構成部材の寸法は、実際の構成部材の寸法及び各構成部材の寸法比率等を忠実に表したものではない。
　［第１の実施形態］
　図１は、本発明の第１の実施形態にかかる液晶表示装置を説明する図である。図１において、本実施形態の液晶表示装置１は、図１の上側が視認側（表示面側）として設置される液晶パネル２と、液晶パネル２の非表示面側（図１の下側）に配置されて、当該液晶パネル２を照明する照明光を発生するバックライト装置３とが設けられている。
　液晶パネル２は、一対の基板を構成するカラーフィルタ基板４及び本発明のアクティブマトリクス基板５と、カラーフィルタ基板４及びアクティブマトリクス基板５の各外側表面にそれぞれ設けられた偏光板６、７とを備えている。カラーフィルタ基板４とアクティブマトリクス基板５との間には、後述の液晶層が狭持されている。また、カラーフィルタ基板４及びアクティブマトリクス基板５には、平板状の透明なガラス材またはアクリル樹脂などの透明な合成樹脂が使用されている。偏光板６、７には、ＴＡＣ（トリアセチルセルロース）またはＰＶＡ（ポリビニルアルコール）などの樹脂フィルムが使用されており、液晶パネル２に設けられた表示面の有効表示領域を少なくとも覆うように対応するカラーフィルタ基板４またはアクティブマトリクス基板５に貼り合わせられている。
　また、アクティブマトリクス基板５は、上記一対の基板の一方の基板を構成するものであり、アクティブマトリクス基板５では、液晶パネル２の表示面に含まれる複数の画素に応じて、画素電極や薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などが上記液晶層との間に形成されている（詳細は後述。）。一方、カラーフィルタ基板４は、一対の基板の他方の基板（対向基板）を構成するものであり、カラーフィルタ基板４には、後述のカラーフィルタや共通電極などが上記液晶層との間に形成されている。
　また、液晶パネル２では、当該液晶パネル２の駆動制御を行う制御装置（図示せず）に接続されたＦＰＣ（Flexible Printed Circuit）８が設けられており、上記液晶層を画素単位に動作することで表示面を画素単位に駆動して、当該表示面上に所望画像を表示するようになっている。
　尚、液晶パネル２の液晶モードや画素構造は任意である。また、液晶パネル２の駆動モードも任意である。すなわち、液晶パネル２としては、情報を表示できる任意の液晶パネルを用いることができる。それ故、図１においては液晶パネル２の詳細な構造を図示せず、その説明も省略する。
　バックライト装置３は、光源としての発光ダイオード９と、発光ダイオード９に対向して配置された導光板１０とを備えている。また、バックライト装置３では、断面Ｌ字状のベゼル１４により、導光板１０の上方に液晶パネル２が設置された状態で、発光ダイオード９及び導光板１０が狭持されている。また、カラーフィルタ基板４には、ケース１１が載置されている。これにより、バックライト装置３は、液晶パネル２に組み付けられて、当該バックライト装置３からの照明光が液晶パネル２に入射される透過型の液晶表示装置１として一体化されている。
　導光板１０には、例えば透明なアクリル樹脂などの合成樹脂が用いられており、発光ダイオード９からの光が入光される。導光板１０の液晶パネル２と反対側（対向面側）には、反射シート１２が設置されている。また、導光板１０の液晶パネル２側（発光面側）には、レンズシートや拡散シートなどの光学シート１３が設けられており、導光板１０の内部を所定の導光方向（図１の左側から右側への方向）に導かれた発光ダイオード９からの光が均一な輝度をもつ平面状の上記照明光に変えられて液晶パネル２に与えられる。
　尚、上記の説明では、導光板１０を有するエッジライト型のバックライト装置３を用いた構成について説明したが、本実施形態はこれに限定されるものではなく、直下型のバックライト装置を用いてもよい。また、発光ダイオード以外の冷陰極蛍光管や熱陰極蛍光管などの他の光源を有するバックライト装置も用いることができる。
　次に、図２及び図３も参照して、本実施形態の液晶パネル２について具体的に説明する。
　図２は、図１に示した液晶パネルの構成を説明する図である。図３は、上記液晶パネルの要部構成を示す断面図である。
　図２において、液晶表示装置１（図１）には、文字や画像等の情報を表示する上記表示部としての液晶パネル２（図１）の駆動制御を行うパネル制御部１５と、このパネル制御部１５からの指示信号を基に動作するソースドライバ１６及びゲートドライバ１７が設けられている。
　パネル制御部１５は、上記制御装置内に設けられたものであり、液晶表示装置１の外部からの映像信号が入力されるようになっている。また、パネル制御部１５は、入力された映像信号に対して所定の画像処理を行ってソースドライバ１６及びゲートドライバ１７への各指示信号を生成する画像処理部１５ａと、入力された映像信号に含まれた１フレーム分の表示データを記憶可能なフレームバッファ１５ｂとを備えている。そして、パネル制御部１５が、入力された映像信号に応じて、ソースドライバ１６及びゲートドライバ１７の駆動制御を行うことにより、その映像信号に応じた情報が液晶パネル２に表示される。
　ソースドライバ１６及びゲートドライバ１７は、アクティブマトリクス基板５上に設置されている。具体的には、ソースドライバ１６は、アクティブマトリクス基板５の表面上において、表示パネルとしての液晶パネル２の有効表示領域Ａの外側領域で当該液晶パネル２の横方向に沿うように設置されている。また、ゲートドライバ１７は、アクティブマトリクス基板５の表面上において、上記有効表示領域Ａの外側領域で当該液晶パネル２の縦方向に沿うように設置されている。なお、ゲートドライバ１７として、後に詳述するように、有効表示領域Ａを挟むように設けられた、２つのゲートドライバに分けられたものが用いられてもよいし、ゲートドライバ１７を、当該液晶パネル２の横方向に沿うように配置してもよい。
　また、ソースドライバ１６及びゲートドライバ１７は、液晶パネル２側に設けられた複数の画素Ｐを画素単位に駆動する駆動回路であり、ソースドライバ１６及びゲートドライバ１７には、複数のソース配線Ｓ１～ＳＭ（Ｍは、２以上の整数、以下、“Ｓ”にて総称する。）及び複数のゲート配線Ｇ１～ＧＮ（Ｎは、２以上の整数、以下、“Ｇ”にて総称する。）がそれぞれ接続されている。これらのソース配線Ｓ及びゲート配線Ｇは、それぞれデータ配線及び走査配線を構成しており、アクティブマトリクス基板５に含まれた透明なガラス材または透明な合成樹脂製の後述の基材上で互いに交差するように、マトリクス状に配列されている。すなわち、ソース配線Ｓは、マトリクス状の列方向（液晶パネル２の縦方向）に平行となるように上記基材上に設けられ、ゲート配線Ｇは、マトリクス状の行方向（液晶パネル２の横方向）に平行となるように上記基材上に設けられている。
　また、これらのソース配線Ｓと、ゲート配線Ｇとの交差部の近傍には、スイッチング素子としての薄膜トランジスタ１８と、薄膜トランジスタ１８に接続された画素電極１９を有する上記画素Ｐが設けられている。また、各画素Ｐでは、共通電極２０が液晶パネル２に設けられた上記液晶層を間に挟んだ状態で画素電極１９に対向するよう構成されている。すなわち、アクティブマトリクス基板５では、薄膜トランジスタ１８、画素電極１９、及び共通電極２０が画素単位に設けられている。
　また、アクティブマトリクス基板５では、ソース配線Ｓと、ゲート配線Ｇとによってマトリクス状に区画された各領域に、複数の各画素Ｐの領域が形成されている。これら複数の画素Ｐには、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の画素が含まれている。また、これらのＲＧＢの画素は、例えばこの順番で、各ゲート配線Ｇ１～ＧＮに平行に順次配設されている。さらに、これらのＲＧＢの画素は、カラーフィルタ基板４側に設けられた後述のカラーフィルタ層により、対応する色の表示を行えるようになっている。
　また、アクティブマトリクス基板５では、ゲートドライバ１７は、画像処理部１５ａからの指示信号に基づいて、ゲート配線Ｇ１～ＧＮに対して、対応する薄膜トランジスタ１８のゲート電極をオン状態にする走査信号（ゲート信号）を順次出力する。また、ソースドライバ１６は、画像処理部１５ａからの指示信号に基づいて、表示画像の輝度（階調）に応じたデータ信号（電圧信号（階調電圧））を対応するソース配線Ｓ１～ＳＭに出力する。
　また、アクティブマトリクス基板５では、図３に例示するように、薄膜トランジスタ１８の近傍では、ソース配線（データ配線）Ｓ及びゲート電極１８ｇと、ゲート電極１８ｇを覆うように形成されたゲート絶縁膜２１とが、アクティブマトリクス基板５の上記基材５ａ上に設けられている。さらに、ゲート絶縁膜２１の上方には、薄膜トランジスタ１８の半導体層１８ａ、コンタクト層１８ｂ、１８ｃ、ソース電極１８ｓ及びドレイン電極１８ｄ、保護絶縁膜２２、層間絶縁膜２３、画素電極１９、及び配向膜２４が順次積層されている。
　また、カラーフィルタ基板４では、その基材４ａ上にブラックマトリクスＢＭ、ＲＧＢのいずれかのカラーフィルタ層２５、及び隣接する画素Ｐのカラーフィルタ層２５’が形成されている。また、互いに異なる色のカラーフィルタ層２５、２５’上には、共通電極２０及び配向膜２６が順次積層されている。また、配向膜２４と配向膜２６との間には、上記液晶層ＬＳが封入されている。
　次に、図４及び図５も参照して、本実施形態のアクティブマトリクス基板５の主要部について具体的に説明する。
　図４は、図１に示したアクティブマトリクス基板の主要部を説明する図である。図５は、上記アクティブマトリクス基板でのソースドライバの実装領域及びＦＰＣとの接続部分を説明する図である。
　図４に示すように、アクティブマトリクス基板５では、カラーフィルタ基板４によって覆われる部分において、複数のソース配線（データ配線）Ｓ及び複数のゲート配線（走査配線）Ｇがマトリクス状に配列されている。また、図４に一点鎖線にて示すように、上記有効表示領域Ａが設けられている。
　ソースドライバ１６は、例えばＩＣにより構成されており、有効表示領域Ａの外側で、アクティブマトリクス基板５の基材５ａ上に実装されている。また、ソースドライバ１６は、配線２７を介してＦＰＣ８のＦＰＣ接続端子８ａに接続されており、画像処理部１５ａからの指示信号がＦＰＣ８を経て入力されるようになっている。
　ゲートドライバ１７ａ、１７ｂは、アクティブマトリクス基板５の基材５ａ上で、有効表示領域Ａを挟むように、モノリシックに形成されている。これらのゲートドライバ１７ａ、１７ｂには、複数のゲート配線Ｇが交互となるように接続されている。また、これらのゲートドライバ１７ａ、１７ｂは、配線２８ａ、２８ｂをそれぞれ介してＦＰＣ８のＦＰＣ接続端子８ｂに接続されており、画像処理部１５ａからの指示信号がＦＰＣ８を経て入力されるようになっている。尚、この説明以外に、ゲートドライバ１７ａ、１７ｂが同一のゲート配線Ｇに接続されていてもよいし、ゲートドライバが有効表示領域Ａに対して一方側にのみ設けられてもよい。また、ＩＣからなるゲートドライバ１７ａ、１７ｂを基材５ａ上に実装する構成でもよい。
　また、図５に示すように、本実施形態のアクティブマトリクス基板５では、例えばＲＧＢの色毎に、３本の第１、第２、及び第３ショートバー３１ｒ、３１ｂ、及び３１ｇがソース配線Ｓに対して、直交する方向と平行な方向に設けられている。これらの第１、第２、及び第３ショートバー３１ｒ、３１ｂ、及び３１ｇには、ＲＧＢの色にそれぞれ対応したソース配線Ｓｒ、Ｓｂ、及びＳｇが電極端子部２９ｒ、２９ｂ、及び２９ｇと第１、第２、及び第３接続配線３０ｒ、３０ｂ、及び３０ｇをそれぞれ介して接続されている。また、これらの第１、第２、及び第３ショートバー３１ｒ、３１ｂ、及び３１ｇは、アクティブマトリクス基板５の製造過程の際に、接続されたソース配線Ｓの検査や静電対策などを行うためのものであり、第１、第２、及び第３ショートバー３１ｒ、３１ｂ、及び３１ｇには、対応する色のソース配線Ｓｒ、Ｓｂ、Ｓｇが所定数接続されるとともに、検査信号を入力するための検査信号入力端子８１、８２、及び８３がそれぞれ接続されている。
　さらに、第１、第２、及び第３ショートバー３１ｒ、３１ｂ、及び３１ｇでは、後に詳述するように、アクティブマトリクス基板５の基材５ａ上で、真ん中の第２ショートバー３１ｂが両端の第１及び第３ショートバー３１ｒ及び３１ｇとは異なる層に設けられている。しかも、真ん中の第２ショートバー３１ｂの端部と両端の第１及び第３ショートバー３１ｒ及び３１ｇの端部とは互いにオーバーラップした状態で設けられている（詳細は後述。）。
　また、アクティブマトリクス基板５では、図５に点線にて示すように、ソースドライバ１６が実装される。すなわち、電極端子部２９ｒ、２９ｂ、及び２９ｇは、ソースドライバ１６に設けられた出力電極（図示せず）に接続され、各ソース配線Ｓに指示信号（駆動信号）が出力されるようになっている。また、ドライバ駆動入力端子３２には、ソースドライバ１６に設けられた入力電極（図示せず）が接続されるようになっており、画像処理部１５ａからの指示信号がＦＰＣ８のＦＰＣ接続端子８ａ及びドライバ駆動入力端子３２を介してソースドライバ１６に入力されるように構成されている。
　また、アクティブマトリクス基板５では、図５に“ＬＣ”にて示すように、ソース配線Ｓの端部には、レーザカットにて切断されるレーザカット領域が設けられている。つまり、アクティブマトリクス基板５では、ソース配線Ｓの端部は、ソースドライバ１６が基材５ａに実装される前に、レーザカットされ、第１～第３ショートバー３１ｒ、３１ｂ、及び３１ｇから切り離される。
　続いて、図６～図１０も参照して、本実施形態のアクティブマトリクス基板５の要部構成について具体的に説明する。
　図６は、レーザカットされた後の上記アクティブマトリクス基板の要部構成を説明する図である。図７は、レーザカットされる前の上記アクティブマトリクス基板の要部構成を説明する図である。図８（ａ）は、図７のＶIIIａ－ＶIIIａ線断面図であり、図８（ｂ）は、図７のＶIIIｂ－ＶIIIｂ線断面図である。図９（ａ）及び図９（ｂ）は、図７に示したアクティブマトリクス基板の要部構成のうち、それぞれゲート層の構成及びソース層の構成を説明する図である。図１０（ａ）及び図１０（ｂ）は、図７に示したアクティブマトリクス基板の要部構成のうち、それぞれ層間絶縁膜と保護絶縁膜の構成及び画素電極層の構成を説明する図である。
　図６に示すように、本実施形態のアクティブマトリクス基板５では、図の左右方向に沿って、ＲＧＢの色にそれぞれ対応したソース配線Ｓｒ、Ｓｂ、及びＳｇが順次配列されている。また、これらソース配線Ｓｒ、Ｓｂ、及びＳｇでは、その端部Ｓｒ１、Ｓｇ１、及びＳｂ１がレーザカット領域ＬＣによって切断されている。
　また、本実施形態のアクティブマトリクス基板５では、図６に示すソース配線Ｓｒ、Ｓｂ、及びＳｇの部分、つまり上記有効表示領域Ａの外側に引き出された部分は、基材５ａ上に設けられた第１導電層により形成されている。また、この第１導電層は、図３に示したゲート電極１８ｇと同一の金属材料（単層または積層された複数種類の金属材料）及び同じ製造工程によって基材５ａ上に形成されたものであり、ゲート層とも呼ばれている。
　一方、ソース配線Ｓｒ、Ｓｂ、及びＳｇでは、有効表示領域Ａの内側の部分は、上記第１導電層を覆う第１絶縁層としてのゲート絶縁膜３３（図８）上に設けられた第２導電層により形成されている。また、この第２導電層は、図３に示したソース電極１８ｓ及びドレイン電極１８ｄと同一の金属材料（単層または積層された複数種類の金属材料）及び同じ製造工程によって基材５ａの上方に形成されたものであり、ソース層とも呼ばれている。
　また、本実施形態のアクティブマトリクス基板５では、第３導電層が上記第２導電層を覆う第２絶縁層としての保護絶縁膜３４（図８）及び層間絶縁膜３５（図８）上に設けられている。また、この第３導電層は、図３に示した画素電極１９と同一の導電性材料（例えばＩＴＯ膜またはＩＺＯ膜）及び同じ製造工程によって基材５ａの上方に形成されたものであり、画素電極層とも呼ばれている。
　また、本実施形態のアクティブマトリクス基板５では、図６の上端と一点鎖線Ｉ１との間の部分と、一点鎖線Ｉ２と図６の下端との間の部分においては、ゲート絶縁膜３３、保護絶縁膜３４、及び層間絶縁膜３５が設けられている。一方、一点鎖線Ｉ１と一点鎖線Ｉ２との間の部分においては、保護絶縁膜３４及び層間絶縁膜３５は設けられておらず、ゲート絶縁膜３３のみ設けられている（図１０（ａ）参照。）。
　尚、上記の説明以外に、第３導電層の下方に保護絶縁膜３４及び層間絶縁膜３５のどちらか一方の絶縁膜を設ける構成でもよい。また、ゲート絶縁膜３３、保護絶縁膜３４、及び層間絶縁膜３５は、図３に示したゲート絶縁膜２１、保護絶縁膜２２、及び層間絶縁膜２３とそれぞれ同じ材料及び同じ製造工程によって基材５ａの上方に形成されている。
　また、本実施形態のアクティブマトリクス基板５では、有効表示領域Ａの外側に引き出されたソース配線Ｓｒ、Ｓｂ、及びＳｇの部分を、第１導電層（ゲート層）により主に構成することにより、第２導電層（ソース層）により構成する場合に比べて、物理的なダメージを小さくするとともに、腐食に対するマージンを大きくしている。
　また、図７～図１０に示すように、本実施形態のアクティブマトリクス基板５では、ソース配線Ｓｒ、Ｓｂ、及びＳｇは、コンタクトホール部Ｈ１、Ｈ２、及びＨ３において、第３導電層（画素電極層）により形成された電極端子部２９ｒ、２９ｂ、及び２９ｇにそれぞれ接続されている。
　また、本実施形態のアクティブマトリクス基板５では、隣接する３本のソース配線Ｓｒ、Ｓｂ、及びＳｇのうち、一方の端側（図７の左側）のソース配線Ｓｒの端部Ｓｒ１は、第１導電層（ゲート層）により形成された第１接続配線３０ｒを介して第１導電層により形成された第１ショートバー３１ｒに接続されている。また、これらの端部Ｓｒ１、第１接続配線３０ｒ、及び第１ショートバー３１ｒは、図９（ａ）に示すように、第１導電層により形成されているので、互いに一体的に設けられている。また、図９（ａ）において、端部Ｓｒ１には、下部電極Ｓｒ１ａが設けられており、コンタクトホール部Ｈ１において、電極端子部２９ｒに接続されるようになっている。
　また、本実施形態のアクティブマトリクス基板５では、隣接する３本のソース配線Ｓｒ、Ｓｂ、及びＳｇのうち、他方の端側（図７の右側）のソース配線Ｓｂの端部Ｓｂ１は、第２導電層（ソース層）により形成された第２接続配線３０ｂを介して第２導電層により形成された第２ショートバー３１ｂに接続されている。また、図９（ａ）において、端部Ｓｂ１には、下部電極Ｓｂ１ａが設けられており、コンタクトホール部Ｈ３において、電極端子部２９ｂに接続されるようになっている。また、端部Ｓｂ１には、その最端に電極Ｓｂ１ｂが設けられており、コンタクト部Ｈ４において、第２接続配線３０ｂの端部に接続されるようになっている。また、これら第２接続配線３０ｂ及び第２ショートバー３１ｂは、図９（ｂ）に示すように、第２導電層により形成されているので、互いに一体的に設けられている。
　また、本実施形態のアクティブマトリクス基板５では、隣接する３本のソース配線Ｓｒ、Ｓｂ、及びＳｇのうち、真ん中のソース配線Ｓｇの端部Ｓｇ１は、第３導電層により形成された第３接続配線３０ｇを介して第１導電層により形成された第３ショートバー３１ｇに接続されている。また、図９（ａ）において、端部Ｓｇ１には、下部電極Ｓｇ１ａが設けられており、コンタクトホール部Ｈ２において、電極端子部２９ｇに接続されるようになっている。また、端部Ｓｇ１には、その最端に電極Ｓｇ１ｂが設けられており、コンタクトホール部Ｈ５において、第３接続配線３０ｇの一方の端部に接続されるようになっている。また、第３接続配線３０ｇの他方の端部は、コンタクトホール部Ｈ６において、第３ショートバー３１ｇに接続されるようになっている。
　また、図８（ｂ）に示すように、本実施形態のアクティブマトリクス基板５では、第１、第２、及び第３ショートバー３１ｒ、３１ｂ、及び３１ｇにおいて、真ん中の第２ショートバー３１ｂの端部と両端の第１及び第３ショートバー３１ｒ及び３１ｇの端部とは互いにオーバーラップした状態で設けられている。すなわち、図８（ｂ）において、第２ショートバー３１ｂの左側の端部と第３ショートバー３１ｇの右側の端部とが互いにオーバーラップした状態で設けられ、第２ショートバー３１ｂの右側の端部と第１ショートバー３１ｒの左側の端部とが互いにオーバーラップした状態で設けられている。
　以上のように構成された本実施形態のアクティブマトリクス基板５では、隣接する３本の第１、第２、及び第３ショートバー３１ｒ、３１ｂ、及び３１ｇのうち、真ん中の第２ショートバー３１ｂが第２導電層により形成され、両端の第１及び第３のショートバー３１ｒ及び３１ｇが第１導電層により形成されている。これにより、本実施形態では、上記従来例と異なり、ショートバーの設置領域を小さくすることができ、コンパクトなアクティブマトリクス基板５を構成することができる。この結果、１枚のマザー基板から多くのアクティブマトリクス基板を容易に形成することが可能となる。
　また、本実施形態では、第１、第２、及び第３ショートバー３１ｒ、３１ｂ、及び３１ｇにおいて、真ん中の第２ショートバー３１ｂの端部と両端の第１及び第３ショートバー３１ｒ及び３１ｇの端部とは互いにオーバーラップした状態で設けられている。これにより、本実施形態では、ショートバーの設置領域をより小さくすることができ、コンパクトなアクティブマトリクス基板５を容易に構成することができる。
　具体的にいえば、各ショートバーの幅寸法が、例えば２０μｍとし、隣接する２本のショートバーの間隙が、例えば１２μｍとした場合、従来例では、３本のショートバーの設置領域の寸法は、８４（＝２０×３＋１２×２）μｍである。これに対して、本実施形態では、３本のショートバーの設置領域の寸法は、５２（＝２０×２＋１２×１）μｍとすることができ、従来例に比べて、ショートバーの設置領域を大幅に小さくすることができる。
　さらに、本実施形態のアクティブマトリクス基板５では、ショートバーの設置領域を大幅に小さくすることができるので、外形の小さいソースドライバ１６を用いることができ、液晶パネル２の外形も小さくすることができる。しかも、外形の小さいソースドライバ１６を用いた場合でも、レーザカット領域ＬＣを十分に確保することができ、レーザカット工程での電極端子部の欠損等の不具合の発生を抑制することができる。
　また、本実施形態のアクティブマトリクス基板５では、第１及び第３のショートバー３１ｒ及び３１ｇが第１導電層（ゲート層）により形成され、第２ショートバー３１ｂが第２導電層（ソース層）により形成されている。これにより、本実施形態のアクティブマトリクス基板５では、ＩＴＯ膜等の高抵抗な配線材料を用いて、各ショートバーを形成した場合に比べ、ソース配線Ｓに対して検査信号を容易に入力させることができ、高精度な検査作業を簡単に行うことができる。また、第１、第２、及び第３ショートバー３１ｒ、３１ｂ、及び３１ｇに対して、検査信号入力端子８１、８２、及び８３を介して検査信号を入力する構成としているので、ＴＦＴ等の高抵抗素子を介して検査信号を入力する場合に比べて、検査信号を容易に入力させることができる。
　また、本実施形態のアクティブマトリクス基板５では、第１、第２、及び第３ショートバー３１ｒ、３１ｂ、及び３１ｇには、ソース配線Ｓｒ、Ｓｂ、及びＳｇが第１、第２、及び第３接続配線３０ｒ、３０ｂ、及び３０ｇをそれぞれ介して接続されている。これにより、第１、第２、及び第３ショートバー３１ｒ、３１ｂ、及び３１ｇの設置領域を小さくしつつ、これら第１、第２、及び第３ショートバー３１ｒ、３１ｂ、及び３１ｇに対し、対応するソース配線Ｓｒ、Ｓｂ、及びＳｇを適切に接続することができる。
　また、本実施形態のアクティブマトリクス基板５では、画素電極１９が、第３導電層（画素電極層）により形成されているので、製造工程の増加が無く、構造簡単なアクティブマトリクス基板５を容易に構成することができる。
　また、本実施形態では、ショートバーの設置領域を小さくすることができるコンパクトなアクティブマトリクス基板５が用いられているので、液晶表示装置（表示装置）１の小型化を容易に図ることができる。
　［第２の実施形態］
　図１１は、レーザカットされる前における、本発明の第２の実施形態にかかるアクティブマトリクス基板の要部構成を説明する図である。図１２（ａ）は、図１１のＸIIａ－ＸIIａ線断面図であり、図１２（ｂ）は、図１１のＸIIｂ－ＸIIｂ線断面図である。図において、本実施形態と上記第１の実施形態との主な相違点は、隣接する３本の第１～第３ショートバーにおいて、真ん中の第２ショートバーと両端の第１及び第３ショートバーとを、互いにオーバーラップしていない状態で設けた点である。なお、上記第１の実施形態と共通する要素については、同じ符号を付して、その重複した説明を省略する。
　すなわち、図１１、図１２（ａ）、及び図１２（ｂ）において、本実施形態のアクティブマトリクス基板５では、隣接する３本の第１、第２、及び第３ショートバー３６ｒ、３６ｂ、及び３６ｇにおいて、真ん中の第２ショートバー３６ｂと両端の第１及び第３ショートバー３６ｒ及び３６ｇとは互いにオーバーラップしていない状態で設けられている。すなわち、図１２（ｂ）に“Ｃ”にて示すように、第２ショートバー３６ｂの左側の端部と第３ショートバー３６ｇの右側の端部とは互いにオーバーラップしていない状態で設けられ、第２ショートバー３６ｂの右側の端部と第１ショートバー３６ｒの左側の端部とは互いにオーバーラップしていない状態で設けられている。
　以上の構成により、本実施形態では、上記第１の実施形態と同様な作用・効果を奏することができる。また、本実施形態では、第２ショートバー３６ｂと第１及び第３ショートバー３６ｒ、３６ｇとは互いにオーバーラップしていない状態で設けられているので、これら３本の各第１～第３ショートバー３６ｒ、３６ｇ、３６ｂにおいて、オーバーラップに起因する寄生容量が生じない。この結果、第１～第３ショートバー３６ｒ、３６ｇ、３６ｂの各配線負荷が大きくなるのを防ぐことができ、第１～第３ショートバー３６ｒ、３６ｇ、３６ｂの各ショートバーに対し、信号が供給されたときでも、その信号が遅延するのを抑制することができる。
　また、上記のように第２ショートバー３６ｂと第１及び第３ショートバー３６ｒ及び３６ｇとが互いにオーバーラップしていない状態で設けられている場合でも、第２ショートバー３６ｂが第２導電層（ソース層）により形成され、第１及び第３ショートバー３６ｒ及び３６ｇが第１導電層（ゲート層）により形成されているので、従来例に比べて、ショートバーの設置領域を小さくすることができる。具体的にいえば、各ショートバーの幅寸法が、例えば２０μｍとした場合、第２ショートバー３６ｂと第１または第３ショートバー３６ｒまたは３６ｇとの間隙を２μｍとすることができるので、３本のショートバーの設置領域の寸法は、６４（＝２０×３＋２×２）μｍとすることができ、従来例に比べて、ショートバーの設置領域を小さくすることができる。
　［第３の実施形態］
　図１３は、レーザカットされる前における、本発明の第３の実施形態にかかるアクティブマトリクス基板の要部構成を説明する図である。図１４（ａ）は、図１３のＸIＶａ－ＸIＶａ線断面図であり、図１４（ｂ）は、図１３のＸIＶｂ－ＸIＶｂ線断面図であり、図１４（ｃ）は、図１３のＸIＶｃ－ＸIＶｃ線断面図である。図１５（ａ）及び図１５（ｂ）は、図１３に示したアクティブマトリクス基板の要部構成のうち、それぞれゲート層の構成及びソース層の構成を説明する図である。図１６（ａ）及び図１６（ｂ）は、図１３に示したアクティブマトリクス基板の要部構成のうち、それぞれ保護絶縁膜の構成及び画素電極層の構成を説明する図である。
　図において、本実施形態と上記第１の実施形態との主な相違点は、電極端子部に対して、ソース層（第２導電層）により形成した第２接続配線を接続するとともに、ソース層により形成された第３接続配線の第１接続部分と画素電極層（第３導電層）により形成された第３接続配線の第２接続部分とを用いた点である。なお、上記第１の実施形態と共通する要素については、同じ符号を付して、その重複した説明を省略する。
　すなわち、図１３～図１６（ｂ）において、本実施形態のアクティブマトリクス基板５では、隣接する３本のソース配線Ｓｒ、Ｓｂ、及びＳｇのうち、一方の端側（図１３の左側）のソース配線Ｓｒの端部Ｓｒ１は、第１導電層により形成された第１接続配線３７ｒを介して第１導電層により形成された第１ショートバー３８ｒに接続されている。また、これらの端部Ｓｒ１、第１接続配線３７ｒ、及び第１ショートバー３８ｒは、図１５（ａ）に示すように、第１導電層（ゲート層）により形成されているので、互いに一体的に設けられている。また、図１５（ａ）において、端部Ｓｒ１には、下部電極Ｓｒ１ａが設けられている。また、図１５（ｂ）に示すように、第１接続配線３７ｒには、枠状の電極部３７ｒａが第２導電層（ソース層）によって形成されており、コンタクトホール部Ｈ７において、下部電極Ｓｒ１ａが電極端子部２９ｒを介して電極部３７ｒａに接続されるようになっている。
　また、本実施形態のアクティブマトリクス基板５では、隣接する３本のソース配線Ｓｒ、Ｓｂ、及びＳｇのうち、真ん中のソース配線Ｓｇの端部Ｓｇ１は、第２導電層により形成された第２接続配線３７ｇを介して第２導電層により形成された第２ショートバー３８ｇに接続されている。また、図１５（ａ）において、端部Ｓｇ１には、下部電極Ｓｇ１ａが設けられている。また、図１５（ｂ）に示すように、第２接続配線３７ｇには、枠状の電極部３７ｇａが第２導電層（ソース層）によって形成されており、コンタクトホール部Ｈ８において、下部電極Ｓｇ１ａが電極端子部２９ｇを介して電極部３７ｇａに接続されるようになっている。
　すなわち、ソース配線Ｓｇは、その端部Ｓｇ１の最端に設けられるとともに、対応するソース配線Ｓｇを駆動するソースドライバ１６の電極が接続される電極端子部２９ｇにおいて、第２接続配線３７ｇに接続されている。さらに、第２接続配線３７ｇ及び第２ショートバー３８ｇは、図１５（ｂ）に示すように、第２導電層により形成されているので、互いに一体的に設けられている。
　また、本実施形態のアクティブマトリクス基板５では、隣接する３本のソース配線Ｓｒ、Ｓｂ、及びＳｇのうち、他方の端側（図１３の右側）のソース配線Ｓｂの端部Ｓｂ１は、第２導電層により形成された第３接続配線の第１接続部分３７ｂ１と第３導電層（画素電極層）により形成された第３接続配線の第２接続部分３７ｂ２を介して第１導電層により形成された第３ショートバー３８ｂに接続されている。また、図１５（ａ）において、端部Ｓｂ１には、下部電極Ｓｂ１ａが設けられている。また、図１５（ｂ）に示すように、第３接続配線の第１接続部分３７ｂ１には、枠状の電極部３７ｂ１ａが第２導電層によって形成されており、コンタクトホール部Ｈ９において、下部電極Ｓｂ１ａが電極端子部２９ｂを介して電極部３７ｂ１ａに接続されるようになっている。
　すなわち、ソース配線Ｓｂは、その端部Ｓｂ１の最端に設けられるとともに、対応するソース配線Ｓｂを駆動するソースドライバ１６の電極が接続される電極端子部２９ｂにおいて、第３接続配線の第１接続部分３７ｂ１に接続されている。
　また、図１５（ｂ）に示すように、第３接続配線の第１接続部分３７ｂ１には、電極部３７ｂ１ｂが第２導電層によって形成されており、コンタクトホール部Ｈ１０において、第３接続配線の第２接続部分３７ｂ２の一方の端部に接続されるようになっている。さらに、このコンタクトホール部Ｈ１０は、第１ショートバー３８ｒ上に設けられている。つまり、第３接続配線では、その第１接続部分３７ｂ１と第２接続部分３７ｂ２とが第１ショートバー３８ｒ上で互いに接続されている。また、第３接続配線の第２接続部分３７ｂ２の他方の端部は、コンタクトホール部Ｈ１１において、第３ショートバー３８ｂに接続されるようになっている。
　また、本実施形態のアクティブマトリクス基板５では、第２絶縁層として、保護絶縁膜３４のみが設けられている。
　以上の構成により、本実施形態では、上記第１の実施形態と同様な作用・効果を奏することができる。また、本実施形態では、第１の実施形態と同様に、第１、第２、及び第３ショートバー３８ｒ、３８ｇ、及び３８ｂの設置領域を小さくしつつ、これら第１、第２、及び第３ショートバー３８ｒ、３８ｇ、及び３８ｂに対し、対応するソース配線Ｓｒ、Ｓｇ、及びＳｂを適切に接続することができる。
　また、本実施形態では、ソース配線Ｓｇの端部Ｓｇ１が電極端子部２９ｇにおいて、第２接続配線３７ｇに接続され、ソース配線Ｓｂの端部Ｓｂ１が電極端子部２９ｂにおいて、第３接続配線の第１接続部分３７ｂ１に接続されている。これにより、本実施形態では、第２接続配線３７ｇ及び第３接続配線の各配線領域を小さくできるとともに、対応するソース配線Ｓｇ及びＳｂとソースドライバ１６との接続を容易に行うことができる。
　また、本実施形態では、第３接続配線において、その第１接続部分３７ｂ１と第２接続部分３７ｂ２とが第１ショートバー３８ｒ上で互いに接続されているので、第３接続配線の配線領域をより小さくすることができる。
　［第４の実施形態］
　図１７は、レーザカットされる前における、本発明の第４の実施形態にかかるアクティブマトリクス基板の要部構成を説明する図である。図１８（ａ）及び図１８（ｂ）は、図１７に示したアクティブマトリクス基板の要部構成のうち、それぞれゲート層の構成及びソース層の構成を説明する図である。図１９（ａ）及び図１９（ｂ）は、図１７に示したアクティブマトリクス基板の要部構成のうち、それぞれ保護絶縁膜の構成及び画素電極層の構成を説明する図である。図において、本実施形態と上記第１の実施形態との主な相違点は、４本のショートバーを設けるとともに、隣接する４本のゲート配線（走査配線）をそれぞれ４本のショートバーに接続する点である。なお、上記第１の実施形態と共通する要素については、同じ符号を付して、その重複した説明を省略する。
　すなわち、図１７～図１９（ｂ）において、本実施形態のアクティブマトリクス基板５では、隣接する４本のゲート配線ｇ１、ｇ３、ｇ２、及びｇ４において、隣接する２本のゲート配線ｇ１及びｇ３の端部ｇ１ａ及びｇ３ａがそれぞれ第１導電層（ゲート層）及び第２導電層（ソース層）により形成されている。また、隣接する２本のゲート配線ｇ２及びｇ４の端部ｇ２ａ及びｇ４ａがそれぞれ第１導電層及び第２導電層により形成されている。
　また、本実施形態のアクティブマトリクス基板５では、電極端子部３９ａ、３９ｂ、３９ｃ、及び３９ｄが設けられており、上記ゲートドライバの電極に接続されるように構成されている。
　また、本実施形態のアクティブマトリクス基板５では、第１導電層により形成された第１のゲート配線ｇ１の端部ｇ１ａは、第１導電層により形成された第１接続配線４０ａを介して第１導電層により形成された第１ショートバー４１ａに接続されている。また、これらの端部ｇ１ａ、第１接続配線４０ａ、及び第１ショートバー４１ａは、図１８（ａ）に示すように、第１導電層により形成されているので、互いに一体的に設けられている。また、図１８（ａ）において、端部ｇ１ａには、下部電極ｇ１ａ１が設けられている。また、図１８（ｂ）に示すように、第１接続配線４０ａには、枠状の電極部４０ａ１が第２導電層によって形成されており、コンタクトホール部Ｈ１２において、下部電極ｇ１ａ１が電極端子部３９ａを介して電極部４０ａ１に接続されるようになっている。
　また、本実施形態のアクティブマトリクス基板５では、第２導電層により形成された第３のゲート配線ｇ３の端部ｇ３ａは、第２導電層により形成された第３接続配線の第１接続部分４０ｂ１と第３導電層（画素電極層）により形成された第３接続配線の第２接続部分４０ｂ２を介して第１導電層により形成された第３ショートバー４１ｃに接続されている。図１８（ａ）において、端部ｇ３ａには、下部電極ｇ３ａ１が設けられている。また、図１８（ｂ）に示すように、第３接続配線の第１接続部分４０ｂ１には、枠状の電極部４０ｂ１ａが第２導電層によって形成されており、コンタクトホール部Ｈ１３において、下部電極ｇ３ａ１が電極端子部３９ｂを介して電極部４０ｂ１ａに接続されるようになっている。
　また、図１８（ｂ）に示すように、第３接続配線の第１接続部分４０ｂ１には、電極部４０ｂ１ｂが第２導電層によって形成されており、コンタクトホール部Ｈ１６において、第３接続配線の第２接続部分４０ｂ２の一方の端部に接続されるようになっている。さらに、このコンタクトホール部Ｈ１６は、第１ショートバー４１ａ上に設けられている。つまり、第３接続配線では、その第１接続部分４０ｂ１と第２接続部分４０ｂ２とが第１ショートバー４１ａ上で互いに接続されている。また、第３接続配線の第２接続部分４０ｂ２の他方の端部は、コンタクトホール部Ｈ１７において、第３ショートバー４１ｃに接続されるようになっている。
　また、本実施形態のアクティブマトリクス基板５では、第１導電層により形成された第２のゲート配線ｇ２の端部ｇ２ａは、第２導電層により形成された第２接続配線４０ｃを介して第２導電層により形成された第２ショートバー４１ｂに接続されている。また、図１８（ａ）において、端部ｇ２ａには、下部電極ｇ２ａ１が設けられている。また、図１８（ｂ）に示すように、第２接続配線４０ｃには、枠状の電極部４０ｃ１が第２導電層によって形成されており、コンタクトホール部Ｈ１４において、下部電極ｇ２ａ１が電極端子部３９ｃを介して電極部４０ｃ１に接続されるようになっている。
　すなわち、第２のゲート配線ｇ２は、その端部ｇ２ａの最端に設けられるとともに、対応するゲート配線ｇ２を駆動するゲートドライバ１７の電極が接続される電極端子部３９ｃにおいて、第２接続配線４０ｃに接続されている。さらに、これらの第２接続配線４０ｃ及び第２ショートバー４１ｂは、図１８（ｂ）に示すように、第２導電層により形成されているので、互いに一体的に設けられている。
　また、本実施形態のアクティブマトリクス基板５では、第２導電層により形成された第４のゲート配線ｇ４の端部ｇ４ａは、第２導電層により形成された第４接続配線の第１接続部分４０ｄ１と第３導電層により形成された第４接続配線の第２接続部分４０ｄ２を介して第２導電層により形成された第４ショートバー４１ｄに接続されている。図１８（ａ）において、端部ｇ４ａには、下部電極ｇ４ａ１が設けられている。また、図１８（ｂ）に示すように、第３接続配線の第１接続部分４０ｄ１には、枠状の電極部４０ｄ１ａが第２導電層によって形成されており、コンタクトホール部Ｈ１５において、下部電極ｇ４ａ１が電極端子部３９ｄを介して電極部４０ｄ１ａに接続されるようになっている。
　また、図１８（ｂ）に示すように、第３接続配線の第１接続部分４０ｄ１には、電極部４０ｄ１ｂが第２導電層によって形成されており、コンタクトホール部Ｈ１８において、第３接続配線の第２接続部分４０ｄ２の一方の端部に接続されるようになっている。さらに、このコンタクトホール部Ｈ１８は、第１ショートバー４１ａ上に設けられている。つまり、第３接続配線では、その第１接続部分４０ｄ１と第２接続部分４０ｄ２とが第１ショートバー４１ａ上で互いに接続されている。また、第３接続配線の第２接続部分４０ｄ２の他方の端部は、コンタクトホール部Ｈ１９において、第４ショートバー４１ｄに接続されるようになっている。
　以上の構成により、本実施形態では、上記第１の実施形態と同様な作用・効果を奏することができる。また、本実施形態では、第１の実施形態と同様に、第１、第２、第３、及び第４ショートバー４１ａ、４１ｂ、４１ｃ、及び４１ｄの設置領域を小さくしつつ、これらの第１、第２、第３、及び第４ショートバー４１ａ、４１ｂ、４１ｃ、及び４１ｄに対し、対応するゲート配線ｇ１、ｇ２、ｇ３、及びｇ４を適切に接続することができる。
　また、本実施形態では、第２のゲート配線ｇ２の端部ｇ２ａが電極端子部３９ｃにおいて、第２接続配線４０ｃに接続されている。これにより、本実施形態では、第２接続配線４０ｃの配線領域を小さくすることができるとともに、対応するゲート配線ｇ２とゲートドライバ１７との接続を容易に行うことができる。
　また、本実施形態では、第３接続配線において、その第１接続部分４０ｂ１と第２接続部分４０ｂ２とが第１ショートバー４１ａ上で互いに接続され、第４接続配線において、その第１接続部分４０ｄ１と第２接続部分４０ｄ２とが第１ショートバー４１ａ上で互いに接続されている。これにより、本実施形態では、第３接続配線及び第４接続配線の各配線領域をより小さくすることができる。
　［第５の実施形態］
　図２０は、レーザカットされる前における、本発明の第５の実施形態にかかるアクティブマトリクス基板の要部構成を説明する図である。図２１（ａ）及び図２１（ｂ）は、図２０に示したアクティブマトリクス基板の要部構成のうち、それぞれゲート層の構成及びソース層の構成を説明する図である。図２２（ａ）及び図２２（ｂ）は、図２０に示したアクティブマトリクス基板の要部構成のうち、それぞれ層間絶縁膜と保護絶縁膜の構成及び画素電極層の構成を説明する図である。図において、本実施形態と上記第１の実施形態との主な相違点は、複数の第３接続配線が、第３ショートバー上で互いに接続されるように設けた点である。なお、上記第１の実施形態と共通する要素については、同じ符号を付して、その重複した説明を省略する。
　すなわち、図２０～図２２（ｂ）において、本実施形態のアクティブマトリクス基板５では、複数の第３接続配線が、第３ショートバー３１ｇ上で互いに接続されるように設けられている。具体的にいえば、第３接続配線３０ｇ’の複数の個別配線３０ｇ’１が、第３ショートバー３１ｇ上で共通配線３０ｇ’２によって互いに接続されている。これらの各個別配線３０ｇ’１は、図１０（ｂ）に示した第３接続配線３０ｇに相当するものであり、図２２（ｂ）に示すように、複数の個別配線３０ｇ’１は、第３ショートバー３１ｇと平行に設けられた共通配線３０ｇ’２によって一体的に接続されている。
　以上の構成により、本実施形態では、上記第１の実施形態と同様な作用・効果を奏することができる。また、本実施形態では、第３接続配線３０ｇ’の複数の個別配線３０ｇ’１が、第３ショートバー３１ｇ上で共通配線３０ｇ’２によって互いに接続されている。これにより、本実施形態では、第３接続配線３０ｇ’の抵抗値を小さくすることができ、第３ショートバー３１ｇの抵抗値も小さくすることが可能となって、当該第３ショートバー３１ｇの幅寸法を低減することができる。
　［第６の実施形態］
　図２３は、レーザカットされる前における、本発明の第６の実施形態にかかるアクティブマトリクス基板の要部構成を説明する図である。図２４（ａ）及び図２４（ｂ）は、図２３に示したアクティブマトリクス基板の要部構成のうち、それぞれゲート層の構成及びソース層の構成を説明する図である。図２５（ａ）及び図２５（ｂ）は、図２３に示したアクティブマトリクス基板の要部構成のうち、それぞれ層間絶縁膜と保護絶縁膜の構成及び画素電極層の構成を説明する図である。図において、本実施形態と上記第１の実施形態との主な相違点は、第１及び第３ショートバーをソース層（第２導電層）により形成し、第２ショートバーをゲート層（第１導電層）により形成した点である。なお、上記第１の実施形態と共通する要素については、同じ符号を付して、その重複した説明を省略する。
　すなわち、図２３～図２５（ｂ）において、本実施形態のアクティブマトリクス基板５では、隣接する３本のソース配線Ｓｒ、Ｓｂ、及びＳｇのうち、一方の端側（図２３の左側）のソース配線Ｓｒの端部Ｓｒ１は、第１導電層（ゲート層）により形成された第１接続配線の第１接続部分４３ｒ１と第２導電層（ソース層）により形成された第１接続配線の第２接続部分４３ｒ２を介して第２導電層により形成された第１ショートバー４４ｒに接続されている。図２４（ａ）において、端部Ｓｒ１には、下部電極Ｓｒ１ａが設けられており、ゲート絶縁膜３３に形成したコンタクトホール部Ｈ２０において、電極端子部４２ｒに接続されるようになっている。
　また、これらの端部Ｓｒ１及び第１接続配線の第１接続部分４３ｒ１は、図２４（ａ）に示すように、第１導電層により形成されているので、互いに一体的に設けられている。また、第１接続配線の第１接続部分４３ｒ１には、電極部４３ｒ１ａが設けられており、コンタクトホール部Ｈ２３において、第１接続配線の第２接続部分４３ｒ２の電極部４３ｒ２ａに接続されるようになっている。また、第１接続配線の第２接続部分４３ｒ２及び第１ショートバー４４ｒは、図２４（ｂ）に示すように、第２導電層により形成されているので、互いに一体的に設けられている。
　また、本実施形態のアクティブマトリクス基板５では、隣接する３本のソース配線Ｓｒ、Ｓｂ、及びＳｇのうち、真ん中のソース配線Ｓｇの端部Ｓｇ１は、第１導電層により形成された第２接続配線４３ｇを介して第１導電層により形成された第２ショートバー４４ｇに接続されている。また、これらの端部Ｓｇ１、第２接続配線４３ｇ、及び第２ショートバー４４ｇは、図２４（ａ）に示すように、第１導電層により形成されているので、互いに一体的に設けられている。
　また、図２４（ａ）において、端部Ｓｇ１には、下部電極Ｓｇ１ａが設けられており、ゲート絶縁膜３３に形成したコンタクトホール部Ｈ２１において、下部電極Ｓｇ１ａが電極端子部４２ｇに接続されるようになっている。
　また、本実施形態のアクティブマトリクス基板５では、隣接する３本のソース配線Ｓｒ、Ｓｂ、及びＳｇのうち、他方の端側（図２３の右側）のソース配線Ｓｂの端部Ｓｂ１は、第１導電層により形成された第３接続配線の第１接続部分４３ｂ１と第３導電層（画素電極層）により形成された第３接続配線の第２接続部分４３ｂ２を介して第２導電層により形成された第３ショートバー４４ｂに接続されている。また、図２４（ａ）において、端部Ｓｂ１には、下部電極Ｓｂ１ａが設けられており、ゲート絶縁膜３３に形成したコンタクトホール部Ｈ２２において、下部電極Ｓｂ１ａが電極端子部４２ｂに接続されるようになっている。
　また、図２４（ａ）に示すように、第３接続配線の第１接続部分４３ｂ１には、電極部４３ｂ１ａが第１導電層によって形成されており、コンタクトホール部Ｈ２４において、第３接続配線の第２接続部分４３ｂ２の一方の端部に接続されるようになっている。また、第３接続配線の第２接続部分４３ｂ２の他方の端部は、コンタクトホール部Ｈ２５において、第３ショートバー４４ｂに接続されるようになっている。
　以上の構成により、本実施形態では、上記第１の実施形態と同様な作用・効果を奏することができる。すなわち、本実施形態では、上記第１の実施形態と同様に、第１、第２、及び第３ショートバー４４ｒ、４４ｇ、４４ｂの設置領域を小さくしつつ、これら第１、第２、及び第３ショートバー４４ｒ、４４ｇ、４４ｂに対し、対応するソース配線Ｓｒ、Ｓｇ、Ｓｂを適切に接続することができる。
　尚、上記の実施形態はすべて例示であって制限的なものではない。本発明の技術的範囲は特許請求の範囲によって規定され、そこに記載された構成と均等の範囲内のすべての変更も本発明の技術的範囲に含まれる。
　例えば、上記の説明では、本発明を透過型の液晶表示装置に適用した場合について説明したが、本発明のアクティブマトリクス基板はこれに限定されるものではなく、共通電極が対向基板ではなくアクティブマトリクス基板に形成される横電界方式の液晶パネルや、半透過型や反射型の液晶パネルあるいは有機ＥＬ（Electronic Luminescence）素子、無機ＥＬ素子、電界放出ディスプレイ（Field Emission Display）、マイクロカプセル型電気泳動方式の電子ペーパなどの各種表示パネルを有する表示装置に適用することができる。また、このような表示装置以外に、本発明のアクティブマトリクス基板は、例えばＸ線検出装置用のセンサ基板等の各種センサ基板に適用することができる。
　また、上記の説明では、３本または４本のショートバーを設けた構成について説明したが、本発明のアクティブマトリクス基板は、複数のデータ配線（ソース配線）及び複数の走査配線（ゲート配線）の少なくとも一方側に対して、各々別個に接続される少なくとも３本のショートバーを備えるとともに、少なくとも３本の各ショートバーには、対応するデータ配線または走査配線が所定数接続され、かつ、少なくとも３本のショートバーでは、隣接する３本のショートバーのうち、真ん中のショートバーが両端のショートバーとは異なる層に設けられているものであれば何等限定されない。例えば、３本のショートバーのうち、真ん中のショートバーと一方側のショートバーが第１の実施形態のようにオーバーラップしており、かつ、真ん中のショートバーと他方側のショートバーが第２の実施形態のようにオーバーラップしていなくてもよい。
　また、上記の説明では、ソースドライバ及びゲートドライバをアクティブマトリクス基板上に配置した構成について説明したが、本発明のアクティブマトリクス基板はこれに限定されるものではなく、アクティブマトリクス基板上にソースドライバやゲートドライバを配置しない構成でもよい。すなわち、アクティブマトリクス基板上に上記電極端子部やドライバ駆動信号入力端子を設けず、例えばＦＰＣ上にドライバを配置する構成でもよい。このようにアクティブマトリクス基板上にソースドライバやゲートドライバを配置しない場合であっても、ショートバーの配置領域を小さくすることができるので、１枚のマザー基板から多くのアクティブマトリクス基板を形成することが可能となる。
　また、上記の説明では、データ配線の端部または走査配線の端部に対して、レーザカットを施す構成について説明したが、本発明のアクティブマトリクス基板はこれに限定されるものではなく、例えば面取り加工を、ショートバーに対し施すことによって当該ショートバーを物理的に削除し、複数の各データ配線及び／または複数の各走査配線を独立して制御することもできる。
　また、上記の説明では、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の色毎の画素にデータ配線を設けた構成について説明したが、本発明のアクティブマトリクス基板はこれに限定されるものではなく、例えば１本のデータ配線に対して、ＲＧＢの画素を順次設ける構成でもよい。
　また、上記の説明では、複数の各ショートバーが、対応するデータ配線または走査配線に対して、直交する方向と平行な方向に設けられている場合について説明したが、本発明のアクティブマトリクス基板はこれに限定されるものではなく、例えば対応するデータ配線または走査配線に対して、複数の各ショートバーを斜めに設ける構成でもよい。但し、上記の各実施形態のように、複数の各ショートバーと対応するデータ配線または走査配線とを互いに直交する方向に設ける場合の方が、複数のショートバーの設置領域及び各ショートバーへの配線領域を小さくすることができ、アクティブマトリクス基板のコンパクト化を容易に図ることができる点で好ましい。
　また、上記第１～第３、及び第５～第６の各実施形態では、データ配線（ソース配線）側の構成について説明し、また、第４の実施形態では、走査配線（ゲート配線）側の構成について説明した。しかしながら、本発明のアクティブマトリクス基板は、これに限定されるものではなく、例えば第１の実施形態の構成を走査配線側の構成に適用し、また、第４の実施形態の構成をデータ配線側の構成に適用してもよい。また、各実施形態の構成を適宜組み合わせて、データ配線側及び走査配線側を構成してもよい。
　本発明は、ショートバーの設置領域を小さくすることができるコンパクトなアクティブマトリクス基板、及びこれを用いた表示装置に対して有用である。
　１　液晶表示装置（表示装置）
　５　アクティブマトリクス基板
　５ａ　基材
　１６　ソースドライバ
　１７、１７ａ、１７ｂ　ゲートドライバ
　１８　薄膜トランジスタ
　１９　画素電極（第３導電層）
　２９ｒ、２９ｇ、２９ｂ、３９ａ、３９ｂ、３９ｃ、３９ｄ　電極端子部
　３０ｒ、３７ｒ　第１接続配線（第１導電層）
　３０ｂ、３７ｇ　第２接続配線（第２導電層）
　３０ｇ、３０ｇ’　第３接続配線（第３導電層）
　３１ｒ、３６ｒ、３８ｒ　第１ショートバー（第１導電層）
　３１ｂ、３６ｂ、３８ｇ　第２ショートバー（第２導電層）
　３１ｇ、３６ｇ、３８ｂ　第３ショートバー（第１導電層）
　３３　ゲート絶縁膜（第１絶縁層）
　３４　保護絶縁膜（第２絶縁層）
　３５　層間絶縁膜（第２絶縁層）
　３７ｂ１　第３接続配線の第１接続部分（第２導電層）
　３７ｂ２　第３接続配線の第２接続部分（第３導電層）
　４０ａ　第１接続配線（第１導電層）
　４０ｂ１　第３接続配線の第１接続部分（第２導電層）
　４０ｂ２　第３接続配線の第２接続部分（第３導電層）
　４０ｃ　第２接続配線（第２導電層）
　４０ｄ１　第４接続配線の第１接続部分（第２導電層）
　４０ｄ２　第４接続配線の第２接続部分（第３導電層）
　４１ａ　第１ショートバー（第１導電層）
　４１ｂ　第２ショートバー（第２導電層）
　４１ｃ　第３ショートバー（第１導電層）
　４１ｄ　第４ショートバー（第２導電層）
　４３ｒ１　第１接続配線の第１接続部分（第１導電層）
　４３ｒ２　第１接続配線の第２接続部分（第２導電層）
　４３ｇ　第２接続配線（第１導電層）
　４３ｂ１　第３接続配線の第１接続部分（第１導電層）
　４３ｂ２　第３接続配線の第２接続部分（第３導電層）
　４４ｒ　第１ショートバー（第２導電層）
　４４ｇ　第２ショートバー（第１導電層）
　４４ｂ　第３ショートバー（第２導電層）
　Ｓ、Ｓ１～ＳＭ、Ｓｒ、Ｓｇ、Ｓｂ　ソース配線（データ配線）
　Ｓｒ１、Ｓｇ１、Ｓｂ１　（ソース配線（データ配線）の）端部（第１導電層）
　Ｇ、Ｇ１～ＧＮ、ｇ１～ｇ４　ゲート配線（走査配線）
　ｇ１ａ　（ゲート配線（走査配線）の）端部（第１の配線、第１導電層）
　ｇ２ａ　（ゲート配線（走査配線）の）端部（第２の配線、第１導電層）
　ｇ３ａ　（ゲート配線（走査配線）の）端部（第３の配線、第２導電層）
　ｇ４ａ　（ゲート配線（走査配線）の）端部（第４の配線、第２導電層）

Claims (15)

  1. マトリクス状に配列された複数のデータ配線及び複数の走査配線を備えたアクティブマトリクス基板であって、
    　前記複数のデータ配線及び前記複数の走査配線の少なくとも一方側に対して、各々別個に接続される少なくとも３本のショートバーを備え、
    　前記少なくとも３本の各ショートバーには、対応するデータ配線または走査配線が所定数接続され、
    　前記少なくとも３本のショートバーでは、隣接する３本のショートバーのうち、真ん中のショートバーが両端のショートバーとは異なる層に設けられている、
    　ことを特徴とするアクティブマトリクス基板。
  2. 前記少なくとも３本のショートバーでは、隣接する３本のショートバーにおいて、真ん中のショートバーの端部と両端の各ショートバーの端部とは互いにオーバーラップした状態で設けられている請求項１に記載のアクティブマトリクス基板。
  3. 前記少なくとも３本のショートバーでは、隣接する３本のショートバーにおいて、真ん中のショートバーと両端の各ショートバーとは互いにオーバーラップしていない状態で設けられている請求項１に記載のアクティブマトリクス基板。
  4. 前記少なくとも３本のショートバーでは、隣接する３本のショートバーにおいて、真ん中のショートバー及び両端のショートバーの一方側は、基材上に設けられた第１導電層により形成され、
    　真ん中のショートバー及び両端のショートバーの他方側は、前記第１導電層を覆う第１絶縁層上に設けられた第２導電層により形成されている請求項１～３のいずれか１項に記載のアクティブマトリクス基板。
  5. 前記データ配線の端部または前記走査配線の端部は、前記第１導電層により形成されるとともに、
    　これらのデータ配線または走査配線において、隣接する３本の配線のうち、一方の端側の配線は、前記第１導電層により形成された第１接続配線を介して前記第１導電層により形成された第１ショートバーに接続され、
    　他方の端側の配線は、前記第２導電層により形成された第２接続配線を介して前記第２導電層により形成された第２ショートバーに接続され、
    　真ん中の配線は、前記第２導電層を覆う第２絶縁層上に設けられた第３導電層により形成された第３接続配線を介して前記第１導電層により形成された第３ショートバーに接続されている請求項４に記載のアクティブマトリクス基板。
  6. 複数の前記第３接続配線が、前記第３ショートバー上で互いに接続されている請求項５に記載のアクティブマトリクス基板。
  7. 前記データ配線の端部または前記走査配線の端部は、前記第１導電層により形成されるとともに、
    　これらのデータ配線または走査配線において、隣接する３本の配線のうち、一方の端側の配線は、前記第１導電層により形成された第１接続配線を介して前記第１導電層により形成された第１ショートバーに接続され、
    　真ん中の配線は、前記第２導電層により形成された第２接続配線を介して前記第２導電層により形成された第２ショートバーに接続され、
    　他方の端側の配線は、前記第２導電層により形成された第３接続配線の第１接続部分と前記第２導電層を覆う第２絶縁層上に設けられた第３導電層により形成された第３接続配線の第２接続部分を介して前記第１導電層により形成された第３ショートバーに接続されている請求項４に記載のアクティブマトリクス基板。
  8. 前記真ん中の配線は、対応するデータ配線の端部の最端または走査配線の端部の最端に設けられるとともに、対応するデータ配線または走査配線を駆動するドライバの電極が接続される電極端子部において、前記第２接続配線に接続され、
    　前記他方の端側の配線は、対応するデータ配線の端部の最端または走査配線の端部の最端に設けられるとともに、対応するデータ配線または走査配線を駆動するドライバの電極が接続される電極端子部において、前記第３接続配線の第１接続部分に接続されている請求項７に記載のアクティブマトリクス基板。
  9. 前記第３接続配線では、前記第１接続部分と前記第２接続部分とが前記第１ショートバー上で互いに接続されている請求項７または８に記載のアクティブマトリクス基板。
  10. 前記データ配線の端部または前記走査配線の端部では、隣接する２本の配線の端部がそれぞれ前記第１導電層及び前記第２導電層により形成されるとともに、
    　これらのデータ配線または走査配線において、隣接する４本の配線のうち、前記第１導電層により形成された第１の配線は、前記第１導電層により形成された第１接続配線を介して前記第１導電層により形成された第１ショートバーに接続され、
    　前記第１の配線に隣接するとともに、前記第２導電層により形成された第３の配線は、前記第２導電層により形成された第３接続配線の第１接続部分と前記第２導電層を覆う第２絶縁層上に設けられた第３導電層により形成された第３接続配線の第２接続部分を介して前記第１導電層により形成された第３ショートバーに接続され、
    　前記第３の配線に隣接するとともに、前記第１導電層により形成された第２の配線は、前記第２導電層により形成された第２接続配線を介して前記第２導電層により形成された第２ショートバーに接続され、
    　前記第２の配線に隣接するとともに、前記第２導電層により形成された第４の配線は、前記第２導電層により形成された第４接続配線の第１接続部分と前記第３導電層により形成された第４接続配線の第２接続部分を介して前記第２導電層により形成された第４ショートバーに接続されている請求項４に記載のアクティブマトリクス基板。
  11. 前記第２の配線は、対応するデータ配線の端部の最端または走査配線の端部の最端に設けられるとともに、対応するデータ配線または走査配線を駆動するドライバの電極が接続される電極端子部において、前記第２接続配線に接続されている請求項１０に記載のアクティブマトリクス基板。
  12. 前記第３接続配線及び前記第４接続配線では、各々その第１接続部分とその第２接続部分とが前記第１ショートバー上で互いに接続されている請求項１０または１１に記載のアクティブマトリクス基板。
  13. 前記データ配線の端部または前記走査配線の端部は、前記第１導電層により形成されるとともに、
    　これらのデータ配線または走査配線において、隣接する３本の配線のうち、一方の端側の配線は、前記第１導電層により形成された第１接続配線の第１接続部分と前記第２導電層により形成された第１接続配線の第２接続部分を介して前記第２導電層により形成された第１ショートバーに接続され、
    　真ん中の配線は、前記第１導電層により形成された第２接続配線を介して前記第１導電層により形成された第２ショートバーに接続され、
    　他方の端側の配線は、前記第１導電層により形成された第３接続配線の第１接続部分と前記第２導電層を覆う第２絶縁層上に設けられた第３導電層により形成された第３接続配線の第２接続部分を介して前記第２導電層により形成された第３ショートバーに接続されている請求項４に記載のアクティブマトリクス基板。
  14. 薄膜トランジスタと、前記薄膜トランジスタに接続される画素電極を備え、
    　前記画素電極が、前記第３導電層により形成されている請求項５～１３のいずれか１項に記載のアクティブマトリクス基板。
  15. 請求項１～１４のいずれか１項に記載のアクティブマトリクス基板を用いた表示装置であって、
    　前記データ配線または前記走査配線は、前記少なくとも３本のショートバーから切り離されている、
    　ことを特徴とする表示装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016537677A (ja) * 2013-12-27 2016-12-01 深▲セン▼市華星光電技術有限公司 狭額液晶表示装置のファンアウト区域構造

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102411705B1 (ko) * 2015-04-10 2022-06-23 삼성디스플레이 주식회사 표시장치
TWI559277B (zh) * 2015-04-15 2016-11-21 Display and its scanning method
CN109154729B (zh) * 2016-10-10 2022-02-01 京东方科技集团股份有限公司 显示面板及其信号线的修复方法、显示装置
CN114335024A (zh) * 2021-12-30 2022-04-12 武汉天马微电子有限公司 显示面板及显示装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11311798A (ja) * 1998-04-28 1999-11-09 Matsushita Electric Ind Co Ltd 液晶表示パネルの製造方法
JPH11352505A (ja) * 1998-06-12 1999-12-24 Matsushita Electric Ind Co Ltd 液晶表示装置
JP2001174845A (ja) * 1999-12-21 2001-06-29 Matsushita Electric Ind Co Ltd 液晶表示パネル
JP2008015372A (ja) * 2006-07-07 2008-01-24 Toshiba Matsushita Display Technology Co Ltd 表示装置
JP2009063023A (ja) * 2007-09-04 2009-03-26 F C C:Kk 動力伝達装置
JP2010102237A (ja) * 2008-10-27 2010-05-06 Mitsubishi Electric Corp 表示装置
JP2011081092A (ja) * 2009-10-05 2011-04-21 Hitachi Displays Ltd 表示パネル

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100232177B1 (ko) 1996-07-22 1999-12-01 구본준 액정 표시 장치의 쇼팅바 및 그의 제조방법
JPH10104647A (ja) 1996-09-30 1998-04-24 Advanced Display:Kk 液晶表示装置
USRE41873E1 (en) * 1997-05-12 2010-10-26 Samsung Electronics Co., Ltd. Multiple testing bars for testing liquid crystal display and method thereof
KR100679518B1 (ko) * 2000-07-13 2007-02-07 엘지.필립스 엘시디 주식회사 액정표장치용 어레이기판과 그 제조방법
KR100443539B1 (ko) 2002-04-16 2004-08-09 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판과 그 제조방법
KR100488156B1 (ko) * 2002-12-31 2005-05-06 엘지.필립스 엘시디 주식회사 액정표시소자
TWI414864B (zh) * 2007-02-05 2013-11-11 Hydis Tech Co Ltd 邊緣電場切換模式之液晶顯示器
KR101281980B1 (ko) * 2008-10-30 2013-07-03 엘지디스플레이 주식회사 오토 프로브 장치 및 이를 이용한 액정패널 검사방법
TWM396960U (en) * 2010-07-29 2011-01-21 Chunghwa Picture Tubes Ltd Display device having repair and detect structure
TWI409558B (zh) * 2010-07-30 2013-09-21 Chunghwa Picture Tubes Ltd 顯示面板及其訊號線修補方法
US9000797B2 (en) * 2012-09-12 2015-04-07 Shenzhen China Star Optoelectronics Technology Co., Ltd. TFT-LCD array substrate having a connecting device for testing twice and test method for the same
CN102967978B (zh) * 2012-12-18 2015-08-26 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11311798A (ja) * 1998-04-28 1999-11-09 Matsushita Electric Ind Co Ltd 液晶表示パネルの製造方法
JPH11352505A (ja) * 1998-06-12 1999-12-24 Matsushita Electric Ind Co Ltd 液晶表示装置
JP2001174845A (ja) * 1999-12-21 2001-06-29 Matsushita Electric Ind Co Ltd 液晶表示パネル
JP2008015372A (ja) * 2006-07-07 2008-01-24 Toshiba Matsushita Display Technology Co Ltd 表示装置
JP2009063023A (ja) * 2007-09-04 2009-03-26 F C C:Kk 動力伝達装置
JP2010102237A (ja) * 2008-10-27 2010-05-06 Mitsubishi Electric Corp 表示装置
JP2011081092A (ja) * 2009-10-05 2011-04-21 Hitachi Displays Ltd 表示パネル

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016537677A (ja) * 2013-12-27 2016-12-01 深▲セン▼市華星光電技術有限公司 狭額液晶表示装置のファンアウト区域構造

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