WO2012144062A1

WO2012144062A1 - 半導体装置

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Publication number: WO2012144062A1
Application number: PCT/JP2011/059905
Authority: WO
Inventors: 潤瀬戸川
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2011-04-22
Filing date: 2011-04-22
Publication date: 2012-10-26
Anticipated expiration: 2013-10-22

Abstract

　半導体装置に電源を供給するための第１の電源電圧が供給される第１の電源ノードと、昇圧して第２の電源電圧に昇圧する昇圧回路（１１６）と、第１の電源電圧と第２の電源電圧とのうちいずれか高い方の電源電圧である第１の高電源電圧を選択する電源選択回路（１５０）と、基準電圧を発生する基準電圧発生回路（１１８）と、基準電圧を受け、前記第２の電源電圧が与えられるノードの放電処理に関係する放電動作関係回路（１２２）とを備える。制御不能な事態において、高電圧を動作電源電圧として利用することにより内部の放電回路および放電シーケンスの正常に動作させ、デバイス内の高電圧の電荷が放電され、記憶データおよびデバイスを保護する装置を提供することができる。

Description

半導体装置

　本発明は、半導体装置に関するものであり、特に不揮発性メモリセルを破壊することなく、高電圧の電荷を正常に放電する放電回路を含む半導体装置に関する。

　近年不揮発性メモリ、および不揮発性メモリ混載マイコンの需要が増えている。フラッシュメモリ、ＥＥＰＲＯＭ，ＥＰＲＯＭに代表される不揮発メモリのプログラムおよび消去において、高電圧が必要とされる。

　通常動作時の電源オフ時においては、内部の放電回路を利用し、放電シーケンスに沿って高電圧の電荷が放電される。

　しかし、瞬間停電等のような制御不能な事態が発生すれば、この高電圧状態を起因としてチップ内部に様々な不具合を生じる。たとえば、不具合の例として記憶データの破壊やデバイスの物理的破壊が考えられる。

　このような不具合を回避するために、内部の放電回路を利用して放電シーケンスに沿って直ちに内部の高電圧の電荷を放電し、記憶データおよびデバイスを保護する必要がある。

　ところで、正常に放電シーケンスを行うためには、２μｓの処理時間が必要である。放電シーケンスの完了前に、放電動作に関係する回路の動作電源電圧が動作電源電圧の下限値より電圧降下した場合には、放電シーケンスの制御が不能になり、正常な放電シーケンスが行えない。具体的には昇圧電源電圧は高電圧の状態のままになる。従って、この高電圧により記憶データ破壊やデバイスの物理的破壊が発生する可能性がある。

　これを回避するために、正常に放電シーケンスが完了するまで周辺電源が動作電源電圧の下限値を下回らない電源容量を付加する構成がとられている。

　特開２００９－４４９４８号公報（特許文献１）が開示する技術は、半導体メモリ装置の高電圧発生器の動作中に電源供給が中断されるとき、チャージポンプからの高電圧が放電されず、レギュレータの比較部に入力され、比較部を構成するトランジスタが劣化することを防止するものである。

　特開２００４－１５２３４１号公報（特許文献２）が開示する技術は、昇圧回路により生成される高電圧の電源電圧依存性を小さくする技術である。具体的には、昇圧回路は、電源電圧に応じて、電源電圧より高い高電圧が生成され、生成した高電圧は、高電圧線に出力される。高電圧線に充電された電荷は、電源電圧の値に応じて抜き取られる。高電圧線から放電する電荷量は、電源電圧が高いときに多くされ、電源電圧が低いときに少なくされることで、高電圧の電源電圧依存性が小さくなる。

　特開平６－３０９８８５号公報（特許文献３）が開示する技術は、消去中や書き込み中のプログラム中断により高電圧による電荷がメモリアレイ上に残留しないようディスチャージする技術である。具体的には、プログラム中断時、通常のプログラム時より短縮した中断用プログラムタイミングパルスを出力するタイマー回路が含まれる。中断用プログラムタイミングパルスによりメモリセル上の高電圧による電荷をディスチャージした後プログラムの動作が終了する。

特開２００９－４４９４８号公報特開２００４－１５２３４１号公報特開平６－３０９８８５号公報

　しかしながら、特開２００９－４４９４８号公報（特許文献１）および特開平６－３０９８８５号公報（特許文献３）に開示された技術は、制御不能時に内部の放電回路および放電シーケンスが正常に動作しているかどうか確認できない問題点がある。

　特開２００４－１５２３４１号公報（特許文献２）に開示された技術は、昇圧電圧のレベルを一定に保つための放電回路を有する。この技術は、制御不能時に内部の放電回路および放電シーケンスが正常に動作しているかどうか確認できない問題点がある。

　この発明は、上記の問題を解決するためになされたもので、瞬間停電等のような制御不能な事態において、高電圧を動作電源電圧として利用することにより内部の放電回路および放電シーケンスを正常に動作させ、デバイス内の高電圧の電荷が放電され、記憶データおよびデバイスを保護する装置を提供することを目的とする。

　この発明は、要約すれば、半導体装置であって、半導体装置に電源を供給するための第１の電源電圧が供給される第１の電源ノードと、昇圧して第２の電源電圧を発生する昇圧回路を備え、第１の電源電圧と第２の電源電圧とのうちいずれか高い方の電源電圧である第１の高電源電圧を第２の電源電圧が与えられるノードの放電処理に関係する放電動作関係回路の電源として供給する。

　本発明は、高電圧の電荷の放電について、容易および安価に行うことができる。

半導体装置の全体構成を示すブロック図である。検討例のフラッシュメモリ２の構成を説明するためのブロック図である。実施の形態１のフラッシュメモリ２Ａの構成を説明するためのブロック図である。図３におけるＶＲＥＦ発生回路１１８と電源選択回路１５０の構成例を示した回路図である。図３におけるＶＤＣ回路１２０の構成例を示した回路図である。図３における電圧検知回路１２２の構成例を示した回路図である。図３における電圧ディテクタ１２４を示したブロック図である。図３における放電命令保持回路１２８の構成例を示した回路図である。図３における放電回路１２６の構成例を示した回路図である。図３における放電回路１２６の変形例の構成例を示した回路図である。図９の放電回路１２６による放電動作を説明するための図である。図１０の放電回路１２６Ａによる放電動作を説明するための図である。実施の形態１において昇圧動作が行なわれず、ＶＣＣが一定の状態の各出力信号の波形を示す図である。実施の形態１において昇圧動作中にＶＣＣが遮断された状態の各出力信号の波形を示す図である。実施の形態１において昇圧動作中にＶＣＣが瞬間停電（瞬停）された状態の各出力信号の波形を示す図である。実施の形態１において昇圧動作中にＶＤＤが遮断された状態の各出力信号の波形を示す図である。実施の形態１において昇圧動作中にＶＤＤが瞬間停電（瞬停）された状態の各出力信号の波形を示す図である。実施の形態２のフラッシュメモリ２Ｂを説明するためのブロック図である。図１８におけるＶＲＥＦ発生回路２１８の構成例を示した回路図である。図１８における放電用ＶＤＣ回路２２０Ｂの構成例を示した回路図である。実施の形態２において昇圧動作が行なわれず、ＶＣＣが一定の状態の各出力信号の波形を示す図である。実施の形態２において昇圧動作中にＶＣＣが遮断された状態の各出力信号の波形を示す図である。実施の形態２において昇圧動作中にＶＣＣが瞬間停電（瞬停）された状態の各出力信号の波形を示す図である。実施の形態２において昇圧動作中にＶＤＤが遮断された状態の各出力信号の波形を示す図である。実施の形態２において昇圧動作中にＶＤＤが瞬間停電（瞬停）された状態の各出力信号の波形を示す図である。実施の形態３のフラッシュメモリ２Ｃの構成を説明するためのブロック図である。電源選択回路３３０と放電用ＶＤＣ回路３２０Ｂの構成を説明するための回路図である。実施の形態３において昇圧動作が行なわれず、ＶＣＣが一定の状態の各出力信号の波形を示す図である。実施の形態３において昇圧動作中にＶＣＣが遮断された状態の各出力信号の波形を示す図である。実施の形態２において昇圧動作中にＶＣＣが瞬間停電（瞬停）された状態の各出力信号の波形を示す図である。実施の形態３において昇圧動作中にＶＤＤが遮断された状態の各出力信号の波形を示す図である。実施の形態３において昇圧動作中にＶＤＤが瞬間停電（瞬停）された状態の各出力信号の波形を示す図である。

　以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明は繰り返さない。

　［実施の形態の半導体装置の全体構成］
　図１は、半導体装置の全体構成を示すブロック図である。図１を参照して、半導体装置１は、フラッシュメモリ２Ａ、機能ブロック群３、ＣＰＵ４を含む。機能ブロック群は、Ａ／Ｄ変換器や割り込み用コントローラやクロックパルス発生器などの様々な回路を含む。ここで、フラッシュメモリ２Ａについて、さらに具体的に説明する。

　なお、外部電源電圧ＶＣＣや内部電源電圧ＶＤＤや昇圧電源電圧ＶＰＰは、それぞれＶＣＣやＶＤＤやＶＰＰと称することもある。

　［検討例］
　検討例では、実施の形態１のフラッシュメモリ２Ａとの比較のためにフラッシュメモリ２について説明する。

　図２は、検討例のフラッシュメモリ２の構成を説明するためのブロック図である。以下、フラッシュメモリ２を構成する各回路について簡単に説明する。各回路の詳しい内容については、実施の形態１にて詳細する。

　図２を参照して、フラッシュメモリ２は、フラッシュメモリコア１１０と、このフラッシュメモリコア１１０に対し、読出し、書き込み、消去する対象のフラッシュメモリコア１１０を制御するＣｏｌ制御回路１１２およびＲｏｗ制御回路１１４と含む。

　フラッシュメモリ２は、基準電圧ＶＲＥＦを発生するＶＲＥＦ発生回路１１８と、ＶＤＤを発生するＶＤＣ回路１２０（Ｖｏｌｔａｇｅ　Ｄｏｗｎ　Ｃｏｎｖｅｒｔｏｒ回路）と、ＶＲＥＦ発生回路１１８から発生した基準電圧ＶＲＥＦと比較することによってＶＤＤやＶＣＣの電圧の高低を検知する電圧検知回路１２２とを含む。またフラッシュメモリ２は、ＶＤＣ回路１２０の代わりに外部からＶＤＤを供給できるＶＤＤ外部入力端子１２１を含む。なお、このＶＤＤ外部入力端子１２１を利用することにより、容易に内部電源電圧を供給できる。

　フラッシュメモリ２は、特に書き込み、消去の際に高電圧を発生させる昇圧回路１１６と、この昇圧回路１１６により昇圧されたＶＰＰが所望のレベルであるかどうかを検知する電圧ディテクタ１２４と、電圧ディテクタ１２４と放電命令保持回路１２８のそれぞれの出力信号を受ける昇圧制御回路１３０を含む。

　昇圧制御回路１３０は、電圧ディテクタ１２４の出力信号を受けるインバータ１２３と、インバータ１２３の出力信号と放電命令保持回路の出力信号とを受けるＮＯＲ回路１２５とを含む。

　さらに、フラッシュメモリ２は、電圧検知回路１２２により検知された出力信号を受ける放電命令保持回路１２８と、放電命令保持回路の出力信号を受ける放電回路１２６とを含む。

　放電動作関係回路Ｃ０は、放電回路１２６と、電圧検知回路１２２と、放電命令保持回路１２８とを含む。

　ここで、検討例において昇圧動作中にＶＣＣが電源遮断された場合を簡単に説明する。
　ＶＣＣはＶＲＥＦ発生回路１１８やＶＤＤを発生させるＶＤＣ回路１２０の動作電源電圧である。具体的には、スイッチ１４１がＶＤＣ回路１２０の出力信号のノードと接続されることにより、ＶＤＤは、電圧検知回路１２２や電圧ディテクタ１２４や放電回路１２６や放電命令保持回路１２８を駆動するための動作電源電圧となる。

　故に、ＶＣＣが電源遮断された場合に供給されるＶＤＤや基準電圧ＶＲＥＦは放電動作を駆動する回路の動作電源電圧や基準電圧として不十分である。

　基準電圧ＶＲＥＦは、電圧検知回路１２２や電圧ディテクタ１２４において使用されるが正常時の基準電圧ＶＲＥＦより低い電圧値となり、基準電圧としては不十分である。

　仮に、放電動作に関係する回路が動作したとしても、ユーザあるいはシステム（たとえば、ＣＰＵ４）からは制御不能となり、記憶データ破壊やデバイスの物理的破壊をする可能性がある。

　従って、放電動作に関係する回路が放電動作を完了するための動作電源電圧を所定期間供給し続けることが必要である。

　なお、放電動作関係回路Ｃ０の一例として、電圧検知回路１２２や放電回路１２６や放電命令保持回路１２８を有した構成を示しているが、特にこれに限られるものではない。

　［実施の形態１］
　図３は、実施の形態１のフラッシュメモリ２Ａの構成を説明するためのブロック図である。

　図３を参照して、フラッシュメモリ２Ａは、図２で示したフラッシュメモリ２の構成に加えて、電源選択回路１４０と、電源選択回路１５０とを含む。以下、フラッシュメモリ２Ａの各回路の構成について説明する。

　電源選択回路１４０は、電圧ＶＤＤ＿ＰＥＲＩがアノードに結合されたダイオードＤ３とＶＰＰがアノードに結合されたダイオードＤ４とを含み、ダイオードＤ３とダイオードＤ４のカソードはともにノード１４２へ接続される。この電源選択回路１４０に含まれるダイオードは、整流機能を有する素子に置き換えられることもできる。たとえば、ダイオード接続されたトランジスタなどで実現できる。

　図４は、図３におけるＶＲＥＦ発生回路１１８と電源選択回路１５０の構成例を示した回路図である。

　図４を参照して、ＶＲＥＦ発生回路１１８は、基準電圧ＶＲＥＦをゲートに受けソースが電源選択回路１５０により電源が供給されるノードに接続されるＰＭＯＳトランジスタ１１と、基準電圧ＶＲＥＦをゲートおよびドレインに受けソースが電源選択回路１５０により電源が供給されるノードに接続されるＰＭＯＳトランジスタ１２と、ＰＭＯＳトランジスタ１１のドレインがゲートおよびドレインに接続され、ソースが接地ノードと接続されるＮＭＯＳトランジスタ１３と、ＰＭＯＳトランジスタ１１のドレインがゲートに接続されソースが抵抗１７と接続されるＮＭＯＳトランジスタ１４と、ＮＭＯＳトランジスタ１４のソースと接地ノードとの間に接続される抵抗１７とを含む。

　電源選択回路１５０は、ＶＣＣがアノードに結合されたダイオードＤ１とＶＰＰがアノードに結合されたダイオードＤ２とを含み、ダイオードＤ１とダイオードＤ２のカソードはともにＰＭＯＳトランジスタ１１とＰＭＯＳトランジスタ１２とのソースへ接続される。この電源選択回路１５０に含まれるダイオードは、整流機能を有する素子に置き換えられる。たとえば、ダイオード接続されたトランジスタなどで実現できる。

　ＶＲＥＦ発生回路１１８は、供給電源電圧がある程度の電位を保てば、電圧依存性を受けずに、一定の電圧を出力する回路である。ここでは、電源選択回路１５０は、ＶＣＣまたはＶＰＰのうち高い電源電圧をＶＲＥＦ発生回路１１８の動作電源電圧として供給する。

　図５は、図３におけるＶＤＣ回路１２０の構成例を示した回路図である。図５を参照して、ＶＤＣ回路１２０は、基準電圧ＶＲＥＦとＶＤＣ回路１２０の出力電圧を受けて比較する差動アンプ２２と、差動アンプ２２の出力をゲートに受け、ＶＣＣを受ける電源ノードとＶＤＤを出力する出力ノードとの間に接続されるＰＭＯＳトランジスタ２４とを含む。ＶＤＣ回路１２０は、ＶＣＣが供給される限り、基準電圧ＶＲＥＦの電圧値を持つＶＤＤを出力する。

　図６は、図３における電圧検知回路１２２の構成例を示した回路図である。図６を参照して、電圧検知回路１２２は、入力電圧ＩＮ１を電圧分配する電圧分配部３１と、分配電圧ＶＤＩＶ１と基準電圧ＶＲＥＦを受けて比較する差動アンプ３２と、差動アンプ３２の出力を受けるＯＲ回路３８とを含む。

　電圧検知回路１２２は、さらに基準電圧ＶＲＥＦと差動アンプ３６の出力電圧を受ける差動アンプ３６と、差動アンプ３６の出力電圧を電圧分配する電圧分配部３５と、分配電圧ＶＤＩＶ２と入力電圧ＩＮ２を受けて比較する差動アンプ３４と、一方の入力ノードが差動アンプ３２の出力信号を受け、他端の入力ノードが差動アンプ３４の出力信号を受けるＯＲ回路３８とを含む。

　電圧分配部３１は、入力電圧ＩＮ１と接地ノードとの間に直列に連結された抵抗３１Ａと抵抗３１Ｂを含み、これら抵抗の比により差動アンプ３２に入力される分配電圧ＶＤＩＶ１を出力する。

　電圧分配部３５は、差動アンプ３６の出力電圧と接地ノードとの間に直列に連結された抵抗３５Ａと抵抗３５Ｂを含み、これら抵抗の比により差動アンプ３４に入力される分配電圧ＶＤＩＶ２を出力する。なお、電圧分配部３１および３５の抵抗の比は、ユーザの選択に応じて変更して設計することができる。

　これにより、電圧検知回路１２２は容易に２種類の電源電圧を基準電圧ＶＲＥＦとの比較ができる。

　図７は、図３における電圧ディテクタ１２４を示したブロック図である。図７を参照して、基準電圧ＶＲＥＦおよび動作電源電圧を受ける昇圧目標電圧発生回路４１と、ＶＰＰおよび昇圧目標電圧発生回路４１の出力電圧を受ける差動アンプ４３とを含む。

　電圧ディテクタ１２４は、ＶＰＰが基準電圧ＶＲＥＦより低い場合には、差動アンプ４３の出力信号はＨレベルとなる。すなわち、昇圧命令がなされ、昇圧回路により昇圧動作が開始される。

　図８は、図３における放電命令保持回路１２８の構成例を示した回路図である。
　図８を参照して、放電命令保持回路１２８の回路構成は、いわゆるＲＳフリップフロップ回路となる。放電命令保持回路１２８には、電圧検知回路１２２の信号ＶＤＥＴと、システム（たとえば、ＣＰＵ４）からのリセット信号ＲＳＴとが入力される。放電命令保持回路１２８の信号ＶＬＡＴは、放電命令を示す。これにより、放電命令を保持することがき、高電圧の電荷が完全に放電するまで放電動作を行うことができる。

　図９は、図３における放電回路１２６の構成例を示した回路図である。
　図９を参照して、放電回路１２６は、放電シーケンス制御回路６１Ｓと、ＮＭＯＳトランジスタ６１１とを含む。放電シーケンス制御回路６１Ｓは、放電命令保持回路１２８の信号ＶＬＡＴを入力信号ＥＮとして受ける。放電シーケンス制御回路６１Ｓからの出力信号６１Ａが、ＮＭＯＳトランジスタ６１１のゲートに入力される。

　ＮＭＯＳトランジスタ６１１は、ゲートに出力信号６１Ａを受けソースがＶＰＰに接続され、ドレインが接地ノードに接続される。

　これにより、出力信号６１ＡがＨレベルのときには、ＮＭＯＳトランジスタ６１１がオンし、ドレインに接続されているＶＰＰの電荷は、接地電位に放電される。

　また、出力信号６１ＡがＬレベルのときには、ＮＭＯＳトランジスタはオフ状態のままなので、昇圧電荷は放電されず保持されたままの状態となる。

　従って、放電シーケンスに従って、放電シーケンス制御回路はＶＰＰの電荷を放電させることを自由に制御できる。

　図１０は、図３における放電回路１２６の変形例の構成例を示した回路図である。
　図１０を参照して、放電回路１２６Ａは、放電シーケンス制御回路６２Ｓと、ＮＭＯＳトランジスタ６２１～ＮＭＯＳトランジスタ６２３とを含む。

　放電シーケンス制御回路６２Ｓは放電シーケンス制御回路６１Ｓと同様に、放電命令保持回路１２８の信号ＶＬＡＴを入力信号ＥＮとして受ける。放電シーケンス制御回路６２Ｓからの出力信号６２Ａ～出力信号６２ＣがそれぞれＮＭＯＳトランジスタ６２１～ＮＭＯＳトランジスタ６２３のゲートに入力される。

　ＮＭＯＳトランジスタ６２１～ＮＭＯＳトランジスタ６２３は、ゲートに出力信号６２Ａ～出力信号６２Ｃを受けソースがＶＰＰ１～ＶＰＰ３に接続され、ドレインが接地ノードに接続される。

　ＶＰＰ１～ＶＰＰ３の電荷が安全かつ正確に放電されるために、放電シーケンス制御回路６２Ｓが、各放電動作の開始時間を設定したり、残留電荷を放電させるＮＭＯＳトランジスタ６２１～ＮＭＯＳトランジスタ６２３の順序を設定したりして制御を行う。

　図１１は、図９の放電回路１２６による放電動作を説明するための図である。
　通常、フラッシュメモリの内部ではトランジスタ素子のオン耐圧以上の電圧であるＶＰＰが昇圧回路で発生する。よって、昇圧電源電圧の電荷を放電する場合、一度に全電荷を一気に放電せずに、段階を追って放電動作が行なわれる。そのため、トランジスタのオン耐圧以上の電圧が印加されることなく、最終的に昇圧電源電圧の電荷がチップに影響を与えない程度まで放電される。放電シーケンス制御回路６１Ｓは、このような段階的放電動作を制御する。

　図９、図１１を参照して、時刻ＴＡ１において、信号ＶＬＡＴがＬレベルからＨレベルへ切り替わり、放電命令が活性化される。従って、ＮＭＯＳトランジスタ６１１のドレイン側にあるＶＰＰの電荷が、出力信号６１ＡがＬレベルからＨレベルに変更されることにより、ＮＭＯＳトランジスタ６１１がオン状態になり、時刻ＴＡ２まで放電される。

　時刻ＴＡ２において、放電シーケンス制御回路６１Ｓにより、ＮチャネルＭＯＳトランジスタ６１１へのゲートへ入力される出力信号６１ＡがＨレベルからＬレベルへ切り替わることにより、ＮＭＯＳトランジスタ６１１はオフ状態になり、放電動作が停止する。これにより、トランジスタのオン耐圧以上の電圧が印加されず、トランジスタが物理的に破壊されることもない。

　時刻ＴＡ３から再度放電動作を開始するため、出力信号６１ＡをＬレベルからＨレベルに切り替えることで残余の電荷を放電することにより、時刻ＴＡ４において放電動作が完了する。

　図１２は、図１０の放電回路１２６Ａによる放電動作を説明するための図である。
　フラッシュメモリ内部では、複数の昇圧電源電圧が使用される場合があり、昇圧電源電圧線の寄生容量も個々に異なる。従って、単に放電動作を開始すると、放電するスピードが異なるために昇圧電源電圧間の電位差が広がり、トランジスタ素子のオン耐圧以上の電圧が印加されたり、放電動作中に各昇圧電源電圧関係が逆転し順バイアスが発生されたりすることにより、記憶データおよびデバイスが破壊されるおそれがある。

　そのため、放電動作シーケンスにより、各昇圧電源電圧の電荷の放電開始タイミングや放電動作同士の間隔やＷａｉｔ時間を制御することで安全かつ正確な放電動作が行なわれている。

　図１０、図１２を参照して、昇圧電源電圧ＶＰＰ１～ＶＰＰ３の電荷を放電するために、放電シーケンスに従って、時刻ＴＢ１からＶＰＰ１の電荷の放電が開始され、時刻ＴＢ２からＶＰＰ２の電荷の放電が開始され、時刻ＴＢ３からＶＰＰ３の電荷の放電が開始される。

　それぞれの放電スピードが異なるため、放電シーケンス制御回路により、各昇圧電源電圧関係が逆転したり、昇圧電源電圧間の電位差が開き過ぎたりしないように、各放電動作を停止する。これにより、順バイアスやトランジスタのオン耐圧以上の電圧が印加されず、トランジスタが物理的に破壊されることもない。

　回路の詳細を図示はしていない昇圧回路１１６は、昇圧制御回路１３０の出力信号を入力信号ＥＮとして受け、電圧ＶＤＤ＿ＰＥＲＩを動作電源電圧として、ＶＣＣを昇圧して昇圧電源電圧ＶＰＰを生成する。

　この昇圧回路１１６は、供給電源電圧（たとえば、ＶＣＣ）のｎ倍の電圧を発生させる回路である。昇圧回路１１６の出力電圧は電圧ディテクタ１２４により制御され、昇圧目標電圧以上になると、昇圧動作が停止する。また、昇圧目標電圧以下になると昇圧動作を開始することで、昇圧目標電圧まで現在の昇圧電源電圧を昇圧する。

　なお、供給電源電圧が降下し、（供給電源電圧）×（ｎ倍）≦（昇圧目標電圧）となる場合には昇圧回路１１６は、常時昇圧動作を行い、供給電源電圧のｎ倍の電圧を出力しようとする。

　しかし、電圧検知回路１２２がＶＣＣの電圧降下を検知し、放電命令保持回路１２８の出力が変化すると、昇圧制御回路１３０により、昇圧回路１１６は非活性化されるため、昇圧電源電圧の電圧レベルはダイナミックに変動し、消費電流に応じて昇圧電源電圧が電圧降下する。

　再度図３を参照して、昇圧制御回路１３０は、インバータ１２３とＮＯＲ回路１２５を含む。インバータ１２３のゲートには電圧ディテクタ１２４からの出力信号が入力され、インバータの出力信号である反転信号が、ＮＯＲ回路１２５の一方の入力ノードに入力される。またＮＯＲ回路１２５の他方の入力ノードに放電命令保持回路１２８の出力信号が入力される。同時に信号ＶＬＡＴはシステム（たとえば、ＣＰＵ４）にも送信される。

　従って、電圧ディテクタ１２４の出力信号がＨレベルのときであって、放電命令保持回路１２８の出力信号がＬレベルのときに、昇圧回路１１６は昇圧動作を行う。

　放電動作関係回路Ｃ１は、上述した放電回路１２６と、電圧検知回路１２２と、放電命令保持回路１２８とを含む。

　以下、実施の形態１のフラッシュメモリ２Ａにおける放電動作について、説明する。
　再度図３を参照して、電源選択回路１５０により、ＶＣＣまたはＶＰＰのうち高い方の電源電圧が選択され、その電源電圧を利用してＶＲＥＦ発生回路１１８により基準電圧ＶＲＥＦが発生させる。これにより、ＶＣＣの電圧降下が発生しても、ＶＰＰの電荷が残っている限り基準電圧ＶＲＥＦが正常に供給される。

　電圧検知回路１２２がＶＣＣまたは電圧ＶＤＤ＿ＰＥＲＩの電圧降下を検知すると、放電命令である信号ＶＤＥＴを出力する。放電命令保持回路１２８により、この放電命令である信号ＶＤＥＴがラッチされ、昇圧回路１１６の昇圧動作が停止する。一方、放電回路１２６は、ＶＰＰの電荷を放電シーケンスに従って放電する。

　電源選択回路１４０により、電圧ＶＤＤ＿ＰＥＲＩまたはＶＰＰのうち高い方の電源電圧が選択される。その選択された電源電圧を利用して電圧検知回路１２２や放電命令保持回路１２８回路や放電回路１２６には、正常な範囲内で動作電源電圧が供給される。これにより、ＶＣＣまたは電圧ＶＤＤ＿ＰＥＲＩの電圧降下が発生しても、ＶＰＰの電荷が残っている限り放電回路１２６において放電シーケンスに従ってＶＰＰの電荷が放電される。

　ここでは、電圧ＶＤＤ＿ＤＩＳとして、電圧ＶＤＤ＿ＰＥＲＩとＶＰＰのどちらか電圧の高い電源電圧が選択されるという構成が示されたが、ＶＣＣとＶＰＰのどちらか電圧の高い電源電圧が選択される構成としても良い。

　なお、信号ＶＬＡＴはシステム（たとえば、ＣＰＵ４）へも送信され、システムはフラッシュメモリ２Ａが放電シーケンスに従い放電動作が開始されたことを認知し、中断されたプログラムの処理を行う。放電命令保持回路１２８にリセット信号（Ｈレベル）が入力されることで、信号ＶＬＡＴはＬレベルに切り替わり、放電動作は終了する。

　実施の形態１の構成をとることにより、電源遮断あるいは瞬間停電があった場合にもフラッシュメモリの記憶データの破壊やデバイスの物理的破壊を回避できることをさらに具体的に説明する。

　図１３は、実施の形態１において昇圧動作が行なわれず、ＶＣＣが一定の状態の各出力信号の波形を示す図である。

　図１３には、上から順に、図３のＶＣＣ、電圧ＶＤＤ＿ＰＥＲＩ、電圧ＶＤＤ＿ＤＩＳ、基準電圧ＶＲＥＦ、信号ＶＤＥＴ、信号ＲＳＴ、信号ＶＬＡＴ、ＶＰＰが示される。

　各波形のグラフの縦軸には、上から順にＶＰＰ、ＶＣＣ、ＶＤＤの電圧値がそれぞれＶＰＰ１、ＶＣＣ１、ＶＤＤ１として示されている。横軸には、時間が示されている。

　また、以下では、ＶＤＣ回路１２０の出力端とスイッチ１４１とを接続する場合について説明するが、ＶＤＤ外部入力端子１２１とスイッチ１４１とを接続する場合でも同様であるため、説明は繰り返さない。また、システム（たとえば、ＣＰＵ４）によって放電動作が終了する場合ではないため、システム（たとえば、ＣＰＵ４）からの信号ＲＳＴはＬレベルに設定する。

　この状態は、たとえばフラッシュメモリへの書き込みあるいは消去動作が行なわれていない状態が当てはまる。この状態では、ＶＣＣは遮断あるいは瞬間停電をしていないので、一定の電圧値ＶＣＣ１となる。

　電圧ＶＤＤ＿ＰＥＲＩは、ＶＣＣを動作電源電圧として、ＶＤＣ回路１２０により出力される。電圧ＶＤＤ＿ＰＥＲＩの電圧値はＶＤＤ１となる。

　電圧ＶＤＤ＿ＤＩＳは、電源選択回路１４０によりＶＰＰと電圧ＶＤＤ＿ＰＥＲＩとのいずれか高い方の電源電圧が選択される。ここでは、昇圧動作が行われていないので、電源選択回路１４０により、電圧ＶＤＤ＿ＤＩＳの電圧値はＶＤＤ１と同じになる。

　ＶＲＥＦ発生回路１１８の動作電源電圧は、電源選択回路１５０によりＶＣＣとＶＰＰとのいずれか高い方の電源電圧が選択される。従って、昇圧動作が行われていないので、ＶＣＣを動作電源電圧として、ＶＲＥＦ発生回路１１８は一定の基準電圧ＶＲＥＦを供給する。このときの基準電圧ＶＲＥＦの電圧値はＶＤＤ１となる。

　電圧検知回路１２２においては、電圧ＶＤＤ＿ＰＥＲＩとＶＣＣとが入力され、その動作電源電圧は電圧ＶＤＤ＿ＤＩＳを用いる。電圧ＶＤＤ＿ＰＥＲＩとＶＣＣが基準電圧ＶＲＥＦよりも高電圧のため信号ＶＤＥＴはＨレベルとなる。その電圧値はＶＤＤ１となる。

　放電命令保持回路１２８においては、システム（たとえば、ＣＰＵ４）からＬレベルの信号ＲＳＴが入力され、電圧検知回路１２２からＨレベルの信号ＶＤＥＴが入力され、さらに、電圧ＶＤＤ＿ＤＩＳが動作電源電圧として入力される。昇圧動作がないので、この放電命令保持回路１２８からの信号ＶＬＡＴはＬレベルとなる。

　昇圧回路１１６の出力であるＶＰＰは、昇圧動作が停止しているため、ＶＰＰの電圧値は電圧ＶＤＤ＿ＰＥＲＩになる。この電圧ＶＤＤ＿ＰＥＲＩの電圧値はＶＤＤ１となる。

　図１４は、実施の形態１において昇圧動作中にＶＣＣが遮断された状態の各出力信号の波形を示す図である。

　図３、図１４を参照して、縦軸や横軸や目盛や信号ＲＳＴの設定やスイッチ１４１の接続関係は図１３と同一なので説明は繰り返さない。この状態は、たとえばユーザがある瞬間に電源コードを抜いてしまった状態が当てはまる。

　ＶＣＣは、時刻ｔ０において遮断され、ＶＣＣの電圧値は徐々に減少する。時刻ｔ１において、電圧検知回路１２２のＶＣＣ電圧降下検知レベルよりＶＣＣが下回る場合に、電圧検知回路１２２は、ＶＣＣの電圧降下を検知する。

　電圧ＶＤＤ＿ＰＥＲＩは、時刻ｔ１まで、ＶＣＣを動作電源電圧として、ＶＤＣ回路１２０から出力される。その電圧値はＶＤＤ１となる。時刻ｔ１以後は、ＶＣＣの電圧降下と同様に、電圧ＶＤＤ＿ＰＥＲＩも電圧降下する。

　電圧ＶＤＤ＿ＤＩＳは、電源選択回路１４０によりＶＰＰと電圧ＶＤＤ＿ＰＥＲＩとのいずれか高い方の電源電圧が選択される。従って、時刻ｔ１までは、電圧ＶＤＤ＿ＤＩＳはＶＰＰ１をとり、以後、放電動作によるＶＰＰの電圧降下に追随して電圧降下する。

　ＶＲＥＦ発生回路１１８の動作電源電圧は、電源選択回路１５０によりＶＣＣとＶＰＰとのいずれか高い方の電源電圧が選択される。従って、時刻ｔ２（放電動作によるＶＰＰの電圧降下が電圧値ＶＤＤ１の基準電圧ＶＲＥＦになる）まで、一定の基準電圧ＶＲＥＦを供給し続ける。その後、ＶＰＰの電圧降下とともに、基準電圧ＶＲＥＦも電圧降下する。

　電圧検知回路１２２においては、電圧ＶＤＤ＿ＰＥＲＩとＶＣＣとが入力され、その動作電源電圧は電圧ＶＤＤ＿ＤＩＳを用いる。時刻ｔ１まで信号ＶＤＥＴはＨレベルとなる。時刻ｔ１以降、ＶＣＣはＶＣＣ電圧降下検知レベルを下回るため、これを検知して信号ＶＤＥＴはＨレベルからＬレベルへ切り替わる。

　放電命令保持回路１２８においては、システム（たとえばＣＰＵ４）からＬレベルの信号ＲＳＴが入力され、電圧検知回路１２２からＨレベルの信号ＶＤＥＴが入力され、さらに、電圧ＶＤＤ＿ＤＩＳが動作電源電圧として入力される。時刻ｔ１において、信号ＶＤＥＴがＨレベルからＬレベルに切り替わるのを受けて、放電命令保持回路１２８からの信号ＶＬＡＴもＬレベルからＨレベルに切り替わる。そして、時刻ｔ１以後、電圧ＶＤＤ＿ＤＩＳの電圧降下とともに信号ＶＬＡＴも電圧降下する。

　信号ＶＬＡＴはシステム（たとえば、ＣＰＵ４）や放電回路１２６や昇圧制御回路１３０へ入力される。これにより、昇圧制御回路１３０からＬレベルの出力信号が昇圧回路１１６へ入力されるため、昇圧回路１１６の昇圧動作は停止する。一方、放電回路１２６は、ＶＰＰの電荷を放電シーケンスに従って放電する。

　図１５は、実施の形態１において昇圧動作中にＶＣＣが瞬間停電（瞬停）された状態の各出力信号の波形を示す図である。

　図３、図１５を参照して、縦軸や横軸や目盛や信号ＲＳＴの設定やスイッチ１４１の接続関係は図１３と同一なので説明は繰り返さない。この状態は、たとえばシステム（たとえば、ＣＰＵ４）あるいは雷等の自然災害等で瞬間的に電源電圧が供給されず、その後復旧した状態が当てはまる。

　時刻ｔ３～ｔ８の間は、ＶＣＣの瞬間停電した時間として示されている。具体的には、時刻ｔ３において、ＶＣＣの電圧降下が開始される。時刻ｔ４において、ＶＣＣがＶＣＣ電圧降下検知レベルを下回り、時刻ｔ５までＶＣＣは電圧降下し続ける。時刻ｔ５において、ＶＣＣの電圧降下は停止する。時刻ｔ５以後、ＶＣＣの電圧は再度上昇し、時刻ｔ６において、ＶＣＣがＶＣＣ電圧降下検知レベルを上回る。時刻ｔ８以後において、ＶＣＣは時刻ｔ３以前の電圧値に復帰する。

　電圧ＶＤＤ＿ＰＥＲＩは、時刻ｔ４までと時刻ｔ６以後とでは、ＶＣＣを動作電源電圧として、ＶＤＣ回路１２０から出力される。その電圧値は一定の電圧値ＶＤＤ１となる。時刻ｔ４～ｔ６の間までは、ＶＣＣの電圧変化に伴い、電圧ＶＤＤ＿ＰＥＲＩも類似した電圧変化を生じる。

　電圧ＶＤＤ＿ＤＩＳは、時刻ｔ４まで、電源選択回路１４０によりＶＰＰと電圧ＶＤＤ＿ＰＥＲＩとのいずれか高い方の電源電圧が選択される。従って、電圧ＶＤＤ＿ＤＩＳはＶＰＰ１をとり、時刻ｔ４～ｔ７の間までは、電圧ＶＤＤ＿ＤＩＳはＶＰＰの電圧降下とともに電圧降下し続ける。電圧ＶＤＤ＿ＤＩＳは時刻ｔ７以後、ＶＰＰと電圧ＶＤＤ＿ＰＥＲＩとのいずれか高い方の電源電圧が選択されるため、電圧ＶＤＤ＿ＰＥＲＩの一定の電圧値ＶＤＤ１となる。

　ＶＲＥＦ発生回路１１８の動作電源電圧が電源選択回路１５０によりＶＰＰとＶＣＣとのいずれか高い方の電源電圧が選択される。従って、ＶＲＥＦ発生回路１１８は電圧値ＶＤＤ１以上の動作電源電圧を受け、一定の基準電圧ＶＲＥＦを供給する。

　時刻ｔ４において、ＶＣＣがＶＣＣ電圧降下検知レベルを下回るため、電圧検知回路１２２はＶＣＣの電圧降下を検知し、信号ＶＤＥＴはＨレベルからＬレベルへと切り替わる。信号ＶＤＥＴとシステム（たとえば、ＣＰＵ４）からのＬレベルの信号ＲＳＴとが放電命令保持回路１２８へ入力され、信号ＶＬＡＴはＬレベルからＨレベルに切り替わる。信号ＶＬＡＴはシステム（たとえば、ＣＰＵ４）や放電回路１２６や昇圧制御回路１３０へ入力される。これにより、昇圧制御回路１３０からＬレベルの出力信号が昇圧回路１１６へ入力されるため、昇圧回路１１６の昇圧動作は停止し、昇圧回路１１６の昇圧動作は停止する。一方、放電回路１２６は、ＶＰＰの残留電荷を放電シーケンスに従って放電する。

　時刻ｔ４～ｔ７の間において、電源選択回路１４０によって高い方の電源電圧を使用するため放電命令保持回路１２８の動作電源電圧はＶＰＰとなる。そのためＶＰＰの電圧降下とともに信号ＶＬＡＴの電圧も電圧降下する。時刻ｔ７以後は、電圧ＶＤＤ＿ＰＥＲＩがＶＰＰより高電圧になるため、動作電源電圧が電圧ＶＤＤ＿ＰＥＲＩとなり一定の電圧値ＶＤＤ１をとる。

　図１６は、実施の形態１において昇圧動作中にＶＤＤが遮断された状態の各出力信号の波形を示す図である。図３、図１６を参照して、縦軸や横軸や目盛は図１３と同一なので説明は繰り返さない。ここで、ＶＤＤ外部入力端子１２１とスイッチ１４１とを接続するとして説明するが、ＶＤＣ回路１２０の出力端とスイッチ１４１とを接続する場合でも同様であるため、説明は繰り返さない。

　この状態は、たとえばＶＤＤがＶＤＤ外部入力端子１２１から供給されるときに、このＶＤＤ外部入力端子１２１が電源遮断される場合が考えられる。

　ＶＣＣは、ＶＤＤの電源遮断による影響を受けないので、一定の電圧となる（電圧値ＶＣＣ１）。

　ＶＤＤ外部入力端子１２１から供給されるＶＤＤが、時刻ｔ１０において遮断され、ＶＤＤの電圧値は徐々に減少する。したがって、スイッチ１４１で接続されている電圧ＶＤＤ＿ＰＥＲＩも同様に時刻ｔ１０において電圧降下が開始され、時刻ｔ１１においてＶＤＤ電圧降下検知レベル下回り、時刻ｔ１２において接地電位となる。

　電圧ＶＤＤ＿ＤＩＳは、電源選択回路１４０によりＶＰＰと電圧ＶＤＤ＿ＰＥＲＩとのいずれか高い方の電源電圧が選択される。従って、時刻ｔ１１までは、電源選択回路１４０によりＶＰＰが選択され、放電動作によりＶＰＰの電圧降下と同様に、電圧ＶＤＤ＿ＤＩＳも電圧降下する。

　ＶＲＥＦ発生回路１１８において、電源選択回路１５０によりＶＣＣとＶＰＰとのいずれか高い方の電源電圧が動作電源電圧として選択される。従って、ＶＲＥＦ発生回路１１８は電圧値ＶＤＤ１以上の動作電源電圧が供給され、一定の基準電圧ＶＲＥＦを供給する。

　電圧検知回路１２２においては、電圧ＶＤＤ＿ＰＥＲＩとＶＣＣとが入力され、その動作電源電圧は電圧ＶＤＤ＿ＤＩＳを用いる。時刻ｔ１１まで信号ＶＤＥＴはＨレベルとなる。時刻ｔ１１以後、ＶＤＤはＶＤＤ電圧降下検知レベルを下回るため、これを検知して信号ＶＤＥＴはＨレベルからＬレベルへ切り替わる。

　放電命令保持回路１２８においては、システム（たとえばＣＰＵ４）からＬレベルの信号ＲＳＴが入力され、電圧検知回路１２２からＨレベルの信号ＶＤＥＴが入力され、さらに、電圧ＶＤＤ＿ＤＩＳが動作電源電圧として入力される。時刻ｔ１１において、信号ＶＤＥＴがＨレベルからＬレベルへ切り替わるのを受けて、放電命令保持回路１２８からの信号ＶＬＡＴもＬレベルからＨレベルに切り替わる。そして、時刻ｔ１１以後、電圧ＶＤＤ＿ＤＩＳの電圧降下とともに信号ＶＬＡＴも電圧降下する。

　信号ＶＬＡＴは、システム（たとえば、ＣＰＵ４）や放電回路１２６や昇圧制御回路１３０へ入力される。これにより、昇圧制御回路１３０からＬレベルの出力信号が昇圧回路１１６へ入力されるため、昇圧回路１１６の昇圧動作は停止する。一方、放電回路１２６は、ＶＰＰの残留電荷を放電シーケンスに従って放電する。

　図１７は、実施の形態１において昇圧動作中にＶＤＤが瞬間停電（瞬停）された状態の各出力信号の波形を示す図である。図３、図１７を参照して、縦軸や横軸や目盛や信号ＲＳＴの設定やスイッチ１４１の接続関係は図１６と同一なので説明は繰り返さない。

　たとえばＶＤＤがＶＤＤ外部入力端子１２１から供給されるときに、このＶＤＤ外部入力端子１２１が瞬間停電される場合が考えられる。

　ＶＣＣは、ＶＤＤの瞬間停電による影響を受けないので、一定の電圧となる。
　時刻ｔ１３～ｔ１８の間は、ＶＤＤの瞬間停電した時間として示されている。ここで、電圧ＶＤＤ＿ＰＥＲＩは外部入力端子１２１からＶＤＤが供給されるため、ＶＤＤの電圧変化と電圧ＶＤＤ＿ＰＥＲＩの電圧変化はほぼ等しくなる。従ってその波形もほぼ等しくなる。具体的には、時刻ｔ１３において、電圧ＶＤＤ＿ＰＥＲＩの電圧降下が開始される。時刻ｔ１４において、電圧ＶＤＤ＿ＰＥＲＩがＶＤＤ電圧降下検知レベルを下回り、時刻ｔ１５まで電圧降下し続ける。時刻ｔ１５において、電圧ＶＤＤ＿ＰＥＲＩの電圧降下は停止する。時刻ｔ１５以後、電圧ＶＤＤ＿ＰＥＲＩの電圧は再度上昇し、時刻ｔ１６において、電圧ＶＤＤ＿ＰＥＲＩがＶＤＤ電圧降下検知レベルを上回る。時刻ｔ１８以後において、電圧ＶＤＤ＿ＰＥＲＩは時刻ｔ１３以前の電圧値に復帰する。

　電圧ＶＤＤ＿ＤＩＳは時刻ｔ４まで、電源選択回路１４０により、ＶＰＰと電圧ＶＤＤ＿ＰＥＲＩとのいずれか高い方の電源電圧が動作電源電圧として選択されるため、ＶＰＰの一定の電圧値ＶＰＰ１となる。

　電圧ＶＤＤ＿ＤＩＳは時刻ｔ１４～ｔ１７の間まで、ＶＰＰの電圧降下とともに電圧降下し続ける。電圧ＶＤＤ＿ＤＩＳは時刻ｔ１７以後、わずかな電圧の上昇し、時刻ｔ１８以降は一定の電圧値ＶＤＤ１となる。その理由は、電源選択回路１４０によりＶＰＰと電圧ＶＤＤ＿ＰＥＲＩとのいずれか高い方の電源電圧が選択されるためである。具体的には、時刻ｔ１７までは（ＶＰＰの電圧値）＞（電圧ＶＤＤ＿ＰＥＲＩの電圧値）となり、時刻ｔ１７以後は（電圧ＶＤＤ＿ＰＥＲＩの電圧値）＞（ＶＰＰの電圧値）となる。

　ＶＲＥＦ発生回路１１８の動作電源電圧が電源選択回路１５０によりＶＰＰとＶＣＣとのいずれか高い方の電源電圧が選択されるため、動作電源電圧が基準電圧ＶＲＥＦよりも高いので、基準電圧ＶＲＥＦは一定の電圧値ＶＤＤ１となる。

　時刻ｔ１４において、電圧ＶＤＤ＿ＰＥＲＩがＶＤＤ電圧降下検知レベルを下回るため、電圧検知回路１２２は電圧ＶＤＤ＿ＰＥＲＩの電圧降下を検知し、信号ＶＤＥＴはＨレベルからＬレベルへと切り替わる。信号ＶＤＥＴとシステム（たとえば、ＣＰＵ４）からのＬレベルの信号とが放電命令保持回路１２８へ入力され、信号ＶＬＡＴはＬレベルからＨレベルに切り替わる。信号ＶＬＡＴはシステム（たとえば、ＣＰＵ４）や放電回路１２６や昇圧制御回路１３０へ入力される。これにより、昇圧制御回路１３０からＬレベルの出力信号が昇圧回路１１６へ入力されるため、昇圧回路１１６の昇圧動作は停止し、昇圧回路１１６の昇圧動作は停止する。一方、放電回路１２６は、ＶＰＰの残留電荷を放電シーケンスに従って放電する。

　時刻ｔ１４～ｔ１７の間において、電源選択回路１４０によって高い方の電源電圧を使用するため放電命令保持回路１２８の動作電源電圧はＶＰＰとなる。そのためＶＰＰの電圧降下とともに信号ＶＬＡＴの電圧も電圧降下する。時刻ｔ１７以後は、電圧ＶＤＤ＿ＰＥＲＩがＶＰＰより高電圧になるため、動作電源電圧が電圧ＶＤＤ＿ＰＥＲＩとなり一定の電圧値ＶＤＤ１をとる。

　以上図１３から図１７を用いて説明をしたように、ＶＣＣあるいはＶＤＤが電源遮断や瞬間停電により、フラッシュメモリ２Ａ内の回路制御が不能になった場合でも放電動作に関係する回路はＶＰＰから動作電源電圧の供給を受けて、正常に昇圧電荷の放電を行う。これにより、記憶データの破壊およびデバイスの物理的破壊を回避することができる。また、放電動作を制御するためのコンデンサも不要となる。なお、フラッシュメモリ以外の不揮発性メモリにおいても、同様な構成をとることにより、記憶データの破壊およびデバイスの物理的破壊を回避することができる。

　なお、ＶＰＰの電荷の放電が充分に進むとＶＰＰが低電圧になり、放電動作に関係する回路の制御が不能となる。しかし、このときのＶＰＰの電圧は充分に低いため、記憶データの破壊およびデバイスの物理的破壊するおそれはない。

　［実施の形態２］
　実施の形態２では、実施の形態１のフラッシュメモリ２Ａとの比較のためにフラッシュメモリ２Ｂについて説明する。

　ここで、放電動作関係回路Ｃ２は、放電動作関係回路Ｃ１に加えて、放電用ＶＤＣ回路２２０Ｂを含む。この放電用ＶＤＣ回路２２０Ｂは、放電回路１２６と、電圧検知回路１２２と、放電命令保持回路１２８とに動作電源電圧を供給する。

　図１８は、実施の形態２のフラッシュメモリ２Ｂを説明するためのブロック図である。
　図１８を参照して、フラッシュメモリ２Ｂは、図２で示したフラッシュメモリ２の構成に加えて、電源選択回路１５０と、ＶＲＥＦ発生回路１１８の代わりにＶＲＥＦ発生回路２１８と、ＶＤＣ回路１２０の代わりに周辺用ＶＤＣ回路２２０Ａと放電用ＶＤＣ回路２２０Ｂとを含む。以下、フラッシュメモリ２Ｂの各回路の構成について説明する。

　図１９は、図１８におけるＶＲＥＦ発生回路２１８の構成例を示した回路図である。図１９を参照して、ＶＲＥＦ発生回路２１８は、基準電圧ＶＲＥＦをゲートに受けソースが電源選択回路１５０により電源が供給されるノードに接続されるＰＭＯＳトランジスタ１１と、基準電圧ＶＲＥＦをゲートおよびドレインに受けソースが電源選択回路１５０により電源が供給されるノードに接続されるＰＭＯＳトランジスタ１２と、ＰＭＯＳトランジスタ１１のドレインがゲートおよびドレインに接続され、ソースが接地ノードと接続されるＮＭＯＳトランジスタ１３と、ＰＭＯＳトランジスタ１１のドレインがゲートに接続されソースが抵抗１７と接続されるＮＭＯＳトランジスタ１４と、ＮＭＯＳトランジスタ１４のソースと接地ノードとの間に接続される抵抗１７とを含む。

　電源選択回路１５０は、ＶＣＣがアノードに結合されたダイオードＤ１とＶＰＰがアノードに結合されたダイオードＤ２とを含み、ダイオードＤ１とダイオードＤ２のカソードはともにＰＭＯＳトランジスタ１１とＰＭＯＳトランジスタ１２とのソースへ接続される。この電源選択回路１５０に含まれるダイオードは、整流機能を有する素子に置き換えられることもできる。たとえば、ダイオード接続されたトランジスタなどで実現できる。

　さらに、ＶＲＥＦ発生回路２１８は、この基準電圧ＶＲＥＦと差動アンプ８２の出力を受ける差動アンプ８２と、差動アンプ８２の出力電圧を電圧分配する電圧分配部８３とを含む。

　電圧分配部８３は、差動アンプ３６の出力電圧と接地ノードとの間に直列に連結された抵抗８３Ａと抵抗８３Ｂを含み、これら抵抗の比により分配された基準電圧ＶＲＥＦ－αを出力する。なお、電圧分配部８３の抵抗の比は、ユーザの選択に応じて変更して設計することができる。

　ここで、基準電圧ＶＲＥＦ－αは、基準電圧ＶＲＥＦより小さく、かつ、放電回路１２６や放電命令保持回路や１２８や電圧検知回路１２２の正常に動作できる電源電圧より高い電圧である。

　ＶＲＥＦ発生回路２１８は、供給電源電圧がある程度の電位を保てば電圧依存性を受けずに、２種類の一定の電圧を出力する回路である。具体的には、基準電圧ＶＲＥＦと基準電圧ＶＲＥＦ－αである。この基準電圧ＶＲＥＦは、放電動作に関係する電圧ディテクタ１２４や電圧検知回路１２２に入力される。それに加えて、周辺用ＶＤＣ回路２２０Ａや放電用ＶＤＣ回路２２０Ｂにも入力される。一方、基準電圧ＶＲＥＦ－αは、放電用ＶＤＣ回路２２０Ｂに入力される。

　図２０は、図１８における放電用ＶＤＣ回路２２０Ｂの構成例を示した回路図である。図２０を参照して、放電用ＶＤＣ回路２２０Ｂは、ＶＤＣ回路２２０Ｂ１と、ＶＤＣ回路２２０Ｂ２とを含む。ＶＤＣ回路２２０Ｂ１とＶＤＣ回路２２０Ｂ２とは並列接続され電圧ＶＤＤ＿ＤＩＳが出力される。

　ＶＤＣ回路２２０Ｂ１は、電圧ＶＤＤ＿ＤＩＳの基準となる基準電圧ＶＲＥＦと電圧ＶＤＤ＿ＤＩＳを受けて比較する差動アンプ８６と、差動アンプ８６の出力をゲートに受け、ＶＣＣを受ける電源ノードと電圧ＶＤＤ＿ＤＩＳを出力する出力ノードとの間に接続されるＰＭＯＳトランジスタ８８とを含む。

　ＶＤＣ回路２２０Ｂ２は、電圧ＶＤＤ＿ＤＩＳの基準となる基準電圧ＶＲＥＦ－αと電圧ＶＤＤ＿ＤＩＳを受けて比較する差動アンプ８７と、差動アンプ８７の出力をゲートに受け、ＶＰＰを受ける電源ノードと電圧ＶＤＤ＿ＤＩＳを出力する出力ノードとの間に接続されるＰＭＯＳトランジスタ８９とを含む。

　なお、周辺用ＶＤＣ回路２２０Ａは、図２のＶＤＣ回路１２０と同一の構成を持つため、説明は繰り返さない。

　再度図１８を参照して、ＶＲＥＦ発生回路２１８の動作電源電圧は、電源選択回路１５０により、ＶＣＣまたはＶＰＰのうち高い方の電源電圧が選択され、その電源電圧を利用してＶＲＥＦ発生回路２１８により基準電圧ＶＲＥＦと基準電圧ＶＲＥＦ－αとを発生する。これにより、ＶＣＣの電圧降下が発生しても、ＶＰＰの電荷が残っている限り、基準電圧ＶＲＥＦと基準電圧ＶＲＥＦ－αとが正常に供給される。

　しかし、ＶＣＣまたは電圧ＶＤＤ＿ＰＥＲＩが電圧降下した場合でも、放電用ＶＤＣ回路２２０Ｂにより、放電動作により電圧降下しているＶＰＰが基準電圧ＶＲＥＦ－αより高電圧であるならば電圧ＶＤＤ＿ＤＩＳの電圧値は基準電圧ＶＲＥＦ－αを出力でき、放電動作に関係する回路に動作電源電圧を供給することができる。

　電圧検知回路１２２がＶＣＣまたは電圧ＶＤＤ＿ＰＥＲＩの電圧降下が検知されると、放電命令保持回路１２８により放電命令（信号ＶＤＥＴ）がラッチされ、昇圧回路１１６が停止する。一方、放電回路１２６は、ＶＰＰの電荷を放電シーケンスに従って放電する。

　電圧検知回路１２２や放電命令保持回路１２８の動作電源電圧は、電圧ＶＤＤ＿ＤＩＳから供給される。このため、（ＶＰＰの電圧値）＞（基準電圧ＶＲＥＦ－αの電圧値）のときには、放電シーケンス制御回路は正常に動作される。

　なお、信号ＶＬＡＴはシステム（たとえば、ＣＰＵ４）へも送信され、システムはフラッシュメモリ２Ｂが放電動作に入ったことを認知し、中断されたプログラムの処理を行う。放電命令保持回路１２８にリセット信号（Ｈレベル）を送ることで、信号ＶＬＡＴはＬレベルに切り替わり、放電動作は終了する。

　実施の形態２の構成をとることにより、電源遮断あるいは瞬間停電があった場合にもフラッシュメモリの記憶データやデバイスの物理的破壊を回避できることをさらに具体的に説明する。

　図２１は、実施の形態２において昇圧動作が行なわれず、ＶＣＣが一定の状態の各出力信号の波形を示す図である。

　この状態は、たとえばフラッシュメモリへの書き込みあるいは消去動作が行なわれていない状態が当てはまる。

　図２１を参照して、上から順に、図１８のＶＣＣ、電圧ＶＤＤ＿ＰＥＲＩ、電圧ＶＤＤ＿ＤＩＳ、基準電圧ＶＲＥＦ、信号ＶＤＥＴ、信号ＲＳＴ、信号ＶＬＡＴ、ＶＰＰが示されている。

　また、周辺用ＶＤＣ回路２２０Ａの出力端とスイッチ１４１とを接続する場合について説明するが、ＶＤＤ外部入力端子１２１とスイッチ１４１とを接続する場合でも同様であるため、説明は繰り返さない。また、横軸や目盛や信号ＲＳＴの設定は図１３と同一なので説明は繰り返さない。

　ＶＣＣは遮断あるいは瞬間停電をしていないので、一定の電圧値ＶＣＣ１となる。
　電圧ＶＤＤ＿ＰＥＲＩは、ＶＣＣを動作電源電圧として、周辺用ＶＤＣ回路２２０Ａにより出力される。その電圧値はＶＤＤ１となる。なお、前述したように周辺用ＶＤＣ回路２２０ＡとＶＤＣ回路１２０の回路構成は同一である。

　電圧ＶＤＤ＿ＤＩＳは、放電用ＶＤＣ回路２２０Ｂにより出力される。特に昇圧動作が行われていないので、ＶＤＣ回路２２０Ｂ１により電圧ＶＤＤ＿ＤＩＳの電圧値は基準電圧ＶＲＥＦの電圧値（＝ＶＤＤ１）と同じになる。

　ＶＲＥＦ発生回路２１８の動作電源電圧は、電源選択回路１５０によりＶＣＣとＶＰＰとのいずれか高い方の電源電圧が選択される。ここでは、昇圧動作が行われていないので、ＶＣＣを動作電源電圧として、ＶＲＥＦ発生回路１１８は一定の基準電圧ＶＲＥＦを供給する。このときの基準電圧ＶＲＥＦの電圧値はＶＤＤ１となる。

　放電命令保持回路１２８においては、システム（たとえば、ＣＰＵ４）からのＬレベルの信号ＲＳＴが入力され、電圧検知回路１２２からＨレベルの信号ＶＤＥＴが入力され、電圧ＶＤＤ＿ＤＩＳが動作電源電圧として入力される。昇圧動作がないので、この放電命令保持回路１２８からの信号ＶＬＡＴはＬレベルとなる。

　図２２は、実施の形態２において昇圧動作中にＶＣＣが遮断された状態の各出力信号の波形を示す図である。

　図１８、図２２を参照して、縦軸や横軸や目盛や信号ＲＳＴの設定やスイッチ１４１の接続関係は図２１と同一なので説明は繰り返さない。

　この状態は、たとえばユーザがある瞬間に電源コードを抜いてしまった状態が当てはまる。

　ＶＣＣは、時刻ｔ２０において遮断され、ＶＣＣの電圧値であるＶＣＣ１は徐々に減少する。時刻ｔ２１において、電圧検知回路１２２のＶＣＣ電圧降下検知レベルよりＶＣＣが下回るときに、電圧検知回路１２２は、ＶＣＣの電圧降下を検知する。

　電圧ＶＤＤ＿ＰＥＲＩは、時刻ｔ２１まで、ＶＣＣを動作電源電圧として、周辺用ＶＤＣ回路２２０Ａから出力される。その電圧値はＶＤＤ１となる。時刻ｔ２１以後は、ＶＣＣの電圧降下と同様に、電圧ＶＤＤ＿ＰＥＲＩも電圧降下する。電圧ＶＤＤ＿ＰＥＲＩの電圧値はＶＤＤ１から接地電位に降下する。

　電圧ＶＤＤ＿ＤＩＳは、時刻ｔ２１までは、図２０のＶＤＣ回路２２０Ｂ１から基準電圧ＶＲＥＦと同一の電圧をとる。時刻ｔ２１以後には、電圧ＶＤＤ＿ＤＩＳは、図２０のＶＤＣ回路２２０Ｂ２からＶＰＰにより基準電圧ＶＲＥＦ－αと同一の電圧をとる。

　しかし、ＶＰＰが放電動作により残留電荷が減少し、基準電圧ＶＲＥＦ－α以下になると、図２０のＶＤＣ回路２２０Ｂ２からの出力信号も徐々に減少することになる。

　また、ＶＲＥＦ発生回路２１８の動作電源電圧は、電源選択回路１５０によりＶＣＣとＶＰＰとのいずれか高い方の電源電圧が選択される。従って、放電動作によるＶＰＰの電圧降下がＶＣＣレベルになるまで、一定の電圧の基準電圧ＶＲＥＦが供給される。その後、ＶＰＰの電圧値が基準電圧ＶＲＥＦ以下になると、基準電圧ＶＲＥＦは一定の電圧を供給できなくなり、電圧降下する。

　電圧検知回路１２２においては、電圧ＶＤＤ＿ＰＥＲＩとＶＣＣとが入力され、その動作電源電圧は電圧ＶＤＤ＿ＤＩＳを用いる。時刻ｔ２１までＶＣＣがＶＣＣ電圧降下検知レベルを越えているため、信号ＶＤＥＴはＨレベルとなる。時刻ｔ２１以後、ＶＣＣはＶＣＣ電圧降下検知レベルを下回るため、これを検知して信号ＶＤＥＴはＨレベルからＬレベルへ切り替わる。

　放電命令保持回路１２８においては、システム（たとえばＣＰＵ４）からＬレベルの信号ＲＳＴが入力され、電圧検知回路１２２からＨレベルの信号ＶＤＥＴが入力され、さらに、電圧ＶＤＤ＿ＤＩＳが動作電源電圧として入力される。時刻ｔ２１において、信号ＶＤＥＴがＨレベルからＬレベルへ切り替わるのを受けて、放電命令保持回路１２８からの信号ＶＬＡＴもＬレベルからＨレベルに切り替わる。そして、時刻ｔ２１以後、電圧ＶＤＤ＿ＤＩＳの電圧変化とともに信号ＶＬＡＴも電圧降下する。

　信号ＶＬＡＴはシステム（たとえば、ＣＰＵ４）や放電回路１２６や昇圧制御回路１３０へ入力される。これにより、昇圧制御回路１３０からＬレベルの出力信号が昇圧回路１１６へ入力されるため、昇圧回路１１６の昇圧動作は停止する。一方、放電回路１２６は、ＶＰＰの残留電荷を放電シーケンスに従って放電する。

　図２３は、実施の形態２において昇圧動作中にＶＣＣが瞬間停電（瞬停）された状態の各出力信号の波形を示す図である。

　図１８、図２３を参照して、縦軸や横軸や目盛や信号ＲＳＴの設定やスイッチ１４１の接続関係は図２１と同一なので説明は繰り返さない。

　この状態は、たとえばシステム（たとえば、ＣＰＵ４）あるいは雷等の自然災害等で瞬間的に電源電圧が供給されず、その後復旧した状態が当てはまる。

　時刻ｔ２３～ｔ２７の間は、ＶＣＣの瞬間停電した時間として示されている。具体的には、時刻ｔ２３において、ＶＣＣの電圧降下が開始される。時刻ｔ２４において、ＶＣＣがＶＣＣ電圧降下検知レベルを下回り、時刻ｔ２５までＶＣＣは電圧降下し続ける。時刻ｔ２５において、ＶＣＣの電圧降下は停止する。時刻ｔ２５以後、ＶＣＣの電圧は再度上昇し、時刻ｔ２６において、ＶＣＣがＶＣＣ電圧降下検知レベルを上回る。時刻ｔ２７以後において、ＶＣＣは時刻ｔ２３以前の電圧値に復帰する。

　電圧ＶＤＤ＿ＰＥＲＩは、時刻ｔ２４までと時刻ｔ２６以後とでは、ＶＣＣを動作電源電圧として、放電用ＶＤＣ回路２２０Ａから出力される。その電圧値は一定の電圧値ＶＤＤ１となる。時刻ｔ２４～ｔ２６の間までは、ＶＣＣの電圧変化に伴い、電圧ＶＤＤ＿ＰＥＲＩも同様な電圧変化を生じる。

　電圧ＶＤＤ＿ＤＩＳは、放電用ＶＤＣ回路２２０Ｂによって出力される。具体的には、時刻ｔ２４まではＶＣＣに瞬間停電がないため、電圧ＶＤＤ＿ＤＩＳは図２０のＶＤＣ回路２２０Ｂ１からの出力となる。その値は基準電圧ＶＲＥＦの電圧値と同一となる。時刻ｔ２４～ｔ２６の間までは、ＶＣＣはＶＣＣ電圧降下検知レベルを下回るため、電圧ＶＤＤ＿ＤＩＳは、図２０のＶＤＣ回路２２０Ｂ２からの出力となる。その値は基準電圧ＶＲＥＦ－αとなる。時刻ｔ２６以後、再度電圧ＶＤＤ＿ＤＩＳは図２０のＶＤＣ回路２２０Ｂ１からの出力となる。その値は基準電圧ＶＲＥＦの電圧値と同一となる。

　基準電圧ＶＲＥＦは、時刻ｔ２４～ｔ２６の間においても一定の電圧値となる。ＶＲＥＦ発生回路２１８の動作電源電圧は、電源選択回路１５０によりＶＰＰとＶＣＣとのいずれか高い方の電源電圧が選択される。基準電圧ＶＲＥＦの電圧値を下回ることがないので、基準電圧ＶＲＥＦは一定の電圧となる。その電圧値はＶＤＤ１となる。

　時刻ｔ２４において、ＶＣＣがＶＣＣ電圧降下検知レベルを下回るため、電圧検知回路１２２は、ＶＣＣの電圧降下を検知し、信号ＶＤＥＴはＨレベルからＬレベルへと切り替わる。

　信号ＶＤＥＴとシステム（たとえば、ＣＰＵ４）からのＬレベルの信号ＲＳＴとが放電命令保持回路１２８へ入力され、信号ＶＬＡＴはＬレベルからＨレベルに切り替わる。信号ＶＬＡＴはシステム（たとえば、ＣＰＵ４）や放電回路１２６や昇圧制御回路１３０へ入力される。これにより、昇圧制御回路１３０からＬレベルの出力信号が昇圧回路１１６へ入力されるため、昇圧回路１１６の昇圧動作は停止する。一方、放電回路１２６は、ＶＰＰの残留電荷を放電シーケンスに従って放電する。

　図２４は、実施の形態２において昇圧動作中にＶＤＤが遮断された状態の各出力信号の波形を示す図である。図１８、図２４を参照して、縦軸や横軸や目盛は図２１と同一なので説明は繰り返さない。ここで、ＶＤＤ外部入力端子１２１とスイッチ１４１とを接続するとして説明をするが、周辺用ＶＤＣ回路２２０Ａの出力端とスイッチ１４１とを接続する場合でも同様であるため、説明は繰り返さない。

　ＶＤＤ外部入力端子１２１から供給されるＶＤＤが、時刻ｔ３０において遮断され、ＶＤＤの電圧値は徐々に減少する。電圧ＶＤＤ＿ＰＥＲＩは、周辺用ＶＤＣ回路２２０Ａから出力された電圧ＶＤＤ＿ＰＥＲＩも同様に時刻ｔ３０において電圧降下が開始され、時刻ｔ３１においてＶＤＤ電圧降下検知レベル下回り、時刻ｔ３２において接地電位となる。

　電圧ＶＤＤ＿ＤＩＳは、ＶＣＣを動作電源電圧として放電用ＶＤＣ回路２２０Ｂから出力される。ＶＣＣは常に一定の電圧値ＶＣＣ１となるので電圧ＶＤＤ＿ＤＩＳも一定の電圧値ＶＤＤ１となる。

　ＶＲＥＦ発生回路２１８において、電源選択回路１５０によりＶＣＣとＶＰＰとのいずれか高い方の電源電圧が動作電源電圧として選択される。しかし、選択された電源電圧はＶＣＣ電圧降下検知レベルを下回ることはないので、基準電圧ＶＲＥＦは一定電圧となる。その電圧値はＶＤＤ１となる。

　電圧検知回路１２２においては、電圧ＶＤＤ＿ＰＥＲＩとＶＣＣとが入力され、その動作電源電圧は電圧ＶＤＤ＿ＤＩＳを用いる。時刻ｔ３１まで信号ＶＤＥＴはＨレベルとなる。時刻ｔ３１以後、ＶＤＤはＶＤＤ電圧降下検知レベルを下回るため、これを検知して信号ＶＤＥＴはＨレベルからＬレベルへ切り替わる。

　放電命令保持回路１２８においては、システム（たとえばＣＰＵ４）からＬレベルの信号ＲＳＴが入力され、電圧検知回路１２２からＨレベルの信号ＶＤＥＴが入力され、さらに電圧ＶＤＤ＿ＤＩＳが動作電源電圧として入力される。時刻ｔ３１において、信号ＶＤＥＴがＨレベルからＬレベルへ切り替わるのを受けて、放電命令保持回路１２８からの信号ＶＬＡＴもＬレベルからＨレベルに切り替わる。そして、時刻ｔ３１以後も、電圧ＶＤＤ＿ＤＩＳは一定電圧のため、信号ＶＬＡＴレベルも一定値となる。

　図２５は、実施の形態２において昇圧動作中にＶＤＤが瞬間停電（瞬停）された状態の各出力信号の波形を示す図である。

　図１８、図２５を参照して、縦軸や横軸や目盛や信号ＲＳＴの設定やスイッチ１４１の接続関係は図２４と同一なので説明は繰り返さない。

　ＶＣＣは、ＶＤＤの瞬間停電による影響を受けないので、一定の電圧となる。
　時刻ｔ３３～ｔ３７の間は、ＶＤＤの瞬間停電した時間として示されている。ここで、電圧ＶＤＤ＿ＰＥＲＩは外部入力端子１２１からＶＤＤが供給されるため、ＶＤＤの電圧変化と電圧ＶＤＤ＿ＰＥＲＩの電圧変化はほぼ等しくなるため、その波形もほぼ等しくなる。具体的には、時刻ｔ３３において、電圧ＶＤＤ＿ＰＥＲＩの電圧降下が開始される。時刻ｔ３４において、電圧ＶＤＤ＿ＰＥＲＩがＶＤＤ電圧降下検知レベルを下回り、時刻ｔ３５まで電圧降下し続ける。時刻ｔ３５において、電圧ＶＤＤ＿ＰＥＲＩの電圧降下は停止する。時刻ｔ３５以後、電圧ＶＤＤ＿ＰＥＲＩの電圧は再度上昇し、時刻ｔ３６において、電圧ＶＤＤ＿ＰＥＲＩがＶＤＤ電圧降下検知レベルを上回る。時刻ｔ３７以後において、電圧ＶＤＤ＿ＰＥＲＩは時刻ｔ３３以前の電圧値に復帰する。

　電圧ＶＤＤ＿ＤＩＳは、ＶＣＣを動作電源電圧として放電用ＶＤＣ回路２２０Ｂから出力される。ＶＣＣは一定の電圧値ＶＣＣ１となるので電圧ＶＤＤ＿ＤＩＳも一定の電圧値ＶＤＤ１となる。

　基準電圧ＶＲＥＦも同様に、ＶＣＣを動作電源電圧として、ＶＲＥＦ発生回路２１８から出力される。ＶＣＣは一定の電圧値ＶＣＣ１となるので基準電圧ＶＲＥＦも一定の電圧値ＶＤＤ１となる。

　電圧検知回路１２２においては、電圧ＶＤＤ＿ＰＥＲＩとＶＣＣとが入力され、その動作電源電圧は電圧ＶＤＤ＿ＤＩＳを用いる。時刻ｔ３４まで信号ＶＤＥＴはＨレベルとなる。時刻ｔ３４以後、ＶＤＤはＶＤＤ電圧降下検知レベルを下回るため、これを検知して信号ＶＤＥＴはＨレベルからＬレベルへ切り替わる。

　放電命令保持回路１２８においては、システム（たとえばＣＰＵ４）からＬレベルの信号ＲＳＴが入力され、電圧検知回路１２２からＨレベルの信号ＶＤＥＴが入力され、さらに電圧ＶＤＤ＿ＤＩＳが動作電源電圧として入力される。時刻ｔ３４において、信号ＶＤＥＴがＨレベルからＬレベルに切り替わるのを受けて、放電命令保持回路１２８からの信号ＶＬＡＴはＬレベルからＨレベルに切り替わる。そして、時刻ｔ３４以後も、電圧ＶＤＤ＿ＤＩＳは一定電圧のため、信号ＶＬＡＴレベルも一定値となる。

　以上図２１から図２５を用いて説明をしたように、ＶＣＣあるいはＶＤＤが電源遮断や瞬間停電により、フラッシュメモリ２Ｂ内の回路制御が不能になった場合でもＶＰＰから動作電源電圧の供給を受けて基準電圧ＶＲＥＦや基準電圧ＶＲＥＦ－αを発生させ、放電動作に関係する回路へ供給することで、正常に昇圧電荷の放電を行う。これにより、フラッシュメモリのデータおよびデバイスを昇圧電圧から守ることが可能となる。また、放電動作を制御するためのコンデンサも不要となる。

　［実施の形態３］
　実施の形態３では、実施の形態１のフラッシュメモリ２Ａとの比較のためにフラッシュメモリ２Ｃについて説明する。

　図２６は、実施の形態３のフラッシュメモリ２Ｃの構成を説明するためのブロック図である。検討例の構成と比較して説明する。

　図２６を参照して、フラッシュメモリ２Ｃは、図２で示したフラッシュメモリ２の構成に加えて、電源選択回路１５０と、電源選択回路３３０と、ＶＲＥＦ発生回路１１８の代わりに周辺用ＶＤＣ回路３２０Ａと、放電用ＶＤＣ回路３２０Ｂとを含む。

　ここで、放電動作関係回路Ｃ３は、放電動作関係回路Ｃ０に加えて、放電用ＶＤＣ回路３２０Ｂを含む。この放電用ＶＤＣ回路３２０Ｂは、放電回路１２６と、電圧検知回路１２２と、放電命令保持回路１２８とに動作電源電圧を供給する。

　以下、フラッシュメモリ２Ｂの各回路の構成について説明する。
　電源選択回路１５０は、ＶＣＣがアノードに結合されたダイオードＤ１とＶＰＰがアノードに結合されたダイオードＤ２とを含み、ダイオードＤ１とダイオードＤ２のカソードはともにノード１５２へ接続される。

　電源選択回路３３０は、ＶＣＣがアノードに結合されたダイオードＤ５とＶＰＰがアノードに結合されたダイオードＤ６とを含み、ダイオードＤ５とダイオードＤ６のカソードはともにノード３３２へ接続される。この電源選択回路３３０に含まれるダイオードは、整流機能を有する素子に置き換えられることもできる。たとえば、ダイオード接続されたトランジスタなどで実現できる。

　図２７は、電源選択回路３３０と放電用ＶＤＣ回路３２０Ｂの構成を説明するための回路図である。図２７を参照して、放電用ＶＤＣ回路３２０Ｂは、基準電圧ＶＲＥＦおよび電圧ＶＤＤ＿ＤＩＳを受けて比較する差動アンプ９６と、差動アンプ９６の出力をゲートに受け電源選択回路３３０から供給された電源電圧を受ける電源ノードと電圧ＶＤＤ＿ＤＩＳを出力する出力ノードとの間に接続されるＰＭＯＳトランジスタ８８とを含む。

　電源選択回路１５０によりＶＣＣかＶＰＰかどちらか電圧の高い方の電源電圧を動作電源電圧としてＶＲＥＦ発生回路１１８に供給され、一定電圧の基準電圧ＶＲＥＦが供給される。従って、ＶＣＣの基準電圧ＶＲＥＦ以下の電圧降下が発生しても、ＶＰＰが基準電圧ＶＲＥＦより高い電圧であれば、基準電圧ＶＲＥＦは一定電圧供給される。

　再度図２６を参照して、放電用ＶＤＣ回路３２０Ｂにおいて、電源選択回路により選択された電源電圧が基準電圧ＶＲＥＦより高い電圧であれば、電圧ＶＤＤ＿ＤＩＳは一定の電圧となり、放電動作に関係する回路に供給する。その電圧値はＶＤＤ１となる。

　電圧検知回路１２２においてＶＣＣまたは電圧ＶＤＤ＿ＰＥＲＩの電圧降下が検知されると、信号ＶＤＥＴがＬレベルからＨレベルへ切り替わる。昇圧回路１１６の昇圧動作が停止する。一方、放電回路１２６は、ＶＰＰの電荷を放電シーケンスに従って放電する。なお、これらの動作電源電圧は、電圧ＶＤＤ＿ＤＩＳから供給される。このため、一定電圧の基準電圧ＶＲＥＦを供給している間は、放電シーケンス制御回路は正常に動作される。信号ＶＬＡＴはシステム（たとえば、ＣＰＵ４）へ通知され、システム（たとえば、ＣＰＵ４）はフラッシュメモリ２Ｃが放電動作に入ったことを認知し、中断されたプログラムの処理を行う。放電命令保持回路１２８にリセット信号（Ｈレベル）を送ることで、信号ＶＬＡＴはＬレベルに切り替わり、放電動作は終了する。

　実施の形態３の構成をとることにより、電源遮断あるいは瞬間停電があった場合にもフラッシュメモリの記憶データやデバイスの物理的破壊を回避できることをさらに具体的に説明する。

　図２８は、実施の形態３において昇圧動作が行なわれず、ＶＣＣが一定の状態の各出力信号の波形を示す図である。

　図２８には、上から順に、図２６のＶＣＣ、電圧ＶＤＤ＿ＰＥＲＩ、電圧ＶＤＤ＿ＤＩＳ、基準電圧ＶＲＥＦ、信号ＶＤＥＴ、信号ＲＳＴ、信号ＶＬＡＴ、ＶＰＰが示される。

　また周辺用ＶＤＣ回路３２０Ａの出力端とスイッチ１４１とを接続する場合について説明するが、ＶＤＤ外部入力端子１２１とスイッチ１４１とを接続する場合でも同様であるため、説明は繰り返さない。また、横軸や目盛や信号ＲＳＴの設定は図１３と同一なので説明は繰り返さない。

　ＶＣＣは遮断あるいは瞬間停電をしていないので、一定の電圧値ＶＣＣ１となる。
　電圧ＶＤＤ＿ＰＥＲＩは、ＶＣＣを動作電源電圧として、周辺用ＶＤＣ回路３２０Ａにより出力される。その電圧値はＶＤＤ１となる。なお、周辺用ＶＤＣ回路３２０Ａと図２のＶＤＣ回路１２０の回路構成は同一である。

　電圧ＶＤＤ＿ＤＩＳは、放電用ＶＤＣ回路３２０Ｂにより出力される。特に昇圧動作が行われていないので、放電用ＶＤＣ回路３２０Ｂにより電圧ＶＤＤ＿ＤＩＳの電圧値は基準電圧ＶＲＥＦの電圧値（＝ＶＤＤ１）と同一になる。

　図２９は、実施の形態３において昇圧動作中にＶＣＣが遮断された状態の各出力信号の波形を示す図である。

　図２６、図２９を参照して、縦軸や横軸や目盛や信号ＲＳＴの設定やスイッチ１４１の接続関係は図２８と同一なので説明は繰り返さない。

　ＶＣＣは、時刻ｔ４０において遮断され、ＶＣＣの電圧値であるＶＣＣ１は徐々に減少する。時刻ｔ４１において、電圧検知回路１２２のＶＣＣ電圧降下検知レベルよりＶＣＣが下回るときに、電圧検知回路１２２は、ＶＣＣの電圧降下を検知する。

　電圧ＶＤＤ＿ＰＥＲＩは、時刻ｔ４１までＶＣＣを動作電源電圧として周辺用ＶＤＣ回路３２０Ａから出力される。その電圧値はＶＤＤ１となる。時刻ｔ４１以後は、ＶＣＣの電圧降下と同様に、電圧ＶＤＤ＿ＰＥＲＩも電圧降下する。その電圧値はＶＤＤ１から接地電位に降下する。

　電圧ＶＤＤ＿ＤＩＳは、電源選択回路３３０によりＶＰＰとＶＣＣとのいずれか高い方の電源電圧が選択される。従って、時刻ｔ４２までは、電源選択回路３３０によりＶＰＰが選択され、電圧ＶＤＤ＿ＤＩＳは一定の電圧を放電動作に関係する回路に供給する。しかし時刻ｔ４２以後は、電源選択回路３３０の電源電圧であるＶＰＰは放電動作により電圧降下し、ＶＣＣは既に接地電位になっている。従って、ＶＤＤ＿ＤＩＳはＶＰＰの電圧降下と同様に電圧降下する。別の面から考えると、ＶＣＣの電源遮断が発生しても、時刻ｔ４２までは、放電動作が実行され、記憶データの破壊およびデバイスの物理的破壊を回避することができる。

　ＶＲＥＦ発生回路１１８は、電源選択回路１５０によりＶＣＣとＶＰＰとのいずれか高い方の電源電圧が選択される。従って、放電動作によるＶＰＰの電圧降下がＶＣＣレベルになるまで、一定の基準電圧ＶＲＥＦが供給される。時刻ｔ４２以後、ＶＰＰの電圧値がＶＤＤ１以下になり、ＶＲＥＦ発生回路１１８は一定の電圧を供給できなくなり、基準電圧ＶＲＥＦは電圧降下する。

　電圧検知回路１２２においては、電圧ＶＤＤ＿ＰＥＲＩとＶＣＣとが入力され、その動作電源電圧は電圧ＶＤＤ＿ＤＩＳを用いる。時刻ｔ４１までＶＣＣがＶＣＣ電圧降下検知レベルを越えているため、信号ＶＤＥＴはＨレベルとなる。時刻ｔ４１以後、ＶＣＣはＶＣＣ電圧降下検知レベルを下回るため、これを検知して信号ＶＤＥＴはＨレベルからＬレベルへ切り替わる。

　放電命令保持回路１２８においては、システム（たとえばＣＰＵ４）からＬレベルの信号ＲＳＴが入力され、電圧検知回路１２２からＨレベルの信号ＶＤＥＴが入力され、さらに電圧ＶＤＤ＿ＤＩＳが動作電源電圧として入力される。時刻ｔ４１において、信号ＶＤＥＴがＨレベルからＬレベルへ切り替わるのを受けて、放電命令保持回路１２８からの信号ＶＬＡＴもＬレベルからＨレベルに切り替わる。そして、時刻ｔ４１以後、電圧ＶＤＤ＿ＤＩＳの電圧変化とともに信号ＶＬＡＴレベルも同様に変化する。

　図３０は、実施の形態２において昇圧動作中にＶＣＣが瞬間停電（瞬停）された状態の各出力信号の波形を示す図である。

　図２６、図３０を参照して、縦軸や横軸や目盛や信号ＲＳＴの設定やスイッチ１４１の接続関係は図２８と同一なので説明は繰り返さない。

　時刻ｔ４３～ｔ４７の間は、ＶＣＣの瞬間停電した時間として示されている。具体的には、時刻ｔ４３において、ＶＣＣの電圧降下が開始される。時刻ｔ４４において、ＶＣＣがＶＣＣ電圧降下検知レベルを下回り、時刻ｔ４４～ｔ４５の間において、ＶＣＣは電圧降下し続ける。時刻ｔ４５において、ＶＣＣの電圧降下は停止する。時刻ｔ４５以後、ＶＣＣの電圧は上昇し、時刻ｔ４６において、ＶＣＣがＶＣＣ電圧降下検知レベルを上回る。時刻ｔ４７において、ＶＣＣは時刻ｔ４３以前の一定の電圧値に復帰する。

　電圧ＶＤＤ＿ＰＥＲＩは、時刻ｔ４４までと時刻ｔ４６以後とでは、ＶＣＣを動作電源電圧として、放電用ＶＤＣ回路３２０Ａから出力される。その電圧値は一定の電圧値ＶＤＤ１となる。時刻ｔ４４～ｔ４６の間までは、ＶＣＣの電圧変化に伴い、電圧ＶＤＤ＿ＰＥＲＩも同様な電圧変化を生じる。

　放電用ＶＤＣ回路３２０Ｂは、電源選択回路３３０によりＶＣＣとＶＰＰとのいずれか高い方の電源電圧が動作電源電圧として選択される。したがって時刻ｔ４６までは、ＶＰＰが動作電源電圧として選択される。時刻ｔ４６以後は、放電動作によってＶＰＰの電荷が放電されたためＶＰＰを選択せず、ＶＣＣが動作電源電圧として選択される。従って電圧ＶＤＤ＿ＤＩＳは一定の電圧値ＶＤＤ１となる。

　ＶＲＥＦ発生回路１１８の動作電源電圧は、電源選択回路１５０によりＶＣＣとＶＰＰとのいずれか高い方の電源電圧が選択される。従って、電圧ＶＤＤ＿ＤＩＳと同様に、ＶＲＥＦ発生回路１１８は電圧値ＶＤＤ１以上の動作電源電圧が供給され、一定の基準電圧ＶＲＥＦを供給する。

　時刻ｔ４４において、ＶＣＣがＶＣＣ電圧降下検知レベルを下回るため、電圧検知回路１２２はＶＣＣの電圧降下を検知し、信号ＶＤＥＴはＨレベルからＬレベルへと切り替わる。信号ＶＤＥＴとシステム（たとえば、ＣＰＵ４）からのＬレベルの信号ＲＳＴとが放電命令保持回路１２８へ入力され、信号ＶＬＡＴはＬレベルからＨレベルに切り替わる。信号ＶＬＡＴはシステム（たとえば、ＣＰＵ４）や放電回路１２６や昇圧制御回路１３０へ入力される。これにより、昇圧制御回路１３０からＬレベルの出力信号が昇圧回路１１６へ入力されるため、昇圧回路１１６の昇圧動作は停止し、昇圧回路１１６の昇圧動作は停止する。一方、放電回路１２６は、ＶＰＰの残留電荷を放電シーケンスに従って放電する。

　図３１は、実施の形態３において昇圧動作中にＶＤＤが遮断された状態の各出力信号の波形を示す図である。図２６、図３１を参照して、縦軸や横軸や目盛は図２８と同一なので説明は繰り返さない。ここで、ＶＤＤ外部入力端子１２１とスイッチ１４１とを接続するとして説明をするが、周辺用ＶＤＣ回路３２０Ａの出力端とスイッチ１４１とを接続する場合でも同様であるため、説明は繰り返さない。

　ＶＣＣは、ＶＤＤの電源遮断による影響を受けないので、一定の電圧となる。
　ＶＤＤ外部入力端子１２１から供給されるＶＤＤが、時刻ｔ５０において遮断され、ＶＤＤの電圧値は徐々に減少する。したがって、スイッチ１４１で接続されている電圧ＶＤＤ＿ＰＥＲＩも同様に時刻ｔ５０において電圧降下が開始され、時刻ｔ５１においてＶＤＤ電圧降下検知レベル下回り、時刻ｔ１２において接地電位となる。

　電圧ＶＤＤ＿ＤＩＳは、ＶＣＣを動作電源電圧として放電用ＶＤＣ回路３２０Ｂから出力される。ＶＣＣは一定の電圧値ＶＣＣ１となるので電圧ＶＤＤ＿ＤＩＳも一定の電圧値ＶＤＤ１となる。

　電圧検知回路１２２においては、電圧ＶＤＤ＿ＰＥＲＩとＶＣＣとが入力され、その動作電源電圧は電圧ＶＤＤ＿ＤＩＳを用いる。時刻ｔ５１まで信号ＶＤＥＴはＨレベルとなる。時刻ｔ５１以後、ＶＤＤはＶＤＤ電圧降下検知レベルを下回るため、これを検知して信号ＶＤＥＴはＨレベルからＬレベルへ切り替わる。

　放電命令保持回路１２８においては、システム（たとえば、ＣＰＵ４）からＬレベルの信号ＲＳＴが入力され、信号ＶＤＥＴが入力され、信号ＶＤＥＴは、ＨレベルからＬレベルへ切り替わる。

　信号ＶＬＡＴはＬレベルからＨレベルに切り替わる。時刻ｔ５１以後も、電圧ＶＤＤ＿ＤＩＳは一定電圧のため、信号ＶＬＡＴレベルも一定値となる。

　図３２は、実施の形態３において昇圧動作中にＶＤＤが瞬間停電（瞬停）された状態の各出力信号の波形を示す図である。図２６、図３２を参照して、縦軸や横軸や目盛や信号ＲＳＴの設定やスイッチ１４１の接続関係は図３１と同一なので説明は繰り返さない。

　この状態は、たとえばＶＤＤがＶＤＤ外部入力端子１２１から供給されるときに、このＶＤＤ外部入力端子１２１が瞬間停電される場合が考えられる。

　ＶＣＣは、ＶＤＤの瞬間停電による影響を受けないので、一定の電圧となる。
　時刻ｔ５３～ｔ５７の間は、ＶＤＤの瞬間停電した時間として示されている。ここで、電圧ＶＤＤ＿ＰＥＲＩは外部入力端子１２１からＶＤＤが供給されるため、ＶＤＤの電圧変化と電圧ＶＤＤ＿ＰＥＲＩの電圧変化はほぼ等しくなる。従ってその波形もほぼ等しくなる。

　具体的には、時刻ｔ５３において、電圧ＶＤＤ＿ＰＥＲＩの電圧降下が開始される。時刻ｔ５４において、電圧ＶＤＤ＿ＰＥＲＩがＶＤＤ電圧降下検知レベルを下回り、時刻ｔ５５まで電圧降下し続ける。時刻ｔ５５において、電圧ＶＤＤ＿ＰＥＲＩの電圧降下は停止する。時刻ｔ５５以後、電圧ＶＤＤ＿ＰＥＲＩの電圧は再度上昇し、時刻ｔ５６において、電圧ＶＤＤ＿ＰＥＲＩがＶＤＤ電圧降下検知レベルを上回る。時刻ｔ５７以後において、電圧ＶＤＤ＿ＰＥＲＩは時刻ｔ５３以前の電圧値に復帰する。

　電圧検知回路１２２においては、電圧ＶＤＤ＿ＰＥＲＩとＶＣＣとが入力され、その動作電源電圧は電圧ＶＤＤ＿ＤＩＳを用いる。時刻ｔ５４まで信号ＶＤＥＴはＨレベルとなる。時刻ｔ３４以後、ＶＤＤはＶＤＤ電圧降下検知レベルを下回るため、これを検知して信号ＶＤＥＴはＨレベルからＬレベルへ切り替わる。

　放電命令保持回路１２８においては、システム（たとえば、ＣＰＵ４）からＬレベルの信号ＲＳＴが入力され、信号ＶＤＥＴが入力され、信号ＶＤＥＴはＨレベルからＬレベルへ切り替わる。

　信号ＶＬＡＴはＬレベルからＨレベルに切り替わる。時刻ｔ５４以後も、電圧ＶＤＤ＿ＤＩＳは一定電圧のため、信号ＶＬＡＴレベルも一定値となる。

　信号ＶＬＡＴは、システム（たとえば、ＣＰＵ４）や放電回路１２６や昇圧制御回路１３０へ入力される。これにより、昇圧制御回路１３０からＬレベルの出力信号が昇圧回路１１６へ入力されるため、昇圧回路１１６の昇圧動作は停止しＶＰＰの残留電荷が放電シーケンスに従って放電される。

　以上図２８から図３２を用いて説明をしたように、ＶＣＣあるいはＶＤＤが電源遮断や瞬間停電により、フラッシュメモリ２Ｃ内の回路制御が不能になった場合でもＶＰＰから動作電源電圧の供給を受けて基準電圧ＶＲＥＦ、電圧ＶＤＤ＿ＤＩＳを発生させ、放電動作に関係する回路へ供給することで、正常に昇圧電荷の放電を行う。これにより、フラッシュメモリのデータおよびデバイスを昇圧電圧から守ることが可能となる。また、放電動作を制御するためのコンデンサも不要となる。尚、図２６に示される電源選択回路３３０をも別に設けず、電源選択回路１５０の出力から放電用ＶＤＣ３２０Ｂに供給することも可能である。

　以上説明したように、実施の形態１～実施の形態３の構成をとることにより、フラッシュメモリのデータおよびデバイスを昇圧電圧から守ることが可能となる。また、放電動作を制御するためのコンデンサも不要となる。また、コストのかかる電源容量も必要なくなる。

　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

　１　半導体装置、２，２Ａ，２Ｂ，２Ｃ　フラッシュメモリ、３　機能ブロック群、１１，１２，１３，１４，２４，８８，８９，６１１，６２１，６２３　ＮＭＯＳトランジスタ、１７，３１Ａ，３１Ｂ，３５Ａ，３５Ｂ，８３Ａ，８３Ｂ，９８　抵抗、２２，３２，３４，３６，４３，８２，８６，８７，９６　差動アンプ、３１，３５，８３　電圧分配部、４１　昇圧目標電圧発生回路、６１Ｓ，６２Ｓ　放電シーケンス制御回路、１１０　フラッシュメモリコア、１１６　昇圧回路、１１８，２１８　ＶＲＥＦ発生回路、１２１　ＶＤＤ外部入力端子、１２２　電圧検知回路、１２３　インバータ、１２４　電圧ディテクタ、１２６，１２６Ａ　放電回路、１２８　放電命令保持回路、１３０　昇圧制御回路、１４０，１５０，３３０　電源選択回路、１４１　スイッチ、Ｃ０，Ｃ１，Ｃ２，Ｃ３　放電動作関係回路、Ｄ１～Ｄ６　ダイオード、ＶＣＣ　外部電源電圧、ＶＤＤ　内部電源電圧、ＶＰＰ，ＶＰＰ１～ＶＰＰ３　昇圧電源電圧、ＶＲＥＦ　基準電圧。

Claims

　半導体装置に電源を供給するための第１の電源電圧が供給される第１の電源ノードと、
　昇圧して第２の電源電圧を発生する昇圧回路と、
　前記第１の電源電圧と前記第２の電源電圧とのうちいずれか高い方の電源電圧である第１の高電源電圧を選択する第１の電源選択回路と、
　基準電圧を発生する基準電圧発生回路と、
　前記基準電圧を受け、前記第２の電源電圧が与えられるノードの放電処理に関係する放電動作関係回路とを備え、
　前記第１の電源選択回路は前記基準電圧発生回路もしくは前記放電動作関係回路の電源として前記第１の高電源電圧を供給する半導体装置。
　前記第１の電源選択回路は、第１および第２の整流素子を含み、
　前記第１の整流素子の入力ノードに前記第１の電源ノードが接続され、
　前記第２の整流素子の入力ノードに前記第２の電源電圧が供給されるノードが接続され、
　前記第１および第２の整流素子の出力ノードはともに前記第１の高電源電圧の供給ノードに接続される、請求項１に記載の半導体装置。
　前記第１および第２の整流素子はそれぞれ第１および第２のダイオードであり、
　前記第１のダイオードは、前記第１の電源電圧がアノードに結合され、
　前記第２のダイオードは、前記第２の電源電圧がアノードに結合され、
　前記第１および第２のダイオードのカソードはともに前記基準電圧発生回路に接続される、請求項２に記載の半導体装置。
　前記放電動作関係回路は、前記放電動作関係回路の電源である第４の電源電圧を供給する第２の放電用電圧降下回路を含み、
　前記半導体装置は第３の電源選択回路をさらに備え、
　前記第１の電源選択回路は、前記基準電圧発生回路に前記第１の高電源電圧を供給し、
　前記第３の電源選択回路は、前記放電動作関係回路に前記第１の電源電圧と前記第２の電源電圧とのうちいずれか高い方の電源電圧である第３の高電源電圧を供給し、
　前記第３の電源選択回路は、前記第１の高電源電圧を前記放電動作関係回路に供給し、
　前記第３の電源選択回路は、第５および第６の整流素子を含み、
　前記第５および第６の整流素子はそれぞれ第５および第６のダイオードであり、
　前記第５のダイオードは、前記第２の電源電圧がアノードに結合され、
　前記第６のダイオードは、前記第１の電源電圧がアノードに結合され、
　前記第５および第６のダイオードのカソードはともに前記放電動作関係回路に含まれる前記第２の放電用電圧降下回路の電源に接続される、請求項３に記載の半導体装置。
　前記半導体装置は、前記基準電圧に応じた値に前記第１の電源電圧を降下させ、第３の電源電圧を発生する電圧降下回路を含む、請求項２に記載の半導体装置。
　前記半導体装置は第２の電源選択回路をさらに備え、
　前記第２の電源選択回路は、前記放電動作関係回路に前記第２の電源電圧と前記第３の電源電圧とのうちいずれか高い方の電源電圧である第２の高電源電圧を供給し、
　前記第２の電源選択回路は、第３および第４の整流素子を含み、
　前記第３および第４の整流素子はそれぞれ第３および第４のダイオードであり、
　前記第３のダイオードは、前記第２の電源電圧がアノードに結合され、
　前記第４のダイオードは、前記第３の電源電圧がアノードに結合され、
　前記第３および第４のダイオードのカソードはともに前記放電動作関係回路に接続される、請求項５に記載の半導体装置。
　前記放電動作関係回路は、前記放電動作関係回路の電源である第４の電源電圧を供給する第１の放電用電圧降下回路を含み、
　前記第１の放電用電圧降下回路は、
　前記基準電圧に応じた値に前記第１の電源電圧を降下させる第１の電圧降下回路と、
　前記基準電圧よりも低い第２の基準電圧に応じた値に前記第２の電源電圧を降下させる第２の電圧降下回路とを含み、
　前記第１の電圧降下回路と前記第２の電圧降下回路の出力は、前記第４の電源電圧を供給するノードに接続される、請求項２に記載の半導体装置。
　前記第１の電圧降下回路は、
　前記基準電圧と前記第４の電源電圧とを比較する第１の比較部と、
　前記第１の比較部の出力信号をゲートに受けソースが前記第１の電源電圧に接続されドレインが前記第４の電源電圧と接続されている第１のトランジスタとを含み、
　前記第２の電圧降下回路は、
　前記第２の基準電圧と前記第４の電源電圧を比較する第２の比較部と、
　前記第２の比較部の出力信号をゲートに受けソースが前記第２の電源電圧に接続されドレインが前記第４の電源電圧と接続されている第２のトランジスタとを含む、請求項７に記載の半導体装置。
　前記基準電圧発生回路は、前記第１の電圧降下回路と前記第２の電圧降下回路とにそれぞれ供給される前記基準電圧および前記第２の基準電圧を発生する、請求項７に記載の半導体装置。
　前記昇圧回路により昇圧された昇圧電圧によって書き込み動作、消去動作のいずれかの動作がなされる不揮発性メモリセルを含む、請求項２に記載の半導体装置。
　前記放電動作関係回路は、
　前記第２の電源電圧が与えられるノードの電荷を接地ノードに放電させる放電回路と、
　前記基準電圧によって電源遮断を検知する電圧検知回路とを含み、
　前記電圧検知回路の電源遮断検知に応じて、前記放電回路の放電動作を実施する、請求項２に記載の半導体装置。
　前記放電動作関係回路は、前記放電回路への放電命令を保持する保持回路を含む、請求項１１に記載の半導体装置。