WO2012143347A1 - Schalteranordnung - Google Patents

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WO2012143347A1
WO2012143347A1 PCT/EP2012/056986 EP2012056986W WO2012143347A1 WO 2012143347 A1 WO2012143347 A1 WO 2012143347A1 EP 2012056986 W EP2012056986 W EP 2012056986W WO 2012143347 A1 WO2012143347 A1 WO 2012143347A1
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WO
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input
output
pmos
gate
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PCT/EP2012/056986
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Anatoli GRIGORIEV
Dmitri GUBANOV
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Elmos Semiconductor SE
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Elmos Semiconductor SE
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • H03K17/6874—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor in a symmetrical configuration

Definitions

  • the invention relates to a switch arrangement for switching through positive and negative voltages at an input to an output and for blocking the input from the output.
  • a switch arrangement for switching through positive and negative voltages at an input to an output and for blocking the input from the output.
  • the GmbHeranord- calculations in this case have controllable electronic switch in the form of Transis ⁇ tors. Depending on the technology in which the transistors are made, their blocking and forward voltages are limited. Theistsfes ⁇ activity of such transistors can be increased at the expense of larger chip areas, but sometimes economically not makes sense. In particular, there is a need for switching voltages for high precision industrial applications in the range of +/- 24 volts and higher.
  • the object of the invention is to provide a switch assembly for high-voltage applications, are used in the low-voltage transistors.
  • a switch arrangement is proposed with the invention, which is provided with
  • a second series circuit of two NMOS transistors each having a gate, a source and a drain and a substrate and parasitic diodes between the source and the drain on the one hand and the substrate on the other hand, wherein the parasitic diodes for preventing the unwanted switching of a voltage against each other are switched,
  • sources and the substrates of the input-side PMOS and NMOS transistors are connected to the input terminal, and the sources and the substrates of the output-side PMOS and NMOS transistors are connected to the output terminal, and
  • a drive unit for the PMOS and NMOS transistors for selectively blocking or passing a voltage at the input terminal with respect to the output terminal or vice versa
  • the drive unit when the input terminal is to be locked relative to the output terminal or vice versa, to the gate of the input side PMOS transistor and to the gate of the output ⁇ side PMOS transistor each applies a control voltage which is greater than the voltage at the input or Output terminal minus the threshold voltage of the respective PMOS transistor, and to the gate of the input side OS transistor and to the gate of the ⁇ gang townen NMOS transistor each applies a control voltage which is smaller than the voltage at the input or output terminal plus the Whole voltage of the respective NMOS transistor is, and wherein, when the input terminal is to be conductively connected to the output terminal, the drive unit applies to the gate of the input-side P MOS transistor and to the gate of the output-side PMOS transistor in each case a control voltage which is at least equal to the threshold voltage of the relevant one PMOS transistor is smaller than the voltage at the input or output terminal, and to the gate of the input-side MOS transistor and to the gate of the output side NMOS transistor respectively applies a control voltage which is at least the threshold voltage
  • the concept according to the invention is a "floating" high-voltage CMOS switch arrangement for blocking or passing a negative or positive voltage within a predetermined voltage range of, for example, +/- 24 volts.
  • the individual switches are embodied, for example, in SOI technology ,
  • the switch arrangement has an input terminal and an output terminal, between which two ⁇ to each other in parallel series circuits comprising PMOS and NMOS are connected sistoren transit.
  • Such transistors have substrate diodes.
  • the two PMOS transistors of the first SerienschaS- tung and the two OS transistors of the second series circuit are interconnected such that their parasitic substrate diodes are ⁇ respectively connected against each other, thereby (in any conceivable Radio Frequency at the input terminal with respect to more negative Voltage at the output connection or vice versa) in each series connection, one diode is connected in the reverse direction.
  • the gates of the PMOS and NMOS transistors are supplied via a control unit with control voltages which can be selectively switched on all or switched off all regardless of the size and the sign of the voltages at the input and output terminal.
  • the "gates" of the transistors "floated", namely, the gates of the two input-side PMOS and NMOS transistors of the current voltage at the input terminal tracked, while the gates of the two output-side PMOS and NMOS transistors track the current voltage at the output terminal.
  • the drive unit can be used to detect the respective magnitude (including sign) of the voltages at the input and output terminals.
  • the switches arrangement is to be inhibited, the gates of the input-side PMOS and IM MOS transistors are kept at the value of the voltage at the input terminal, while the gates of the output-side PMOS and NMOS transistors are at the value of the voltage currently being applied Output terminal are held.
  • the transistors are turned on by deducting the respective input voltages from these current voltages or adding them to these actual voltages, so that the gate-source voltages required for the turn-on state of the respective transistors are set. In the simplest case, this can be done by adding (or subtracting) these threshold voltages to the current gate voltages.
  • an input-side voltage tracking unit is connected between the input terminal and the gates of the input-side PMOS and NMOS transistors
  • an output-side voltage tracking unit is connected between the output terminal and the gates of the output-side PMOS and NMOS transistors
  • a voltage the voltage at the input terminal can be tracked at the gates of the two input-side PMOS and NMOS transistors
  • a voltage at the gates of the two output-side PMOS and NMOS transistors can be tracked at the voltage at the output terminal
  • the drive unit can be tracked when the input terminal is to be blocked relative to the output terminal, to which gates of the transistors, in addition to the voltage applied to the voltage at the input or output terminal, no further control voltage or a control voltage which continues to block these transistors is applied, and then, when the Ein The output terminal is to be conductively connected to the gates of the transistors, in addition to the voltage applied to the voltage at the input or output terminal voltage, the threshold voltage of the respective PMOS or NMOS transistor applies.
  • the switch assembly according to the above variant thus has floating gates.
  • the threshold or drive voltage for the respective transistor is added or subtracted to the voltage at the output or to the voltage at the input, which is done by voltage adder or -substrahierer.
  • the voltage at the output or at the input is in this case e.g. by a decoupling unit, e.g. an operational amplifier or other voltage follower circuit (e.g., so-called source follower transistor circuits) to the gate of the respective transistor.
  • the invention also embodies itself in a switch arrangement with only a series connection of two PMOS or two NMOS transistors, as described in claims 3 to 5.
  • the switch arrangement 10 has an input terminal 12 and an output terminal 14, between which two PMOS transistors 16, 18 and two NMOS transistors 20, 22 are connected.
  • the both PMOS transistors 16,18 connected in series
  • the two NMOS transistors 20,22 are also connected in series.
  • These two series circuits 24,26 are connected in parallel with each other and are located between the input and the output flange 12 and 14, respectively.
  • Each transistor 16, 18, 20, 22 has a gate 28, a source 30, a drain 32, and a dedicated substrate 34.
  • the source 30 of the input-side PMOS transistor 16 and the input-side NMOS transistor 20 are connected to the matterssanschius 12.
  • the substrates 34 of these two transistors are also connected to the input connection 12.
  • the sources 30 of the PMOS output side transistor 18 and the output side NMOS transistor 22 are connected to the output terminal 14.
  • Their substrates 34 are also connected to the output terminal 14.
  • the parasitic substrate diodes 36 of the respective PMOS or MOS transistors 16, 18 and 20, 22 of the two series circuits 24, 26 are in each case connected against one another, so that in each case an electrical connection between the input connection 12 and the output connection 14 is prevented via the substrates 34 of the interconnected transistors of the two series circuits 24,26.
  • the gates 28 of the four transistors 16, 18, 20, 22 are "floating" and follow the voltages at the input and output terminals 12, 14.
  • the gates 28 of the two input-side PMOS and NMOS transistors 16, 20 are coupled via an input-side voltage tracking unit 38 to the input terminal 12, by, for example, a per se known operational amplifier circuit, which prevents feedback of the voltage applied to the gate tommsanschius 12.
  • the off ⁇ input terminal 14 coupled via an output-sidedersnachriosnachriosnachriosnachriostician 40 to the gates 28 of the two output-side PMOS and NMOS transistors 18,22, again for example, by an operational amplifier, the feedback of the applied to the gate voltage to the output terminal 14 prevented.
  • the gates 28 of the four transistors are now supplied in addition to the floating potentials, the respective threshold voltages, which with the aid of a drive unit 42 and the at + and --- ange- indicated voltage adders or substrahierern whose circuitry technical realizations are known per se, takes place.
  • the output terminal 14 of the switch arrangement 10 there is an appiication-dependent circuit schematically illustrated at 44 as BSock for processing the switched-through or locked voltage signal at the input terminal 12 of the switch arrangement 10.
  • the switch assembly 10 of FIG. 1 operates as follows. To block a voltage at the input terminal 12 with respect to the output terminal 14 no further voltages are applied to the (floating) gates 28 of the four transistors via the updated actual voltages at the input terminal 12 and output terminal 14. Thus, the gate-source voltages of all transistors are nuii volts. Per series circuit 24,26 so that at least one transistor is blocked. The connection via the parasitic substrate diodes 36 is also blocked because at least one of these parasitic substrate diodes 36 blocks per series circuit 24, 26.
  • the four transistors are acted upon by the drive unit 42 with their respective threshold voltages V on , in such a way that the gates 28 of the two PMOS transistors 16,18 a voltage lower by the threshold voltage ⁇ as the actual voltage at the input terminal 12 and output terminal 14, respectively. Accordingly, the voltage at the gates 28 of the two NMOS transistors 20,22 compared to the current voltage at the input terminal 12 and output terminal 14 is increased by the A ⁇ output voltage. This is also indicated in the drawing.
  • the invention is DES same conductivity type (that is, a series circuit comprising two PMOS transistors and a series circuit of two NMOS transistors) is not limited to the realization of a switch assembly with two paral ⁇ lel-connected series circuits each consisting of two NMOS transistors.
  • the invention also encompasses switch arrangements in which only one series circuit (consisting of two PMOS transistors or of two NMOS transistors) is connected between the input and output terminals of the switch arrangement. is switched.
  • complementary transistors PMOS and NMOS transistors in series
  • the voltage range within which the switch assembly is to block or conduct can be extended to both the lower and upper allowable input / output voltage ranges.

Landscapes

  • Electronic Switches (AREA)

Abstract

Die Schalteranordnung zum Durchschalten von positiven und negativen Spannungen an einem Eingang zu einem Ausgang ist versehen mit zwei parallel geschalteten Serienschaltungen (24,26) aus zwei PMOS- bzw. zwei NMOS-Transistoren ( 16, 18,20,22), die zwischen den Eingang und den Ausgang geschaltet sind. Dabei sind die Sources und die Substrate der eingangsseitigen PMOS- und NMOS-Transistoren (16,20) mit dem Eingangsanschluss (12) und die Sources sowie die Substrate der ausgangsseitigen PMOS- und NMOS-Transistoren (18,22) mit dem Ausgangsanschluss ( 14) verbunden. Eine Ansteuereinheit (42) legt dann, wenn der Eingangsanschluss (12) gegenüber dem Ausgangsanschluss ( 14) oder umgekehrt gesperrt sein soll, an das Gate des eingangsseitigen PMOS-Tfansistors (16) sowie an das Gate des ausgangsseitigen PMOS -Transistors (18) jeweils eine Steuerspannung an, die größer als die Spannung am Eingangs- bzw. Ausgangsanschluss (12,14) abzüglich der Schwellenspannung des betreffenden PMOS-Transistors (16,18) ist, und an das Gate des eingangsseitigen NMOS-Transistors (20) sowie an das Gate des ausgangsseitigen NMOS-Transistors (22) jeweils eine Steuerspannung an, die kleiner als die Spannung am Eingangs- bzw. Ausgangsanschluss (12,14) zuzüglich der Schwellenspannung des betreffenden NMOS-Transistors (20,22) ist. Ferner legt die Ansteuereinheit (42) dann, wenn der Eingangsanschluss (12) leitend mit dem Ausgangsanschluss (14) verbunden sein soll, an das Gate des eingangsseitigen PMOS-Transistors (16) sowie an das Gate des ausgangsseitigen PMOS-Transistors (18) jeweils eine Steuerspannung an, die um mindestens die Schweltenspannung des betreffenden PMOS-Transistors (16,18) kleiner als die Spannung am Eingangs- bzw. Ausgangsanschluss (12,14) ist, und an das Gate des eingangsseitigen NMOS-Transistors (20) sowie an das Gate des ausgangsseitigen NMOS-Transistors (22) jeweils eine Steuerspannung an, die um mindestens die Schwellenspannung des betreffenden NMOS-Transistors (20,22) größer als die Spannung am Eingangs- bzw. Ausgangsanschluss ist.

Description

Schalteranordnunq
Die Erfindung betrifft eine Schalteranordnung zum Durchschalten von positiven und negativen Spannungen an einem Eingang zu einem Ausgang sowie zum Sperren des Eingangs gegenüber dem Ausgang. In den verschiedensten Applikationen ist es erforderlich, Spannungen, die sich innerhalb eines Bereichs zwischen einem positiven aximalspannungswert und einem negativen Minimalspannungswert bewegen, auf eine Schaltung aufzuschalten, Beispiele sind SC-Schaltungen (Integratoren oder Verstärker). Dabei ist es erforderlich, die Spannungen innerhalb dieses Eingangsspannungs- bereichs wahlweise zu sperren oder aber durchzulassen. Die Schalteranord- nungen weisen dabei steuerbare elektronische Schalter in Form von Transis¬ toren auf. Je nach der Technologie, in der die Transistoren hergestellt sind, sind deren Sperr- und Durchlassspannungen beschränkt. Die Spannungsfes¬ tigkeit derartiger Transistoren kann unter Inkaufnahme größerer Chip-Flächen erhöht werden, was aber mitunter wirtschaftlich nicht sinnvoll ist. Insbesondere besteht ein Bedarf zur Schaltung von Spannungen für hochpräzise Industrie-Applikationen im Bereich von +/- 24 Volt und höher.
Aus EP-A-0 698 966 ist eine Schalteranordnung mit einem Eingang und einem Ausgang und mit zwei bezüglich ihrer steuerbaren Strompfade in Reihe ge¬ schalteten MOS-Transistoren bekannt, die zwischen dem Eingang und dem Ausgang angeordnet sind.
Schaltungsanordnungen mit einzeln oder paarweise in Reihe sowie parallel ge- schalteten Transistoren sind in US-A-5 789 781, US-A-5 023 688, EP-A-1 024 596 und WO-A-95/28035 beschrieben.
Aufgabe der Erfindung ist es, eine Schalteranordnung für Hochvolt-Anwendungen zu schaffen, bei der Niedervolt-Transistoren zum Einsatz kommen. Zur Lösung dieser Aufgabe wird mit der Erfindung eine Schalteranordnung vorgeschlagen, die versehen ist mit
einem Ausgangsanschluss,
einer ersten Serienschaltung aus zwei P MOS -Transistoren mit jeweils einem Gate, einem Source und einem Drain und einem Substrat sowie parasitären Dioden zwischen dem Source bzw. dem Drain einerseits und dem Substrat andererseits, wobei die parasitären Dioden zur Verhinderung des nicht gewollten Durchschaltens einer Spannung gegeneinander geschaltet sind,
einer zweiten Serienschaltung aus zwei NMOS-Transistoren mit jeweils einem Gate, einem Source und einem Drain und einem Substrat sowie parasitären Dioden zwischen dem Source bzw. dem Drain einerseits und dem Substrat andererseits, wobei die parasitären Dioden zur Verhinderung des nicht gewollten Durchschaltens einer Spannung gegeneinander geschaltet sind,
wobei die beiden Serienschaltungen parallel zueinander sowie zwischen den Eingangs- und Ausgangsanschlüssen geschaltet sind und
wobei die Sources und die Substrate der eingangsseitigen PMOS- und NMOS-Transistoren mit dem Eingangsanschluss und die Sources sowie die Substrate der ausgangsseitigen PMOS- und NMOS-Transistoren mit dem Ausgangsanschluss verbunden sind und
einer Ansteuereinheit für die PMOS- und NMOS-Transistoren zum wahl- weisen Sperren oder Durchlassen einer Spannung am Eingangsanschluss gegenüber dem bzw. zum Ausgangsanschluss oder umgekehrt,
wobei die Ansteuereinheit dann, wenn der Eingangsanschluss gegenüber dem Ausgangsanschluss oder umgekehrt gesperrt sein soll, an das Gate des eingangsseitigen PMOS-Transistors sowie an das Gate des ausgangs¬ seitigen PMOS-Transistors jeweils eine Steuerspannung anlegt, die größer als die Spannung am Eingangs- bzw. Ausgangsanschluss abzüglich der Schwellenspannung des betreffenden PMOS-Transistors ist, und an das Gate des eingangsseitigen OS-Transistors sowie an das Gate des aus¬ gangsseitigen NMOS-Transistors jeweils eine Steuerspannung anlegt, die kleiner als die Spannung am Eingangs- bzw. Ausgangsanschluss zuzüglich der Schweüenspannung des betreffenden NMOS-Transistors ist, und wobei die Ansteuereinheit dann, wenn der Eingangsanschluss leitend mit dem Ausgangsanschluss verbunden sein soll, an das Gate des eingangs- seitigen P MOS -Transistors sowie an das Gate des ausgangsseitigen PMOS-Transistors jeweils eine Steuerspannung anlegt, die um mindes- tens die Schwelienspannung des betreffenden PMOS-Transistors kleiner ais die Spannung am Eingangs- bzw. Ausgangsanschluss ist, und an das Gate des eingangsseitigen MOS-Transistors sowie an das Gate des ausgangsseitigen NMOS-Transistors jeweils eine Steuerspannung anlegt, die um mindestens die Schwellenspannung des betreffenden NMOS-Transis- tors größer als die Spannung am Eingangs- bzw. Ausgangsanschluss ist.
Bei dem erfindungsgemäßen Konzept handelt es sich um eine "floatende" Hochvolt-CMOS-Schalteranordnung zum Sperren oder Durchlassen einer negativen oder positiven Spannung innerhalb eines vorgegebenen Spannungs- bereichs von beispielsweise +/- 24 Volt, Die einzelnen Schalter sind beispielsweise in SOI-Technologie ausgeführt. Die Schalteranordnung weist einen Eingangsanschluss und einen Ausgangsanschluss auf, zwischen denen zwei zu¬ einander parallel geschaltete Serienschaltungen aus PMOS- bzw. NMOS-Tran- sistoren geschaltet sind. Derartige Transistoren weisen Substrat-Dioden auf. Erfindungsgemäß sind die beiden PMOS-Transistoren der ersten SerienschaS- tung sowie die beiden OS-Transistoren der zweiten Serienschaltung derart miteinander verschaltet, dass ihre parasitären Substrat-Dioden jeweils gegen¬ einander geschaltet sind, womit in jedem denkbaren Betriebsfali (positivere Spannung am Eingangsanschluss gegenüber negativerer Spannung am Aus- gangsanschluss oder umgekehrt) in jeder Serlenschaitung jeweiis eine Diode in Sperrrichtung geschaltet ist.
Erfindungsgemäß ist ferner vorgesehen, dass die Gates der PMOS- und NMOS- Transistoren über eine Steuereinheit mit Steuerspannungen versorgt werden, die unabhängig von der Größe und der Vorzeichen der Spannungen am Eingangs- und Ausgangsanschluss gezielt sämtlich eingeschaltet oder sämtlich ausgeschaltet werden können. Insoweit "floaten" also die Gates der Transistoren, und zwar sind die Gates der beiden eingangsseitigen PMOS- und NMOS- Transistoren der aktuellen Spannung am Eingangsanschluss nachgeführt, während die Gates der beiden ausgangsseitigen PMOS- und NM OS-Transistoren der aktuellen Spannung am Ausgangsanschiuss nachgeführt sind.
Über die Ansteuereinheit kann die jeweilige Größe (einschließlich Vorzeichen) der Spannungen am Eingangs- und am Ausgangsanschiuss erfasst werden. Wenn die Schalteranordnung sperren soll, so werden im einfachsten Fall die Gates der eingangsseitigen PMOS- und IM MOS-Transistoren auf dem Wert der Spannung am Eingangsanschluss gehalten, während die Gates der ausgangsseitigen PMOS- und NMOS-Transistoren auf dem Wert der gerade anliegenden Spannung des Ausgangsanschlusses gehalten werden. Die Transistoren werden eingeschaltet, indem von diesen aktuellen Spannungen die jeweiligen Eingangsspannungen abgezogen oder zu diesen aktuellen Spannungen addiert werden, so dass sich die für den Einschaltzustand der jeweiligen Transistoren benötigten Gate-Source-Spannungen einstellen. Dies kann im einfachsten Fall durch eine Addition (bzw. Subtraktion) dieser Schwellenspannungen zu den aktuellen Gate-Spannungen erfolgen.
In vorteilhafter Weiterbildung der Erfindung ist vorgesehen, dass zwischen dem Eingangsanschluss und den Gates der eingangsseitigen PMOS- und NMOS-Transistoren eine eingangsseitige Spannungsnachführeinheit und zwischen dem Ausgangsanschiuss und den Gates der ausgangsseitigen PMOS- und NMOS-Transistoren eine ausgangsseitige Spannungsnachführeinheit geschaltet ist, wobei eine Spannung an den Gates der beiden eingangsseitigen PMOS- und NMOS-Transistoren der Spannung am Eingangsanschluss nach- führbar und eine Spannung an den Gates der beiden ausgangsseitigen PMOS- und NMOS-Transistoren der Spannung am Ausgangsanschiuss nachführbar ist, und dass die Ansteuereinheit dann, wenn der Eingangsanschluss gegenüber dem Ausgangsanschiuss gesperrt sein soll, an die Gates der Transistoren neben deren der Spannung am Eingangs- bzw. Ausgangsanschiuss nachge- führten Spannung keine weitere Steuerspannung oder eine diese Transistoren weiterhin sperrende Steuerspannung anlegt, und dann, wenn der Eingangsanschluss mit dem Ausgangsanschiuss leitend verbunden sein soll, an die Gates der Transistoren neben deren der Spannung am Eingangs- bzw. Ausgangsanschiuss nachgeführten Spannung die Schwelienspannung des jeweiligen PMOS- bzw. NMOS-Transistors anlegt. Mit Hilfe der beiden bei diesem Aus- führungsbeispie! vorgesehenen Spannungsnachführeinheiten kann also die erfindungsgemäße Schalteranordnung nach dem Bootstrap-Prinzip gesteuert werden.
Die Schalteranordnung gemäß der vorstehenden Variante (nach Anspruch 2 bzw. 5) verfügt somit über floatende Gates. An diesen floatenden Gates der Transistoren, deren Spannung nachgeführt wird, wird zur Spannung am Ausgang bzw. zur Spannung am Eingang die Schwell- bzw. Ansteuerspannung für den betreffenden Transistor addiert bzw. subtrahiert, was durch Spannungsaddierer bzw. -substrahierer erfolgt. Die Spannung am Ausgang bzw. am Eingang wird dabei z.B. durch eine Entkopplungseinheit wie z.B. einem Operationsverstärker oder eine andere Spannungsfolgerschaltung (z.B. Transistorschaltungen als sogenannter Source-Follower) an das Gate des be- treffenden Transistors gegeben.
Das erfindungsgemäße Konzept der Schalteranordnung mit jeweils zwei seriengeschaiteten PMOS- und NMOS-Transistoren in jeweils eigenen Substraten bietet eine Möglichkeit, den verwendeten Eingangsspannungsbereich von positiven Spannungen für negative Spannungen oder von negativen Spannungen auf positive Spannungen zu erweitern, wobei anstelle von Hochvolt-Transistoren lediglich Niedervolt-Transistoren eingesetzt werden müssen.
Die Erfindung verkörpert sich aber auch in einer Schalteranordnung mit ledig- lieh einer Serienschaltung aus zwei PMOS- oder zwei NMOS-Transistoren, wie es in den Ansprüchen 3 bis 5 beschrieben ist.
Die Erfindung wird nachfolgend anhand dreier Ausführungsbeispieie und unter Bezugnahme auf die Zeichnung näher erläutert, in der in den Fign. 1 bis 3 bei- spielhafte Schaiteranordnungen gezeigt sind.
Gemäß Fig. 1 weist die Schalteranordnung 10 einen Eingangsanschluss 12 und einen Ausgangsanschluss 14 auf, zwischen denen zwei PMOS-Transistoren 16, 18 sowie zwei NMOS-Transistoren 20,22 verschaltet sind. Dabei sind die beiden PMOS-Transistoren 16,18 in Serie geschaltet, während die beiden NMOS-Transistoren 20,22 ebenfalls in Serie geschaltet sind. Diese beiden Serienschaltungen 24,26 sind zueinander parallel geschaltet und befinden sich zwischen dem Eingangs- und dem Ausgangsansch!uss 12 bzw. 14.
Jeder Transistor 16,18,20,22 weist ein Gate 28, ein Source 30, ein Drain 32 und ein eigenes Substrat 34 auf. Das Source 30 des eingangsseitigen PMOS- Transistors 16 sowie die eingangsseitigen NMOS-Transistors 20 sind mit dem Eingangsanschiuss 12 verbunden. Auch die Substrate 34 dieser beiden Tran- sistoren sind mit dem Eingangsanschiuss 12 verbunden. In entsprechender Weise sind die Sources 30 des ausgangsseitigen PMOS-Transistors 18 und des ausgangsseitigen NMOS-Transistors 22 mit dem Ausgangsanschluss 14 verbunden. Ihre Substrate 34 sind ebenfalls mit dem Ausgangsanschluss 14 verbunden. Die parasitären Substrat-Dioden 36 der jeweiligen PMOS- bzw. MOS-Transistoren 16,18 bzw. 20,22 der beiden Serienschaltungen 24,26 sind jeweils gegeneinander geschaltet, so dass in jedem Fall eine elektrische Verbindung zwischen dem Eingangsanschiuss 12 und dem Ausgangsanschluss 14 über die Substrate 34 der miteinander verbundenen Transistoren der beiden Serienschaltungen 24,26 unterbunden ist.
Die Gates 28 der vier Transistoren 16,18,20,22 sind "floatend" und folgen den Spannungen am Eingangs- bzw. Ausgangsanschluss 12, 14. Zu diesem Zweck sind die Gates 28 der beiden eingangsseitigen PMOS- und NMOS-Transistoren 16,20 über eine eingangsseitige Spannungsnachführeinheit 38 mit dem Ein- gangsanschluss 12 gekoppelt, und zwar durch z.B. eine an sich bekannte Operationsverstärkerschaltung, die eine Rückkopplung der am Gate anliegenden Spannung zum Eingangsanschiuss 12 verhindert. Genauso ist der Aus¬ gangsanschluss 14 über eine ausgangsseitige Spannungsnachführeinheit 40 mit den Gates 28 der beiden ausgangsseitigen PMOS- und NMOS-Transistoren 18,22 miteinander gekoppelt, und zwar ebenfalls durch z.B. einen Operationsverstärker, der eine Rückkopplung der am Gate anliegenden Spannung zum Ausgangsanschluss 14 verhindert. Den Gates 28 der vier Transistoren werden nun neben den floatenden Potentialen die jeweiligen Schwellenspannungen zugeführt, was mit Hilfe einer Ansteuereinheit 42 sowie den bei + und - ange- deuteten Spannungsaddierern bzw. -substrahierern, deren schaltungstechnische Realisierungen an sich bekannt sind, erfolgt. Am Ausgangsanschluss 14 der Schalteranordnung 10 befindet sich eine bei 44 als BSock schematisch dargestellte appiikationsabhängige Schaltung zur Verarbeitung des durchge- schalteten oder gesperrten Spannungssignals am Eingangsanschluss 12 der Schalteranordnung 10.
Die Schalteranordnung 10 nach Fig. 1 arbeitet wie folgt. Zum Sperren einer Spannung am Eingangsanschluss 12 gegenüber dem Ausgangsanschluss 14 werden an die (floatenden) Gates 28 der vier Transistoren über die nachgeführten aktuellen Spannungen am Eingangsanschluss 12 bzw. Ausgangsanschluss 14 keine weiteren Spannungen angelegt. Damit betragen die Gate- Source-Spannungen sämtlicher Transistoren nuii Volt. Pro Serienschaltung 24,26 ist damit mindestens ein Transistor gesperrt. Die Verbindung über die parasitären Substrat-Dioden 36 ist ebenfalls gesperrt, da mindestens eine dieser parasitären Substrat-Dioden 36 pro Serienschaltung 24,26 sperrt.
Zum Durchlassen einer Spannung am Eingangsanschluss 12 zum Ausgangsanschluss 14 werden die vier Transistoren über die Ansteuereinheit 42 mit ihren jeweiligen Schwellenspannungen Von beaufschlagt, und zwar dergestalt, dass die Gates 28 der beiden PMOS-Transistoren 16,18 eine um die Schwellenspan¬ nung niedrigere Spannung als die aktuelle Spannung am Eingangsanschluss 12 bzw. Ausgangsanschluss 14 erhalten. Entsprechend wird die Spannung an den Gates 28 der beiden NMOS-Transistoren 20,22 gegenüber der aktuellen Spannung am Eingangsanschluss 12 bzw. Ausgangsanschluss 14 um die Ein¬ gangsspannung erhöht. Dies ist ebenfalls in der Zeichnung angedeutet.
Die Erfindung ist auf die Realisierung einer Schalteranordnung mit zwei paral¬ lel geschalteten Serienschaltungen aus jeweils zwei NMOS-Transistoren des- selben Leitungstyps (d.h. eine Serienschaltung aus zwei PMOS-Transistoren und eine Serienschaltung aus zwei NMOS-Transistoren) nicht beschränkt. Die Erfindung umfasst auch solche Schalteranordnungen, bei denen lediglich eine Serienschaltung (aus zwei PMOS-Transistoren oder aus zwei NMOS-Transistoren) zwischen den Eingangs- und den Ausgangsanschluss der Schalteranord- nung geschaltet ist. Durch die Verwendung komplementärer Transistoren (Serienschaitung aus PMOS- und aus NMOS-Transistoren) kann allerdings der Spannungsbereich, innerhalb dessen die Schalteranordnung sperren oder leiten soll, auf sowohl den unteren als auch den oberen zulässigen Eingangs-/ Ausgangsspannungsbereich erweitert werden. Bei Verwendung lediglich einer Serienschaitung ist dieser Betriebsspannungsbereich auf entweder den unteren oder den oberen Eingangs-/Ausgangsspannungsbereich beschränkt. Die entsprechenden Schalteranordnungen 10' und 10" bei Verwendung lediglich einer Serienschaltung 24,26 aus PMOS- oder NMOS-Transistoren 16,18 bzw. 20,22 sind in den Fign. 2 bzw. 3 gezeigt. Auch bei diesen beiden Schalteranordnungskonzepten kann eine Spannungsnachführung, wie sie im Zusammenhang mit Fig. 1 erläutert ist, erfolgen (floatende Gates).

Claims

ANSPRÜCHE
1. Schalteranordnung zum Durchschalten von positiven und negativen Spannungen an einem Eingang zu einem Ausgang, mit
einem Eingangsanschluss (12),
einem Ausgangsanschluss (14),
einer ersten Serienschaltung (24) aus zwei PMOS-Transistoren (16,18) mit jeweils einem Gate, einem Source und einem Drain und einem Substrat (34) sowie parasitären Dioden (36) zwischen dem Source bzw. dem Drain einerseits und dem Substrat (34) andererseits, wobei die parasitären Dioden (36) zur Verhinderung des nicht gewollten Durchschaltens einer Spannung gegeneinander geschaltet sind,
einer zweiten Serienschaltung (26) aus zwei NMOS-Transistoren (20,22) mit jeweils einem Gate, einem Source und einem Drain und einem Substrat (34) sowie parasitären Dioden (36) zwischen dem Source bzw. dem Drain einerseits und dem Substrat (34) andererseits, wobei die parasitären Dioden (36) zur Verhinderung des nicht gewollten Durchschaltens einer Spannung gegeneinander geschaltet sind,
wobei die beiden Serienschaltungen (24,26) parallel zueinander sowie zwischen den Eingangs- und Ausgangsanschlüssen (12,14) geschaltet sind und
wobei die Sources und die Substrate der eingangsseitigen PMOS- und NMOS-Transistoren (16,20) mit dem Eingangsanschluss (12) und die Sources sowie die Substrate der ausgangsseitigen PMOS- und NMOS- Transistoren (18,22) mit dem Ausgangsanschluss (14) verbunden sind und
einer Ansteuereinheit (42) für die PMOS- und NMOS-Transistoren (16, 18,20,22) zum wahlweisen Aus- oder Einschalten der PMOS- und NMOS-Transistoren ( 16,18,20,22) zum Sperren oder Durchlassen einer Spannung am Eingangsanschluss (12) gegenüber dem bzw. zum Ausgangsanschluss ( 14) oder umgekehrt, wobei die Ansteuereinheit (42) dann, wenn der Eingangsanschfuss ( 12) gegenüber dem Ausgangsanschiuss ( 14) oder umgekehrt gesperrt sein soll, an das Gate des eingangsseitigen PMOS-Transistors ( 16) sowie an das Gate des ausgangsseitigen PMOS-Transistors (18) jeweils eine Steuerspannung anlegt, die größer als die Spannung am Eingangs- bzw. Ausgangsanschiuss (12,14) abzüglich der Schwelien- spannung des betreffenden PMOS-Transistors ( 16,18) ist, und an das Gate des eingangsseitigen OS-Transistors (20) sowie an das Gate des ausgangsseitigen NMOS-Transistors (22) jeweils eine Steuerspannung anlegt, die kieiner als die Spannung am Eingangs- bzw. Ausgangsanschiuss (12,14) zuzüglich der Schwellenspannung des betreffenden NMOS-Transistors (20,22) ist, und
wobei die Ansteuereinheit (42) dann, wenn der Eingangsanschluss (12) leitend mit dem Ausgangsanschiuss (14) verbunden sein soll, an das Gate des eingangsseitigen PMOS-Transistors (16) sowie an das Gate des ausgangsseitigen PMOS-Transistors ( 18) jeweils eine Steuerspannung anlegt, die um mindestens die Schweilenspannung des betreffenden PMOS-Transistors (16,18) kleiner als die Spannung am Eingangs- bzw. Ausgangsanschiuss (12,14) ist, und an das Gate des eingangsseitigen NMOS-Transistors (20) sowie an das Gate des ausgangsseitigen NMOS-Transistors (22) jeweils eine Steuerspannung anlegt, die um mindestens die Schwellenspannung des betreffenden NMOS-Transistors (20,22) größer als die Spannung am Eingangsbzw. Ausgangsanschiuss ist.
2. Schalteranordnung nach Anspruch 1, dadurch gekennzeichnet, dass zwi¬ schen dem Eingangsanschluss (12) und den Gates der eingangsseitigen PMOS- und OS -Transistoren (16,20) eine eingangsseitige Span¬ nungsnachführeinheit (38) und zwischen dem Ausgangsanschiuss ( 14) und den Gates der ausgangsseitigen PMOS- und NMOS-Transistoren (18,22) eine ausgangsseitige Spannungsnachführeinheit (40) geschaltet ist, wobei die Spannungen an den Gates der beiden eingangsseitigen PMOS- und NMOS-Transistoren (16,20) der Spannung am Eingangsanschluss (12) nachführbar und die Spannungen an den Gates der beiden ausgangsseitigen PMOS- und MOS-Transistoren (18,22) der Spannung am Ausgangsanschiuss (14) nachführbar sind, und dass die Ansteuerein- heit dann, wenn der Eingangsanschiuss (12) gegenüber dem Ausgangsanschiuss (14) gesperrt sein soll, an die Gates der PMOS- und NMOS- Transistoren ( 16,18,20,22) neben deren der Spannung am Eingangsbzw. Ausgangsanschiuss ( 12,14) nachgeführten Spannung keine weitere Steuerspannung oder eine diese Transistoren ( 16,18,20,22) weiterhin sperrende Steuerspannung anlegt, und dann, wenn der Eingangsanschiuss (12) mit dem Ausgangsanschiuss (14) leitend verbunden sein soll, an die Gates der PMOS- und NMOS-Transistoren (16, 18,20,22) neben deren der Spannung am Eingangs- bzw. Ausgangsanschiuss (12,14) nachgeführten Spannung die Schwellenspannung des jeweiligen PMOS- bzw. NMOS-Transistors ( 16, 18,20,22) anlegt.
3. Schalteranordnung zum Durchschalten von positiven und negativen Spannungen an einem Eingang zu einem Ausgang, mit
einem Eingangsanschiuss (12),
einem Ausgangsanschiuss ( 14),
einer Serienschaltung (24) aus zwei PMOS-Transistoren (16,18) mit jeweils einem Gate, einem Source und einem Drain und einem Sub¬ strat (34) sowie parasitären Dioden (36) zwischen dem Source bzw. dem Drain einerseits und dem Substrat andererseits, wobei die parasitären Dioden (36) zur Verhinderung des nicht gewollten Durchschaltens einer Spannung gegeneinander geschaltet sind,
wobei die Serienschaltung (24) zwischen den Eingangs- und Ausgangsanschlüssen (12,14) geschaltet ist und
wobei die Sources und die Substrate des eingangsseitigen PMOS- Transistors (16) mit dem Eingangsanschiuss (12) und die Sources sowie die Substrate des ausgangsseitigen PMOS-Transistors (18) mit dem Ausgangsanschiuss (14) verbunden sind und
einer AnSteuereinheit (42) für die PMOS-Transistoren (16,18) zum wahlweisen Sperren oder Durchlassen einer Spannung am Eingangsanschiuss (12) gegenüber dem bzw. zum Ausgangsanschiuss ( 14) oder umgekehrt, wobei die Ansteuereinheit (42) dann, wenn der Eingangsanschiuss ( 12) gegenüber dem Ausgangsanschluss (14) oder umgekehrt gesperrt sein so!!, an das Gate des eingangsseitigen PMOS-Transistors ( 16) sowie an das Gate des ausgangsseitigen PMOS-Transistors (18) jeweils eine Steuerspannung anlegt, die größer als die Spannung am Eingangs- bzw. Ausgangsansch!uss (12,14) abzüglich der Schwel!en- spannung des betreffenden PMOS-Transistors ( 16,18) ist, und wobei die Ansteuereinheit (42) dann, wenn der Eingangsanschiuss (12) !eitend mit dem Ausgangsanschluss (14) verbunden sein soll, an das Gate des eingangsseitigen PMOS-Transistors ( 16) sowie an das Gate des ausgangsseitigen PMOS-Transistors ( 18) jeweils eine Steuerspannung anlegt, die um mindestens die Schwellenspannung des betreffenden PMOS-Transistors (16,18) kleiner als die Spannung am Eingangs- bzw. Ausgangsanschluss ( 12, 14) ist.
4. Schalteranordnung zum Durchschalten von positiven und negativen Spannungen an einem Eingang zu einem Ausgang, mit
einem Eingangsanschiuss (12),
einem Ausgangsanschluss ( 14),
einer Serienschaltung (26) aus zwei NMOS-Transistoren (20,22) mit jeweils einem Gate, einem Source und einem Drain und einem Substrat (34) sowie parasitären Dioden (36) zwischen dem Source bzw. dem Drain einerseits und dem Substrat (34) andererseits, wobei die parasitären Dioden (36) zur Verhinderung des nicht gewollten Durch- scha!tens einer Spannung gegeneinander geschaltet sind,
wobei die Serienschaltung (26) zwischen den Eingangs- und Aus¬ gangsanschlüssen (12,14) geschaltet ist und
wobei die Sources und die Substrate des eingangsseitigen NMOS- Transistors (20) mit dem Eingangsanschiuss ( 12) und die Sources sowie die Substrate der ausgangsseitigen NMOS-Transistors (22) mit dem Ausgangsanschluss (14) verbunden sind und
einer Ansteuereinheit (42) für die NMOS-Transistoren (20,22) zum wahiweisen Aus- oder Einschalten der PMOS- und NMOS-Transistoren (16, 18,20,22) zum Sperren oder Durchlassen einer Spannung am Eingangsanschluss (12) gegenüber dem bzw. zum Ausgangsanschluss (14) oder umgekehrt,
wobei die Ansteuereinheit (42) dann, wenn der Eingangsanschluss ( 12) gegenüber dem Ausgangsanschluss (14) oder umgekehrt gesperrt sein soll, an das Gate des eingangsseitigen NM OS-Transistors (20) sowie an das Gate des ausgangsseitigen NM OS-Transistors (22) jeweils eine Steuerspannung anlegt, die kleiner als die Spannung am Eingangs- bzw. Ausgangsanschluss (12, 14) zuzüglich der Schwelien- spannung des betreffenden NMOS-Transistors (20,22) ist, und wobei die Ansteuereinheit (42) dann, wenn der Eingangsanschluss (12) leitend mit dem Ausgangsanschluss (14) verbunden sein soll, an das Gate des eingangsseitigen NMOS-Transistors (20) sowie an das Gate des ausgangsseitigen NMOS-Transistors (22) jeweils eine Steuerspannung anlegt, die um mindestens die Schwellenspannung des betreffenden NMOS-Transistors (20,22) größer als die Spannung am Eingangs- bzw. Ausgangsanschluss ist.
5. Schalteranordnung nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass zwischen dem Eingangsanschluss ( 12) und dem Gate des eingangsseitigen PMOS- bzw. NMOS-Transistors (16,20) eine eingangsseitige Spannungsnachführeinheit (38) und zwischen dem Ausgangsanschluss (14) und dem Gate des ausgangsseitigen PMOS- bzw. NMOS-Transistors (18,22) eine ausgangsseitige Spannungsnachführeinheit (40) geschaltet ist, wobei die Spannung an dem Gate des eingangsseitigen PMOS- bzw. MOS-Transistors (16,20) der Spannung am Eingangsanschluss (12) nachführbar und die Spannung an dem Gate des ausgangsseitigen PMOS- bzw. NMOS-Transistors (18,22) der Spannung am Ausgangsanschluss (14) nachführbar ist, und dass die Ansteuereinheit dann, wenn der Ein¬ gangsanschluss (12) gegenüber dem Ausgangsanschluss ( 14) gesperrt sein soll, an die Gates der beiden PMOS- bzw. NMOS-Transistoren (16,18,20,22) neben deren der Spannung am Eingangs- bzw. Ausgangs¬ anschluss (12,14) nachgeführten Spannung keine weitere Steuerspannung oder eine diese Transistoren (16,18,20,22) weiterhin sperrende Steuerspannung anlegt, und dann, wenn der Eingangsanschluss ( 12) mit dem Ausgangsanschluss (14) leitend verbunden sein soll, an die Gates der beiden PMOS- bzw. NMOS-Transistoren (16,18,20,22) neben deren der Spannung am Eingangs- bzw. Ausgangsanschluss (12,14) nachgeführten Spannung die Schwellenspannung des jeweiligen PMOS- bzw. MOS-Transistors ( 16,18,20,22) anlegt.
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