WO2012132221A1 - Ｐｗｍ信号生成回路及びプロセッサシステム - Google Patents

Ｐｗｍ信号生成回路及びプロセッサシステム Download PDF

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Definitions

  • the present invention relates to a PWM signal generation circuit and a processor system, and more particularly to a PWM signal generation circuit and a processor system having a soft start function for gradually increasing the duty of a PWM signal.
  • PWM Pulse Width Modulation
  • a switching power supply circuit performs a switching operation using a PWM signal.
  • the voltage level of the output voltage generated by the switching power supply circuit can be controlled by varying the pulse width of the PWM signal.
  • the duty ratio at the start of the PWM signal is set small and soft start control is performed to increase the duty ratio as time passes, the rising waveform of the output voltage is shaped. I can do it.
  • Patent Document 1 An example of such a PWM signal generation circuit is disclosed in Patent Document 1.
  • the switching power supply soft start method disclosed in Patent Document 1 the duty ratio of a PWM signal to be generated is gradually increased while monitoring the voltage level of the output voltage VOUT of the switching power supply circuit.
  • the difference between the reference voltage Vref and the output voltage VOUT must be calculated at all times, and if this difference calculation is performed by processor processing, the processor
  • Patent Documents 2 and 3 disclose PWM signal generation circuits that realize soft start control of PWM signals without monitoring the output voltage of a control target circuit such as a switching power supply circuit.
  • Patent Document 2 various setting signals are given to a logic circuit to generate a PWM signal (FIGS. 1 to 3 of Patent Document 2).
  • soft start control is realized by the circuit shown in FIG.
  • the output value of the DFF 5 is set to “0H” and the signal EN1 is set to “L”. Due to the output value “0H” and the signal PM1ONS “L”, the output of the gate 612 becomes “H”, the output value “0H” of the DFF5 is changed to “1H”, and sent to the CB15.
  • the signal PM1 changes from “L” to “H”, but since the signal EN1 is “L”, the signal PWM1 is maintained at “L” by the gate 205. Due to the signal PM1ONS “H” and the signal RDWN1 “L”, the output value of the DFF5 remains “0H” and is input to the CB15. Thereafter, the register value of the DFF 5 is updated to “1H” through a predetermined calculation, the signal EN1 of the on-width output control unit 61 is also changed to “H”, and the PWM signal is output.
  • Patent Document 3 discloses a soft start circuit for a switching power supply.
  • This soft start circuit has a triangular wave generation circuit, an error amplifier, and a PWM comparator, and normally, the PWM comparator compares the triangular wave amplitude output of the triangular wave generation circuit with the output voltage of the error amplifier as a reference (comparison) voltage.
  • a resistance network for setting an upper / lower limit value of a triangular wave amplitude of the triangular wave generating circuit at the time of starting the power supply, and a resistance network group using the same means as an upper / lower limit value setting unit including a switch;
  • the switch group includes a soft start reference value setting unit, and a counting circuit that counts a triangular wave period of a triangular wave generation circuit for switching the switch group to obtain a plurality of arbitrary soft start times.
  • Patent Documents 2 and 3 the PWM signal cannot be output immediately after the start of the generation of the PWM signal, and the timing for switching the circuit to which the PWM signal is supplied from the stopped state to the operating state cannot be optimally controlled (for example, there are restrictions on the timing of transition to the operating state.
  • One aspect of the PWM signal generation circuit is a PWM signal generation circuit that generates a PWM signal, the initial duty setting signal that specifies a value of an initial duty ratio at the start of generation of the PWM signal, and the PWM A target duty setting signal for specifying a target duty ratio value of the signal, a slope setting signal for specifying a slope setting value for specifying a rate of change of the duty ratio until the initial duty ratio reaches the target duty ratio, and a clock signal A duty setting unit that generates a duty control signal that specifies a duty ratio for each cycle of the PWM signal based on the output of the PWM signal, and a cycle setting value that indicates the length of one cycle of the PWM signal based on the cycle setting signal.
  • a PWM signal having a cycle according to a cycle setting unit, a cycle according to the cycle set value, and a duty ratio according to a value of the duty control signal; And an output control unit for generating the initial duty every time the number of times the number of clocks of the clock signal reaches the period setting value reaches the slope setting value. Is increased to the target duty ratio.
  • One aspect of a processor system is a processor system that outputs a PWM signal to a circuit to be controlled provided outside, a memory that stores a program and setting values used in the processor system, and a PWM signal generator A PWM signal generation unit, an initial duty setting signal that specifies an initial duty ratio value at the start of generation of the PWM signal, and a target duty ratio value of the PWM signal.
  • the PWM signal Duty setting unit that generates a duty control signal that specifies a duty ratio for each cycle
  • a period setting unit that outputs a period setting value indicating the length of one period of the PWM signal based on the period setting signal, the period according to the period setting value, and the duty ratio according to the value of the duty control signal
  • An output control unit that generates a PWM signal based on the clock signal, and the duty setting unit, the number of times that the number of clocks of the clock signal has reached the period setting value,
  • the value of the initial duty ratio is increased to the value of the target duty ratio
  • the calculation core reads the program and the setting value to read the initial duty setting signal, the target duty setting signal, the inclination setting signal, and the period setting.
  • a signal is generated and provided to the PWM signal generation unit.
  • the PWM signal is generated based on the initial duty setting signal, the target duty setting signal, the slope setting signal, and the period setting signal, each of which has a fixed value.
  • the PWM signal generation circuit and the processor system according to the present invention can generate the PWM signal immediately after the start of the generation of the PWM signal.
  • the PWM signal is generated based on the clock signal.
  • the value of the initial duty ratio is updated based on this clock signal.
  • the soft start controlled PWM signal can be output immediately after the start of the generation process.
  • FIG. 1 is a block diagram of a processor system to which the present invention is applied. It is a circuit diagram which shows the example of the power supply circuit controlled by the processor system shown in FIG. It is a circuit diagram which shows the example of the power supply circuit controlled by the processor system shown in FIG. It is a circuit diagram which shows the example of the power supply circuit controlled by the processor system shown in FIG. It is a circuit diagram which shows the example of the power supply circuit controlled by the processor system shown in FIG. It is a circuit diagram which shows the example of the power supply circuit controlled by the processor system shown in FIG.
  • 1 is a block diagram of a PWM signal generation circuit according to a first exemplary embodiment
  • 3 is a timing chart showing the operation of the PWM signal generation circuit according to the first exemplary embodiment
  • 4 is a first timing chart showing a relationship between an initial duty value and a target duty value used in the PWM signal generation circuit according to the first embodiment and an output voltage of the power supply circuit.
  • 6 is a second timing chart illustrating a relationship between an initial duty value and a target duty value used in the PWM signal generation circuit according to the first embodiment and an output voltage of the power supply circuit.
  • 6 is a third timing chart illustrating a relationship between an initial duty value and a target duty value used in the PWM signal generation circuit according to the first embodiment and an output voltage of the power supply circuit.
  • FIG. 6 is a fourth timing chart illustrating a relationship between a slope setting value used in the PWM signal generation circuit according to the first embodiment and an output voltage of the power supply circuit.
  • FIG. 10 is a fifth timing chart illustrating a relationship between a slope setting value used in the PWM signal generation circuit according to the first embodiment and an output voltage of the power supply circuit.
  • FIG. 3 is a block diagram of a PWM signal generation circuit according to a second exemplary embodiment. 6 is a detailed block diagram of a first example of an output monitor unit used in the second embodiment.
  • FIG. FIG. 10 is a detailed block diagram of a second example of the output monitor unit used in the second embodiment. It is a 1st timing chart which shows the output voltage detection result using the output monitor unit shown in FIG. FIG.
  • FIG. 6 is a block diagram of a PWM signal generation circuit according to a third exemplary embodiment. 6 is a timing chart showing a PWM signal generated by a PWM signal generation circuit according to a third embodiment and an output voltage generated by a power supply circuit based on the PWM signal. FIG. 6 is a block diagram of a PWM signal generation circuit according to a fourth exemplary embodiment.
  • Embodiment 1 Embodiments of the present invention will be described below with reference to the drawings.
  • FIG. 1 shows a schematic diagram of a processor system MCU to which the present invention is applied.
  • the processor system MCU according to the present invention includes a memory MEM, a calculation core PE, a clock generation unit CG, a PWM signal generation unit PG, an output monitor unit MON, an IO unit IOU, and a peripheral circuit PERI.
  • FIG. 1 shows the control target circuit PWR controlled by the processor system MCU.
  • the control target circuit PWR is, for example, a power supply circuit, and generates and generates a boosted voltage obtained by boosting the power supply voltage based on a PWM signal generated by the PWM signal generation unit PG or a stepped down voltage obtained by reducing the power supply voltage.
  • the power supply supplies the voltage to other circuits.
  • the memory MEM stores programs used by the processor system MCU, setting values used for operating the processor system MCU, and the like.
  • the arithmetic core PE performs specific processing required for the processor system MCU based on a program stored in the memory MEM or a program read from the outside.
  • the clock generation unit CG generates a clock signal used in each circuit block in the processor system MCU.
  • the clock signal generated by the clock generation unit CG may be output to the outside.
  • the clock signal used in the processor system MCU can be supplied from an external circuit.
  • PWM signal generation unit PG generates a PWM signal to be output to the outside.
  • This PWM signal generation unit PG can also be realized by using the timer function of the processor system MCU, for example.
  • the PWM signal generation unit PG may be mounted as a functional circuit different from the timer function.
  • the output monitor unit MON monitors the voltage of the external circuit node. Then, the output monitor unit MON converts a voltage having an analog value into a digital value.
  • the output monitor unit MON transmits the voltage level of the voltage value obtained from the outside as a digital value in the processor system MCU. In the example of FIG. 1, the output voltage of a power circuit provided outside can be monitored, and a digital value corresponding to the output voltage level can be taken into the processor system MCU.
  • the output monitor unit MON can be configured by a circuit capable of converting an analog value into a digital value, such as an analog-digital converter (for example, ADC (Analog Digital Digital Converter)), a comparator circuit, or the like.
  • the IO unit IOU communicates with an external circuit and receives a control signal to the processor system MCU or transmits a processing result of the processor system MCU.
  • Specific examples of the IO unit IOU include an SPI unit and a UART unit.
  • the SPI unit performs communication of SPI (System (Packet Interface) standard which is 3-wire or 4-wire serial communication.
  • a UART (Universal Asynchronous Receiver Retransmitter) unit converts a serial signal according to an asynchronous method into a parallel signal and performs conversion in the opposite direction.
  • the peripheral circuit PERI is a circuit other than the circuit blocks described above, and includes a circuit block used by the arithmetic core PE.
  • a timer unit for example, a timer unit, a watchdog timer unit, a DMA (Direct Memory Access) unit, a low voltage detection unit, a power-on reset (POR) unit, or the like can be considered.
  • DMA Direct Memory Access
  • POR power-on reset
  • the arithmetic core PE, the memory MEM, the PWM signal generation unit PG, the PWM signal generation unit PG, the output monitor unit MON, the IO unit IOU, and the peripheral circuit PERI are mutually connected by a bus. It becomes the composition which is done.
  • power is supplied to the processor system MCU from another circuit.
  • the processor system MCU described so far is an example of a processor system to which the present invention is applied.
  • the program and data stored in the memory MEM can be appropriately changed according to the system specifications.
  • the connection between the circuit blocks may be, for example, a configuration in which a plurality of buses are connected, and the arithmetic core PE and another circuit block are directly connected without via the bus. There may be.
  • the processor system MCU can generate a PWM signal and give it to the control target circuit PWR.
  • the processor system MCU can control the duty of the PWM signal, the generation timing of the PWM signal, or the like by the voltage of a node in the control target circuit, a control signal supplied from another circuit, or the like. Therefore, in order to clarify the usage form of the PWM signal generated by the processor system MCU, a power supply circuit which is an example of the control target circuit PWR will be described.
  • the power supply circuit described below drives an LED (Light Emitting Diode) as a load circuit, but the load circuit is not limited to an LED, and may be a general circuit.
  • FIGS. 2A to 2D show examples of power supply circuits for driving LEDs.
  • the power supply circuit is denoted by PWR.
  • an NMOS transistor is used as an output transistor for performing a switching operation.
  • this output transistor can also be composed of a PMOS transistor, and can be composed of a PNP transistor or an NPN transistor. You can also
  • the power supply circuit PWR shown in FIG. 2A is a step-down power supply circuit.
  • the power supply circuit PWR includes an NMOS transistor OM, an inductor L, a diode Di, a capacitor C, and a resistor Rm.
  • the drain of the NMOS transistor OM is connected to the power supply terminal to which the input voltage Vin is applied, and the source is connected to the cathode of the diode Di.
  • a PWM signal is given to the gate of the NMOS transistor OM, and the NMOS transistor OM performs a switching operation according to the voltage level of the PWM signal.
  • the anode of the diode Di is connected to the ground terminal.
  • One end of the inductor L is connected to a node between the source of the NMOS transistor OM and the cathode of the diode Di.
  • a capacitor C is connected between the other end of the inductor L and the ground terminal. Then, an output voltage VOUT corresponding to the amount of charge accumulated in the capacitor C is generated at a node between one end of the capacitor C and the other end of the inductor L. The electric charge accumulated in the capacitor C is supplied to the LED as an output current IOUT.
  • a resistor Rm is connected between the cathode of the LED and the ground terminal. An output current IOUT flowing through the LED flows through the resistor Rm.
  • a voltage corresponding to the output current IOUT and the resistance value of the resistor Rm is generated at both ends of the resistor Rm.
  • This voltage is given to the output monitor unit MON of the processor system MCU as an output current monitor voltage.
  • the processor system MCU generates a PWM signal having a duty ratio or frequency that makes the voltage level of the output current monitor voltage constant. That is, when the power supply circuit PWR shown in FIG. 2A is used, the processor system MCU and the power supply circuit PWR constitute a circuit that drives the LEDs with a constant current.
  • the power supply circuit PWR shown in FIG. 2B is a boost type power supply circuit.
  • the power supply circuit PWR includes an NMOS transistor OM, an inductor L, a diode Di, a capacitor C, and a resistor Rm.
  • One end of the inductor is connected to a power supply terminal to which an input voltage Vin is applied.
  • the drain of the NMOS transistor OM is connected to the other end of the inductor L, and the source is connected to the ground terminal.
  • a PWM signal is given to the gate of the NMOS transistor OM, and the NMOS transistor OM performs a switching operation according to the voltage level of the PWM signal.
  • the anode of the diode Di is connected to a node between the other end of the inductor L and the drain of the NMOS transistor OM.
  • a capacitor C is connected between the cathode of the diode Di and the ground terminal. Then, an output voltage VOUT corresponding to the amount of charge accumulated in the capacitor C is generated at a node between one end of the capacitor C and the cathode of the diode Di.
  • the electric charge accumulated in the capacitor C is supplied to the LED as an output current IOUT.
  • a resistor Rm is connected between the cathode of the LED and the ground terminal. An output current IOUT flowing through the LED flows through the resistor Rm.
  • a voltage corresponding to the output current IOUT and the resistance value of the resistor Rm is generated at both ends of the resistor Rm.
  • This voltage is given to the output monitor unit MON of the processor system MCU as an output current monitor voltage.
  • the processor system MCU generates a PWM signal having a duty ratio or frequency that makes the voltage level of the output current monitor voltage constant. That is, when the power supply circuit PWR shown in FIG. 2B is used, the processor system MCU and the power supply circuit PWR constitute a circuit that drives the LEDs with a constant current.
  • the power supply circuit PWR shown in FIG. 2C is a step-down power supply circuit.
  • the power supply circuit PWR includes an NMOS transistor OM, an inductor L, a diode Di, a capacitor C, and resistors Rm1 and Rm2.
  • the drain of the NMOS transistor OM is connected to the power supply terminal to which the input voltage Vin is applied, and the source is connected to the cathode of the diode Di.
  • a PWM signal is given to the gate of the NMOS transistor OM, and the NMOS transistor OM performs a switching operation according to the voltage level of the PWM signal.
  • the anode of the diode Di is connected to the ground terminal.
  • One end of the inductor L is connected to a node between the source of the NMOS transistor OM and the cathode of the diode Di.
  • a capacitor C is connected between the other end of the inductor L and the ground terminal. Then, an output voltage VOUT corresponding to the amount of charge accumulated in the capacitor C is generated at a node between one end of the capacitor C and the other end of the inductor L. The electric charge accumulated in the capacitor C is supplied to the LED as an output current IOUT.
  • resistors Rm1 and Rm2 are connected in series so as to be in parallel with the LED. That is, the output voltage VOUT applied to both ends of the LED is applied to both ends of the resistors Rm1 and Rm2.
  • an output voltage monitor voltage obtained by dividing the output voltage VOUT by the resistance ratio of the two resistors is output from a node between the resistors Rm1 and Rm2.
  • This voltage is given to the output monitor unit MON of the processor system MCU as an output voltage monitor voltage.
  • the processor system MCU generates a PWM signal having a duty ratio or frequency that makes the voltage level of the output voltage monitor voltage constant. That is, when the power supply circuit PWR shown in FIG. 2C is used, the processor system MCU and the power supply circuit PWR constitute a circuit that drives the LEDs with a constant voltage.
  • the power supply circuit PWR shown in FIG. 2D is a boost type power supply circuit.
  • the power supply circuit PWR includes an NMOS transistor OM, an inductor L, a diode Di, a capacitor C, and resistors Rm1 and Rm2.
  • One end of the inductor is connected to a power supply terminal to which an input voltage Vin is applied.
  • the drain of the NMOS transistor OM is connected to the other end of the inductor L, and the source is connected to the ground terminal.
  • a PWM signal is given to the gate of the NMOS transistor OM, and the NMOS transistor OM performs a switching operation according to the voltage level of the PWM signal.
  • the anode of the diode Di is connected to a node between the other end of the inductor L and the drain of the NMOS transistor OM.
  • a capacitor C is connected between the cathode of the diode Di and the ground terminal. Then, an output voltage VOUT corresponding to the amount of charge accumulated in the capacitor C is generated at a node between one end of the capacitor C and the cathode of the diode Di.
  • the electric charge accumulated in the capacitor C is supplied to the LED as an output current IOUT.
  • resistors Rm1 and Rm2 are connected in series so as to be in parallel with the LED. That is, the output voltage VOUT applied to both ends of the LED is applied to both ends of the resistors Rm1 and Rm2.
  • an output voltage monitor voltage obtained by dividing the output voltage VOUT by the resistance ratio of the two resistors is output from a node between the resistors Rm1 and Rm2.
  • This voltage is given to the output monitor unit MON of the processor system MCU as an output voltage monitor voltage.
  • the processor system MCU generates a PWM signal having a duty ratio or frequency that makes the voltage level of the output voltage monitor voltage constant. That is, when the power supply circuit PWR shown in FIG. 2D is used, the processor system MCU and the power supply circuit PWR constitute a circuit that drives the LEDs with a constant voltage.
  • processor system MCU is for explaining the overall configuration of the processor system to which the present invention is applied.
  • components that have not been described in the description of the processor system MCU are added as appropriate.
  • a description of the added component is also added.
  • FIG. 3 shows a block diagram of the PWM signal generation circuit 1 included in the PWM signal generation unit PG.
  • the PWM signal generation circuit 1 includes a duty setting unit 10, a cycle setting unit 20, and an output control unit 30.
  • the PWM signal generation circuit 1 receives a clock signal, an initial duty setting signal, a target duty setting signal, a tilt setting signal, and a cycle setting signal.
  • the initial duty setting signal, the target duty setting signal, the slope setting signal, and the cycle setting signal are given from the arithmetic core PE of the processor system MCU, but are given from other circuits. Also good.
  • the initial duty setting signal specifies the initial duty ratio value at the start of PWM signal generation.
  • the target duty setting signal specifies the value of the target duty ratio of the PWM signal.
  • the inclination setting signal specifies an inclination setting value that specifies a change rate of the duty ratio from the initial duty ratio to the target duty ratio.
  • the duty setting unit 10 generates a duty control signal DUT that specifies the duty ratio of the PWM signal for each cycle of the PWM signal based on the initial duty setting signal, the target duty setting signal, and the inclination setting signal. At this time, the duty setting unit 10 increases the value of the initial duty ratio to the value of the target duty ratio every time the number of times the number of clocks of the clock signal reaches the value of the period setting signal reaches the value of the inclination setting signal.
  • the number of times that the number of clocks of the clock signal has reached the value of the period setting signal can be obtained by counting the number of pulses of the period start signal CRS1 described later.
  • the duty setting unit 10 includes a first counter 12, a first comparator 13, a second comparator 16, and a selection circuit 17. Further, the duty setting unit 10 includes a slope register 11, an initial duty register 14, and a target duty register 15.
  • the inclination register 11 stores an inclination setting value SLP given by an inclination setting signal.
  • the initial duty register 14 stores an initial duty ratio value (hereinafter referred to as an initial duty value SRT) given by an initial duty setting signal.
  • the target duty register 15 stores a target duty ratio value (hereinafter referred to as a target duty value TGT) given by the target duty setting signal.
  • the first counter 12 generates the first count value CNT1 by counting the number of times the number of clocks of the clock signal has reached the value of the period setting signal, that is, the number of pulses of the period start signal CRS1.
  • the first comparator 13 resets the first count value CNT1 to the count start value and increases the initial duty ratio value in response to the first count value CNT1 reaching the slope setting value. More specifically, the first comparator 13 asserts a first reset signal CLR1 to be given to the first counter 12 in response to the first count value CNT1 reaching the slope setting value. Then, the first counter 12 resets the first count value CNT1 to a count start value (for example, 1) in response to the assertion of the first reset signal CLR1.
  • the first comparator 13 asserts an addition instruction signal ADD that increases the initial duty value SRT in response to the first count value CNT1 reaching the slope setting value SLP. Then, the initial duty register 14 increases the stored initial duty value SRT in response to the addition instruction signal ADD being asserted (for example, by adding 1 to the stored initial duty value SRT, Duty value SRT is updated).
  • the second comparator 16 generates a selection signal SEL indicating the magnitude relationship between the initial duty value SRT stored in the initial duty register 14 and the target duty value TGT stored in the target duty register 15. More specifically, the second comparator 16 sets the selection signal SEL to the first logic level (for example, 0) when the target duty value is smaller than the initial duty value SRT. The second comparator 16 sets the selection signal SEL to the second logic level (for example, 1) when the initial duty value SRT is equal to or greater than the target duty value TGT.
  • the selection circuit 17 outputs either the initial duty value SRT or the target duty value TGT as the duty control signal DUT according to the logic level of the selection signal SEL. More specifically, the selection circuit 17 outputs the initial duty value SRT as the duty control signal DUT when the selection signal SEL indicates 0. The selection circuit 17 sets the target when the selection signal SEL indicates 1. Duty value TGT is output as duty control signal DUT.
  • the cycle setting unit 20 outputs a cycle setting value TRM indicating the length of one cycle of the PWM signal based on the cycle setting signal. More specifically, the cycle setting unit 20 includes a cycle register 21. The period register 21 stores a period setting value TRM indicated by the period setting signal. Then, the period setting unit 20 outputs the period setting value TRM stored in the period register 21.
  • the output control unit 30 generates a PWM signal having a cycle according to the cycle set value and a duty ratio according to the value of the duty control signal based on the clock signal.
  • the output control unit 30 includes a second counter 31, a third comparator 32, a fourth comparator 33, and a PWM signal generator 34.
  • the second counter 31 counts the number of clocks of the clock signal to generate a second count value CNT2.
  • the third comparator 32 receives the cycle set value TRM and the second count value CNT2.
  • the third comparator 32 resets the second count value CNT2 to the count start value and notifies the cycle start in response to the second count value CNT2 reaching the cycle setting value TRM.
  • a start signal CRS1 is output. More specifically, the second comparator 32 asserts a second reset signal CLR2 to be given to the second counter 31 in response to the second count value CNT2 reaching the cycle setting value TRM. Then, the second counter 31 resets the second count value CNT2 to a count start value (for example, 1) in response to the assertion of the second reset signal CLR2.
  • the fourth comparator 33 outputs a switching signal CRS2 instructing switching of the logic level of the PWM signal in response to the second count value CNT2 reaching the value indicating the duty ratio indicated by the duty control signal DUT. To do.
  • the PWM signal generator 34 sets the logic level of the output signal (PWM signal) as a start logic level according to the cycle start signal CRS1, and sets the logic level of the PWM signal as a logic level opposite to the start logic level according to the switching signal CRS2.
  • the end logic level is as follows. In this embodiment, the logic level (start logic level) at the start of one cycle of the output PWM signal is set to 1, and the logic level (end logic level) at the end of one cycle of the PWM signal is set to 0. .
  • the PWM signal generation circuit 1 stores the initial duty value SRT, the target duty value TGT, the slope setting value SLP, and the period setting value TRM in accordance with the initial duty setting signal, the target duty setting signal, the inclination setting signal, and the period setting signal.
  • the generation process of the PWM signal is started in response to the storage.
  • FIG. 4 shows a timing chart showing an operation in which the PWM signal generation circuit generates a PWM signal in accordance with these set values. As shown in FIG. 4, the PWM signal generation circuit 1 proceeds with the generation process of the PWM signal in synchronization with the clock signal.
  • the initial duty value SRT, the target duty value TGT, the slope setting value SLP, and the cycle setting value TRM are stored in the corresponding registers.
  • 1 is set as the initial duty value SRT
  • 3 is set as the target duty value TGT
  • 2 is set as the slope setting value SLP
  • 4 is set as the cycle setting value TRM. Is done.
  • the first counter 12 starts counting the number of pulses of the period start signal CRS1 in response to the setting values being set in the register, and the second counter 31 starts counting the number of clocks of the clock signal. .
  • the second comparator 16 sets the selection signal SEL to 0.
  • the selection circuit 17 outputs the initial duty value SRT (1 in the example shown in FIG. 4) as the duty control signal DUT. Since the value of the duty control signal DUT is the same as the second count value CNT2 at the timing t1, the fourth comparator 33 sets the switching signal CRS2 to the high level until the next clock signal is input. And Then, in response to the transition of the second count value CNT2 to 2, the fourth comparator 33 sets the switching signal CRS2 to the low level.
  • the PWM signal generator 34 switches the PWM signal from the high level to the low level. Subsequently, when the second count value CNT2 reaches the cycle set value TRM (4 in the example shown in FIG. 4), the third comparator 32 performs a cycle start signal for a period during which the second count value CNT2 is 4. CRS1 is set to high level. Further, the third comparator 32 asserts the second reset signal CLR2 (for example, high level) during the period when the second count value CNT2 is 4. In response to the second reset signal CLR2, the second count value CNT2 is reset to a count initial value (for example, 1) at timing t2.
  • a count initial value for example, 1
  • the PWM signal generator 34 sets the PWM signal to the initial logic level (for example, high level) according to the falling edge of the cycle start signal CRS1.
  • the second count value CNT2 changes from 1 to 4 in accordance with the clock signal.
  • the output control unit 30 repeats the operation from timing t1 to t2.
  • the first count value CNT1 continues to count the cycle start signal CRS1 in the period from timing t1 to t3 without being reset at timing t2. That is, the first count value CNT1 changes from 1 to 2 during the period from the timing t1 to t3.
  • the first comparator 13 performs the first comparator 13 during the period in which the first count value CNT1 is 2.
  • the reset signal CLR1 and the addition instruction signal ADD are asserted (set to high level). Then, in response to the assertion of the first reset signal CLR1, the first count value CNT1 is reset to a count initial value (for example, 1).
  • the initial duty register 14 updates the initial duty value SRT with a value obtained by adding one initial duty value SRT.
  • the initial duty value SRT maintains the same value during the period until the first count value CNT1 reaches the slope setting value SLP because the addition instruction signal ADD is negated. Therefore, during the period from timing t1 to t3, the value indicated by the duty control signal DUT maintains the same value. That is, the duty ratio of the PWM signal is the same during the period from timing t1 to t3.
  • the second comparator 16 sets the selection signal SEL to 0.
  • the selection circuit 17 outputs the initial duty value SRT (2 in the example shown in FIG. 4) as the duty control signal DUT.
  • the fourth comparator is used until the next clock signal is input. 33 sets the switching signal CRS2 to high level.
  • the fourth comparator 33 sets the switching signal CRS2 to the low level.
  • the PWM signal generator 34 switches the PWM signal from the high level to the low level. Subsequently, when the second count value CNT2 reaches the cycle set value TRM (4 in the example shown in FIG. 4), the third comparator 32 performs a cycle start signal for a period during which the second count value CNT2 is 4. CRS1 is set to high level. Further, the third comparator 32 asserts (for example, high level) the second reset signal CLR2 while the second count value CNT2 is four. In response to the second reset signal CLR2, the second count value CNT2 is reset to a count initial value (for example, 1) at timing t4.
  • the PWM signal generator 34 sets the PWM signal to the initial logic level (for example, high level) according to the falling edge of the cycle start signal CRS1.
  • the second count value CNT2 changes from 1 to 4 in accordance with the clock signal.
  • the output control unit 30 repeats the operations from timing t3 to t4.
  • the first count value CNT1 continues to count the cycle start signal CRS1 in the period from the timing t3 to t5 without being reset at the timing t4. That is, the first count value CNT1 changes from 1 to 2 during the period from the timing t3 to t5.
  • the first comparator 13 performs the first comparator 13 during the period in which the first count value CNT1 is 2.
  • the reset signal CLR1 and the addition instruction signal ADD are asserted (set to high level). Then, in response to the assertion of the first reset signal CLR1, the first count value CNT1 is reset to a count initial value (for example, 1).
  • the initial duty register 14 updates the initial duty value SRT with a value obtained by adding one initial duty value SRT.
  • the initial duty value SRT maintains the same value during the period until the first count value CNT1 reaches the slope setting value SLP because the addition instruction signal ADD is negated. Therefore, during the period from timing t3 to t5, the value indicated by the duty control signal DUT maintains the same value. That is, the duty ratio of the PWM signal is the same during the period from the timing t3 to t5. In the period from timing t3 to t5, the value of the duty control signal DUT is larger than that in the period from timing t1 to t3. Therefore, the duty ratio of the PWM signal is generated at timing t3 to t5 from that generated at timing t1 to t3. What is done is bigger.
  • the second comparator 16 sets the selection signal SEL to 1.
  • the selection circuit 17 outputs the target duty value TGT (3 in the example shown in FIG. 4) as the duty control signal DUT.
  • the fourth comparator is used until the next clock signal is input. 33 sets the switching signal CRS2 to high level. Then, in response to the transition of the second count value CNT2 to 4, the fourth comparator 33 sets the switching signal CRS2 to the low level.
  • the PWM signal generator 34 switches the PWM signal from the high level to the low level. Subsequently, when the second count value CNT2 reaches the cycle set value TRM (4 in the example shown in FIG. 4), the third comparator 32 performs a cycle start signal for a period during which the second count value CNT2 is 4. CRS1 is set to high level. Further, the third comparator 32 asserts (for example, high level) the second reset signal CLR2 while the second count value CNT2 is four. In response to the second reset signal CLR2, the second count value CNT2 is reset to a count initial value (for example, 1) at timing t6.
  • a count initial value for example, 1
  • the PWM signal generator 34 sets the PWM signal to the initial logic level (for example, high level) according to the falling edge of the cycle start signal CRS1.
  • the second count value CNT2 changes from 1 to 4 in accordance with the clock signal.
  • the output control unit 30 repeats the operations from timing t5 to t6.
  • the first count value CNT1 continues to count the cycle start signal CRS1 in the period from timing t5 to t7 without being reset at timing t6. That is, the first count value CNT1 changes from 1 to 2 during the period from the timing t5 to t7.
  • the first comparator 13 performs the first comparator 13 during the period in which the first count value CNT1 is 2.
  • the reset signal CLR1 and the addition instruction signal ADD are asserted (set to high level). Then, in response to the assertion of the first reset signal CLR1, the first count value CNT1 is reset to a count initial value (for example, 1).
  • the initial duty register 14 updates the initial duty value SRT with a value obtained by adding one initial duty value SRT.
  • the target duty value TGT maintains a value equal to or lower than the initial duty value SRT. Therefore, in the period after timing t5, the value indicated by the duty control signal DUT maintains the same value (target duty value TGT). That is, the duty ratio of the PWM signal is the same during the period after timing t5. In the period after the timing t5, the value of the duty control signal DUT becomes larger than the period from the timing t3 to t5. For this reason, the duty ratio of the PWM signal is greater when it is generated after timing t5 than when it is generated at timing t3 to t5.
  • the power supply circuit for example, the power supply circuit PWR in FIG. 2B.
  • FIGS. 5 to 7 The relationship among the initial duty value SRT, target duty value TGT, slope setting value SLP and output voltage used in the PWM signal generation circuit 1 according to the first embodiment will be described with reference to FIGS.
  • the target duty value TGT and the slope setting value SLP are constant.
  • the initial duty value SRT and the target duty value SRT are constant. did.
  • the first timing chart shown in FIG. 5 shows the rising waveform of the output voltage when the initial duty value SRT and the target duty value TGT are appropriately set.
  • the output voltage stabilizes at a voltage level between the target lower limit value VREF1 and the target upper limit value VREF2 after exceeding the target lower limit value VREF1.
  • the initial duty value SRT is made smaller than the example shown in the first timing chart.
  • the slope setting value SLP is the same as in the example shown in FIG. 5
  • the time TSS2 required for the output voltage to reach the target lower limit value VREF1 is longer than TSS1 in FIG. At this time, a problem arises when the time TSS2 becomes longer than the standard value.
  • the initial duty value SRT is made larger than the example shown in the first timing chart.
  • the slope setting value SLP is the same as that shown in FIG. 5
  • the time TSS2 required for the output voltage to reach the target lower limit value VREF1 is shorter than TSS1 in FIG.
  • the slope setting value SLP is made smaller than the example shown in the first timing chart.
  • the time TSS4 required for the output voltage to reach the target lower limit value VREF1 is longer than TSS1 in FIG.
  • the output voltage exceeds the target lower limit value VREF1
  • the slope setting value SLP is made larger than the example shown in the first timing chart.
  • the time TSS5 required for the output voltage to reach the target lower limit value VREF1 is shorter than TSS1 in FIG.
  • the example shown in FIG. 9 has a problem that overshoot occurs when the output voltage rises.
  • the initial duty value SRT, the target duty value TGT, and the slope setting value SLP are set so as to be in advance so that the output voltage has a rising waveform as shown in FIG.
  • These set values can be optimized by measuring the output voltage in advance using the PWM signal generation circuit 1 and obtaining the optimum values. Note that the final voltage level of the output voltage can be increased or decreased by increasing or decreasing the target duty value TGT.
  • the PWM signal generation circuit 1 starts generating a PWM signal in response to the initial duty value SRT, the target duty value TGT, the slope setting value SLP, and the cycle setting value TRM being set. To do. At this time, the PWM signal generation circuit 1 according to the first embodiment directly determines the duty ratio of the PWM signal from these set values. That is, the PWM signal generation circuit 1 can determine the duty ratio of the PWM signal without calculation when starting the generation of the PWM signal. Since the PWM signal generation circuit 1 needs a reference voltage supplied as an analog voltage or the like, generation of a PWM signal can be started without waiting for the rise of these voltages. For this reason, the PWM signal generation circuit 1 can generate a PWM signal immediately after the start of PWM signal generation.
  • the PWM signal generation circuit 1 generates a PWM signal in synchronization with the clock signal, and varies the duty ratio of the PWM signal according to the count number of the clock signal.
  • the PWM signal generation circuit 1 only performs a process of updating the value according to the count value of the number of clocks when the duty ratio is varied. For this reason, the PWM signal generation circuit 1 can perform soft start control of the PWM signal while simplifying the processing related to the calculation.
  • the rising characteristics of the voltage output from the power supply circuit and the like are optimized by changing the setting values of the initial duty value SRT, the target duty value TGT, and the slope setting value SLP.
  • the load circuit driven by the power supply circuit is an LED
  • the overshoot of the output voltage has a problem of shortening the lifetime of the LED.
  • undershoot occurs in the output voltage for driving the LED, there is a problem that causes flickering.
  • the rising waveform of the PWM signal can be optimized by the set value, so that the above problem in the control target circuit (power supply circuit and load circuit) is easily solved. be able to.
  • the PWM signal generation circuit 1 according to the first embodiment can be configured by a circuit having a small circuit scale such as a counter, a register, a comparator, and a selection circuit. Thereby, the PWM signal generation circuit 1 according to the first exemplary embodiment can reduce the circuit scale and the chip area.
  • Embodiment 2 In the second embodiment, a method for automatically adjusting the initial duty value SRT, the target duty value TGT, the slope setting value SLP, and the like used in the PWM signal generation operation according to the first embodiment will be described.
  • the setting value adjustment method according to the second embodiment uses the arithmetic core PE, the output monitor unit MON, the memory MEM, and the PWM signal generation unit PG shown in FIG.
  • the PWM signal generation circuit 2 is used as the PWM signal generation unit PG.
  • FIG. 10 shows a block diagram of the PWM signal generation circuit 2 according to the second exemplary embodiment.
  • the PWM signal generation circuit 2 is obtained by adding an operation control function based on the PWM signal generation start signal to the PWM signal generation circuit 1 according to the first embodiment.
  • a first counter 12 a is provided instead of the first counter 12
  • a second counter 31 a is provided instead of the second counter 31.
  • the first counter 12a generates the first count value CNT1 by counting the number of times the number of clocks of the clock signal reaches the value of the period setting signal, that is, the number of pulses of the period start signal CRS1.
  • the first counter 12a resets the first count value CNT1 to the count start value in response to the assertion of the first clear signal CLR1. Further, the first counter 12a counts the number of clock signals when the PWM signal generation start signal is asserted, and counts the number of clock signals when the PWM signal generation start signal is negated. To stop.
  • the second counter 31a counts the number of clock signals to generate a second count value CNT2. In addition, the second counter 31a resets the second count value CNT2 to the count start value in response to the assertion of the second clear signal CLR2. Further, the second counter 31a counts the clock number of the clock signal when the PWM signal generation start signal is asserted, and counts the clock number of the clock signal when the PWM signal generation start signal is negated. To stop.
  • the PWM signal generation circuit 2 stops generating the PWM signal because the clock signal is not counted.
  • the PWM signal generating circuit 2 generates a PWM signal in accordance with the clock signal counting operation. That is, the PWM signal generation start signal is a signal that controls the start and stop of the PWM signal generation process of the PWM signal generation circuit 2. In the second embodiment, it is assumed that the PWM signal generation start signal is a signal for the arithmetic core PE to control assertion and negation.
  • FIG. 11 shows an example of the output monitor unit MON.
  • the output monitor unit 40 shown in FIG. 11 includes comparators COMP1 and COMP2, and a time series information storage register 41.
  • the monitor voltage obtained from the control target circuit (for example, the power supply circuit PWR) is input to the normal rotation input terminal, and the target lower limit value VREF1 is input to the inverting input terminal.
  • the comparator COMP1 sets the output signal (for example, the lower limit detection signal) to a high level when the monitor voltage is larger than the target lower limit value VREF1.
  • the monitor voltage obtained from the power supply circuit PWR is input to the normal rotation input terminal, and the target upper limit value VREF2 is input to the inverting input terminal.
  • the comparator COMP2 sets the output signal (for example, the upper limit detection signal) to a high level when the monitor voltage is larger than the target upper limit value VREF2.
  • the time-series information storage register 41 receives a clock signal (for example, a signal similar to the clock signal given to the PWM signal generation circuit 2) and a PWM signal generation start signal.
  • the time-series information storage register 41 accumulates the logic levels of the lower limit detection signal and the upper limit detection signal using the clock signal as a sampling clock during the period when the PWM signal generation start signal is asserted. That is, in the time series information storage register 41, time series information of measurement values is generated with the time point when the PWM signal generation start signal is asserted as the start time point and the time point when the PWM signal generation start signal is negated as the end time point.
  • the This time series information is referred to by the operation core PE.
  • FIG. 12 is a block diagram showing another form of the output monitor unit MON.
  • the output monitor unit 50 shown in FIG. 12 includes an A / D converter 51 and a time series information storage register 52.
  • the A / D converter 51 outputs a monitor voltage value signal corresponding to the voltage level of the monitor voltage obtained from the power supply circuit PWR.
  • This monitor voltage value signal is a digital signal and has a value indicating the voltage level of the monitor voltage.
  • the time series information storage register 52 receives a clock signal (for example, a signal similar to the clock signal given to the PWM signal generation circuit 2) and a PWM signal generation start signal.
  • the time-series information storage register 41 accumulates the value of the monitor voltage value signal using the clock signal as a sampling clock during the period when the PWM signal generation start signal is asserted.
  • the time-series information storage register 52 generates time-series information of measured values with the time when the PWM signal generation start signal is asserted as the start time and the time when the PWM signal generation start signal is negated as the end time.
  • the This time series information is referred to by the operation core PE.
  • FIGS. 13 to 15 are timing charts showing the relationship between the rising waveform of the output voltage generated in the power supply circuit and the change in the upper limit detection signal and the lower limit detection signal when the rising waveform of the output voltage is monitored.
  • the first timing chart shown in FIG. 13 shows a timing chart when the output voltage overshoot and undershoot are within a predetermined range determined by the target lower limit value VREF1 and the target upper limit value VREF2.
  • the output voltage exceeds the target lower limit value VREF1 after the time TSS has elapsed since the PWM signal generation start signal was asserted. Therefore, the lower limit detection signal rises after the time TSS has elapsed since the PWM signal generation start signal was asserted. Thereafter, the lower limit detection signal maintains a high level.
  • the upper limit detection signal maintains the low level.
  • the second timing chart shown in FIG. 14 is a timing chart when the output voltage overshoot occurs.
  • the output voltage exceeds the target lower limit value VREF1 after the time TSS has elapsed since the PWM signal generation start signal was asserted. Therefore, the lower limit detection signal rises after the time TSS has elapsed since the PWM signal generation start signal was asserted. Thereafter, the lower limit detection signal maintains a high level.
  • the upper limit detection signal becomes high level in a period corresponding to a period in which the output voltage exceeds the target upper limit value VREF2.
  • the third timing chart shown in FIG. 15 is a timing chart when the output voltage undershoot occurs.
  • the output voltage exceeds the target lower limit value VREF1 after the time TSS has elapsed since the PWM signal generation start signal was asserted. Therefore, the lower limit detection signal rises after the time TSS has elapsed since the PWM signal generation start signal was asserted. Thereafter, the output voltage falls below the target lower limit value. Therefore, the lower limit detection signal is at a low level for a period corresponding to a period in which the output voltage falls below the target lower limit value. Then, when the output voltage again exceeds the target lower limit value VREF1, the lower limit detection signal becomes high level. On the other hand, since the output voltage does not exceed the target upper limit value VREF2, the upper limit detection signal maintains the low level.
  • the output monitor unit 40 As shown in FIGS. 13 to 15, in the output monitor unit 40, the logic levels of the lower limit detection signal and the upper limit detection signal change according to the fluctuation of the output voltage. Then, the output monitor unit 40 records the time change of the output voltage by accumulating the logic levels of the lower limit detection signal and the upper limit detection signal in time series in the time series information storage register. Then, the calculation core PE refers to the time series information of the measurement values, so that the calculation core PE determines whether the fluctuation of the output voltage is appropriate and which parameter of the set value should be changed. Judgment can be made.
  • FIG. 16 is a flowchart showing the procedure of the adjustment method according to the second embodiment.
  • the arithmetic core PE performs processing according to the flowchart shown in FIG.
  • the set value is adjusted during the period in which the computing core PE is in the test mode.
  • the adjustment timing of the set value may be performed, for example, as one of the activation processes of the processor system MCU, or may be performed constantly.
  • the arithmetic core PE reads a setting value (for example, an initial duty value) for operating the PWM signal generation circuit 2 from the memory MEM, and reads the read value. Store in the register of the PWM signal generation circuit 2 (step S1).
  • a setting value for example, an initial duty value
  • the operation core PE asserts the PWM signal generation start signal, and negates the PWM signal generation start signal after a predetermined time (step S2). Thereby, the PWM signal generation circuit 2 generates a PWM signal for a predetermined time. Further, the output monitor unit 40 generates time series information of measured values obtained by measuring the output voltage in the time series information storage register 41. Thereafter, the operation core PE acquires time series information from the time series information storage register 41 (step S3).
  • the computing core PE refers to the value of the last period in the acquired time series information, and determines whether or not the value of the last period of the lower limit detection signal is low level (step S4).
  • step S4 if the value of the final period of the lower limit detection signal is low level, the target duty value is increased (step S5).
  • the arithmetic core PE updates the target duty value stored in the memory MEM with the increased target duty value (step S6). Thereafter, the arithmetic core PE executes the processes of steps S1 to S3 again.
  • step S7 determines whether or not the value of the final period of the upper limit detection signal is high level (step S7).
  • step S7 if the value of the final period of the upper limit detection signal is at a high level, the target duty value is decreased (step S8).
  • the arithmetic core PE updates the target duty value stored in the memory MEM with the reduced target duty value (step S6). Thereafter, the arithmetic core PE executes the processes of steps S1 to S3 again.
  • step S7 When the value of the final period of the upper limit detection signal is low level in step S7, the operation core PE determines whether or not the rise time TSS is longer than the specified range (step S9). In step S9, when the rising time TSS is longer than the specified range, the initial duty value is increased (step S10). Then, the computing core PE updates the initial duty value stored in the memory MEM with the increased initial duty value (step S6). Thereafter, the arithmetic core PE executes the processes of steps S1 to S3 again.
  • step S9 the operation core PE determines whether the rise time TSS is shorter than the specified range (step S11). In step S11, when the rising time TSS is shorter than the specified range, the initial duty value is decreased (step S12). Then, the arithmetic core PE updates the initial duty value stored in the memory MEM with the reduced initial duty value (step S6). Thereafter, the arithmetic core PE executes the processes of steps S1 to S3 again.
  • step S13 When the rise time TSS is longer than the specified range in step S11, the operation core PE determines whether or not there is a period during which the lower limit detection signal becomes low level after becoming high level (step S13). In step S13, when there is a period during which the lower limit detection signal becomes low level after becoming high level, the inclination set value is increased (step S14). Then, the operation core PE updates the inclination setting value stored in the memory MEM with the increased inclination setting value (step S6). Thereafter, the arithmetic core PE executes the processes of steps S1 to S3 again.
  • step S15 determines whether or not there is a period in which the upper limit detection signal becomes high level.
  • step S15 when there is a period during which the upper limit detection signal is at a high level, the inclination set value is decreased (step S16). Then, the operation core PE updates the inclination setting value stored in the memory MEM with the reduced inclination setting value (step S6). Thereafter, the arithmetic core PE executes the processes of steps S1 to S3 again.
  • the test mode ends.
  • the output voltage generated by receiving the PWM signal generated by the PWM signal generation circuit 2 that operates based on the adjusted set value causes overshoot and undershoot.
  • the voltage value falls within the range between the target lower limit value VREF1 and the target upper limit value VREF2. That is, the output voltage has a rising waveform shown in FIG.
  • the PWM signal generation circuit 2 that operates based on the set value determined through the adjustment method according to the second embodiment can generate a PWM signal that makes the operation of the control target circuit an ideal operation state. .
  • the lifetime of the LED can be extended.
  • the characteristics of LEDs change due to aging. Therefore, when the LED is controlled based on a PWM signal generated based on a fixed set value, deterioration such as a decrease in luminance occurs.
  • a PWM signal for driving the LED while appropriately executing the adjustment method according to the second embodiment, it is possible to generate an output voltage that compensates for the deterioration of the characteristics of the LED.
  • the lifetime of the LED can be substantially extended by generating the output voltage that compensates for the characteristic deterioration of the LED.
  • the setting value updated by the setting value adjusting method according to the second embodiment is stored in the memory MEM. Therefore, when the processor system MCU is restarted, the setting value is read from the memory MEM so that the processor system MCU after the restart is optimized and adjusts the setting value of the PWM signal generation circuit 2 according to the setting value. The operation can be started in an optimized state without any problems.
  • FIG. 17 shows a block diagram of the PWM signal generation circuit 3 according to the third exemplary embodiment.
  • the PWM signal generation circuit 3 according to the third embodiment uses a PWM signal generator 34a instead of the PWM signal generator 34 of the PWM signal generation circuit 1 according to the first embodiment.
  • the output control unit having the PWM signal generator 34a is denoted by reference numeral 30a.
  • the PWM signal generator 34a receives a PWM output gate signal in addition to the cycle setting signal CRS1 and the switching signal CRS2.
  • the PWM signal generator 34a performs the same operation as the PWM signal generator 34 when the PWM output gate signal is asserted. On the other hand, when the PWM output gate signal is negated, the PWM signal generator 34a stops generating the PWM signal.
  • the PWM output gate signal is switched between assert and negate by the computation core PE.
  • the arithmetic core PE asserts the slope setting value stored in the slope register 11 of the PWM signal generation circuit 3, the initial duty value stored in the initial duty register 14, and the target duty when the PWM output gate signal is asserted.
  • the target duty value stored in the register 15 and the cycle set value stored in the cycle register 21 are set by the set values read from the memory MEM.
  • FIG. 18 is a timing chart showing the operation of the PWM signal generation circuit 3 according to the third exemplary embodiment.
  • the PWM signal generation circuit 3 according to the third exemplary embodiment starts generating a PWM signal when the PWM output gate signal is asserted at timing t11.
  • the PWM signal generated at this time is subjected to soft start control.
  • the output voltage of the power supply circuit generated based on the PWM signal subjected to soft start control rises without causing overshoot and undershoot.
  • the PWM signal generation circuit 3 stops outputting the PWM signal, and the output voltage of the power supply circuit decreases.
  • the PWM signal generation circuit 3 generates a PWM signal subjected to soft start control. Then, the output voltage of the power supply circuit rises based on the generated PWM signal.
  • the PWM signal generation circuit 3 intermittently generates a PWM signal by intermittently asserting the PWM output gate signal. This intermittent interval can be determined by the ratio between the PWM output gate signal assertion period TH and the negation period TL.
  • the PWM signal generation circuit 3 generates a PWM signal by soft start control every time the generation of the PWM signal is restarted.
  • dimming can be performed by controlling the ratio between the assertion period TH and the negation period TL of the PWM output gate signal. This is because the luminance of the LED can be controlled by the integral value of the lighting time.
  • the dimming control of the LED becomes possible by using the PWM signal generation circuit 3 according to the third embodiment.
  • the PWM signal generation circuit 3 according to the third embodiment generates a PWM signal by soft start control every time the PWM output gate signal is asserted.
  • the output signal of the power supply circuit rises without any overshoot or undershoot at any rise timing.
  • a control signal (for example, a dimming control signal) is received from a circuit provided outside via the IO unit IOU of the processor system MCU, and the arithmetic core PE determines the PWM output gate signal based on the received dimming control signal. It is also possible to control the ratio between the assertion period TH and the negation period TL. With such a configuration, the processor system MCU having the PWM signal generation circuit 3 according to the third embodiment can perform LED light control based on an instruction from the outside.
  • FIG. 19 shows a block diagram of the PWM signal generation circuit 4 according to the fourth exemplary embodiment.
  • the PWM signal generation circuit 4 includes duty setting units 10a and 10b, a cycle setting unit 20, and an output control unit 30b. Since the cycle setting unit 20 is the same as the cycle setting unit of the first embodiment, description thereof is omitted here.
  • the duty setting units 10a and 10b have the same configuration as the duty setting unit 10 of the first embodiment, but input independent setting signals.
  • the duty setting unit 10a receives a first inclination setting signal, a first initial duty setting signal, and a first target duty setting signal.
  • the duty setting unit 10b receives the second inclination setting signal, the second initial duty setting signal, and the second target duty setting signal.
  • the duty setting units 10a and 10b output duty control signals DUT1 and DUT2 having independent values based on setting signals having independent values.
  • the output control unit 30b includes a fifth comparator 35 added to the output control unit 30 of the first embodiment, and includes a PWM signal generator 34b instead of the PWM signal generator 34.
  • the fifth comparator 35 outputs a switching signal CRS3 instructing switching of the logic level of the PWM signal in response to the second count value CNT2 reaching the value indicating the duty ratio indicated by the duty control signal DUT2.
  • the fourth comparator 33 corresponds to the fourth comparator 33 of the first embodiment, but the duty control signal DUT1 is input as a signal corresponding to the duty control signal DUT.
  • the PWM signal generator 34b sets the logic level of the first PWM signal as the start logic level according to the cycle start signal CRS1, and sets the logic level of the PWM signal as a logic level opposite to the start logic level according to the switching signal CRS2.
  • the end logic level is as follows.
  • the PWM signal generator 34b sets the logic level of the second PWM signal as the start logic level according to the cycle start signal CRS1, and sets the logic level of the PWM signal as a logic opposite to the start logic level according to the switching signal CRS3.
  • the end logical level is the level. In this embodiment, the logic level (start logic level) at the start of one cycle of the output PWM signal is set to 1, and the logic level (end logic level) at the end of one cycle of the PWM signal is set to 0. .
  • the output control unit 30b generates a plurality of PWM signals each having a duty ratio corresponding to the duty ratio value indicated by the duty control signals output from the plurality of duty setting units.
  • the PWM signal generation circuit 4 according to the fourth exemplary embodiment generates the first and second PWM signals having the same cycle and independent duty ratios by the above configuration.
  • the operation of the PWM signal generation circuit 4 is only increased by two signals to be output, and the substantial operation is the same as that of the PWM signal generation circuit 1 according to the first embodiment. To do.
  • the PWM signal generation circuit 4 can set the duty ratio and the soft start control of the PWM signal independently.
  • the number of output PWM signals is two.
  • three PWM signals can be generated by applying the same rule as the change from the PWM signal generation circuit 1 to the PWM signal generation circuit 4.
  • lighting devices using LEDs may use LEDs corresponding to the three colors. In such a case, the characteristics of the plurality of LEDs may vary.
  • the PWM signal generation circuit 4 the characteristics of a plurality of PWM signals can be set independently. Therefore, by using the PWM signal generation circuit 4, it is possible to correct variations among a plurality of LEDs used as a set of light emitting elements and make the characteristics of the plurality of LEDs uniform.
  • the method for adjusting the setting value of the PWM signal generation circuit according to the second embodiment can be applied to the PWM signal generation circuit 4 according to the fourth embodiment.
  • a PWM signal intermittent output function of the PWM signal generation circuit 3 according to the fourth embodiment may be added.

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Abstract

　本発明のＰＷＭ信号生成回路は、初期デューティ値と、目標デューティ値と、初期デューティ値が目標デューティ値に至るまでの傾きを指定する傾き設定値を指定する傾き設定信号と、クロック信号と、に基づきＰＷＭ信号の１周期毎のデューティ比を指定するデューティ制御信号を生成するデューティ設定部(１０)と、ＰＷＭ信号の１周期の長さを示す周期設定値を出力する周期設定部（２０）と、周期設定値に応じた周期とデューティ制御信号の値に応じたデューティ比のＰＷＭ信号をクロック信号に基づき生成する出力制御部（３０）と、を有し、デューティ設定部（１０）は、クロック信号のクロック数が周期設定値に達した回数が傾き設定値に達する毎に初期デューティ値を目標デューティ値まで増加させる。

Description

ＰＷＭ信号生成回路及びプロセッサシステム
　本発明はＰＷＭ信号生成回路及びプロセッサシステムに関し、特にＰＷＭ信号のデューティを徐々に大きくするソフトスタート機能を有するＰＷＭ信号生成回路及びプロセッサシステムに関する。
　近年、様々な回路でＰＷＭ（Pulse Width Modulation）信号が多く用いられている。例えば、スイッチング電源回路では、ＰＷＭ信号を用いてスイッチング動作を行う。このとき、ＰＷＭ信号のパルス幅を可変することでスイッチング電源回路が生成する出力電圧の電圧レベルを制御することができる。ここで、スイッチング電源回路においてＰＷＭ信号を用いる場合に、ＰＷＭ信号の開始時点のデューティ比を小さく設定し、時間の経過と共にデューティ比を大きくするソフトスタート制御を行うと、出力電圧の立ち上がり波形を整形する事ができる。
　このようにソフトスタート制御を用いてＰＷＭ信号を生成するＰＷＭ信号生成回路について多くの提案がなされている。このようなＰＷＭ信号生成回路の一例が特許文献１に開示されている。特許文献１に開示されているスイッチング電源のソフトスタート方法では、スイッチング電源回路の出力電圧ＶＯＵＴの電圧レベルをモニタしながら生成するＰＷＭ信号のデューティ比を徐々に大きくする。しかしながら、特許文献１に記載のスイッチング電源のソフトスタート方法では、基準電圧Ｖｒｅｆと出力電圧ＶＯＵＴとの差分を常時計算しなければならず、プロセッサの演算処理によりこの差分計算を行うとした場合、プロセッサに高い演算能力が必要になる問題がある。
　そこで、スイッチング電源回路等の制御対象回路の出力電圧をモニタすることなくＰＷＭ信号のソフトスタート制御を実現するＰＷＭ信号生成回路が特許文献２、３に開示されている。
　特許文献２では、論理回路に対して各種設定信号を与えてＰＷＭ信号を生成する（特許文献２の図１～図３）。このとき、特許文献２では、特許文献２の図７に示す回路によりソフトスタート制御を実現する。特許文献２の図７に示す回路は、動作開始直後は、ＤＦＦ５の出力値を"０Ｈ"とし信号ＥＮ１を"Ｌ"とする。出力値"０Ｈ"及び信号ＰＭ１ＯＮＳの"Ｌ"によりゲート６１２の出力は"Ｈ"となり、ＤＦＦ５の出力値"０Ｈ"を"１Ｈ"に変更してＣＢ１５に送り、装置内部でオン幅が"１Ｈ"であるのと同様の演算を行う。信号ＰＭ１は"Ｌ"から"Ｈ"に変化するが信号ＥＮ１は"Ｌ"なのでゲート２０５により信号ＰＷＭ１は"Ｌ"を維持する。信号ＰＭ１ＯＮＳの"Ｈ"、信号ＲＤＷＮ１の"Ｌ"により、ＤＦＦ５の出力値は"０Ｈ"のままＣＢ１５に入力される。その後所定の演算を経てＤＦＦ５のレジスタ値は"１Ｈ"に更新され、オン幅出力制御部６１の信号ＥＮ１も"Ｈ"に変化しＰＷＭ信号が出力される。
　また、特許文献３では、スイッチング電源のソフトスタート回路が開示されている。このソフトスタート回路は、三角波発生回路と誤差増幅器とＰＷＭコンパレータを有し、通常時は該ＰＷＭコンパレータにより該三角波発生回路の三角波振幅出力と基準（比較）電圧としての該誤差増幅器の出力電圧を比較してＰＷＭパルスを得るスイッチング電源において、電源起動時に前記三角波発生回路の三角波振幅の上／下限値を設定する抵抗網とスイッチから成る上／下限値設定部と同じ手段を用いた抵抗網群とスイッチ群のソフトスタート基準値設定部と、該スイッチ群の切り換えのための三角波発生回路の三角波周期を計数して複数の任意のソフトスタート時間を得る計数回路とを有する。
特開２００４－２９７９８５号公報 特開平９－７４７３７号公報 特開２００２－２１８７３７号公報
　上述したように、特許文献２、３では、スイッチング電源等の出力電圧をモニタすることなくＰＷＭ信号のソフトスタート制御を実現することができる。しかしながら、特許文献２の図１１、あるいは、特許文献３の図６を参照すると、特許文献２、３では、いずれもＰＷＭ信号の生成処理を開始してから、実際にＰＷＭ信号が出力されるまでに所定の時間を要する（例えば、特許文献２の図１１のタイミングｔ４までの期間、特許文献３の図６の期間ｔｓｏｆｔ１）。すなわち、特許文献２、３では、ＰＷＭ信号の生成開始後に即座にＰＷＭ信号を出力することができず、ＰＷＭ信号の供給先の回路を停止状態から動作状態への切り換えタイミングを最適制御できない問題（例えば、動作状態への移行タイミングが制限される等）がある。
　本発明にかかるＰＷＭ信号生成回路の一態様は、ＰＷＭ信号を生成するＰＷＭ信号生成回路であって、前記ＰＷＭ信号の生成開始時の初期デューティ比の値を指定する初期デューティ設定信号と、前記ＰＷＭ信号の目標デューティ比の値を指定する目標デューティ設定信号と、前記初期デューティ比が前記目標デューティ比に至るまでのデューティ比の変化率を指定する傾き設定値を指定する傾き設定信号と、クロック信号と、に基づき前記ＰＷＭ信号の１周期毎のデューティ比を指定するデューティ制御信号を生成するデューティ設定部と、周期設定信号に基づき前記ＰＷＭ信号の１周期の長さを示す周期設定値を出力する周期設定部と、前記周期設定値に応じた周期と前記デューティ制御信号の値に応じたデューティ比の前記ＰＷＭ信号を前記クロック信号に基づき生成する出力制御部と、を有し、前記デューティ設定部は、前記クロック信号のクロック数が前記周期設定値に達した回数が前記傾き設定値に達する毎に前記初期デューティの値を前記目標デューティ比の値まで増加させる。
　本発明にかかるプロセッサシステムの一態様は、外部に設けられた制御対象回路にＰＷＭ信号を出力するプロセッサシステムであって、前記プロセッサシステムで用いられるプログラム及び設定値を格納するメモリと、ＰＷＭ信号生成ユニットと、演算コアと、を有し、前記ＰＷＭ信号生成ユニットは、前記ＰＷＭ信号の生成開始時の初期デューティ比の値を指定する初期デューティ設定信号と、前記ＰＷＭ信号の目標デューティ比の値を指定する目標デューティ設定信号と、前記初期デューティ比が前記目標デューティ比に至るまでのデューティ比の変化率を指定する傾き設定値を指定する傾き設定信号と、クロック信号と、に基づき前記ＰＷＭ信号の１周期毎のデューティ比を指定するデューティ制御信号を生成するデューティ設定部と、周期設定信号に基づき前記ＰＷＭ信号の１周期の長さを示す周期設定値を出力する周期設定部と、前記周期設定値に応じた周期と前記デューティ制御信号の値に応じたデューティ比の前記ＰＷＭ信号を前記クロック信号に基づき生成する出力制御部と、を有し、前記デューティ設定部は、前記クロック信号のクロック数が前記周期設定値に達した回数が前記傾き設定値に達する毎に前記初期デューティ比の値を前記目標デューティ比の値まで増加させ、前記演算コアは、前記プログラム及び前記設定値を読み出して前記初期デューティ設定信号、前記目標デューティ設定信号、前記傾き設定信号及び前記周期設定信号を生成して、前記ＰＷＭ信号生成ユニットに与える。
　本発明にかかるＰＷＭ信号生成回路及びプロセッサシステムでは、それぞれが固定的な値を示す初期デューティ設定信号、目標デューティ設定信号、傾き設定信号及び周期設定信号に基づき、ＰＷＭ信号を生成する。これにより、本発明かかる本発明にかかるＰＷＭ信号生成回路及びプロセッサシステムでは、ＰＷＭ信号の生成を開始した直後からＰＷＭ信号を生成可能になる。また、本発明にかかるＰＷＭ信号生成回路及びプロセッサシステムでは、クロック信号に基づきＰＷＭ信号を生成する。このとき、本発明にかかるＰＷＭ信号生成回路及びプロセッサシステムでは、このクロック信号に基づき初期デューティ比の値を更新する。これにより、本発明にかかるＰＷＭ信号生成回路及びプロセッサシステムでは、ＰＷＭ信号の生成開始後にデューティ比を時間と共に変化させ、ソフトスタート制御を行うことが可能になる。
　本発明にかかるＰＷＭ信号生成回路及びプロセッサシステムによれば、ソフトスタート制御されたＰＷＭ信号を生成処理の開始直後から出力することができる。
本発明が適用されるプロセッサシステムのブロック図である。 図１に示したプロセッサシステムにより制御される電源回路の例を示す回路図である。 図１に示したプロセッサシステムにより制御される電源回路の例を示す回路図である。 図１に示したプロセッサシステムにより制御される電源回路の例を示す回路図である。 図１に示したプロセッサシステムにより制御される電源回路の例を示す回路図である。 実施の形態１にかかるＰＷＭ信号生成回路のブロック図である。 実施の形態１にかかるＰＷＭ信号生成回路の動作を示すタイミングチャートである。 実施の形態１にかかるＰＷＭ信号生成回路で用いられる初期デューティ値及び目標デューティ値と、電源回路の出力電圧との関係を示す第１のタイミングチャートである。 実施の形態１にかかるＰＷＭ信号生成回路で用いられる初期デューティ値及び目標デューティ値と、電源回路の出力電圧との関係を示す第２のタイミングチャートである。 実施の形態１にかかるＰＷＭ信号生成回路で用いられる初期デューティ値及び目標デューティ値と、電源回路の出力電圧との関係を示す第３のタイミングチャートである。 実施の形態１にかかるＰＷＭ信号生成回路で用いられる傾き設定値と、電源回路の出力電圧との関係を示す第４のタイミングチャートである。 実施の形態１にかかるＰＷＭ信号生成回路で用いられる傾き設定値と、電源回路の出力電圧との関係を示す第５のタイミングチャートである。 実施の形態２にかかるＰＷＭ信号生成回路のブロック図である。 実施の形態２おいて用いられる出力モニタユニットの第１の例の詳細なブロック図である。 実施の形態２おいて用いられる出力モニタユニットの第２の例の詳細なブロック図である。 図１１で示した出力モニタユニットを用いた出力電圧検出結果を示す第１のタイミングチャートである。 図１１で示した出力モニタユニットを用いた出力電圧検出結果を示す第２のタイミングチャートである。 図１１で示した出力モニタユニットを用いた出力電圧検出結果を示す第３のタイミングチャートである。 実施の形態２おいて説明するソフトスタート制御における設定の設定手順を示すフローチャートである。 実施の形態３にかかるＰＷＭ信号生成回路のブロック図である。 実施の形態３にかかるＰＷＭ信号生成回路により生成されるＰＷＭ信号及び当該ＰＷＭ信号に基づき電源回路が生成する出力電圧を示すタイミングチャートである。 実施の形態４にかかるＰＷＭ信号生成回路のブロック図である。
　実施の形態１
　以下、図面を参照して本発明の実施の形態について説明する。
　まず、本発明の詳細な実施の形態を説明する前に、本発明が適用されるプロセッサシステムの概要について説明する。なお、本発明は、以下で説明するプロセッサシステムに適用されるものではあるが、説明するプロセッサシステムは一例であり、他のプロセッサシステムに本発明を適用することも可能である。
　本発明が適用されるプロセッサシステムＭＣＵの概略図を図１に示す。図１に示すように、本発明にかかるプロセッサシステムＭＣＵは、メモリＭＥＭ、演算コアＰＥ、クロック生成ユニットＣＧ、ＰＷＭ信号生成ユニットＰＧ、出力モニタユニットＭＯＮ、ＩＯユニットＩＯＵ、周辺回路ＰＥＲＩを有する。なお、図１では、プロセッサシステムＭＣＵにより制御される制御対象回路ＰＷＲを示した。この制御対象回路ＰＷＲは、例えば、電源回路であり、ＰＷＭ信号生成ユニットＰＧにより生成されるＰＷＭ信号に基づき電源電圧を昇圧した昇圧電圧、あるいは、電源電圧を降圧した降圧電圧を生成し、生成した電圧を他の回路に供給する電源とする。
　メモリＭＥＭは、プロセッサシステムＭＣＵにより用いられるプログラム及びプロセッサシステムＭＣＵを動作させるために用いられる設定値等が格納される。演算コアＰＥは、メモリＭＥＭに格納されたプログラム又は外部から読み込んだプログラムに基づくプロセッサシステムＭＣＵに求められる具体的な処理を行う。クロック生成ユニットＣＧは、プロセッサシステムＭＣＵ内の各回路ブロックで利用されるクロック信号を生成する。また、クロック生成ユニットＣＧで生成されたクロック信号は、外部に出力されても良い。なお、プロセッサシステムＭＣＵ内で利用されるクロック信号は、外部の回路から供給することも可能である。
　ＰＷＭ信号生成ユニットＰＧは、外部に出力するＰＷＭ信号を生成する。このＰＷＭ信号生成ユニットＰＧは、例えば、プロセッサシステムＭＣＵのタイマ機能を利用することで実現することもできる。また、ＰＷＭ信号生成ユニットＰＧは、タイマ機能とは別の機能回路として実装されていても良い。
　出力モニタユニットＭＯＮは、外部回路のノードの電圧をモニタする。そして、出力モニタユニットＭＯＮは、アナログ値を有する電圧をデジタル値に変換する。出力モニタユニットＭＯＮは、プロセッサシステムＭＣＵ内に外部から得られた電圧値の電圧レベルをデジタル値として伝達する。図１の例では、外部に設けられた電源回路の出力電圧をモニタし、当該出力電圧レベルに応じたデジタル値をプロセッサシステムＭＣＵに取り込むことができる。この出力モニタユニットＭＯＮは、アナログデジタル変換器（例えば、ＡＤＣ（Analog Digital Converter））、コンパレータ回路等のアナログ値をデジタル値に変換可能な回路により構成することができる。
　ＩＯユニットＩＯＵは、外部に設けられた回路との間で通信を行い、プロセッサシステムＭＣＵに対する制御信号等の受信、あるいは、プロセッサシステムＭＣＵの処理結果の送信等を行う。ＩＯユニットＩＯＵの具体的な例としては、ＳＰＩユニット、ＵＡＲＴユニット等が考えられる。なお、ＳＰＩユニットは、３線又は４線のシリアル通信であるＳＰＩ（System Packet Interface）規格の通信を行う。また、ＵＡＲＴ（Universal Asynchronous Receiver Transmitter）ユニットは、調歩同期方式によるシリアル信号をパラレル信号に変換し、また、その逆方向の変換を行う。
　周辺回路ＰＥＲＩは、上述した回路ブロック以外の回路であって、演算コアＰＥにより利用される回路ブロックを含む。周辺回路ＰＥＲＩとしては、例えば、タイマユニット、ウォッチドッグタイマユニット、ＤＭＡ（Direct Memory Access）ユニット、低電圧検出ユニット、パワーオンリセット（ＰＯＲ）ユニット等が考えられる。
　なお、本発明が適用されるプロセッサシステムＭＣＵでは、演算コアＰＥ、メモリＭＥＭ、ＰＷＭ信号生成ユニットＰＧ、ＰＷＭ信号生成ユニットＰＧ、出力モニタユニットＭＯＮ、ＩＯユニットＩＯＵ、周辺回路ＰＥＲＩがバスにより相互により接続される構成となっている。また、図示してはいないが、プロセッサシステムＭＣＵには、他の回路から電源が供給される。ここまでに説明したプロセッサシステムＭＣＵは、本発明が適用されるプロセッサシステムの一例を示したものであり、例えば、メモリＭＥＭに格納するプログラム及びデータはシステムの仕様により適宜変更可能である。また、回路ブロック間の接続は、例えば、複数のバスを介して接続される構成であっても良く、バスを介さずに演算コアＰＥと、他の回路ブロックと、が直接接続される構成であっても良い。
　プロセッサシステムＭＣＵは、ＰＷＭ信号を生成し、制御対象回路ＰＷＲに与えることができる。そして、プロセッサシステムＭＣＵは、このＰＷＭ信号のデューティ、あるいは、ＰＷＭ信号の生成タイミング等を制御対象回路中のノードの電圧、他の回路から与えられる制御信号等により制御することができる。そこで、プロセッサシステムＭＣＵが生成するＰＷＭ信号の利用形態を明確にするために制御対象回路ＰＷＲの一例である電源回路について説明する。以下で説明する電源回路は、負荷回路としてＬＥＤ（Light Emitting Diode）を駆動するが、負荷回路は、ＬＥＤに限らず、一般的な回路であても良い。
　図２Ａ～図２ＤにＬＥＤを駆動する電源回路の例を示す。なお、図２Ａ～図２Ｄでは、電源回路にＰＷＲの符号を付す。また、図２Ａ～図２Ｄで示す電源回路ＰＷＲでは、スイッチング動作を行う出力トランジスタにＮＭＯＳトランジスタを用いるが、この出力トランジスタは、ＰＭＯＳトランジスタで構成することもでき、また、ＰＮＰトランジスタ或いはＮＰＮトランジスタで構成することもできる。
　図２Ａに示す電源回路ＰＷＲは、降圧型の電源回路である。電源回路ＰＷＲは、ＮＭＯＳトランジスタＯＭ、インダクタＬ、ダイオードＤｉ、コンデンサＣ、抵抗Ｒｍを有する。ＮＭＯＳトランジスタＯＭのドレインは入力電圧Ｖｉｎが与えられる電源端子に接続され、ソースはダイオードＤｉのカソードに接続される。また、ＮＭＯＳトランジスタＯＭのゲートにはＰＷＭ信号が与えられ、ＮＭＯＳトランジスタＯＭはＰＷＭ信号の電圧レベルに応じてスイッチング動作を行う。ダイオードＤｉのアノードは、接地端子に接続される。ＮＭＯＳトランジスタＯＭのソースとダイオードＤｉのカソードとの間のノードには、インダクタＬの一端が接続される。インダクタＬの他端と接地端子との間にはコンデンサＣが接続される。そして、コンデンサＣの一端とインダクタＬの他端との間のノードにコンデンサＣに蓄積された電荷量に応じた出力電圧ＶＯＵＴが生成される。また、コンデンサＣに蓄積された電荷は出力電流ＩＯＵＴとしてＬＥＤに供給される。また、ＬＥＤのカソードと接地端子との間には、抵抗Ｒｍが接続される。この抵抗Ｒｍには、ＬＥＤに流れる出力電流ＩＯＵＴが流れる。つまり、抵抗Ｒｍの両端には、出力電流ＩＯＵＴと抵抗Ｒｍの抵抗値とに応じた電圧が生じる。この電圧は、出力電流モニタ電圧としてプロセッサシステムＭＣＵの出力モニタユニットＭＯＮに与えられる。そして、プロセッサシステムＭＣＵは、出力電流モニタ電圧の電圧レベルが一定になるようなデューティ比、あるいは、周波数を有するＰＷＭ信号を生成する。つまり、図２Ａに示す電源回路ＰＷＲを用いた場合、プロセッサシステムＭＣＵと電源回路ＰＷＲは、ＬＥＤを定電流で駆動する回路を構成する。
　図２Ｂに示す電源回路ＰＷＲは、昇圧型の電源回路である。電源回路ＰＷＲは、ＮＭＯＳトランジスタＯＭ、インダクタＬ、ダイオードＤｉ、コンデンサＣ、抵抗Ｒｍを有する。インダクタの一端は、入力電圧Ｖｉｎが与えられる電源端子に接続される。ＮＭＯＳトランジスタＯＭのドレインはインダクタＬの他端に接続され、ソースは接地端子に接続される。また、ＮＭＯＳトランジスタＯＭのゲートにはＰＷＭ信号が与えられ、ＮＭＯＳトランジスタＯＭはＰＷＭ信号の電圧レベルに応じてスイッチング動作を行う。ダイオードＤｉのアノードは、インダクタＬの他端とＮＭＯＳトランジスタＯＭのドレインとの間のノードに接続される。ダイオードＤｉのカソードと接地端子との間にはコンデンサＣが接続される。そして、コンデンサＣの一端とダイオードＤｉのカソードとの間のノードにコンデンサＣに蓄積された電荷量に応じた出力電圧ＶＯＵＴが生成される。また、コンデンサＣに蓄積された電荷は出力電流ＩＯＵＴとしてＬＥＤに供給される。また、ＬＥＤのカソードと接地端子との間には、抵抗Ｒｍが接続される。この抵抗Ｒｍには、ＬＥＤに流れる出力電流ＩＯＵＴが流れる。つまり、抵抗Ｒｍの両端には、出力電流ＩＯＵＴと抵抗Ｒｍの抵抗値とに応じた電圧が生じる。この電圧は、出力電流モニタ電圧としてプロセッサシステムＭＣＵの出力モニタユニットＭＯＮに与えられる。そして、プロセッサシステムＭＣＵは、出力電流モニタ電圧の電圧レベルが一定になるようなデューティ比、あるいは、周波数を有するＰＷＭ信号を生成する。つまり、図２Ｂに示す電源回路ＰＷＲを用いた場合、プロセッサシステムＭＣＵと電源回路ＰＷＲは、ＬＥＤを定電流で駆動する回路を構成する。
　図２Ｃに示す電源回路ＰＷＲは、降圧型の電源回路である。電源回路ＰＷＲは、ＮＭＯＳトランジスタＯＭ、インダクタＬ、ダイオードＤｉ、コンデンサＣ、抵抗Ｒｍ１、Ｒｍ２を有する。ＮＭＯＳトランジスタＯＭのドレインは入力電圧Ｖｉｎが与えられる電源端子に接続され、ソースはダイオードＤｉのカソードに接続される。また、ＮＭＯＳトランジスタＯＭのゲートにはＰＷＭ信号が与えられ、ＮＭＯＳトランジスタＯＭはＰＷＭ信号の電圧レベルに応じてスイッチング動作を行う。ダイオードＤｉのアノードは、接地端子に接続される。ＮＭＯＳトランジスタＯＭのソースとダイオードＤｉのカソードとの間のノードには、インダクタＬの一端が接続される。インダクタＬの他端と接地端子との間にはコンデンサＣが接続される。そして、コンデンサＣの一端とインダクタＬの他端との間のノードにコンデンサＣに蓄積された電荷量に応じた出力電圧ＶＯＵＴが生成される。また、コンデンサＣに蓄積された電荷は出力電流ＩＯＵＴとしてＬＥＤに供給される。また、ＬＥＤと並列するように、抵抗Ｒｍ１、Ｒｍ２が直列に接続される。つまり、抵抗Ｒｍ１、Ｒｍ２の両端には、ＬＥＤの両端に印加される出力電圧ＶＯＵＴが与えられる。そして、出力電圧ＶＯＵＴを２つの抵抗の抵抗比により分圧した出力電圧モニタ電圧を抵抗Ｒｍ１と抵抗Ｒｍ２の間のノードから出力する。この電圧は、出力電圧モニタ電圧としてプロセッサシステムＭＣＵの出力モニタユニットＭＯＮに与えられる。そして、プロセッサシステムＭＣＵは、出力電圧モニタ電圧の電圧レベルが一定になるようなデューティ比、あるいは、周波数を有するＰＷＭ信号を生成する。つまり、図２Ｃに示す電源回路ＰＷＲを用いた場合、プロセッサシステムＭＣＵと電源回路ＰＷＲは、ＬＥＤを定電圧で駆動する回路を構成する。
　図２Ｄに示す電源回路ＰＷＲは、昇圧型の電源回路である。電源回路ＰＷＲは、ＮＭＯＳトランジスタＯＭ、インダクタＬ、ダイオードＤｉ、コンデンサＣ、抵抗Ｒｍ１、Ｒｍ２を有する。インダクタの一端は、入力電圧Ｖｉｎが与えられる電源端子に接続される。ＮＭＯＳトランジスタＯＭのドレインはインダクタＬの他端に接続され、ソースは接地端子に接続される。また、ＮＭＯＳトランジスタＯＭのゲートにはＰＷＭ信号が与えられ、ＮＭＯＳトランジスタＯＭはＰＷＭ信号の電圧レベルに応じてスイッチング動作を行う。ダイオードＤｉのアノードは、インダクタＬの他端とＮＭＯＳトランジスタＯＭのドレインとの間のノードに接続される。ダイオードＤｉのカソードと接地端子との間にはコンデンサＣが接続される。そして、コンデンサＣの一端とダイオードＤｉのカソードとの間のノードにコンデンサＣに蓄積された電荷量に応じた出力電圧ＶＯＵＴが生成される。また、コンデンサＣに蓄積された電荷は出力電流ＩＯＵＴとしてＬＥＤに供給される。また、ＬＥＤと並列するように、抵抗Ｒｍ１、Ｒｍ２が直列に接続される。つまり、抵抗Ｒｍ１、Ｒｍ２の両端には、ＬＥＤの両端に印加される出力電圧ＶＯＵＴが与えられる。そして、出力電圧ＶＯＵＴを２つの抵抗の抵抗比により分圧した出力電圧モニタ電圧を抵抗Ｒｍ１と抵抗Ｒｍ２の間のノードから出力する。この電圧は、出力電圧モニタ電圧としてプロセッサシステムＭＣＵの出力モニタユニットＭＯＮに与えられる。そして、プロセッサシステムＭＣＵは、出力電圧モニタ電圧の電圧レベルが一定になるようなデューティ比、あるいは、周波数を有するＰＷＭ信号を生成する。つまり、図２Ｄに示す電源回路ＰＷＲを用いた場合、プロセッサシステムＭＣＵと電源回路ＰＷＲは、ＬＥＤを定電圧で駆動する回路を構成する。
　上記したプロセッサシステムＭＣＵの説明は、本発明が適用されるプロセッサシステムの全体的な構成を説明するためのものである。しかし、本発明の実施の形態の説明では、上記のプロセッサシステムＭＣＵの説明において説明しなかった構成要素についても適宜追加する。また、追加した当該構成要素についての説明も加える。
　本発明は、プロセッサシステムＭＣＵのＰＷＭ信号生成ユニットＰＧに特徴の一つを有する。そこで、図３にＰＷＭ信号生成ユニットＰＧに含まれるＰＷＭ信号生成回路１のブロック図を示す。図３に示すように、ＰＷＭ信号生成回路１は、デューティ設定部１０、周期設定部２０、出力制御部３０を有する。また、ＰＷＭ信号生成回路１には、クロック信号、初期デューティ設定信号、目標デューティ設定信号、傾き設定信号及び周期設定信号が入力される。初期デューティ設定信号、目標デューティ設定信号、傾き設定信号及び周期設定信号は、本実施の形態では、プロセッサシステムＭＣＵの演算コアＰＥから与えられるものとするが、他の回路から与えられるものであっても良い。
　初期デューティ設定信号は、ＰＷＭ信号の生成開始時の初期デューティ比の値を指定する。目標デューティ設定信号は、ＰＷＭ信号の目標デューティ比の値を指定する。傾き設定信号は、初期デューティ比から前記目標デューティ比に至るまでのデューティ比の変化率を指定する傾き設定値を指定する。
　デューティ設定部１０は、初期デューティ設定信号、目標デューティ設定信号及び傾き設定信号に基づきＰＷＭ信号の１周期毎のＰＷＭ信号のデューティ比を指定するデューティ制御信号ＤＵＴを生成する。このとき、デューティ設定部１０は、クロック信号のクロック数が周期設定信号の値に達した回数が傾き設定信号の値に達する毎に初期デューティ比の値を目標デューティ比の値まで増加させる。本実施の形態では、クロック信号のクロック数が周期設定信号の値に達した回数は、後述する周期開始信号ＣＲＳ１のパルス数をカウントすることで得る。
　より具体的には、デューティ設定部１０は、第１のカウンタ１２、第１の比較器１３、第２の比較器１６、選択回路１７を有する。さらに、デューティ設定部１０は、傾きレジスタ１１、初期デューティレジスタ１４、目標デューティレジスタ１５を有する。傾きレジスタ１１は、傾き設定信号により与えられる傾き設定値ＳＬＰを格納する。初期デューティレジスタ１４は、初期デューティ設定信号により与えられる初期デューティ比の値（以下、初期デューティ値ＳＲＴと称す）を格納する。目標デューティレジスタ１５は、目標デューティ設定信号により与えられる目標デューティ比の値（以下、目標デューティ値ＴＧＴと称す）を格納する。
　第１のカウンタ１２は、クロック信号のクロック数が周期設定信号の値に達した回数すなわち周期開始信号ＣＲＳ１のパルス数をカウントして第１のカウント値ＣＮＴ１を生成する。第１の比較器１３は、第１のカウント値ＣＮＴ１が傾き設定値に達したことに応じて、第１のカウント値ＣＮＴ１をカウント開始値にリセットすると共に、初期デューティ比の値を増加させる。より具体的には、第１の比較器１３は、第１のカウント値ＣＮＴ１が傾き設定値に達したことに応じて、第１のカウンタ１２に与える第１のリセット信号ＣＬＲ１をアサートする。そして、第１のカウンタ１２は、第１のリセット信号ＣＬＲ１がアサートされたことに応じて第１のカウント値ＣＮＴ１をカウント開始値（例えば、１）にリセットする。また、第１の比較器１３は、第１のカウント値ＣＮＴ１が傾き設定値ＳＬＰに達したことに応じて初期デューティ値ＳＲＴを増加させる加算指示信号ＡＤＤをアサートする。そして、初期デューティレジスタ１４は、加算指示信号ＡＤＤがアサートされたことに応じて格納している初期デューティ値ＳＲＴを増加させる（例えば、格納されている初期デューティ値ＳＲＴに１を加算して、初期デューティ値ＳＲＴを更新する）。
　第２の比較器１６は、初期デューティレジスタ１４に格納された初期デューティ値ＳＲＴと目標デューティレジスタ１５に格納された目標デューティ値ＴＧＴとの大小関係を示す選択信号ＳＥＬを生成する。より具体的には、第２の比較器１６は、初期デューティ値ＳＲＴより目標デューティ値の方が小さい場合、選択信号ＳＥＬを第１の論理レベル（例えば、０）とする。また、第２の比較器１６は、初期デューティ値ＳＲＴが目標デューティ値ＴＧＴ以上である場合、選択信号ＳＥＬを第２の論理レベル（例えば、１）とする。
　選択回路１７は、選択信号ＳＥＬの論理レベルに応じて初期デューティ値ＳＲＴと目標デューティ値ＴＧＴとのいずれか一方をデューティ制御信号ＤＵＴとして出力する。より具体的には、選択回路１７は、選択信号ＳＥＬが０を示す場合には初期デューティ値ＳＲＴをデューティ制御信号ＤＵＴとして出力する、選択回路１７は、選択信号ＳＥＬが１を示す場合には目標デューティ値ＴＧＴをデューティ制御信号ＤＵＴとして出力する。
　周期設定部２０は、周期設定信号に基づきＰＷＭ信号の１周期の長さを示す周期設定値ＴＲＭを出力する。より具体的には、周期設定部２０は、周期レジスタ２１を有する。周期レジスタ２１は、周期設定信号により示される周期設定値ＴＲＭを格納する。そして、周期設定部２０は、周期レジスタ２１に格納された周期設定値ＴＲＭを出力する。
　出力制御部３０は、周期設定値に応じた周期とデューティ制御信号の値に応じたデューティ比のＰＷＭ信号をクロック信号に基づき生成する。出力制御部３０は、第２のカウンタ３１、第３の比較器３２、第４の比較器３３、ＰＷＭ信号生成器３４を有する。
　第２のカウンタ３１は、クロック信号のクロック数をカウントして第２のカウント値ＣＮＴ２を生成する。第３の比較器３２は、周期設定値ＴＲＭと、第２のカウント値ＣＮＴ２と、が入力される。そして、第３の比較器３２は、第２のカウント値ＣＮＴ２が周期設定値ＴＲＭに達したことに応じて、第２のカウント値ＣＮＴ２をカウント開始値にリセットすると共に、周期開始を通知する周期開始信号ＣＲＳ１を出力する。より具体的には、第２の比較器３２は、第２のカウント値ＣＮＴ２が周期設定値ＴＲＭに達したことに応じて、第２のカウンタ３１に与える第２のリセット信号ＣＬＲ２をアサートする。そして、第２のカウンタ３１は、第２のリセット信号ＣＬＲ２がアサートされたことに応じて第２のカウント値ＣＮＴ２をカウント開始値（例えば、１）にリセットする。
　第４の比較器３３は、デューティ制御信号ＤＵＴで示されるデューティ比を示す値に第２のカウント値ＣＮＴ２が達したことに応じて、ＰＷＭ信号の論理レベルの切り換えを指示する切り換え信号ＣＲＳ２を出力する。
　ＰＷＭ信号生成器３４は、周期開始信号ＣＲＳ１に応じて出力信号（ＰＷＭ信号）の論理レベルを開始論理レベルとし、切り換え信号ＣＲＳ２に応じてＰＷＭ信号の論理レベルを開始論理レベルとは逆の論理レベルとなる終了論理レベルとする。本実施の形態では、出力するＰＷＭ信号の１周期の開始時点での論理レベル（開始論理レベル）を１とし、ＰＷＭ信号の１周期の終了時点での論理レベル（終了論理レベル）を０とする。
　続いて、実施の形態１にかかるＰＷＭ信号生成回路１の動作について説明する。ＰＷＭ信号生成回路１は、初期デューティ設定信号、目標デューティ設定信号、傾き設定信号及び周期設定信号により、初期デューティ値ＳＲＴ、目標デューティ値ＴＧＴ、傾き設定値ＳＬＰ、周期設定値ＴＲＭが対応するレジスタに格納されたことに応じてＰＷＭ信号の生成処理を開始する。このＰＷＭ信号生成回路が、これらの設定値に応じてＰＷＭ信号を生成する動作を示すタイミングチャートを図４に示す。図４に示すように、ＰＷＭ信号生成回路１は、クロック信号に同期してＰＷＭ信号の生成処理を進める。
　図４に示すタイミングチャートでは、タイミングｔ１において、初期デューティ値ＳＲＴ、目標デューティ値ＴＧＴ、傾き設定値ＳＬＰ、周期設定値ＴＲＭが対応するレジスタに格納される。図４に示す動作例では、タイミングｔ１において、初期デューティ値ＳＲＴとして１が設定され、目標デューティ値ＴＧＴとして３が設定され、傾き設定値ＳＬＰとして２が設定され、周期設定値ＴＲＭとして４が設定される。そして、これら設定値がレジスタに設定されたことに応じて第１のカウンタ１２が周期開始信号ＣＲＳ１のパルス数のカウントを開始し、第２のカウンタ３１がクロック信号のクロック数のカウントを開始する。
　タイミングｔ１では、初期デューティ値ＳＲＴが目標デューティ値ＴＧＴよりも小さいため、第２の比較器１６は、選択信号ＳＥＬを０とする。これにより、タイミングｔ１では、選択回路１７は、デューティ制御信号ＤＵＴとして初期デューティ値ＳＲＴ（図４に示す例では、１）を出力する。このデューティ制御信号ＤＵＴの値は、タイミングｔ１における第２のカウント値ＣＮＴ２と同じであるため、次のクロック信号が入力されるまでの間、第４の比較器３３は、切り換え信号ＣＲＳ２をハイレベルとする。そして、第２のカウント値ＣＮＴ２が２に遷移したことに応じて、第４の比較器３３は切り換え信号ＣＲＳ２をロウレベルとする。切り換え信号ＣＲＳ２の立ち下がりに応じて、ＰＷＭ信号生成器３４は、ＰＷＭ信号をハイレベルからロウレベルに切り換える。続いて、第２のカウント値ＣＮＴ２が周期設定値ＴＲＭ（図４に示す例では、４）に達すると第３の比較器３２は、第２のカウント値ＣＮＴ２が４である期間、周期開始信号ＣＲＳ１をハイレベルとする。また、第３の比較器３２は、第２のカウント値ＣＮＴ２が４である期間、第２のリセット信号ＣＬＲ２をアサート（例えば、ハイレベル）とする。この第２のリセット信号ＣＬＲ２に応じてタイミングｔ２で第２のカウント値ＣＮＴ２がカウント初期値（例えば、１）にリセットされる。また、タイミングｔ２では、第２のカウント値ＣＮＴ２が周期設定値ＴＲＭと一致しなくなるため、周期開始信号ＣＲＳ１がロウレベルに切り替わる。そして、ＰＷＭ信号生成器３４は、周期開始信号ＣＲＳ１の立ち下がりエッジに応じてＰＷＭ信号を初期論理レベル（例えば、ハイレベル）とする。
　続いて、タイミングｔ２～ｔ３の期間において、第２のカウント値ＣＮＴ２はクロック信号に応じてカウント値が１から４まで遷移する。この第２のカウント値ＣＮＴ２の値の遷移に応じて、出力制御部３０ではタイミングｔ１～ｔ２の動作が繰り返される。
　一方、第１のカウント値ＣＮＴ１は、タイミングｔ２でリセットされることなくタイミングｔ１～ｔ３の期間において周期開始信号ＣＲＳ１を継続してカウントする。つまり、第１のカウント値ＣＮＴ１は、タイミングｔ１～ｔ３の期間において値が１から２まで遷移する。そして、第１のカウント値ＣＮＴ１が傾き設定値ＳＬＰ（図４に示す例では、２）に達すると、第１のカウント値ＣＮＴ１が２である期間に第１の比較器１３は、第１のリセット信号ＣＬＲ１及び加算指示信号ＡＤＤをアサートする（ハイレベルとする）。そして、第１のリセット信号ＣＬＲ１がアサートされたことに応じて第１のカウント値ＣＮＴ１がカウント初期値（例えば、１）にリセットされる。また、タイミングｔ３では、第１のカウント値ＣＮＴ１と傾き設定値ＳＬＰとが不一致となるため、第１の比較器１３は、加算指示信号ＡＤＤをネゲートする。そして、加算指示信号ＡＤＤがネゲートされたことに応じて、初期デューティレジスタ１４では初期デューティ値ＳＲＴを１つ加算した値で初期デューティ値ＳＲＴを更新する。
　なお、タイミングｔ１～ｔ３において、第１のカウント値ＣＮＴ１が傾き設定値ＳＬＰに達するまでの期間は、加算指示信号ＡＤＤがネゲートされているため初期デューティ値ＳＲＴは同じ値を維持する。そのため、タイミングｔ１～ｔ３の期間は、デューティ制御信号ＤＵＴで示される値は同じ値を維持する。つまり、タイミングｔ１～ｔ３の期間は、ＰＷＭ信号のデューティ比は同じである。
　続いて、タイミングｔ３では、初期デューティ値ＳＲＴが目標デューティ値ＴＧＴよりも小さいため、第２の比較器１６は、選択信号ＳＥＬを０とする。これにより、タイミングｔ３では、選択回路１７は、デューティ制御信号ＤＵＴとして初期デューティ値ＳＲＴ（図４に示す例では、２）を出力する。そして、第２のカウント値ＣＮＴ２が２に遷移して、第２のカウント値ＣＮＴ２とデューティ制御信号ＤＵＴの値とが一致すると、次のクロック信号が入力されるまでの間、第４の比較器３３は、切り換え信号ＣＲＳ２をハイレベルとする。そして、第２のカウント値ＣＮＴ２が３に遷移したことに応じて、第４の比較器３３は切り換え信号ＣＲＳ２をロウレベルとする。切り換え信号ＣＲＳ２の立ち下がりに応じて、ＰＷＭ信号生成器３４は、ＰＷＭ信号をハイレベルからロウレベルに切り換える。続いて、第２のカウント値ＣＮＴ２が周期設定値ＴＲＭ（図４に示す例では、４）に達すると第３の比較器３２は、第２のカウント値ＣＮＴ２が４である期間、周期開始信号ＣＲＳ１をハイレベルとする。また、第３の比較器３２は、第２のカウント値ＣＮＴ２が４である期間、第２のリセット信号ＣＬＲ２をアサート（例えば、ハイレベル）する。この第２のリセット信号ＣＬＲ２に応じてタイミングｔ４で第２のカウント値ＣＮＴ２がカウント初期値（例えば、１）にリセットされる。また、タイミングｔ４では、第２のカウント値ＣＮＴ２が周期設定値ＴＲＭと一致しなくなるため、周期開始信号ＣＲＳ１がロウレベルに切り替わる。そして、ＰＷＭ信号生成器３４は、周期開始信号ＣＲＳ１の立ち下がりエッジに応じてＰＷＭ信号を初期論理レベル（例えば、ハイレベル）とする。
　続いて、タイミングｔ４～ｔ５の期間において、第２のカウント値ＣＮＴ２はクロック信号に応じてカウント値が１から４まで遷移する。この第２のカウント値ＣＮＴ２の値の遷移に応じて、出力制御部３０ではタイミングｔ３～ｔ４の動作が繰り返される。
　一方、第１のカウント値ＣＮＴ１は、タイミングｔ４でリセットされることなくタイミングｔ３～ｔ５の期間において周期開始信号ＣＲＳ１を継続してカウントする。つまり、第１のカウント値ＣＮＴ１は、タイミングｔ３～ｔ５の期間において値が１から２まで遷移する。そして、第１のカウント値ＣＮＴ１が傾き設定値ＳＬＰ（図４に示す例では、２）に達すると、第１のカウント値ＣＮＴ１が２である期間に第１の比較器１３は、第１のリセット信号ＣＬＲ１及び加算指示信号ＡＤＤをアサートする（ハイレベルとする）。そして、第１のリセット信号ＣＬＲ１がアサートされたことに応じて第１のカウント値ＣＮＴ１がカウント初期値（例えば、１）にリセットされる。また、タイミングｔ５では、第１のカウント値ＣＮＴ１と傾き設定値ＳＬＰとが不一致となるため、第１の比較器１３は、加算指示信号ＡＤＤをネゲートする。そして、加算指示信号ＡＤＤがネゲートされたことに応じて、初期デューティレジスタ１４では初期デューティ値ＳＲＴを１つ加算した値で初期デューティ値ＳＲＴを更新する。
　なお、タイミングｔ３～ｔ５において、第１のカウント値ＣＮＴ１が傾き設定値ＳＬＰに達するまでの期間は、加算指示信号ＡＤＤがネゲートされているため初期デューティ値ＳＲＴは同じ値を維持する。そのため、タイミングｔ３～ｔ５の期間は、デューティ制御信号ＤＵＴで示される値は同じ値を維持する。つまり、タイミングｔ３～ｔ５の期間は、ＰＷＭ信号のデューティ比は同じである。タイミングｔ３～ｔ５の期間では、デューティ制御信号ＤＵＴの値がタイミングｔ１～ｔ３の期間よりも大きくなるため、ＰＷＭ信号のデューティ比は、タイミングｔ１～ｔ３で生成されるものよりタイミングｔ３～ｔ５で生成されるものの方が大きくなる。
　続いて、タイミングｔ５では、初期デューティ値ＳＲＴが目標デューティ値ＴＧＴと一致するため、第２の比較器１６は、選択信号ＳＥＬを１とする。これにより、タイミングｔ５では、選択回路１７は、デューティ制御信号ＤＵＴとして目標デューティ値ＴＧＴ（図４に示す例では、３）を出力する。そして、第２のカウント値ＣＮＴ２が３に遷移して、第２のカウント値ＣＮＴ２とデューティ制御信号ＤＵＴの値とが一致すると、次のクロック信号が入力されるまでの間、第４の比較器３３は、切り換え信号ＣＲＳ２をハイレベルとする。そして、第２のカウント値ＣＮＴ２が４に遷移したことに応じて、第４の比較器３３は切り換え信号ＣＲＳ２をロウレベルとする。切り換え信号ＣＲＳ２の立ち下がりに応じて、ＰＷＭ信号生成器３４は、ＰＷＭ信号をハイレベルからロウレベルに切り換える。続いて、第２のカウント値ＣＮＴ２が周期設定値ＴＲＭ（図４に示す例では、４）に達すると第３の比較器３２は、第２のカウント値ＣＮＴ２が４である期間、周期開始信号ＣＲＳ１をハイレベルとする。また、第３の比較器３２は、第２のカウント値ＣＮＴ２が４である期間、第２のリセット信号ＣＬＲ２をアサート（例えば、ハイレベル）する。この第２のリセット信号ＣＬＲ２に応じてタイミングｔ６で第２のカウント値ＣＮＴ２がカウント初期値（例えば、１）にリセットされる。また、タイミングｔ６では、第２のカウント値ＣＮＴ２が周期設定値ＴＲＭと一致しなくなるため、周期開始信号ＣＲＳ１がロウレベルに切り替わる。そして、ＰＷＭ信号生成器３４は、周期開始信号ＣＲＳ１の立ち下がりエッジに応じてＰＷＭ信号を初期論理レベル（例えば、ハイレベル）とする。
　続いて、タイミングｔ６～ｔ７の期間において、第２のカウント値ＣＮＴ２はクロック信号に応じてカウント値が１から４まで遷移する。この第２のカウント値ＣＮＴ２の値の遷移に応じて、出力制御部３０ではタイミングｔ５～ｔ６の動作が繰り返される。
　一方、第１のカウント値ＣＮＴ１は、タイミングｔ６でリセットされることなくタイミングｔ５～ｔ７の期間において周期開始信号ＣＲＳ１を継続してカウントする。つまり、第１のカウント値ＣＮＴ１は、タイミングｔ５～ｔ７の期間において値が１から２まで遷移する。そして、第１のカウント値ＣＮＴ１が傾き設定値ＳＬＰ（図４に示す例では、２）に達すると、第１のカウント値ＣＮＴ１が２である期間に第１の比較器１３は、第１のリセット信号ＣＬＲ１及び加算指示信号ＡＤＤをアサートする（ハイレベルとする）。そして、第１のリセット信号ＣＬＲ１がアサートされたことに応じて第１のカウント値ＣＮＴ１がカウント初期値（例えば、１）にリセットされる。また、タイミングｔ５では、第１のカウント値ＣＮＴ１と傾き設定値ＳＬＰとが不一致となるため、第１の比較器１３は、加算指示信号ＡＤＤをネゲートする。そして、加算指示信号ＡＤＤがネゲートされたことに応じて、初期デューティレジスタ１４では初期デューティ値ＳＲＴを１つ加算した値で初期デューティ値ＳＲＴを更新する。
　なお、タイミングｔ５以降の期間では、初期デューティ値ＳＲＴが増加しても、目標デューティ値ＴＧＴが初期デューティ値ＳＲＴ以下の値を維持する。そのため、タイミングｔ５以降の期間は、デューティ制御信号ＤＵＴで示される値は同じ値（目標ディーティ値ＴＧＴ）を維持する。つまり、タイミングｔ５以降の期間は、ＰＷＭ信号のデューティ比は同じである。タイミングｔ５以降の期間では、デューティ制御信号ＤＵＴの値がタイミングｔ３～ｔ５の期間よりも大きくなる。そのため、ＰＷＭ信号のデューティ比は、タイミングｔ３～ｔ５で生成されるものよりタイミングｔ５以降で生成されるものの方が大きくなる。
　ここで、実施の形態１にかかるＰＷＭ信号生成回路１により生成されるＰＷＭ信号を電源回路（例えば、図２Ｂの電源回路ＰＷＲ）に与えた場合におけるＰＷＭ信号のソフトスタート制御と出力電圧との関係を図５～図９に示す。そして、図５～図９を参照して実施の形態１にかかるＰＷＭ信号生成回路１で利用される初期デューティ値ＳＲＴ、目標デューティ値ＴＧＴ及び傾き設定値ＳＬＰと出力電圧との関係について説明する。なお、図５～図７に示す例では、目標デューティ値ＴＧＴ及び傾き設定値ＳＬＰを一定とし、図５、図８、図９に示す例では、初期デューティ値ＳＲＴ及び目標デューティ値ＳＲＴを一定とした。
　図５に示す第１のタイミングチャートは、初期デューティ値ＳＲＴ及び目標デューティ値ＴＧＴの値が適切に設定されている場合の出力電圧の立ち上がり波形を示すものである。図５に示す例では、ＰＷＭ信号の生成開始から出力電圧が目標下限値ＶＲＥＦ１に達するまでに時間ＴＳＳ１を有する。そして、出力電圧は、目標下限値ＶＲＥＦ１を超えた後に目標下限値ＶＲＥＦ１と目標上限値ＶＲＥＦ２との間の電圧レベルで安定する。
　図６に示す第２のタイミングチャートは、初期デューティ値ＳＲＴを第１のタイミングチャートで示す例よりも小さくしたものである。この場合、傾き設定値ＳＬＰが図５に示す例と同じであるため、出力電圧が目標下限値ＶＲＥＦ１に達するまでにかかる時間ＴＳＳ２は、図５のＴＳＳ１より長くなる。このとき、時間ＴＳＳ２が規格値よりも長くなると問題が生じる。
　図７に示す第３のタイミングチャートは、初期デューティ値ＳＲＴを第１のタイミングチャートで示す例よりも大きくしたものである。この場合、傾き設定値ＳＬＰが図５に示す例と同じであるため、出力電圧が目標下限値ＶＲＥＦ１に達するまでにかかる時間ＴＳＳ２は、図５のＴＳＳ１より短くなる。しかし、この場合、図７に示すように、出力電圧が目標上限値ＶＲＥＦ２を超える期間がある。つまり、図７に示す例では、出力電圧が立ち上がり時にオーバーシュートを起こす問題がある。
　図８に示す第４のタイミングチャートは、傾き設定値ＳＬＰを第１のタイミングチャートで示す例よりも小さくしたものである。この場合、傾き設定値ＳＬＰが図５に示す例とよりも小さいため、出力電圧が目標下限値ＶＲＥＦ１に達するまでにかかる時間ＴＳＳ４は、図５のＴＳＳ１より長くなる。また、この場合、図８に示すように、出力電圧が目標下限値ＶＲＥＦ１を超えた後、再度、目標下限値ＶＲＥＦ１を下回る期間がある。つまり、図８に示す例では、出力電圧が立ち上がり時にアンダーシュートを起こす問題がある。
　図９に示す第５のタイミングチャートは、傾き設定値ＳＬＰを第１のタイミングチャートで示す例よりも大きくしたものである。この場合、傾き設定値ＳＬＰが図５に示す例とよりも大きいため、出力電圧が目標下限値ＶＲＥＦ１に達するまでにかかる時間ＴＳＳ５は、図５のＴＳＳ１より短くなる。しかし、この場合、図９に示すように、出力電圧が目標上限値ＶＲＥＦ２を超える期間がある。つまり、図９に示す例では、出力電圧が立ち上がり時にオーバーシュートを起こす問題がある。
　出力電圧を安定して立ち上げる場合、出力電圧が図５に示すような立ち上がり波形となるように、予めとなるように初期デューティ値ＳＲＴ、目標デューティ値ＴＧＴ及び傾き設定値ＳＬＰを設定する。これら設定値は、予めＰＷＭ信号生成回路１を用いて出力電圧を測定し、最適値を求めることで最適化が可能である。なお、目標デューティ値ＴＧＴを増減することで出力電圧の最終的な電圧レベルを増減することができる。
　上記説明より、実施の形態１にかかるＰＷＭ信号生成回路１は、初期デューティ値ＳＲＴ、目標デューティ値ＴＧＴ、傾き設定値ＳＬＰ、周期設定値ＴＲＭが設定されたことに応じてＰＷＭ信号の生成を開始する。このとき、実施の形態１にかかるＰＷＭ信号生成回路１では、これら設定値から直接ＰＷＭ信号のデューティ比を決定する。つまり、ＰＷＭ信号生成回路１は、ＰＷＭ信号の生成開始に当たりＰＷＭ信号のデューティ比を計算によらず決定することができる。また、ＰＷＭ信号生成回路１では、アナログ電圧として供給される基準電圧等を必要としたいため、これらの電圧の立ち上がりを待つことなくＰＷＭ信号の生成を開始することができる。このようなことから、ＰＷＭ信号生成回路１では、ＰＷＭ信号の生成開始直後よりＰＷＭ信号を生成することができる。
　また、実施の形態１にかかるＰＷＭ信号生成回路１は、クロック信号に同期してＰＷＭ信号を生成すると共に、クロック信号のカウント数に応じてＰＷＭ信号のデューティ比を可変する。ここで、ＰＷＭ信号生成回路１では、デューティ比を可変する場合に、クロック数のカウント値に応じて値を更新する処理を行うのみである。このようなことから、ＰＷＭ信号生成回路１では、演算にかかる処理を簡略化しながら、ＰＷＭ信号のソフトスタート制御が可能である。
　また、実施の形態１にかかるＰＷＭ信号生成回路１では、初期デューティ値ＳＲＴ、目標デューティ値ＴＧＴ、傾き設定値ＳＬＰの設定値を変更することで、電源回路等が出力する電圧の立ち上がり特性を最適化することができる。図２Ａ～図２Ｄで示すように、電源回路が駆動する負荷回路がＬＥＤであった場合、出力電圧のオーバーシュートはＬＥＤの寿命を短くする問題がある。また、ＬＥＤを駆動する出力電圧にアンダーシュートが発生した場合、ちらつき等の原因となる問題がある。しかしながら、実施の形態１にかかるＰＷＭ信号生成回路１では、ＰＷＭ信号の立ち上がり波形を設定値により最適化することができるため、制御対象回路（電源回路及び負荷回路）における上記問題を容易に解決することができる。
　また、実施の形態１にかかるＰＷＭ信号生成回路１は、カウンタ、レジスタ、比較器、選択回路など回路規模の小さな回路により構成することができる。これにより、実施の形態１にかかるＰＷＭ信号生成回路１は、回路規模及びチップ面積を削減することができる。
　実施の形態２
　実施の形態２では、実施の形態１にかかるＰＷＭ信号生成動作で用いた初期デューティ値ＳＲＴ、目標デューティ値ＴＧＴ、傾き設定値ＳＬＰ等を自動的に調節する方法について説明する。なお、実施の形態２にかかる設定値の調整方法では、図１に示した演算コアＰＥ、出力モニタユニットＭＯＮ、メモリＭＥＭ、ＰＷＭ信号生成ユニットＰＧを利用する。また、実施の形態２では、ＰＷＭ信号生成ユニットＰＧとしてＰＷＭ信号生成回路２を用いる。
　図１０に実施の形態２にかかるＰＷＭ信号生成回路２のブロック図を示す。図１０に示すように、ＰＷＭ信号生成回路２は、実施の形態１にかかるＰＷＭ信号生成回路１にＰＷＭ信号生成開始信号に基づく動作制御機能を追加したものである。ＰＷＭ信号生成回路２では、第１のカウンタ１２に代えて第１のカウンタ１２ａが設けられ、第２のカウンタ３１に代えて第２のカウンタ３１ａが設けられる。
　第１のカウンタ１２ａは、クロック信号のクロック数が周期設定信号の値に達した回数すなわち周期開始信号ＣＲＳ１のパルス数をカウントして第１のカウント値ＣＮＴ１を生成する。また、第１のカウンタ１２ａは、第１のクリア信号ＣＬＲ１がアサートされたことに応じて第１のカウント値ＣＮＴ１をカウント開始値にリセットする。さらに、第１のカウンタ１２ａは、ＰＷＭ信号生成開始信号がアサートされた場合、クロック信号のクロック数のカウント動作を行い、ＰＷＭ信号生成開始信号がネゲートされた場合、クロック信号のクロック数のカウント動作を停止する。
　第２のカウンタ３１ａは、クロック信号のクロック数をカウントして第２のカウント値ＣＮＴ２を生成する。また、第２のカウンタ３１ａは、第２のクリア信号ＣＬＲ２がアサートされたことに応じて第２のカウント値ＣＮＴ２をカウント開始値にリセットする。さらに、第２のカウンタ３１ａは、ＰＷＭ信号生成開始信号がアサートされた場合、クロック信号のクロック数のカウント動作を行い、ＰＷＭ信号生成開始信号がネゲートされた場合、クロック信号のクロック数のカウント動作を停止する。
　ＰＷＭ信号生成回路２は、第１のカウンタ１２ａ及び第２のカウンタ３１ａが停止している場合、クロック信号のカウント動作が行われないためＰＷＭ信号の生成を停止する。一方、ＰＷＭ信号生成回路２は、第１のカウンタ１２ａ及び第２のカウンタ３１ａが動作している場合、クロック信号のカウント動作に応じてＰＷＭ信号を生成する。つまり、ＰＷＭ信号生成開始信号は、ＰＷＭ信号生成回路２のＰＷＭ信号の生成処理の開始と停止とを制御する信号である。なお、実施の形態２では、ＰＷＭ信号生成開始信号は、演算コアＰＥがアサートとネゲートとを制御する信号であるものとする。
　また、出力モニタユニットＭＯＮの詳細なブロック図を図１１、図１２に示す。図１１は、出力モニタユニットＭＯＮの一例を示すものである。図１１に示す出力モニタユニット４０は、コンパレータＣＯＭＰ１、ＣＯＭＰ２、時系列情報格納レジスタ４１を有する。
　コンパレータＣＯＭＰ１は、正転入力端子に制御対象回路（例えば、電源回路ＰＷＲ）から得られるモニタ電圧が入力され、反転入力端子に目標下限値ＶＲＥＦ１が入力される。そして、コンパレータＣＯＭＰ１は、モニタ電圧が目標下限値ＶＲＥＦ１よりも大きい場合に出力信号（例えば、下限検出信号）をハイレベルとする。
　コンパレータＣＯＭＰ２は、正転入力端子に電源回路ＰＷＲから得られるモニタ電圧が入力され、反転入力端子に目標上限値ＶＲＥＦ２が入力される。そして、コンパレータＣＯＭＰ２は、モニタ電圧が目標上限値ＶＲＥＦ２よりも大きい場合に出力信号（例えば、上限検出信号）をハイレベルとする。
　時系列情報格納レジスタ４１は、クロック信号（例えば、ＰＷＭ信号生成回路２に与えられるクロック信号と同様の信号）と、ＰＷＭ信号生成開始信号が入力される。そして、時系列情報格納レジスタ４１は、ＰＷＭ信号生成開始信号がアサートされている期間において、クロック信号をサンプリングクロックとして、下限検出信号及び上限検出信号の論理レベルを蓄積する。つまり、時系列情報格納レジスタ４１には、ＰＷＭ信号生成開始信号がアサートされた時点を開始時点とし、ＰＷＭ信号生成開始信号がネゲートされた時点を終了時点とした計測値の時系列情報が生成される。この時系列情報は、演算コアＰＥにより参照される。
　また、図１２に出力モニタユニットＭＯＮの別の形態を示すブロック図を示す。図１２に示す出力モニタユニット５０は、Ａ／Ｄコンバータ５１、時系列情報格納レジスタ５２を有する。
　Ａ／Ｄコンバータ５１は、電源回路ＰＷＲから得られたモニタ電圧の電圧レベルに対応したモニタ電圧値信号を出力する。このモニタ電圧値信号は、デジタル信号であり、モニタ電圧の電圧レベルを示す値を有する。
　時系列情報格納レジスタ５２は、クロック信号（例えば、ＰＷＭ信号生成回路２に与えられるクロック信号と同様の信号）と、ＰＷＭ信号生成開始信号が入力される。そして、時系列情報格納レジスタ４１は、ＰＷＭ信号生成開始信号がアサートされている期間において、クロック信号をサンプリングクロックとして、モニタ電圧値信号の値を蓄積する。つまり、時系列情報格納レジスタ５２には、ＰＷＭ信号生成開始信号がアサートされた時点を開始時点とし、ＰＷＭ信号生成開始信号がネゲートされた時点を終了時点とした計測値の時系列情報が生成される。この時系列情報は、演算コアＰＥにより参照される。
　ここで、出力モニタユニットＭＯＮとして出力モニタユニット４０を用いた場合のモニタ電圧の検出結果について説明する。図１３～図１５に電源回路に生成される出力電圧の立ち上がり波形と、当該出力電圧の立ち上がり波形をモニタした場合の上限検出信号と下限検出信号の変化と、の関係を示すタイミングチャートを示す。
　図１３に示す第１のタイミングチャートは、出力電圧のオーバーシュート及びアンダーシュートが目標下限値ＶＲＥＦ１と目標上限値ＶＲＥＦ２とで決まる所定の範囲内に収まっている場合のタイミングチャートを示す。図１３に示す例では、ＰＷＭ信号生成開始信号がアサートされてから時間ＴＳＳが経過した後に出力電圧が目標下限値ＶＲＥＦ１を超える。そのため、ＰＷＭ信号生成開始信号がアサートされてから時間ＴＳＳが経過した後に下限検出信号が立ち上がる。その後、下限検出信号は、ハイレベルを維持する。一方、出力電圧は目標上限値ＶＲＥＦ２を上回ることがないため、上限検出信号はロウレベルを維持する。
　図１４に示す第２のタイミングチャートは、出力電圧のオーバーシュートが発生している場合のタイミングチャートを示す。図１４に示す例では、ＰＷＭ信号生成開始信号がアサートされてから時間ＴＳＳが経過した後に出力電圧が目標下限値ＶＲＥＦ１を超える。そのため、ＰＷＭ信号生成開始信号がアサートされてから時間ＴＳＳが経過した後に下限検出信号が立ち上がる。その後、下限検出信号は、ハイレベルを維持する。一方、上限検出信号は、出力電圧が目標上限値ＶＲＥＦ２を上回る期間に相当する期間においてハイレベルとなる。
　図１５に示す第３のタイミングチャートは、出力電圧のアンダーシュートが発生している場合のタイミングチャートを示す。図１５に示す例では、ＰＷＭ信号生成開始信号がアサートされてから時間ＴＳＳが経過した後に出力電圧が目標下限値ＶＲＥＦ１を超える。そのため、ＰＷＭ信号生成開始信号がアサートされてから時間ＴＳＳが経過した後に下限検出信号が立ち上がる。その後、出力電圧が、目標下限値を下回る。そのため、下限検出信号は、出力電圧が目標下限値を下回る期間に相当する期間ロウレベルとなる。そして、再度、出力電圧が目標下限値ＶＲＥＦ１を上回ると、下限検出信号はハイレベルとなる。一方、出力電圧は目標上限値ＶＲＥＦ２を上回ることがないため、上限検出信号はロウレベルを維持する。
　図１３～図１５に示すように、出力モニタユニット４０では、出力電圧の変動に応じて下限検出信号及び上限検出信号の論理レベルが変化する。そして、出力モニタユニット４０は、時系列情報格納レジスタに下限検出信号及び上限検出信号の論理レベルを時系列に蓄積することで出力電圧の時間変化を記録する。そして、計測値の時系列情報を演算コアＰＥが参照することで、演算コアＰＥは、出力電圧の変動が適切なものであるか否か、また、設定値のうちどのパラメータを変更すべきかを判断することができる。
　そこで、以下では、演算コアにおける設定値の調整処理について説明する。図１６に、実施の形態２における調整方法の手順を示すフローチャートを示す。演算コアＰＥでは、図１６に示すフローチャートに沿った処理を行う。図１６に示す例では、演算コアＰＥがテストモードとなる期間において設定値の調整を行う。しかし、設定値の調整タイミングは、例えば、プロセッサシステムＭＣＵの起動処理の一つとして行っても良く、常時行うとしても良い。
　図１６に示すように、テストモードが開始されると、演算コアＰＥは、ＰＷＭ信号生成回路２を動作させるための設定値（例えば、初期デューティ値等）をメモリＭＥＭから読み出し、読み出した値をＰＷＭ信号生成回路２のレジスタに格納する（ステップＳ１）。
　続いて、演算コアＰＥは、ＰＷＭ信号生成開始信号をアサートし、所定時間後にＰＷＭ信号生成開始信号をネゲートする（ステップＳ２）。これにより、所定時間の間、ＰＷＭ信号生成回路２はＰＷＭ信号を生成する。また、出力モニタユニット４０は、時系列情報格納レジスタ４１に出力電圧を計測した計測値の時系列情報を生成する。その後、演算コアＰＥは、時系列情報格納レジスタ４１から時系列情報を取得する（ステップＳ３）。
　続いて、演算コアＰＥは、取得した時系列情報のうち最終期間の値を参照し、下限検出信号の最終期間の値がロウレベルであるか否かを判断する（ステップＳ４）。ステップＳ４において、下限検出信号の最終期間の値がロウレベルであった場合、目標デューティ値を増加させる（ステップＳ５）。そして、演算コアＰＥは、増加させた目標デューティ値にてメモリＭＥＭに格納されている目標デューティ値を更新する（ステップＳ６）。その後、演算コアＰＥは、ステップＳ１～Ｓ３の処理を再度実行する。
　ステップＳ４で下限検出信号の最終期間の値がロウレベルであった場合、演算コアＰＥは、上限検出信号の最終期間の値がハイレベルであるか否かを判断する（ステップＳ７）。ステップＳ７において、上限検出信号の最終期間の値がハイレベルであった場合、目標デューティ値を減少させる（ステップＳ８）。そして、演算コアＰＥは、減少させた目標デューティ値にてメモリＭＥＭに格納されている目標デューティ値を更新する（ステップＳ６）。その後、演算コアＰＥは、ステップＳ１～Ｓ３の処理を再度実行する。
　ステップＳ７で上限検出信号の最終期間の値がロウレベルであった場合、演算コアＰＥは、立ち上がり時間ＴＳＳが規定の範囲より長いか否かを判断する（ステップＳ９）。ステップＳ９において、立ち上がり時間ＴＳＳが規定の範囲より長い場合、初期デューティ値を増加させる（ステップＳ１０）。そして、演算コアＰＥは、増加させた初期デューティ値にてメモリＭＥＭに格納されている初期デューティ値を更新する（ステップＳ６）。その後、演算コアＰＥは、ステップＳ１～Ｓ３の処理を再度実行する。
　ステップＳ９で立ち上がり時間ＴＳＳが規定の範囲よりも短かった場合、演算コアＰＥは、立ち上がり時間ＴＳＳが規定の範囲より短いか否かを判断する（ステップＳ１１）。ステップＳ１１において、立ち上がり時間ＴＳＳが規定の範囲より短い場合、初期デューティ値を減少させる（ステップＳ１２）。そして、演算コアＰＥは、減少させた初期デューティ値にてメモリＭＥＭに格納されている初期デューティ値を更新する（ステップＳ６）。その後、演算コアＰＥは、ステップＳ１～Ｓ３の処理を再度実行する。
　ステップＳ１１で立ち上がり時間ＴＳＳが規定の範囲より長かった場合、演算コアＰＥは、下限検出信号がハイレベルとなった後にロウレベルとなる期間の有無について判断する（ステップＳ１３）。ステップＳ１３において、下限検出信号がハイレベルとなった後にロウレベルとなる期間があった場合、傾き設定値を増加させる（ステップＳ１４）。そして、演算コアＰＥは、増加させた傾き設定値にてメモリＭＥＭに格納されている傾き設定値を更新する（ステップＳ６）。その後、演算コアＰＥは、ステップＳ１～Ｓ３の処理を再度実行する。
　ステップＳ１３で下限検出信号がハイレベルとなった後にロウレベルとなる期間がなかった場合、演算コアＰＥは、上限検出信号がハイレベルとなる期間の有無について判断する（ステップＳ１５）。ステップＳ１５において、上限検出信号がハイレベルとなる期間があった場合、傾き設定値を減少させる（ステップＳ１６）。そして、演算コアＰＥは、減少させた傾き設定値にてメモリＭＥＭに格納されている傾き設定値を更新する（ステップＳ６）。その後、演算コアＰＥは、ステップＳ１～Ｓ３の処理を再度実行する。
　そして、ステップＳ４、Ｓ７、Ｓ９、Ｓ１１、Ｓ１３、Ｓ１５の全てのステップをパスするとテストモードが終了する。このようにして、テストモードを終了した場合、調整後の設定値に基づき動作するＰＷＭ信号生成回路２により生成されたＰＷＭ信号を受けて生成された出力電圧は、オーバーシュート及びアンダーシュートを生じることなく、電圧値が目標下限値ＶＲＥＦ１と目標上限値ＶＲＥＦ２の範囲内となる。つまり、出力電圧は、図１３に示す立ち上がり波形となる。
　上記説明より、実施の形態２にかかる調整方法を経て決定された設定値に基づき動作するＰＷＭ信号生成回路２は、制御対象回路の動作を理想の動作状態とするＰＷＭ信号を生成することができる。
　また、実施の形態２にかかる調整方法を実行可能なプロセッサシステムＭＣＵによって、ＬＥＤを駆動する電源回路を制御した場合、ＬＥＤの寿命を延ばすことができる。ＬＥＤは経年劣化により特性が変化する。そのため、ＬＥＤを固定的な設定値に基づき生成されたＰＷＭ信号に基づき制御した場合、輝度の低下等の劣化が生じる。しかし、実施の形態２にかかる調整方法を適宜実行しながらＬＥＤを駆動するためのＰＷＭ信号を生成することで、ＬＥＤの特性劣化を補う出力電圧を生成することができる。このように、ＬＥＤの特性劣化を補う出力電圧を生成することで、ＬＥＤの寿命を実質的に延長することができる。
　また、実施の形態２にかかる設定値の調整方法により更新された設定値は、メモリＭＥＭに格納される。そのため、プロセッサシステムＭＣＵを再起動したときに、このメモリＭＥＭから設定値を読み出すことで、再起動後のプロセッサシステムＭＣＵは、最適化されて設定値によりＰＷＭ信号生成回路２を設定値を調整することなく最適化された状態で動作を開始することができる。
　実施の形態３
　実施の形態３にかかるＰＷＭ信号生成回路３のブロック図を図１７に示す。図１７に示すように、実施の形態３にかかるＰＷＭ信号生成回路３は、実施の形態１にかかるＰＷＭ信号生成回路１のＰＷＭ信号生成器３４に代えてＰＷＭ信号生成器３４ａが用いられる。図１７では、このＰＷＭ信号生成器３４ａを有する出力制御部には３０ａの符号を付した。
　ＰＷＭ信号生成器３４ａには、周期設定信号ＣＲＳ１、切り換え信号ＣＲＳ２に加えてＰＷＭ出力ゲート信号が入力される。ＰＷＭ信号生成器３４ａは、ＰＷＭ出力ゲート信号がアサートされるとＰＷＭ信号生成器３４と同じ動作を行う。一方、ＰＷＭ出力ゲート信号がネゲートされるとＰＷＭ信号生成器３４ａは、ＰＷＭ信号の生成を停止する。
　ＰＷＭ出力ゲート信号は、演算コアＰＥによりアサートとネゲートとが切り換えられる。また、演算コアＰＥは、ＰＷＭ出力ゲート信号をアサートする時点で、ＰＷＭ信号生成回路３の傾きレジスタ１１に格納される傾き設定値と、初期デューティレジスタ１４に格納される初期デューティ値と、目標デューティレジスタ１５に格納される目標デューティ値と、周期レジスタ２１に格納される周期設定値と、をメモリＭＥＭから読み出した設定値により設定する。
　続いて、実施の形態３にかかるＰＷＭ信号生成回路３の動作について説明する。図１８に実施の形態３にかかるＰＷＭ信号生成回路３の動作を示すタイミングチャートを示す。図１８に示すように実施の形態３にかかるＰＷＭ信号生成回路３は、タイミングｔ１１においてＰＷＭ出力ゲート信号がアサートされるとＰＷＭ信号の生成を開始する。このとき生成されるＰＷＭ信号はソフトスタート制御がなされている。また、ソフトスタート制御されたＰＷＭ信号に基づき生成される電源回路の出力電圧は、オーバーシュート及びアンダーシュートを生じることなく立ち上がる。
　続いて、タイミングｔ１２においてＰＷＭ出力ゲート信号がネゲートされるとＰＷＭ信号生成回路３はＰＷＭ信号の出力を停止し、電源回路の出力電圧が低下する。
　続いて、タイミングｔ１３において、再度、ＰＷＭ出力ゲート信号がアサートされると、ＰＷＭ信号生成回路３は、ソフトスタート制御されたＰＷＭ信号を生成する。そして、生成されたＰＷＭ信号に基づき電源回路の出力電圧が立ち上がる。
　図１８に示すように、ＰＷＭ信号生成回路３は、ＰＷＭ出力ゲート信号を間欠的にアサートすることでＰＷＭ信号を間欠的に生成する。この間欠間隔は、ＰＷＭ出力ゲート信号のアサート期間ＴＨとネゲート期間ＴＬとの比により決定することができる。また、ＰＷＭ信号生成回路３では、ＰＷＭ信号の生成が再開されるごとにソフトスタート制御によりＰＷＭ信号を生成する。
　電源回路が駆動する負荷回路がＬＥＤであった場合、ＰＷＭ出力ゲート信号のアサート期間ＴＨとネゲート期間ＴＬとの比を制御することで、調光を行うことができる。ＬＥＤの輝度は、点灯時間の積分値で制御できるためである。
　上記説明より、実施の形態３にかかるＰＷＭ信号生成回路３を用いることで、ＬＥＤの調光制御が可能となる。このとき、実施の形態３にかかるＰＷＭ信号生成回路３は、ＰＷＭ出力ゲート信号をアサートする毎にソフトスタート制御によるＰＷＭ信号を生成する。これにより、電源回路の出力信号は、いずれの立ち上がりタイミングにおいてもオーバーシュート及びアンダーシュートを生じることなく立ち上がる。このような制御を行うことで、ＬＥＤに過電圧が印加されることを防止し、ＬＥＤの劣化を防止することができる。
　また、プロセッサシステムＭＣＵのＩＯユニットＩＯＵを介して外部に設けられた回路から制御信号（例えば、調光制御信号）を受信し、受信した調光制御信号に基づき演算コアＰＥがＰＷＭ出力ゲート信号のアサート期間ＴＨとネゲート期間ＴＬとの比を制御することもできる。このような構成とすることで、実施の形態３にかかるＰＷＭ信号生成回路３を有するプロセッサシステムＭＣＵでは、外部から指示に基づきＬＥＤの調光を行うことが可能になる。
　実施の形態４
　実施の形態４にかかるＰＷＭ信号生成回路４のブロック図を図１９に示す。図１９に示すようにＰＷＭ信号生成回路４は、デューティ設定部１０ａ、１０ｂ、周期設定部２０、出力制御部３０ｂを有する。周期設定部２０は、実施の形態１の周期設定部と同じものであるため、ここでは説明を省略する。
　デューティ設定部１０ａ、１０ｂは、実施の形態１のデューティ設定部１０と同じ構成を有するものであるが、それぞれ独立した設定信号が入力される。図１９に示す例では、デューティ設定部１０ａには、第１の傾き設定信号、第１の初期デューティ設定信号、第１の目標デューティ設定信号が入力される。デューティ設定部１０ｂには、第２の傾き設定信号、第２の初期デューティ設定信号、第２の目標デューティ設定信号が入力される。そして、デューティ設定部１０ａ、１０ｂは、それぞれ独立した値を有する設定信号に基づき、独立した値を有するデューティ制御信号ＤＵＴ１、ＤＵＴ２を出力する。
　出力制御部３０ｂは、実施の形態１の出力制御部３０に第５の比較器３５を追加し、ＰＷＭ信号生成器３４に代えてＰＷＭ信号生成器３４ｂを有する。第５の比較器３５は、デューティ制御信号ＤＵＴ２で示されるデューティ比を示す値に第２のカウント値ＣＮＴ２が達したことに応じて、ＰＷＭ信号の論理レベルの切り換えを指示する切り換え信号ＣＲＳ３を出力する。なお、第４の比較器３３は、実施の形態１の第４の比較器３３に相当するものであるが、デューティ制御信号ＤＵＴに相当する信号としてデューティ制御信号ＤＵＴ１が入力される。
　ＰＷＭ信号生成器３４ｂは、周期開始信号ＣＲＳ１に応じて第１のＰＷＭ信号の論理レベルを開始論理レベルとし、切り換え信号ＣＲＳ２に応じてＰＷＭ信号の論理レベルを開始論理レベルとは逆の論理レベルとなる終了論理レベルとする。また、ＰＷＭ信号生成器３４ｂは、周期開始信号ＣＲＳ１に応じて第２のＰＷＭ信号の論理レベルを開始論理レベルとし、切り換え信号ＣＲＳ３に応じてＰＷＭ信号の論理レベルを開始論理レベルとは逆の論理レベルとなる終了論理レベルとする。本実施の形態では、出力するＰＷＭ信号の１周期の開始時点での論理レベル（開始論理レベル）を１とし、ＰＷＭ信号の１周期の終了時点での論理レベル（終了論理レベル）を０とする。
　つまり、出力制御部３０ｂは、それぞれが、複数のデューティ設定部が出力するデューティ制御信号で示されるデューティ比の値に対応するデューティ比を有する複数のＰＷＭ信号を生成する。
　実施の形態４にかかるＰＷＭ信号生成回路４は、上記構成により、同じ周期を有し、互いに独立したデューティ比を有する第１、第２のＰＷＭ信号を生成する。このＰＷＭ信号生成回路４の動作は、出力される信号が２つに増加するのみであり実質的な動作は実施の形態１にかかるＰＷＭ信号生成回路１と同じであるため、ここでは説明を省略する。
　上記説明より、実施の形態４にかかるＰＷＭ信号生成回路４は、デューティ比の設定及びＰＷＭ信号のソフトスタート制御の設定を独立して行うことが可能である。また、上記説明では、出力するＰＷＭ信号の数を２つとしたが、ＰＷＭ信号生成回路１からＰＷＭ信号生成回路４への変更と同じルールを適用して３つのＰＷＭ信号を生成することができる。近年、ＬＥＤを利用した照明装置では、３色のそれぞれに対応するＬＥＤを用いることがある。このような場合に、複数のＬＥＤの特性にばらつきが生じることがある。しかし、ＰＷＭ信号生成回路４を用いることで複数のＰＷＭ信号の特性をそれぞれ独立して設定することができる。そのため、ＰＷＭ信号生成回路４を利用することで、１組の発光素子として利用される複数のＬＥＤの間のばらつきを補正して複数のＬＥＤの特性を均一化することが可能である。
　また、実施の形態４にかかるＰＷＭ信号生成回路４に対して、実施の形態２にかかるＰＷＭ信号生成回路の設定値の調整方法を適用することもできる。さらに。実施の形態４にかかるＰＷＭ信号生成回路３のＰＷＭ信号の間欠出力機能を追加することもできる。特に、ＰＷＭ信号生成回路３のＰＷＭ信号の間欠出力機能を追加することで、３つのＬＥＤの輝度をそれぞれ調整し、調光のみならず、調色を行うことも可能である。
　なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態２にかかる設定値の調整方法においていずれのパラメータから設定するかは、仕様により適宜変更することが可能である。
　この出願は、２０１１年３月２８日に出願された日本出願特願２０１１－０７０４３７を基礎とする優先権を主張し、その開示の全てをここに取り込む。
１～４　　信号生成回路
１０、１０ａ、１０ｂ　　デューティ設定部
１１　　傾きレジスタ
１２、１２ａ、３１、３１ａ　　カウンタ
１３、１６、３２、３３、３５　　比較器
１４　　初期デューティレジスタ
１５　　目標デューティレジスタ
１７　　選択回路
２０　　周期設定部
２１　　周期レジスタ
３０、３０ａ、３０ｂ　　出力制御部
３４、３４ａ、３４ｂ　　信号生成器
４０、５０　　出力モニタユニット
４１、５２　　時系列情報格納レジスタ
５１　　Ａ／Ｄコンバータ
Ｃ　　コンデンサ
Ｌ　　インダクタ
Ｄｉ　　ダイオード
Ｒ　　抵抗
ＯＭ　　トランジスタ
ＭＣＵ　　プロセッサシステム
ＭＥＭ　　メモリ
ＭＯＮ　　出力モニタユニット
ＰＥ　　演算コア
ＰＥＲＩ　　周辺回路
ＰＧ　　ＰＷＭ信号生成ユニット
ＣＧ　　クロック生成ユニット

Claims (15)

  1. 　ＰＷＭ信号を生成するＰＷＭ信号生成回路であって、
    　前記ＰＷＭ信号の生成開始時の初期デューティ比の値を指定する初期デューティ設定信号と、前記ＰＷＭ信号の目標デューティ比の値を指定する目標デューティ設定信号と、前記初期デューティ比が前記目標デューティ比に至るまでのデューティ比の変化率を指定する傾き設定値を指定する傾き設定信号と、クロック信号と、に基づき前記ＰＷＭ信号の１周期毎のデューティ比を指定するデューティ制御信号を生成するデューティ設定部と、
    　周期設定信号に基づき前記ＰＷＭ信号の１周期の長さを示す周期設定値を出力する周期設定部と、
    　前記周期設定値に応じた周期と前記デューティ制御信号の値に応じたデューティ比の前記ＰＷＭ信号を前記クロック信号に基づき生成する出力制御部と、を有し、
    　前記デューティ設定部は、前記クロック信号のクロック数が前記周期設定値に達した回数が前記傾き設定値に達する毎に前記初期デューティの値を前記目標デューティ比の値まで増加させるＰＷＭ信号生成回路。
  2. 　前記デューティ設定部は、
    　前記クロック信号のクロック数が前記周期設定値に達した回数をカウントして第１のカウント値を生成する第１のカウンタと、
    　前記第１のカウント値が前記傾き設定値に達したことに応じて、前記第１のカウント値をカウント開始値にリセットすると共に、前記初期デューティ比の値を増加させる第１の比較器と、
    　前記初期デューティ比の値と前記目標デューティ比の値との大小関係を示す選択信号を生成する第２の比較器と、
    　前記初期デューティ比の値より前記目標デューティ比の値の方が小さいことを前記選択信号が示している場合に前記初期デューティ比の値を出力し、前記初期デューティ比の値が前記目標デューティ比の値以上であること前記選択信号を示している場合に前記目標デューティ値を出力する選択回路と、
    　を有する請求項１に記載のＰＷＭ信号生成回路。
  3. 　前記デューティ設定部は、
    　前記初期デューティ比の値を格納する初期デューティレジスタと、
    　前記目標デューティ比の値を格納する目標デューティレジスタと、
    　前記傾き設定値を格納する傾きレジスタと、を有し、
    　前記周期設定部は、
    　前記周期設定値を格納する周期レジスタを有する請求項１又は２に記載のＰＷＭ信号生成回路。
  4. 　前記出力制御部は、
    　前記クロック信号のクロック数をカウントして第２のカウント値を生成する第２のカウンタと、
    　前記周期設定値と、前記第２のカウント値と、が入力され、前記第２のカウント値が前記周期設定値に達したことに応じて、前記第２のカウント値をカウント開始値にリセットすると共に、周期開始を通知する周期開始信号を出力する第３の比較器と、
    　前記デューティ制御信号で示されるデューティ比を示す値に前記第２のカウント値が達したことに応じて、前記ＰＷＭ信号の論理レベルの切り換えを指示する切り換え信号を出力する第４の比較器と、
    　前記周期開始信号に応じて前記ＰＷＭ信号の論理レベルを開始論理レベルとし、前記切り換え信号に応じて前記ＰＷＭ信号の論理レベルを前記開始論理レベルとは逆の論理レベルとなる終了論理レベルとするＰＷＭ信号生成器と、
    　を有する請求項１乃至３のいずれか１項に記載のＰＷＭ信号生成回路。
  5. 　前記ＰＷＭ信号生成器は、ＰＷＭ出力ゲート信号が入力され、前記ＰＷＭ信号ゲート信号の論理レベルに応じて前記ＰＷＭ信号を出力するか否かを切り換える請求項４に記載のＰＷＭ信号生成回路。
  6. 　前記ＰＷＭ信号生成回路は、
    　前記デューティ設定部を複数個有し、
    　前記出力制御部は、それぞれが、複数のデューティ設定部が出力するデューティ制御信号で示されるデューティ比の値に対応するデューティ比を有する複数のＰＷＭ信号を生成する請求項１乃至５のいずれか１項に記載のＰＷＭ信号生成回路。
  7. 　外部に設けられた制御対象回路にＰＷＭ信号を出力するプロセッサシステムであって、
    　前記プロセッサシステムで用いられるプログラム及び設定値を格納するメモリと、
    　ＰＷＭ信号生成ユニットと、
    　演算コアと、を有し、
    　前記ＰＷＭ信号生成ユニットは、
    　前記ＰＷＭ信号の生成開始時の初期デューティ比の値を指定する初期デューティ設定信号と、前記ＰＷＭ信号の目標デューティ比の値を指定する目標デューティ設定信号と、前記初期デューティ比が前記目標デューティ比に至るまでのデューティ比の変化率を指定する傾き設定値を指定する傾き設定信号と、クロック信号と、に基づき前記ＰＷＭ信号の１周期毎のデューティ比を指定するデューティ制御信号を生成するデューティ設定部と、
    　周期設定信号に基づき前記ＰＷＭ信号の１周期の長さを示す周期設定値を出力する周期設定部と、
    　前記周期設定値に応じた周期と前記デューティ制御信号の値に応じたデューティ比の前記ＰＷＭ信号を前記クロック信号に基づき生成する出力制御部と、を有し、
    　前記デューティ設定部は、前記クロック信号のクロック数が前記周期設定値に達した回数が前記傾き設定値に達する毎に前記初期デューティ比の値を前記目標デューティ比の値まで増加させ、
    　前記演算コアは、
    　前記プログラム及び前記設定値を読み出して前記初期デューティ設定信号、前記目標デューティ設定信号、前記傾き設定信号及び前記周期設定信号を生成して、前記ＰＷＭ信号生成ユニットに与えるプロセッサシステム。
  8. 　前記演算コアは、ＰＷＭ信号生成開始信号を出力し、
    　前記ＰＷＭ信号生成ユニットは、前記ＰＷＭ信号生成開始信号に応じて前記ＰＷＭ信号の生成を開始する請求項７に記載のプロセッサシステム。
  9. 　前記制御対象回路内のノードに生成される電圧のレベルを示す計測値の時系列情報を生成する出力モニタユニットを有し、
    　前記出力モニタユニットは、前記ＰＷＭ信号生成開始信号に応じて前記計測値の時系列情報の生成を開始する請求項８に記載のプロセッサシステム。
  10. 　前記演算コアは、
    　前記計測値の時系列情報の最終値が予め設定された目標下限値を下回っている場合、前記目標デューティ比の値を増加させ、
    　前記計測値の時系列情報の最終値が予め設定された目標上限値を上回っている場合、前記目標デューティ比の値を減少させ、
    　前記計測値の時系列情報の開始時点から前記測定値が前記目標下限値を最初に上回るまでの時間が予め設定された立ち上がり時間より短い場合、前記初期デューティ比の値を増加させ、
    　前記計測値の時系列情報の開始時点から前記測定値が前記目標下限値を最初に上回るまでの時間が予め設定された立ち上がり時間より長い場合、前記初期デューティ比の値を減少させ、
    　前記計測値が前記目標下限値を最初に上回った後再度前記目標下限値を下回った場合、前記傾き設定値を増加させ、
    　前記計測値が前記目標上限値を最初に上回った後再度前記目標上限値を下回った場合、前記傾き設定値を減少させ、
    　前記メモリに格納されている設定値に含まれる前記目標デューティ比の値、初期デューティ比の値及び前記傾き設定値を更新する請求項９に記載のプロセッサシステム。
  11. 　前記演算コアは、前記ＰＷＭ信号生成開始信号を出力する毎に前記メモリから前記設定値を読み出して前記初期デューティ設定信号、前記目標デューティ設定信号、前記傾き設定信号及び前記周期設定信号を前記ＰＷＭ信号生成ユニットに与える請求項８乃至１０のいずれか１項に記載のプロセッサシステム。
  12. 　前記演算コアは、前記ＰＷＭ信号生成開始信号により前記ＰＷＭ信号生成ユニットが前記ＰＷＭ信号を間欠的出力するように制御する請求項８乃至１１のいずれか１項に記載のプロセッサシステム。
  13. 　外部に設けられた回路から与えられる制御信号を受信するＩＯユニットを有し、
    　前記演算コアは、前記ＩＯユニットを介して得た前記制御信号に基づき前記ＰＷＭ信号生成ユニットによる前記ＰＷＭ信号の出力の開始及び停止を指示するＰＷＭ出力ゲート信号を生成し、前記ＰＷＭ出力ゲート信号により前記ＰＷＭ信号生成ユニットが前記ＰＷＭ信号を出力する間隔を制御し、前記ＰＷＭ信号の出力の開始指示を行う毎に前記メモリから前記設定値を読み出して前記初期デューティ設定信号、前記目標デューティ設定信号、前記傾き設定信号及び前記周期設定信号を前記ＰＷＭ信号生成ユニットに与える請求項７に記載のプロセッサシステム。
  14. 　前記制御対象回路は、スイッチング動作により出力電圧の電圧レベルを制御する電源回路である請求項７乃至１３のいずれか１項に記載のプロセッサシステム。
  15. 　前記電源回路は、ＬＥＤ素子を駆動する請求項１４に記載のプロセッサシステム。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103607185A (zh) * 2013-11-27 2014-02-26 矽力杰半导体技术(杭州)有限公司 产生脉宽调制信号的装置及方法
JP2024070500A (ja) * 2022-11-11 2024-05-23 コーセル株式会社 スイッチング電源装置と電源システム、及びスイッチング電源装置の初期設定方法

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014092370A (ja) * 2012-10-31 2014-05-19 Agilent Technologies Inc 電圧電流特性発生器
DE102013210094A1 (de) * 2013-04-12 2014-10-16 Behr Gmbh & Co. Kg Wärmeübertragerbauteil
US9351373B2 (en) * 2013-08-23 2016-05-24 Chia-Teh Chen Security light with lifestyle solutions
US20160269016A1 (en) * 2015-03-12 2016-09-15 Microchip Technology Incorporated Combinatorial/sequential pulse width modulation
US20180255614A1 (en) * 2015-09-28 2018-09-06 Kelsey-Hayes Company Programmable led driver
JP6589765B2 (ja) * 2016-07-19 2019-10-16 株式会社デンソー 負荷駆動制御装置
JP6966694B2 (ja) * 2017-09-27 2021-11-17 富士通株式会社 電源装置及び電源管理プログラム
US20190132921A1 (en) * 2017-10-31 2019-05-02 Fulham Company Limited Led dimming using switch mode power supply control loop parameter modification
US10595373B2 (en) 2017-10-31 2020-03-17 Fulham Company Limited Methods and apparatuses to provide dimming for a light emitting diode system
US10015858B1 (en) * 2017-12-12 2018-07-03 GE Lighting Solutions, LLC Deep dimming control in LED lighting system
US10367411B2 (en) * 2017-12-20 2019-07-30 Analog Devices Global Unlimited Company Interleaved boost converter with holdup time extension
CN107995744B (zh) * 2017-12-26 2024-07-23 深圳市联达奇科技有限公司 用于led照明的色彩偏差消除电路
JP6962203B2 (ja) * 2018-01-11 2021-11-05 株式会社デンソー 昇圧システム
US11323052B2 (en) * 2018-10-25 2022-05-03 Microchip Technology Incorporated Automated speed ramp control of stepper motors
CN109361381B (zh) 2018-12-10 2024-05-03 珠海一微半导体股份有限公司 一种pwm生成电路、处理电路及芯片
US11064589B2 (en) * 2019-01-23 2021-07-13 Whelen Engineering Company, Inc. System and method for variable intensity patterns
US11039517B2 (en) * 2019-04-01 2021-06-15 Sct Ltd. Fraction PWM with multiple phase display clock
CN111262563B (zh) * 2020-03-19 2023-09-08 湖南品腾电子科技有限公司 大电流输出电路
CN111555603B (zh) * 2020-06-22 2021-05-11 无锡英迪芯微电子科技股份有限公司 一种降压转换器的自校准软启动电路
US11955879B2 (en) * 2020-12-30 2024-04-09 Texas Instruments Incorporated Architecture to mitigate overshoot/undershoot in a voltage regulator
CN112967670B (zh) * 2021-03-03 2022-11-18 北京集创北方科技股份有限公司 显示驱动方法、装置和芯片、显示设备以及存储介质
CN114002985A (zh) * 2021-11-02 2022-02-01 湖南航天机电设备与特种材料研究所 一种基于fpga的pwm波形产生方法及装置
CN114337266B (zh) * 2021-12-17 2023-12-26 上海晶丰明源半导体股份有限公司 开关电源及用于开关电源的控制电路
CN114221642B (zh) * 2022-02-22 2022-06-17 浙江地芯引力科技有限公司 Pwm波生成及占空比控制方法、装置、定时器及设备
EP4250564A1 (en) * 2022-03-23 2023-09-27 NXP USA, Inc. A controller for a power converter and a method of controlling a power converter
CN114721908B (zh) * 2022-04-11 2022-12-06 摩尔线程智能科技(北京)有限责任公司 片上功耗控制电路、芯片以及功耗控制方法
CN115133915A (zh) * 2022-06-14 2022-09-30 华南理工大学 一种基于gpio和定时器的pwm信号生成方法
CN115899973B (zh) * 2022-11-24 2025-11-28 青岛海信日立空调系统有限公司 空调系统通信装置的信号调节方法、装置及空调系统
US20240196494A1 (en) * 2022-12-13 2024-06-13 Lx Semicon Co., Ltd. Pulse width modulation signal generation circuit and lamp control system including the same
CN116398461A (zh) * 2023-05-16 2023-07-07 上海申矽凌微电子科技股份有限公司 风扇控制方法及系统
KR102818664B1 (ko) 2023-10-16 2025-06-12 고려대학교 산학협력단 공진 조정 정류기
CN119921738A (zh) * 2023-10-31 2025-05-02 新唐科技股份有限公司 输入讯号重构装置、方法与使用其的电子设备
KR20250153597A (ko) 2024-04-18 2025-10-27 고려대학교 산학협력단 포락선 검출기가 필요 없는 정방향 데이터 수신 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05161262A (ja) * 1991-11-29 1993-06-25 Oki Electric Ind Co Ltd 直流給電回路
JP2004159473A (ja) * 2002-11-08 2004-06-03 Toyota Industries Corp 絶縁型電圧変換回路
WO2008041666A1 (en) * 2006-10-02 2008-04-10 Panasonic Corporation Dc/dc converter
JP2009112168A (ja) * 2007-10-31 2009-05-21 Sharp Corp スイッチング電源回路及び電子機器

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2838133B2 (ja) * 1993-03-10 1998-12-16 サンケン電気株式会社 電力変換装置
JPH0974737A (ja) 1995-09-01 1997-03-18 Canon Inc Ｐｗｍ信号生成装置
JP3817958B2 (ja) * 1999-03-16 2006-09-06 セイコーエプソン株式会社 Ｐｗｍ制御回路、マイクロコンピュータ、及び電子機器
JP3675339B2 (ja) 2001-01-18 2005-07-27 株式会社日立製作所 スイッチング電源
JP3738014B2 (ja) 2003-03-28 2006-01-25 Ｔｄｋ株式会社 スイッチング電源のソフトスタート方法、出力制御回路およびスイッチング電源
JP4265498B2 (ja) * 2004-07-06 2009-05-20 ブラザー工業株式会社 モータ制御方法及び制御装置
JP4368787B2 (ja) * 2004-12-15 2009-11-18 Ｓｍｋ株式会社 パルス幅変調信号生成装置及びパルス幅変調信号の生成方法
JP4840328B2 (ja) * 2007-10-25 2011-12-21 住友電装株式会社 Ｐｗｍ制御方法及び装置、並びに、調光装置
US7791386B2 (en) * 2008-01-23 2010-09-07 Microchip Technology Incorporated Externally synchronizing multiphase pulse width modulation signals
US8040070B2 (en) * 2008-01-23 2011-10-18 Cree, Inc. Frequency converted dimming signal generation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05161262A (ja) * 1991-11-29 1993-06-25 Oki Electric Ind Co Ltd 直流給電回路
JP2004159473A (ja) * 2002-11-08 2004-06-03 Toyota Industries Corp 絶縁型電圧変換回路
WO2008041666A1 (en) * 2006-10-02 2008-04-10 Panasonic Corporation Dc/dc converter
JP2009112168A (ja) * 2007-10-31 2009-05-21 Sharp Corp スイッチング電源回路及び電子機器

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103607185A (zh) * 2013-11-27 2014-02-26 矽力杰半导体技术(杭州)有限公司 产生脉宽调制信号的装置及方法
CN103607185B (zh) * 2013-11-27 2016-03-30 矽力杰半导体技术(杭州)有限公司 产生脉宽调制信号的装置及方法
JP2024070500A (ja) * 2022-11-11 2024-05-23 コーセル株式会社 スイッチング電源装置と電源システム、及びスイッチング電源装置の初期設定方法
JP7688614B2 (ja) 2022-11-11 2025-06-04 コーセル株式会社 スイッチング電源装置と電源システム、及びスイッチング電源装置の初期設定方法

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