WO2012117926A1 - スパッタリングターゲット、その製造方法、および薄膜トランジスタの製造方法 - Google Patents

スパッタリングターゲット、その製造方法、および薄膜トランジスタの製造方法 Download PDF

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崇嗣 楠見
庸輔 神崎
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    • Y10T156/1082—Partial cutting bonded sandwich [e.g., grooving or incising]

Definitions

  • the present invention relates to a sputtering target, a method for manufacturing the same, and a method for manufacturing a thin film transistor, and more particularly, to a split sputtering target including a plurality of target materials, a method for manufacturing the same, and a method for manufacturing a thin film transistor using the sputtering target.
  • IGZO InGaZnO x
  • a sputtering method is known as one method for forming such an oxide semiconductor film.
  • a sputtering target used in this sputtering method generally includes a target material made of a thin film material to be formed and a support material made of a material having excellent conductivity and thermal conductivity, such as copper (Cu), from In or the like. It becomes the structure joined via the bonding material which becomes.
  • magnetron sputtering which is one of the sputtering methods
  • sputtering is performed by placing a magnet on the back surface of a sputtering target.
  • film formation can be performed at high speed. Therefore, the magnetron sputtering method is widely used for forming an oxide semiconductor film.
  • a slight gap is generally provided at the joint between adjacent target materials in order to prevent cracking of the target material.
  • Films having different film qualities are formed at positions corresponding to the seam of the target material and at positions other than the position corresponding to the seam. That is, conventionally, there has been a problem that characteristics of TFTs formed at positions corresponding to the joints are deteriorated as compared with characteristics of TFTs formed at positions other than the positions corresponding to the joints.
  • Patent Document 1 discloses a sputtering target in which a protective material made of either a material that is difficult to be sputtered or the same material as the target material is provided at the joint between the target materials. According to such a configuration, it is possible to prevent the support material from being sputtered at the joint and mixed into the thin film.
  • Patent Document 2 discloses a sputtering target in which a number of corners are provided on the surface of a target material. According to such a configuration, sputtering can be speeded up.
  • Patent Document 3 discloses a sputtering target in which grooves are provided on both sides of a region where the target material is easily eroded. According to such a configuration, the utilization efficiency of the target material can be increased.
  • Patent Documents 1 to 3 cannot prevent film quality change caused by electric field concentration at the joint 15.
  • an object of the present invention is to provide a sputtering target capable of obtaining a film having good characteristics.
  • Another object of the present invention is to provide a method for producing a sputtering target capable of obtaining a film having good characteristics.
  • Another object of the present invention is to provide a method for manufacturing a thin film transistor using a sputtering target capable of obtaining a semiconductor film with good characteristics.
  • a first aspect of the present invention is a sputtering target, A plurality of target materials made of the same material, and A support material for supporting the plurality of target materials; A bonding material for bonding the plurality of target materials and the support material; A groove for dividing the surface into two or more regions is provided on at least one surface of the target materials adjacent to each other.
  • Each target material is made of a semiconductor.
  • the semiconductor is an oxide semiconductor.
  • the oxide semiconductor contains indium, gallium, zinc, and oxygen as main components.
  • the oxide semiconductor includes at least one of indium, gallium, zinc, copper, silicon, tin, aluminum, calcium, germanium, and lead.
  • the groove is provided in parallel with a joint between target materials adjacent to each other.
  • a seventh aspect of the present invention is the sixth aspect of the present invention,
  • the groove is provided in the vicinity of the seam.
  • At least one groove is provided on each of the one surface and the other surface of the target materials adjacent to each other.
  • a ninth aspect of the present invention is the eighth aspect of the present invention, Corresponding to the joint, a plurality of the grooves are provided on each of the one surface and the other surface of the target materials adjacent to each other.
  • One groove is provided on one of the surfaces of the target materials adjacent to each other corresponding to the joint.
  • An eleventh aspect of the present invention is the second aspect of the present invention,
  • the depth of the groove is 1 ⁇ 2 or more of the thickness of the target material provided with the groove, and is less than the thickness of the target material provided with the groove.
  • a twelfth aspect of the present invention is the second aspect of the present invention, A corner portion of each target material corresponding to the groove and the joint is chamfered.
  • the support material is formed in a flat plate shape
  • Each target material is formed in a flat plate shape.
  • a fourteenth aspect of the present invention is the second aspect of the present invention,
  • the support material is formed in a cylindrical shape or a columnar shape,
  • Each target material is formed in a cylindrical shape.
  • a fifteenth aspect of the present invention is a method of manufacturing a thin film transistor, A step of forming a channel layer by sputtering a sputtering target according to any one of the second aspect of the present invention to the fourteenth aspect of the present invention is provided.
  • a sixteenth aspect of the present invention includes a plurality of target materials made of the same material, a support material that supports the plurality of target materials, and a bonding material that joins the plurality of target materials and the support material.
  • a method for producing a sputtering target comprising: A step of forming a groove for dividing the surface into two or more regions is provided on at least one surface of the target materials adjacent to each other.
  • the groove along one side is provided on at least one surface of the target materials adjacent to each other.
  • a semiconductor film having good characteristics can be obtained.
  • an oxide semiconductor film with good characteristics can be obtained.
  • an IGZO semiconductor film having good characteristics can be obtained.
  • IGZO-based oxide semiconductor film having good characteristics can be obtained.
  • the same effect as the second aspect of the present invention can be achieved by providing the groove along the seam.
  • a groove is provided in the vicinity of the seam. Thereby, the electric field concentration at the joint can be further relaxed. Therefore, a semiconductor film with better characteristics can be obtained.
  • At least one groove is provided on one surface and the other surface of the target material adjacent to each other forming the seam.
  • a plurality of grooves are provided on one surface and the other surface of the target material adjacent to each other forming the seam with respect to the seam.
  • one groove is provided on the surface of any one of the target materials adjacent to each other forming the seam.
  • a groove having a depth of 1/2 or more of the thickness of the target material and less than the thickness of the target material is provided on the surface of the target material. This prolongs the lifetime of the groove. Therefore, even if the sputtering of the target material proceeds, it is possible to prevent deterioration of the characteristics of the formed semiconductor film.
  • the corner of the target material corresponding to the groove and the seam is chamfered.
  • the electric field concentration at the joint is further relaxed, and the electric field concentration at the groove is also reduced. Therefore, a semiconductor film with better characteristics can be obtained.
  • the same effect as in the second aspect of the present invention can be achieved.
  • the same effect as in the second aspect of the present invention can be achieved.
  • a thin film transistor in which a channel layer with good characteristics is formed can be obtained.
  • the sixteenth aspect of the present invention it is possible to manufacture a sputtering target capable of obtaining a film with good characteristics.
  • FIG. 2 is a cross-sectional view taken along the line A-A ′ of the sputtering target shown in FIG. 1. It is the figure which expanded a part of sectional drawing concerning FIG. It is a figure which shows the other example of the said 1st Embodiment.
  • FIGS. 4A to 4C are diagrams showing a method for manufacturing a sputtering target according to the first embodiment.
  • FIGS. 5A to 5C are enlarged views of parts of FIGS. 5A to 5C, respectively.
  • FIGS. 4A to 4D are cross-sectional views for explaining a manufacturing process of the TFT in the first embodiment.
  • (A) is sectional drawing for demonstrating the manufacturing process of TFT in the said 1st Embodiment.
  • It is a figure which shows a part of active matrix substrate in which TFT shown in FIG. 7 was provided as pixel TFT.
  • It is a figure which shows the characteristic of TFT which formed the channel layer using the sputtering target which concerns on the said 1st Embodiment.
  • FIG. 13 is a cross-sectional view taken along line B-B ′ of the sputtering target shown in FIG. 12. It is sectional drawing of the sputtering target which concerns on the 2nd modification of the said 1st Embodiment. It is the figure which expanded a part of sectional drawing concerning FIG. It is a top view of the sputtering target which concerns on the 3rd modification of the said 1st Embodiment. It is the figure which expanded a part of sectional drawing of the sputtering target which concerns on the 4th modification of the said 1st Embodiment.
  • FIG. 1 It is a top view of the sputtering target which concerns on the 5th modification of the said 1st Embodiment. It is a top view which shows the other aspect of the 5th modification of the said 1st Embodiment. It is a top view of the sputtering target which concerns on the 6th modification of the said 1st Embodiment. It is a top view which shows the other aspect of the 6th modification of the said 1st Embodiment. It is a top view which shows the other aspect of the 6th modification of the said 1st Embodiment. It is a perspective view of the sputtering target which concerns on the 2nd Embodiment of this invention.
  • FIG. 1 It is a top view of the sputtering target which concerns on the 5th modification of the said 1st Embodiment. It is a top view which shows the other aspect of the 5th modification of the said 1st Embodiment. It is a top view of the sputtering target
  • FIG. 24 is a cross-sectional view of the sputtering target according to FIG. 23 taken along the line C-C ′. It is the figure which expanded a part of sectional drawing concerning FIG. (A), (B) is a figure which shows the manufacturing method of the sputtering target which concerns on the said 2nd Embodiment. (A), (B) is a figure which shows the manufacturing method of the sputtering target which concerns on the said 2nd Embodiment. It is a top view of the conventional sputtering target.
  • FIG. 29 is a cross-sectional view taken along the line D-D ′ of the sputtering target shown in FIG. 28. It is the figure which expanded a part of sectional drawing concerning FIG.
  • FIG. 28 is a plan view showing a configuration of a conventional sputtering target 190.
  • 29 is a cross-sectional view taken along line DD ′ of sputtering target 190 shown in FIG.
  • FIG. 30 is an enlarged view of a part (a part surrounded by a broken line) of the sectional view according to FIG.
  • the sputtering target 190 is a split type sputtering target composed of a plurality of flat target materials 10, a backing plate 20, and a bonding material 30.
  • 28 and 29 show an example in which three target materials 10 are arranged side by side in the horizontal direction.
  • Each target material 10 is made of a thin film material to be formed.
  • Each target material 10 in this basic study is made of IGZO, which is an oxide semiconductor containing In, Ga, Zn, and O as main components.
  • the backing plate 20 is made of Cu or the like.
  • the bonding material 30 is made of In or the like.
  • the plurality of target materials 10 and the backing plate 20 are joined via a bonding material 30.
  • a slight gap is provided in the joint 15 between the target materials 10 adjacent to each other.
  • the surface of the backing plate 20 is exposed at the joint 15 as shown in FIG.
  • FIG. 31 is a cross-sectional view showing a configuration of a TFT 290 in which a channel layer is formed using the conventional sputtering target 190 described above.
  • the TFT 290 is a bottom gate type TFT having an etching stopper structure.
  • a gate electrode 220 is formed on an insulating substrate 210 made of glass or the like.
  • the gate electrode 220 is a stacked film in which a titanium (Ti) film with a thickness of 30 nm, an aluminum (Al) film with a thickness of 200 nm, and a Ti film with a thickness of 100 nm are sequentially formed.
  • a gate insulating film 230 is formed on the gate electrode 220 so as to cover the gate electrode 220.
  • the gate insulating film 230 is a laminated film in which a silicon nitride (SiN x ) film having a thickness of 325 nm and a silicon oxide (SiO 2 ) film having a thickness of 50 nm are sequentially formed.
  • a channel layer 240 made of IGZO is formed on the gate insulating film 230. A method for forming the channel layer 240 will be described later.
  • Etching stopper layers 250a, 250b, and 250c made of SiO 2 with a film thickness of 150 nm are respectively formed on the upper left portion, the upper right portion, and the upper central portion of the channel layer 240 in FIG.
  • a source electrode 260a is formed so as to cover the etching stopper layer 250a, the channel layer 240 whose surface is exposed between the etching stopper layers 250a and 250c, and the left end portion of the etching stopper layer 250c.
  • a drain electrode 260b is formed so as to cover the etching stopper layer 250b, the channel layer 240 whose surface is exposed between the etching stopper layers 250b and 250c, and the right end of the etching stopper layer 250c.
  • a contact hole is formed between the etching stopper layers 250a and 250c, and the source electrode 260a and the channel layer 240 are connected by this contact hole.
  • the source electrode 260a and the drain electrode 260b are stacked films in which a Ti film with a thickness of 30 nm and an Al film with a thickness of 200 nm are sequentially formed.
  • a single metal film such as Ti, Al, Cu, molybdenum (Mo), tungsten (W), or chromium (Cr) or titanium nitride may be used as the source electrode 260a and the drain electrode 260b.
  • An alloy film such as (TiN) or molybdenum nitride (MoN) may be used, or a laminated film of these may be used.
  • a protective film 270 made of SiO 2 having a thickness of 200 nm is formed so as to cover the entire insulating substrate 210 on which the source electrode 260a and the drain electrode 260b are formed.
  • the channel layer 240 is formed by magnetron sputtering.
  • the magnetron sputtering method include a DC (Direct Current) magnetron sputtering method, an RF (Radio Frequency) magnetron sputtering method, and the like. Either the DC magnetron sputtering method or the RF magnetron sputtering method may be used to form the semiconductor film made of IGZO, but the following description will be made assuming that the DC magnetron sputtering method is used.
  • a magnet 300 is disposed on the back surface (the surface on the backing plate 20 side) of the sputtering target 190, and the sputtering target 190 and the substrate 211 between which the magnet 300 is disposed on the back surface.
  • a DC voltage is applied between them.
  • the substrate 211 is an insulating substrate 210 having a gate electrode 220 and a gate insulating film 230 stacked on the surface.
  • Argon (Ar) gas or the like is used as the sputtering gas. Note that a plurality of magnets 300 are usually used, but in FIG. 32, one is shown for convenience of illustration.
  • the inventor of the present application conducted a characteristic measurement experiment of the TFT 290 in which the channel layer 240 was formed using the conventional sputtering target 190.
  • the thickness T1 of each target material 10 shown in FIG. 30 is 6.0 mm
  • the thickness T2 of the backing plate 20 is 10.0 mm
  • the thickness T3 of the bonding material 30 is 0.3 mm.
  • the width W1 of the joint 15 is 0.3 mm.
  • the TFT 290 has a channel length of 8 ⁇ m and a channel width of 20 ⁇ m.
  • FIG. 33 is a diagram showing the Id-Vg characteristics of the TFT 290 in which the channel layer 240 is formed using the conventional sputtering target 190 described above.
  • Id represents the drain current
  • Vg represents the gate voltage.
  • the characteristics of the TFT 290 formed at a position other than the position corresponding to the seam 15 of the target material 10 are indicated by solid lines, and the position corresponding to the seam 15 of the target material 10 (hereinafter referred to as “seam portion”).
  • the rise of the Id-Vg characteristic of the TFT 290 formed in the joint portion is worse than that of the TFT 290 formed in the normal portion.
  • the backing plate 20 exposed at the joint 15 of the target material 10 and the bonding material 30 oozing out from the joint 15 are sputtered as impurities and these are mixed as impurities into the semiconductor film.
  • the mobility of the TFT 290 formed at the joint portion is lowered, the threshold voltage is increased, and the like.
  • the inventor of the present application has sputtered impurities as the backing plate 20 exposed at the joint 15 of the target material 10 and the bonding material 30 that has oozed out into the joint 15 in order to deteriorate the characteristics of the TFT 290 formed at the joint. I found out that there is a cause.
  • an electric field concentrates on a corner of a conductor. That is, in the sputtering target 190, the electric field concentrates on the joint 15 of the target material 10. Since the concentrated electric field causes abnormal discharge (also referred to as “arcing”) at the joint 15, the film quality of the semiconductor film formed on the seam portion is different from the film quality of the semiconductor film formed on the normal portion. . That is, due to the influence of this abnormal discharge, the characteristics of the semiconductor film formed on the joint are deteriorated. As a result, in the TFT 290 formed in the joint portion, mobility is lowered, threshold voltage is increased, and the like.
  • FIG. 1 is a plan view showing a configuration of a sputtering target 100 according to the present embodiment.
  • FIG. 2 is a cross-sectional view taken along line AA ′ of the sputtering target 100 shown in FIG.
  • FIG. 3 is an enlarged view of a part (a portion surrounded by a broken line) of the sectional view according to FIG.
  • the sputtering target 100 includes three flat target materials 10a to 10c (hereinafter referred to as “target material 10” when not distinguished from each other) made of the same material, and a flat support material.
  • target material 10 This is a split type sputtering target 100 constituted by a backing plate 20 and a bonding material 30.
  • the target material 10a located on the left side in FIG. 1, FIG. 10a ", the target material 10b located in the center may be referred to as" center target material 10b ", and the target material 10c located on the right side may be referred to as" right target material 10c ".
  • the horizontal direction and the vertical direction in the referenced drawings are simply referred to as “horizontal direction” and “vertical direction”, respectively.
  • the sputtering target 100 according to this embodiment is provided with grooves 40 on the surface of each target material 10. 1 and 2 show an example in which three target materials 10 are arranged side by side in the horizontal direction, the number of target materials 10 of the present embodiment is not limited to this.
  • each target material 10 and the backing plate 20 are joined via a bonding material 30.
  • a slight gap (width W1) is provided in the joint 15 between the target materials 10 adjacent to each other.
  • the width W1 of the joint 15 is sufficiently smaller than the length L1 of the upper and lower sides of the target material 10 in FIG.
  • the seam 15 is formed perpendicular to the surface of the backing plate 20, but is not limited thereto.
  • the seam 15 may be formed in a staircase shape, an oblique shape, or the like.
  • the surface of the backing plate 20 is exposed at the joint 15, but the present invention is not limited to this.
  • the surface of the backing plate 20 may be covered at the joint 15 with an insulating tape, which will be described later, used when each target material 10 and the backing plate 20 are joined.
  • the surface of the backing plate 20 may be covered with the bonding material 30 at the joint 15.
  • the groove 40 is provided from the upper side to the lower side in FIG. 1 of the target material 10 in parallel with both sides (left side and right side) of the target material 10 in FIG. More specifically, the groove 40 having the same length as the length L2 on both sides of the target material 10 and a depth D1 is parallel to the seam 15 and in the vicinity of the seam 15 (a distance W2 away from the seam 15). ).
  • the distance W2 from the joint 15 to the groove 40 is sufficiently smaller than the length L1 of the upper and lower sides of the target material 10.
  • the depth D1 of the groove 40 is smaller than the thickness T1 of the target material 10.
  • the width W1 of the joint 15 and the width W3 of the groove 40 are preferably substantially the same, but the present invention is not limited to this.
  • one groove 40 is provided corresponding to one seam 15 on each of one surface and the other surface of the target material 10 adjacent to each other forming the seam 15. That is, the groove 40 divides the surface of the left target material 10a into regions Ra1 and Ra2, the surface of the central target material 10b into regions Rb1, Rb2, and Rb3, and the surface of the right target material 10c into regions Rc1 and Rc2. Has been. More specifically, one groove 40 is provided in the vicinity of the left side of the seam 15 on the surface of the left target material 10a corresponding to the seam 15 formed by the left target material 10a and the central target material 10b. One groove 40 is provided near the right side of the joint 15 on the surface of the target material 10b.
  • one groove 40 is provided near the left side of the joint 15 on the surface of the central target material 10b, and the right target material 10c.
  • One groove 40 is provided in the vicinity of the right side of the seam 15 on the surface.
  • each target material 10 is IGZO, which is an oxide semiconductor containing In, Ga, Zn, and O as main components. Not limited to this, the material of each target material 10 is at least one of In, Ga, Zn, Cu, silicon (Si), tin (Sn), Al, calcium (Ca), germanium (Ge), and lead (Pb). An oxide semiconductor including one (so-called “IGZO-based oxide semiconductor”) may be used. Each target material 10 may be a semiconductor other than an oxide (for example, Si).
  • the material of the backing plate 20 is not particularly limited, and is, for example, Cu or the like having excellent conductivity and thermal conductivity.
  • the material of the bonding material 30 is not particularly limited, and is, for example, In.
  • FIGS. 5A to 5C are cross-sectional views taken along line AA ′ of the sputtering target 100 shown in FIG. 1 for explaining the method for manufacturing the sputtering target 100 according to this embodiment.
  • FIGS. 6A to 6C are enlarged views of parts of FIGS. 5A to 5C, respectively.
  • the bonding material 30 is solidified by cooling the bonding material 30. Thereby, the three target materials 10 and the backing plate 20 are joined via the bonding material 30 (FIGS. 5B and 6B). At this time, a seam 15 having a width W1 is formed.
  • the width W1 can be accurately set by pasting the target materials 10 together using an insulating tape as described above.
  • a groove 40 having a length L2 and a depth D1 is formed on the surface of each target material 10 at a position parallel to the seam 15 and at a distance W2 from the seam 15 (FIG. 5C ), FIG. 6 (C)).
  • the surface of the left target material 10a is divided into regions Ra1 and Ra2
  • the surface of the central target material 10b is divided into regions Rb1, Rb2, and Rb3
  • the surface of the right target material 10c is divided into regions Rc1 and Rc2.
  • the groove 40 may be formed not only by grinding with a disk grinder or the like, but also by lathe machining with a lathe or the like, or fusing with a laser or the like. Further, grooves 40 are formed on the surface of each target material 10 before the three target materials 10 and the backing plate 20 are joined, and thereafter, the three target materials 10 formed with the grooves 40 and the backing plate 20 are joined. May be.
  • the sputtering target 100 according to this embodiment is manufactured by the above method.
  • FIG. 7 is a cross-sectional view showing a configuration of a TFT 200 in which a channel layer is formed using the sputtering target 100 according to this embodiment. Since the configuration of the TFT 200 in this embodiment is the same as the configuration of the TFT 290 in the basic study, the description thereof is omitted.
  • FIG. 9A, and FIG. 9B are cross-sectional views for explaining the manufacturing process of the TFT 200 in the present embodiment. Note that in FIGS. 8A to 8D, FIG. 9A, and FIG. 9B, the resist pattern is not shown for convenience.
  • a resist pattern is formed on the center upper portion of the laminated film by photolithography.
  • the stacked film is etched using the resist pattern as a mask, thereby forming the gate electrode 220 (FIG. 8A).
  • a dry etching method is used for the etching.
  • a 325 nm-thickness SiN x film and a 50 nm-thickness SiO 2 film are sequentially stacked on the insulating substrate 210 on which the gate electrode 220 is formed by plasma CVD.
  • the gate insulating film 230 is formed (FIG. 8B).
  • an IGZO semiconductor film is formed on the gate insulating film 230.
  • either the DC magnetron sputtering method or the RF magnetron sputtering method may be used for forming the IGZO semiconductor film.
  • the magnet 300 is disposed on the back surface (the surface on the backing plate 20 side) of the sputtering target 100 according to the present embodiment, and between the sputtering target 100 and the substrate 211.
  • a DC voltage is applied to.
  • the substrate 211 is an insulating substrate 210 having a gate electrode 220 and a gate insulating film 230 stacked on the surface. Ar gas or the like is used as the sputtering gas.
  • a resist pattern is formed on the upper center of the IGZO semiconductor film by photolithography.
  • the channel layer 240 is formed by etching the IGZO semiconductor film using the resist pattern as a mask (FIG. 8C).
  • a wet etching method is used for the etching.
  • an etching stopper layer made of a 150 nm-thickness SiO 2 film is formed by plasma CVD on the insulating substrate 210 on which the channel layer 240 is formed.
  • a resist pattern is formed on the upper left portion, upper right portion, and upper central portion of the etching stopper layer in FIG. 8D by photolithography.
  • etching stopper layers 250a, 250b, and 250c are formed on the upper left portion, the upper right portion, and the upper central portion of the channel layer 240, respectively (FIG. 8D).
  • contact holes are formed between the etching stopper layers 250a and 250c and between the etching stopper layers 250b and 250c, respectively.
  • a dry etching method is used for the etching.
  • a laminated film in which a Ti film having a thickness of 30 nm and an Al film having a thickness of 200 nm are sequentially formed so as to cover the entire insulating substrate 210 is formed.
  • a single metal film such as Ti, Al, Cu, Mo, W, or Cr, or an alloy film such as TiN or MoN may be formed. May be formed.
  • the etching stopper layer 250a, the channel layer 240 whose surface is exposed between the etching stopper layers 250a and 250c, and the left end portion of the etching stopper layer 250c are opposed to each other by photolithography.
  • a resist pattern is formed at a position opposite the etching stopper layer 250b, the channel layer 240 whose surface is exposed between the etching stopper layers 250b and 250c, and the right end of the etching stopper layer 250c. Thereafter, the laminated film is etched using the resist pattern as a mask. As a result, the source electrode 260a is formed so as to cover the etching stopper layer 250a, the channel layer 240 whose surface is exposed between the etching stopper layers 250a and 250c, and the left end portion of the etching stopper layer 250c.
  • the drain electrode 260b is formed so as to cover the etching stopper layer 250b, the channel layer 240 whose surface is exposed between the etching stopper layers 250b and 250c, and the right end of the etching stopper layer 250c (FIG. 9A). )). At this time, since the surface of the channel layer 240 is covered with the etching stopper layer 250c, the surface of the channel layer 240 is not etched.
  • a wet etching method is used for the etching.
  • a protective film 270 made of SiO 2 having a thickness of 200 nm is formed by plasma CVD so as to cover the entire insulating substrate 210 (FIG. 9B).
  • the TFT 200 in this embodiment can be manufactured.
  • FIG. 10 is a diagram showing a part of an active matrix substrate of a liquid crystal display device in which a TFT 200 in which a channel layer 240 is formed using the sputtering target 100 according to the present embodiment is provided as a pixel TFT.
  • This active matrix substrate includes a plurality of source lines SL and a plurality of gate lines GL arranged in a lattice pattern on the insulating substrate 210 so as to intersect with each other, and each intersection of the plurality of source lines SL and the plurality of gate lines GL.
  • the TFT 200, the pixel electrode Ec, and the auxiliary capacitance electrode Ec provided in correspondence with each other, and the auxiliary capacitance line CSL arranged along each gate line GL.
  • the auxiliary capacitance line CSL is connected to the auxiliary capacitance electrode Ec.
  • Liquid crystal is filled between the pixel electrode Ep and a common electrode (not shown) facing the pixel electrode Ep.
  • a liquid crystal capacitor is formed by the pixel electrode Ep and the common electrode, and an auxiliary capacitor is formed by the pixel electrode Ep and the auxiliary capacitor line CSL.
  • the TFT 200 is provided corresponding to the intersection of the source line SL and the gate line GL that intersect each other.
  • the source electrode 260a of the TFT 200 is connected to the source line SL
  • the gate electrode 220 is connected to the gate line GL
  • the drain electrode 260b is connected to the pixel electrode Ep.
  • the drain electrode 260b and the pixel electrode Ep are connected to each other via a contact hole (not shown).
  • a plurality of source signals are respectively applied to the plurality of source lines SL, and a plurality of gate signals are respectively applied to the plurality of gate lines GL, whereby the pixel electrode is displayed on the basis of the potential applied to the common electrode.
  • a voltage corresponding to the pixel value of the pixel to be supplied is applied via the TFT 200, and is held in the pixel capacitor composed of the liquid crystal capacitor and the auxiliary capacitor. Thereby, a voltage corresponding to the potential difference between each pixel electrode and the common electrode is applied to the liquid crystal layer.
  • An image is displayed by controlling the light transmittance of the liquid crystal layer by this applied voltage.
  • the inventor of the present application conducted a characteristic experiment of the TFT 200 in which the channel layer 240 was formed using the sputtering target 100 according to the present embodiment.
  • the thickness T1 of each target material 10 shown in FIG. 3 is 6.0 mm
  • the thickness T2 of the backing plate 20 is 10.0 mm
  • the thickness T3 of the bonding material 30 is 0.3 mm.
  • the depth D1 of the groove 40 is 3.0 mm
  • the width W1 of the joint 15 is 0.3 mm
  • the distance W2 from the joint 15 to the groove 40 is 10.0 mm
  • the width W3 of the groove 40 is 0.3 mm.
  • the TFT 200 has a channel length of 8 ⁇ m and a channel width of 20 ⁇ m.
  • FIG. 11 is a diagram showing Id-Vg characteristics of the TFT 200 in which the channel layer 240 is formed using the sputtering target 100 according to the present embodiment.
  • Id represents the drain current
  • Vg represents the gate voltage.
  • the characteristics of the TFT 200 formed in the normal portion are indicated by a solid line, and the characteristics of the TFT 200 formed in the joint portion are indicated by a broken line.
  • the TFT 290 in which the channel layer 240 is formed using the conventional sputtering target 190 has a worse Id-Vg characteristic when formed at the seam portion than when formed at the normal portion. There was a problem.
  • the Id-Vg characteristic when formed in the normal part is almost equal to the Id-Vg characteristic when formed in the normal part. Become.
  • a groove 40 having a structure similar to the joint 15 is provided along the joint 15 of the target material 10.
  • the concentration of the electric field generated in the joint 15 is dispersed in the groove 40. Therefore, the degree of electric field concentration generated in each of the groove 40 and the joint 15 of the sputtering target 100 according to the present embodiment, compared to the degree of electric field concentration generated only in the joint 15 of the conventional sputtering target 190 in which the groove 40 is not provided. Is reduced.
  • the degree of electric field concentration is high enough to be observed as a TFT characteristic abnormality, whereas in the sputtering target 100 according to the present embodiment, the electric field concentration is not observed as a TFT characteristic abnormality.
  • the degree is low.
  • the characteristics when formed in the joint portion and the characteristics when formed in the normal portion are substantially equal.
  • the groove 40 along the joint 15 is provided on the surface of the target material 10. Thereby, the electric field concentration at the joint 15 is alleviated. Therefore, a semiconductor film with good characteristics can be obtained.
  • the groove 40 is provided in the vicinity of the joint 15 and on both sides. Thereby, the electric field concentration at the joint 15 can be further relaxed.
  • FIG. 12 is a plan view showing the configuration of the sputtering target 100 according to the first modification of the present embodiment.
  • FIG. 13 is a cross-sectional view taken along the line BB ′ of the sputtering target 100 shown in FIG.
  • one groove 40 is provided corresponding to one joint 15 only in one of the target materials 10 adjacent to each other forming the joint 15.
  • a groove 40 having a length L2 is provided at each of the positions apart from each other. That is, the surface of the central target material 10b is divided into regions Rb1 and Rb2 by the grooves 40. On the other hand, the groove
  • the distance W2 from the joint 15 to the groove 40 is sufficiently smaller than the length L1 of the upper and lower sides of the target material 10. Further, the depth D1 of the groove 40 is smaller than the thickness T1 of the target material 10.
  • the number of grooves 40 is reduced as compared with the case where the grooves 40 are provided on both sides of the joint 15, the cost for forming the grooves 40 can be reduced. Further, the strength of the target material 10 can be sufficiently maintained.
  • this modification is not limited to the configuration in which the two grooves 40 are provided on the surface of the central target material 10b.
  • a groove 40 is provided on the surface of the left target material 10a at a distance W2 from the joint 15 formed on the right side of the left target material 10a, and the right target material is formed on the surface of the right target material 10c.
  • the groove 40 may be provided at a position separated from the joint 15 formed on the left side of 10c by a distance W2.
  • FIG. 14 is a cross-sectional view showing a configuration of a sputtering target 100 according to a second modification of the present embodiment. Moreover, it is the figure which expanded a part (part enclosed with the broken line) of sectional drawing concerning FIG.
  • the groove 40 disappears.
  • the electric field concentration at the joint 15 is not relaxed, and the characteristics of the TFT 200 formed at the joint are deteriorated as in the conventional case.
  • the depth D1 of the groove 40 is further increased as compared with the sputtering target 100 according to the present embodiment described above. More specifically, a groove 40 having a depth D1 of 5.0 mm is provided in the target material 10 having a thickness T1 of 6.0 mm. Other parameters are the same as those of the sputtering target 100 according to the above-described embodiment.
  • the life of the groove 40 can be extended by forming the groove 40 deeply in advance. Thereby, even if the sputtering of the target material 10 proceeds, it is possible to prevent the deterioration of the characteristics of the TFT 200 formed at the joint portion.
  • FIG. 16 is a plan view showing a configuration of a sputtering target 100 according to a third modification of the present embodiment.
  • a length L2 and a depth corresponding to one seam 15 are respectively provided on one surface and the other surface of the target material 10 adjacent to each other forming the seam 15.
  • Three grooves 40 of length D1 are provided.
  • the surface of the left target material 10a is in the regions Ra1, Ra2, Ra3 and Ra4
  • the surface of the central target material 10b is in the regions Rb1, Rb2, Rb3, Rb4 and Rb5
  • the surface of the right target material 10c is The region is divided into Rc1, Rc2, Rc3, and Rc4.
  • a groove 40 having a length L2 and a depth D1 is formed in the vicinity of the left side of the joint 15 on the surface of the left target material 10a.
  • three grooves 40 having a length L2 and a depth D1 are provided in the vicinity of the right side of the joint 15 on the surface of the central target material 10b.
  • three grooves 40 are provided near the left side of the joint 15 on the surface of the central target material 10b, and the right target material 10c.
  • Three grooves 40 are provided in the vicinity of the right side of the seam 15 on the surface.
  • the number of grooves 40 that disperse the electric field concentration generated in the joint 15 increases. Therefore, the degree of electric field concentration generated in each of the joint 15 and the groove 40 is further reduced as compared with the conventional case. As a result, the characteristics of the TFT 200 formed in the seam portion are closer to the characteristics of the TFT 200 formed in the normal portion.
  • three grooves 40 are provided in the vicinity of the left side and the right side of each joint 15, but the number of grooves 40 is not limited to this.
  • two grooves 40 may be provided in the vicinity of the left side and the right side of each joint 15.
  • four or more grooves 40 may be provided in the vicinity of the left side and the right side of each joint 15.
  • FIG. 17 is an enlarged view of a part of a cross-sectional view of the sputtering target 100 according to the fourth modification of the present embodiment.
  • the corner portions of the target material 10 corresponding to the joints 15 and the grooves 40 are chamfered.
  • Each of the left target material 10a and the central target material 10b is chamfered at the corners of the left target material 10a and the central target material 10b.
  • the electric field concentration at the joint 15 is further reduced, and the electric field concentration at the groove 40 is also reduced. Therefore, a semiconductor film with better characteristics can be obtained.
  • FIG. 18 is a plan view showing the configuration of the sputtering target 100 according to the fifth modification of the present embodiment.
  • a groove 40 having a length L2 and a depth D1 parallel to the joint 15 is provided in the center of each target material 10 in the lateral direction. That is, the groove 40 divides the surface of the left target material 10a into regions Ra1 and Ra2, the surface of the central target material 10b into regions Rb1 and Rb2, and the surface of the right target material 10c into regions Rc1 and Rc2. Yes. More specifically, one groove 40 is provided in each of the lateral center of the surface of the left target material 10a, the lateral center of the surface of the central target material 10b, and the lateral center of the right target material 10c.
  • the electric field concentration at the joint 15 can be reduced more than before.
  • the electric field concentration at the seam 15 is also achieved by providing a groove 40 having a length L1 and a depth D1 perpendicular to the seam 15 at the longitudinal center of the surface of each target material 10. It can be relaxed more than before.
  • FIG. 20 is a plan view showing a configuration of a sputtering target 100 according to a sixth modification of the present embodiment.
  • a sputtering target 100 according to the present modification includes six flat target materials 10a to 10f (hereinafter referred to as “target material 10” when they are not distinguished from each other) made of the same material (IGZO).
  • target material 10 located on the upper left side in FIG. 20, FIG. 22 and FIG. 10b "
  • the target material 10c located on the upper right side is” upper right side target material 10c "
  • the target material 10d located on the lower left side is” left lower side target material 10d "
  • the target material 10e is located on the lower center side.
  • FIG. 20 shows an example in which three target materials 10 are arranged in the horizontal direction and two in the vertical direction.
  • the number of target materials 10 in the present modification is not limited to this. Absent.
  • the seam 15 extending in the vertical direction not only the seam 15 between the target materials 10 adjacent to each other in the horizontal direction (hereinafter referred to as “the seam 15 extending in the vertical direction”) but also the target materials adjacent to each other in the vertical direction.
  • There are ten seams 15 hereinafter referred to as “laterally extending seams 15”).
  • each of the one surface and the other surface of the target material 10 adjacent to each other forming the longitudinally extending seam 15 is provided.
  • One groove 40 having a length L2 and a depth D1 is provided in parallel with the seam 15 extending in the longitudinal direction. That is, due to the groove 40, the surface of the upper left target material 10a is in the regions Ra1 and Ra2, the surface of the central upper target material 10b is in the regions Rb1, Rb2, and Rb3, and the surface of the upper right target material 10c is in the regions Rc1 and Rc2.
  • the surface of the lower left target material 10d is in the regions Rd1 and Rd2
  • the surface of the central lower target material 10e is in the regions Re1, Re2, and Re3
  • the surface of the lower right target material 10f is in the regions Rf1 and Rf2. It is divided into
  • one groove 40 is provided in the vicinity of the left side of the seam 15 on the surface of the upper left target material 10a corresponding to the seam 15 formed by the upper left target material 10a and the central upper target material 10b. At the same time, one groove 40 is provided in the vicinity of the right side of the joint 15 on the surface of the center upper target material 10b. Further, in correspondence with the joint 15 formed by the center upper target material 10b and the upper right target material 10c, one groove 40 is provided in the vicinity of the left side of the joint 15 on the surface of the center upper target material 10b. One groove 40 is provided in the vicinity of the right side of the joint 15 on the surface of the side target material 10c.
  • one groove 40 is provided in the vicinity of the left side of the seam 15 on the surface of the lower left target material 10d corresponding to the seam 15 formed by the lower left target material 10d and the central lower target material 10e.
  • One groove 40 is provided in the vicinity of the right side of the joint 15 on the surface of the center lower target material 10e.
  • one groove 40 is provided near the left side of the joint 15 on the surface of the center lower target material 10e corresponding to the joint 15 formed by the center lower target material 10e and the right lower target material 10f.
  • one groove 40 is provided in the vicinity of the right side of the joint 15 on the surface of the lower right target material 10f.
  • a groove 40 having a length L1 and a depth D1 may be provided in parallel with the seam 15 extending in the lateral direction.
  • the surface of the upper left target material 10a is in the regions Ra1 and Ra2
  • the surface of the central upper target material 10b is in the regions Rb1 and Rb2
  • the surface of the upper right target material 10c is in the regions Rc1 and Rc2.
  • the surface of the lower left target material 10d is divided into regions Rd1 and Rd2
  • the surface of the center lower target material 10e is divided into regions Re1 and Re2
  • the surface of the lower right target material 10f is divided into regions Rf1 and Rf2.
  • one groove 40 is provided near the upper side of the seam 15 on the surface of the upper left target material 10a corresponding to the seam 15 formed by the upper left target material 10a and the lower left target material 10d. At the same time, one groove 40 is provided near the lower side of the joint 15 on the surface of the lower left target material 10d. Further, in correspondence with the joint 15 formed by the central upper target material 10b and the central lower target material 10e, one groove 40 is provided near the upper side of the joint 15 on the surface of the central upper target material 10b. One groove 40 is provided near the lower side of the seam 15 on the surface of the center lower target material 10e.
  • one groove 40 is provided near the upper side of the seam 15 on the surface of the upper right target material 10c corresponding to the seam 15 formed by the upper right target material 10c and the lower right target material 10f.
  • One groove 40 is provided near the lower side of the seam 15 on the surface of the lower right target material 10f.
  • a groove 40 having a length L2 and a depth D1 is provided in parallel to the seam 15 extending in the longitudinal direction and in the vicinity of the seam 15 extending in the longitudinal direction, and parallel to the seam 15 extending in the lateral direction.
  • a groove 40 having a length L1 and a depth D1 may be provided in the vicinity of the seam 15 extending in the lateral direction.
  • the surface of the upper left target material 10a is in the regions Ra1, Ra2, Ra3, and Ra4, and the surface of the central upper target material 10b is in the regions Rb1, Rb2, Rb3, Rb4, Rb5, and Rb6.
  • the surface of the upper right target material 10c is in the regions Rc1, Rc2, Rc3, and Rc4, the surface of the lower left target material 10d is in the regions Rd1, Rd2, Rd3, and Rd4, and the surface of the central lower target material 10e is in the region Re1.
  • the surface of the lower right target material 10f is divided into regions Rf1, Rf2, Rf3, and Rf4 in Re2, Re3, Re4, Re5, and Re6.
  • the electric field concentration generated at the joint 15 can be reduced in a sputtering target suitable for use in a large display panel. Note that according to the configuration shown in FIG. 22, the electric field concentration generated in the joint 15 can be further reduced as compared with the configuration shown in FIG. 20 or 21.
  • FIG. 23 is a perspective view showing the configuration of the sputtering target 100 according to this embodiment.
  • 24 is a cross-sectional view taken along the line CC ′ of the sputtering target 100 shown in FIG.
  • FIG. 25 is an enlarged view of a part (a portion surrounded by a broken line) of the sectional view according to FIG.
  • the sputtering target 100 is a split type sputtering target composed of two cylindrical target materials 10 a and 10 b made of the same material (IGZO), a backing tube 22, and a bonding material 30. is there.
  • the target material 10a located on the upper side in FIG. 23 or FIG.
  • each target material 10 may be called “upper target material 10a”, and the target material 10b located on the lower side may be called “lower target material 10b”.
  • the outer diameter and inner diameter of each target material 10 are respectively larger than the outer diameter and inner diameter of the backing plate 20.
  • 23 and 24 show an example in which two target materials 10 are arranged in the vertical direction, the present invention is not limited to this.
  • the number of target materials 10 of this embodiment is not limited to this.
  • the width W1 of the joint 15 in this embodiment is sufficiently smaller than the height (length in the vertical direction) L3 of the target material 10 in FIG.
  • the seam 15 is formed perpendicular to the surface of the backing tube 22, but is not limited to this.
  • the seam 15 may be formed in a staircase shape or an oblique shape.
  • the groove 40 is provided along the circumferential direction of the cylindrical target material 10. More specifically, a groove 40 having the same length as the circumference of the target material 10 and a depth D1 is provided in parallel to the seam 15 and in the vicinity of the seam 15 (position away from the seam 15 by a distance W2). ing.
  • the distance W2 from the joint 15 to the groove 40 is sufficiently smaller than the height L3 of the target material 10.
  • one groove 40 is provided corresponding to one seam 15 on each of one surface and the other surface of the target material 10 adjacent to each other forming the seam 15. That is, the groove 40 divides the surface of the upper target material 10a into regions Ra1 and Ra2, and the surface of the lower target material 10b into regions Rb1 and Rb2. More specifically, one groove 40 is provided near the upper side of the seam 15 on the surface of the upper target material 10a corresponding to the seam 15 formed by the upper target material 10a and the lower target material 10b. One groove 40 is provided near the lower side of the joint 15 on the surface of the lower target material 10b.
  • the target materials 10a and 10b on the cylinder made of IGZO are fitted into the cylindrical backing tube 22 made of Cu or the like (FIG. 26A) (FIG. 26B).
  • a tape for example, an insulating tape.
  • a molten bonding material 30 made of In or the like is injected between the two target materials 10 and the backing tube 22.
  • the insulating tape is peeled off, and the bonding material 30 at the joint 15 is scraped out. Note that the insulating tape may not be peeled off.
  • the bonding material 30 is solidified by cooling the bonding material 30. Thereby, the two target materials 10 and the backing tube 22 are joined via the bonding material 30 (FIG. 27A). At this time, a seam 15 having a width W1 is formed.
  • the width W1 can be accurately set by sticking the target materials 10a and 10b to each other using an insulating tape as described above.
  • a groove 40 having a depth D1 is formed on the surface of each target material 10 on the surface of each target material 10 at a position parallel to the seam 15 and at a distance W2 from the seam 15 ( FIG. 27 (B)).
  • the surface of the upper target material 10a is divided into regions Ra1 and Ra2
  • the surface of the lower target material 10b is divided into regions Rb1 and Rb2.
  • the backing tube 22 is fixed to a predetermined support base, the disc grinder is fixed so that the groove 40 is not displaced, and the backing tube 22 and the target material 10 joined together by the bonding material 30 are rotated.
  • the groove 40 can be formed uniformly.
  • the groove 40 may be formed not only by grinding with a disk grinder or the like, but also by lathe machining with a lathe or the like, or fusing with a laser or the like. In addition, grooves 40 are formed on the surface of each target material 10 before joining each target material 10 and backing tube 22, and then each target material 10 formed with grooves 40 and backing tube 22 are joined. Good.
  • the sputtering target 100 according to this embodiment is manufactured by the above method.
  • the sputtering target 100 according to the present invention can be used not only for forming a semiconductor film but also for forming a conductive film or the like.
  • a bottom gate type TFT having an etching stopper structure is taken as an example, but the present invention is not limited to this.
  • a TFT having a channel etch structure or a top gate type may be used.
  • a configuration in which the groove 40 is provided at the center of the target material 10 can be employed.
  • a cylindrical support member (backing tube 22) is used, but a columnar support member may be used instead.
  • the sputtering target which can obtain a semiconductor film with a favorable characteristic can be provided.
  • membrane with a favorable characteristic can be provided.
  • the present invention can be applied to a sputtering target used for forming a semiconductor film or the like.

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Abstract

　特性の良好な膜を得ることができるスパッタリングターゲットを提供することを目的とする。　スパッタリングターゲット（１００）は、ＩＧＺＯからなる複数のターゲット材（１０）、Ｃｕ等からなるバッキングプレート（２０）、およびＩｎ等からなるボンディング材（３０）により構成される。複数のターゲット材（１０）とバッキングプレート（２０）とはボンディング材（３０）を介して接合される。各ターゲット材（１０）の表面には長さ（Ｌ２）、幅（Ｗ３）、深さ（Ｄ１）の溝（４０）が設けられる。この溝（４０）は、互いに隣接するターゲット材（１０）同士の継ぎ目（１５）と平行に、かつ、継ぎ目（１５）の近傍（継ぎ目（１５）から距離（Ｗ２）だけ離れた位置）に設けられる。溝（４０）の幅（Ｗ３）および継ぎ目（１５）から溝（４０）までの距離（Ｗ２）は、ターゲット材（１０）の上下辺の長さ（Ｌ１）に比べて十分小さい。

Description

スパッタリングターゲット、その製造方法、および薄膜トランジスタの製造方法
　本発明は、スパッタリングターゲット、その製造方法、および薄膜トランジスタの製造方法に関し、特に、複数のターゲット材を備える分割型のスパッタリングターゲット、その製造方法、およびそのスパッタリングターゲットを用いた薄膜トランジスタの製造方法に関する。
　従来より、酸化物半導体をチャネル層に用いた薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）が注目されている。酸化物半導体膜は、高移動度であり、かつ、可視光の透過性が高いため、液晶表示装置等の用途に用いられている。酸化物半導体膜としては、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、および酸素（Ｏ）を主成分とする酸化物半導体であるＩｎＧａＺｎＯx（以下、「ＩＧＺＯ」という）からなるものが知られている。
　このような酸化物半導体膜を成膜する方法の１つとしてスパッタリング法が知られている。このスパッタリング法で用いられるスパッタリングターゲットは、一般に、形成すべき薄膜の材料からなるターゲット材と、銅（Ｃｕ）等の導電性・熱伝導性に優れた材質からなる支持材とを、Ｉｎ等からなるボンディング材を介して接合した構成となっている。
　スパッタリング法の１つであるマグネトロンスパッタリング法では、スパッタリングターゲットの裏面に磁石を配置してスパッタリングが行われる。マグネトロンスパッタリング法によれば高速で成膜を行うことができる。そのため、マグネトロンスパッタリング法が酸化物半導体膜の成膜に広く用いられている。
　近年、液晶表示装置等の表示パネルの大型化が進んでいる。これに伴い、ターゲット材も大型化する必要がある。しかし、大型のターゲット材を形成することは一般に困難である。そこで、複数のターゲット材が支持材上に平板状に設けられた分割型のスパッタリングターゲットが提案されている。このような構成によれば、ターゲット材の枚数を増やすことにより、スパッタリングターゲットの大型化に対応できる。
　分割型のスパッタリングターゲットでは一般に、ターゲット材の割れ等を防ぐために、互いに隣接するターゲット材同士の継ぎ目には僅かな隙間が設けられている。ターゲット材の継ぎ目に対応する位置と、この継ぎ目に対応する位置以外とで互いに異なる膜質の膜が成膜される。すなわち、従来、継ぎ目に対応する位置に形成されたＴＦＴの特性が、この継ぎ目に対応する位置以外に形成されたＴＦＴの特性に比べて悪化するという問題があった。
　本願発明に関連して、特許文献１には、ターゲット材同士の継ぎ目に、スパッタリングされにくい材質またはターゲット材と同じ材質のいずれかからなる保護材が設けられたスパッタリングターゲットが開示されている。このような構成によれば、継ぎ目において支持材がスパッタされて薄膜に混入することを防ぐことができる。
　また、特許文献２には、ターゲット材の表面に多数の角が設けられたスパッタリングターゲットが開示されている。このような構成によれば、スパッタリングを高速化することができる。
　また、特許文献３には、ターゲット材のエロ－ジョンされやすい領域の両側に溝が設けられたスパッタリングターゲットが開示されている。このような構成によれば、ターゲット材の利用効率を高めることができる。
日本の特開平１０－１２１２３２号公報 日本の特開平６－２８７７５０号公報 日本の特開平１１－１９３４５７号公報
　しかし、上記特許文献１～３に記載のスパッタリングターゲットでは、継ぎ目１５での電界集中に起因する膜質変化を防ぐことができない。
　そこで、本発明は、特性の良好な膜を得ることができるスパッタリングターゲットを提供することを目的とする。
　また、本発明は、特性の良好な膜を得ることができるスパッタリングターゲットの製造方法を提供することを他の目的とする。
　また、本発明は、特性の良好な半導体膜を得ることができるスパッタリングターゲットを用いた薄膜トランジスタの製造方法を提供することを他の目的とする。
　本発明の第１の局面は、スパッタリングターゲットであって、
　互いに同じ材料からなる複数のターゲット材と、
　前記複数のターゲット材を支持する支持材と、
　前記複数のターゲット材と前記支持材とを接合するボンディング材とを備え、
　互いに隣接するターゲット材の少なくとも一方の表面に、当該表面を２以上の領域に分割する溝が設けられていることを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、
　各ターゲット材が半導体からなることを特徴とする。
　本発明の第３の局面は、本発明の第２の局面において、
　前記半導体が酸化物半導体であることを特徴とする。
　本発明の第４の局面は、本発明の第３の局面において、
　前記酸化物半導体が、インジウム、ガリウム、亜鉛、および酸素を主成分とすることを特徴とする。
　本発明の第５の局面は、本発明の第３の局面において、
　前記酸化物半導体が、インジウム、ガリウム、亜鉛、銅、珪素、錫、アルミニウム、カルシウム、ゲルマニウム、および鉛のうち少なくとも１つを含むことを特徴とする。
　本発明の第６の局面は、本発明の第２の局面において、
　前記溝が、互いに隣接するターゲット材同士の継ぎ目と平行に設けられていることを特徴とする。
　本発明の第７の局面は、本発明の第６の局面において、
　前記溝が、前記継ぎ目の近傍に設けられていることを特徴とする。
　本発明の第８の局面は、本発明の第７の局面において、
　前記継ぎ目に対応して、前記互いに隣接するターゲット材の一方の表面と他方の表面とのそれぞれに前記溝が少なくとも１つ設けられていることを特徴とする。
　本発明の第９の局面は、本発明の第８の局面において、
　前記継ぎ目に対応して、前記互いに隣接するターゲット材の一方の表面と他方の表面とのそれぞれに前記溝が複数設けられていることを特徴とする。
　本発明の第１０の局面は、本発明の第７の局面において、
　前記継ぎ目に対応して、前記互いに隣接するターゲット材のいずれか一方の表面に前記溝が１つ設けられていることを特徴とする。
　本発明の第１１の局面は、本発明の第２の局面において、
　前記溝の深さが、当該溝が設けられたターゲット材の厚さの１／２以上であって、当該溝が設けられたターゲット材の厚さ未満であることを特徴とする。
　本発明の第１２の局面は、本発明の第２の局面において、
　各ターゲット材の、前記溝および前記継ぎ目に対応した角部が面取りされていることを特徴とする。
　本発明の第１３の局面は、本発明の第２の局面において、
　前記支持材が平板状に形成され、
　各ターゲット材が平板状に形成されていることを特徴とする。
　本発明の第１４の局面は、本発明の第２の局面において、
　前記支持材が円筒状または円柱状に形成され、
　各ターゲット材が円筒状に形成されていることを特徴とする。
　本発明の第１５の局面は、薄膜トランジスタの製造方法であって、
　本発明の第２の局面から本発明の第１４の局面までのいずれかに係るスパッタリングターゲットをスパッタすることによりチャネル層を形成する工程を備えることを特徴とする。
　本発明の第１６の局面は、互いに同じ材料からなる複数のターゲット材と、前記複数のターゲット材を支持する支持材と、前記複数のターゲット材と前記支持材とを接合するボンディング材とを備えるスパッタリングターゲットの製造方法であって、
　互いに隣接するターゲット材の少なくとも一方の表面に、当該表面を２以上の領域に分割する溝を形成する工程を備えることを特徴とする。
　本発明の第１の局面によれば、互いに隣接するターゲット材の少なくとも一方の表面に、当該一方の一辺に沿った溝が設けられる。これにより、互いに隣接するターゲット材同士の継ぎ目での電界集中が緩和される。したがって、特性の良好な膜を得ることができる。
　本発明の第２の局面によれば、特性の良好な半導体膜を得ることができる。
　本発明の第３の局面によれば、特性の良好な酸化物半導体膜を得ることができる。
　本発明の第４の局面によれば、特性の良好なＩＧＺＯ半導体膜を得ることができる。
　本発明の第５の局面によれば、特性の良好な、いわゆるＩＧＺＯ系酸化物半導体膜を得ることができる。
　本発明の第６の局面によれば、上記継ぎ目に沿った溝を設けることにより、本発明の第２の局面と同様の効果を奏することができる。
　本発明の第７の局面によれば、上記継ぎ目の近傍に溝が設けられる。これにより、この継ぎ目での電界集中をさらに緩和することができる。したがって、特性のさらに良好な半導体膜を得ることができる。
　本発明の第８の局面によれば、上記継ぎ目に対して、この継ぎ目を形成している互いに隣接するターゲット材の一方の表面と他方の表面とに溝が少なくとも１つ設けられる。これにより、上記継ぎ目での電界集中をさらに緩和することができる。したがって、特性のさらに良好な半導体膜を得ることができる。
　本発明の第９の局面によれば、上記継ぎ目に対して、この継ぎ目を形成している互いに隣接するターゲット材の一方の表面と他方の表面とに溝が複数設けられる。これにより、上記継ぎ目での電界集中がさらに緩和されると共に、溝での電界集中も緩和される。したがって、特性のさらに良好な半導体膜を得ることができる。
　本発明の第１０の局面によれば、上記継ぎ目に対して、この継ぎ目を形成している互いに隣接するターゲット材のいずれか一方の表面に溝が１つ設けられる。これにより、溝の数が低減されるので、溝を形成するためのコストを低減することができる。また、ターゲット材の強度を十分に保つことができる。
　本発明の第１１の局面によれば、ターゲット材の厚みの１／２以上、かつ、ターゲット材の厚み未満の深さの溝が、ターゲット材の表面に設けられる。これにより、溝の寿命を長くなる。したがって、ターゲット材のスパッタが進んでも、形成される半導体膜の特性の悪化を防ぐことができる。
　本発明の第１２の局面によれば、溝および上記継ぎ目に対応した、ターゲット材の角部が面取りされている。これにより、上記継ぎ目での電界集中がさらに緩和されると共に、溝での電界集中も緩和される。したがって、特性のさらに良好な半導体膜を得ることができる。
　本発明の第１３の局面によれば、ターゲット材が平板状であるスパッタリングターゲットにおいて、本発明の第２の局面と同様の効果を奏することができる。
　本発明の第１４の局面によれば、ターゲット材が円筒状であるスパッタリングターゲットにおいて、本発明の第２の局面と同様の効果を奏することができる。
　本発明の第１５の局面によれば、特性の良好なチャネル層が形成された薄膜トランジスタを得ることができる。
　本発明の第１６の局面によれば、特性の良好な膜を得ることができるスパッタリングターゲットを製造することができる。
本発明の第１の実施形態に係るスパッタリングターゲットの平面図である。 図１に示すスパッタリングターゲットのＡ－Ａ’線断面図である。 図２に係る断面図の一部を拡大した図である。 上記第１の実施形態の他の例を示す図である。 （Ａ）～（Ｃ）は、上記第１の実施形態に係るスパッタリングターゲットの製造方法を示す図である。 （Ａ）～（Ｃ）は、上記図５（Ａ）～図５（Ｃ）の一部をそれぞれ拡大した図である。 上記第１の実施形態に係るスパッタリングターゲットを用いてチャネル層を形成したＴＦＴの構成を示す断面図である。 （Ａ）～（Ｄ）は、上記第１の実施形態におけるＴＦＴの製造工程を説明するための断面図である。 （Ａ）、（Ｂ）は、上記第１の実施形態におけるＴＦＴの製造工程を説明するための断面図である。 図７に示すＴＦＴが画素ＴＦＴとして設けられた、アクティブマトリクス基板の一部を示す図である。 上記第１の実施形態に係るスパッタリングターゲットを用いてチャネル層を形成したＴＦＴの特性を示す図である。 上記第１の実施形態の第１の変形例に係るスパッタリングターゲットの平面図である。 図１２に示すスパッタリングターゲットのＢ－Ｂ’線断面図である。 上記第１の実施形態の第２の変形例に係るスパッタリングターゲットの断面図である。 図１４に係る断面図の一部を拡大した図である。 上記第１の実施形態の第３の変形例に係るスパッタリングターゲットの平面図である。 上記第１の実施形態の第４の変形例に係るスパッタリングターゲットの断面図の一部を拡大した図である。 上記第１の実施形態の第５の変形例に係るスパッタリングターゲットの平面図である。 上記第１の実施形態の第５の変形例の他の態様を示す平面図である。 上記第１の実施形態の第６の変形例に係るスパッタリングターゲットの平面図である。 上記第１の実施形態の第６の変形例の他の態様を示す平面図である。 上記第１の実施形態の第６の変形例の他の態様を示す平面図である。 本発明の第２の実施形態に係るスパッタリングターゲットの斜視図である。 図２３に係るスパッタリングターゲットのＣ－Ｃ’線断面図である。 図２４に係る断面図の一部を拡大した図である。 （Ａ）、（Ｂ）は、上記第２の実施形態に係るスパッタリングターゲットの製造方法を示す図である。 （Ａ）、（Ｂ）は、上記第２の実施形態に係るスパッタリングターゲットの製造方法を示す図である。 従来のスパッタリングターゲットの平面図である。 図２８に示すスパッタリングターゲットのＤ－Ｄ’線断面図である。 図２９に係る断面図の一部を拡大した図である。 従来のスパッタリングターゲットを用いてチャネル層を形成したＴＦＴの構成を示す断面図である。 ＤＣマグネトロンスパッタリング法を説明するための模式図である。 従来のスパッタリングターゲットを用いてチャネル層を形成したＴＦＴの特性を示す図である。
　＜０．基礎検討＞
　本発明の実施形態について説明する前に、上記課題を解決すべく本願発明者によりなされた基礎検討について説明する。
　＜０．１　従来のスパッタリングターゲットの構成＞
　従来のスパッタリングターゲットの構成について、図２８～図３０を参照しながら説明する。図２８は、従来のスパッタリングターゲット１９０の構成を示す平面図である。図２９は、図２８に示すスパッタリングターゲット１９０のＤ－Ｄ’線断面図である。図３０は、図２９に係る断面図の一部（破線で囲んだ部分）を拡大した図である。
　スパッタリングターゲット１９０は、平板状の複数のターゲット材１０、バッキングプレート２０、およびボンディング材３０により構成された分割型のスパッタリングターゲットである。図２８および図２９では、ターゲット材１０が横方向に３つ並べて配置されている例を示している。各ターゲット材１０は形成すべき薄膜の材料からなる。本基礎検討における各ターゲット材１０は、Ｉｎ、Ｇａ、Ｚｎ、およびＯを主成分とする酸化物半導体であるＩＧＺＯからなっている。バッキングプレート２０はＣｕ等からなっている。ボンディング材３０はＩｎ等からなっている。複数のターゲット材１０とバッキングプレート２０とは、ボンディング材３０を介して接合されている。ターゲット材１０の割れ等を防ぐために、互いに隣接するターゲット材１０同士の継ぎ目１５には僅かな隙間が設けられている。この継ぎ目１５では一般に、図３０に示すように、バッキングプレート２０の表面が露出している。
　＜０．２　ＴＦＴの構成＞
　図３１は、上記従来のスパッタリングターゲット１９０を用いてチャネル層を形成したＴＦＴ２９０の構成を示す断面図である。図３１に示すように、ＴＦＴ２９０は、エッチングストッパ構造のボトムゲート型ＴＦＴである。
　ガラス等からなる絶縁基板２１０上にゲート電極２２０が形成されている。ゲート電極２２０は、膜厚３０ｎｍのチタン（Ｔｉ）膜、膜厚２００ｎｍのアルミニウム（Ａｌ）膜、膜厚１００ｎｍのＴｉ膜が順に成膜された積層膜である。
　ゲート電極２２０上には、ゲート電極２２０を覆うようにゲート絶縁膜２３０が成膜されている。ゲート絶縁膜２３０は、膜厚３２５ｎｍの窒化シリコン（ＳｉＮx）膜、膜厚５０ｎｍの酸化シリコン（ＳｉＯ2）膜が順に成膜された積層膜である。
　ゲート絶縁膜２３０上にＩＧＺＯからなるチャネル層２４０が形成されている。このチャネル層２４０の形成方法については、後で説明する。
　チャネル層２４０の図３１における左側上部、右側上部、および中央上部には、膜厚１５０ｎｍのＳｉＯ2からなるエッチングストッパ層２５０ａ、２５０ｂ、および２５０ｃそれぞれが形成されている。
　エッチングストッパ層２５０ａと、エッチングストッパ層２５０ａおよび２５０ｃの間に表面が露出したチャネル層２４０と、エッチングストッパ層２５０ｃの左側端部とを覆うようにソース電極２６０ａが形成されている。また、エッチングストッパ層２５０ｂと、エッチングストッパ層２５０ｂおよび２５０ｃの間に表面が露出したチャネル層２４０と、エッチングストッパ層２５０ｃの右側端部とを覆うようにドレイン電極２６０ｂが形成されている。エッチングストッパ層２５０ａおよび２５０ｃの間にはコンタクトホールが形成され、このコンタクトホールによりソース電極２６０ａとチャネル層２４０とが接続されている。同様に、エッチングストッパ層２５０ｂおよび２５０ｃの間にはコンタクトホールが形成され、このコンタクトホールによりドレイン電極２６０ｂとチャネル層２４０とが接続されている。ソース電極２６０ａおよびドレイン電極２６０ｂは、膜厚３０ｎｍのＴｉ膜、膜厚２００ｎｍのＡｌ膜が順に成膜された積層膜である。なお、このような積層膜に代えて、ソース電極２６０ａおよびドレイン電極２６０ｂとして、Ｔｉ、Ａｌ、Ｃｕ、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）等の単一金属膜や、窒化チタン（ＴｉＮ）、窒化モリブデン（ＭｏＮ）等の合金膜を用いてもよく、また、これらの積層膜を用いてもよい。
　ソース電極２６０ａおよびドレイン電極２６０ｂが形成された絶縁基板２１０全体を覆うように、膜厚２００ｎｍのＳｉＯ2からなる保護膜２７０が成膜されている。
　＜０．３　チャネル層の形成＞
　上記チャネル層２４０は、マグネトロンスパッタリング法により形成される。マグネトロンスパッタリング法としては、ＤＣ（Ｄｉｒｅｃｔ　Ｃｕｒｒｅｎｔ）マグネトロンスパッタリング法、ＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）マグネトロンスパッタリング法等が挙げられる。ＩＧＺＯからなる半導体膜の成膜にはＤＣマグネトロンスパッタリング法またはＲＦマグネトロンスパッタリング方のどちらを用いてもよいが、以下では、ＤＣマグネトロンスパッタリング法を用いるものとして説明する。
　ＤＣマグネトロンスパッタリング法では、図３２に示すように、スパッタリングターゲット１９０の背面（バッキングプレート２０側の面）にマグネット３００が配置され、このマグネット３００が背面に配置されたスパッタリングターゲット１９０と基板２１１との間にＤＣ電圧が印加される。基板２１１は、ゲート電極２２０、ゲート絶縁膜２３０までが表面に積層された絶縁基板２１０である。スパッタガスとして、アルゴン（Ａｒ）ガス等が用いられる。なお、マグネット３００は通常複数用いられるが、図３２では図示の便宜上１枚としている。
　ＤＣ電圧が印加されると、Ａｒイオンが加速され、スパッタリングターゲット１９０のターゲット材１０表面に衝突する。これにより、ターゲット材１０表面から原子がはじき飛ばされ（スパッタされ）、基板２１１に到達する。このように、スパッタされたターゲット材１０が基板２１１に堆積することにより、半導体膜が成膜される。マグネトロンスパッタリング法では、マグネット３００がスパッタリングターゲット１９０の背面に配置されているので、電子のらせん軌道が束縛される。そのため、ターゲット材１０近傍で高密度プラズマが発生する。その結果、高速な成膜を行うことができる。
　＜０．４　考察＞
　本願発明者は、上記従来のスパッタリングターゲット１９０を用いてチャネル層２４０を形成したＴＦＴ２９０の特性測定実験を行った。この実験に用いたスパッタリングターゲット１９０では、図３０に示す各ターゲット材１０の厚さＴ１を６．０ｍｍ、バッキングプレート２０の厚さＴ２を１０．０ｍｍ、ボンディング材３０の厚さＴ３を０．３ｍｍ、継ぎ目１５の幅Ｗ１を０．３ｍｍとしている。また、ＴＦＴ２９０のチャネル長を８μｍ、チャネル幅を２０μｍとしている。
　図３３は、上記従来のスパッタリングターゲット１９０を用いてチャネル層２４０を形成したＴＦＴ２９０のＩｄ－Ｖｇ特性を示す図である。ここで、Ｉｄはドレイン電流を、Ｖｇはゲート電圧を表す。また、ターゲット材１０の継ぎ目１５に対応する位置以外（以下、「通常部」という）に形成されたＴＦＴ２９０の特性を実線で、ターゲット材１０の継ぎ目１５に対応する位置（以下、「継ぎ目部」という）に形成されたＴＦＴ２９０の特性を破線で示している。
　図３３に示すように、継ぎ目部に形成されたＴＦＴ２９０は、通常部に形成されたＴＦＴ２９０に比べてＩｄ－Ｖｇ特性の立ち上がりが悪化する。この原因として、ターゲット材１０の継ぎ目１５において露出したバッキングプレート２０や、継ぎ目１５に滲み出たボンディング材３０が不純物としてスパッタされ、これらが半導体膜に不純物として混入することが従来知られている。これにより、継ぎ目部に形成されたＴＦＴ２９０の移動度の低下やしきい値電圧の増加等が生じてしまう。
　しかし、本願発明者は、継ぎ目部に形成されたＴＦＴ２９０の特性悪化には、ターゲット材１０の継ぎ目１５において露出したバッキングプレート２０や、継ぎ目１５に滲み出たボンディング材３０が不純物としてスパッタされること以外にも原因があることを見出した。一般に、導体の角部に電界が集中することが知られている。すなわち、スパッタリングターゲット１９０では、ターゲット材１０の継ぎ目１５に電界が集中する。この集中した電界により継ぎ目１５に異常放電（「アーキング」ともいう）が生じるので、継ぎ目部に成膜される半導体膜の膜質が、通常部に成膜される半導体膜の膜質と異なるものとなる。すなわち、この異常放電の影響によって、継ぎ目部に成膜される半導体膜の特性が悪化する。その結果、継ぎ目部に形成されたＴＦＴ２９０には、移動度の低下やしきい値電圧の増加等が生じる。
　このようなＴＦＴ２９０の特性の悪化は、上述のように、上記特許文献１～３に係るスパッタリングターゲットの構成を採用しても解消することができない。
　以上の基礎検討に基づき本願発明者によりなされた本発明の実施形態について、以下、添付図面を参照しながら説明する。
　＜１．第１の実施形態＞
　＜１．１　スパッタリングターゲットの構成＞
　本発明の第１の実施形態に係るスパッタリングターゲットの構成について、図１～図３を参照しながら説明する。図１は、本実施形態に係るスパッタリングターゲット１００の構成を示す平面図である。図２は、図１に示すスパッタリングターゲット１００のＡ－Ａ’線断面図である。図３は、図２に係る断面図の一部（破線で囲んだ部分）を拡大した図である。
　本実施形態に係るスパッタリングターゲット１００は、互いに同じ材料からなる３つの平板状のターゲット材１０ａ～１０ｃ（以下、これらを区別しない場合に「ターゲット材１０」という）と、平板状の支持材としてのバッキングプレート２０と、ボンディング材３０とにより構成された分割型のスパッタリングターゲット１００である。以下、本実施形態および後述の第６の変形例を除く各変形例では、図１、図２またはこれらと同様の後述の平面図および断面図における左側に位置するターゲット材１０ａを「左側ターゲット材１０ａ」と、中央に位置するターゲット材１０ｂを「中央ターゲット材１０ｂ」と、右側に位置するターゲット材１０ｃを「右側ターゲット材１０ｃ」と呼ぶことがある。また、以下の説明では、参照している図面における横方向および縦方向をそれぞれ単に「横方向」および「縦方向」という。本実施形態に係るスパッタリングターゲット１００は、上記従来のスパッタリングターゲット１９０と異なり、各ターゲット材１０の表面に溝４０が設けられている。なお、図１および図２では、ターゲット材１０が横方向に３つ並べて配置されている例を示しているが、本実施形態のターゲット材１０の数はこれに限定されるものではない。
　各ターゲット材１０とバッキングプレート２０とは、ボンディング材３０を介して接合されている。ターゲット材１０の割れ等を防ぐために、互いに隣接するターゲット材１０同士の継ぎ目１５には僅かな隙間（幅Ｗ１）が設けられている。継ぎ目１５の幅Ｗ１は、図１におけるターゲット材１０の上下辺の長さＬ１よりも十分に小さい。図３に示すように、継ぎ目１５はバッキングプレート２０の表面に対して垂直に形成されているが、これに限定されるものではない。例えば、継ぎ目１５が階段形状や斜め形状等に形成されていてもよい。
　図３に示すように、本実施形態では継ぎ目１５においてバッキングプレート２０の表面が露出しているが、本発明はこれに限定されるものではない。例えば、各ターゲット材１０とバッキングプレート２０との接合時に使用する後述の絶縁性テープ等により、継ぎ目１５においてバッキングプレート２０の表面が覆われていてもよい。また、図４に示すように、継ぎ目１５においてボンディング材３０によりバッキングプレート２０の表面が覆われていてもよい。これらは、後述の各変形例および第２の実施形態でも同様である。
　溝４０は、図１におけるターゲット材１０の両側辺（左辺および右辺）と平行に、ターゲット材１０の図１における上辺から下辺に渡って設けられている。より詳細には、ターゲット材１０の両側辺の長さＬ２と同じ長さ、深さＤ１の溝４０が、継ぎ目１５と平行に、かつ、継ぎ目１５の近傍（継ぎ目１５から距離Ｗ２だけ離れた位置）に設けられている。ここで、継ぎ目１５から溝４０までの距離Ｗ２は、ターゲット材１０の上下辺の長さＬ１よりも十分小さい。また、溝４０の深さＤ１は、ターゲット材１０の厚さＴ１よりも小さい。なお、継ぎ目１５の幅Ｗ１と溝４０の幅Ｗ３とはほぼ同じ大きさあることが望ましいが、本発明はこれに限定されるものではない。
　また、溝４０は、１つの継ぎ目１５に対応して、この継ぎ目１５を形成している互いに隣接するターゲット材１０の一方の表面と他方の表面とのそれぞれに１つ設けられている。すなわち、溝４０により、左側ターゲット材１０ａの表面が領域Ｒａ１とＲａ２とに、中央ターゲット材１０ｂの表面が領域Ｒｂ１とＲｂ２とＲｂ３とに、右側ターゲット材１０ｃの表面が領域Ｒｃ１とＲｃ２とに分割されている。より詳細には、左側ターゲット材１０ａと中央ターゲット材１０ｂとによって形成された継ぎ目１５に対応して、左側ターゲット材１０ａの表面においてこの継ぎ目１５の左側近傍に溝４０が１つ設けられると共に、中央ターゲット材１０ｂの表面においてこの継ぎ目１５の右側近傍に溝４０が１つ設けられている。さらに、中央ターゲット材１０ｂと右側ターゲット材１０ｃとによって形成された継ぎ目１５に対応して、中央ターゲット材１０ｂの表面においてこの継ぎ目１５の左側近傍に溝４０が１つ設けられると共に、右側ターゲット材１０ｃの表面においてこの継ぎ目１５の右側近傍に溝４０が１つ設けられている。
　各ターゲット材１０の材料は、Ｉｎ、Ｇａ、Ｚｎ、およびＯを主成分とする酸化物半導体であるＩＧＺＯである。これに限らず、各ターゲット材１０の材料は、Ｉｎ、Ｇａ、Ｚｎ、Ｃｕ、珪素（Ｓｉ）、錫（Ｓｎ）、Ａｌ、カルシウム（Ｃａ）、ゲルマニウム（Ｇｅ）、鉛（Ｐｂ）のうち少なくとも１つを含む酸化物半導体（いわゆる「ＩＧＺＯ系酸化物半導体」）であってもよい。また、各ターゲット材１０は、酸化物以外の半導体（例えばＳｉ）であってもよい。
　バッキングプレート２０の材質は特に限定されるものではないが、例えば、導電性・熱伝導性に優れたＣｕ等である。ボンディング材３０の材質も特に限定されるものではないが、例えばＩｎ等である。
　＜１．２　スパッタリングターゲットの製造方法＞
　本実施形態に係るスパッタリングターゲット１００の製造方法について、図５（Ａ）～図５（Ｃ）および図６（Ａ）～図６（Ｃ）を参照しながら説明する。図５（Ａ）～図５（Ｃ）は、本実施形態に係るスパッタリングターゲット１００の製造方法を説明するための、図１に示すスパッタリングターゲット１００のＡ－Ａ’線断面図である。図６（Ａ）～図６（Ｃ）は、図５（Ａ）～図５（Ｃ）の一部をそれぞれ拡大した図である。
　まず、Ｃｕ等からなる平板状のバッキングプレート２０（図５（Ａ）、図６（Ａ））に、ＩＧＺＯからなる各ターゲット材１０を押しつけながら、各ターゲット材１０とバッキングプレート２０との間に、Ｉｎ等からなる溶かしたボンディング材３０を注入する。このとき、ターゲット材１０同士を互いにテープ（例えば絶縁性テープ）で張り合わせておくことが望ましい。次に、この絶縁性テープを剥がし、継ぎ目１５におけるボンディング材３０を掻き出す。なお、この絶縁性テープは剥がさなくてもよい。
　その後、ボンディング材３０を冷却することによりこのボンディング材３０が凝固する。これにより、ボンディング材３０を介して、３つのターゲット材１０とバッキングプレート２０とが接合される（図５（Ｂ）、図６（Ｂ））。このとき、幅Ｗ１の継ぎ目１５が形成される。この幅Ｗ１は、上述のように絶縁性テープを用いてターゲット材１０同士を張り合わせておくことにより、正確に設定することができる。
　次に、ディスクグラインダー等を用いて、各ターゲット材１０の表面に、継ぎ目１５と平行かつ継ぎ目１５から距離Ｗ２の位置に、長さＬ２、深さＤ１の溝４０を形成する（図５（Ｃ）、図６（Ｃ））。このとき、左側ターゲット材１０ａの表面が領域Ｒａ１とＲａ２とに、中央ターゲット材１０ｂの表面が領域Ｒｂ１とＲｂ２とＲｂ３とに、右側ターゲット材１０ｃの表面が領域Ｒｃ１とＲｃ２とに分割される。なお、ディスクグラインダー等による研削加工に限らず、旋盤等による旋盤加工やレーザー等による溶断加工等により溝４０を形成してもよい。また、３つターゲット材１０とバッキングプレート２０とを接合する前に各ターゲット材１０の表面に溝４０形成し、その後、溝４０が形成された３つターゲット材１０とバッキングプレート２０とを接合してもよい。
　以上の方法により、本実施形態に係るスパッタリングターゲット１００が製造される。
　＜１．３　ＴＦＴの構成および製造方法＞
　図７は、本実施形態に係るスパッタリングターゲット１００を用いてチャネル層を形成したＴＦＴ２００の構成を示す断面図である。本実施形態におけるＴＦＴ２００の構成は上記基礎検討におけるＴＦＴ２９０の構成と同様であるため、その説明を省略する。
　図８（Ａ）～図８（Ｄ）、図９（Ａ）、および図９（Ｂ）は、本実施形態におけるＴＦＴ２００の製造工程を説明するための断面図である。なお、図８（Ａ）～図８（Ｄ）、図９（Ａ）、および図９（Ｂ）では、レジストパターンの図示を便宜上省略している。
　まず、ガラス等からなる絶縁基板２１０上に、スパッタリング法により、膜厚３０ｎｍのＴｉ膜、膜厚２００ｎｍのＡｌ膜、膜厚１００ｎｍのＴｉ膜を順に成膜した積層膜を形成する。次に、フォトリゾグラフィ法によりこの積層膜の中央上部にレジストパターンを形成する。その後、このレジストパターンをマスクとしてこの積層膜をエッチングすることにより、ゲート電極２２０を形成する（図８（Ａ））。ここで、エッチングには例えばドライエッチング法が用いられる。
　次に、レジストパターンを剥離した後に、ゲート電極２２０が形成された絶縁基板２１０上に、プラズマＣＶＤ法により、膜厚３２５ｎｍのＳｉＮx膜、膜厚５０ｎｍのＳｉＯ2膜を順に積層する。これにより、ゲート絶縁膜２３０が成膜される（図８（Ｂ））。
　次に、ゲート絶縁膜２３０上にＩＧＺＯ半導体膜を成膜する。なお、ＩＧＺＯ半導体膜の成膜には、ＤＣマグネトロンスパッタリング法またはＲＦマグネトロンスパッタリング法のどちらを用いてもよい。例えばＤＣマグネトロンスパッタリング法では、上述の図３２に示すように、本実施形態に係るスパッタリングターゲット１００の背面（バッキングプレート２０側の面）にマグネット３００を配置し、スパッタリングターゲット１００と基板２１１との間にＤＣ電圧を印加する。基板２１１は、ゲート電極２２０、ゲート絶縁膜２３０までが表面に積層された絶縁基板２１０である。スパッタガスとして、Ａｒガス等が用いられる。
　ＤＣ電圧が印加されると、Ａｒイオンが加速され、スパッタリングターゲット１９０のターゲット材１０表面に衝突する。これにより、ターゲット材１０表面から原子がはじき飛ばされ（スパッタされ）、基板２１１に到達する。このように、スパッタされたターゲット材１０が基板２１１に堆積することにより、ＩＧＺＯ半導体膜が成膜される。
　その後、フォトリゾグラフィ法によりＩＧＺＯ半導体膜の中央上部にレジストパターンを形成する。その後、このレジストパターンをマスクとしてこのＩＧＺＯ半導体膜をエッチングすることにより、チャネル層２４０を形成する（図８（Ｃ））。ここで、エッチングには例えばウェットエッチング法が用いられる。
　次に、レジストパターンを剥離した後に、チャネル層２４０が形成された絶縁基板２１０上に、プラズマＣＶＤ法により、膜厚１５０ｎｍのＳｉＯ2膜からなるエッチングストッパ層を形成する。次に、フォトリゾグラフィ法により、このエッチングストッパ層の図８（Ｄ）における左側上部、右側上部、および中央上部にレジストパターンを形成する。このレジストパターンとしてエッチングストッパ層２５０をエッチングすることにより、チャネル層２４０の左側上部、右側上部、および中央上部にそれぞれ、エッチングストッパ層２５０ａ、２５０ｂ、および２５０ｃが形成される（図８（Ｄ））。このとき、エッチングストッパ層２５０ａおよび２５０ｃの間と、エッチングストッパ層２５０ｂおよび２５０ｃの間にそれぞれコンタクトホールが形成される。ここで、エッチングには例えばドライエッチング法が用いられる。
　次に、レジストパターンを剥離した後に、絶縁基板２１０全体を覆うように、スパッタリング法により、膜厚３０ｎｍのＴｉ膜、膜厚２００ｎｍのＡｌ膜を順に成膜した積層膜を形成する。なお、このような積層膜に代えて、Ｔｉ、Ａｌ、Ｃｕ、Ｍｏ、Ｗ、Ｃｒ等の単一金属膜や、ＴｉＮ、ＭｏＮ等の合金膜を形成してもよく、また、これらの積層膜を形成してもよい。次に、フォトリゾグラフィ法により、この積層膜において、エッチングストッパ層２５０ａと、エッチングストッパ層２５０ａおよび２５０ｃの間に表面が露出したチャネル層２４０と、エッチングストッパ層２５０ｃの左側端部とに対向する位置、さらに、エッチングストッパ層２５０ｂと、エッチングストッパ層２５０ｂおよび２５０ｃの間に表面が露出したチャネル層２４０と、エッチングストッパ層２５０ｃの右側端部とに対向する位置にレジストパターンを形成する。その後、このレジストパターンをマスクとしてこの積層膜をエッチングする。その結果、エッチングストッパ層２５０ａと、エッチングストッパ層２５０ａおよび２５０ｃの間に表面が露出したチャネル層２４０と、エッチングストッパ層２５０ｃの左側端部とを覆うようにソース電極２６０ａが形成されると共に、また、エッチングストッパ層２５０ｂと、エッチングストッパ層２５０ｂおよび２５０ｃの間に表面が露出したチャネル層２４０と、エッチングストッパ層２５０ｃの右側端部とを覆うようにドレイン電極２６０ｂが形成される（図９（Ａ））。このとき、チャネル層２４０の表面がエッチングストッパ層２５０ｃに覆われているので、チャネル層２４０の表面がエッチングされることはない。ここで、エッチングには例えばウェットエッチング法が用いられる。
　次に、レジストパターンを剥離した後に、絶縁基板２１０全体を覆うように、プラズマＣＶＤ法により、膜厚２００ｎｍのＳｉＯ2からなる保護膜２７０を成膜する（図９（Ｂ））。
　以上の工程により、本実施形態におけるＴＦＴ２００を製造することができる。
　図１０は、本実施形態に係るスパッタリングターゲット１００を用いてチャネル層２４０を形成したＴＦＴ２００が画素ＴＦＴとして設けられた、液晶表示装置のアクティブマトリクス基板の一部を示す図である。このアクティブマトリクス基板は、絶縁基板２１０上に、互いに交差するように格子状に配置された複数のソースラインＳＬおよび複数のゲートラインＧＬと、複数のソースラインＳＬおよび複数のゲートラインＧＬの各交差点に対応して設けられたＴＦＴ２００、画素電極Ｅｃおよび補助容量電極Ｅｃと、各ゲートラインＧＬに沿って配置された補助容量線ＣＳＬとにより構成されている。補助容量線ＣＳＬは補助容量電極Ｅｃに接続されている。画素電極Ｅｐとこれに対向する共通電極（図示しない）との間には液晶が充填されている。画素電極Ｅｐと共通電極とによって液晶容量が形成され、画素電極Ｅｐと補助容量線ＣＳＬとによって補助容量が形成されている。
　ＴＦＴ２００は、互いに交差するソースラインＳＬとゲートラインＧＬとの交差点に対応して設けられている。ＴＦＴ２００のソース電極２６０ａはソースラインＳＬに接続され、ゲート電極２２０はゲートラインＧＬに接続され、ドレイン電極２６０ｂは画素電極Ｅｐに接続されている。なお、本実施形態のようにエッチングストッパ層が存在する場合には、ドレイン電極２６０ｂと画素電極Ｅｐとはコンタクトホール（図示しない）を介して互いに接続されている。
　複数のソースラインＳＬに複数のソース信号がそれぞれ印加され、複数のゲートラインＧＬに複数のゲート信号がそれぞれ印加されることにより、画素電極には、共通電極に印加される電位を基準として、表示すべき画素の画素値に応じた電圧がＴＦＴ２００を介して与えられ、液晶容量および補助容量からなる画素容量に保持される。これにより、液晶層には、各画素電極と共通電極との電位差に相当する電圧が印加される。この印加電圧によって液晶層の光透過率が制御されることにより画像が表示される。
　＜１．４　考察＞
　本願発明者は、本実施形態に係るスパッタリングターゲット１００を用いてチャネル層２４０を形成したＴＦＴ２００の特性実験を行った。この実験に用いたスパッタリングターゲット１００では、図３に示す各ターゲット材１０の厚さＴ１を６．０ｍｍ、バッキングプレート２０の厚さＴ２を１０．０ｍｍ、ボンディング材３０の厚さＴ３を０．３ｍｍ、溝４０の深さＤ１を３．０ｍｍ、継ぎ目１５の幅Ｗ１を０．３ｍｍ、継ぎ目１５から溝４０までの距離Ｗ２を１０．０ｍｍ、溝４０の幅Ｗ３を０．３ｍｍとしている。また、ＴＦＴ２００のチャネル長を８μｍ、チャネル幅を２０μｍとしている。
　図１１は、本実施形態に係るスパッタリングターゲット１００を用いてチャネル層２４０を形成したＴＦＴ２００のＩｄ－Ｖｇ特性を示す図である。ここで、Ｉｄはドレイン電流を、Ｖｇはゲート電圧を表す。また、通常部に形成されたＴＦＴ２００の特性を実線で、継ぎ目部に形成されたＴＦＴ２００の特性を破線で示している。
　上記従来のスパッタリングターゲット１９０を用いてチャネル層２４０を形成したＴＦＴ２９０には、上述のように、通常部に形成された場合に比べて継ぎ目部に形成された場合のＩｄ－Ｖｇ特性が悪化するという問題があった。一方、本実施形態に係るスパッタリングターゲット１００を用いてチャネル層２４０を形成したＴＦＴ２００では、通常部に形成された場合のＩｄ－Ｖｇ特性が通常部に形成された場合のＩｄ－Ｖｇ特性とほぼ等しくなる。
　本実施形態に係るスパッタリングターゲット１００では、ターゲット材１０の継ぎ目１５に沿って、この継ぎ目１５に類似した構造の溝４０が設けられている。これにより、継ぎ目１５に生じる電界の集中が溝４０に分散される。したがって、溝４０が設けられていない従来のスパッタリングターゲット１９０の継ぎ目１５のみで生じる電界集中の度合いに比べて、本実施形態に係るスパッタリングターゲット１００の溝４０および継ぎ目１５のそれぞれに生じる電界集中の度合いが低減される。すなわち、従来のスパッタリングターゲット１９０ではＴＦＴの特性異常として観測される程度に電界集中の度合いが高くなるのに対し、本実施形態に係るスパッタリングターゲット１００ではＴＦＴの特性異常として観測されない程度に電界集中の度合いが低いものとなる。その結果、本実施形態に係るスパッタリングターゲット１００を用いてチャネル層２４０を形成したＴＦＴ２００では、継ぎ目部に形成された場合の特性と通常部に形成された場合の特性とがほぼ等しくなる。
　＜１．５　効果＞
　本実施形態によれば、ターゲット材１０の表面に、継ぎ目１５に沿った溝４０が設けられる。これにより、継ぎ目１５での電界集中が緩和される。したがって、特性の良好な半導体膜を得ることができる。
　また、本実施形態によれば、継ぎ目１５の近傍かつ両側に溝４０が設けられる。これにより、継ぎ目１５での電界集中をさらに緩和することができる。
　＜１．６　第１の変形例＞
　図１２は、本実施形態の第１の変形例に係るスパッタリングターゲット１００の構成を示す平面図である。また、図１３は、図１２に示すスパッタリングターゲット１００のＢ－Ｂ’線断面図である。本変形例に係るスパッタリングターゲット１００では、１つ継ぎ目１５に対応して、この継ぎ目１５を形成している互いに隣接するターゲット材１０のいずれか一方にのみ溝４０が１つ設けられている。本変形例に係るスパッタリングターゲット１００では、中央ターゲット材１０ｂの表面において、この中央ターゲット材１０ｂの左側に形成された継ぎ目１５から距離Ｗ２だけ離れた位置、および右側に形成された継ぎ目１５から距離Ｗ２だけ離れた位置のそれぞれに長さＬ２の溝４０が設けられている。すなわち、中央ターゲット材１０ｂの表面が溝４０により領域Ｒｂ１とＲｂ２とに分割されている。一方、左側ターゲット材１０ａおよび右側のターゲット材１０ｃの表面には溝４０が設けられていない。
　本変形例においても、継ぎ目１５から溝４０までの距離Ｗ２は、ターゲット材１０の上下辺の長さＬ１に比べて十分小さい。また、溝４０の深さＤ１は、ターゲット材１０の厚さＴ１よりも小さい。
　本変形例によれば、継ぎ目１５の両側に溝４０を設ける場合に比べて溝４０の数が低減されるので、溝４０を形成するためのコストを低減することができる。また、ターゲット材１０の強度を十分に保つことができる。
　なお、本変形例は、中央ターゲット材１０ｂの表面に２つの溝４０が設けられた構成に限定されるものではない。例えば、左側ターゲット材１０ａの表面において、この左側ターゲット材１０ａの右側に形成された継ぎ目１５から距離Ｗ２だけ離れた位置に溝４０が設けられると共に、右側ターゲット材１０ｃの表面において、この右側ターゲット材１０ｃの左側に形成された継ぎ目１５から距離Ｗ２だけ離れた位置に溝４０が設けられた構成としてもよい。
　＜１．７　第２の変形例＞
　図１４は、本実施形態の第２の変形例に係るスパッタリングターゲット１００の構成を示す断面図である。また、図１５に係る断面図の一部（破線で囲んだ部分）を拡大した図である。
　ターゲット材１０のスパッタが進むにつれて、ターゲット材１０の表面位置と溝４０の底面位置との差が縮まっていき、最終的には溝４０がなくなる。このように溝４０がなくなると継ぎ目１５での電界集中が緩和されなくなるので、継ぎ目部に形成されるＴＦＴ２００の特性が従来と同様に悪化してしまう。
　そこで、本変形例に係るスパッタリングターゲット１００では、上述の本実施形態に係るスパッタリングターゲット１００に比べて、溝４０の深さＤ１さらに大きくなっている。より詳細には、厚さＴ１が６．０ｍｍであるターゲット材１０に、深さＤ１が５．０ｍｍである溝４０が設けられている。なお、他のパラメータは上述の本実施形態に係るスパッタリングターゲット１００と同様である。
　本変形例によれば、あらかじめ溝４０を深く形成しておくことにより、溝４０の寿命を長くすることができる。これにより、ターゲット材１０のスパッタが進んでも、継ぎ目部に形成されるＴＦＴ２００の特性の悪化を防ぐことができる。
　＜１．８　第３の変形例＞
　図１６は、本実施形態の第３の変形例に係るスパッタリングターゲット１００の構成を示す平面図である。本変形例に係るスパッタリングターゲット１００では、１つの継ぎ目１５に対応して、この継ぎ目１５を形成している互いに隣接するターゲット材１０の一方の表面と他方の表面とのそれぞれに長さＬ２、深さＤ１の溝４０が３つ設けられている。すなわち、溝４０により、左側ターゲット材１０ａの表面が領域Ｒａ１とＲａ２とＲａ３とＲａ４とに、中央ターゲット材１０ｂの表面が領域Ｒｂ１とＲｂ２とＲｂ３とＲｂ４とＲｂ５に、右側ターゲット材１０ｃの表面が領域Ｒｃ１とＲｃ２とＲｃ３とＲｃ４とに分割されている。
　より詳細には、左側ターゲット材１０ａと中央ターゲット材１０ｂとによって形成された継ぎ目１５に対応して、左側ターゲット材１０ａの表面においてこの継ぎ目１５の左側近傍に長さＬ２、深さＤ１の溝４０が３つ設けられる共に、中央ターゲット材１０ｂの表面においてこの継ぎ目１５の右側近傍に長さＬ２、深さＤ１の溝４０が３つ設けられている。さらに、中央ターゲット材１０ｂと右側ターゲット材１０ｃとによって形成された継ぎ目１５に対応して、中央ターゲット材１０ｂの表面においてこの継ぎ目１５の左側近傍に溝４０が３つ設けられると共に、右側ターゲット材１０ｃの表面においてこの継ぎ目１５の右側近傍に溝４０が３つ設けられている。
　このように、本変形例では、継ぎ目１５に生じる電界集中を分散させる溝４０の数が増加する。そのため、継ぎ目１５および溝４０のそれぞれに生じる電界集中の度合いが従来に比べてさらに低減される。これにより、継ぎ目部に形成されるＴＦＴ２００の特性が、通常部に形成されるＴＦＴ２００の特性にさらに近づく。
　本変形例によれば、溝４０がさらに多く設けられる。これにより、継ぎ目１５での電界集中がさらに緩和されると共に、溝４０での電界集中も緩和されるので、特性のさらに良好な半導体膜を得ることができる。
　なお、本変形例では、各継ぎ目１５の左側近傍および右側近傍のそれぞれに３つの溝４０が設けられているが、溝４０の数はこれに限定されるものではない。例えば、各継ぎ目１５の左側近傍および右側近傍のそれぞれに２つの溝４０が設けられた構成としてもよい。また、各継ぎ目１５の左側近傍および右側近傍のそれぞれに４つ以上の溝４０が設けられた構成としてもよい。
　＜１．９　第４の変形例＞
　図１７は、本実施形態の第４の変形例に係るスパッタリングターゲット１００の断面図の一部を拡大した図である。本変形例に係るスパッタリングターゲット１００では、ターゲット材１０の、継ぎ目１５および溝４０に対応した角部に面取りが施されている。例えば、図１７に示すように、左側ターゲット材１０ａの表面に設けられた溝４０に存在するこの左側ターゲット材１０ａの角部と、左側ターゲット材１０ａと中央ターゲット材１０ｂとによって形成された継ぎ目１５に存在する左側ターゲット材１０ａおよび中央ターゲット材１０ｂそれぞれの角部と、中央ターゲット材１０ｂの表面に設けられた溝４０に存在するこの中央ターゲット材１０ｂの角部とが面取りされている。
　本変形例によれば、継ぎ目１５での電界集中がさらに緩和されると共に、溝４０での電界集中も緩和される。したがって、特性のさらに良好な半導体膜を得ることができる。
　＜１．１０　第５の変形例＞
　図１８は、本実施形態の第５の変形例に係るスパッタリングターゲット１００の構成を示す平面図である。本変形例に係るスパッタリングターゲット１００では、各ターゲット材１０の横方向中央に、継ぎ目１５と平行な、長さＬ２、深さＤ１の溝４０が設けられている。すなわち、溝４０により、左側ターゲット材１０ａの表面が領域Ｒａ１とＲａ２とに、中央ターゲット材１０ｂの表面が領域Ｒｂ１とＲｂ２とに、右側ターゲット材１０ｃの表面が領域Ｒｃ１とＲｃ２とに分割されている。より詳細には、左側ターゲット材１０ａの表面の横方向中央、中央ターゲット材１０ｂの表面の横方向中央、および右側ターゲット材１０ｃの横方向中央のそれぞれに溝４０が１つ設けられている。
　本変形例によっても、継ぎ目１５での電界集中を従来よりも緩和することができる。また、図１９に示すように、各ターゲット材１０の表面の縦方向中央に、継ぎ目１５と垂直な、長さＬ１、深さＤ１の溝４０を設けることによっても、継ぎ目１５での電界集中を従来よりも緩和することができる。
　＜１．１１　第６の変形例＞
　図２０は、本実施形態の第６の変形例に係るスパッタリングターゲット１００の構成を示す平面図である。本変形例に係るスパッタリングターゲット１００は、互いに同じ材料（ＩＧＺＯ）からなる６つの平板状のターゲット材１０ａ～１０ｆ（以下、これらを区別しない場合に「ターゲット材１０」という）を備えている。以下、本変形例では、図２０、後述の図２２、図２３における左上側に位置するターゲット材１０ａを「左上側ターゲット材１０ａ」と、中央上側に位置するターゲット材１０ｂを「中央上側ターゲット材１０ｂ」と、右上側に位置するターゲット材１０ｃを「右上側ターゲット材１０ｃ」と、左下側に位置するターゲット材１０ｄを「左下側ターゲット材１０ｄ」と、中央下側に位置するターゲット材１０ｅを「中央下側ターゲット材１０ｅ」と、右下側に位置するターゲット材１０ｆを「右下側ターゲット材１０ｆ」と呼ぶことがある。なお、図２０では、ターゲット材１０が横方向に３つ、縦方向に２つ並べて配置されている例を示しているが、本変形例のターゲット材１０の数はこれに限定されるものではない。
　本変形例に係るスパッタリングターゲット１００には、横方向に互いに隣り合うターゲット材１０同士の継ぎ目１５（以下、「縦方向に延伸した継ぎ目１５」という）のみならず、縦方向に互いに隣り合うターゲット材１０同士の継ぎ目１５（以下、「横方向に延伸した継ぎ目１５」という）が存在する。
　本変形例では、１つの縦方向に延伸した継ぎ目１５に対応して、この縦方向に延伸した継ぎ目１５を形成している互いに隣接するターゲット材１０の一方の表面と他方の表面とのそれぞれに、この縦方向に延伸した継ぎ目１５と平行に、長さＬ２、深さＤ１の溝４０が１つ設けられている。すなわち、溝４０により、左上側ターゲット材１０ａの表面が領域Ｒａ１とＲａ２とに、中央上側ターゲット材１０ｂの表面が領域Ｒｂ１とＲｂ２とＲｂ３とに、右上側ターゲット材１０ｃの表面が領域Ｒｃ１とＲｃ２とに、左下側ターゲット材１０ｄの表面が領域Ｒｄ１とＲｄ２とに、中央下側ターゲット材１０ｅの表面が領域Ｒｅ１とＲｅ２とＲｅ３とに、右下側ターゲット材１０ｆの表面が領域Ｒｆ１とＲｆ２とに分割されている。
　より詳細には、左上側ターゲット材１０ａと中央上側ターゲット材１０ｂとによって形成された継ぎ目１５に対応して、左上側ターゲット材１０ａの表面においてこの継ぎ目１５の左側近傍に溝４０が１つ設けられると共に、中央上側ターゲット材１０ｂの表面においてこの継ぎ目１５の右側近傍に溝４０が１つ設けられている。さらに、中央上側ターゲット材１０ｂと右上側ターゲット材１０ｃとによって形成された継ぎ目１５に対応して、中央上側ターゲット材１０ｂの表面においてこの継ぎ目１５の左側近傍に溝４０が１つ設けられると共に、右上側ターゲット材１０ｃの表面においてこの継ぎ目１５の右側近傍に溝４０が１つ設けられている。またさらに、左下側ターゲット材１０ｄと中央下側ターゲット材１０ｅとによって形成された継ぎ目１５に対応して、左下側ターゲット材１０ｄの表面においてこの継ぎ目１５の左側近傍に溝４０が１つ設けられると共に、中央下側ターゲット材１０ｅの表面においてこの継ぎ目１５の右側近傍に溝４０が１つ設けられている。またさらに、中央下側ターゲット材１０ｅと右下側ターゲット材１０ｆとによって形成された継ぎ目１５に対応して、中央下側ターゲット材１０ｅの表面においてこの継ぎ目１５の左側近傍に溝４０が１つ設けられると共に、右下側ターゲット材１０ｆの表面においてこの継ぎ目１５の右側近傍に溝４０が１つ設けられている。
　また、図２１に示すように、横方向に延伸した継ぎ目１５と平行に、長さＬ１、深さＤ１の溝４０が設けられた構成としてもよい。この構成では、溝４０により、左上側ターゲット材１０ａの表面が領域Ｒａ１とＲａ２とに、中央上側ターゲット材１０ｂの表面が領域Ｒｂ１とＲｂ２とに、右上側ターゲット材１０ｃの表面が領域Ｒｃ１とＲｃ２とに、左下側ターゲット材１０ｄの表面が領域Ｒｄ１とＲｄ２とに、中央下側ターゲット材１０ｅの表面が領域Ｒｅ１とＲｅ２とに、右下側ターゲット材１０ｆの表面が領域Ｒｆ１とＲｆ２とに分割されている。
　より詳細には、左上側ターゲット材１０ａと左下側ターゲット材１０ｄとによって形成された継ぎ目１５に対応して、左上側ターゲット材１０ａの表面においてこの継ぎ目１５の上側近傍に溝４０が１つ設けられると共に、左下側ターゲット材１０ｄの表面においてこの継ぎ目１５の下側近傍に溝４０が１つ設けられている。さらに、中央上側ターゲット材１０ｂと中央下側ターゲット材１０ｅとによって形成された継ぎ目１５に対応して、中央上側ターゲット材１０ｂの表面においてこの継ぎ目１５の上側近傍に溝４０が１つ設けられると共に、中央下側ターゲット材１０ｅの表面においてこの継ぎ目１５の下側近傍に溝４０が１つ設けられている。またさらに、右上側ターゲット材１０ｃと右下側ターゲット材１０ｆとによって形成された継ぎ目１５に対応して、右上側ターゲット材１０ｃの表面においてこの継ぎ目１５の上側近傍に溝４０が１つ設けられると共に、右下側ターゲット材１０ｆの表面においてこの継ぎ目１５の下側近傍に溝４０が１つ設けられている。
　また、図２２に示すように、図２０に示す構成と図２１に示す構成とを組み合わせてもよい。すなわち、縦方向に延伸した継ぎ目１５と平行に、かつ、この縦方向に延伸した継ぎ目１５の近傍に、長さＬ２、深さＤ１の溝４０を設けると共に、横方向に延伸した継ぎ目１５と平行に、かつ、この横方向に延伸した継ぎ目１５の近傍に、長さＬ１、深さＤ１の溝４０を設けた構成としてもよい。この構成では、溝４０により、左上側ターゲット材１０ａの表面が領域Ｒａ１とＲａ２とＲａ３とＲａ４とに、中央上側ターゲット材１０ｂの表面が領域Ｒｂ１とＲｂ２とＲｂ３とＲｂ４とＲｂ５とＲｂ６とに、右上側ターゲット材１０ｃの表面が領域Ｒｃ１とＲｃ２とＲｃ３とＲｃ４とに、左下側ターゲット材１０ｄの表面が領域Ｒｄ１とＲｄ２とＲｄ３とＲｄ４とに、中央下側ターゲット材１０ｅの表面が領域Ｒｅ１とＲｅ２とＲｅ３とＲｅ４とＲｅ５とＲｅ６とに、右下側ターゲット材１０ｆの表面が領域Ｒｆ１とＲｆ２とＲｆ３とＲｆ４とに分割されている。
　本変形例によれば、大型の表示パネルへの使用に好適なスパッタリングターゲットにおいて、継ぎ目１５に生じる電界集中を緩和することができる。なお、図２２に示す構成によれば、図２０または図２１に示す構成よりも、継ぎ目１５に生じる電界集中をさらに緩和することができる。
　＜２．第２の実施形態＞
　＜２．１　スパッタリングターゲットの構成＞
　本発明の第２の実施形態に係るスパッタリングターゲットの構成について、図２３～図２５を参照しながら説明する。なお、本実施形態の構成要素のうち、上記第１の実施形態に係るスパッタリングターゲット１００と同一の要素については、同一の参照符号を付して説明を省略する。図２３は、本実施形態に係るスパッタリングターゲット１００の構成を示す斜視図である。図２４は、図２３に示すスパッタリングターゲット１００のＣ－Ｃ’線断面図である。図２５は、図２４に係る断面図の一部（破線で囲んだ部分）を拡大した図である。
　本実施形態に係るスパッタリングターゲット１００は、３つの平板状のターゲット材１０ａ～１０ｃと平板状のバッキングプレート２０とに代えて、互いに同じ材料（ＩＧＺＯ）からなる２つの円筒状のターゲット材１０ａおよび１０ｂ（以下、これらを区別しない場合に「ターゲット材１０」という）と、円筒状の支持材としてのバッキングチューブ２２とを備えている。すなわち本実施形態に係るスパッタリングターゲット１００は、互いに同じ材料（ＩＧＺＯ）からなる２つの円筒状のターゲット材１０ａおよび１０ｂと、バッキングチューブ２２と、ボンディング材３０とにより構成された分割型のスパッタリングターゲットである。以下、本実施形態では、図２３または図２４における上側に位置するターゲット材１０ａを「上側ターゲット材１０ａ」と、下側に位置するターゲット材１０ｂを「下側ターゲット材１０ｂ」と呼ぶことがある。ここで、各ターゲット材１０の外径および内径はバッキングプレート２０の外径および内径よりそれぞれ大きい。なお、図２３および図２４では、ターゲット材１０が縦方向に２つ並べて配置されている例を示しているが、本発明はこれに限定されるものではない。本実施形態のターゲット材１０の数はこれに限定されるものではない。
　本実施形態における継ぎ目１５の幅Ｗ１は、図２３におけるターゲット材１０の高さ（縦方向の長さ）Ｌ３よりも十分に小さい。図２５に示すように、継ぎ目１５はバッキングチューブ２２の表面に対して垂直に形成されているが、これに限定されるものではない。例えば上述のように、継ぎ目１５が階段形状または斜め形状等に形成されていてもよい。
　溝４０は、円筒状のターゲット材１０の周方向に沿って設けられている。より詳細には、ターゲット材１０の円周と同じ長さ、深さＤ１の溝４０が、継ぎ目１５と平行に、かつ、継ぎ目１５の近傍（継ぎ目１５から距離Ｗ２だけ離れた位置）に設けられている。ここで、継ぎ目１５から溝４０までの距離Ｗ２は、ターゲット材１０の高さＬ３よりも十分に小さい。
　また、溝４０は、１つの継ぎ目１５に対応して、この継ぎ目１５を形成している互いに隣接するターゲット材１０の一方の表面と他方の表面とのそれぞれに１つ設けられている。すなわち、溝４０により、上側ターゲット材１０ａの表面が領域Ｒａ１とＲａ２とに、下側ターゲット材１０ｂの表面が領域Ｒｂ１とＲｂ２とに分割されている。より詳細には、上側ターゲット材１０ａと下側ターゲット材１０ｂとによって形成された継ぎ目１５に対応して、上側ターゲット材１０ａの表面においてこの継ぎ目１５の上側近傍に溝４０が１つ設けられると共に、下側ターゲット材１０ｂの表面においてこの継ぎ目１５の下側近傍に溝４０が１つ設けられている。
　＜２．２　スパッタリングターゲットの製造方法＞
　本実施形態に係るスパッタリングターゲット１００の製造方法について、図２６（Ａ）、図２６（Ｂ）、図２７（Ａ）、および図２７（Ｂ）を参照しながら説明する。
　まず、Ｃｕ等からなる円筒状のバッキングチューブ２２（図２６（Ａ））に、ＩＧＺＯからなる円筒上のターゲット材１０ａおよび１０ｂを嵌める（図２６（Ｂ））。このとき、ターゲット材１０ａおよび１０ｂを互いにテープ（例えば絶縁性テープ）で張り合わせておくことが望ましい。次に、２つのターゲット材１０とバッキングチューブ２２との間に、Ｉｎ等からなる溶かしたボンディング材３０を注入する。次に、この絶縁性テープを剥がし、継ぎ目１５におけるボンディング材３０を掻き出す。なお、この絶縁性テープは剥がさなくてもよい。
　その後、ボンディング材３０を冷却することによりこのボンディング材３０が凝固する。これにより、ボンディング材３０を介して、２つのターゲット材１０とバッキングチューブ２２とが接合される（図２７（Ａ））。このとき、幅Ｗ１の継ぎ目１５が形成される。この幅Ｗ１は、上述のように絶縁性テープを用いてターゲット材１０ａおよび１０ｂを互いに張り合わせておくことにより、正確に設定することができる。
　次に、ディスクグラインダー等を用いて、各ターゲット材１０の表面に、各ターゲット材１０の表面に、継ぎ目１５と平行かつ継ぎ目１５から距離Ｗ２の位置に、深さＤ１の溝４０を形成する（図２７（Ｂ））。このとき、上側ターゲット材１０ａの表面が領域Ｒａ１とＲａ２とに、下側ターゲット材１０ｂの表面が領域Ｒｂ１とＲｂ２とに分割される。なお、バッキングチューブ２２を所定の支持台に固定すると共にディスクグラインダーを溝４０の形成位置がずれないように固定し、ボンディング材３０により互いに接合されたバッキングチューブ２２およびターゲット材１０を回転させることにより溝４０を形成すると、溝４０を均一に形成することができる。なお、ディスクグラインダー等による研削加工に限らず、旋盤等による旋盤加工やレーザー等による溶断加工等により溝４０を形成してもよい。また、各ターゲット材１０とバッキングチューブ２２とを接合する前に各ターゲット材１０の表面に溝４０形成し、その後、溝４０が形成された各ターゲット材１０とバッキングチューブ２２とを接合してもよい。
　以上の方法により、本実施形態に係るスパッタリングターゲット１００が製造される。
　＜２．３　効果＞
　本実施形態によれば、円筒型のターゲット材１０を用いた場合に、上記第１の実施形態と同様の効果を奏することができる。
　＜３．その他＞
　本発明に係るスパッタリングターゲット１００は、半導体膜の成膜のみならず、導電膜等の成膜にも用いることができる。
　上記第１の実施形態では、エッチングストッパ構造のボトムゲート型ＴＦＴを例に挙げているが、これに限定されるものではない。例えば、チャネルエッチ構造やトップゲート型等のＴＦＴでもよい。
　上記第２の実施形態に係る円筒状のスパッタリングターゲット１００でも、上記第１の実施形態の第１の変形例のような継ぎ目１５の片側にのみ溝４０を設けた構成、第２の変形例のような溝４０の深さＤ１を大きくした構成、第３の変形例のような溝４０を多数設けた構成、第４の変形例のような面取りを施した構成、または第５の変形例のようなターゲット材１０の中央に溝４０を設けた構成を採用することができる。
　上記第２の実施形態では、円筒状の支持材（バッキングチューブ２２）を用いているが、これに代えて、円柱状の支持材を用いてもよい。
　以上、本発明を各実施形態および変形例で説明したが、本発明はこれらに限定されるものではない。本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
　以上、本発明によれば、特性の良好な半導体膜を得ることができるスパッタリングターゲットを提供することができる。また、本発明によれば、特性の良好な膜を得ることができるスパッタリングターゲットの製造方法を提供することができる。さらに、本発明によれば、特性の良好な半導体膜を得ることができるスパッタリングターゲットを用いた薄膜トランジスタの製造方法を提供することができる。
　本発明は、半導体膜などの成膜に使用されるスパッタリングターゲットに適用することができる。
１０（１０ａ～１０ｆ）…ターゲット材
１５…継ぎ目
２０…バッキングプレート（支持材）
２２…バッキングチューブ（支持材）
３０…ボンディング材
４０…溝
１００、１９０…スパッタリングターゲット
２００、２９０…ＴＦＴ（薄膜トランジスタ）
２４０…チャネル層
Ｒａ１～Ｒａ４、Ｒｂ１～Ｒｂ６、Ｒｃ１～Ｒｃ４、Ｒｄ１～Ｒｄ４、Ｒｅ１～Ｒｅ６、Ｒｆ１～Ｒｆ４…領域

Claims (16)

  1. 　互いに同じ材料からなる複数のターゲット材と、
    　前記複数のターゲット材を支持する支持材と、
    　前記複数のターゲット材と前記支持材とを接合するボンディング材とを備え、
    　互いに隣接するターゲット材の少なくとも一方の表面に、当該表面を２以上の領域に分割する溝が設けられていることを特徴とする、スパッタリングターゲット。
  2. 　各ターゲット材が半導体からなることを特徴とする、請求項１に記載のスパッタリングターゲット。
  3. 　前記半導体が酸化物半導体であることを特徴とする、請求項２に記載のスパッタリングターゲット。
  4. 　前記酸化物半導体が、インジウム、ガリウム、亜鉛、および酸素を主成分とすることを特徴とする、請求項３に記載のスパッタリングターゲット。
  5. 　前記酸化物半導体が、インジウム、ガリウム、亜鉛、銅、珪素、錫、アルミニウム、カルシウム、ゲルマニウム、および鉛のうち少なくとも１つを含むことを特徴とする、請求項３に記載のスパッタリングターゲット。
  6. 　前記溝が、互いに隣接するターゲット材同士の継ぎ目と平行に設けられていることを特徴とする、請求項２に記載のスパッタリングターゲット。
  7. 　前記溝が、前記継ぎ目の近傍に設けられていることを特徴とする、請求項６に記載のスパッタリングターゲット。
  8. 　前記継ぎ目に対応して、前記互いに隣接するターゲット材の一方の表面と他方の表面とのそれぞれに前記溝が少なくとも１つ設けられていることを特徴とする、請求項７に記載のスパッタリングターゲット。
  9. 　前記継ぎ目に対応して、前記互いに隣接するターゲット材の一方の表面と他方の表面とのそれぞれに前記溝が複数設けられていることを特徴とする、請求項８に記載のスパッタリングターゲット。
  10. 　前記継ぎ目に対応して、前記互いに隣接するターゲット材のいずれか一方の表面に前記溝が１つ設けられていることを特徴とする、請求項７に記載のスパッタリングターゲット。
  11. 　前記溝の深さが、当該溝が設けられたターゲット材の厚さの１／２以上であって、当該溝が設けられたターゲット材の厚さ未満であることを特徴とする、請求項２に記載のスパッタリングターゲット。
  12. 　各ターゲット材の、前記溝および前記継ぎ目に対応した角部が面取りされていることを特徴とする、請求項２に記載のスパッタリングターゲット。
  13. 　前記支持材が平板状に形成され、
    　各ターゲット材が平板状に形成されていることを特徴とする、請求項２に記載のスパッタリングターゲット。
  14. 　前記支持材が円筒状または円柱状に形成され、
    　各ターゲット材が円筒状に形成されていることを特徴とする、請求項２に記載のスパッタリングターゲット。
  15. 　薄膜トランジスタの製造方法であって、
    　請求項２から１４までのいずれかに記載のスパッタリングターゲットをスパッタすることによりチャネル層を形成する工程を備えることを特徴とする、薄膜トランジスタの製造方法。
  16. 　互いに同じ材料からなる複数のターゲット材と、前記複数のターゲット材を支持する支持材と、前記複数のターゲット材と前記支持材とを接合するボンディング材とを備えるスパッタリングターゲットの製造方法であって、
    　互いに隣接するターゲット材の少なくとも一方の表面に、当該表面を２以上の領域に分割する溝を形成する工程を備えることを特徴とする、スパッタリングターゲットの製造方法。
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KR1020137025353A KR20140015407A (ko) 2011-03-01 2012-02-23 스퍼터링 타깃, 그 제조 방법 및 박막 트랜지스터의 제조 방법
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015004116A (ja) * 2013-06-24 2015-01-08 株式会社アルバック ターゲットアセンブリ及びその製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9853053B2 (en) 2012-09-10 2017-12-26 3B Technologies, Inc. Three dimension integrated circuits employing thin film transistors
CN107112049A (zh) 2014-12-23 2017-08-29 3B技术公司 采用薄膜晶体管的三维集成电路
CN105154836A (zh) * 2015-09-18 2015-12-16 有研亿金新材料有限公司 一种高性能铁磁性溅射靶材
US10388738B2 (en) * 2016-04-01 2019-08-20 Semiconductor Energy Laboratory Co., Ltd. Composite oxide semiconductor and method for manufacturing the same
CN112111718A (zh) * 2020-09-10 2020-12-22 深圳市华星光电半导体显示技术有限公司 一种靶材装置及其制备方法、应用

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61117274A (ja) * 1984-11-14 1986-06-04 Hitachi Ltd スパツタリング用タ−ゲツト
JPH1161395A (ja) * 1997-08-08 1999-03-05 Tosoh Corp Ｉｔｏスパッタリングターゲット
JP2000345326A (ja) * 1999-06-01 2000-12-12 Tosoh Corp 分割ｉｔｏスパッタリングターゲット
JP2003055763A (ja) * 2001-08-17 2003-02-26 Tosoh Corp スパッタリングターゲット
JP2009127125A (ja) * 2007-11-28 2009-06-11 Mitsui Mining & Smelting Co Ltd スパッタリングターゲット材およびこれから得られるスパッタリングターゲット
JP2011009719A (ja) * 2009-05-29 2011-01-13 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02118068A (ja) * 1988-10-27 1990-05-02 Matsushita Electron Corp スパッタリング装置
JPH0566060U (ja) * 1992-02-05 1993-08-31 株式会社大阪真空機器製作所 スパッタ装置のターゲット取付け構造
US6093293A (en) * 1997-12-17 2000-07-25 Balzers Hochvakuum Ag Magnetron sputtering source
US6071389A (en) * 1998-08-21 2000-06-06 Tosoh Smd, Inc. Diffusion bonded sputter target assembly and method of making
JP4007010B2 (ja) * 2002-02-04 2007-11-14 ヤマハ株式会社 スパッタリングターゲット
US20050178653A1 (en) * 2004-02-17 2005-08-18 Charles Fisher Method for elimination of sputtering into the backing plate of a target/backing plate assembly
ATE377098T1 (de) * 2005-08-02 2007-11-15 Applied Materials Gmbh & Co Kg Rohrkathode für die verwendung bei einem sputterprozess
CN102212787B (zh) * 2006-12-13 2016-01-20 出光兴产株式会社 溅射靶及氧化物半导体膜
CN201012933Y (zh) * 2007-01-23 2008-01-30 上海贺利氏工业技术材料有限公司 一种磁控溅射镀膜用铝罩

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61117274A (ja) * 1984-11-14 1986-06-04 Hitachi Ltd スパツタリング用タ−ゲツト
JPH1161395A (ja) * 1997-08-08 1999-03-05 Tosoh Corp Ｉｔｏスパッタリングターゲット
JP2000345326A (ja) * 1999-06-01 2000-12-12 Tosoh Corp 分割ｉｔｏスパッタリングターゲット
JP2003055763A (ja) * 2001-08-17 2003-02-26 Tosoh Corp スパッタリングターゲット
JP2009127125A (ja) * 2007-11-28 2009-06-11 Mitsui Mining & Smelting Co Ltd スパッタリングターゲット材およびこれから得られるスパッタリングターゲット
JP2011009719A (ja) * 2009-05-29 2011-01-13 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015004116A (ja) * 2013-06-24 2015-01-08 株式会社アルバック ターゲットアセンブリ及びその製造方法

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