WO2018221327A1 - Ｔｆｔ基板およびｔｆｔ基板を備えた走査アンテナ - Google Patents

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美崎　克紀
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シャープ株式会社
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    • H01Q3/36—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the relative phase or relative amplitude of energisation between two or more active radiating elements; varying the distribution of energy across a radiating aperture varying the relative phase between the radiating elements of an array by electrical means with variable phase-shifters
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    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1334—Constructional arrangements; Manufacturing methods based on polymer dispersed liquid crystals, e.g. microencapsulated liquid crystals

Definitions

  • the present invention relates to a scanning antenna, and more particularly, to a scanning antenna whose antenna unit (also referred to as “element antenna”) has a liquid crystal capacity (also referred to as “liquid crystal array antenna”), and to such a scanning antenna.
  • the present invention relates to a TFT substrate used.
  • Antennas for mobile communications and satellite broadcasting require a function to change the beam direction (referred to as “beam scanning” or “beam steering”).
  • beam scanning As an antenna having such a function (hereinafter referred to as a “scanned antenna”), a phased array antenna having an antenna unit is known.
  • the conventional phased array antenna is expensive and has become an obstacle to popularization in consumer products. In particular, as the number of antenna units increases, the cost increases significantly.
  • Non-Patent Documents 1 to 5 scanning antennas using a large dielectric anisotropy (birefringence index) of liquid crystal materials (including nematic liquid crystals and polymer dispersed liquid crystals) have been proposed (Patent Documents 1 to 5 and Non-Patent Document 1). Since the dielectric constant of the liquid crystal material has frequency dispersion, in this specification, the dielectric constant in the microwave frequency band (also referred to as “dielectric constant for microwave”) is particularly referred to as “dielectric constant M ( ⁇ M )”. Will be written.
  • Patent Document 3 and Non-Patent Document 1 describe that a low-cost scanning antenna can be obtained by utilizing the technology of a liquid crystal display device (hereinafter referred to as “LCD”).
  • LCD liquid crystal display device
  • Patent document 6 by the present applicant discloses a scanning antenna that can be mass-produced by using a conventional LCD manufacturing technique, a TFT substrate used for such a scanning antenna, and a method for manufacturing and driving such a scanning antenna. Is disclosed. For reference, the entire disclosure of Patent Document 6 is incorporated herein by reference.
  • An object of the present invention is to provide a scanning antenna having a novel structure capable of reducing and eliminating this new factor, and a TFT substrate used for such a scanning antenna.
  • a TFT substrate includes a dielectric substrate and a plurality of antenna unit regions arranged on the dielectric substrate, and each of the plurality of antenna unit regions includes a TFT and the TFT.
  • a patch electrode electrically connected to the drain electrode; and a patch drain connection portion electrically connecting the drain electrode and the patch electrode, wherein the patch drain connection portion includes a conductive layer including the patch electrode.
  • the conductive layer closer to the dielectric substrate than the conductive layer including the gate electrode of the TFT or the conductive layer including the source electrode of the TFT is included in the conductive layer closer to the dielectric substrate. Including conductive parts.
  • the patch drain connection portion is included in a conductive layer including the patch electrode, and further includes a further conductive portion formed physically separated from the patch electrode.
  • a TFT substrate includes a dielectric substrate and a plurality of antenna unit regions arranged on the dielectric substrate, and each of the plurality of antenna unit regions includes the TFT, A patch electrode electrically connected to a drain electrode of the TFT; and a patch drain connection portion that electrically connects the drain electrode and the patch electrode.
  • the patch drain connection portion includes the patch electrode.
  • a conductive portion included in a conductive layer closer to the dielectric substrate than a conductive layer and a conductive layer including the patch electrode are further formed so as to be physically separated from the patch electrode. A conductive portion.
  • the conductive portion is included in a conductive layer closer to the dielectric substrate, either a conductive layer including a gate electrode of the TFT or a conductive layer including a source electrode of the TFT.
  • the conductive portion is included in a conductive layer far from the dielectric substrate, either a conductive layer including a gate electrode of the TFT or a conductive layer including a source electrode of the TFT.
  • the patch electrode is included in a conductive layer different from any of a conductive layer including a gate electrode of the TFT and a conductive layer including a source electrode of the TFT.
  • the TFT substrate is supported by the dielectric substrate and includes a gate metal layer including the gate electrode, a source metal layer supported by the dielectric substrate and including the source electrode, and the dielectric substrate.
  • a semiconductor layer supported on the gate metal layer a gate insulating layer formed between the gate metal layer and the semiconductor layer, a first insulating layer formed on the gate metal layer and the source metal layer, And a patch metal layer formed on the first insulating layer and including the patch electrode.
  • the TFT substrate is supported by the dielectric substrate and includes a gate metal layer including the gate electrode, a source metal layer supported by the dielectric substrate and including the source electrode, and the dielectric substrate.
  • a semiconductor layer supported on the gate metal layer a gate insulating layer formed between the gate metal layer and the semiconductor layer, a first insulating layer formed on the gate metal layer and the source metal layer, A patch metal layer formed between the gate insulating layer and the first insulating layer and including the patch electrode;
  • the patch electrode is included in a conductive layer far from the dielectric substrate, either a conductive layer including a gate electrode of the TFT or a conductive layer including a source electrode of the TFT.
  • a scanning antenna includes a TFT substrate according to any one of the above, a slot substrate disposed so as to face the TFT substrate, and a liquid crystal layer provided between the TFT substrate and the slot substrate. And a reflective conductive plate disposed on the surface of the slot substrate opposite to the liquid crystal layer so as to oppose the dielectric layer, the slot substrate comprising another dielectric substrate and the other dielectric substrate.
  • a slot electrode formed on a surface of the dielectric substrate on the liquid crystal layer side, the slot electrode having a plurality of slots, each of the plurality of slots being the plurality of antenna unit regions of the TFT substrate. Are arranged corresponding to the patch electrodes in each of the above.
  • the conductive layer including the patch electrode when viewed from the normal direction of the dielectric substrate and the other dielectric substrate, includes a conductive portion other than the patch electrode inside the plurality of slots. I don't have it.
  • the plurality of antenna unit regions include a conductive portion extending in a major axis direction of a corresponding slot when viewed from a normal direction of the dielectric substrate and the other dielectric substrate.
  • An antenna unit region having a drain connection is included.
  • the plurality of antenna unit regions include the conductive portion extending in the minor axis direction of the corresponding slot when viewed from the normal direction of the dielectric substrate and the other dielectric substrate.
  • An antenna unit region having a drain connection is included.
  • the two regions where the patch electrode and the slot electrode overlap with each other are axisymmetric with respect to the major axis of the corresponding slot. Has been placed.
  • each of the two regions where the patch electrode and the slot electrode overlap each other is a line with respect to the minor axis of the corresponding slot. It has a symmetrical planar shape.
  • a scanning antenna having a novel structure capable of suppressing a decrease in antenna performance, and a TFT substrate used for such a scanning antenna.
  • FIG. 1000 is a schematic plan view for explaining the positional relationship between the patch metal layer 151 and the slot 57 of the scanning antenna 1000A, and (b) is along the line XX ′ in (a).
  • FIG. 2A is a schematic cross-sectional view of the scanning antenna 1000A
  • FIG. 2C is a schematic cross-sectional view of the scanning antenna 1000A along the line YY ′ in FIG.
  • (A) is a schematic plan view of the antenna unit area U of the transmission / reception area R1 of the scanning antenna 1001R of Reference Example 1, and (b) is a TFT substrate along the line AA ′ in (a). It is typical sectional drawing of 101R.
  • (A) is a schematic plan view for explaining the positional relationship between the patch metal layer 151 and the slot 57 of the scanning antenna 1001R, and (b) is along the line XX ′ in (a).
  • FIG. 6C is a schematic cross-sectional view of the scanning antenna 1001R
  • FIG. 5C is a schematic cross-sectional view of the scanning antenna 1001R along the line YY ′ in FIG.
  • (A) is a schematic plan view for explaining the positional relationship between the patch metal layer 151 and the slot 57 of the scanning antenna 1002R of Reference Example 2, and (b) is an XX in (a).
  • FIG. 2C is a schematic cross-sectional view of the scanning antenna 1002R along the line “(c)”, and (c) is a schematic cross-sectional view of the scanning antenna 1002R along the line YY ′ in FIG. (A)
  • (b) is a typical top view of non-transmission-and-reception area
  • (A)-(d) is typical sectional drawing of non-transmission-and-reception area
  • (A)-(c) is typical sectional drawing of non-transmission-and-reception area
  • (A)-(e) is process sectional drawing which shows an example of the manufacturing method of TFT substrate 101A.
  • (A)-(d) is process sectional drawing which shows an example of the manufacturing method of TFT substrate 101A.
  • (A)-(c) is process sectional drawing which shows an example of the manufacturing method of TFT substrate 101A.
  • (A) And (b) is process sectional drawing which shows an example of the manufacturing method of 101 A of TFT substrates.
  • (A) And (b) is process sectional drawing which shows an example of the manufacturing method of 101 A of TFT substrates.
  • (A) is a cross-sectional view schematically showing the slot substrate 201
  • (b) is a schematic cross-sectional view for explaining a transfer portion in the TFT substrate 101A and the slot substrate 201.
  • (A) is a schematic plan view of the antenna unit area U of the transmission / reception area R1 of the scanning antenna 1000Aa according to the first modification of the first embodiment, and (b) is an AA ′ line in (a). It is typical sectional drawing of TFT substrate 101Aa along a line.
  • (A)-(g) is process sectional drawing which shows an example of the manufacturing method of TFT substrate 101Aa.
  • (A)-(e) is process sectional drawing which shows an example of the manufacturing method of TFT substrate 101Aa.
  • A) is a schematic plan view of the antenna unit area U of the transmission / reception area R1 of the scanning antenna 1000Ab according to the second modification of the first embodiment, and (b) is an AA ′ line in (a). It is typical sectional drawing of TFT substrate 101Ab along a line.
  • A) And (b) is a typical top view of non-transmission-and-reception area
  • A)-(d) is typical sectional drawing of non-transmission-and-reception area
  • (A)-(e) is process sectional drawing which shows an example of the manufacturing method of TFT substrate 101Ab.
  • (A)-(d) is process sectional drawing which shows an example of the manufacturing method of TFT substrate 101Ab.
  • (A)-(c) is process sectional drawing which shows an example of the manufacturing method of TFT substrate 101Ab.
  • (A) And (b) is process sectional drawing which shows an example of the manufacturing method of TFT substrate 101Ab.
  • (A) is a schematic plan view of the antenna unit region U of the transmission / reception region R1 of the scanning antenna 1000B according to the second embodiment, and (b) is along the line AA ′ in (a). It is typical sectional drawing of TFT substrate 101B.
  • (A) And (b) is a typical top view of non-transmission-and-reception area
  • (A)-(d) is typical sectional drawing of non-transmission-and-reception area
  • (A)-(c) is process sectional drawing which shows an example of the manufacturing method of TFT substrate 101B.
  • (A) And (b) is process sectional drawing which shows an example of the manufacturing method of TFT substrate 101B.
  • A) And (b) is process sectional drawing which shows an example of the manufacturing method of TFT substrate 101B.
  • (A) is a schematic plan view of the antenna unit region U of the transmission / reception region R1 of the scanning antenna 1000C according to the third embodiment, and (b) is along the line AA ′ in (a). It is a typical sectional view of TFT substrate 101C.
  • (A)-(d) is process sectional drawing which shows an example of the manufacturing method of TFT substrate 101C.
  • (A)-(c) is process sectional drawing which shows an example of the manufacturing method of TFT substrate 101C.
  • (A) is a schematic plan view of the antenna unit region U of the transmission / reception region R1 of the scanning antenna 1000D according to the fourth embodiment, and (b) is along the line AA ′ in (a). It is typical sectional drawing of TFT substrate 101D.
  • (A)-(i) is process sectional drawing which shows an example of the manufacturing method of TFT substrate 101D.
  • (A)-(f) is process sectional drawing which shows an example of the manufacturing method of TFT substrate 101D.
  • (A) is a schematic plan view of an antenna unit region U of a transmission / reception region R1 of a scanning antenna 1000Da according to a modification of the fourth embodiment, and (b) is an AA ′ line in (a). It is typical sectional drawing of TFT board
  • a scanning antenna according to an embodiment of the present invention a method for manufacturing the scanning antenna, and a TFT substrate used for the scanning antenna will be described with reference to the drawings.
  • this invention is not restricted to embodiment illustrated below.
  • the embodiments of the present invention are not limited to the drawings.
  • the thickness of the layer in the sectional view, the size of the conductive portion and the opening in the plan view, and the like are examples.
  • a scanning antenna using an antenna unit that utilizes the anisotropy (birefringence) of a large dielectric constant M ( ⁇ M ) of a liquid crystal material is a voltage applied to each liquid crystal layer of the antenna unit associated with a pixel of the LCD panel. Is controlled to change the effective dielectric constant M ( ⁇ M ) of the liquid crystal layer of each antenna unit, thereby forming a two-dimensional pattern for each antenna unit having a different capacitance (for displaying images on the LCD).
  • a phase difference corresponding to the capacitance of each antenna unit is given to electromagnetic waves (for example, microwaves) emitted from or received by the antenna, and formed by antenna units having different capacitances.
  • Non-Patent Documents 1 to 4 and Non-Patent Documents 1 and 2 for the basic structure and operating principle of a scanning antenna using a liquid crystal material.
  • Non-Patent Document 2 discloses a basic structure of a scanning antenna in which spiral slots are arranged. For reference, the entire disclosures of Patent Documents 1 to 4 and Non-Patent Documents 1 and 2 are incorporated herein by reference.
  • the antenna unit in the scanning antenna according to the embodiment of the present invention is similar to the pixel of the LCD panel, the structure of the pixel of the LCD panel is different, and the arrangement of a plurality of antenna units is also different from the pixel of the LCD panel. The sequence is different.
  • a basic structure of a scanning antenna according to an embodiment of the present invention will be described with reference to FIG. 1 showing a scanning antenna 1000A of a first embodiment described in detail later.
  • the scanning antenna 1000A is a radial inline slot antenna in which slots are concentrically arranged.
  • the scanning antenna according to the embodiment of the present invention is not limited to this, and for example, the slot arrangement may be various known arrangements. Good.
  • the arrangement of slots and / or antenna units the entire disclosure of Patent Document 5 is incorporated herein by reference.
  • FIG. 1 is a cross-sectional view schematically showing a part of the scanning antenna 1000A of the present embodiment, from a feed pin 72 (see FIG. 2B) provided near the center of the slots arranged concentrically. A part of cross section along a radial direction is shown typically.
  • the scanning antenna 1000A includes a TFT substrate 101A, a slot substrate 201, a liquid crystal layer LC disposed therebetween, a slot substrate 201, and a reflective conductive plate 65 disposed so as to face each other with the air layer 54 interposed therebetween. It has.
  • the scanning antenna 1000A transmits and receives microwaves from the TFT substrate 101A side.
  • the TFT substrate 101 ⁇ / b> A includes a dielectric substrate 1 such as a glass substrate, a plurality of patch electrodes 15 formed on the dielectric substrate 1, and a plurality of TFTs 10. Each patch electrode 15 is connected to the corresponding TFT 10. Each TFT 10 is connected to a gate bus line and a source bus line.
  • the slot substrate 201 has a dielectric substrate 51 such as a glass substrate, and a slot electrode 55 formed on the liquid crystal layer LC side of the dielectric substrate 51.
  • the slot electrode 55 has a plurality of slots 57.
  • the reflective conductive plate 65 is disposed so as to face the slot substrate 201 with the air layer 54 interposed therebetween.
  • a layer formed of a dielectric having a low dielectric constant M with respect to microwaves for example, a fluororesin such as PTFE
  • the slot electrode 55, the reflective conductive plate 65, and the dielectric substrate 51 and the air layer 54 therebetween function as the waveguide 301.
  • the patch electrode 15, the portion of the slot electrode 55 including the slot 57, and the liquid crystal layer LC therebetween constitute an antenna unit U.
  • one patch electrode 15 is opposed to the portion of the slot electrode 55 including one slot 57 via the liquid crystal layer LC, thereby forming a liquid crystal capacitor.
  • Each antenna unit U has an auxiliary capacity (see FIG. 3) electrically connected in parallel with the liquid crystal capacity.
  • the antenna unit U of the scanning antenna 1000A and the pixels in the LCD panel have a similar configuration. However, the scanning antenna 1000A has many differences from the LCD panel.
  • the performance required for the dielectric substrates 1 and 51 of the scanning antenna 1000A is different from the performance required for the substrate of the LCD panel.
  • the dielectric substrates 1 and 51 for the antenna preferably have a small dielectric loss with respect to the microwave (the dielectric loss tangent with respect to the microwave is represented as tan ⁇ M ).
  • the tan ⁇ M of the dielectric substrates 1 and 51 is preferably approximately 0.03 or less, and more preferably 0.01 or less.
  • a glass substrate or a plastic substrate can be used.
  • a glass substrate is superior to a plastic substrate in terms of dimensional stability and heat resistance, and is suitable for forming circuit elements such as TFTs, wirings, and electrodes using LCD technology.
  • the material forming the waveguide is air and glass
  • the glass has a higher dielectric loss, so that the thinner the glass can reduce the waveguide loss, preferably 400 ⁇ m or less. And more preferably 300 ⁇ m or less.
  • the conductive material used for the electrodes is also different.
  • An ITO film is often used as a transparent conductive film for pixel electrodes and counter electrodes of LCD panels.
  • ITO has a large tan ⁇ M for microwaves and cannot be used as a conductive layer in an antenna.
  • the slot electrode 55 functions as a wall of the waveguide 301 together with the reflective conductive plate 65. Therefore, in order to suppress transmission of microwaves through the wall of the waveguide 301, it is preferable that the thickness of the wall of the waveguide 301, that is, the thickness of the metal layer (Cu layer or Al layer) is large.
  • the electromagnetic wave is known to be attenuated to 1/20 (-26 dB), and if it is 5 times, it is attenuated to 1/150 (-43 dB). ing. Therefore, if the thickness of the metal layer is 5 times the skin depth, the electromagnetic wave transmittance can be reduced to 1%. For example, for a microwave of 10 GHz, if a Cu layer having a thickness of 3.3 ⁇ m or more and an Al layer having a thickness of 4.0 ⁇ m or more are used, the microwave can be reduced to 1/150.
  • the slot electrode 55 is preferably formed of a relatively thick Cu layer or Al layer.
  • the thickness of the Cu layer or Al layer there is no particular upper limit to the thickness of the Cu layer or Al layer, and it can be set as appropriate in consideration of the film formation time and cost.
  • Use of the Cu layer provides the advantage that it can be made thinner than using the Al layer.
  • the relatively thick Cu layer or Al layer can be formed not only by the thin film deposition method used in the LCD manufacturing process, but also by other methods such as attaching Cu foil or Al foil to the substrate.
  • the thickness of the metal layer is, for example, 2 ⁇ m or more and 30 ⁇ m or less. When forming by using a thin film deposition method, the thickness of the metal layer is preferably 5 ⁇ m or less.
  • an aluminum plate or a copper plate having a thickness of several millimeters can be used as the reflective conductive plate 65.
  • the patch electrode 15 does not constitute the waveguide 301 like the slot electrode 55, a Cu layer or an Al layer having a thickness smaller than that of the slot electrode 55 can be used.
  • the resistance is low in order to avoid a loss that changes into heat when vibration of free electrons in the vicinity of the slot 57 of the slot electrode 55 induces vibration of free electrons in the patch electrode 15.
  • the arrangement pitch of the antenna units U is greatly different from the pixel pitch.
  • the wavelength ⁇ is 25 mm, for example.
  • the pitch of the antenna unit U is ⁇ / 4 or less and / or ⁇ / 5 or less, it is 6.25 mm or less and / or 5 mm or less. This is more than 10 times larger than the pixel pitch of the LCD panel. Therefore, the length and width of the antenna unit U are also about 10 times larger than the pixel length and width of the LCD panel.
  • the arrangement of the antenna units U may be different from the arrangement of the pixels in the LCD panel.
  • an example in which concentric circles are arranged for example, see Japanese Patent Application Laid-Open No. 2002-217640
  • the present invention is not limited to this. Also good.
  • they may be arranged in a matrix.
  • the characteristics required for the liquid crystal material of the liquid crystal layer LC of the scanning antenna 1000A are different from the characteristics required for the liquid crystal material of the LCD panel.
  • the LCD panel changes the polarization state by giving a phase difference to the polarization of visible light (wavelength 380 nm to 830 nm) by changing the refractive index of the liquid crystal layer of the pixel (for example, rotating the polarization axis direction of linearly polarized light, or , Changing the degree of circular polarization of circularly polarized light).
  • the scanning antenna 1000A changes the phase of the microwaves excited (re-radiated) from each patch electrode by changing the capacitance value of the liquid crystal capacitance of the antenna unit U.
  • the liquid crystal layer preferably has a large anisotropy ( ⁇ M ) of dielectric constant M ( ⁇ M ) with respect to microwaves, and preferably has a small tan ⁇ M.
  • ⁇ M is 4 or more and tan ⁇ M is 0.02 or less (both values are 19 Gz).
  • Kuki, Polymer 55, August, pp. A liquid crystal material having a ⁇ M of 0.4 or more and a tan ⁇ M of 0.04 or less described in 599-602 (2006) can be used.
  • the dielectric constant of a liquid crystal material has frequency dispersion, but the dielectric anisotropy ⁇ M for microwaves has a positive correlation with the refractive index anisotropy ⁇ n for visible light. Therefore, it can be said that the liquid crystal material for the antenna unit for the microwave is preferably a material having a large refractive index anisotropy ⁇ n for visible light.
  • the refractive index anisotropy ⁇ n of the liquid crystal material for LCD is evaluated by the refractive index anisotropy with respect to light having a wavelength of 550 nm.
  • nematic liquid crystal having ⁇ n of 0.3 or more, preferably 0.4 or more is used for an antenna unit for microwaves.
  • ⁇ n is preferably 0.4 or less.
  • the thickness of the liquid crystal layer is, for example, 1 ⁇ m to 500 ⁇ m.
  • FIG. 1 is a schematic partial cross-sectional view near the center of the scanning antenna 1000A as described in detail.
  • FIGS. 2A and 2B show the TFT substrate 101A and the slot substrate 201 provided in the scanning antenna 1000A, respectively. It is a typical top view to show.
  • the scanning antenna 1000A has a plurality of antenna units U arranged two-dimensionally.
  • the plurality of antenna units are arranged concentrically.
  • the region of the TFT substrate 101A corresponding to the antenna unit U and the region of the slot substrate 201 are referred to as “antenna unit region” and are denoted by the same reference symbol U as that of the antenna unit.
  • an area defined by a plurality of antenna unit areas arranged two-dimensionally is referred to as a “transmission / reception area R1”.
  • An area other than the transmission / reception area R1 is referred to as a “non-transmission / reception area R2”.
  • the non-transmission / reception region R2 is provided with a terminal portion, a drive circuit, and the like.
  • FIG. 2A is a schematic plan view showing a TFT substrate 101A included in the scanning antenna 1000A.
  • the transmission / reception region R1 has a donut shape when viewed from the normal direction of the TFT substrate 101A.
  • the non-transmission / reception region R2 includes a first non-transmission / reception region R2a located at the center of the transmission / reception region R1 and a second non-transmission / reception region R2b located at the periphery of the transmission / reception region R1.
  • the outer diameter of the transmission / reception region R1 is, for example, 200 mm to 1500 mm, and is set according to the amount of communication.
  • each antenna unit region U includes a TFT and a patch electrode electrically connected to the TFT.
  • the source electrode of the TFT is electrically connected to the source bus line SL
  • the gate electrode is electrically connected to the gate bus line GL.
  • the drain electrode is electrically connected to the patch electrode.
  • a seal area Rs is arranged so as to surround the transmission / reception area R1.
  • a seal material (not shown) is applied to the seal region Rs. The sealing material adheres the TFT substrate 101A and the slot substrate 201 to each other and encloses liquid crystal between the substrates 101A and 201.
  • a gate terminal portion GT, a gate driver GD, a source terminal portion ST, and a source driver SD are provided outside the seal region Rs in the non-transmission / reception region R2.
  • Each of the gate bus lines GL is connected to the gate driver GD via the gate terminal portion GT.
  • Each of the source bus lines SL is connected to the source driver SD via the source terminal portion ST.
  • the source driver SD and the gate driver GD are formed on the dielectric substrate 1, but one or both of these drivers may be provided on another dielectric substrate.
  • a plurality of transfer terminal portions PT are also provided.
  • the transfer terminal portion PT is electrically connected to the slot electrode 55 (FIG. 2B) of the slot substrate 201.
  • a connection portion between the transfer terminal portion PT and the slot electrode 55 is referred to as a “transfer portion”.
  • the transfer terminal portion PT (transfer portion) may be disposed in the seal region Rs.
  • a resin containing conductive particles may be used as the sealing material.
  • liquid crystal is sealed between the TFT substrate 101A and the slot substrate 201, and electrical connection between the transfer terminal portion PT and the slot electrode 55 of the slot substrate 201 can be ensured.
  • the transfer terminal portion PT is disposed in both the first non-transmission / reception region R2a and the second non-transmission / reception region R2b, but may be disposed in only one of them.
  • the transfer terminal portion PT (transfer portion) may not be arranged in the seal region Rs.
  • the non-transmission / reception region R2 may be disposed outside the seal region Rs.
  • FIG. 2B is a schematic plan view illustrating the slot substrate 201 in the scanning antenna 1000A, and shows the surface of the slot substrate 201 on the liquid crystal layer LC side.
  • a slot electrode 55 is formed on the dielectric substrate 51 over the transmission / reception region R1 and the non-transmission / reception region R2.
  • a plurality of slots 57 are arranged in the slot electrode 55.
  • the slot 57 is arranged corresponding to the antenna unit region U in the TFT substrate 101A.
  • the plurality of slots 57 are arranged concentrically with a pair of slots 57 extending in directions substantially perpendicular to each other so as to constitute a radial inline slot antenna. Since it has slots that are substantially orthogonal to each other, the scanning antenna 1000A can transmit and receive circularly polarized waves.
  • a plurality of terminal portions IT of the slot electrodes 55 are provided in the non-transmission / reception region R2.
  • the terminal part IT is electrically connected to the transfer terminal part PT (FIG. 2A) of the TFT substrate 101A.
  • the terminal portion IT is disposed in the seal region Rs, and is electrically connected to the corresponding transfer terminal portion PT by a seal material containing conductive particles.
  • the power supply pins 72 are arranged on the back side of the slot substrate 201.
  • a microwave is inserted into the waveguide 301 formed by the slot electrode 55, the reflective conductive plate 65, and the dielectric substrate 51 by the power supply pin 72.
  • the power feeding pin 72 is connected to the power feeding device 70. Power is supplied from the center of a concentric circle in which the slots 57 are arranged.
  • the feeding method may be either a direct coupling feeding method or an electromagnetic coupling method, and a known feeding structure can be employed.
  • the seal region Rs is provided so as to surround a relatively narrow region including the transmission / reception region R1, but the present invention is not limited to this.
  • the seal region Rs provided outside the transmission / reception region R1 may be provided, for example, in the vicinity of the side of the dielectric substrate 1 and / or the dielectric substrate 51 so as to have a certain distance from the transmission / reception region R1.
  • the terminal portion and the drive circuit provided in the non-transmission / reception region R2 may be formed outside the seal region Rs (that is, the side where the liquid crystal layer does not exist).
  • the antenna characteristics are affected by the influence of impurities (particularly ionic impurities) contained in the seal material (particularly curable resin). Can be suppressed.
  • FIG. 3A is a schematic plan view of the antenna unit region U of the transmission / reception region R1 of the scanning antenna 1000A, and FIG. 3B is along the line AA ′ in FIG. It is a typical sectional view of TFT substrate 101A.
  • the TFT substrate 101A includes a dielectric substrate 1 and a plurality of antenna unit regions U arranged on the dielectric substrate 1.
  • Each of the plurality of antenna unit regions U includes a TFT 10, a patch electrode 15 electrically connected to the drain electrode 7D of the TFT 10, and a patch drain connection portion that electrically connects the drain electrode 7D and the patch electrode 15.
  • the patch drain connection portion is a conductive layer closer to the dielectric substrate 1 than the conductive layer 151 including the patch electrode 15, and the conductive layer 3 including the gate electrode 3 ⁇ / b> G of the TFT 10 or the conductive layer 7 including the source electrode 7 ⁇ / b> S of the TFT 10.
  • a conductive portion included in a conductive layer closer to either dielectric substrate 1 is included.
  • the gate metal layer 3 is closer to the dielectric substrate 1 among the gate metal layer 3 including the gate electrode 3G of the TFT 10 and the source metal layer 7 including the source electrode 7S of the TFT 10.
  • the patch drain connection portion of the TFT substrate 101A includes a wiring 3w1 included in the gate metal layer 3.
  • the “patch drain connection portion” of each antenna unit region refers to at least one conductive portion that is electrically connected to the drain electrode and the patch electrode and is disposed between the drain electrode and the patch electrode. .
  • the drain electrode and the patch electrode are electrically connected via a patch drain connection portion.
  • the drain electrode 7D and the patch electrode 15 are electrically connected via the connection portions 15a1, 15a2, and 3a2 and the wiring 3w1.
  • the patch drain connection portion included in the TFT substrate 101A includes connection portions 15a1, 15a2, and 3a2, and a wiring 3w1.
  • the wiring 3w1 extends in the longitudinal direction of the slot 57 in the slot 57 when viewed from the normal direction of the TFT substrate 101A and the slot substrate 201, and overlaps the patch electrode 15 in the slot 57.
  • a layer (layer) including the gate electrode 3G formed using the gate conductive film may be referred to as a “gate metal layer”.
  • the source electrode formed using the source conductive film may be referred to as a “gate metal layer”.
  • a layer containing 7S may be referred to as a “source metal layer”.
  • a layer including the patch electrode 15 formed from the conductive film for patch may be referred to as a “patch metal layer”.
  • the patch electrode 15 is included in a conductive layer different from both the conductive layer including the gate electrode 3G of the TFT 10 and the conductive layer including the source electrode 7S of the TFT 10.
  • the scanning antenna 1000A including the TFT substrate 101A has excellent antenna performance as compared with the scanning antenna 1001R of Reference Example 1 shown in FIG. The advantages of the scanning antenna 1000A will be described with reference to FIGS.
  • the scanning antenna controls the voltage applied to each liquid crystal layer of the antenna unit, and changes the effective dielectric constant M ( ⁇ M ) of the liquid crystal layer of each antenna unit, thereby changing the capacitance.
  • a two-dimensional pattern is formed by different antenna units.
  • the present inventor has found a new factor that lowers the antenna performance through various studies. The inventor has found that when the patch metal layer 15l including the patch electrode 15 includes a conductive portion other than the patch electrode 15 inside and in the vicinity of the slot 57, the antenna performance of the scanning antenna is deteriorated. Hereinafter, this factor will be described in detail.
  • FIG. 4A is a schematic plan view for explaining the positional relationship between the patch metal layer 151 and the slot 57 of the scanning antenna 1000A
  • FIG. 5 is a schematic cross-sectional view of a scanning antenna 1000A taken along line XX ′ and line YY ′ in FIG.
  • the X-X ′ line and Y-Y ′ line in FIG. 4A also serve as the major axis AS and minor axis BS of the slot 57, respectively.
  • the antenna performance is particularly affected when the patch electrode 15 and the slot electrode 55 overlap with each other in the overlap region Ro (the hatched portion in FIG. 4A) when viewed from the normal direction of the TFT substrate 101A and the slot substrate 201. ).
  • the length ws of the slot 57 in the minor axis BS direction is the minor axis BS of the slot 57 of the patch electrode 15. It is smaller than the length wp in the direction.
  • the overlap region Ro is formed.
  • a region where the patch electrode and the slot electrode overlap when viewed from the normal direction of the TFT substrate and the slot substrate is referred to as an “overlap region”.
  • the overlap region Ro preferably has a plane shape that is line-symmetric with respect to the long axis AS of the slot 57. That is, it is preferable that the two overlap regions Ro are arranged symmetrically with respect to the major axis AS of the slot 57. It is further preferable that the overlap region Ro has a plane shape that is line-symmetric with respect to the short axis BS of the slot 57. That is, it is more preferable that each of the two overlap regions Ro has a plane shape that is axisymmetric with respect to the short axis BS of the slot 57.
  • FIG. 4B and 4C schematically show the alignment state of liquid crystal molecules (dielectric anisotropy is positive) at the time of voltage application in the overlap region Ro.
  • the illustration of the alignment state of the liquid crystal molecules other than the overlap region Ro is omitted, the liquid crystal molecules in the overlap region Ro are continuously aligned.
  • the orientation of the liquid crystal molecules in the region other than the overlap region Ro that is, the region where the patch electrode 15 and the slot electrode 55 do not overlap when viewed from the normal direction of the TFT substrate 101A and the slot substrate 201) And the electric field formed by the slot electrode 55. Further, it is also affected by the surface shape of the TFT substrate 101A (surface shape on the liquid crystal layer LC side).
  • the patch metal layer 151 includes a conductive portion other than the patch electrode 15 inside and / or in the vicinity of the slot 57 as in the scanning antenna of the reference example described later with reference to FIGS. 5, 6, and 7,
  • the conductive portion affects the alignment of the liquid crystal molecules in the vicinity of the patch electrode 15 and the slot 57 (including the alignment of the liquid crystal molecules in the overlap region Ro). Thereby, the antenna performance may be deteriorated.
  • the patch metal layer 15l further includes connection portions 15a1 and 15a2 in the antenna unit region U, which are separated from the slot 57 and the patch electrode 15. As it is formed, the contribution to antenna performance is small.
  • the conductive portions other than the patch electrode 15 included in the patch metal layer 15l are arranged at a certain distance from the slot 57 and the patch electrode 15.
  • the scanning antenna 1000A When viewed from the normal direction of the TFT substrate 101A and the slot substrate 201, the patch metal layer 15l does not include conductive portions other than the patch electrode 15 inside and in the vicinity of the slot 57. Therefore, the scanning antenna 1000A has excellent antenna performance.
  • the overlap region Ro of the scanning antenna 1000A has a plane shape that is line symmetric with respect to the long axis AS of the slot 57, and also has a plane shape that is line symmetric with respect to the short axis BS of the slot 57.
  • the slot 57 has, for example, a shape in which both ends along the long axis AS of the rectangle are replaced with a semicircle as shown in the figure, but is not limited thereto.
  • the shape may be a rectangle or a shape with rounded corners.
  • FIGS. 5A is a schematic plan view of the antenna unit region U of the transmission / reception region R1 of the scanning antenna 1001R of Reference Example 1
  • FIG. 5B is a TFT substrate included in the scanning antenna 1001R of Reference Example 1.
  • 101R is a schematic cross-sectional view taken along line AA ′ in FIG.
  • FIG. 6A is a schematic plan view for explaining the positional relationship between the patch metal layer 151 and the slot 57 of the scanning antenna 1001R of Reference Example 1, and FIG. 6B and FIG.
  • These are schematic cross-sectional views of the scanning antenna 1001R of Reference Example 1 along the lines XX ′ and YY ′ in FIG. 6A, respectively.
  • the same reference numerals are assigned to the same components as those in the previous drawings to avoid duplication of explanation.
  • the scanning antenna 1001R of Reference Example 1 is different from the scanning antenna 1000A in the patch drain connection portion.
  • the patch drain connection portion of the TFT substrate 101R included in the scanning antenna 1001R of Reference Example 1 includes a wiring 15w1 included in the patch metal layer 15l.
  • the wiring 15w1 extends in the slot 57 in the major axis AS direction of the slot 57.
  • the wiring 15w1 is formed integrally with the patch electrode 15. That is, the patch metal layer 151 includes conductive portions other than the patch electrode 15 inside and in the vicinity of the slot 57.
  • the conductive portions other than the patch electrode 15 included in the patch metal layer 15l inside and near the slot 57 are hatched differently from the overlap region Ro.
  • the scanning antenna 1001R of Reference Example 1 is inferior to the scanning antenna 1000A in antenna performance.
  • the liquid crystal in the region where the patch metal layer 151 (other than the patch electrode 15) and the slot electrode 55 overlap is shown.
  • the orientation state of the molecules (indicated by broken circles in the figure) is also shown. Due to the presence of the wiring 15w1, the alignment of the liquid crystal molecules in this region is strongly influenced by the electric field. Further, the surface of the TFT substrate 101 ⁇ / b> R has a step in the slot 57. Therefore, in the scanning antenna 1001R of Reference Example 1, the alignment state of the liquid crystal molecules is worse than that of the scanning antenna 1000A shown in FIG.
  • the patch electrode 15 and the slot electrode 55 overlap with each other in the region other than the overlap region Ro (that is, when viewed from the normal direction of the TFT substrate 101A and the slot substrate 201) as compared with the alignment of the liquid crystal molecules in the overlap region.
  • the orientation of the liquid crystal molecules in the non-exposed region tends to be easily affected by the wiring 15w1.
  • the problem that the antenna performance is inferior due to the patch metal layer 15l including a conductive portion other than the patch electrode 15 inside and / or in the vicinity of the slot 57 may be conspicuous when the patch metal layer 151 is relatively thick. is there. Accordingly, in a scanning antenna having a relatively thick patch metal layer, the patch metal layer 151 does not include a conductive portion other than the patch electrode 15 inside and in the vicinity of the slot 57, thereby suppressing a decrease in antenna performance. Great effect.
  • the problem that the antenna performance is inferior is not limited to the scanning antenna 1001R of Reference Example 1.
  • the scanning antenna 1002R of Reference Example 2 shown in FIG. 7A also has a problem of poor antenna performance.
  • FIG. 7A is a schematic plan view for explaining the positional relationship between the patch metal layer 151 and the slot 57 of the scanning antenna 1002R of Reference Example 2, and FIG. 7B and FIG. 7C. These are schematic cross-sectional views of the scanning antenna 1002R of Reference Example 2 along the lines XX ′ and YY ′ in FIG. 7A, respectively.
  • FIG. 7 the same reference numerals are given to the components common to the previous drawings.
  • the patch drain connection portion of the TFT substrate included in the scanning antenna 1002R of Reference Example 2 includes a wiring 15w2 included in the patch metal layer 15l.
  • the wiring 15 w 2 extends in the short axis BS direction of the slot 57 and is formed integrally with the patch electrode 15.
  • the wiring 15w2 differs from the wiring 15w1 included in the scanning antenna 1001R of Reference Example 1 in that the wiring 15w2 extends in the minor axis BS direction of the slot 57.
  • the patch metal layer 15l includes a conductive portion other than the patch electrode 15 in the vicinity of the slot 57. Therefore, the antenna performance is inferior to that of the scanning antenna 1000A.
  • the scanning antenna 1002R of Reference Example 2 may be inferior in antenna performance as compared to the scanning antenna 1001R of Reference Example 1.
  • the wiring 15w2 of the scanning antenna 1002R of Reference Example 2 is disposed adjacent to the overlap region Ro. Therefore, the alignment state of the liquid crystal molecules in the overlap region Ro is easily affected by the electric field caused by the wiring 15w2.
  • the TFT substrate 101A is formed on the gate metal layer 3 supported on the dielectric substrate 1, the gate insulating layer 4 formed on the gate metal layer 3, and the gate insulating layer 4.
  • the TFT substrate 101A further includes a lower conductive layer 13 formed between the first insulating layer 11 and the patch metal layer 15l.
  • the TFT substrate 101 ⁇ / b> A further includes an upper conductive layer 19 formed on the second insulating layer 17.
  • the TFT 10 included in each antenna unit region U includes a gate electrode 3G, an island-shaped semiconductor layer 5, contact layers 6S and 6D, a gate insulating layer 4 disposed between the gate electrode 3G and the semiconductor layer 5, A source electrode 7S and a drain electrode 7D are provided.
  • the TFT 10 is a channel etch type TFT having a bottom gate structure.
  • the gate electrode 3G is electrically connected to the gate bus line GL and supplied with a scanning signal voltage from the gate bus line GL.
  • the source electrode 7S is electrically connected to the source bus line SL, and is supplied with a data signal voltage from the source bus line SL.
  • the gate electrode 3G and the gate bus line GL are formed of the same conductive film (gate conductive film).
  • the source electrode 7S, the drain electrode 7D, and the source bus line SL are formed of the same conductive film (source conductive film).
  • the gate conductive film and the source conductive film are, for example, metal films.
  • the semiconductor layer 5 is disposed so as to overlap the gate electrode 3G with the gate insulating layer 4 interposed therebetween.
  • a source contact layer 6 ⁇ / b> S and a drain contact layer 6 ⁇ / b> D are formed on the semiconductor layer 5.
  • the source contact layer 6S and the drain contact layer 6D are respectively disposed on both sides of a region (channel region) where a channel is formed in the semiconductor layer 5.
  • the semiconductor layer 5 may be an intrinsic amorphous silicon (ia-Si) layer, and the source contact layer 6S and the drain contact layer 6D may be n + -type amorphous silicon (n + -a-Si) layers.
  • the source electrode 7S is provided in contact with the source contact layer 6S, and is connected to the semiconductor layer 5 through the source contact layer 6S.
  • the drain electrode 7D is provided so as to be in contact with the drain contact layer 6D, and is connected to the semiconductor layer 5 through the drain contact layer 6D.
  • each antenna unit region U has an auxiliary capacitor electrically connected in parallel with the liquid crystal capacitor.
  • the storage capacitor is connected to the drain storage electrode 7D through the upper storage capacitor electrode (also referred to as “auxiliary storage electrode”) 7C, the gate insulating layer 4, and the gate insulating layer 4.
  • the upper auxiliary capacitance electrode 7C is opposed to the lower auxiliary capacitance electrode (also referred to as “auxiliary capacitance counter electrode”) 3C.
  • the lower auxiliary capacitance electrode 3C is included in the gate metal layer 3, and the upper auxiliary capacitance electrode 7C is included in the source metal layer 7.
  • the gate metal layer 3 further includes a CS bus line (auxiliary capacitance line) CL connected to the lower auxiliary capacitance electrode 3C.
  • the CS bus line CL extends substantially parallel to the gate bus line GL.
  • the lower auxiliary capacitance electrode 3C is formed integrally with the CS bus line CL.
  • the width of the lower auxiliary capacitance electrode 3C may be larger than the width of the CS bus line CL.
  • the upper auxiliary capacitance electrode 7C extends from the drain electrode 7D.
  • the width of the upper auxiliary capacitance electrode 7C may be larger than the width of the portion other than the upper auxiliary capacitance electrode 7C in the portion extending from the drain electrode 7D.
  • the arrangement relationship between the auxiliary capacitor and the patch electrode 15 is not limited to the illustrated example.
  • the gate metal layer 3 includes a gate electrode 3G of the TFT 10, a gate bus line GL, a lower auxiliary capacitance electrode 3C, and a CS bus line CL. Gate metal layer 3 further includes a connection portion 3a2 electrically isolated from gate electrode 3G and a wiring 3w1 formed integrally with connection portion 3a2.
  • the gate insulating layer 4 has an opening 4a2 reaching the connecting portion 3a2 and an opening 4a3 reaching the wiring 3w1.
  • the opening 4 a 3 overlaps the patch electrode 15 when viewed from the normal direction of the dielectric substrate 1.
  • the source metal layer 7 includes a source electrode 7S and a drain electrode 7D of the TFT 10, a source bus line SL, and an upper auxiliary capacitance electrode 7C.
  • the first insulating layer 11 is formed so as to cover the TFT 10.
  • the first insulating layer 11 includes an opening 11a1 reaching the drain electrode 7D or a portion extending from the drain electrode 7D, an opening 11a2 overlapping the opening 4a2 when viewed from the normal direction of the dielectric substrate 1, When viewed from the normal direction of the dielectric substrate 1, the dielectric substrate 1 has an opening 11a3 that overlaps the opening 4a3.
  • the opening 11a1 may be referred to as a contact hole CH_a1.
  • the opening 4a2 formed in the gate insulating layer 4 and the opening 11a2 formed in the first insulating layer 11 constitute a contact hole CH_a2.
  • the opening 4a3 formed in the gate insulating layer 4 and the opening 11a3 formed in the first insulating layer 11 constitute a contact hole CH_a3.
  • the patch metal layer 15l includes a patch electrode 15 and connecting portions 15a1 and 15a2.
  • the connecting portion 15a1 is formed on the first insulating layer 11 and in the opening 11a1, and is connected to the drain electrode 7D or a portion extending from the drain electrode 7D in the opening 11a1.
  • the connection portion 15a1 is in contact with a portion extending from the drain electrode 7D in the opening portion 11a1.
  • the connecting portion 15a2 is integrally connected to the connecting portion 15a1.
  • the connection portion 15a2 is formed on the first insulating layer 11 and in the contact hole CH_a2, and is connected to the connection portion 3a2 in the contact hole CH_a2.
  • the connection portion 15 a 2 is in contact with the connection portion 3 a 2 in the opening 4 a 2 formed in the gate insulating layer 4.
  • the patch electrode 15 is formed on the first insulating layer 11 and in the contact hole CH_a3, and is connected to the wiring 3w1 in the contact hole CH_a3.
  • the patch electrode 15 is in contact with the wiring 3w1 in the opening 4a3 formed in the gate insulating layer 4.
  • the patch metal layer 15l includes a metal layer.
  • the patch metal layer 151 may be formed only from a metal layer.
  • the patch metal layer 151 has, for example, a stacked structure including a low resistance metal layer and a refractory metal-containing layer below the low resistance metal layer.
  • the laminated structure may further have a refractory metal-containing layer on the low resistance metal layer.
  • the “refractory metal-containing layer” is a layer containing at least one element selected from the group consisting of titanium (Ti), tungsten (W), molybdenum (Mo), tantalum (Ta), and niobium (Nb).
  • the “refractory metal-containing layer” may have a laminated structure.
  • the refractory metal-containing layer is a layer formed of any one of Ti, W, Mo, Ta, Nb, alloys containing these, nitrides thereof, and solid solutions of the metal or alloy and the nitride. Point to.
  • the “low resistance metal layer” is a layer containing at least one element selected from the group consisting of copper (Cu), aluminum (Al), silver (Ag), and gold (Au).
  • the “low resistance metal layer” may have a laminated structure.
  • the low-resistance metal layer of the patch metal layer 151 may be referred to as a “main layer”, and the refractory metal-containing layers below and above the low-resistance metal layer may be referred to as “lower layer” and “upper layer”, respectively.
  • the patch metal layer 151 includes, for example, a Cu layer or an Al layer as a main layer. That is, the patch electrode 15 includes, for example, a Cu layer or an Al layer as a main layer.
  • the performance of the scanning antenna correlates with the electric resistance of the patch electrode 15, and the thickness of the main layer is set so as to obtain a desired resistance. From the viewpoint of electrical resistance, there is a possibility that the thickness of the patch electrode 15 can be made smaller in the Cu layer than in the Al layer.
  • the thickness of the metal layer included in the patch metal layer 151 (that is, the thickness of the metal layer included in the patch electrode 15) is set to be larger than the thickness of the source electrode 7S and the drain electrode 7D, for example.
  • the thickness of the metal layer in the patch electrode 15 is set to, for example, 0.3 ⁇ m or more when formed with an Al layer.
  • the second insulating layer 17 is formed so as to cover the patch electrode 15 and the connecting portions 15a1 and 15a2.
  • the TFT substrate 101A has a plurality of contact holes CH_a3.
  • the patch electrode 15 is connected to the wiring 3w1 through a plurality of contact holes CH_a3.
  • the number and shape of the contact holes are not limited to the illustrated example, and one or more contact holes CH_a3 may be provided.
  • the TFT substrate 101A has a plurality of contact holes CH_a3, so that the following merits are obtained.
  • the adhesion between the patch metal layer 151 and the gate metal layer 3 can be improved.
  • the contact resistance between the patch metal layer 151 and the gate metal layer 3 can be reduced as the sum of the lengths of the edges of the plurality of contact holes CH_a3 is increased.
  • the gate metal layer 3 has a laminated structure having a low-resistance metal layer and a refractory metal-containing layer (upper layer) on the low-resistance metal layer, the first insulating film 11 and the gate insulating film 4 are etched. In the step of forming the contact hole CH_a3, a part of the upper layer of the gate metal layer 3 is also etched at the same time.
  • the upper layer of the gate metal layer 3 remains in a ring shape along the edge of the contact hole CH_a3, and the contact between the upper layer of the ring-shaped gate metal layer 3 and the patch metal layer 151 contributes to the electrical contact. Therefore, when the sum of the edge lengths of the plurality of contact holes CH_a3 is large, the contact resistance between the gate metal layer 3 and the patch metal layer 15l is reduced.
  • contact hole CH_a2 is not limited to the illustrated example, and a plurality of contact holes may be provided. By having a plurality of contact holes, the above merits can be obtained.
  • the contact hole CH_a3 preferably has a plane shape that is line-symmetric with respect to the long axis of the slot 57. It is more preferable that the contact hole CH_a3 has a plane shape that is line-symmetric with respect to the short axis of the slot 57.
  • the plurality of contact holes CH_a3 are preferably arranged in line symmetry with respect to the long axis of the slot 57, and more preferably arranged in line symmetry with respect to the short axis of the slot 57.
  • the patch drain connection portion of the TFT substrate 101A can also be said as follows.
  • the patch drain connection portion of the TFT substrate 101A is included in the conductive portion included in the conductive layer closer to the dielectric substrate 1 than the conductive layer 15l including the patch electrode 15 and the conductive layer 15l including the patch electrode 15. , And further conductive portions 15a1 and 15a2 that are physically separated from the patch electrode 15.
  • the patch drain connecting portion of the TFT substrate 101A is connected to the wiring 3w1 included in the gate metal layer 3 closer to the dielectric substrate 1 than the patch metal layer 15l including the patch electrode 15 and the patch metal layer 15l including the patch electrode 15.
  • the connecting portions 15a1 and 15a2 are included and are physically separated from the patch electrode 15.
  • the wiring 3w1 is included in the conductive layer closer to the dielectric substrate 1, either the conductive layer 3 including the gate electrode 3G of the TFT 10 or the conductive layer 7 including the source electrode 7S of the TFT 10.
  • the gate metal layer 3 is closer to the dielectric substrate 1 among the gate metal layer 3 including the gate electrode 3G of the TFT 10 and the source metal layer 7 including the source electrode 7S of the TFT 10.
  • the TFT substrate 101A is included in the conductive layer 15l including the patch electrode 15, and has the following merits by having further conductive portions 15a1 and 15a2 that are physically separated from the patch electrode 15. It is done. Since the etching amount in the etching process of the patch conductive film 15 ′ is reduced, the life of the etchant of the patch conductive film 15 ′ can be extended. Further, the volume of the liquid crystal layer (that is, the volume of the liquid crystal material) of the scanning antenna 1000A including the TFT substrate 101A can be reduced, and the cost of the scanning antenna 1000A can be reduced.
  • the present embodiment is not limited to the illustrated example.
  • the structure of the TFT is not limited to the illustrated example, and the arrangement relationship between the gate metal layer 3 and the source metal layer 7 may be reversed.
  • the TFT may have a top gate structure.
  • the conductive layer including the TFT source electrode may be closer to the dielectric substrate than the conductive layer including the TFT gate electrode.
  • the patch drain connection portion is a conductive layer closer to the dielectric substrate than the conductive layer including the patch electrode, and is closer to the dielectric substrate, either the conductive layer including the gate electrode of the TFT or the conductive layer including the source electrode of the TFT.
  • a conductive portion included in the other conductive layer may be included.
  • the structure of the non-transmission / reception region R2 of the TFT substrate 101A will be described with reference to FIGS.
  • the structure of the non-transmission / reception region R2 of the TFT substrate 101A is not limited to the illustrated example.
  • the scanning antenna 1000A can basically have excellent antenna performance as described above regardless of the structure of the non-transmission / reception region R2.
  • FIGS. 8 (a) and 8 (b) are schematic plan views of the non-transmission / reception region R2 of the TFT substrate 101A.
  • FIGS. 9 (a) to 9 (d) and FIGS. 10 (a) to 10 (c) 4A and 4B are schematic cross-sectional views of the non-transmission / reception region R2 of the TFT substrate 101A.
  • 8A shows the source-gate connection portion SG and the source terminal portion ST provided in the non-transmission / reception region R2
  • FIG. 8B shows the transfer terminal portion PT provided in the non-transmission / reception region R2.
  • the gate terminal part GT and the CS terminal part CT are shown.
  • the transfer terminal portion PT includes a first transfer terminal portion PT1 located in the seal region Rs, and a second transfer terminal portion PT2 provided outside the seal region Rs (side without the liquid crystal layer).
  • the first transfer terminal portion PT1 extends along the seal region Rs so as to surround the transmission / reception region R1.
  • FIG. 9A shows a cross section of the first transfer terminal portion PT1 along the line BB ′ in FIG. 8B
  • FIG. 9B shows C in FIG. 8A
  • 9C shows a cross section of the source-gate connecting portion SG along the line ⁇ C ′
  • FIG. 9C shows a cross section of the source terminal portion ST along the line DD ′ in
  • FIG. 9D shows a cross section of the second transfer terminal portion PT2 along the line EE ′ in FIG. 8B
  • FIG. 10A shows the cross section of FIG. 8B.
  • FIG. 10B shows a cross section of the first transfer terminal portion PT1 along the line FF ′ in FIG. 10
  • FIG. 10B shows the source-gate connection portion along the line GG ′ in FIG.
  • FIG. 10C shows a cross section of the source-gate connection portion SG and the source terminal portion ST along the line HH ′ in FIG. 8A. .
  • FIG. 8B shows the CS terminal portion CT and the second transfer terminal portion PT2 side by side with the gate terminal portion GT.
  • the number and arrangement of the CS terminal portion CT and the second transfer terminal portion PT2 are as follows. Each is set independently of the gate terminal portion GT. Usually, the number of CS terminal portions CT and second transfer terminal portions PT2 is smaller than the number of gate terminal portions GT, and is appropriately set in consideration of the uniformity of voltages of the CS electrodes and slot electrodes. Further, the second transfer terminal portion PT2 can be omitted when the first transfer terminal portion PT1 is formed.
  • Each CS terminal section CT is provided corresponding to each CS bus line, for example.
  • Each CS terminal portion CT may be provided corresponding to a plurality of CS bus lines.
  • the TFT substrate 101A may have at least one CS terminal portion CT.
  • the TFT substrate 101A preferably has a plurality of CS terminal portions CT.
  • the slot voltage is a ground potential, for example.
  • Source-gate connection SG As shown in FIG. 8A, the TFT substrate 101A has a source-gate connection SG in the non-transmission / reception region R2.
  • the source-gate connection SG is generally provided for each source bus line SL.
  • the source-gate connection portion SG electrically connects each source bus line SL to a connection wiring (sometimes referred to as “source lower connection wiring”) formed in the gate metal layer 3.
  • the source-gate connection portion SG is formed in the source lower connection wiring 3sg and the gate insulating layer 4.
  • the source lower connection wiring 3 sg is included in the gate metal layer 3.
  • the source lower connection wiring 3sg is electrically separated from the gate bus line GL.
  • the opening 4sg1 formed in the gate insulating layer 4 reaches the source lower connection wiring 3sg.
  • the source bus line connection portion 7sg is included in the source metal layer 7 and is electrically connected to the source bus line SL.
  • the source bus line connection portion 7sg extends from the source bus line SL and is formed integrally with the source bus line SL.
  • the width of the source bus line connection portion 7sg may be larger than the width of the source bus line SL.
  • the opening 11 sg 1 formed in the first insulating layer 11 overlaps the opening 4 sg 1 formed in the gate insulating layer 4 when viewed from the normal direction of the dielectric substrate 1.
  • the opening 4sg1 formed in the gate insulating layer 4 and the opening 11sg1 formed in the first insulating layer 11 constitute a contact hole CH_sg1.
  • the opening 11sg2 formed in the first insulating layer 11 reaches the source bus line connection 7sg.
  • the opening 11sg2 may be referred to as a contact hole CH_sg2.
  • the source bus line upper connection portion 13 sg (sometimes simply referred to as “upper connection portion 13 sg”) is included in the lower conductive layer 13.
  • the upper connection portion 13sg is formed on the first insulating layer 11, in the contact hole CH_sg1, and in the contact hole CH_sg2, and is connected to the source lower connection wiring 3sg in the contact hole CH_sg1, and is connected to the source bus in the contact hole CH_sg2. It is connected to the line connection portion 7sg.
  • the upper connection portion 13 sg is in contact with the source lower connection wiring 3 sg in the opening portion 4 sg 1 formed in the gate insulating layer 4, and the source bus in the opening portion 11 sg 2 formed in the first insulating layer 11. It is in contact with the line connection portion 7sg.
  • the portion exposed by the opening 4sg1 is preferably covered with the upper connection portion 13sg.
  • the portion exposed by the opening portion 11sg2 is preferably covered with the upper connection portion 13sg.
  • the lower conductive layer 13 includes, for example, a transparent conductive layer (for example, an ITO layer).
  • the source-gate connecting portion SG does not have a conductive portion included in the patch metal layer 15l and a conductive portion included in the upper conductive layer 19.
  • the TFT substrate 101A has excellent operation stability by having the upper connection portion 13sg in the source-gate connection portion SG. Since the source-gate connecting portion SG has the upper connecting portion 13sg, damage to the gate metal layer 3 and / or the source metal layer 7 in the step of etching the conductive film for patch for forming the patch metal layer 151 is reduced. It is reduced. This effect will be described.
  • the source-gate connection portion SG does not have a conductive portion included in the patch metal layer 15l. That is, in the patch conductive film patterning step, the patch conductive film in the source-gate connection portion formation region is removed.
  • the source-gate connecting portion SG does not have the upper connecting portion 13sg, the gate metal layer 3 (source lower connecting wiring 3sg) is exposed in the contact hole CH_sg1, so that the conductive film for patch to be removed is the contact hole It is deposited in CH_sg1 and formed in contact with the source lower connection wiring 3sg.
  • the source metal layer 7 (source bus line connection 7sg) is exposed in the contact hole CH_sg2, so that the patch conductive film to be removed Is deposited in the contact hole CH_sg2 and formed in contact with the source bus line connection portion 7sg.
  • the gate metal layer 3 and / or the source metal layer 7 may be subjected to etching damage.
  • an etching solution containing phosphoric acid, nitric acid and acetic acid is used.
  • the source-gate connection portion SG of the TFT substrate 101A has an upper connection portion 13sg formed in the contact hole CH_sg1 and the contact hole CH_sg2. Therefore, the damage to the source lower connection wiring 3sg and / or the source bus line connection 7sg due to etching in the patterning process of the patch conductive film is reduced. Therefore, the TFT substrate 101A is excellent in operational stability.
  • a portion of the source lower connection wiring 3sg exposed by the contact hole CH_sg1 is covered with the upper connection portion 13sg.
  • the portion exposed by the opening 11sg2 is preferably covered with the upper connecting portion 13sg.
  • a patch electrode may be formed using a relatively thick conductive film (patch conductive film).
  • the etching time and overetching time of the conductive film for patch can be longer than the etching process of other layers.
  • the source-gate connection portion SG has the upper connection portion 13 sg, thereby reducing etching damage to the gate metal layer 3 and / or the source metal layer 7. The effect is particularly great.
  • the contact hole CH_sg2 is formed at a position separated from the contact hole CH_sg1.
  • the present embodiment is not limited to this, and the contact hole CH_sg1 and the contact hole CH_sg2 may be continuous (that is, may be formed as a single contact hole).
  • Contact hole CH_sg1 and contact hole CH_sg2 may be formed in the same process as a single contact hole.
  • a single contact hole reaching the source lower connection wiring 3 sg and the source bus line connection portion 7 sg is formed in the gate insulating layer 4 and the first insulating layer 11, and in the contact hole and on the first insulating layer 11.
  • the upper connection portion 13sg may be formed in At this time, the upper connecting portion 13sg is preferably formed so as to cover a portion exposed by the contact hole in the source lower connecting wire 3sg and the source bus line connecting portion 7sg.
  • the lower connecting portion of the source terminal portion ST can be formed of the gate metal layer 3.
  • the source terminal portion ST having the lower connection portion formed of the gate metal layer 3 is excellent in reliability.
  • the TFT substrate 101A has a source terminal portion ST in the non-transmission / reception region R2.
  • the source terminal portion ST is generally provided corresponding to each source bus line SL.
  • a source terminal portion ST and a source-gate connection portion SG are provided corresponding to each source bus line SL.
  • the source terminal portion ST is for a source terminal connected to the source lower connection wiring 3sg formed in the source-gate connection portion SG.
  • Lower connection portion 3s (sometimes simply referred to as “lower connection portion 3s”), an opening 4s formed in the gate insulating layer 4, an opening 11s formed in the first insulating layer 11, and a source terminal It has an upper connection portion 13 s (also simply referred to as “upper connection portion 13 s”) and an opening portion 17 s formed in the second insulating layer 17.
  • the lower connection portion 3 s is included in the gate metal layer 3.
  • the lower connection portion 3s is electrically connected to the source lower connection wiring 3sg formed in the source-gate connection portion SG.
  • the lower connection portion 3s extends from the source lower connection wiring 3sg and is integrally formed with the source lower connection wiring 3sg.
  • the opening 4s formed in the gate insulating layer 4 reaches the lower connection 3s.
  • the opening 11 s formed in the first insulating layer 11 overlaps the opening 4 s formed in the gate insulating layer 4 when viewed from the normal direction of the dielectric substrate 1.
  • the opening 4s formed in the gate insulating layer 4 and the opening 11s formed in the first insulating layer 11 constitute a contact hole CH_s.
  • the upper connection portion 13 s is included in the lower conductive layer 13.
  • the upper connection portion 13s is formed on the first insulating layer 11 and in the contact hole CH_s, and is connected to the lower connection portion 3s in the contact hole CH_s.
  • the upper connection portion 13 s is in contact with the lower connection portion 3 s in the opening 4 s formed in the gate insulating layer 4.
  • the opening 17s formed in the second insulating layer 17 reaches the upper connection portion 13s.
  • all of the upper connecting portion 13s may overlap with the lower connecting portion 3s.
  • the source terminal portion ST does not include the conductive portion included in the source metal layer 7, the conductive portion included in the patch metal layer 151, and the conductive portion included in the upper conductive layer 19.
  • the source terminal portion ST has the lower connection portion 3s included in the gate metal layer 3, the source terminal portion ST has excellent reliability.
  • the terminal part particularly the terminal part provided on the outer side (opposite side to the liquid crystal layer) than the seal region Rs may be corroded by moisture in the atmosphere (which may contain impurities). Moisture in the atmosphere enters from the contact hole reaching the lower connection portion, reaches the lower connection portion, and corrosion can occur in the lower connection portion. From the viewpoint of suppressing the occurrence of corrosion, it is preferable that the contact hole reaching the lower connection portion is deep. In other words, it is preferable that the thickness of the insulating layer in which the opening constituting the contact hole is formed is large.
  • the lower connection portion of the terminal portion may be scratched or disconnected due to broken pieces or shards (cullet) of the glass substrate.
  • cullet a plurality of TFT substrates are manufactured from one mother substrate.
  • the cullet is generated, for example, when the mother substrate is cut or when a scribe line is formed on the mother substrate.
  • the contact hole reaching the lower connection portion is deep. In other words, it is preferable that the thickness of the insulating layer in which the opening constituting the contact hole is formed is large.
  • the contact hole CH_s reaching the lower connection portion 3s is formed in the opening 4s formed in the gate insulating layer 4 and the One insulating layer 11 has an opening 11 s formed therein.
  • the depth of the contact hole CH_s is the sum of the thickness of the gate insulating layer 4 and the thickness of the first insulating layer 11.
  • the contact hole reaching the lower connection portion has only the opening formed in the first insulating layer 11, and the depth thereof is The thickness of the first insulating layer 11 is smaller than the depth of the contact hole CH_s.
  • the depth of the contact hole and the thickness of the insulating layer refer to the depth and thickness of the dielectric substrate 1 in the normal direction, respectively. The same applies to other contact holes and insulating layers unless otherwise specified.
  • the source terminal portion ST of the TFT substrate 101A is superior to the case where the lower connection portion is included in the source metal layer 7 because the lower connection portion 3s is included in the gate metal layer 3, for example. Reliable.
  • the opening 4s formed in the gate insulating layer 4 is formed so as to expose only a part of the lower connection portion 3s.
  • the opening 4s formed in the gate insulating layer 4 is inside the lower connection portion 3s. Therefore, all the regions in the opening 4 s have a laminated structure having the lower connection portion 3 s and the upper connection portion 13 s on the dielectric substrate 1.
  • the outside of the lower connection portion 3 s has a stacked structure including the gate insulating layer 4 and the first insulating layer 11. Thereby, the source terminal portion ST of the TFT substrate 101A has excellent reliability. From the viewpoint of obtaining excellent reliability, it is preferable that the sum of the thickness of the gate insulating layer 4 and the thickness of the first insulating layer 11 is large.
  • the TFT substrate 101A has a gate terminal portion GT in the non-transmission / reception region R2.
  • the gate terminal part GT has, for example, the same configuration as the source terminal part ST.
  • the gate terminal portion GT is generally provided for each gate bus line GL.
  • the gate terminal portion GT is formed on the gate terminal lower connection portion 3g (also simply referred to as “lower connection portion 3g”) and the gate insulating layer 4. 4 g, the opening 11 g formed in the first insulating layer 11, the gate terminal upper connection portion 13 g (also simply referred to as “upper connection portion 13 g”), and the second insulating layer 17. And 17 g of openings.
  • the lower connection portion 3g is included in the gate metal layer 3 and is electrically connected to the gate bus line GL.
  • the lower connection portion 3g extends from the gate bus line GL and is formed integrally with the gate bus line GL.
  • the opening 4g formed in the gate insulating layer 4 reaches the lower connecting portion 3g.
  • the opening 11 g formed in the first insulating layer 11 overlaps the opening 4 g formed in the gate insulating layer 4 when viewed from the normal direction of the dielectric substrate 1.
  • the opening 4g formed in the gate insulating layer 4 and the opening 11g formed in the first insulating layer 11 constitute a contact hole CH_g.
  • the upper connection portion 13 g is included in the lower conductive layer 13.
  • the upper connection portion 13g is formed on the first insulating layer 11 and in the contact hole CH_g, and is connected to the lower connection portion 3g in the contact hole CH_g.
  • the upper connecting portion 13g is in contact with the lower connecting portion 3g in the opening 4g formed in the gate insulating layer 4.
  • the opening 17g formed in the second insulating layer 17 reaches the upper connecting portion 13g.
  • all of the upper connecting portion 13g may overlap with the lower connecting portion 3g.
  • the gate terminal portion GT does not have a conductive portion included in the source metal layer 7, a conductive portion included in the patch metal layer 151, and a conductive portion included in the upper conductive layer 19.
  • the gate terminal part GT has the lower connection part 3g included in the gate metal layer 3, it has excellent reliability like the source terminal part ST.
  • the TFT substrate 101A has a CS terminal portion CT in the non-transmission / reception region R2.
  • the CS terminal section CT has the same configuration as the source terminal section ST and the gate terminal section GT, as shown in FIG. 8B.
  • the CS terminal portion CT may be provided corresponding to each CS bus line CL, for example.
  • the CS terminal portion CT includes a CS terminal lower connection portion 3c (also simply referred to as “lower connection portion 3c”) and an opening portion 4c formed in the gate insulating layer 4.
  • the lower connection portion 3 c is included in the gate metal layer 3.
  • the lower connection portion 3c is electrically connected to the CS bus line CL.
  • the lower connection portion 3c extends from the CS bus line CL and is integrally formed with the CS bus line CL.
  • the opening 4c formed in the gate insulating layer 4 reaches the lower connecting portion 3c.
  • the opening 11 c formed in the first insulating layer 11 overlaps the opening 4 c formed in the gate insulating layer 4 when viewed from the normal direction of the dielectric substrate 1.
  • the opening 4c formed in the gate insulating layer 4 and the opening 11c formed in the first insulating layer 11 constitute a contact hole CH_c.
  • the upper connection portion 13 c is included in the lower conductive layer 13.
  • the upper connection portion 13c is formed on the first insulating layer 11 and in the contact hole CH_c, and is connected to the lower connection portion 3c in the contact hole CH_c.
  • the upper connection portion 13 c is in contact with the lower connection portion 3 c in the opening 4 c formed in the gate insulating layer 4.
  • the opening 17c formed in the second insulating layer 17 reaches the upper connecting portion 13c.
  • all of the upper connecting portion 13c may overlap the lower connecting portion 3c.
  • the CS terminal portion CT does not have a conductive portion included in the source metal layer 7, a conductive portion included in the patch metal layer 151, and a conductive portion included in the upper conductive layer 19.
  • the CS terminal portion CT includes the lower connection portion 3c included in the gate metal layer 3, the CS terminal portion CT has excellent reliability like the source terminal portion ST.
  • the TFT substrate 101A has a first transfer terminal portion PT1 in the non-transmission / reception region R2.
  • the first transfer terminal portion PT1 is provided in the seal region Rs (that is, the first transfer terminal portion PT1 is provided in a seal portion surrounding the liquid crystal layer).
  • the first transfer terminal portion PT1 includes a first transfer terminal lower connection portion 3p1 (sometimes simply referred to as “lower connection portion 3p1”) and a gate.
  • An opening 4p1 formed in the insulating layer 4 an opening 11p1 formed in the first insulating layer 11, a first transfer terminal conductive portion 15p1 (also simply referred to as “conductive portion 15p1”), and a first. 2 has an opening 17p1 formed in the insulating layer 17, and an upper connection portion 19p1 for the first transfer terminal (also simply referred to as “upper connection portion 19p1”).
  • the lower connection portion 3p1 is included in the gate metal layer 3. That is, the lower connection portion 3p1 is formed of the same conductive film as the gate bus line GL. The lower connection portion 3p1 is electrically separated from the gate bus line GL. For example, when the same voltage as the slot voltage is supplied to the CS bus line CL, the lower connection portion 3p1 is electrically connected to the CS bus line CL, for example. As illustrated, the lower connection portion 3p1 may be extended from the CS bus line. However, the present invention is not limited to this example, and the lower connection portion 3p1 may be electrically separated from the CS bus line.
  • the opening 4p1 formed in the gate insulating layer 4 reaches the lower connection 3p1.
  • the opening 11 p 1 formed in the first insulating layer 11 overlaps the opening 4 p 1 formed in the gate insulating layer 4 when viewed from the normal direction of the dielectric substrate 1.
  • the opening 4p1 formed in the gate insulating layer 4 and the opening 11p1 formed in the first insulating layer 11 constitute a contact hole CH_p1.
  • the conductive portion 15p1 is included in the patch metal layer 15l.
  • the conductive portion 15p1 is formed on the first insulating layer 11 and in the contact hole CH_p1, and is connected to the lower connection portion 3p1 in the contact hole CH_p1.
  • the conductive portion 15p1 is in contact with the lower connection portion 3p1 in the opening 4p1.
  • the opening (contact hole) 17p1 formed in the second insulating layer 17 reaches the conductive portion 15p1.
  • the upper connection portion 19p1 is included in the upper conductive layer 19.
  • the upper connection portion 19p1 is formed on the second insulating layer 17 and in the opening portion 17p1, and is connected to the conductive portion 15p1 in the opening portion 17p1.
  • the upper connecting portion 19p1 is in contact with the conductive portion 15p1 in the opening 17p1.
  • the upper connecting portion 19p1 is connected to the transfer terminal upper connecting portion on the slot substrate side by, for example, a sealing material containing conductive particles (see FIG. 16B).
  • the first transfer terminal portion PT1 does not have a conductive portion included in the source metal layer 7 and a conductive portion included in the lower conductive layer 13.
  • the upper conductive layer 19 includes, for example, a transparent conductive layer (for example, an ITO layer).
  • the upper conductive layer 19 may be formed of only a transparent conductive layer, for example.
  • the upper conductive layer 19 may include a first upper conductive layer including a transparent conductive layer and a second upper conductive layer formed under the first upper conductive layer.
  • the second upper conductive layer is formed from, for example, one layer selected from the group consisting of a Ti layer, a MoNbNi layer, a MoNb layer, a MoW layer, a W layer, and a Ta layer, or a stack of two or more layers.
  • the first transfer terminal portion PT1 includes a conductive portion 15p1 between the lower connection portion 3p1 and the upper connection portion 19p1. Thereby, the first transfer terminal portion PT1 has an advantage that the electrical resistance between the lower connection portion 3p1 and the upper connection portion 19p1 is low.
  • all of the upper connecting portion 19p1 may overlap the conductive portion 15p1.
  • the lower connection portion 3p1 is disposed between two adjacent gate bus lines GL.
  • the two lower connection portions 3p1 arranged with the gate bus line GL interposed therebetween may be electrically connected via a conductive connection portion (not shown).
  • the conductive connection part that electrically connects the two lower connection parts 3p1 may be included in the source metal layer 7, for example.
  • the lower connection portion 3p1 is connected to the upper connection portion 19p1 via the conductive portion 15p1, but the contact hole CH_p1 is connected to one lower connection portion 3p1.
  • One or more may be provided.
  • One contact hole may be provided for one lower connection portion 3p1.
  • the number and shape of the contact holes are not limited to the illustrated example.
  • the upper connection portion 19p1 is connected to the conductive portion 15p1 by one opening portion 17p1, but one or more openings 17p1 may be provided for one upper connection portion 19p1.
  • a plurality of openings may be provided for one upper connection portion 19p1. The number and shape of the openings are not limited to the illustrated example.
  • the second transfer terminal portion PT2 is provided outside the seal region Rs (on the opposite side to the transmission / reception region R1). As shown in FIGS. 8B and 9D, the second transfer terminal portion PT2 includes a second transfer terminal lower connection portion 15p2 (also simply referred to as a “lower connection portion 15p2”), and a second transfer terminal portion PT2. 2 has an opening 17p2 formed in the insulating layer 17, and a second transfer terminal upper connection portion 19p2 (also simply referred to as “upper connection portion 19p2”).
  • the second transfer terminal portion PT2 has the same cross-sectional structure as the portion of the first transfer terminal portion PT1 that does not have the lower connection portion 3p1 and the contact hole CH_p1 (see FIG. 10A).
  • the lower connection portion 15p2 is included in the patch metal layer 15l.
  • the lower connection portion 15p2 extends from the first transfer terminal conductive portion 15p1, and is integrally formed with the first transfer terminal conductive portion 15p1.
  • the opening (contact hole) 17p2 formed in the second insulating layer 17 reaches the lower connection portion 15p2.
  • the upper connection portion 19p2 is included in the upper conductive layer 19.
  • the upper connection portion 19p2 is formed on the second insulating layer 17 and in the opening portion 17p2, and is connected to the lower connection portion 15p2 in the opening portion 17p2.
  • the upper connecting portion 19p2 is in contact with the lower connecting portion 15p2 in the opening 17p2.
  • the second transfer terminal portion PT2 does not have a conductive portion included in the gate metal layer 3, a conductive portion included in the source metal layer 7, and a conductive portion included in the lower conductive layer 13.
  • the upper connection portion 19p2 may be connected to the transfer terminal connection portion on the slot substrate side, for example, by a sealing material containing conductive particles.
  • TFT substrate 101A A manufacturing method of the TFT substrate 101A will be described with reference to FIGS.
  • FIG. 11 (a)-(e), FIG. 12 (a)-(d), FIG. 13 (a)-(c), FIG. 14 (a), (b), and FIG. 15 (a), (b).
  • FIG. 3B shows a cross section corresponding to FIG. 3B and FIGS. 9A to 9D (A-A ′ cross section to E-E ′ cross section of the TFT substrate 101A). Note that the cross section corresponding to FIG. 10A (the FF ′ cross section of the TFT substrate 101A) is not shown, but the cross section corresponding to FIG. 9D (the EE ′ cross section of the TFT substrate 101A). ).
  • a gate conductive film 3 ′ is formed on the dielectric substrate 1 by sputtering or the like.
  • the material of the conductive film 3 ′ for the gate is not particularly limited.
  • a film containing a metal such as, an alloy thereof, or a metal nitride thereof can be used as appropriate.
  • the gate conductive film 3 ′ a laminated film (MoN / Al) in which an Al film (thickness: for example, 150 nm) and a MoN film (thickness: for example, 100 nm) are laminated in this order is formed.
  • the gate conductive layer 3 ′ is patterned to form the gate metal layer 3 as shown in FIG. Specifically, the gate electrode 3G, the gate bus line GL, the lower auxiliary capacitance electrode 3C, the CS bus line CL, the connection portion 3a2 and the wiring 3w1 are formed in the antenna unit formation region, and the source lower portion is formed in the source-gate connection portion formation region. Connection wiring 3sg is formed, and lower connection portions 3s, 3g, 3c and 3p1 are formed in each terminal portion formation region.
  • the patterning of the gate conductive film 3 ′ is performed by wet etching.
  • a gate insulating film 4 an intrinsic amorphous silicon film 5 ′, and an n + -type amorphous silicon film 6 ′ are formed in this order so as to cover the gate metal layer 3.
  • the gate insulating layer 4 and the gate insulating film 4 are denoted by the same reference numerals.
  • the gate insulating film 4 can be formed by a CVD method or the like.
  • a silicon oxide (SiO 2 ) film, a silicon nitride (SixNy) film, a silicon oxynitride (SiOxNy; x> y) film, a silicon nitride oxide (SiNxOy; x> y) film, or the like is appropriately used.
  • a silicon nitride (SixNy) film having a thickness of 350 nm is formed.
  • an intrinsic amorphous silicon film 5 ′ having a thickness of 120 nm and an n + type amorphous silicon film 6 ′ having a thickness of 30 nm, for example, are formed.
  • the intrinsic amorphous silicon film 5 ′ and the n + -type amorphous silicon film 6 ′ are patterned to obtain the island-shaped semiconductor layer 5 and the contact layer 6 as shown in FIG.
  • the semiconductor film used for the semiconductor layer 5 is not limited to an amorphous silicon film.
  • an oxide semiconductor layer may be formed as the semiconductor layer 5.
  • a contact layer may not be provided between the semiconductor layer 5 and the source and drain electrodes.
  • a source conductive film 7 ′ is formed on the gate insulating film 4 and the contact layer 6 by sputtering or the like.
  • the material of the source conductive film 7 ′ is not particularly limited.
  • a film containing a metal such as, an alloy thereof, or a metal nitride thereof can be used as appropriate.
  • the conductive film 7 ′ for the source a stacked film (MoN / Al / thickness) in which MoN (thickness: for example 50 nm), Al (thickness: for example 150 nm) and MoN (thickness: for example 100 nm) are stacked in this order. MoN).
  • the source metal layer 7 is formed as shown in FIG. Specifically, the source electrode 7S, the drain electrode 7D, the source bus line SL, and the upper auxiliary capacitance electrode 7C are formed in the antenna unit formation region, and the source bus line connection portion 7sg is formed in the source-gate connection portion formation region. .
  • the contact layer 6 is also etched to form a source contact layer 6S and a drain contact layer 6D that are separated from each other.
  • the patterning of the source conductive film 7 ′ is performed by wet etching.
  • an MoN film and an Al film are simultaneously patterned by wet etching using an aqueous solution containing phosphoric acid, nitric acid and acetic acid. After that, for example, by dry etching, a portion of the contact layer located on the region that becomes the channel region of the semiconductor layer 5 is removed to form a gap portion, which is separated into the source contact layer 6S and the drain contact layer 6D. At this time, the vicinity of the surface of the semiconductor layer 5 is also etched in the gap portion (overetching). In this way, the TFT 10 is obtained.
  • the Al film is patterned by wet etching using, for example, an aqueous solution of phosphoric acid, acetic acid and nitric acid, and then dried.
  • the Ti film and the contact layer (n + type amorphous silicon layer) 6 may be patterned simultaneously by etching.
  • the source conductive film and the contact layer can be etched together.
  • the etching amount of the gap portion can be controlled more easily.
  • the source metal layer 7 is formed so as not to overlap at least a part of the connection part 3a2 and at least a part of the wiring 3w1.
  • the source metal layer 7 is formed so that at least a part of the source lower connection wiring 3sg does not overlap with the source bus line connection portion 7sg.
  • each terminal portion formation region does not have a conductive portion included in the source metal layer 7.
  • a first insulating film 11 is formed so as to cover the TFT 10 and the source metal layer 7.
  • the first insulating film 11 is formed by, for example, a CVD method.
  • silicon oxide (SiO 2) film a silicon nitride (SixNy) film, silicon oxynitride is used;; (x> y SiNxOy) film or the like as appropriate (SiOxNy x> y) film, a silicon nitride oxide be able to.
  • the first insulating film 11 is formed in contact with the channel region of the semiconductor layer 5.
  • a silicon nitride (SixNy) film having a thickness of 330 nm is formed as the first insulating film 11.
  • the first insulating layer 11 and the gate insulating layer 4 are formed by etching the first insulating film 11 and the gate insulating film 4 by a known photolithography process. .
  • an opening 11a1 (contact hole CH_a1) reaching a portion extending from the drain electrode 7D is formed in the first insulating film 11, and a contact hole CH_a2 reaching the connection portion 3a2 is formed.
  • a contact hole CH_a3 that is formed in the gate insulating film 4 and the first insulating film 11 and reaches the wiring 3w1 is formed in the gate insulating film 4 and the first insulating film 11.
  • a contact hole CH_p1 reaching the lower connection portion 3p1 is formed in the gate insulating film 4 and the first insulating film 11.
  • a contact hole CH_sg1 reaching the source lower connection wiring 3sg is formed in the gate insulating film 4 and the first insulating film 11, and an opening 11sg2 (contact hole CH_sg2) reaching the source bus line connection 7sg is formed. ) Is formed in the first insulating film 11.
  • a contact hole CH_s reaching the lower connection portion 3 s is formed in the gate insulating film 4 and the first insulating film 11.
  • a contact hole CH_g reaching the lower connection portion 3g is formed in the gate insulating film 4 and the first insulating film 11.
  • a contact hole CH_c reaching the lower connection portion 3 c is formed in the gate insulating film 4 and the first insulating film 11.
  • the first insulating film 11 and the gate insulating film 4 are etched using the source metal layer 7 as an etch stop.
  • the first insulating film 11 and the gate insulating film 4 are collectively etched and overlapped with a portion extending from the drain electrode 7D in a region overlapping with the connection portion 3a2 and the wiring 3w1.
  • the region only the first insulating film 11 is etched by the portion extending from the drain electrode 7D functioning as an etch stop.
  • contact holes CH_a1, CH_a2, and CH_a3 are obtained.
  • the contact hole CH_a2 has an opening 4a2 formed in the gate insulating film 4 and an opening 11a2 formed in the first insulating film 11. On the side surface of the contact hole CH_a2, the side surface of the opening 4a2 and the side surface of the opening 11a2 may be aligned.
  • the contact hole CH_a3 has an opening 4a3 formed in the gate insulating film 4 and an opening 11a3 formed in the first insulating film 11. On the side surface of the contact hole CH_a3, the side surface of the opening 4a3 and the side surface of the opening 11a3 may be aligned.
  • the side surfaces are aligned of two or more different layers is not only the case where the side surfaces exposed in the contact hole in these layers are flush with each other in the vertical direction, This includes the case of continuously forming an inclined surface such as a tapered shape. Such a configuration can be obtained, for example, by etching these layers using the same mask, or by etching the other layer using one layer as a mask.
  • the first insulating film 11 and the gate insulating film 4 are collectively etched using, for example, the same etchant.
  • the first insulating film 11 and the gate insulating film 4 are etched by dry etching using a fluorine-based gas.
  • the first insulating film 11 and the gate insulating film 4 may be etched using different etchants.
  • the first insulating film 11 and the gate insulating film 4 are etched together in the region overlapping the source lower connection wiring 3sg, and in the region overlapping the source bus line connection portion 7sg.
  • the first insulating film 11 is etched by the source bus line connection portion 7sg functioning as an etch stop. Thereby, contact holes CH_sg1 and CH_sg2 are obtained.
  • the contact hole CH_sg1 has an opening 4sg1 formed in the gate insulating layer 4 and an opening 11sg1 formed in the first insulating layer 11.
  • at least a part of the source lower connection wiring 3 sg is formed so as not to overlap with the source bus line connection part 7 sg, so that the contact hole CH_sg 1 is formed in the gate insulating film 4 and the first insulating film 11.
  • the side surface of the opening 4sg1 and the side surface of the opening 11sg1 may be aligned.
  • the first insulating film 11 and the gate insulating film 4 are etched together to form a contact hole CH_p1.
  • the contact hole CH_p1 has an opening 4p1 formed in the gate insulating film 4 and an opening 11p1 formed in the first insulating film 11.
  • the side surface of the opening 4p1 and the side surface of the opening 11p1 may be aligned.
  • the first insulating film 11 and the gate insulating film 4 are etched together to form a contact hole CH_s.
  • the contact hole CH_s has an opening 4 s formed in the gate insulating film 4 and an opening 11 s formed in the first insulating film 11.
  • the side surface of the opening 4s and the side surface of the opening 11s may be aligned.
  • the first insulating film 11 and the gate insulating film 4 are etched together to form a contact hole CH_g.
  • the contact hole CH_g has an opening 4 g formed in the gate insulating film 4 and an opening 11 g formed in the first insulating film 11.
  • the side surface of the opening 4g and the side surface of the opening 11g may be aligned.
  • the first insulating film 11 and the gate insulating film 4 are etched together to form a contact hole CH_c.
  • the contact hole CH_c has an opening 4 c formed in the gate insulating film 4 and an opening 11 c formed in the first insulating film 11.
  • the side surface of the opening 4c and the side surface of the opening 11c may be aligned.
  • a lower conductive film 13 ′ is formed in the contact hole CH_s, the contact hole CH_g, and the contact hole CH_c by, for example, sputtering.
  • an ITO (indium tin oxide) film, an IZO film, a ZnO film (zinc oxide film), or the like can be used as the lower conductive film 13 ′.
  • an ITO film with a thickness of 70 nm is formed.
  • the lower conductive layer 13 ' is patterned to form the lower conductive layer 13 as shown in FIG. Specifically, in the source-gate connection portion formation region, the source bus line upper connection portion 13sg that contacts the source lower connection wiring 3sg in the contact hole CH_sg1 and contacts the source bus line connection portion 7sg in the contact hole CH_sg2; An upper connection portion 13s in contact with the lower connection portion 3s in the contact hole CH_s in the source terminal portion formation region; an upper connection portion 13g in contact with the lower connection portion 3g in the contact hole CH_g in the gate terminal portion formation region; In the terminal portion formation region, the upper connection portion 13c that contacts the lower connection portion 3c is formed in the contact hole CH_c.
  • a patch conductive film 15 ′ is formed on the lower conductive layer 13 and the first insulating layer 11.
  • the same material as that of the gate conductive film 3 ′ or the source conductive film 7 ′ can be used.
  • a laminated film (Cu / Ti) including a Ti film (thickness: 20 nm, for example) and a Cu film (thickness: 500 nm, for example) in this order is formed as the patch conductive film 15 ′.
  • a laminated film including a MoN film (thickness: for example, 50 nm), an Al film (thickness: for example, 1000 nm), and a MoN film (thickness: for example, 50 nm) in this order. / MoN) may be formed.
  • the patch conductive film is preferably set to be thicker than the gate conductive film and the source conductive film. As a result, by reducing the sheet resistance of the patch electrode, it is possible to reduce a loss in which the vibration of free electrons in the patch electrode changes to heat.
  • a suitable thickness of the conductive film for patch is, for example, 0.3 ⁇ m or more. If it is thinner than this, the sheet resistance becomes 0.10 ⁇ / sq or more, which may cause a problem of increased loss.
  • the thickness of the conductive film for patch is, for example, 3 ⁇ m or less, more preferably 2 ⁇ m or less. If it is thicker than this, the substrate may be warped due to thermal stress during the process. If the warpage is large, problems such as conveyance trouble, chipping of the substrate, or cracking of the substrate may occur in the mass production process.
  • the patch conductive layer 15 ' is patterned to form a patch metal layer 151 as shown in FIG. Specifically, the patch electrode 15 and the connection portions 15a1 and 15a2 are formed in the antenna unit formation region, the conductive portion 15p1 is formed in the first transfer terminal portion formation region, and the lower connection portion 15p2 is formed in the second transfer terminal portion formation region. Form.
  • connection portion 15a1 is formed to be connected to a portion extending from the drain electrode 7D in the contact hole CH_a1, and the connection portion 15a2 is connected to the connection portion 3a2 in the contact hole CH_a2. It is formed so that.
  • the patch electrode 15 is formed so as to be connected to the wiring 3w1 in the contact hole CH_a3.
  • the conductive portion 15p1 is formed so as to be connected to the lower connection portion 3p1 in the contact hole CH_p1.
  • a laminated film (MoN / Al / MoN) in which MoN, Al, and MoN are laminated in this order is formed as the patch conductive film 15 ′
  • patterning of the patch conductive film 15 ′ is performed by using, for example, phosphorous as an etchant.
  • the MoN film and Al film are simultaneously patterned by wet etching using an aqueous solution containing acid, nitric acid and acetic acid.
  • the patch conductive film 15 ′ is wet-etched using, for example, a mixed acid aqueous solution as an etchant. Can be patterned.
  • the patch conductive film 15 ′ in the source-gate connection portion formation region is removed. Since the source bus line upper connection portion 13sg is formed in the contact hole CH_sg1 and the contact hole CH_sg2, in the patterning process of the patch conductive film 15 ′, the source lower connection wiring 3sg and / or the source bus line connection by etching is performed. Damage to the part 7sg is reduced.
  • a portion of the source lower connection wiring 3sg exposed by the contact hole CH_sg1 is covered with the source bus line upper connection portion 13sg, and is exposed by the contact hole CH_sg2 of the source bus line connection portion 7sg.
  • the covered portion is covered with the source bus line upper connecting portion 13sg.
  • the second insulating film 17 is formed on the patch metal layer 151, the lower conductive layer 13, and the first insulating layer 11.
  • the second insulating film 17 is formed by, for example, a CVD method.
  • a silicon oxide (SiO 2 ) film, a silicon nitride (SixNy) film, a silicon oxynitride (SiOxNy; x> y) film, a silicon nitride oxide (SiNxOy; x> y) film, or the like is used as appropriate.
  • a silicon nitride (SixNy) film having a thickness of 100 nm is formed.
  • the second insulating film 17 is formed so as to cover the patch metal layer 15l.
  • the second insulating film 17 is etched by a known photolithography process to form the second insulating layer 17 as shown in FIG. Specifically, in the source terminal portion formation region, an opening 17s reaching the lower connection portion 3s is formed. In the gate terminal portion formation region, an opening portion 17g reaching the lower connection portion 3g is formed. In the CS terminal portion formation region, an opening 17c reaching the lower connection portion 3c is formed. In the first transfer terminal portion formation region, an opening 17p1 reaching the conductive portion 15p1 is formed. In the second transfer terminal portion formation region, an opening 17p2 reaching the lower connection portion 15p2 is formed.
  • An upper conductive film 19 ′ is formed on the second insulating layer 17, in the opening 17s, in the opening 17g, in the opening 17c, in the opening 17p1, and in the opening 17p2, for example, by sputtering.
  • the upper conductive film 19 ' includes, for example, a transparent conductive film.
  • the transparent conductive film for example, an ITO (indium tin oxide) film, an IZO film, a ZnO film (zinc oxide film), or the like can be used.
  • an ITO film having a thickness of 70 nm is used as the upper conductive film 19 ′.
  • the upper conductive layer 19 ' is patterned to form the upper conductive layer 19 as shown in FIG. Specifically, the upper connection portion 19p1 connected to the conductive portion 15p1 in the opening portion 17p1 in the first transfer terminal portion formation region and the lower connection portion 15p2 in the opening portion 17p2 in the second transfer terminal portion formation region.
  • the upper connection portion 19p2 to be formed is formed. Thereby, the antenna unit region U, the source-gate connection part SG, the source terminal part ST, the gate terminal part GT, the CS terminal part CT, the first transfer terminal part PT1, and the second transfer terminal part PT2 are obtained.
  • the TFT substrate 101A is manufactured.
  • FIG. 16A is a cross-sectional view schematically showing the antenna unit region U and the terminal portion IT in the slot substrate 201.
  • the slot substrate 201 includes a dielectric substrate 51 having a front surface and a back surface, a third insulating layer 52 formed on the surface of the dielectric substrate 51, a slot electrode 55 formed on the third insulating layer 52, and a slot electrode. And a fourth insulating layer 58 covering 55.
  • the reflective conductive plate 65 is disposed so as to face the back surface of the dielectric substrate 51 through a dielectric layer (air layer) 54.
  • the slot electrode 55 and the reflective conductive plate 65 function as walls of the waveguide 301.
  • a plurality of slots 57 are formed in the slot electrode 55 in the transmission / reception region R1.
  • the slot 57 is an opening that penetrates the slot electrode 55.
  • one slot 57 is arranged in each antenna unit region U.
  • the fourth insulating layer 58 is formed on the slot electrode 55 and in the slot 57.
  • the material of the fourth insulating layer 58 may be the same as the material of the third insulating layer 52.
  • the slot electrode 55 and the liquid crystal layer LC are not in direct contact, so that the reliability can be improved.
  • the slot electrode 55 is formed of a Cu layer, Cu may be eluted into the liquid crystal layer LC.
  • a void may be included in the Al layer.
  • the fourth insulating layer 58 can prevent the liquid crystal material from entering the voids of the Al layer. If the slot electrode 55 is produced by attaching an Al layer to the dielectric substrate 51 with an aluminum foil and bonding it, and then patterning it, the void problem can be avoided.
  • the slot electrode 55 includes a main layer 55M such as a Cu layer or an Al layer.
  • the slot electrode 55 may have a stacked structure including a main layer 55M and an upper layer 55U and a lower layer 55L arranged so as to sandwich the main layer 55M.
  • the thickness of the main layer 55M is set in consideration of the skin effect depending on the material, and may be, for example, 2 ⁇ m or more and 30 ⁇ m or less.
  • the thickness of the main layer 55M is typically larger than the thickness of the upper layer 55U and the lower layer 55L.
  • the main layer 55M is a Cu layer
  • the upper layer 55U and the lower layer 55L are Ti layers.
  • the adhesion between the slot electrode 55 and the third insulating layer 52 can be improved.
  • the upper layer 55U corrosion of the main layer 55M (for example, Cu layer) can be suppressed.
  • the reflective conductive plate 65 constitutes the wall of the waveguide 301, the reflective conductive plate 65 preferably has a thickness of 3 times or more, preferably 5 times or more of the skin depth.
  • the reflective conductive plate 65 for example, an aluminum plate or a copper plate having a thickness of several millimeters produced by cutting can be used.
  • a terminal section IT is provided in the non-transmission / reception area R2.
  • the terminal portion IT includes a slot electrode 55, a fourth insulating layer 58 that covers the slot electrode 55, and an upper connection portion 60.
  • the fourth insulating layer 58 has an opening reaching the slot electrode 55.
  • the upper connecting portion 60 is in contact with the slot electrode 55 in the opening.
  • the terminal portion IT is disposed in the seal region Rs and is connected to the transfer terminal portion in the TFT substrate by a seal resin containing conductive particles (transfer portion).
  • FIG. 16B is a schematic cross-sectional view for explaining the transfer part that connects the first transfer terminal part PT1 of the TFT substrate 101A and the terminal part IT of the slot substrate 201.
  • the same reference numerals are assigned to the same components as those in the previous drawings.
  • the upper connection portion 60 of the terminal portion IT is electrically connected to the first transfer terminal upper connection portion 19p1 of the first transfer terminal portion PT1 in the TFT substrate 101A.
  • the upper connection portion 60 and the upper connection portion 19p1 are connected via a resin (seal resin) 73 including the conductive beads 71 (also referred to as “seal portion 73”).
  • the upper connection portions 60 and 19p1 are both transparent conductive layers such as an ITO film and an IZO film, and an oxide film may be formed on the surface thereof.
  • these transparent conductive layers are bonded via a resin containing conductive beads (for example, Au beads) 71, so even if a surface oxide film is formed, the conductive beads are on the surface.
  • the conductive beads 71 may penetrate not only the surface oxide film but also the upper connection portions 60 and 19p1 which are transparent conductive layers, and may be in direct contact with the conductive portion 15p1 and the slot electrode 55.
  • the transfer unit may be disposed both at the center and the peripheral part of the scanning antenna 1000A (that is, inside and outside the donut-shaped transmission / reception region R1 when viewed from the normal direction of the scanning antenna 1000A), You may arrange
  • the transfer part may be disposed in the seal region Rs that encloses the liquid crystal, or may be disposed outside the seal region Rs (on the side opposite to the liquid crystal layer).
  • the slot substrate 201 can be manufactured, for example, by the following method.
  • a third insulating layer (thickness: for example, 200 nm) 52 is formed on a dielectric substrate.
  • a substrate such as a glass substrate or a resin substrate that has a high transmittance with respect to electromagnetic waves (small dielectric constant ⁇ M and dielectric loss tan ⁇ M ) can be used.
  • the dielectric substrate is preferably thin in order to suppress attenuation of electromagnetic waves.
  • the glass substrate may be thinned from the back side. Thereby, the thickness of a glass substrate can be reduced to 500 micrometers or less, for example.
  • components such as TFTs may be formed directly on the resin substrate, or may be formed on the resin substrate using a transfer method.
  • a resin film for example, a polyimide film
  • a constituent element is formed on the resin film by a process described later, and then the resin film on which the constituent element is formed and the glass substrate are combined.
  • a resin has a smaller dielectric constant ⁇ M and dielectric loss tan ⁇ M than glass.
  • the thickness of the resin substrate is, for example, 3 ⁇ m to 300 ⁇ m.
  • the resin material for example, liquid crystal polymer can be used in addition to polyimide.
  • the third insulating layer 52 is not particularly limited, for example, silicon oxide (SiO 2) film, a silicon nitride (SiNx) film, silicon oxynitride (SiOxNy; x> y) film, a silicon nitride oxide (SiNxOy; x> y ) A film or the like can be used as appropriate.
  • a metal film is formed on the third insulating layer 52 and patterned to obtain a slot electrode 55 having a plurality of slots 57.
  • a Cu film (or Al film) having a thickness of 2 ⁇ m to 5 ⁇ m may be used.
  • a laminated film in which Ti (thickness: for example 20 nm) and Cu (thickness: for example 3000 nm) are laminated in this order is used.
  • a laminated film in which a Ti film, a Cu film, and a Ti film are laminated in this order may be formed.
  • a fourth insulating layer (thickness: for example, 100 nm or 200 nm) 58 is formed on the slot electrode 55 and in the slot 57.
  • the material of the fourth insulating layer 58 may be the same as the material of the third insulating layer.
  • an opening reaching the slot electrode 55 is formed in the fourth insulating layer 58 in the non-transmission / reception region R2.
  • a transparent conductive film is formed on the fourth insulating layer 58 and in the opening of the fourth insulating layer 58, and this is patterned to form the upper connection portion 60 in contact with the slot electrode 55 in the opening. Thereby, the terminal part IT is obtained.
  • a TFT having the semiconductor layer 5 as an active layer is used as a switching element disposed in each pixel.
  • the semiconductor layer 5 is not limited to an amorphous silicon layer, and may be a polysilicon layer or an oxide semiconductor layer.
  • the oxide semiconductor included in the oxide semiconductor layer may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the oxide semiconductor layer may have a stacked structure of two or more layers.
  • the oxide semiconductor layer may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer.
  • a plurality of crystalline oxide semiconductor layers having different crystal structures may be included.
  • a plurality of amorphous oxide semiconductor layers may be included.
  • the energy gap of the oxide semiconductor included in the upper layer is preferably larger than the energy gap of the oxide semiconductor included in the lower layer.
  • the energy gap of the lower oxide semiconductor may be larger than the energy gap of the upper oxide semiconductor.
  • the oxide semiconductor layer may contain at least one metal element of In, Ga, and Zn, for example.
  • the oxide semiconductor layer includes, for example, an In—Ga—Zn—O-based semiconductor (eg, indium gallium zinc oxide).
  • Such an oxide semiconductor layer can be formed using an oxide semiconductor film containing an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT).
  • the TFT is suitably used as a driving TFT (for example, a TFT included in a driving circuit provided in a non-transmission / reception area) and a TFT provided in each antenna unit area.
  • the oxide semiconductor layer may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • an In—Sn—Zn—O-based semiconductor eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • the oxide semiconductor layer includes an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, an In—Zn—O based semiconductor, and a Zn—Ti—O based semiconductor.
  • Cd—Ge—O based semiconductor Cd—Pb—O based semiconductor, CdO (cadmium oxide), Mg—Zn—O based semiconductor, In—Ga—Sn—O based semiconductor, In—Ga—O based semiconductor, A Zr—In—Zn—O based semiconductor, an Hf—In—Zn—O based semiconductor, an Al—Ga—Zn—O based semiconductor, a Ga—Zn—O based semiconductor, or the like may be included.
  • the TFT 10 is a channel etch type TFT having a bottom gate structure.
  • the etch stop layer is not formed on the channel region, and the lower surfaces of the end portions on the channel side of the source and drain electrodes are arranged in contact with the upper surface of the semiconductor layer.
  • the channel etch type TFT is formed, for example, by forming a conductive film for a source / drain electrode on a semiconductor layer and performing source / drain separation. In the source / drain separation step, the surface portion of the channel region may be etched.
  • the TFT 10 may be an etch stop type TFT in which an etch stop layer is formed on the channel region.
  • the etch stop type TFT the lower surfaces of the end portions on the channel side of the source and drain electrodes are located, for example, on the etch stop layer.
  • an etch stop type TFT is formed by forming an etch stop layer that covers a portion of a semiconductor layer that becomes a channel region, and then forming a conductive film for a source / drain electrode on the semiconductor layer and the etch stop layer. Formed by performing separation.
  • the TFT 10 has a top contact structure in which the source and drain electrodes are in contact with the upper surface of the semiconductor layer, but the source and drain electrodes may be disposed in contact with the lower surface of the semiconductor layer (bottom contact structure). Further, the TFT 10 may have a bottom gate structure having a gate electrode on the dielectric substrate side of the semiconductor layer, or may have a top gate structure having a gate electrode above the semiconductor layer.
  • Modification 1 With reference to FIG. 17, the scanning antenna 1000 ⁇ / b> Aa and the TFT substrate 101 ⁇ / b> Aa included in the scanning antenna 1000 ⁇ / b> Aa of Modification 1 of the present embodiment will be described. Components common to the scanning antenna 1000A and the TFT substrate 101A are denoted by common reference numerals, and description thereof is omitted.
  • FIG. 17A is a schematic plan view of the antenna unit region U of the transmission / reception region R1 of the scanning antenna 1000Aa, and FIG. 17B is along the line AA ′ in FIG. It is typical sectional drawing of TFT substrate 101Aa.
  • the TFT substrate 101Aa provided in the scanning antenna 1000Aa is different from the TFT substrate 101A provided in the scanning antenna 1000A in that the connection portions 15a1 and 15a2 are not provided.
  • the source metal layer 7 of the TFT substrate 101Aa is further connected to the drain electrode 7D, and further includes a connection portion 7a2 that overlaps with the connection portion 3a2 when viewed from the normal direction of the dielectric substrate 1.
  • the connecting portion 7a2 is formed on the gate insulating layer 4 and in the opening 4a2 formed in the gate insulating layer 4, and is connected to the connecting portion 3a2 in the opening 4a2.
  • the connecting portion 7a2 is in contact with the connecting portion 3a2 in the opening 4a2.
  • the opening 4a2 formed in the gate insulating layer 4 may be referred to as a contact hole CH_a2x.
  • the connection portion 7a2 extends from the upper auxiliary capacitance electrode 7C formed integrally with the drain electrode 7D.
  • the drain electrode 7D and the patch electrode 15 are electrically connected via the upper auxiliary capacitance electrode 7C, the connection portions 7a2 and 3a2, and the wiring 3w1.
  • the patch drain connection portion included in the TFT substrate 101Aa includes an upper auxiliary capacitance electrode 7C, connection portions 7a2 and 3a2, and a wiring 3w1.
  • the same effect as that of the scanning antenna 1000A can be obtained.
  • the structure of the non-transmission / reception region R2 of the scanning antenna 1000Aa is not shown, but is the same as the scanning antenna 1000A, for example.
  • TFT substrate 101Aa A manufacturing method of the TFT substrate 101Aa will be described with reference to FIGS.
  • FIGS. 18A to 18G and FIGS. 19A to 19E are process cross-sectional views illustrating an example of a manufacturing method of the TFT substrate 101Aa. These drawings show a cross section corresponding to FIG. 17B (A-A ′ cross section of the TFT substrate 101 Aa). Illustration and description of the cross section of the non-transmission / reception region R2 of the TFT substrate 101Aa are omitted. Hereinafter, differences from the manufacturing method of the TFT substrate 101A described with reference to FIGS. 11 to 15 will be mainly described.
  • a gate metal layer 3, a gate insulating film 4, an island-shaped semiconductor layer 5, and a contact layer 6 are formed on a dielectric substrate 1.
  • FIG. 18A it differs from the manufacturing method of the TFT substrate 101A in that the gate insulating film 4 is etched by a known photolithography process. As a result, an opening 4a2 reaching the connecting portion 3a2 is formed.
  • a source conductive film 7 ′ is formed on the gate insulating film 4, in the opening 4 a 2 and on the contact layer 6.
  • the source conductive film 7 ' is patterned to form the source metal layer 7 as shown in FIG.
  • it differs from the manufacturing method of the TFT substrate 101A in that a connection portion 7a2 connected to the connection portion 3a2 is further formed in the opening 4a2.
  • a first insulating film 11 is formed so as to cover the TFT 10 and the source metal layer 7.
  • the first insulating layer 11 and the gate insulating layer 4 are formed by etching the first insulating film 11 and the gate insulating film 4 by a known photolithography process. .
  • a contact hole CH_a3 reaching the wiring 3w1 is formed in the gate insulating film 4 and the first insulating film 11 in the antenna unit formation region.
  • a lower conductive film 13 ' is formed on the first insulating film 11 and in the contact hole CH_a3.
  • the lower conductive layer 13 is formed by patterning the lower conductive film 13 '. As shown in FIG. 18G, the conductive portion included in the lower conductive layer 13 is not formed in the antenna unit formation region.
  • a patch conductive film 15 ′ is formed on the lower conductive layer 13 and the first insulating layer 11.
  • the patch conductive layer 15 ′ is patterned to form a patch metal layer 15 l as shown in FIG. 19B. Thereby, the patch electrode 15 is formed in the antenna unit formation region.
  • a second insulating film 17 is formed on the patch metal layer 15l, the lower conductive layer 13, and the first insulating layer 11, and then the second photolithography process is performed by a known photolithography process.
  • the second insulating layer 17 is formed by etching the two insulating film 17. As shown in FIG. 19C, no opening is formed in the second insulating film 17 in the antenna unit formation region.
  • an upper conductive film 19 ′ is formed on the second insulating layer 17.
  • the upper conductive layer 19 is formed by patterning the upper conductive film 19 ′. As shown in FIG. 19E, the conductive portion included in the upper conductive layer 19 is not formed in the antenna unit formation region.
  • the TFT substrate 101Aa is manufactured.
  • Modification 2 The scanning antenna 1000Ab and the TFT substrate 101Ab included in the scanning antenna 1000Ab of Modification 2 of the present embodiment will be described with reference to FIGS. Components common to the scanning antenna 1000 ⁇ / b> Aa and the TFT substrate 101 ⁇ / b> Aa are denoted by common reference numerals and description thereof is omitted.
  • FIG. 20A is a schematic plan view of the antenna unit region U of the transmission / reception region R1 of the scanning antenna 1000Ab, and FIG. 20B is along the line AA ′ in FIG. It is typical sectional drawing of TFT substrate 101Ab.
  • the wiring 3w2 included in the TFT substrate 101Ab extends in the minor axis direction of the slot 57 when viewed from the normal direction of the TFT substrate 101Ab and the slot substrate 201. In this respect, it is different from the wiring 3w1 included in the TFT substrate 101Aa.
  • the drain electrode 7D and the patch electrode 15 are electrically connected via the upper auxiliary capacitance electrode 7C, the connection portions 7a2 and 3a2, and the wiring 3w2.
  • the patch drain connection portion of the TFT substrate 101Ab includes an upper auxiliary capacitance electrode 7C, connection portions 7a2 and 3a2, and a wiring 3w2.
  • the same effect as that of the scanning antenna 1000A can be obtained.
  • the scanning antenna 1002R of Reference Example 2 including the wiring 15w2 included in the patch metal layer 15l and extending in the minor axis direction of the slot 57 is formed on the patch metal layer 15l.
  • the antenna performance is inferior to that of the scanning antenna 1001R of Reference Example 1 that includes the wiring 15w1 that is included and extends in the major axis direction of the slot 57.
  • the scanning antenna according to the embodiment of the present invention may have a wiring 3w1 extending in the longitudinal direction of the slot 57 like the scanning antenna 1000A shown in FIG. Like the scanning antenna 1000 Ab shown in FIG. 20, the wiring 57 may extend in the short axis direction of the slot 57. None have superiority or inferiority in that they have excellent antenna performance.
  • the scanning antenna 1000Ab is different from the scanning antenna 1000Aa in the structure of the non-transmission / reception region R2.
  • the TFT substrate 101Ab does not have the lower conductive layer 13.
  • the lower conductive layer 13 can be omitted, so that the number of manufacturing steps and the manufacturing cost can be reduced as compared with the TFT substrate 101Aa.
  • the structure of the non-transmission / reception region R2 of the scanning antenna 1000Ab is not limited to the illustrated example.
  • FIGS. 21A and 21B are schematic plan views of the non-transmission / reception region R2 of the TFT substrate 101Ab, and FIGS. 22A to 22D are respectively the non-transmission / reception regions of the TFT substrate 101Ab. It is typical sectional drawing of R2.
  • FIG. 21A shows the source-gate connection portion SG and the source terminal portion ST provided in the non-transmission / reception region R2
  • FIG. 21B shows the transfer terminal portion PT provided in the non-transmission / reception region R2.
  • the gate terminal part GT and the CS terminal part CT are shown.
  • FIG. 22A shows a cross section of the first transfer terminal portion PT1 along the line BB ′ in FIG. 21B
  • FIG. 22B shows C in FIG. 21A.
  • FIG. 22C shows a cross section of the source terminal portion ST along the line DD ′ in FIG. 21A.
  • FIG. 22C shows a cross section of the source-gate connecting portion SG along the line ⁇ C ′.
  • FIG. 22 (d) shows a cross section of the second transfer terminal portion PT2 along the line EE ′ in FIG. 21 (b).
  • the source-gate connecting portion SG of the TFT substrate 101Ab includes a source lower connecting wire 3sgA, an opening 4sgA formed in the gate insulating layer 4, and a source bus. Line connection portion 7sgA.
  • the source lower connection wiring 3 sgA is included in the gate metal layer 3.
  • the source lower connection wiring 3sgA is electrically isolated from the gate bus line GL.
  • the opening 4sgA formed in the gate insulating layer 4 reaches the source lower connection wiring 3sgA.
  • the opening 4sgA may be referred to as a contact hole CH_sgA.
  • the source bus line connection portion 7sgA is included in the source metal layer 7 and is electrically connected to the source bus line SL.
  • the source bus line connection portion 7sgA extends from the source bus line SL and is formed integrally with the source bus line SL.
  • the source bus line connection portion 7sgA is formed on the gate insulating layer 4 and in the contact hole CH_sgA, and is connected to the source lower connection wiring 3sgA in the contact hole CH_sgA.
  • the source bus line connection portion 7sgA is in contact with the source lower connection wiring 3sgA in the contact hole CH_sgA.
  • the source-gate connecting portion SG does not have a conductive portion included in the patch metal layer 15l and a conductive portion included in the upper conductive layer 19. Further, the source-gate connection portion SG does not have an opening formed in the first insulating layer 11.
  • the effect similar to that of the scanning antenna 1000A can be obtained also by having the source-gate connection SG having such a structure. That is, also in the scanning antenna 1000Ab, damage to the gate metal layer 3 and / or the source metal layer 7 in the step of etching the conductive film for patch for forming the patch metal layer 151 is reduced. Since the source-gate connecting portion SG of the scanning antenna 1000Ab does not have an opening formed in the first insulating layer 11, the gate metal layer 3 and the source metal layer 7 are not insulated from each other in the patterning step of the conductive film for patch. This is because it is covered with the layer 11 and is not exposed. Therefore, the scanning antenna 1000Ab has excellent operational stability. Details of the manufacturing method of the TFT substrate 101Ab will be described later.
  • Source terminal ST As shown in FIGS. 21A and 22C, the source terminal portion ST of the TFT substrate 101Ab is connected to the source lower connection wiring 3sgA formed in the source-gate connection portion SG.
  • Part 3 sA also simply referred to as “lower connection part 3 sA”
  • opening 4 sA formed in gate insulating layer 4
  • opening 11 sA formed in first insulating layer 11, and second insulating layer 17.
  • the source terminal upper connection portion 19sA also simply referred to as “upper connection portion 19sA”.
  • the lower connection portion 3 sA is included in the gate metal layer 3.
  • the lower connection portion 3sA is electrically connected to the source lower connection wiring 3sgA formed in the source-gate connection portion SG.
  • the lower connection portion 3sA extends from the source lower connection wiring 3sgA and is integrally formed with the source lower connection wiring 3sgA.
  • the opening 4sA formed in the gate insulating layer 4 reaches the lower connection 3sA.
  • the opening 11 sA formed in the first insulating layer 11 overlaps the opening 4 sA formed in the gate insulating layer 4 when viewed from the normal direction of the dielectric substrate 1.
  • the opening 17sA formed in the second insulating layer 17 overlaps the opening 11sA formed in the first insulating layer 11 when viewed from the normal direction of the dielectric substrate 1.
  • the upper connection portion 19 sA is included in the upper conductive layer 19.
  • the upper connecting portion 19sA is formed on the second insulating layer 17 and in the opening 4sA formed in the gate insulating layer 4, and is connected to the lower connecting portion 3sA in the opening 4sA formed in the gate insulating layer 4. ing.
  • the upper connection portion 19 sA is in contact with the lower connection portion 3 sA in the opening 4 sA formed in the gate insulating layer 4.
  • all of the upper connecting portion 19sA may overlap the lower connecting portion 3sA.
  • the source terminal portion ST does not include the conductive portion included in the source metal layer 7 and the conductive portion included in the patch metal layer 15l.
  • the source terminal portion ST of the TFT substrate 101Ab has the lower connection portion 3sA included in the gate metal layer 3, it has excellent reliability like the TFT substrate 101A.
  • the gate terminal portion GT of the TFT substrate 101Ab is formed on the gate terminal lower connection portion 3gA (also simply referred to as “lower connection portion 3gA”) and the gate insulating layer 4.
  • the opening 4gA, the opening 11gA formed in the first insulating layer 11, the opening 17gA formed in the second insulating layer 17, and the gate terminal upper connection portion 19gA (simply referred to as “upper connection portion 19gA”). There is also.
  • the lower connection portion 3gA is included in the gate metal layer 3 and is electrically connected to the gate bus line GL.
  • the lower connection portion 3gA extends from the gate bus line GL and is formed integrally with the gate bus line GL.
  • the opening 4gA formed in the gate insulating layer 4 reaches the lower connection 3gA.
  • the opening 11gA formed in the first insulating layer 11 overlaps the opening 4gA formed in the gate insulating layer 4 when viewed from the normal direction of the dielectric substrate 1.
  • the opening 17gA formed in the second insulating layer 17 overlaps the opening 11gA formed in the first insulating layer 11 when viewed from the normal direction of the dielectric substrate 1.
  • the upper connection portion 19 gA is included in the upper conductive layer 19.
  • the upper connecting portion 19gA is formed on the second insulating layer 17 and in the opening 4gA formed in the gate insulating layer 4, and is connected to the lower connecting portion 3gA in the opening 4gA.
  • the upper connection portion 19gA is in contact with the lower connection portion 3gA in the opening 4gA.
  • all of the upper connecting portion 19gA may overlap with the lower connecting portion 3gA.
  • the gate terminal portion GT does not have a conductive portion included in the source metal layer 7 and a conductive portion included in the patch metal layer 15l.
  • the gate terminal portion GT includes the lower connection portion 3gA included in the gate metal layer 3, the gate terminal portion GT has excellent reliability like the source terminal portion ST.
  • the CS terminal portion CT of the TFT substrate 101Ab is formed on the CS terminal lower connection portion 3cA (also simply referred to as “lower connection portion 3cA”) and the gate insulating layer 4.
  • the opening 4cA, the opening 11cA formed in the first insulating layer 11, the opening 17cA formed in the second insulating layer 17, and the CS terminal upper connection portion 19cA (simply referred to as “upper connection portion 19cA”).
  • upper connection portion 19cA there is also.
  • the lower connection portion 3 cA is included in the gate metal layer 3.
  • the lower connection portion 3cA is electrically connected to the CS bus line CL.
  • the lower connection portion 3cA extends from the CS bus line CL and is formed integrally with the CS bus line CL.
  • the opening 4cA formed in the gate insulating layer 4 reaches the lower connection 3cA.
  • the opening 11cA formed in the first insulating layer 11 overlaps the opening 4cA formed in the gate insulating layer 4 when viewed from the normal direction of the dielectric substrate 1.
  • the opening 17cA formed in the second insulating layer 17 overlaps the opening 11cA formed in the first insulating layer 11 when viewed from the normal direction of the dielectric substrate 1.
  • the upper connecting portion 19 cA is included in the upper conductive layer 19.
  • the upper connecting portion 19cA is formed on the second insulating layer 17 and in the opening 4cA formed in the gate insulating layer 4, and is connected to the lower connecting portion 3cA in the opening 4cA.
  • the upper connection portion 19cA is in contact with the lower connection portion 3cA in the opening 4cA.
  • all of the upper connecting portion 19cA may overlap with the lower connecting portion 3cA.
  • the CS terminal portion CT does not have a conductive portion included in the source metal layer 7 and a conductive portion included in the patch metal layer 15l.
  • the CS terminal portion CT includes the lower connection portion 3cA included in the gate metal layer 3, the CS terminal portion CT has excellent reliability like the source terminal portion ST.
  • the first transfer terminal portion PT1 includes a first transfer terminal lower connection portion 3p1A (also simply referred to as “lower connection portion 3p1A”) and a gate.
  • An opening 4p1A formed in the insulating layer 4 a first transfer terminal conductive portion 7p1A (also simply referred to as “conductive portion 7p1A”), an opening 11p1A formed in the first insulating layer 11, 2 has an opening 17p1A formed in the insulating layer 17, and a first transfer terminal upper connection portion 19p1A (also simply referred to as “upper connection portion 19p1A”).
  • the lower connection portion 3p1A is included in the gate metal layer 3.
  • the lower connection portion 3p1A is electrically separated from the gate bus line GL.
  • the lower connection portion 3p1A is electrically connected to the CS bus line CL, for example.
  • the lower connection portion 3p1A may be extended from the CS bus line.
  • the present invention is not limited to this example, and the lower connection portion 3p1A may be electrically separated from the CS bus line.
  • the opening 4p1A formed in the gate insulating layer 4 reaches the lower connection 3p1A.
  • the conductive portion 7p1A is included in the source metal layer 7.
  • the conductive portion 7p1A is formed on the gate insulating layer 4 and in the opening 4p1A formed in the gate insulating layer 4, and is connected to the lower connection portion 3p1A in the opening 4p1A.
  • the conductive portion 7p1A is in contact with the lower connection portion 3p1A in the opening 4p1A.
  • the opening 11p1A formed in the first insulating layer 11 reaches the conductive portion 7p1A.
  • the opening 17p1A formed in the second insulating layer 17 overlaps the opening 11p1A formed in the first insulating layer 11 when viewed from the normal direction of the dielectric substrate 1.
  • the upper connection portion 19p1A is included in the upper conductive layer 19.
  • the upper connection portion 19p1 is formed on the second insulating layer 17 and in the opening portion 11p1A formed in the first insulating layer 11, and is connected to the conductive portion 7p1A in the opening portion 11p1A.
  • the upper connection portion 19p1A is in contact with the conductive portion 7p1A in the opening portion 11p1A.
  • the first transfer terminal portion PT1 does not have a conductive portion included in the patch metal layer 15l.
  • the first transfer terminal portion PT1 includes a conductive portion 7p1A between the lower connection portion 3p1A and the upper connection portion 19p1A. Accordingly, the first transfer terminal portion PT1 has an advantage that the electrical resistance between the lower connection portion 3p1A and the upper connection portion 19p1A is low.
  • all of the upper connecting portion 19p1A may overlap with the conductive portion 7p1A.
  • all of the upper connecting portion 19p1A may overlap with the lower connecting portion 3p1A.
  • the second transfer terminal portion PT2 of the TFT substrate 101Ab has, for example, the same cross-sectional structure as the first transfer terminal portion PT1.
  • the second transfer terminal portion PT2 includes a second transfer terminal lower connection portion 3p2A (also simply referred to as “lower connection portion 3p2A”), an opening 4p2A formed in the gate insulating layer 4, and a second transfer terminal.
  • Conductive portion 7p2A also simply referred to as “conductive portion 7p2A”
  • opening 11p2A formed in first insulating layer 11
  • opening 17p2A formed in second insulating layer 17
  • the terminal upper connection portion 19p2A (also simply referred to as “upper connection portion 19p2A”) is provided.
  • the lower connection portion 3p2A is included in the gate metal layer 3.
  • the lower connection portion 3p2A is electrically separated from the gate bus line GL.
  • the lower connection portion 3p2A is electrically connected to, for example, the CS bus line CL.
  • the lower connection portion 3p2A is integrally formed with the first transfer terminal lower connection portion 3p1A.
  • the opening 4p2A formed in the gate insulating layer 4 reaches the lower connection portion 3p2A.
  • the conductive portion 7p2A is included in the source metal layer 7.
  • the conductive portion 7p2A is formed on the gate insulating layer 4 and in the opening 4p2A formed in the gate insulating layer 4, and is connected to the lower connection portion 3p2A in the opening 4p2A.
  • the conductive portion 7p2A is in contact with the lower connection portion 3p2A in the opening 4p2A.
  • the opening 11p2A formed in the first insulating layer 11 reaches the conductive portion 7p2A.
  • the opening 17p2A formed in the second insulating layer 17 overlaps the opening 11p2A formed in the first insulating layer 11 when viewed from the normal direction of the dielectric substrate 1.
  • the upper connection portion 19p2A is included in the upper conductive layer 19.
  • the upper connection portion 19p2 is formed on the second insulating layer 17 and in the opening portion 11p2A formed in the first insulating layer 11, and is connected to the conductive portion 7p2A in the opening portion 11p2A.
  • the upper connecting portion 19p2A is in contact with the conductive portion 7p2A in the opening portion 11p2A.
  • the second transfer terminal portion PT2 does not have a conductive portion included in the patch metal layer 15l.
  • TFT substrate 101Ab A manufacturing method of the TFT substrate 101Ab will be described with reference to FIGS.
  • FIGS. 23 (a) to (e), FIGS. 24 (a) to (d), FIGS. 25 (a) to (c), and FIGS. 26 (a) and 26 (b) are examples of the manufacturing method of the TFT substrate 101Ab. It is process sectional drawing which shows these. Each of these drawings shows a cross section corresponding to FIGS. 20B and 22A to 22D (A-A ′ cross section to E-E ′ cross section of the TFT substrate 101Ab).
  • FIGS. 18 and 19 differences from the manufacturing method of the TFT substrate 101Aa described with reference to FIGS. 18 and 19 will be mainly described.
  • a gate conductive film 3 ′ is formed on the dielectric substrate 1.
  • the gate conductive layer 3 ′ is patterned to form the gate metal layer 3 as shown in FIG.
  • the wiring 3w2 is formed in the antenna unit formation region.
  • the source lower connection wiring 3sgA is formed in the source-gate connection portion formation region, and the lower connection portions 3sA, 3gA, 3cA, 3p1 and 3p2A are formed in each terminal portion formation region.
  • a gate insulating film 4 an intrinsic amorphous silicon film 5 ′, and an n + -type amorphous silicon film 6 ′ are formed in this order so as to cover the gate metal layer 3.
  • the gate insulating film 4 is etched by a known photolithography process.
  • an opening 4sgA reaching the source lower connection wiring 3sgA is formed in the source-gate connection portion formation region, and an opening 4p1A reaching the lower connection portion 3p1A is formed in the first transfer terminal portion formation region.
  • the method is different from the method for manufacturing the TFT substrate 101Aa in that the opening 4p2A reaching the lower connection portion 3p2A is formed in the transfer terminal portion formation region.
  • the source conductive film 7 is formed on the gate insulating film 4, in the opening 4 a 2, in the opening 4 sgA, in the opening 4 p 1 A, in the opening 4 p 2 A, and on the contact layer 6. 'Form.
  • the source conductive film 7 ′ a laminated film (MoN / Al / thickness) in which Ti (thickness: for example 20 nm), Al (thickness: for example 380 nm) and MoN (thickness: for example 100 nm) are laminated in this order. Ti) is formed.
  • the source metal layer 7 is formed as shown in FIG.
  • the source bus line connection portion 7sgA connected to the source lower connection wiring 3sgA is formed in the opening 4sgA in the source-gate connection portion formation region, and the opening 4p1A in the first transfer terminal portion formation region.
  • the conductive portion 7p1A connected to the lower connection portion 3p1A is formed, and the conductive portion 7p2A connected to the lower connection portion 3p2A is formed in the opening 4p2A in the second transfer terminal portion formation region. Different from the manufacturing method.
  • the patterning of the source conductive film 7 ′ is performed by simultaneously patterning the MoN film and the Al film by wet etching using an aqueous solution containing phosphoric acid, nitric acid and acetic acid, for example, and then dry etching to form the Ti film and the contact layer. This is performed by patterning the (n + -type amorphous silicon layer) 6 simultaneously.
  • a first insulating film 11 is formed so as to cover the TFT 10 and the source metal layer 7.
  • the first insulating film 11 for example, a silicon nitride (SixNy) film having a thickness of 100 nm is formed.
  • the first insulating layer 11 and the gate insulating layer 4 are formed by etching the first insulating film 11 and the gate insulating film 4 by a known photolithography process.
  • a contact hole CH_a3 reaching the wiring 3w2 is formed in the gate insulating film 4 and the first insulating film 11 in the antenna unit formation region.
  • an opening 11p1A reaching the conductive portion 7p1A is formed in the first insulating film 11, and in the second transfer terminal portion formation region, the opening 11p2A reaching the conductive portion 7p2A is first insulated. Formed on the film 11.
  • an opening 4sA reaching the lower connection portion 3sA is formed in the gate insulating film 4, an opening 11sA overlapping the opening 4sA is formed in the first insulating film 11, and in the gate terminal portion forming region, An opening 4gA reaching the lower connection portion 3gA is formed in the gate insulating film 4, an opening 11gA overlapping the opening 4gA is formed in the first insulating film 11, and an opening reaching the lower connection portion 3cA in the CS terminal portion formation region.
  • the portion 4cA is formed in the gate insulating film 4, and the opening 11cA that overlaps the opening 4cA is formed in the first insulating film 11.
  • a patch conductive film 15 ′ is formed on the first insulating layer 11, in the contact hole CH_a3, in the opening 11p1A, in the opening 11p2A, in the opening 4sA, in the opening 4gA, and in the opening 4cA.
  • a patch conductive film 15 ′ is formed as the conductive film for patch 15 ′.
  • a laminated film MoN / Al / thickness in which Ti (thickness: eg 20 nm), Al (thickness: eg 380 nm) and MoN (thickness: eg 100 nm) are laminated in this order. Ti) is formed.
  • the patch conductive layer 15 ′ is patterned to form a patch metal layer 15 l as shown in FIG. Specifically, the patch electrode 15 is formed in the antenna unit formation region. The patch electrode 15 is formed so as to be connected to the wiring 3w2 in the contact hole CH_a3. The patterning of the patch conductive film 15 ′ is performed in the same manner as the patterning of the source conductive film 7 ′, for example.
  • the source bus line connection portion 7 sgA and the source lower connection wiring 3 sgA formed in the source-gate connection portion formation region are covered with the first insulating layer 11. Therefore, the source bus line connection portion 7sgA and the source lower connection wiring 3sgA are hardly subjected to etching damage in the patterning process of the patch conductive film 15 '.
  • a second insulating film 17 is formed on the patch metal layer 151 and the first insulating layer 11.
  • the second insulating film 17 is etched by a known photolithography process to form the second insulating layer 17 as shown in FIG. Specifically, an opening 17p1A that overlaps the opening 11p1A is formed in the first transfer terminal portion formation region, and an opening 17p2A that overlaps the opening 11p2A is formed in the second transfer terminal portion formation region.
  • An opening 17sA that overlaps the opening 11sA is formed in the formation region, an opening 17gA that overlaps the opening 11gA is formed in the gate terminal formation region, and an opening 17cA that overlaps the opening 11cA in the CS terminal formation region.
  • the upper conductive film 19 is formed on the second insulating layer 17, in the opening 11p1A, in the opening 11p2A, in the opening 4sA, in the opening 4gA, and in the opening 4cA. 'Form.
  • the upper conductive layer 19 ' is patterned to form the upper conductive layer 19 as shown in FIG. Specifically, the upper connection portion 19p1A connected to the conductive portion 7p1A is formed in the opening 11p1A in the first transfer terminal portion formation region, and the conductive portion in the opening 11p2A in the second transfer terminal portion formation region.
  • An upper connection portion 19p2A connected to 7p2A is formed, an upper connection portion 19sA connected to the lower connection portion 3sA is formed in the opening 4sA in the source terminal portion formation region, and an opening portion is formed in the gate terminal portion formation region.
  • the upper connection portion 19gA connected to the lower connection portion 3gA is formed within 4gA, and the upper connection portion 19cA connected to the lower connection portion 3cA is formed within the opening 4cA in the CS terminal portion formation region.
  • the TFT substrate 101Ab is manufactured.
  • the patch electrode was included in a conductive layer different from both the conductive layer including the gate electrode of the TFT and the conductive layer including the source electrode of the TFT.
  • the TFT substrate used for the scanning antenna of this embodiment differs from the previous embodiment in that the patch electrode is included in the source metal layer.
  • FIG. 27A is a schematic plan view of the antenna unit region U of the transmission / reception region R1 of the scanning antenna 1000B, and FIG. 27B is along the line AA ′ in FIG. It is typical sectional drawing of TFT substrate 101B.
  • the TFT substrate 101B is different from the TFT substrate 101Aa in that it has a patch electrode 7PE included in the source metal layer 7.
  • the TFT substrate 101B does not have the patch metal layer 151, the second insulating layer 17, and the lower conductive layer 13.
  • the patch drain connecting portion of the TFT substrate 101B is a conductive layer closer to the dielectric substrate 1 than the patch electrode 7PE, and is the electrode closer to the dielectric substrate 1 of the gate electrode 3G of the TFT 10 or the source electrode 7S of the TFT 10 A conductive portion included in the conductive layer including.
  • the gate metal layer 3 is closer to the dielectric substrate 1 among the gate metal layer 3 including the gate electrode 3G of the TFT 10 and the source metal layer 7 including the source electrode 7S of the TFT 10.
  • the patch drain connection portion of the TFT substrate 101B includes a wiring 3w1 included in the gate metal layer 3.
  • the conductive layer including the patch electrode (here, the source metal layer 7) does not include conductive portions other than the patch electrode 7PE inside and in the vicinity of the slot 57. . Thereby, the scanning antenna 1000B has excellent antenna performance.
  • the gate insulating layer 4 reaches the wiring 3w1 and has an opening 4a3 that overlaps the patch electrode 7PE when viewed from the normal direction of the dielectric substrate 1.
  • the opening 4a3 may be referred to as a contact hole CH_a3x.
  • the patch electrode 7PE is formed on the gate insulating layer 4 and in the contact hole CH_a3x, and is connected to the wiring 3w1 in the contact hole CH_a3x.
  • the patch electrode 7PE is in contact with the wiring 3w1 in the opening 4a3 formed in the gate insulating layer 4.
  • the TFT substrate 101B since the patch electrode 7PE is included in the source metal layer 7, the thickness of the patch electrode 7PE is substantially the same as the thickness of the source electrode 7S and the drain electrode 7D. Therefore, the TFT substrate 101B is disadvantageous compared to the TFT substrate 101Aa in that the thickness of the patch electrode 7PE cannot be made larger than the thickness of the source electrode 7S and the drain electrode 7D. On the other hand, the TFT substrate 101B can reduce the number of manufacturing steps (for example, the number of photomasks) and the manufacturing cost compared to the TFT substrate 101Aa.
  • the TFT substrate 101B does not have the patch metal layer 15l, there is no problem of damage to the gate metal layer 3 and / or the source metal layer 7 in the step of etching the patch conductive film 15l '.
  • the present embodiment is not limited to the illustrated example.
  • the structure of the TFT is not limited to the illustrated example, and the arrangement relationship between the gate metal layer 3 and the source metal layer 7 may be reversed.
  • the patch electrode may be included in a conductive layer far from the dielectric substrate, either the conductive layer including the gate electrode of the TFT or the conductive layer including the source electrode of the TFT.
  • the structure of the non-transmission / reception region R2 of the TFT substrate 101B will be described with reference to FIGS.
  • the structure of the non-transmission / reception region R2 of the TFT substrate 101B shown in FIGS. 28 and 29 corresponds to a structure in which the second insulating layer 17 in the non-transmission / reception region R2 of the TFT substrate 101Ab shown in FIGS.
  • the structure of the non-transmission / reception region R2 of the TFT substrate 101B is not limited to the illustrated example.
  • FIGS. 28A and 28B are schematic plan views of the non-transmission / reception region R2 of the TFT substrate 101B, and FIGS. 29A to 29D are non-transmission / reception regions of the TFT substrate 101B, respectively. It is typical sectional drawing of R2.
  • FIG. 28A shows the source-gate connection portion SG and the source terminal portion ST provided in the non-transmission / reception region R2
  • FIG. 28B shows the transfer terminal portion PT provided in the non-transmission / reception region R2.
  • the gate terminal part GT and the CS terminal part CT are shown.
  • FIG. 29A shows a cross section of the first transfer terminal portion PT1 along the line BB ′ in FIG. 28B
  • FIG. 29B shows the C line in FIG. 28A.
  • FIG. 29C shows a cross section of the source terminal portion ST along the line DD ′ in FIG. 28A.
  • FIG. 29C shows a cross section of the source-gate connecting portion SG along the line ⁇ C ′.
  • FIG. 29D shows a cross section of the second transfer terminal portion PT2 along the line EE ′ in FIG.
  • Source-gate connection SG of the TFT substrate 101B shown in FIGS. 28A and 29B is the same as the source-gate connection SG of the TFT substrate 101Ab shown in FIGS. 21A and 22B. This corresponds to a structure in which the second insulating layer 17 is omitted.
  • the source-gate connecting portion SG of the TFT substrate 101B includes a source lower connecting wire 3sgA, an opening 4sgA formed in the gate insulating layer 4, and a source bus. Line connection portion 7sgA.
  • Source terminal ST The source terminal portion ST of the TFT substrate 101B shown in FIGS. 28A and 29C is the second insulating layer in the source terminal portion ST of the TFT substrate 101Ab shown in FIGS. 21A and 22C. This corresponds to a case where 17 is omitted.
  • the source terminal portion ST of the TFT substrate 101B is connected to the source lower connection wiring 3sgA formed in the source-gate connection portion SG. 3 sA, an opening 4 sA formed in the gate insulating layer 4, an opening 11 sA formed in the first insulating layer 11, and a source terminal upper connection portion 19 sA.
  • the upper connecting portion 19sA included in the upper conductive layer 19 is formed on the first insulating layer 11 and in the opening 4sA formed in the gate insulating layer 4, and is connected to the lower connecting portion 3sA in the opening 4sA. Yes.
  • the upper connection portion 19 sA is in contact with the lower connection portion 3 sA in the opening 4 sA formed in the gate insulating layer 4.
  • the source terminal portion ST of the TFT substrate 101B has the lower connection portion 3sA included in the gate metal layer 3, it has excellent reliability like the TFT substrate 101Aa.
  • the source terminal portion ST of the TFT substrate 101B shown in FIG. 28B corresponds to a configuration in which the second insulating layer 17 in the source terminal portion ST of the TFT substrate 101Ab shown in FIG.
  • the gate terminal portion GT of the TFT substrate 101B is formed in the gate terminal lower connection portion 3gA, the opening 4gA formed in the gate insulating layer 4, and the first insulating layer 11. 11gA and the gate terminal upper connection portion 19gA.
  • the upper connecting portion 19gA included in the upper conductive layer 19 is formed on the first insulating layer 11 and in the opening 4gA formed in the gate insulating layer 4, and is connected to the lower connecting portion 3gA in the opening 4gA. Yes.
  • the upper connection portion 19gA is in contact with the lower connection portion 3gA in the opening 4gA.
  • the gate terminal part GT of the TFT substrate 101B has the lower connection part 3gA included in the gate metal layer 3, it has excellent reliability like the TFT substrate 101Aa.
  • the CS terminal portion CT of the TFT substrate 101B shown in FIG. 28B corresponds to a structure in which the second insulating layer 17 in the CS terminal portion CT of the TFT substrate 101Ab shown in FIG.
  • the CS terminal portion CT of the TFT substrate 101B is formed in the CS terminal lower connection portion 3cA, the opening 4cA formed in the gate insulating layer 4, and the first insulating layer 11. 11cA, an opening 17cA formed in the second insulating layer 17, and a CS terminal upper connection 19cA.
  • the upper connecting portion 19cA included in the upper conductive layer 19 is formed on the first insulating layer 11 and in the opening 4cA formed in the gate insulating layer 4, and is connected to the lower connecting portion 3cA in the opening 4cA. Yes.
  • the upper connection portion 19cA is in contact with the lower connection portion 3cA in the opening 4cA.
  • the CS terminal portion CT of the TFT substrate 101B has the lower connection portion 3cA included in the gate metal layer 3, it has excellent reliability like the TFT substrate 101Aa.
  • the first transfer terminal portion PT1 of the TFT substrate 101B shown in FIGS. 28 (b) and 29 (a) is the same as the first transfer terminal portion PT1 of the TFT substrate 101Ab shown in FIGS. 21 (b) and 22 (a). This corresponds to a structure in which the second insulating layer 17 is omitted.
  • the first transfer terminal portion PT1 of the TFT substrate 101B includes a first transfer terminal lower connection portion 3p1A and an opening 4p1A formed in the gate insulating layer 4.
  • the upper connecting portion 19p1A included in the upper conductive layer 19 is formed on the first insulating layer 11 and in the opening 11p1A formed in the first insulating layer 11, and is connected to the conductive portion 7p1A in the opening 11p1A.
  • the upper connection portion 19p1A is in contact with the conductive portion 7p1A in the opening portion 11p1A.
  • the second transfer terminal portion PT2 of the TFT substrate 101B of the TFT substrate 101B has, for example, the same cross-sectional structure as the first transfer terminal portion PT1. .
  • the second transfer terminal portion PT2 of the TFT substrate 101B shown in FIGS. 28 (b) and 29 (d) is the same as the second transfer terminal portion PT2 of the TFT substrate 101Ab shown in FIGS. 21 (b) and 22 (d). This corresponds to a structure in which the second insulating layer 17 is omitted.
  • the second transfer terminal portion PT2 of the TFT substrate 101B includes a second transfer terminal lower connection portion 3p2A and an opening 4p2A formed in the gate insulating layer 4.
  • the upper connecting portion 19p2A included in the upper conductive layer 19 is formed on the first insulating layer 11 and in the opening 11p2A formed in the first insulating layer 11, and is connected to the conductive portion 7p2A in the opening 11p2A. .
  • the upper connecting portion 19p2A is in contact with the conductive portion 7p2A in the opening portion 11p2A.
  • TFT substrate 101B A manufacturing method of the TFT substrate 101B will be described with reference to FIGS.
  • FIGS. 30A to 30C, FIGS. 31A and 31B, and FIGS. 32A and 32B are process cross-sectional views illustrating an example of a manufacturing method of the TFT substrate 101B.
  • Each of these figures shows a cross section (A-A 'cross section to E-E' cross section of the TFT substrate 101B) corresponding to FIG. 27 (b) and FIGS. 29 (a) to (d).
  • FIGS. 23 to 26 differences from the manufacturing method of the TFT substrate 101Ab described with reference to FIGS. 23 to 26 will be mainly described.
  • a gate metal layer 3, a gate insulating film 4, an island-shaped semiconductor layer 5, and a contact layer 6 are formed on a dielectric substrate 1.
  • the wiring 3w1 is formed in the antenna unit formation region.
  • the gate insulating film 4 is etched by a known photolithography process.
  • it differs from the manufacturing method of the TFT substrate 101Ab in that the opening 4a3 reaching the wiring 3w1 is further formed in the antenna unit formation region.
  • a source conductive film 7 ' is formed.
  • the source conductive layer 7 ′ is patterned to form the source metal layer 7 as shown in FIG.
  • a first insulating film 11 is formed so as to cover the TFT 10 and the source metal layer 7.
  • the first insulating layer 11 and the gate insulating layer 4 are formed by etching the first insulating film 11 and the gate insulating film 4 by a known photolithography process. .
  • no opening is formed in the first insulating film 11 in the antenna unit formation region.
  • the upper conductive film 19 is formed on the first insulating layer 11, in the opening 11p1A, in the opening 11p2A, in the opening 4sA, in the opening 4gA, and in the opening 4cA. 'Form.
  • the upper conductive layer 19 is formed as shown in FIG. Specifically, the upper connection portion 19p1A connected to the conductive portion 7p1A is formed in the opening 11p1A in the first transfer terminal portion formation region, and the conductive portion in the opening 11p2A in the second transfer terminal portion formation region.
  • An upper connection portion 19p2A connected to 7p2A is formed, an upper connection portion 19sA connected to the lower connection portion 3sA is formed in the opening 4sA in the source terminal portion formation region, and an opening portion is formed in the gate terminal portion formation region.
  • the upper connection portion 19gA connected to the lower connection portion 3gA is formed within 4gA, and the upper connection portion 19cA connected to the lower connection portion 3cA is formed within the opening 4cA in the CS terminal portion formation region.
  • the TFT substrate 101B is manufactured.
  • the TFT substrate used in the scanning antenna of this embodiment is different from that of the second embodiment in that the patch electrode is included in a conductive layer different from the source metal layer.
  • FIG. 33 (a) is a schematic plan view of the antenna unit region U of the transmission / reception region R1 of the scanning antenna 1000C, and FIG. 33 (b) is taken along the line AA ′ in FIG. 33 (a). It is a typical sectional view of TFT substrate 101C.
  • the TFT substrate 101C is a conductive layer 9 different from the source metal layer 7, and is formed between the gate insulating layer 4 and the first insulating layer.
  • the point which has the patch electrode 9PE contained in the conductive layer 9 is different from the TFT substrate 101B.
  • the patch drain connection portion of the TFT substrate 101C is a conductive layer closer to the dielectric substrate 1 than the patch electrode 9PE, and is an electrode closer to the dielectric substrate 1 of the gate electrode 3G of the TFT 10 or the source electrode 7S of the TFT 10 A conductive portion included in the conductive layer including.
  • the gate metal layer 3 is closer to the dielectric substrate 1 among the gate metal layer 3 including the gate electrode 3G of the TFT 10 and the source metal layer 7 including the source electrode 7S of the TFT 10.
  • the patch drain connection portion of the TFT substrate 101C includes a wiring 3w1 included in the gate metal layer 3.
  • the conductive layer 9 including the patch electrode does not include conductive portions other than the patch electrode 9PE inside and in the vicinity of the slot 57. Thereby, the scanning antenna 1000C has excellent antenna performance.
  • the patch electrode 9PE is formed on the gate insulating layer 4 and in the contact hole CH_a3x, and is connected to the wiring 3w1 in the contact hole CH_a3x.
  • the patch electrode 9PE is in contact with the wiring 3w1 in the opening 4a3 formed in the gate insulating layer 4.
  • the TFT substrate 101C has the patch electrode 9PE included in the conductive layer 9 different from the source metal layer 7, the number of manufacturing steps (for example, the number of photomasks) and the manufacturing cost increase compared to the TFT substrate 101B.
  • the patch electrode 9PE in a layer different from the source metal layer 7, the following advantages can be obtained compared to the TFT substrate 101B.
  • the patch electrode preferably has a low resistance so as not to inhibit the vibration of electrons.
  • the patch electrode is formed of a relatively thick Al layer having a thickness of 0.3 ⁇ m or more. From the viewpoint of antenna performance, the patch electrode is preferably thicker.
  • the patch electrode is preferably thicker.
  • the gap corresponding to the channel length of the TFT
  • the patch electrode 9PE is formed separately from the source metal layer 7, the thickness of the source metal layer 7 and the thickness of the patch electrode 9PE can be controlled independently. Therefore, the patch electrode 9PE having a desired thickness can be formed while ensuring controllability when forming the source metal layer 7.
  • the thickness of the patch electrode 9PE can be set with a high degree of freedom separately from the thickness of the source metal layer 7. Since the size of the patch electrode 9PE does not need to be controlled as strictly as the source bus line SL or the like, the line width shift (deviation from the design value) may be increased by increasing the thickness of the patch electrode 9PE. .
  • the structure of the non-transmission / reception region R2 of the scanning antenna 1000C is the same as that of the scanning antenna 1000B, for example.
  • TFT substrate 101C A manufacturing method of the TFT substrate 101C will be described with reference to FIGS.
  • FIGS. 35 (a) to (c) are process cross-sectional views illustrating an example of a manufacturing method of the TFT substrate 101C.
  • These drawings show a cross section corresponding to FIG. 33B (A-A ′ cross section of the TFT substrate 101 ⁇ / b> C).
  • the illustration and description of the cross section of the non-transmission / reception region R2 of the TFT substrate 101C are omitted.
  • differences from the manufacturing method of the TFT substrate 101B described with reference to FIGS. 30 to 32 will be mainly described.
  • a gate metal layer 3, a gate insulating film 4, an island-shaped semiconductor layer 5, and a contact layer 6 are formed on a dielectric substrate 1. Subsequently, as shown in FIG. 30A, the gate insulating film 4 is etched by a known photolithography process.
  • a source conductive film 7 ' is formed on the gate insulating film 4, in the opening 4a2, in the opening 4a3, in the opening 4sgA, in the opening 4p1A, in the opening 4p2A, and on the contact layer 6, A source conductive film 7 'is formed.
  • the conductive film 7 ′ for the source a stacked film (MoN / Al / thickness) in which MoN (thickness: for example 50 nm), Al (thickness: for example 150 nm) and MoN (thickness: for example 100 nm) are stacked in this order. MoN).
  • the source metal layer 7 is formed as shown in FIG.
  • the source metal layer 7 does not include a patch electrode.
  • the source metal layer 7 is different from the manufacturing method of the TFT substrate 101B in that it is formed so as not to overlap with the opening 4a3.
  • a patch conductive film 9 ′ is formed on the TFT 10, the source metal layer 7, and the gate insulating layer 4.
  • a laminated film MoN / Al / thickness in which Ti (thickness: for example 20 nm), Al (thickness: for example 380 nm) and MoN (thickness: for example 100 nm) are laminated in this order. Ti) is formed.
  • the patch conductive film 9 ′ is patterned to form the patch metal layer 9 and form the patch electrode 9 PE as shown in FIG.
  • the patch electrode 9PE is formed so as to be connected to the wiring 3w1 in the contact hole CH_a3x.
  • the etching conditions are adjusted so that the etching rate for the source metal layer 7 is smaller than the etching rate for the patch conductive film 9 ′.
  • materials and etchants for the patch conductive film 9 ′ and the source conductive film 7 ′ are appropriately selected.
  • a first insulating film 11 is formed so as to cover the TFT 10, the source metal layer 7 and the patch metal layer 9.
  • the first insulating layer 11 and the gate insulating layer 4 are formed by etching the first insulating film 11 and the gate insulating film 4 by a known photolithography process.
  • no opening is formed in the first insulating film 11 in the antenna unit formation region.
  • an upper conductive film 19 ′ is formed on the first insulating layer 11.
  • the upper conductive layer 19 is formed by patterning the upper conductive film 19 ′. As shown in FIG. 35C, the conductive portion included in the upper conductive layer 19 is not formed in the antenna unit formation region.
  • the TFT substrate 101C is manufactured.
  • the TFT substrate used in the scanning antenna of this embodiment differs from the previous embodiment in that the patch drain connection portion includes a conductive portion included in the source metal layer.
  • FIG. 36 (a) is a schematic plan view of the antenna unit region U of the transmission / reception region R1 of the scanning antenna 1000D, and FIG. 36 (b) is taken along line AA ′ in FIG. 36 (a). It is typical sectional drawing of TFT substrate 101D.
  • the patch drain connection portion of the TFT substrate 101D is included in a conductive layer closer to the dielectric substrate 1 than the conductive layer 151 including the patch electrode 15. And a further conductive part that is included in the conductive layer 15l including the patch electrode 15 and is physically separated from the patch electrode 15.
  • the patch drain connection portion of the TFT substrate 101D is included in the wiring 7w2 included in the source metal layer 7 closer to the dielectric substrate 1 than the patch metal layer 15l including the patch electrode 15 and the patch metal layer 15l including the patch electrode 15. And includes connection portions 15a1 and 15a2 that are physically separated from the patch electrode 15.
  • the drain electrode 7D and the patch electrode 15 are electrically connected via the connection portions 15a1, 15a2, and 7a2 and the wiring 7w2.
  • the patch drain connection portion of the TFT substrate 101D includes connection portions 15a1, 15a2, and 7a2, and a wiring 7w2.
  • the wiring 7w2 extends in the minor axis direction of the slot 57 when viewed from the normal direction of the TFT substrate 101D and the slot substrate 201.
  • the wiring 7w2 is included in a conductive layer far from the dielectric substrate 1, either the conductive layer 3 including the gate electrode 3G of the TFT 10 or the conductive layer 7 including the source electrode 7S of the TFT 10.
  • the source metal layer 7 is farther from the dielectric substrate 1 among the gate metal layer 3 including the gate electrode 3G of the TFT 10 and the source metal layer 7 including the source electrode 7S of the TFT 10.
  • the patch metal layer 15l When viewed from the normal direction of the TFT substrate 101D and the slot substrate 201, the patch metal layer 15l does not include a conductive portion other than the patch electrode 15 inside and in the vicinity of the slot 57. Thereby, the scanning antenna 1000D has excellent antenna performance.
  • the TFT substrate 101D is included in the conductive layer 15l including the patch electrode 15, and has the additional conductive portions 15a1 and 15a2 that are physically separated from the patch electrode 15, thereby providing the following effects. Can be obtained. Since the etching amount in the etching process of the patch conductive film 15 ′ is reduced, the life of the etchant of the patch conductive film 15 ′ can be extended. Further, the volume of the liquid crystal layer (that is, the volume of the liquid crystal material) of the scanning antenna 1000D including the TFT substrate 101D can be reduced, and the cost of the scanning antenna 1000D can be reduced.
  • the structure of the non-transmission / reception area R2 of the scanning antenna 1000D is the same as that of the scanning antenna 1000A, for example.
  • FIGS. 38 (a) to (f) are process cross-sectional views illustrating an example of a manufacturing method of the TFT substrate 101D.
  • These drawings show a cross section (A-A ′ cross section of the TFT substrate 101D) corresponding to FIG.
  • the illustration and description of the cross section of the non-transmission / reception region R2 of the TFT substrate 101D are omitted.
  • differences from the manufacturing method of the TFT substrate 101A described with reference to FIGS. 11 to 15 will be mainly described.
  • a gate conductive film 3 ′ is formed on the dielectric substrate 1.
  • the gate conductive layer 3 ′ is patterned to form the gate metal layer 3 as shown in FIG.
  • the gate metal layer 3 is different from the manufacturing method of the TFT substrate 101A in that it does not include the connection portion 3a2 and the wiring 3w1.
  • a gate insulating film 4 an intrinsic amorphous silicon film 5 ′ and an n + -type amorphous silicon film 6 ′ are formed in this order so as to cover the gate metal layer 3.
  • a source conductive film 7 ′ is formed on the gate insulating film 4 and the contact layer 6.
  • the source conductive film 7 ′ is patterned to form the source metal layer 7 as shown in FIG.
  • it differs from the manufacturing method of the TFT substrate 101A in that the connection portion 7a2 and the wiring 7w2 that are electrically separated from the drain electrode 7D are further formed.
  • the first insulating film 11 is formed so as to cover the TFT 10 and the source metal layer 7.
  • the first insulating layer 11 and the gate insulating layer 4 are formed by etching the first insulating film 11 and the gate insulating film 4 by a known photolithography process.
  • an opening 11a2 (contact hole CH_a2y) reaching the connection portion 7a2 is formed in the first insulating film 11
  • an opening 11a3 (contact hole CH_a3y) reaching the wiring 7w2 is formed in the first insulating film 11.
  • a lower conductive film 13 ' is formed on the first insulating layer 11, in the contact hole CH_a1, in the contact hole CH_a2y, and in the contact hole CH_a3y.
  • the lower conductive layer 13 is formed by patterning the lower conductive film 13 '. As shown in FIG. 38A, the lower conductive layer 13 is not formed in the antenna unit formation region.
  • a patch conductive film 15 ′ is formed on the lower conductive layer 13 and the first insulating film 11.
  • connection portion 15a1 is formed to be connected to a portion extending from drain electrode 7D in contact hole CH_a1.
  • Connection portion 15a2 is formed to be connected to connection portion 7a2 in contact hole CH_a2y.
  • the patch electrode 15 is formed so as to be connected to the wiring 7w2 in the contact hole CH_a3y.
  • a second insulating film 17 is formed on the patch metal layer 151, the lower conductive layer 13, and the first insulating layer 11.
  • the second insulating layer 17 is formed by etching the second insulating film 17 by a known photolithography process. As shown in FIG. 38D, no opening is formed in the second insulating layer 17 in the antenna unit formation region.
  • an upper conductive film 19 ′ is formed on the second insulating layer 17.
  • the upper conductive layer 19 is formed by patterning the upper conductive film 19 ′. As shown in FIG. 38F, the conductive portion included in the upper conductive layer 19 is not formed in the antenna unit formation region.
  • the TFT substrate 101D is manufactured.
  • FIG. 39 (a) is a schematic plan view of the antenna unit region U of the transmission / reception region R1 of the scanning antenna 1000Da, and FIG. 39 (b) is taken along the line AA ′ in FIG. 39 (a). It is typical sectional drawing of TFT substrate 101Da.
  • the wiring 7w1 of the TFT substrate 101Da extends in the major axis direction of the slot 57 when viewed from the normal direction of the TFT substrate 101Da and the slot substrate 201. In this point, it is different from the wiring 7w2 included in the TFT substrate 101D.
  • connection portion 7a2z is different from the connection portion 7a2 of the TFT substrate 101D in that it is electrically connected to the drain electrode 7D.
  • the drain electrode 7D and the patch electrode 15 are electrically connected via the connection portions 15a1, 15a2, and 7a2z and the wiring 7w1. At the same time, the drain electrode 7D and the patch electrode 15 are also electrically connected via the upper auxiliary capacitance electrode 7C, the connection portion 7a2z, and the wiring 7w1.
  • the patch drain connection portion of the TFT substrate 101Da has redundancy.
  • the same effect as that of the scanning antenna 1000D can be obtained.
  • the TFT substrate 101Da can be manufactured by changing the patterning shape of the source metal layer 7 in the manufacturing method of the TFT substrate 101D.
  • the antenna units are arranged concentrically, for example.
  • n for example, 30
  • nx for example, 620
  • the number of antenna units connected to each gate bus line is different.
  • the n source bus lines connected to the nx antenna units constituting the outermost circle the n source bus lines connected to the antenna unit constituting the innermost circle Is connected to m antenna units, but the number of antenna units connected to other source bus lines is smaller than m.
  • the arrangement of antenna units in the scanning antenna is different from the arrangement of pixels (dots) in the LCD panel, and the number of connected antenna units differs depending on the gate bus line and / or source bus line. Therefore, if the capacitance of all antenna units (liquid crystal capacitance + auxiliary capacitance) is made the same, the connected electrical load differs depending on the gate bus line and / or source bus line. Then, there is a problem that variation occurs in voltage writing to the antenna unit.
  • each gate bus line is adjusted by adjusting the capacitance value of the auxiliary capacitor or by adjusting the number of antenna units connected to the gate bus line and / or the source bus line. It is preferable that the electrical loads connected to the source bus lines are substantially the same.
  • the scanning antenna according to the embodiment of the present invention is accommodated in, for example, a plastic housing as necessary. It is preferable to use a material having a small dielectric constant ⁇ M that does not affect microwave transmission and reception for the housing. Moreover, you may provide a through-hole in the part corresponding to transmission / reception area
  • the light shielding structure propagates through the dielectric substrate 1 and / or 51 from the side surface of the dielectric substrate 1 of the TFT substrate 101A and / or the dielectric substrate 51 of the slot substrate 201, and shields light incident on the liquid crystal layer. Provide as follows.
  • Some liquid crystal materials having a large dielectric anisotropy ⁇ M are prone to light degradation, and it is preferable to shield not only ultraviolet rays but also short-wavelength blue light in visible light.
  • the light shielding structure can be easily formed at a necessary location by using a light shielding tape such as a black adhesive tape.
  • the embodiment according to the present invention is used for, for example, a scanning antenna for satellite communication or satellite broadcasting mounted on a mobile body (for example, a ship, an aircraft, an automobile) and its manufacture.
  • a scanning antenna for satellite communication or satellite broadcasting mounted on a mobile body (for example, a ship, an aircraft, an automobile) and its manufacture.
  • Dielectric substrate 3 Gate metal layer 3C: Lower auxiliary capacitance electrode 3G: Gate electrode 3a2: Connection part 3c, 3cA, 3g, 3gA, 3s, 3sA: Lower connection part 3p1, 3p1A, 3p2A: Lower connection part 3sg, 3sgA: source lower connection wiring 3w1, 3w2: wiring 4: gate insulating layers 4a2, 4a3, 4sg1, 4sgA: opening 4c, 4cA, 4g, 4gA, 4s, 4sA: opening 4p1, 4p1A, 4p2A: opening 5: Semiconductor layer 6D: drain contact layer 6S: source contact layer 7: source metal layer 7C: upper auxiliary capacitance electrode 7D: drain electrode 7S: source electrode 7PE: patch electrodes 7a2, 7a2z: connection portions 7p1A, 7p2A: conductive portions 7sg, 7sgA : Source bus line connection 7w1 w2: wiring 11: first insulating layer 11a

Abstract

ＴＦＴ基板（１０１Ａ）は、誘電体基板（１）と、誘電体基板（１）上に配列された複数のアンテナ単位領域（Ｕ）とを有する。複数のアンテナ単位領域（Ｕ）のそれぞれは、ＴＦＴ（１０）と、ＴＦＴのドレイン電極（７Ｄ）に電気的に接続されたパッチ電極（１５）と、ドレイン電極（７Ｄ）とパッチ電極（１５）とを電気的に接続するパッチドレイン接続部とを有し、パッチドレイン接続部は、パッチ電極（１５）を含む導電層（１５ｌ）よりも誘電体基板（１）に近い導電層であって、ＴＦＴ（１０）のゲート電極（３Ｇ）を含む導電層またはＴＦＴ（１０）のソース電極（７Ｓ）を含む導電層のいずれか誘電体基板（１）に近い方の導電層に含まれている導電部を含む。

Description

ＴＦＴ基板およびＴＦＴ基板を備えた走査アンテナ
　本発明は、走査アンテナに関し、特に、アンテナ単位（「素子アンテナ」ということもある。）が液晶容量を有する走査アンテナ（「液晶アレイアンテナ」ということもある。）、およびそのような走査アンテナに用いられるＴＦＴ基板に関する。
　移動体通信や衛星放送用のアンテナは、ビームの方向を変えられる（「ビーム走査」または「ビームステアリング」と言われる。）機能を必要とする。このような機能を有するアンテナ（以下、「走査アンテナ（ｓｃａｎｎｅｄ　ａｎｔｅｎｎａ）」という。）として、アンテナ単位を備えるフェイズドアレイアンテナが知られている。しかしながら、従来のフェイズドアレイアンテナは高価であり、民生品への普及の障害となっている。特に、アンテナ単位の数が増えると、コストが著しく上昇する。
　そこで、液晶材料（ネマチック液晶、高分子分散液晶を含む）の大きな誘電異方性（複屈折率）を利用した走査アンテナが提案されている（特許文献１～５および非特許文献１）。液晶材料の誘電率は周波数分散を有するので、本明細書において、マイクロ波の周波数帯における誘電率（「マイクロ波に対する誘電率」ということもある。）を特に「誘電率Ｍ（εM）」と表記することにする。
　特許文献３および非特許文献１には、液晶表示装置（以下、「ＬＣＤ」という。）の技術を利用することによって低価格な走査アンテナが得られると記載されている。
　本出願人は、従来のＬＣＤの製造技術を利用して量産することが可能な走査アンテナを開発している。本出願人による特許文献６は、従来のＬＣＤの製造技術を利用して量産することが可能な走査アンテナ、そのような走査アンテナに用いられるＴＦＴ基板ならびにそのような走査アンテナの製造方法および駆動方法を開示している。参考のために、特許文献６の開示内容の全てを本明細書に援用する。
特開２００７－１１６５７３号公報 特開２００７－２９５０４４号公報 特表２００９－５３８５６５号公報 特表２０１３－５３９９４９号公報 国際公開第２０１５／１２６５５０号 国際公開第２０１７／０６１５２７号
Ｒ．　Ａ．　Ｓｔｅｖｅｎｓｏｎ　ｅｔ　ａｌ．，　"Ｒｅｔｈｉｎｋｉｎｇ　Ｗｉｒｅｌｅｓｓ　Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ：Ａｄｖａｎｃｅｄ　Ａｎｔｅｎｎａ　Ｄｅｓｉｇｎ　ｕｓｉｎｇ　ＬＣＤ　Ｔｅｃｈｎｏｌｏｇｙ"，　ＳＩＤ　２０１５　ＤＩＧＥＳＴ，　ｐｐ．８２７－８３０． Ｍ．　ＡＮＤＯ　ｅｔ　ａｌ．，　"Ａ　Ｒａｄｉａｌ　Ｌｉｎｅ　Ｓｌｏｔ　Ａｎｔｅｎｎａ　ｆｏｒ　１２ＧＨｚ　Ｓａｔｅｌｌｉｔｅ　ＴＶ　Ｒｅｃｅｐｔｉｏｎ"，　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｆ　Ａｎｔｅｎｎａｓ　ａｎｄ　Ｐｒｏｐａｇａｔｉｏｎ，　Ｖｏｌ．　ＡＰ－３３，　Ｎｏ．１２，　ｐｐ．　１３４７－１３５３　（１９８５）．
　特許文献６に記載の走査アンテナのアンテナ性能を向上させるために、種々の構造を検討している過程で、アンテナ性能を低下させる新たな要因を見出した。詳細は、後述する。本発明は、この新たな要因を低減・排除することができる新規な構造を有する走査アンテナ、およびそのような走査アンテナに用いられるＴＦＴ基板を提供することを目的とする。
　本発明の実施形態によるＴＦＴ基板は、誘電体基板と、前記誘電体基板上に配列された複数のアンテナ単位領域とを有し、前記複数のアンテナ単位領域のそれぞれは、ＴＦＴと、前記ＴＦＴのドレイン電極に電気的に接続されたパッチ電極と、前記ドレイン電極と前記パッチ電極とを電気的に接続するパッチドレイン接続部とを有し、前記パッチドレイン接続部は、前記パッチ電極を含む導電層よりも前記誘電体基板に近い導電層であって、前記ＴＦＴのゲート電極を含む導電層または前記ＴＦＴのソース電極を含む導電層のいずれか前記誘電体基板に近い方の導電層に含まれている導電部を含む。
　ある実施形態において、前記パッチドレイン接続部は、前記パッチ電極を含む導電層に含まれており、かつ、前記パッチ電極とは物理的に分離して形成されているさらなる導電部をさらに含む。
　本発明の他の実施形態によるＴＦＴ基板は、誘電体基板と、前記誘電体基板上に配列された複数のアンテナ単位領域とを有し、前記複数のアンテナ単位領域のそれぞれは、ＴＦＴと、前記ＴＦＴのドレイン電極に電気的に接続されたパッチ電極と、前記ドレイン電極と前記パッチ電極とを電気的に接続するパッチドレイン接続部とを有し、前記パッチドレイン接続部は、前記パッチ電極を含む導電層よりも前記誘電体基板に近い導電層に含まれている導電部と、前記パッチ電極を含む導電層に含まれており、前記パッチ電極とは物理的に分離して形成されているさらなる導電部とを含む。
　ある実施形態において、前記導電部は、前記ＴＦＴのゲート電極を含む導電層または前記ＴＦＴのソース電極を含む導電層のいずれか前記誘電体基板に近い方の導電層に含まれている。
　ある実施形態において、前記導電部は、前記ＴＦＴのゲート電極を含む導電層または前記ＴＦＴのソース電極を含む導電層のいずれか前記誘電体基板から遠い方の導電層に含まれている。
　ある実施形態において、前記パッチ電極は、前記ＴＦＴのゲート電極を含む導電層および前記ＴＦＴのソース電極を含む導電層のいずれとも異なる導電層に含まれる。
　ある実施形態において、前記ＴＦＴ基板は、前記誘電体基板に支持され、前記ゲート電極を含むゲートメタル層と、前記誘電体基板に支持され、前記ソース電極を含むソースメタル層と、前記誘電体基板に支持された半導体層と、前記ゲートメタル層と前記半導体層との間に形成されたゲート絶縁層と、前記ゲートメタル層および前記ソースメタル層の上に形成された第１絶縁層と、前記第１絶縁層上に形成され、前記パッチ電極を含むパッチメタル層とを有する。
　ある実施形態において、前記ＴＦＴ基板は、前記誘電体基板に支持され、前記ゲート電極を含むゲートメタル層と、前記誘電体基板に支持され、前記ソース電極を含むソースメタル層と、前記誘電体基板に支持された半導体層と、前記ゲートメタル層と前記半導体層との間に形成されたゲート絶縁層と、前記ゲートメタル層および前記ソースメタル層の上に形成された第１絶縁層と、前記ゲート絶縁層と前記第１絶縁層との間に形成され、前記パッチ電極を含むパッチメタル層とを有する。
　ある実施形態において、前記パッチ電極は、前記ＴＦＴのゲート電極を含む導電層または前記ＴＦＴのソース電極を含む導電層のいずれか前記誘電体基板から遠い方の導電層に含まれている。
　本発明の実施形態による走査アンテナは、上記のいずれかのＴＦＴ基板と、前記ＴＦＴ基板と対向するように配置されたスロット基板と、前記ＴＦＴ基板と前記スロット基板との間に設けられた液晶層と、前記スロット基板の前記液晶層と反対側の表面に誘電体層を介して対向するように配置された反射導電板とを備え、前記スロット基板は、他の誘電体基板と、前記他の誘電体基板の前記液晶層側の表面に形成されたスロット電極とを有し、前記スロット電極は複数のスロットを有し、前記複数のスロットのそれぞれは、前記ＴＦＴ基板の前記複数のアンテナ単位領域のそれぞれにおける前記パッチ電極に対応して配置されている。
　ある実施形態において、前記誘電体基板および前記他の誘電体基板の法線方向から見たとき、前記パッチ電極を含む導電層は、前記複数のスロットの内側に、前記パッチ電極以外の導電部を有しない。
　ある実施形態において、前記複数のアンテナ単位領域は、前記誘電体基板および前記他の誘電体基板の法線方向から見たとき、対応するスロットの長軸方向に延びている導電部を含む前記パッチドレイン接続部を有するアンテナ単位領域を含む。
　ある実施形態において、前記複数のアンテナ単位領域は、前記誘電体基板および前記他の誘電体基板の法線方向から見たとき、対応するスロットの短軸方向に延びている導電部を含む前記パッチドレイン接続部を有するアンテナ単位領域を含む。
　ある実施形態において、前記誘電体基板および前記他の誘電体基板の法線方向から見たとき、前記パッチ電極と前記スロット電極とが重なる２つの領域は、対応するスロットの長軸に関して線対称に配置されている。
　ある実施形態において、前記誘電体基板および前記他の誘電体基板の法線方向から見たとき、前記パッチ電極と前記スロット電極とが重なる２つの領域のそれぞれは、対応するスロットの短軸に関して線対称の平面形状を有している。
　本発明の実施形態によると、アンテナ性能の低下を抑制することができる、新規な構造を有する走査アンテナ、およびそのような走査アンテナに用いられるＴＦＴ基板が提供される。
本発明の第１の実施形態による走査アンテナ１０００Ａの一部を模式的に示す断面図である。 （ａ）および（ｂ）は、それぞれ、走査アンテナ１０００Ａが備えるＴＦＴ基板１０１Ａおよびスロット基板２０１を示す模式的な平面図である。 （ａ）は、走査アンテナ１０００Ａの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図であり、（ｂ）は、（ａ）中のＡ－Ａ’線に沿ったＴＦＴ基板１０１Ａの模式的な断面図である。 （ａ）は、走査アンテナ１０００Ａのパッチメタル層１５ｌとスロット５７との位置関係を説明するための模式的な平面図であり、（ｂ）は、（ａ）中のＸ－Ｘ’線に沿った走査アンテナ１０００Ａの模式的な断面図であり、（ｃ）は、（ａ）中のＹ－Ｙ’線に沿った走査アンテナ１０００Ａの模式的な断面図である。 （ａ）は、参考例１の走査アンテナ１００１Ｒの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図であり、（ｂ）は、（ａ）中のＡ－Ａ’線に沿ったＴＦＴ基板１０１Ｒの模式的な断面図である。 （ａ）は、走査アンテナ１００１Ｒのパッチメタル層１５ｌとスロット５７との位置関係を説明するための模式的な平面図であり、（ｂ）は、（ａ）中のＸ－Ｘ’線に沿った走査アンテナ１００１Ｒの模式的な断面図であり、（ｃ）は、（ａ）中のＹ－Ｙ’線に沿った走査アンテナ１００１Ｒの模式的な断面図である。 （ａ）は、参考例２の走査アンテナ１００２Ｒのパッチメタル層１５ｌとスロット５７との位置関係を説明するための模式的な平面図であり、（ｂ）は、（ａ）中のＸ－Ｘ’線に沿った走査アンテナ１００２Ｒの模式的な断面図であり、（ｃ）は、（ａ）中のＹ－Ｙ’線に沿った走査アンテナ１００２Ｒの模式的な断面図である。 （ａ）および（ｂ）は、ＴＦＴ基板１０１Ａの非送受信領域Ｒ２の模式的な平面図である。 （ａ）～（ｄ）は、ＴＦＴ基板１０１Ａの非送受信領域Ｒ２の模式的な断面図である。 （ａ）～（ｃ）は、ＴＦＴ基板１０１Ａの非送受信領域Ｒ２の模式的な断面図である。 （ａ）～（ｅ）は、ＴＦＴ基板１０１Ａの製造方法の一例を示す工程断面図である。 （ａ）～（ｄ）は、ＴＦＴ基板１０１Ａの製造方法の一例を示す工程断面図である。 （ａ）～（ｃ）は、ＴＦＴ基板１０１Ａの製造方法の一例を示す工程断面図である。 （ａ）および（ｂ）は、ＴＦＴ基板１０１Ａの製造方法の一例を示す工程断面図である。 （ａ）および（ｂ）は、ＴＦＴ基板１０１Ａの製造方法の一例を示す工程断面図である。 （ａ）は、スロット基板２０１を模式的に示す断面図であり、（ｂ）は、ＴＦＴ基板１０１Ａおよびスロット基板２０１におけるトランスファー部を説明するための模式的な断面図である。 （ａ）は、第１の実施形態の変形例１による走査アンテナ１０００Ａａの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図であり、（ｂ）は、（ａ）中のＡ－Ａ’線に沿ったＴＦＴ基板１０１Ａａの模式的な断面図である。 （ａ）～（ｇ）は、ＴＦＴ基板１０１Ａａの製造方法の一例を示す工程断面図である。 （ａ）～（ｅ）は、ＴＦＴ基板１０１Ａａの製造方法の一例を示す工程断面図である。 （ａ）は、第１の実施形態の変形例２による走査アンテナ１０００Ａｂの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図であり、（ｂ）は、（ａ）中のＡ－Ａ’線に沿ったＴＦＴ基板１０１Ａｂの模式的な断面図である。 （ａ）および（ｂ）は、ＴＦＴ基板１０１Ａｂの非送受信領域Ｒ２の模式的な平面図である。 （ａ）～（ｄ）は、それぞれ、ＴＦＴ基板１０１Ａｂの非送受信領域Ｒ２の模式的な断面図である。 （ａ）～（ｅ）は、ＴＦＴ基板１０１Ａｂの製造方法の一例を示す工程断面図である。 （ａ）～（ｄ）は、ＴＦＴ基板１０１Ａｂの製造方法の一例を示す工程断面図である。 （ａ）～（ｃ）は、ＴＦＴ基板１０１Ａｂの製造方法の一例を示す工程断面図である。 （ａ）および（ｂ）は、ＴＦＴ基板１０１Ａｂの製造方法の一例を示す工程断面図である。 （ａ）は、第２の実施形態による走査アンテナ１０００Ｂの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図であり、（ｂ）は、（ａ）中のＡ－Ａ’線に沿ったＴＦＴ基板１０１Ｂの模式的な断面図である。 （ａ）および（ｂ）は、ＴＦＴ基板１０１Ｂの非送受信領域Ｒ２の模式的な平面図である。 （ａ）～（ｄ）は、ＴＦＴ基板１０１Ｂの非送受信領域Ｒ２の模式的な断面図である。 （ａ）～（ｃ）は、ＴＦＴ基板１０１Ｂの製造方法の一例を示す工程断面図である。 （ａ）および（ｂ）は、ＴＦＴ基板１０１Ｂの製造方法の一例を示す工程断面図である。 （ａ）および（ｂ）は、ＴＦＴ基板１０１Ｂの製造方法の一例を示す工程断面図である。 （ａ）は、第３の実施形態による走査アンテナ１０００Ｃの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図であり、（ｂ）は、（ａ）中のＡ－Ａ’線に沿ったＴＦＴ基板１０１Ｃの模式的な断面図である。 （ａ）～（ｄ）は、ＴＦＴ基板１０１Ｃの製造方法の一例を示す工程断面図である。 （ａ）～（ｃ）は、ＴＦＴ基板１０１Ｃの製造方法の一例を示す工程断面図である。 （ａ）は、第４の実施形態による走査アンテナ１０００Ｄの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図であり、（ｂ）は、（ａ）中のＡ－Ａ’線に沿ったＴＦＴ基板１０１Ｄの模式的な断面図である。 （ａ）～（ｉ）は、ＴＦＴ基板１０１Ｄの製造方法の一例を示す工程断面図である。 （ａ）～（ｆ）は、ＴＦＴ基板１０１Ｄの製造方法の一例を示す工程断面図である。 （ａ）は、第４の実施形態の変形例による走査アンテナ１０００Ｄａの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図であり、（ｂ）は、（ａ）中のＡ－Ａ’線に沿ったＴＦＴ基板１０１Ｄａの模式的な断面図である。
　以下で、図面を参照しながら本発明の実施形態による走査アンテナ、走査アンテナの製造方法、および走査アンテナに用いられるＴＦＴ基板を説明する。なお、本発明は以下で例示する実施形態に限られない。また、本発明の実施形態は図面に限定されるものではない。例えば、断面図における層の厚さ、平面図における導電部および開口部のサイズ等は例示である。
　（走査アンテナの基本構造）
　液晶材料の大きな誘電率Ｍ（εM）の異方性（複屈折率）を利用したアンテナ単位を用いた走査アンテナは、ＬＣＤパネルの画素に対応付けられるアンテナ単位の各液晶層に印加する電圧を制御し、各アンテナ単位の液晶層の実効的な誘電率Ｍ（εM）を変化させることによって、静電容量の異なるアンテナ単位で２次元的なパターンを形成する（ＬＣＤによる画像の表示に対応する。）。アンテナから出射される、または、アンテナによって受信される電磁波（例えば、マイクロ波）には、各アンテナ単位の静電容量に応じた位相差が与えられ、静電容量の異なるアンテナ単位によって形成された２次元的なパターンに応じて、特定の方向に強い指向性を有することになる（ビーム走査）。例えば、アンテナから出射される電磁波は、入力電磁波が各アンテナ単位に入射し、各アンテナ単位で散乱された結果得られる球面波を、各アンテナ単位によって与えられる位相差を考慮して積分することによって得られる。各アンテナ単位が、「フェイズシフター：ｐｈａｓｅ　ｓｈｉｆｔｅｒ」として機能していると考えることもできる。液晶材料を用いた走査アンテナの基本的な構造および動作原理については、特許文献１～４および非特許文献１、２を参照されたい。非特許文献２は、らせん状のスロットが配列された走査アンテナの基本的な構造を開示している。参考のために、特許文献１～４および非特許文献１、２の開示内容の全てを本明細書に援用する。
　なお、本発明の実施形態による走査アンテナにおけるアンテナ単位はＬＣＤパネルの画素に類似してはいるものの、ＬＣＤパネルの画素の構造とは異なっているし、複数のアンテナ単位の配列もＬＣＤパネルにおける画素の配列とは異なっている。後に詳細に説明する第１の実施形態の走査アンテナ１０００Ａを示す図１を参照して、本発明の実施形態による走査アンテナの基本構造を説明する。走査アンテナ１０００Ａは、スロットが同心円状に配列されたラジアルインラインスロットアンテナであるが、本発明の実施形態による走査アンテナはこれに限られず、例えば、スロットの配列は、公知の種々の配列であってよい。特に、スロットおよび／またはアンテナ単位の配列について、特許文献５の全ての開示内容を参考のために本明細書に援用する。
　図１は、本実施形態の走査アンテナ１０００Ａの一部を模式的に示す断面図であり、同心円状に配列されたスロットの中心近傍に設けられた給電ピン７２（図２（ｂ）参照）から半径方向に沿った断面の一部を模式的に示す。
　走査アンテナ１０００Ａは、ＴＦＴ基板１０１Ａと、スロット基板２０１と、これらの間に配置された液晶層ＬＣと、スロット基板２０１と、空気層５４を介して対向するように配置された反射導電板６５とを備えている。走査アンテナ１０００Ａは、ＴＦＴ基板１０１Ａ側からマイクロ波を送受信する。
　ＴＦＴ基板１０１Ａは、ガラス基板などの誘電体基板１と、誘電体基板１上に形成された複数のパッチ電極１５と、複数のＴＦＴ１０とを有している。各パッチ電極１５は、対応するＴＦＴ１０に接続されている。各ＴＦＴ１０は、ゲートバスラインとソースバスラインとに接続されている。
　スロット基板２０１は、ガラス基板などの誘電体基板５１と、誘電体基板５１の液晶層ＬＣ側に形成されたスロット電極５５とを有している。スロット電極５５は複数のスロット５７を有している。
　スロット基板２０１と、空気層５４を介して対向するように反射導電板６５が配置されている。空気層５４に代えて、マイクロ波に対する誘電率Ｍが小さい誘電体（例えば、ＰＴＦＥなどのフッ素樹脂）で形成された層を用いることができる。スロット電極５５と反射導電板６５と、これらの間の誘電体基板５１および空気層５４とが導波路３０１として機能する。
　パッチ電極１５と、スロット５７を含むスロット電極５５の部分と、これらの間の液晶層ＬＣとがアンテナ単位Ｕを構成する。各アンテナ単位Ｕにおいて、１つのパッチ電極１５が１つのスロット５７を含むスロット電極５５の部分と液晶層ＬＣを介して対向しており、液晶容量を構成している。また、各アンテナ単位Ｕは、液晶容量と電気的に並列に接続された補助容量（図３参照）を有している。走査アンテナ１０００Ａのアンテナ単位Ｕと、ＬＣＤパネルにおける画素とは似た構成を有している。しかしながら、走査アンテナ１０００Ａは、ＬＣＤパネルと多くの相違点を有している。
　まず、走査アンテナ１０００Ａの誘電体基板１、５１に求められる性能は、ＬＣＤパネルの基板に求められる性能と異なる。
　一般にＬＣＤパネルには、可視光に透明な基板が用いられ、例えば、ガラス基板またはプラスチック基板が用いられる。反射型のＬＣＤパネルにおいては、背面側の基板には透明性が必要ないので、半導体基板が用いられることもある。これに対し、アンテナ用の誘電体基板１、５１としては、マイクロ波に対する誘電損失（マイクロ波に対する誘電正接をｔａｎδMと表すことにする。）が小さいことが好ましい。誘電体基板１、５１のｔａｎδMは、概ね０．０３以下であることが好ましく、０．０１以下がさらに好ましい。具体的には、ガラス基板またはプラスチック基板を用いることができる。ガラス基板はプラスチック基板よりも寸法安定性、耐熱性に優れ、ＴＦＴ、配線、電極等の回路要素をＬＣＤ技術を用いて形成するのに適している。例えば、導波路を形成する材料が空気とガラスである場合、ガラスの方が上記誘電損失が大きいため、ガラスがより薄い方が導波ロスを減らすことができるとの観点から、好ましくは４００μｍ以下であり、３００μｍ以下がさらに好ましい。下限は特になく、製造プロセスにおいて、割れることなくハンドリングできればよい。
　電極に用いられる導電材料も異なる。ＬＣＤパネルの画素電極や対向電極には透明導電膜としてＩＴＯ膜が用いられることが多い。しかしながら、ＩＴＯはマイクロ波に対するｔａｎδMが大きく、アンテナにおける導電層として用いることができない。スロット電極５５は、反射導電板６５とともに導波路３０１の壁として機能する。したがって、導波路３０１の壁におけるマイクロ波の透過を抑制するためには、導波路３０１の壁の厚さ、すなわち、金属層（Ｃｕ層またはＡｌ層）の厚さは大きいことが好ましい。金属層の厚さが表皮深さの３倍であれば、電磁波は１／２０（－２６ｄＢ）に減衰され、５倍であれば１／１５０（－４３ｄＢ）程度に減衰されることが知られている。したがって、金属層の厚さが表皮深さの５倍であれば、電磁波の透過率を１％に低減することができる。例えば、１０ＧＨｚのマイクロ波に対しては、厚さが３．３μｍ以上のＣｕ層、および厚さが４．０μｍ以上のＡｌ層を用いると、マイクロ波を１／１５０まで低減することができる。また、３０ＧＨｚのマイクロ波に対しては、厚さが１．９μｍ以上のＣｕ層、および厚さが２．３μｍ以上のＡｌ層を用いると、マイクロ波を１／１５０まで低減することができる。このように、スロット電極５５は、比較的厚いＣｕ層またはＡｌ層で形成することが好ましい。Ｃｕ層またはＡｌ層の厚さに上限は特になく、成膜時間やコストを考慮して、適宜設定され得る。Ｃｕ層を用いると、Ａｌ層を用いるよりも薄くできるという利点が得られる。比較的厚いＣｕ層またはＡｌ層の形成は、ＬＣＤの製造プロセスで用いられる薄膜堆積法だけでなく、Ｃｕ箔またはＡｌ箔を基板に貼り付ける等、他の方法を採用することもできる。金属層の厚さは、例えば、２μｍ以上３０μｍ以下である。薄膜堆積法を用いて形成する場合、金属層の厚さは５μｍ以下であることが好ましい。なお、反射導電板６５は、例えば、厚さが数ｍｍのアルミニウム板、銅板などを用いることができる。
　パッチ電極１５は、スロット電極５５のように導波路３０１を構成する訳ではないので、スロット電極５５よりも厚さが小さいＣｕ層またはＡｌ層を用いることができる。ただし、スロット電極５５のスロット５７付近の自由電子の振動がパッチ電極１５内の自由電子の振動を誘起する際に熱に変わるロスを避けるために、抵抗が低い方が好ましい。量産性の観点からはＣｕ層よりもＡｌ層を用いることが好ましく、Ａｌ層の厚さは例えば０．３μｍ以上２μｍ以下が好ましい。
　また、アンテナ単位Ｕの配列ピッチは、画素ピッチと大きく異なる。例えば、１２ＧＨｚ（Ｋｕ　ｂａｎｄ）のマイクロ波用のアンテナを考えると、波長λは、例えば２５ｍｍである。そうすると、特許文献４に記載されているように、アンテナ単位Ｕのピッチはλ／４以下および／またはλ／５以下であるので、６．２５ｍｍ以下および／または５ｍｍ以下ということになる。これはＬＣＤパネルの画素のピッチと比べて１０倍以上大きい。したがって、アンテナ単位Ｕの長さおよび幅もＬＣＤパネルの画素長さおよび幅よりも約１０倍大きいことになる。
　もちろん、アンテナ単位Ｕの配列はＬＣＤパネルにおける画素の配列と異なり得る。ここでは、同心円状に配列した例（例えば、特開２００２－２１７６４０号公報参照）を示すが、これに限られず、例えば、非特許文献２に記載されているように、らせん状に配列されてもよい。さらに、特許文献４に記載されているようにマトリクス状に配列してもよい。
　走査アンテナ１０００Ａの液晶層ＬＣの液晶材料に求められる特性は、ＬＣＤパネルの液晶材料に求められる特性と異なる。ＬＣＤパネルは画素の液晶層の屈折率変化によって、可視光（波長３８０ｎｍ～８３０ｎｍ）の偏光に位相差を与えることによって、偏光状態を変化させる（例えば、直線偏光の偏光軸方向を回転させる、または、円偏光の円偏光度を変化させる）ことによって、表示を行う。これに対して実施形態による走査アンテナ１０００Ａは、アンテナ単位Ｕが有する液晶容量の静電容量値を変化させることによって、各パッチ電極から励振（再輻射）されるマイクロ波の位相を変化させる。したがって、液晶層は、マイクロ波に対する誘電率Ｍ（εM）の異方性（ΔεM）が大きいことが好ましく、ｔａｎδMは小さいことが好ましい。例えば、Ｍ．　Ｗｉｔｔｅｋ　ｅｔ　ａｌ．，　ＳＩＤ　２０１５　ＤＩＧＥＳＴｐｐ．８２４－８２６に記載のΔεMが４以上で、ｔａｎδMが０．０２以下（いずれも１９Ｇｚの値）を好適に用いることができる。この他、九鬼、高分子５５巻８月号ｐｐ．５９９－６０２（２００６）に記載のΔεMが０．４以上、ｔａｎδMが０．０４以下の液晶材料を用いることができる。
　一般に液晶材料の誘電率は周波数分散を有するが、マイクロ波に対する誘電異方性ΔεMは、可視光に対する屈折率異方性Δｎと正の相関がある。したがって、マイクロ波に対するアンテナ単位用の液晶材料は、可視光に対する屈折率異方性Δｎが大きい材料が好ましいと言える。ＬＣＤ用の液晶材料の屈折率異方性Δｎは５５０ｎｍの光に対する屈折率異方性で評価される。ここでも５５０ｎｍの光に対するΔｎ（複屈折率）を指標に用いると、Δｎが０．３以上、好ましくは０．４以上のネマチック液晶が、マイクロ波に対するアンテナ単位用に用いられる。Δｎに特に上限はない。ただし、Δｎが大きい液晶材料は極性が強い傾向にあるので、信頼性を低下させる恐れがある。信頼性の観点からは、Δｎは０．４以下であることが好ましい。液晶層の厚さは、例えば、１μｍ～５００μｍである。
　以下、本発明の実施形態による走査アンテナの構造および製造方法をより詳細に説明する。
　（第１の実施形態）
　まず、図１および図２を参照する。図１は詳述した様に走査アンテナ１０００Ａの中心付近の模式的な部分断面図であり、図２（ａ）および（ｂ）は、それぞれ、走査アンテナ１０００Ａが備えるＴＦＴ基板１０１Ａおよびスロット基板２０１を示す模式的な平面図である。
　走査アンテナ１０００Ａは２次元に配列された複数のアンテナ単位Ｕを有しており、ここで例示する走査アンテナ１０００Ａでは、複数のアンテナ単位が同心円状に配列されている。以下の説明においては、アンテナ単位Ｕに対応するＴＦＴ基板１０１Ａの領域およびスロット基板２０１の領域を「アンテナ単位領域」と呼び、アンテナ単位と同じ参照符号Ｕを付すことにする。また、図２（ａ）および（ｂ）に示す様に、ＴＦＴ基板１０１Ａおよびスロット基板２０１において、２次元的に配列された複数のアンテナ単位領域によって画定される領域を「送受信領域Ｒ１」と呼び、送受信領域Ｒ１以外の領域を「非送受信領域Ｒ２」と呼ぶ。非送受信領域Ｒ２には、端子部、駆動回路などが設けられる。
　図２（ａ）は、走査アンテナ１０００Ａが備えるＴＦＴ基板１０１Ａを示す模式的な平面図である。
　図示する例では、ＴＦＴ基板１０１Ａの法線方向から見たとき、送受信領域Ｒ１はドーナツ状である。非送受信領域Ｒ２は、送受信領域Ｒ１の中心部に位置する第１非送受信領域Ｒ２ａと、送受信領域Ｒ１の周縁部に位置する第２非送受信領域Ｒ２ｂとを含む。送受信領域Ｒ１の外径は、例えば２００ｍｍ～１５００ｍｍで、通信量などに応じて設定される。
　ＴＦＴ基板１０１Ａの送受信領域Ｒ１には、誘電体基板１に支持された複数のゲートバスラインＧＬおよび複数のソースバスラインＳＬが設けられ、これらの配線によってアンテナ単位領域Ｕが規定されている。アンテナ単位領域Ｕは、送受信領域Ｒ１において、例えば同心円状に配列されている。アンテナ単位領域Ｕのそれぞれは、ＴＦＴと、ＴＦＴに電気的に接続されたパッチ電極とを含んでいる。ＴＦＴのソース電極はソースバスラインＳＬに、ゲート電極はゲートバスラインＧＬにそれぞれ電気的に接続されている。また、ドレイン電極は、パッチ電極と電気的に接続されている。
　非送受信領域Ｒ２（Ｒ２ａ、Ｒ２ｂ）には、送受信領域Ｒ１を包囲するようにシール領域Ｒｓが配置されている。シール領域Ｒｓにはシール材（不図示）が付与されている。シール材は、ＴＦＴ基板１０１Ａおよびスロット基板２０１を互いに接着させるとともに、これらの基板１０１Ａ、２０１の間に液晶を封入する。
　非送受信領域Ｒ２のうちシール領域Ｒｓの外側には、ゲート端子部ＧＴ、ゲートドライバＧＤ、ソース端子部ＳＴおよびソースドライバＳＤが設けられている。ゲートバスラインＧＬのそれぞれはゲート端子部ＧＴを介してゲートドライバＧＤに接続されている。ソースバスラインＳＬのそれぞれはソース端子部ＳＴを介してソースドライバＳＤに接続されている。なお、この例では、ソースドライバＳＤおよびゲートドライバＧＤは誘電体基板１上に形成されているが、これらのドライバの一方または両方は他の誘電体基板上に設けられていてもよい。
　非送受信領域Ｒ２には、また、複数のトランスファー端子部ＰＴが設けられている。トランスファー端子部ＰＴは、スロット基板２０１のスロット電極５５（図２（ｂ））と電気的に接続される。本明細書では、トランスファー端子部ＰＴとスロット電極５５との接続部を「トランスファー部」と称する。図示するように、トランスファー端子部ＰＴ（トランスファー部）は、シール領域Ｒｓ内に配置されてもよい。この場合、シール材として導電性粒子を含有する樹脂を用いてもよい。これにより、ＴＦＴ基板１０１Ａとスロット基板２０１との間に液晶を封入させるとともに、トランスファー端子部ＰＴとスロット基板２０１のスロット電極５５との電気的な接続を確保できる。この例では、第１非送受信領域Ｒ２ａおよび第２非送受信領域Ｒ２ｂの両方にトランスファー端子部ＰＴが配置されているが、いずれか一方のみに配置されていてもよい。
　なお、トランスファー端子部ＰＴ（トランスファー部）は、シール領域Ｒｓ内に配置されていなくてもよい。例えば非送受信領域Ｒ２のうちシール領域Ｒｓの外側に配置されていてもよい。
　図２（ｂ）は、走査アンテナ１０００Ａにおけるスロット基板２０１を例示する模式的な平面図であり、スロット基板２０１の液晶層ＬＣ側の表面を示している。
　スロット基板２０１では、誘電体基板５１上に、送受信領域Ｒ１および非送受信領域Ｒ２に亘ってスロット電極５５が形成されている。
　スロット基板２０１の送受信領域Ｒ１では、スロット電極５５には複数のスロット５７が配置されている。スロット５７は、ＴＦＴ基板１０１Ａにおけるアンテナ単位領域Ｕに対応して配置されている。図示する例では、複数のスロット５７は、ラジアルインラインスロットアンテナを構成するように、互いに概ね直交する方向に延びる一対のスロット５７が同心円状に配列されている。互いに概ね直交するスロットを有するので、走査アンテナ１０００Ａは、円偏波を送受信することができる。
　非送受信領域Ｒ２には、複数の、スロット電極５５の端子部ＩＴが設けられている。端子部ＩＴは、ＴＦＴ基板１０１Ａのトランスファー端子部ＰＴ（図２（ａ））と電気的に接続される。この例では、端子部ＩＴは、シール領域Ｒｓ内に配置されており、導電性粒子を含有するシール材によって対応するトランスファー端子部ＰＴと電気的に接続される。
　また、第１非送受信領域Ｒ２ａにおいて、スロット基板２０１の裏面側に給電ピン７２が配置されている。給電ピン７２によって、スロット電極５５、反射導電板６５および誘電体基板５１で構成された導波路３０１にマイクロ波が挿入される。給電ピン７２は給電装置７０に接続されている。給電は、スロット５７が配列された同心円の中心から行う。給電の方式は、直結給電方式および電磁結合方式のいずれであってもよく、公知の給電構造を採用することができる。
　図２（ａ）および（ｂ）では、シール領域Ｒｓは、送受信領域Ｒ１を含む比較的狭い領域を包囲するように設けた例を示したが、これに限られない。特に、送受信領域Ｒ１の外側に設けられるシール領域Ｒｓは、送受信領域Ｒ１から一定以上の距離を持つように、例えば、誘電体基板１および／または誘電体基板５１の辺の近傍に設けてもよい。もちろん、非送受信領域Ｒ２に設けられる、例えば端子部や駆動回路は、シール領域Ｒｓの外側（すなわち、液晶層が存在しない側）に形成してもよい。送受信領域Ｒ１から一定以上の離れた位置にシール領域Ｒｓを形成することによって、シール材（特に、硬化性樹脂）に含まれている不純物（特にイオン性不純物）の影響を受けてアンテナ特性が低下することを抑制することができる。
　以下で、走査アンテナ１０００Ａの各構成要素をより詳しく説明する。
　＜ＴＦＴ基板１０１Ａの構造＞
　・アンテナ単位領域Ｕ
　図３を参照しながら、本実施形態の走査アンテナ１０００Ａおよび走査アンテナ１０００Ａが備えるＴＦＴ基板１０１Ａを説明する。
　図３（ａ）は、走査アンテナ１０００Ａの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図であり、図３（ｂ）は、図３（ａ）中のＡ－Ａ’線に沿ったＴＦＴ基板１０１Ａの模式的な断面図である。
　図３（ａ）および図３（ｂ）に示すように、ＴＦＴ基板１０１Ａは、誘電体基板１と、誘電体基板１上に配列された複数のアンテナ単位領域Ｕとを有する。複数のアンテナ単位領域Ｕのそれぞれは、ＴＦＴ１０と、ＴＦＴ１０のドレイン電極７Ｄに電気的に接続されたパッチ電極１５と、ドレイン電極７Ｄとパッチ電極１５とを電気的に接続するパッチドレイン接続部とを有する。パッチドレイン接続部は、パッチ電極１５を含む導電層１５ｌよりも誘電体基板１に近い導電層であって、ＴＦＴ１０のゲート電極３Ｇを含む導電層３またはＴＦＴ１０のソース電極７Ｓを含む導電層７のいずれか誘電体基板１に近い方の導電層に含まれている導電部を含む。ＴＦＴ基板１０１Ａにおいては、ＴＦＴ１０のゲート電極３Ｇを含むゲートメタル層３と、ＴＦＴ１０のソース電極７Ｓを含むソースメタル層７とのうち、ゲートメタル層３の方が誘電体基板１に近い。ＴＦＴ基板１０１Ａのパッチドレイン接続部は、ゲートメタル層３に含まれる配線３ｗ１を含む。
　本明細書において各アンテナ単位領域の「パッチドレイン接続部」は、ドレイン電極およびパッチ電極と電気的に接続されており、ドレイン電極とパッチ電極との間に配置された少なくとも１つの導電部を指す。ドレイン電極とパッチ電極とは、パッチドレイン接続部を介して電気的に接続されている。例えば、図３に示すＴＦＴ基板１０１Ａにおいては、ドレイン電極７Ｄとパッチ電極１５とは、接続部１５ａ１、１５ａ２および３ａ２、ならびに配線３ｗ１を介して電気的に接続されている。ＴＦＴ基板１０１Ａが有するパッチドレイン接続部は、接続部１５ａ１、１５ａ２および３ａ２、ならびに配線３ｗ１を含む。
　配線３ｗ１は、ＴＦＴ基板１０１Ａおよびスロット基板２０１の法線方向から見たとき、スロット５７内をスロット５７の長軸方向に延びており、スロット５７内でパッチ電極１５と重なっている。
　本明細書では、ゲート用導電膜を用いて形成された、ゲート電極３Ｇを含む層（レイヤー）を「ゲートメタル層」と呼ぶことがあり、ソース用導電膜を用いて形成された、ソース電極７Ｓを含む層を「ソースメタル層」と呼ぶことがある。また、パッチ用導電膜から形成された、パッチ電極１５を含む層を「パッチメタル層」と呼ぶことがある。本実施形態において、パッチ電極１５は、ＴＦＴ１０のゲート電極３Ｇを含む導電層およびＴＦＴ１０のソース電極７Ｓを含む導電層のいずれとも異なる導電層に含まれている。
　ＴＦＴ基板１０１Ａを備える走査アンテナ１０００Ａは、図５に示す参考例１の走査アンテナ１００１Ｒに比べて、優れたアンテナ性能を有する。図４～図６を参照しながら走査アンテナ１０００Ａが有する利点を説明する。
　上述したように、走査アンテナは、アンテナ単位の各液晶層に印加する電圧を制御し、各アンテナ単位の液晶層の実効的な誘電率Ｍ（εM）を変化させることによって、静電容量の異なるアンテナ単位で２次元的なパターンを形成する。本発明者は、種々の検討により、アンテナ性能を低下させる新たな要因を見出した。本発明者は、パッチ電極１５を含むパッチメタル層１５ｌが、スロット５７の内側および近傍に、パッチ電極１５以外の導電部を含むと、走査アンテナのアンテナ性能が低下することを見出した。以下で、この要因について詳細に説明する。
　まず、図４を参照しながら、走査アンテナ１０００Ａのパッチ電極１５およびスロット５７近傍での液晶分子の配向について説明する。図４（ａ）は、走査アンテナ１０００Ａのパッチメタル層１５ｌとスロット５７との位置関係を説明するための模式的な平面図であり、図４（ｂ）および図４（ｃ）は、それぞれ、図４（ａ）中のＸ－Ｘ’線およびＹ－Ｙ’線に沿った走査アンテナ１０００Ａの模式的な断面図である。図４（ａ）中のＸ－Ｘ’線およびＹ－Ｙ’線は、それぞれ、スロット５７の長軸ＡＳおよび短軸ＢＳを兼ねている。
　アンテナ性能に特に影響を与えるのは、ＴＦＴ基板１０１Ａおよびスロット基板２０１の法線方向から見たとき、パッチ電極１５とスロット電極５５とが重なるオーバーラップ領域Ｒｏ（図４（ａ）中の斜線部）である。図４（ａ）に示すように、ＴＦＴ基板１０１Ａおよびスロット基板２０１の法線方向から見たとき、スロット５７の短軸ＢＳ方向の長さｗｓは、パッチ電極１５の、スロット５７の短軸ＢＳ方向の長さｗｐよりも小さい。これにより、オーバーラップ領域Ｒｏが形成されている。本明細書において、ＴＦＴ基板およびスロット基板の法線方向から見たとき、パッチ電極とスロット電極とが重なる領域を「オーバーラップ領域」と呼ぶことにする。
　アンテナ性能の観点から、オーバーラップ領域Ｒｏは、スロット５７の長軸ＡＳに関して線対称の平面形状を有していることが好ましい。すなわち、２つのオーバーラップ領域Ｒｏは、スロット５７の長軸ＡＳに関して線対称に配置されていることが好ましい。オーバーラップ領域Ｒｏは、スロット５７の短軸ＢＳに関しても線対称の平面形状を有していることがさらに好ましい。すなわち、２つのオーバーラップ領域Ｒｏのそれぞれは、スロット５７の短軸ＢＳに関しても線対称の平面形状を有していることがさらに好ましい。
　図４（ｂ）および図４（ｃ）には、オーバーラップ領域Ｒｏにおける、電圧印加時の液晶分子（誘電異方性が正）の配向状態を模式的に示している。オーバーラップ領域Ｒｏ以外の液晶分子の配向状態については図示を省略しているが、オーバーラップ領域Ｒｏ内の液晶分子と連続的に配向する。オーバーラップ領域Ｒｏ以外の領域（すなわち、ＴＦＴ基板１０１Ａおよびスロット基板２０１の法線方向から見たとき、パッチ電極１５とスロット電極５５とが重なっていない領域）の液晶分子の配向も、パッチ電極１５とスロット電極５５とによって形成される電界の影響を受ける。また、ＴＦＴ基板１０１Ａの表面形状（液晶層ＬＣ側の表面形状）の影響も受ける。
　図５、図６および図７を参照して後述する参考例の走査アンテナのように、パッチメタル層１５ｌが、スロット５７の内側および／または近傍にパッチ電極１５以外の導電部を含むと、この導電部が、パッチ電極１５およびスロット５７近傍の液晶分子の配向（オーバーラップ領域Ｒｏの液晶分子の配向を含む）に影響を与える。これにより、アンテナ性能が低下し得る。
　なお、アンテナ性能に主に寄与するのは、スロット５７の内側および／または近傍において、パッチメタル層１５ｌに含まれる、パッチ電極１５以外の導電部である。従って、アンテナ性能に関する限り、パッチメタル層１５ｌに含まれる、パッチ電極１５以外の導電部であっても、スロット５７およびパッチ電極１５から離れて形成されている導電部は無視できる。例えば、ＴＦＴ基板１０１Ａにおいては、図３（ａ）に示すように、パッチメタル層１５ｌは、アンテナ単位領域Ｕにおいて接続部１５ａ１および１５ａ２をさらに含むが、これらはスロット５７およびパッチ電極１５から離れて形成されているので、アンテナ性能への寄与は小さい。このように、パッチメタル層１５ｌに含まれる、パッチ電極１５以外の導電部は、スロット５７およびパッチ電極１５から一定以上の距離をあけて配置されることが好ましい。
　ＴＦＴ基板１０１Ａおよびスロット基板２０１の法線方向から見たとき、パッチメタル層１５ｌは、スロット５７の内側および近傍にパッチ電極１５以外の導電部を含まない。従って、走査アンテナ１０００Ａは優れたアンテナ性能を有する。
　さらに、走査アンテナ１０００Ａのオーバーラップ領域Ｒｏは、スロット５７の長軸ＡＳに関して線対称の平面形状を有しており、スロット５７の短軸ＢＳに関しても線対称の平面形状を有している。
　スロット５７は、例えば、図示するように、長方形の長軸ＡＳに沿った両端を半円で置換した形状であるがこれに限られない。例えば、長方形であってもよいし、長方形の角が丸みを帯びた形状であってもよい。
　続いて、図５および図６を参照しながら参考例１の走査アンテナ１００１Ｒを説明する。図５（ａ）は、参考例１の走査アンテナ１００１Ｒの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図であり、図５（ｂ）は、参考例１の走査アンテナ１００１Ｒが備えるＴＦＴ基板１０１Ｒの、図５（ａ）中のＡ－Ａ’線に沿った模式的な断面図である。図６（ａ）は、参考例１の走査アンテナ１００１Ｒのパッチメタル層１５ｌとスロット５７との位置関係を説明するための模式的な平面図であり、図６（ｂ）および図６（ｃ）は、それぞれ、図６（ａ）中のＸ－Ｘ’線およびＹ－Ｙ’線に沿った参考例１の走査アンテナ１００１Ｒの模式的な断面図である。図５および図６において、先の図面と共通する構成要素には共通の参照符号を付し、説明の重複を避ける。
　図５（ａ）および図５（ｂ）に示すように、参考例１の走査アンテナ１００１Ｒはパッチドレイン接続部において走査アンテナ１０００Ａと異なる。参考例１の走査アンテナ１００１Ｒが備えるＴＦＴ基板１０１Ｒのパッチドレイン接続部は、パッチメタル層１５ｌに含まれる配線１５ｗ１を含む。配線１５ｗ１は、ＴＦＴ基板１０１Ｒおよびスロット基板２０１の法線方向から見たとき、スロット５７内をスロット５７の長軸ＡＳ方向に延びている。配線１５ｗ１は、パッチ電極１５と一体的に形成されている。すなわち、パッチメタル層１５ｌは、スロット５７の内側および近傍に、パッチ電極１５以外の導電部を含む。図６（ａ）では、スロット５７の内側および近傍においてパッチメタル層１５ｌに含まれるパッチ電極１５以外の導電部に、オーバーラップ領域Ｒｏと異なるハッチングを付している。
　パッチメタル層１５ｌが、スロット５７の内側および近傍にパッチ電極１５以外の導電部を含むことにより、参考例１の走査アンテナ１００１Ｒは、アンテナ性能において走査アンテナ１０００Ａよりも劣る。
　図６（ｂ）および図６（ｃ）には、オーバーラップ領域Ｒｏにおける液晶分子の配向状態に加えて、パッチメタル層１５ｌ（パッチ電極１５以外）とスロット電極５５とが重なっている領域における液晶分子の配向状態（図中に破線の丸で示す）も図示している。配線１５ｗ１が存在することにより、この領域の液晶分子の配向は、電界の影響を強く受ける。また、スロット５７内に、ＴＦＴ基板１０１Ｒの表面は段差を有する。従って、参考例１の走査アンテナ１００１Ｒにおいて、液晶分子の配向状態は、図４に示した走査アンテナ１０００Ａよりも悪い。なお、オーバーラップ領域の液晶分子の配向に比べて、オーバーラップ領域Ｒｏ以外の領域（すなわち、ＴＦＴ基板１０１Ａおよびスロット基板２０１の法線方向から見たとき、パッチ電極１５とスロット電極５５とが重なっていない領域）の液晶分子の配向は、配線１５ｗ１の影響を受けやすい傾向にある。
　パッチメタル層１５ｌが、スロット５７の内側および／または近傍にパッチ電極１５以外の導電部を含むことにより、アンテナ性能が劣るという問題は、パッチメタル層１５ｌが比較的厚い場合に顕著である場合がある。従って、比較的厚いパッチメタル層を有する走査アンテナにおいては、パッチメタル層１５ｌが、スロット５７の内側および近傍に、パッチ電極１５以外の導電部を含まないことにより、アンテナ性能の低下が抑制される効果が大きい。
　アンテナ性能が劣るという問題が生じるのは、参考例１の走査アンテナ１００１Ｒに限られない。例えば図７（ａ）に示す参考例２の走査アンテナ１００２Ｒにおいても、アンテナ性能が劣るという問題が生じる。
　図７（ａ）は、参考例２の走査アンテナ１００２Ｒのパッチメタル層１５ｌとスロット５７との位置関係を説明するための模式的な平面図であり、図７（ｂ）および図７（ｃ）は、それぞれ、図７（ａ）中のＸ－Ｘ’線およびＹ－Ｙ’線に沿った参考例２の走査アンテナ１００２Ｒの模式的な断面図である。図７において、先の図面と共通する構成要素には共通の参照符号を付す。
　図７（ａ）に示すように、参考例２の走査アンテナ１００２Ｒが備えるＴＦＴ基板のパッチドレイン接続部は、パッチメタル層１５ｌに含まれる配線１５ｗ２を含む。配線１５ｗ２は、スロット５７の短軸ＢＳ方向に延びており、パッチ電極１５と一体的に形成されている。配線１５ｗ２は、スロット５７の短軸ＢＳ方向に延びている点において、参考例１の走査アンテナ１００１Ｒが有する配線１５ｗ１と異なる。参考例２の走査アンテナ１００２Ｒにおいて、パッチメタル層１５ｌは、スロット５７の近傍にパッチ電極１５以外の導電部を含む。従って、走査アンテナ１０００Ａに比べてアンテナ性能において劣る。
　なお、参考例２の走査アンテナ１００２Ｒは、参考例１の走査アンテナ１００１Ｒに比べてもアンテナ性能に劣る場合がある。図７（ａ）および図７（ｃ）に示すように、参考例２の走査アンテナ１００２Ｒの配線１５ｗ２は、オーバーラップ領域Ｒｏに隣接して配置されている。従って、オーバーラップ領域Ｒｏにおける液晶分子の配向状態が、配線１５ｗ２に起因した電界に影響され易いためである。
　ＴＦＴ基板１０１Ａのアンテナ単位領域Ｕの構造をより詳細に説明する。再び図３（ａ）および図３（ｂ）を参照する。
　図３に示すように、ＴＦＴ基板１０１Ａは、誘電体基板１に支持されたゲートメタル層３と、ゲートメタル層３上に形成されたゲート絶縁層４と、ゲート絶縁層４上に形成されたソースメタル層７と、ソースメタル層７上に形成された第１絶縁層１１と、第１絶縁層１１上に形成されたパッチメタル層１５ｌと、パッチメタル層１５ｌ上に形成された第２絶縁層１７とを有する。図８～図１０を参照して後述するように、ＴＦＴ基板１０１Ａは、第１絶縁層１１とパッチメタル層１５ｌとの間に形成された下部導電層１３をさらに有する。ＴＦＴ基板１０１Ａは、第２絶縁層１７上に形成された上部導電層１９をさらに有する。
　各アンテナ単位領域Ｕが有するＴＦＴ１０は、ゲート電極３Ｇと、島状の半導体層５と、コンタクト層６Ｓおよび６Ｄと、ゲート電極３Ｇと半導体層５との間に配置されたゲート絶縁層４と、ソース電極７Ｓおよびドレイン電極７Ｄとを備える。この例では、ＴＦＴ１０は、ボトムゲート構造を有するチャネルエッチ型のＴＦＴである。
　ゲート電極３Ｇは、ゲートバスラインＧＬに電気的に接続されており、ゲートバスラインＧＬから走査信号電圧を供給される。ソース電極７Ｓは、ソースバスラインＳＬに電気的に接続されており、ソースバスラインＳＬからデータ信号電圧を供給される。この例では、ゲート電極３ＧおよびゲートバスラインＧＬは同じ導電膜（ゲート用導電膜）から形成されている。ここでは、ソース電極７Ｓ、ドレイン電極７ＤおよびソースバスラインＳＬは同じ導電膜（ソース用導電膜）から形成されている。ゲート用導電膜およびソース用導電膜は、例えば金属膜である。
　半導体層５は、ゲート絶縁層４を介してゲート電極３Ｇと重なるように配置されている。図示する例では、半導体層５上に、ソースコンタクト層６Ｓおよびドレインコンタクト層６Ｄが形成されている。ソースコンタクト層６Ｓおよびドレインコンタクト層６Ｄは、それぞれ、半導体層５のうちチャネルが形成される領域（チャネル領域）の両側に配置されている。半導体層５は真性アモルファスシリコン（ｉ－ａ－Ｓｉ）層であり、ソースコンタクト層６Ｓおよびドレインコンタクト層６Ｄはｎ+型アモルファスシリコン（ｎ+－ａ－Ｓｉ）層であってもよい。
　ソース電極７Ｓは、ソースコンタクト層６Ｓに接するように設けられ、ソースコンタクト層６Ｓを介して半導体層５に接続されている。ドレイン電極７Ｄは、ドレインコンタクト層６Ｄに接するように設けられ、ドレインコンタクト層６Ｄを介して半導体層５に接続されている。
　ここでは、各アンテナ単位領域Ｕは、液晶容量と電気的に並列に接続された補助容量を有している。この例では、補助容量は、ドレイン電極７Ｄと電気的に接続された上部補助容量電極（「補助容量電極」ということがある。）７Ｃと、ゲート絶縁層４と、ゲート絶縁層４を介して上部補助容量電極７Ｃと対向する下部補助容量電極（「補助容量対向電極」ということがある。）３Ｃとによって構成される。下部補助容量電極３Ｃはゲートメタル層３に含まれており、上部補助容量電極７Ｃはソースメタル層７に含まれている。ゲートメタル層３は、下部補助容量電極３Ｃに接続されたＣＳバスライン（補助容量線）ＣＬをさらに含む。ＣＳバスラインＣＬは、例えば、ゲートバスラインＧＬと略平行に延びている。この例では、下部補助容量電極３Ｃは、ＣＳバスラインＣＬと一体的に形成されている。下部補助容量電極３Ｃの幅は、ＣＳバスラインＣＬの幅よりも大きくてもよい。また、この例では、上部補助容量電極７Ｃは、ドレイン電極７Ｄから延設されている。上部補助容量電極７Ｃの幅は、ドレイン電極７Ｄから延設された部分のうち上部補助容量電極７Ｃ以外の部分の幅よりも大きくてもよい。なお、補助容量とパッチ電極１５との配置関係は図示する例に限定されない。
　ゲートメタル層３は、ＴＦＴ１０のゲート電極３Ｇと、ゲートバスラインＧＬと、下部補助容量電極３Ｃと、ＣＳバスラインＣＬとを含む。ゲートメタル層３は、ゲート電極３Ｇと電気的に分離された接続部３ａ２と、接続部３ａ２と一体的に形成された配線３ｗ１とをさらに含む。
　ゲート絶縁層４は、接続部３ａ２に達する開口部４ａ２と、配線３ｗ１に達する開口部４ａ３とを有する。開口部４ａ３は、誘電体基板１の法線方向から見たときパッチ電極１５と重なる。
　ソースメタル層７は、ＴＦＴ１０のソース電極７Ｓおよびドレイン電極７Ｄと、ソースバスラインＳＬと、上部補助容量電極７Ｃとを含む。
　第１絶縁層１１は、ＴＦＴ１０を覆うように形成されている。第１絶縁層１１は、ドレイン電極７Ｄまたはドレイン電極７Ｄから延設された部分に達する開口部１１ａ１と、誘電体基板１の法線方向から見たとき、開口部４ａ２に重なる開口部１１ａ２と、誘電体基板１の法線方向から見たとき、開口部４ａ３に重なる開口部１１ａ３とを有する。開口部１１ａ１をコンタクトホールＣＨ＿ａ１ということがある。ゲート絶縁層４に形成された開口部４ａ２および第１絶縁層１１に形成された開口部１１ａ２は、コンタクトホールＣＨ＿ａ２を構成する。ゲート絶縁層４に形成された開口部４ａ３および第１絶縁層１１に形成された開口部１１ａ３は、コンタクトホールＣＨ＿ａ３を構成する。
　パッチメタル層１５ｌは、パッチ電極１５と、接続部１５ａ１および１５ａ２とを含む。
　接続部１５ａ１は、第１絶縁層１１上および開口部１１ａ１内に形成され、開口部１１ａ１内でドレイン電極７Ｄまたはドレイン電極７Ｄから延設された部分と接続されている。例えばここでは、接続部１５ａ１は、開口部１１ａ１内でドレイン電極７Ｄから延設された部分と接触している。
　接続部１５ａ２は、接続部１５ａ１と一体的に接続されている。接続部１５ａ２は、第１絶縁層１１上およびコンタクトホールＣＨ＿ａ２内に形成され、コンタクトホールＣＨ＿ａ２内で接続部３ａ２と接続されている。例えばここでは、接続部１５ａ２は、ゲート絶縁層４に形成された開口部４ａ２内で接続部３ａ２と接触している。
　パッチ電極１５は、第１絶縁層１１上およびコンタクトホールＣＨ＿ａ３内に形成され、コンタクトホールＣＨ＿ａ３内で配線３ｗ１と接続されている。例えばここでは、パッチ電極１５は、ゲート絶縁層４に形成された開口部４ａ３内で配線３ｗ１と接触している。
　パッチメタル層１５ｌは、金属層を含む。パッチメタル層１５ｌは、金属層のみから形成されていてもよい。パッチメタル層１５ｌは、例えば、低抵抗金属層と、低抵抗金属層の下に高融点金属含有層とを有する積層構造を有する。積層構造は、低抵抗金属層の上に高融点金属含有層をさらに有していてもよい。「高融点金属含有層」は、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）およびニオブ（Ｎｂ）からなる群から選択される少なくとも１つの元素を含む層である。「高融点金属含有層」は積層構造であってもよい。例えば、高融点金属含有層は、Ｔｉ、Ｗ、Ｍｏ、Ｔａ、Ｎｂ、これらを含む合金、およびこれらの窒化物、ならびに前記金属または合金と前記窒化物との固溶体のいずれかで形成された層を指す。「低抵抗金属層」は、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）および金（Ａｕ）からなる群から選択される少なくとも１つの元素を含む層である。「低抵抗金属層」は、積層構造であってもよい。パッチメタル層１５ｌの低抵抗金属層を「主層」と呼ぶことがあり、低抵抗金属層の下および上の高融点金属含有層を、それぞれ「下層」および「上層」と呼ぶことがある。
　パッチメタル層１５ｌは、例えば主層としてＣｕ層またはＡｌ層を含む。すなわち、パッチ電極１５は、例えば主層としてＣｕ層またはＡｌ層を含む。走査アンテナの性能はパッチ電極１５の電気抵抗と相関があり、主層の厚さは、所望の抵抗が得られるように設定される。電気抵抗の観点から、Ｃｕ層の方がＡｌ層よりもパッチ電極１５の厚さを小さくできる可能性がある。パッチメタル層１５ｌが有する金属層の厚さ（すなわち、パッチ電極１５が有する金属層の厚さ）は、例えば、ソース電極７Ｓおよびドレイン電極７Ｄの厚さよりも大きくなるように設定される。パッチ電極１５における金属層の厚さは、Ａｌ層で形成する場合、例えば０．３μｍ以上に設定される。
　第２絶縁層１７は、パッチ電極１５、接続部１５ａ１および１５ａ２を覆うように形成されている。
　図示する例では、ＴＦＴ基板１０１Ａは、複数のコンタクトホールＣＨ＿ａ３を有する。パッチ電極１５は、複数のコンタクトホールＣＨ＿ａ３を介して配線３ｗ１と接続されている。ただし、コンタクトホールの個数や形状は図示する例に限られず、コンタクトホールＣＨ＿ａ３は、１つ以上設けられていればよい。本発明者の検討によると、ＴＦＴ基板１０１Ａが複数のコンタクトホールＣＨ＿ａ３を有することにより、以下のメリットが得られる。コンタクトホールＣＨ＿ａ３内でパッチメタル層１５ｌとゲートメタル層３とが接触する面積の合計が大きくなると、パッチメタル層１５ｌとゲートメタル層３との密着性を向上できる。また、接触面積が同じ場合、複数のコンタクトホールＣＨ＿ａ３のエッジの長さの和が大きいほど、パッチメタル層１５ｌとゲートメタル層３との間のコンタクト抵抗を低減できる。例えば、ゲートメタル層３が、低抵抗金属層と、低抵抗金属層の上に高融点金属含有層（上層）とを有する積層構造を有する場合、第１絶縁膜１１およびゲート絶縁膜４をエッチングしてコンタクトホールＣＨ＿ａ３を形成する工程において、ゲートメタル層３の上層の一部も同時にエッチングされる。ゲートメタル層３の上層は、コンタクトホールＣＨ＿ａ３のエッジに沿ったリング状に残り、このリング状のゲートメタル層３の上層とパッチメタル層１５ｌとの接触が電気的コンタクトに寄与する。従って、複数のコンタクトホールＣＨ＿ａ３のエッジの長さの和が大きいと、ゲートメタル層３とパッチメタル層１５ｌとの間のコンタクト抵抗が低減される。
　他のコンタクトホール（例えばコンタクトホールＣＨ＿ａ２）についても同様に、図示する例に限られず、複数設けられていてもよい。複数のコンタクトホールを有することで、上記のメリットが得られ得る。
　アンテナ性能の観点から、コンタクトホールＣＨ＿ａ３は、スロット５７の長軸に関して線対称の平面形状を有していることが好ましい。コンタクトホールＣＨ＿ａ３は、スロット５７の短軸に関しても線対称の平面形状を有していることがさらに好ましい。例えば、複数のコンタクトホールＣＨ＿ａ３は、スロット５７の長軸に関して線対称に配置されていることが好ましく、スロット５７の短軸に関して線対称に配置されていることがさらに好ましい。
　ＴＦＴ基板１０１Ａのパッチドレイン接続部について、以下のように言うこともできる。ＴＦＴ基板１０１Ａのパッチドレイン接続部は、パッチ電極１５を含む導電層１５ｌよりも誘電体基板１に近い導電層に含まれている導電部と、パッチ電極１５を含む導電層１５ｌに含まれており、パッチ電極１５とは物理的に分離して形成されているさらなる導電部１５ａ１および１５ａ２を有する。ＴＦＴ基板１０１Ａのパッチドレイン接続部は、パッチ電極１５を含むパッチメタル層１５ｌよりも誘電体基板１に近いゲートメタル層３に含まれている配線３ｗ１と、パッチ電極１５を含むパッチメタル層１５ｌに含まれており、パッチ電極１５とは物理的に分離して形成されている接続部１５ａ１および１５ａ２とを有する。配線３ｗ１は、ＴＦＴ１０のゲート電極３Ｇを含む導電層３またはＴＦＴ１０のソース電極７Ｓを含む導電層７のいずれか誘電体基板１に近い方の導電層に含まれている。ＴＦＴ基板１０１Ａにおいては、ＴＦＴ１０のゲート電極３Ｇを含むゲートメタル層３と、ＴＦＴ１０のソース電極７Ｓを含むソースメタル層７とのうち、ゲートメタル層３の方が誘電体基板１に近い。
　ＴＦＴ基板１０１Ａは、パッチ電極１５を含む導電層１５ｌに含まれており、パッチ電極１５とは物理的に分離して形成されているさらなる導電部１５ａ１および１５ａ２を有することにより、以下のメリットも得られる。パッチ用導電膜１５’のエッチング工程におけるエッチング量が低減されるので、パッチ用導電膜１５’のエッチャントが長寿命化され得る。また、ＴＦＴ基板１０１Ａを備える走査アンテナ１０００Ａの液晶層の体積（すなわち液晶材料の体積）を削減し、走査アンテナ１０００Ａのコストを低減させることができる。
　なお、本実施形態は図示する例に限られない。例えば、ＴＦＴの構造は、図示する例に限られず、ゲートメタル層３とソースメタル層７との配置関係は逆であってもよい。ＴＦＴはトップゲート構造を有してもよい。ＴＦＴのゲート電極を含む導電層よりもＴＦＴのソース電極を含む導電層の方が誘電体基板に近くてもよい。パッチドレイン接続部は、パッチ電極を含む導電層よりも誘電体基板に近い導電層であって、ＴＦＴのゲート電極を含む導電層またはＴＦＴのソース電極を含む導電層のいずれか誘電体基板に近い方の導電層に含まれている導電部を含んでもよい。
　図８～図１０を参照して、ＴＦＴ基板１０１Ａの非送受信領域Ｒ２の構造を説明する。ただし、ＴＦＴ基板１０１Ａの非送受信領域Ｒ２の構造は、図示する例に限定されない。走査アンテナ１０００Ａは、基本的には、非送受信領域Ｒ２の構造によらず、上述したように優れたアンテナ性能を有することができる。
　図８（ａ）および図８（ｂ）は、ＴＦＴ基板１０１Ａの非送受信領域Ｒ２の模式的な平面図であり、図９（ａ）～（ｄ）および図１０（ａ）～（ｃ）は、それぞれ、ＴＦＴ基板１０１Ａの非送受信領域Ｒ２の模式的な断面図である。図８（ａ）は、非送受信領域Ｒ２に設けられたソース－ゲート接続部ＳＧおよびソース端子部ＳＴを示しており、図８（ｂ）は、非送受信領域Ｒ２に設けられたトランスファー端子部ＰＴ、ゲート端子部ＧＴおよびＣＳ端子部ＣＴを示している。
　トランスファー端子部ＰＴは、シール領域Ｒｓに位置する第１トランスファー端子部ＰＴ１と、シール領域Ｒｓの外側（液晶層がない側）に設けられた第２トランスファー端子部ＰＴ２とを含む。図示する例では、第１トランスファー端子部ＰＴ１は、シール領域Ｒｓに沿って、送受信領域Ｒ１を包囲するように延びている。
　図９（ａ）は、図８（ｂ）中のＢ－Ｂ’線に沿った第１トランスファー端子部ＰＴ１の断面を示しており、図９（ｂ）は、図８（ａ）中のＣ－Ｃ’線に沿ったソース－ゲート接続部ＳＧの断面を示しており、図９（ｃ）は、図８（ａ）中のＤ－Ｄ’線に沿ったソース端子部ＳＴの断面を示しており、図９（ｄ）は、図８（ｂ）中のＥ－Ｅ’線に沿った第２トランスファー端子部ＰＴ２の断面を示しており、図１０（ａ）は、図８（ｂ）中のＦ－Ｆ’線に沿った第１トランスファー端子部ＰＴ１の断面を示しており、図１０（ｂ）は、図８（ａ）中のＧ－Ｇ’線に沿ったソース－ゲート接続部ＳＧの断面を示しており、図１０（ｃ）は、図８（ａ）中のＨ－Ｈ’線に沿ったソース－ゲート接続部ＳＧおよびソース端子部ＳＴの断面を示している。
　一般に、ゲート端子部ＧＴおよびソース端子部ＳＴはそれぞれゲートバスライン毎およびソースバスライン毎に設けられる。ソース－ゲート接続部ＳＧは、一般に各ソースバスラインに対応して設けられる。図８（ｂ）には、ゲート端子部ＧＴと並べて、ＣＳ端子部ＣＴおよび第２トランスファー端子部ＰＴ２を図示しているが、ＣＳ端子部ＣＴおよび第２トランスファー端子部ＰＴ２の個数および配置は、それぞれゲート端子部ＧＴとは独立に設定される。通常、ＣＳ端子部ＣＴおよび第２トランスファー端子部ＰＴ２の個数は、ゲート端子部ＧＴの個数より少なく、ＣＳ電極およびスロット電極の電圧の均一性を考慮して適宜設定される。また、第２トランスファー端子部ＰＴ２は、第１トランスファー端子部ＰＴ１が形成されている場合には省略され得る。
　各ＣＳ端子部ＣＴは、例えば、各ＣＳバスラインに対応して設けられる。各ＣＳ端子部ＣＴは、複数のＣＳバスラインに対応して設けられていてもよい。例えば、各ＣＳバスラインにスロット電圧と同じ電圧が供給される場合、ＴＦＴ基板１０１Ａは、ＣＳ端子部ＣＴを少なくとも１つ有すればよい。ただし、配線抵抗を下げるためには、ＴＦＴ基板１０１Ａは複数のＣＳ端子部ＣＴを有することが好ましい。なお、スロット電圧は、例えばグランド電位である。また、ＣＳバスラインにスロット電圧と同じ電圧が供給される場合、ＣＳ端子部ＣＴまたは第２トランスファー端子部ＰＴ２のいずれかは省略され得る。
　・ソース－ゲート接続部ＳＧ
　ＴＦＴ基板１０１Ａは、図８（ａ）に示すように、非送受信領域Ｒ２にソース－ゲート接続部ＳＧを有する。ソース－ゲート接続部ＳＧは、一般に、ソースバスラインＳＬ毎に設けられる。ソース－ゲート接続部ＳＧは、各ソースバスラインＳＬをゲートメタル層３内に形成された接続配線（「ソース下部接続配線」ということがある。）に電気的に接続する。
　図８（ａ）、図９（ｂ）、図１０（ｂ）および図１０（ｃ）に示すように、ソース－ゲート接続部ＳＧは、ソース下部接続配線３ｓｇと、ゲート絶縁層４に形成された開口部４ｓｇ１と、ソースバスライン接続部７ｓｇと、第１絶縁層１１に形成された開口部１１ｓｇ１および開口部１１ｓｇ２と、ソースバスライン上部接続部１３ｓｇとを有する。
　ソース下部接続配線３ｓｇは、ゲートメタル層３に含まれる。ソース下部接続配線３ｓｇは、ゲートバスラインＧＬと電気的に分離されている。
　ゲート絶縁層４に形成された開口部４ｓｇ１は、ソース下部接続配線３ｓｇに達している。
　ソースバスライン接続部７ｓｇは、ソースメタル層７に含まれ、ソースバスラインＳＬに電気的に接続されている。この例では、ソースバスライン接続部７ｓｇは、ソースバスラインＳＬから延設され、ソースバスラインＳＬと一体的に形成されている。ソースバスライン接続部７ｓｇの幅は、ソースバスラインＳＬの幅よりも大きくてもよい。
　第１絶縁層１１に形成された開口部１１ｓｇ１は、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｓｇ１に重なっている。ゲート絶縁層４に形成された開口部４ｓｇ１および第１絶縁層１１に形成された開口部１１ｓｇ１は、コンタクトホールＣＨ＿ｓｇ１を構成する。
　第１絶縁層１１に形成された開口部１１ｓｇ２は、ソースバスライン接続部７ｓｇに達している。開口部１１ｓｇ２をコンタクトホールＣＨ＿ｓｇ２ということがある。
　ソースバスライン上部接続部１３ｓｇ（単に「上部接続部１３ｓｇ」ということがある。）は、下部導電層１３に含まれる。上部接続部１３ｓｇは、第１絶縁層１１上、コンタクトホールＣＨ＿ｓｇ１内、およびコンタクトホールＣＨ＿ｓｇ２内に形成され、コンタクトホールＣＨ＿ｓｇ１内でソース下部接続配線３ｓｇと接続されており、コンタクトホールＣＨ＿ｓｇ２内でソースバスライン接続部７ｓｇと接続されている。例えばここでは、上部接続部１３ｓｇは、ゲート絶縁層４に形成された開口部４ｓｇ１内でソース下部接続配線３ｓｇと接触しており、第１絶縁層１１に形成された開口部１１ｓｇ２内でソースバスライン接続部７ｓｇと接触している。
　ソース下部接続配線３ｓｇの内、開口部４ｓｇ１によって露出されている部分は、上部接続部１３ｓｇで覆われていることが好ましい。ソースバスライン接続部７ｓｇの内、開口部１１ｓｇ２によって露出されている部分は、上部接続部１３ｓｇで覆われていることが好ましい。
　下部導電層１３は、例えば透明導電層（例えばＩＴＯ層）を含む。
　この例では、ソース－ゲート接続部ＳＧは、パッチメタル層１５ｌに含まれる導電部および上部導電層１９に含まれる導電部を有しない。
　ＴＦＴ基板１０１Ａは、ソース－ゲート接続部ＳＧに上部接続部１３ｓｇを有することによって、優れた動作安定性を有する。ソース－ゲート接続部ＳＧが上部接続部１３ｓｇを有することによって、パッチメタル層１５ｌを形成するためのパッチ用導電膜をエッチングする工程における、ゲートメタル層３および／またはソースメタル層７へのダメージが軽減される。この効果について説明する。
　上述したように、ＴＦＴ基板１０１Ａにおいて、ソース－ゲート接続部ＳＧはパッチメタル層１５ｌに含まれる導電部を有しない。つまり、パッチ用導電膜のパターニング工程において、ソース－ゲート接続部形成領域のパッチ用導電膜は除去される。ソース－ゲート接続部ＳＧに上部接続部１３ｓｇを有しない場合、コンタクトホールＣＨ＿ｓｇ１内でゲートメタル層３（ソース下部接続配線３ｓｇ）が露出されるので、除去されるべきパッチ用導電膜は、コンタクトホールＣＨ＿ｓｇ１内に堆積され、ソース下部接続配線３ｓｇに接して形成される。同様に、ソース－ゲート接続部ＳＧに上部接続部１３ｓｇを有しない場合、コンタクトホールＣＨ＿ｓｇ２内でソースメタル層７（ソースバスライン接続部７ｓｇ）が露出されるので、除去されるべきパッチ用導電膜は、コンタクトホールＣＨ＿ｓｇ２内に堆積され、ソースバスライン接続部７ｓｇに接して形成される。このような場合、ゲートメタル層３および／またはソースメタル層７がエッチングダメージを受ける可能性がある。パッチ用導電膜をパターニングする工程では、例えばリン酸、硝酸および酢酸を含むエッチング液が用いられる。ソース下部接続配線３ｓｇおよび／またはソースバスライン接続部７ｓｇがエッチングダメージを受けると、ソース－ゲート接続部ＳＧにおいてコンタクト不良が生じる可能性がある。
　ＴＦＴ基板１０１Ａのソース－ゲート接続部ＳＧは、コンタクトホールＣＨ＿ｓｇ１内およびコンタクトホールＣＨ＿ｓｇ２内に形成された上部接続部１３ｓｇを有する。従って、パッチ用導電膜のパターニング工程における、エッチングによるソース下部接続配線３ｓｇおよび／またはソースバスライン接続部７ｓｇへのダメージが軽減される。従って、ＴＦＴ基板１０１Ａは動作安定性に優れている。
　ゲートメタル層３および／またはソースメタル層７へのエッチングダメージを効果的に軽減する観点からは、ソース下部接続配線３ｓｇの内、コンタクトホールＣＨ＿ｓｇ１によって露出されている部分は、上部接続部１３ｓｇで覆われており、ソースバスライン接続部７ｓｇの内、開口部１１ｓｇ２によって露出されている部分は、上部接続部１３ｓｇで覆われていることが好ましい。
　走査アンテナに用いられるＴＦＴ基板では、比較的厚い導電膜（パッチ用導電膜）を用いてパッチ電極が形成されることがある。この場合、パッチ用導電膜のエッチング時間およびオーバーエッチング時間が、他の層のエッチング工程よりも長くなり得る。このとき、コンタクトホールＣＨ＿ｓｇ１内およびコンタクトホールＣＨ＿ｓｇ２内で、ゲートメタル層３（ソース下部接続配線３ｓｇ）およびソースメタル層７（ソースバスライン接続部７ｓｇ）が露出されていると、これらのメタル層が受けるエッチングダメージが大きくなる。このように、比較的厚いパッチメタル層を有するＴＦＴ基板においては、ソース－ゲート接続部ＳＧが上部接続部１３ｓｇを有することによって、ゲートメタル層３および／またはソースメタル層７へのエッチングダメージが軽減される効果が特に大きい。
　図示する例では、コンタクトホールＣＨ＿ｓｇ２は、コンタクトホールＣＨ＿ｓｇ１から離間した位置に形成されている。本実施形態はこれに限られず、コンタクトホールＣＨ＿ｓｇ１およびコンタクトホールＣＨ＿ｓｇ２は、連続していてもよい（すなわち、単一のコンタクトホールとして形成されていてもよい）。コンタクトホールＣＨ＿ｓｇ１およびコンタクトホールＣＨ＿ｓｇ２は、単一のコンタクトホールとして同じ工程で形成されてもよい。具体的には、ソース下部接続配線３ｓｇおよびソースバスライン接続部７ｓｇに達する単一のコンタクトホールをゲート絶縁層４および第１絶縁層１１に形成し、このコンタクトホール内および第１絶縁層１１上に上部接続部１３ｓｇを形成してもよい。このとき、上部接続部１３ｓｇは、ソース下部接続配線３ｓｇおよびソースバスライン接続部７ｓｇの内、コンタクトホールによって露出されている部分を覆うように形成されることが好ましい。
　また、後述するように、ソース－ゲート接続部ＳＧを設けることによって、ソース端子部ＳＴの下部接続部をゲートメタル層３で形成することができる。ゲートメタル層３で形成された下部接続部を有するソース端子部ＳＴは、信頼性に優れる。
　・ソース端子部ＳＴ
　ＴＦＴ基板１０１Ａは、図８（ａ）に示すように、非送受信領域Ｒ２にソース端子部ＳＴを有する。ソース端子部ＳＴは、一般に、各ソースバスラインＳＬに対応して設けられる。ここでは、各ソースバスラインＳＬに対応して、ソース端子部ＳＴおよびソース－ゲート接続部ＳＧが設けられている。
　ソース端子部ＳＴは、図８（ａ）、図９（ｃ）および図１０（ｃ）に示すように、ソース－ゲート接続部ＳＧに形成されたソース下部接続配線３ｓｇに接続されたソース端子用下部接続部３ｓ（単に「下部接続部３ｓ」ということもある。）と、ゲート絶縁層４に形成された開口部４ｓと、第１絶縁層１１に形成された開口部１１ｓと、ソース端子用上部接続部１３ｓ（単に「上部接続部１３ｓ」ということもある。）と、第２絶縁層１７に形成された開口部１７ｓとを有している。
　下部接続部３ｓは、ゲートメタル層３に含まれる。下部接続部３ｓは、ソース－ゲート接続部ＳＧに形成されているソース下部接続配線３ｓｇと電気的に接続されている。この例では、下部接続部３ｓは、ソース下部接続配線３ｓｇから延設され、ソース下部接続配線３ｓｇと一体的に形成されている。
　ゲート絶縁層４に形成された開口部４ｓは、下部接続部３ｓに達している。
　第１絶縁層１１に形成された開口部１１ｓは、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｓに重なっている。ゲート絶縁層４に形成された開口部４ｓ、および第１絶縁層１１に形成された開口部１１ｓは、コンタクトホールＣＨ＿ｓを構成する。
　上部接続部１３ｓは、下部導電層１３に含まれる。上部接続部１３ｓは、第１絶縁層１１上およびコンタクトホールＣＨ＿ｓ内に形成され、コンタクトホールＣＨ＿ｓ内で、下部接続部３ｓと接続されている。ここでは、上部接続部１３ｓは、ゲート絶縁層４に形成された開口部４ｓ内で、下部接続部３ｓと接触している。
　第２絶縁層１７に形成された開口部１７ｓは、上部接続部１３ｓに達している。
　誘電体基板１の法線方向から見たとき、上部接続部１３ｓの全ては、下部接続部３ｓと重なっていてもよい。
　この例では、ソース端子部ＳＴは、ソースメタル層７に含まれる導電部、パッチメタル層１５ｌに含まれる導電部、および上部導電層１９に含まれる導電部を含まない。
　ソース端子部ＳＴは、ゲートメタル層３に含まれる下部接続部３ｓを有するので、優れた信頼性を有する。
　端子部、特にシール領域Ｒｓよりも外側（液晶層と反対側）に設けられた端子部には、大気中の水分（不純物を含み得る。）によって腐食が生じることがある。大気中の水分は、下部接続部に達するコンタクトホールから侵入し、下部接続部に達し、下部接続部に腐食が起こり得る。腐食の発生を抑制する観点からは、下部接続部に達するコンタクトホールが深いことが好ましい。すなわち、コンタクトホールを構成する開口部が形成されている絶縁層の厚さが大きいことが好ましい。
　また、誘電体基板としてガラス基板を有するＴＦＴ基板を作製する工程において、ガラス基板の破片や切り屑（カレット）によって、端子部の下部接続部にキズや断線が生じることがある。例えば、１つのマザー基板から複数のＴＦＴ基板が作製される。カレットは、例えば、マザー基板を切断する時、マザー基板にスクライブラインを形成する時、等に生じる。端子部の下部接続部のキズや断線を防ぐ観点からは、下部接続部に達するコンタクトホールが深いことが好ましい。すなわち、コンタクトホールを構成する開口部が形成されている絶縁層の厚さが大きいことが好ましい。
　ＴＦＴ基板１０１Ａのソース端子部ＳＴにおいて、下部接続部３ｓはゲートメタル層３に含まれているので、下部接続部３ｓに達するコンタクトホールＣＨ＿ｓは、ゲート絶縁層４に形成された開口部４ｓおよび第１絶縁層１１に形成された開口部１１ｓを有する。コンタクトホールＣＨ＿ｓの深さは、ゲート絶縁層４の厚さおよび第１絶縁層１１の厚さの和である。これに対して、例えば下部接続部がソースメタル層７に含まれている場合、下部接続部に達するコンタクトホールは、第１絶縁層１１に形成された開口部のみを有し、その深さは第１絶縁層１１の厚さであり、コンタクトホールＣＨ＿ｓの深さよりも小さい。ここで、コンタクトホールの深さおよび絶縁層の厚さは、それぞれ、誘電体基板１の法線方向における深さおよび厚さをいう。他のコンタクトホールおよび絶縁層についても特に断らない限り同様である。このように、ＴＦＴ基板１０１Ａのソース端子部ＳＴは、下部接続部３ｓがゲートメタル層３に含まれているので、例えば下部接続部がソースメタル層７に含まれている場合に比べて、優れた信頼性を有する。
　ゲート絶縁層４に形成された開口部４ｓは、下部接続部３ｓの一部のみを露出するように形成されている。誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｓは、下部接続部３ｓの内側にある。従って、開口部４ｓ内の全ての領域は、誘電体基板１上に下部接続部３ｓおよび上部接続部１３ｓを有する積層構造を有する。ソース端子部ＳＴにおいて、下部接続部３ｓの外側は、ゲート絶縁層４および第１絶縁層１１を有する積層構造を有する。これにより、ＴＦＴ基板１０１Ａのソース端子部ＳＴは優れた信頼性を有する。優れた信頼性を得る観点からは、ゲート絶縁層４の厚さおよび第１絶縁層１１の厚さの和が大きいことが好ましい。
　下部接続部３ｓの内、開口部４ｓによって露出されている部分は、上部接続部１３ｓで覆われている。
　・ゲート端子部ＧＴ
　ＴＦＴ基板１０１Ａは、図８（ｂ）に示すように、非送受信領域Ｒ２にゲート端子部ＧＴを有する。ゲート端子部ＧＴは、図８（ｂ）に示すように、例えばソース端子部ＳＴと同様の構成を有する。ゲート端子部ＧＴは、一般に、ゲートバスラインＧＬ毎に設けられる。
　図８（ｂ）に示すように、この例では、ゲート端子部ＧＴは、ゲート端子用下部接続部３ｇ（単に「下部接続部３ｇ」ということもある。）と、ゲート絶縁層４に形成された開口部４ｇと、第１絶縁層１１に形成された開口部１１ｇと、ゲート端子用上部接続部１３ｇ（単に「上部接続部１３ｇ」ということもある。）と、第２絶縁層１７に形成された開口部１７ｇとを有している。
　下部接続部３ｇは、ゲートメタル層３に含まれ、ゲートバスラインＧＬと電気的に接続されている。この例では、下部接続部３ｇは、ゲートバスラインＧＬから延設され、ゲートバスラインＧＬと一体的に形成されている。
　ゲート絶縁層４に形成された開口部４ｇは、下部接続部３ｇに達している。
　第１絶縁層１１に形成された開口部１１ｇは、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｇに重なっている。ゲート絶縁層４に形成された開口部４ｇ、および第１絶縁層１１に形成された開口部１１ｇは、コンタクトホールＣＨ＿ｇを構成する。
　上部接続部１３ｇは、下部導電層１３に含まれる。上部接続部１３ｇは、第１絶縁層１１上およびコンタクトホールＣＨ＿ｇ内に形成され、コンタクトホールＣＨ＿ｇ内で、下部接続部３ｇと接続されている。ここでは、上部接続部１３ｇは、ゲート絶縁層４に形成された開口部４ｇ内で、下部接続部３ｇと接触している。
　第２絶縁層１７に形成された開口部１７ｇは、上部接続部１３ｇに達している。
　誘電体基板１の法線方向から見たとき、上部接続部１３ｇの全ては、下部接続部３ｇと重なっていてもよい。
　この例では、ゲート端子部ＧＴは、ソースメタル層７に含まれる導電部、パッチメタル層１５ｌに含まれる導電部、および上部導電層１９に含まれる導電部を有しない。
　ゲート端子部ＧＴは、ゲートメタル層３に含まれる下部接続部３ｇを有するので、ソース端子部ＳＴと同様に、優れた信頼性を有する。
　・ＣＳ端子部ＣＴ
　ＴＦＴ基板１０１Ａは、図８（ｂ）に示すように、非送受信領域Ｒ２にＣＳ端子部ＣＴを有する。ＣＳ端子部ＣＴは、ここでは、図８（ｂ）に示すように、ソース端子部ＳＴおよびゲート端子部ＧＴと同様の構成を有する。ＣＳ端子部ＣＴは、例えば各ＣＳバスラインＣＬに対応して設けられていてもよい。
　図８（ｂ）に示すように、ＣＳ端子部ＣＴは、ＣＳ端子用下部接続部３ｃ（単に「下部接続部３ｃ」ということもある。）と、ゲート絶縁層４に形成された開口部４ｃと、第１絶縁層１１に形成された開口部１１ｃと、ＣＳ端子用上部接続部１３ｃ（単に「上部接続部１３ｃ」ということもある。）と、第２絶縁層１７に形成された開口部１７ｃとを有している。
　下部接続部３ｃは、ゲートメタル層３に含まれる。下部接続部３ｃは、ＣＳバスラインＣＬと電気的に接続されている。この例では、下部接続部３ｃは、ＣＳバスラインＣＬから延設され、ＣＳバスラインＣＬと一体的に形成されている。
　ゲート絶縁層４に形成された開口部４ｃは、下部接続部３ｃに達している。
　第１絶縁層１１に形成された開口部１１ｃは、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｃに重なっている。ゲート絶縁層４に形成された開口部４ｃ、および第１絶縁層１１に形成された開口部１１ｃは、コンタクトホールＣＨ＿ｃを構成する。
　上部接続部１３ｃは、下部導電層１３に含まれる。上部接続部１３ｃは、第１絶縁層１１上およびコンタクトホールＣＨ＿ｃ内に形成され、コンタクトホールＣＨ＿ｃ内で、下部接続部３ｃと接続されている。ここでは、上部接続部１３ｃは、ゲート絶縁層４に形成された開口部４ｃ内で、下部接続部３ｃと接触している。
　第２絶縁層１７に形成された開口部１７ｃは、上部接続部１３ｃに達している。
　誘電体基板１の法線方向から見たとき、上部接続部１３ｃの全ては、下部接続部３ｃと重なっていてもよい。
　この例では、ＣＳ端子部ＣＴは、ソースメタル層７に含まれる導電部、パッチメタル層１５ｌに含まれる導電部、および上部導電層１９に含まれる導電部を有しない。
　ＣＳ端子部ＣＴは、ゲートメタル層３に含まれる下部接続部３ｃを有するので、ソース端子部ＳＴと同様に、優れた信頼性を有する。
　・トランスファー端子部ＰＴ
　ＴＦＴ基板１０１Ａは、図８（ｂ）に示すように、非送受信領域Ｒ２に第１トランスファー端子部ＰＴ１を有する。第１トランスファー端子部ＰＴ１は、ここでは、シール領域Ｒｓ内に設けられている（すなわち、第１トランスファー端子部ＰＴ１は、液晶層を包囲するシール部に設けられている）。
　第１トランスファー端子部ＰＴ１は、図８（ｂ）および図９（ａ）に示すように、第１トランスファー端子用下部接続部３ｐ１（単に「下部接続部３ｐ１」ということもある。）と、ゲート絶縁層４に形成された開口部４ｐ１と、第１絶縁層１１に形成された開口部１１ｐ１と、第１トランスファー端子用導電部１５ｐ１（単に「導電部１５ｐ１」ということもある。）と、第２絶縁層１７に形成された開口部１７ｐ１と、第１トランスファー端子用上部接続部１９ｐ１（単に「上部接続部１９ｐ１」ということもある。）とを有している。
　下部接続部３ｐ１は、ゲートメタル層３に含まれる。すなわち、下部接続部３ｐ１は、ゲートバスラインＧＬと同じ導電膜から形成されている。下部接続部３ｐ１は、ゲートバスラインＧＬと電気的に分離されている。例えば、ＣＳバスラインＣＬにスロット電圧と同じ電圧が供給されている場合、下部接続部３ｐ１は、例えばＣＳバスラインＣＬと電気的に接続されている。図示するように、下部接続部３ｐ１は、ＣＳバスラインから延設されていてもよい。ただしこの例に限られず、下部接続部３ｐ１は、ＣＳバスラインと電気的に分離されていてもよい。
　ゲート絶縁層４に形成された開口部４ｐ１は、下部接続部３ｐ１に達している。
　第１絶縁層１１に形成された開口部１１ｐ１は、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｐ１に重なっている。ゲート絶縁層４に形成された開口部４ｐ１および第１絶縁層１１に形成された開口部１１ｐ１は、コンタクトホールＣＨ＿ｐ１を構成する。
　導電部１５ｐ１は、パッチメタル層１５ｌに含まれる。導電部１５ｐ１は、第１絶縁層１１上およびコンタクトホールＣＨ＿ｐ１内に形成され、コンタクトホールＣＨ＿ｐ１内で下部接続部３ｐ１と接続されている。ここでは、導電部１５ｐ１は、開口部４ｐ１内で下部接続部３ｐ１と接触している。
　第２絶縁層１７に形成された開口部（コンタクトホール）１７ｐ１は、導電部１５ｐ１に達している。
　上部接続部１９ｐ１は、上部導電層１９に含まれる。上部接続部１９ｐ１は、第２絶縁層１７上および開口部１７ｐ１内に形成され、開口部１７ｐ１内で導電部１５ｐ１と接続されている。ここでは、上部接続部１９ｐ１は、開口部１７ｐ１内で導電部１５ｐ１と接触している。上部接続部１９ｐ１は、例えば導電性粒子を含むシール材によって、スロット基板側のトランスファー端子用上部接続部と接続される（図１６（ｂ）参照）。
　この例では、第１トランスファー端子部ＰＴ１は、ソースメタル層７に含まれる導電部および下部導電層１３に含まれる導電部を有しない。
　上部導電層１９は、例えば透明導電層（例えばＩＴＯ層）を含む。上部導電層１９は、例えば透明導電層のみから形成されていてもよい。あるいは、上部導電層１９は、透明導電層を含む第１上部導電層と、第１上部導電層の下に形成された第２上部導電層とを含んでいてもよい。第２上部導電層は、例えば、Ｔｉ層、ＭｏＮｂＮｉ層、ＭｏＮｂ層、ＭｏＷ層、Ｗ層およびＴａ層からなる群から選択される１つの層または２以上の層の積層から形成されている。
　第１トランスファー端子部ＰＴ１は、下部接続部３ｐ１と上部接続部１９ｐ１との間に導電部１５ｐ１を有する。これにより、第１トランスファー端子部ＰＴ１は、下部接続部３ｐ１と上部接続部１９ｐ１との間の電気抵抗が低いという利点を有する。
　誘電体基板１の法線方向から見たとき、上部接続部１９ｐ１の全ては、導電部１５ｐ１と重なっていてもよい。
　この例では、下部接続部３ｐ１は、互いに隣接する２つのゲートバスラインＧＬの間に配置されている。ゲートバスラインＧＬを挟んで配置された２つの下部接続部３ｐ１は、導電接続部（不図示）を介して電気的に接続されていてもよい。２つの下部接続部３ｐ１を電気的に接続する導電接続部は、例えばソースメタル層７に含まれていてもよい。
　ここでは、複数のコンタクトホールＣＨ＿ｐ１が設けられることによって、下部接続部３ｐ１が、導電部１５ｐ１を介して、上部接続部１９ｐ１と接続されているが、コンタクトホールＣＨ＿ｐ１は、１つの下部接続部３ｐ１に対して１つ以上設けられていればよい。１つの下部接続部３ｐ１に対して１つのコンタクトホールが設けられていてもよい。コンタクトホールの個数や形状は図示する例に限られない。
　ここでは、上部接続部１９ｐ１は、１つの開口部１７ｐ１によって導電部１５ｐ１と接続されているが、開口部１７ｐ１は、１つの上部接続部１９ｐ１に対して１つ以上設けられていればよい。１つの上部接続部１９ｐ１に対して複数の開口部が設けられていてもよい。開口部の個数や形状は図示する例に限られない。
　第２トランスファー端子部ＰＴ２は、シール領域Ｒｓの外側（送受信領域Ｒ１と反対側）に設けられている。第２トランスファー端子部ＰＴ２は、図８（ｂ）および図９（ｄ）に示すように、第２トランスファー端子用下部接続部１５ｐ２（単に「下部接続部１５ｐ２」ということもある。）と、第２絶縁層１７に形成された開口部１７ｐ２と、第２トランスファー端子用上部接続部１９ｐ２（単に「上部接続部１９ｐ２」ということもある。）とを有している。
　第２トランスファー端子部ＰＴ２は、第１トランスファー端子部ＰＴ１の内、下部接続部３ｐ１、およびコンタクトホールＣＨ＿ｐ１を有しない部分（図１０（ａ）参照）と同様の断面構造を有している。
　下部接続部１５ｐ２は、パッチメタル層１５ｌに含まれる。下部接続部１５ｐ２は、ここでは、第１トランスファー端子用導電部１５ｐ１から延設され、第１トランスファー端子用導電部１５ｐ１と一体的に形成されている。
　第２絶縁層１７に形成された開口部（コンタクトホール）１７ｐ２は、下部接続部１５ｐ２に達している。
　上部接続部１９ｐ２は、上部導電層１９に含まれる。上部接続部１９ｐ２は、第２絶縁層１７上および開口部１７ｐ２内に形成され、開口部１７ｐ２内で下部接続部１５ｐ２と接続されている。ここでは、上部接続部１９ｐ２は、開口部１７ｐ２内で下部接続部１５ｐ２と接触している。
　この例では、第２トランスファー端子部ＰＴ２は、ゲートメタル層３に含まれる導電部、ソースメタル層７に含まれる導電部および下部導電層１３に含まれる導電部を有しない。
　第２トランスファー端子部ＰＴ２においても、上部接続部１９ｐ２は、例えば導電性粒子を含むシール材によって、スロット基板側のトランスファー端子用接続部と接続されていてもよい。
　＜ＴＦＴ基板１０１Ａの製造方法＞
　図１１～図１５を参照して、ＴＦＴ基板１０１Ａの製造方法を説明する。
　図１１（ａ）～（ｅ）、図１２（ａ）～（ｄ）、図１３（ａ）～（ｃ）、図１４（ａ）、（ｂ）、および図１５（ａ）、（ｂ）は、ＴＦＴ基板１０１Ａの製造方法の一例を示す工程断面図である。これらの図のそれぞれは、図３（ｂ）および図９（ａ）～（ｄ）に対応する断面（ＴＦＴ基板１０１ＡのＡ－Ａ’断面～Ｅ－Ｅ’断面）を示している。なお、図１０（ａ）に対応する断面（ＴＦＴ基板１０１ＡのＦ－Ｆ’断面）については、図示を省略するが、図９（ｄ）に対応する断面（ＴＦＴ基板１０１ＡのＥ－Ｅ’断面）と同様の方法で形成される。
　まず、図１１（ａ）に示すように、誘電体基板１上に、スパッタ法などによって、ゲート用導電膜３’を形成する。ゲート用導電膜３’の材料は特に限定されず、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属またはその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。ここでは、ゲート用導電膜３’として、Ａｌ膜（厚さ：例えば１５０ｎｍ）およびＭｏＮ膜（厚さ：例えば１００ｎｍ）をこの順で積層した積層膜（ＭｏＮ／Ａｌ）を形成する。
　次いで、ゲート用導電膜３’をパターニングすることにより、図１１（ｂ）に示すように、ゲートメタル層３を形成する。具体的には、アンテナ単位形成領域にゲート電極３Ｇ、ゲートバスラインＧＬ、下部補助容量電極３Ｃ、ＣＳバスラインＣＬ、接続部３ａ２および配線３ｗ１を形成し、ソース－ゲート接続部形成領域にソース下部接続配線３ｓｇを形成し、各端子部形成領域に下部接続部３ｓ、３ｇ、３ｃおよび３ｐ１を形成する。ここでは、ゲート用導電膜３’のパターニングは、ウェットエッチングによって行う。
　この後、図１１（ｃ）に示すように、ゲートメタル層３を覆うようにゲート絶縁膜４、真性アモルファスシリコン膜５’およびｎ+型アモルファスシリコン膜６’をこの順で形成する。簡単のために、ゲート絶縁層４とゲート絶縁膜４とを同じ参照符号で示す。ゲート絶縁膜４は、ＣＶＤ法等によって形成され得る。ゲート絶縁膜４としては、酸化珪素（ＳｉＯ2）膜、窒化珪素（ＳｉｘＮｙ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を適宜用いることができる。ここでは、ゲート絶縁膜４として、例えば厚さ３５０ｎｍの窒化珪素（ＳｉｘＮｙ）膜を形成する。また、例えば厚さ１２０ｎｍの真性アモルファスシリコン膜５’および例えば厚さ３０ｎｍのｎ+型アモルファスシリコン膜６’を形成する。
　次いで、真性アモルファスシリコン膜５’およびｎ+型アモルファスシリコン膜６’をパターニングすることにより、図１１（ｄ）に示すように、島状の半導体層５およびコンタクト層６を得る。なお、半導体層５に用いる半導体膜はアモルファスシリコン膜に限定されない。例えば、半導体層５として酸化物半導体層を形成してもよい。この場合には、半導体層５と、ソース電極およびドレイン電極との間にコンタクト層を設けなくてもよい。
　次いで、図１１（ｅ）に示すように、ゲート絶縁膜４上およびコンタクト層６上に、スパッタ法などによってソース用導電膜７’を形成する。ソース用導電膜７’の材料は特に限定されず、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属またはその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。ここでは、ソース用導電膜７’として、ＭｏＮ（厚さ：例えば５０ｎｍ）、Ａｌ（厚さ：例えば１５０ｎｍ）およびＭｏＮ（厚さ：例えば１００ｎｍ）をこの順で積層した積層膜（ＭｏＮ／Ａｌ／ＭｏＮ）を形成する。
　次いで、ソース用導電膜７’をパターニングすることによって、図１２（ａ）に示すように、ソースメタル層７を形成する。具体的には、アンテナ単位形成領域にソース電極７Ｓ、ドレイン電極７Ｄ、ソースバスラインＳＬ、および上部補助容量電極７Ｃを形成し、ソース－ゲート接続部形成領域にソースバスライン接続部７ｓｇを形成する。このとき、コンタクト層６もエッチングされ、互いに分離されたソースコンタクト層６Ｓとドレインコンタクト層６Ｄとが形成される。ここでは、ソース用導電膜７’のパターニングは、ウェットエッチングによって行う。例えばリン酸、硝酸および酢酸を含む水溶液を用いて、ウェットエッチングでＭｏＮ膜およびＡｌ膜を同時にパターニングする。その後、例えばドライエッチングにより、コンタクト層のうち、半導体層５のチャネル領域となる領域上に位置する部分を除去してギャップ部を形成し、ソースコンタクト層６Ｓおよびドレインコンタクト層６Ｄとに分離する。このとき、ギャップ部において、半導体層５の表面近傍もエッチングされる（オーバーエッチング）。このようにして、ＴＦＴ１０が得られる。
　なお、例えばソース用導電膜としてＴｉ膜およびＡｌ膜をこの順で積層した積層膜を用いる場合には、例えばリン酸酢酸硝酸水溶液を用いて、ウェットエッチングでＡｌ膜のパターニングを行った後、ドライエッチングでＴｉ膜およびコンタクト層（ｎ+型アモルファスシリコン層）６を同時にパターニングしてもよい。あるいは、ソース用導電膜およびコンタクト層を一括してエッチングすることも可能である。ただし、ソース用導電膜またはその下層とコンタクト層６とを同時にエッチングする場合には、基板全体における半導体層５のエッチング量（ギャップ部の掘れ量）の分布の制御が困難となる場合がある。これに対し、上述したように、ソース・ドレイン分離とギャップ部の形成と別個のエッチング工程で行うと、ギャップ部のエッチング量をより容易に制御できる。
　ここで、アンテナ単位形成領域において、ソースメタル層７は、接続部３ａ２の少なくとも一部および配線３ｗ１の少なくとも一部と重ならないように形成されている。ソース－ゲート接続部形成領域において、ソース下部接続配線３ｓｇの少なくとも一部は、ソースバスライン接続部７ｓｇと重ならないようにソースメタル層７が形成されている。また、各端子部形成領域は、ソースメタル層７に含まれる導電部を有しない。
　次に、図１２（ｂ）に示すように、ＴＦＴ１０およびソースメタル層７を覆うように第１絶縁膜１１を形成する。簡単のために、第１絶縁層１１と第１絶縁膜１１とを同じ参照符号で示す。第１絶縁膜１１は、例えばＣＶＤ法によって形成される。第１絶縁膜１１としては、酸化珪素（ＳｉＯ2）膜、窒化珪素（ＳｉｘＮｙ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を適宜用いることができる。この例では、第１絶縁膜１１は、半導体層５のチャネル領域と接するように形成される。ここでは、第１絶縁膜１１として、例えば厚さ３３０ｎｍの窒化珪素（ＳｉｘＮｙ）膜を形成する。
　続いて、図１２（ｃ）に示すように、公知のフォトリソグラフィプロセスによって、第１絶縁膜１１およびゲート絶縁膜４のエッチングを行うことにより、第１絶縁層１１およびゲート絶縁層４を形成する。具体的には、アンテナ単位形成領域においては、ドレイン電極７Ｄから延設された部分に達する開口部１１ａ１（コンタクトホールＣＨ＿ａ１）を第１絶縁膜１１に形成し、接続部３ａ２に達するコンタクトホールＣＨ＿ａ２をゲート絶縁膜４および第１絶縁膜１１に形成し、配線３ｗ１に達するコンタクトホールＣＨ＿ａ３をゲート絶縁膜４および第１絶縁膜１１に形成する。第１トランスファー端子部形成領域においては、下部接続部３ｐ１に達するコンタクトホールＣＨ＿ｐ１をゲート絶縁膜４および第１絶縁膜１１に形成する。ソース－ゲート接続部形成領域においては、ソース下部接続配線３ｓｇに達するコンタクトホールＣＨ＿ｓｇ１をゲート絶縁膜４および第１絶縁膜１１に形成し、ソースバスライン接続部７ｓｇに達する開口部１１ｓｇ２（コンタクトホールＣＨ＿ｓｇ２）を第１絶縁膜１１に形成する。ソース端子部形成領域においては、下部接続部３ｓに達するコンタクトホールＣＨ＿ｓをゲート絶縁膜４および第１絶縁膜１１に形成する。ゲート端子部形成領域においては、下部接続部３ｇに達するコンタクトホールＣＨ＿ｇをゲート絶縁膜４および第１絶縁膜１１に形成する。ＣＳ端子部形成領域においては、下部接続部３ｃに達するコンタクトホールＣＨ＿ｃをゲート絶縁膜４および第１絶縁膜１１に形成する。
　このエッチング工程では、ソースメタル層７をエッチストップとして第１絶縁膜１１およびゲート絶縁膜４のエッチングが行われる。
　例えばアンテナ単位形成領域では、接続部３ａ２および配線３ｗ１のそれぞれに重なる領域において、第１絶縁膜１１およびゲート絶縁膜４が一括してエッチングされるとともに、ドレイン電極７Ｄから延設された部分に重なる領域においては、ドレイン電極７Ｄから延設された部分がエッチストップとして機能することにより第１絶縁膜１１のみがエッチングされる。これにより、コンタクトホールＣＨ＿ａ１、ＣＨ＿ａ２およびＣＨ＿ａ３が得られる。
　コンタクトホールＣＨ＿ａ２は、ゲート絶縁膜４に形成された開口部４ａ２と、第１絶縁膜１１に形成された開口部１１ａ２とを有する。コンタクトホールＣＨ＿ａ２の側面において、開口部４ａ２の側面と開口部１１ａ２の側面とが整合していてもよい。コンタクトホールＣＨ＿ａ３は、ゲート絶縁膜４に形成された開口部４ａ３と、第１絶縁膜１１に形成された開口部１１ａ３とを有する。コンタクトホールＣＨ＿ａ３の側面において、開口部４ａ３の側面と開口部１１ａ３の側面とが整合していてもよい。本明細書において、コンタクトホール内において、異なる２以上の層の「側面が整合する」とは、これらの層におけるコンタクトホール内に露出した側面が、垂直方向に面一である場合のみでなく、連続してテーパー形状などの傾斜面を構成する場合をも含む。このような構成は、例えば、同一のマスクを用いてこれらの層をエッチングする、あるいは、一方の層をマスクとして他方の層のエッチングを行うこと等によって得られる。
　第１絶縁膜１１およびゲート絶縁膜４は、例えば、同一のエッチャントを用いて一括してエッチングされる。ここでは、フッ素系ガスを用いたドライエッチングによって第１絶縁膜１１およびゲート絶縁膜４をエッチングする。第１絶縁膜１１およびゲート絶縁膜４は、異なるエッチャントを用いてエッチングされてもよい。
　ソース－ゲート接続部形成領域では、ソース下部接続配線３ｓｇに重なる領域においては、第１絶縁膜１１およびゲート絶縁膜４が一括してエッチングされるとともに、ソースバスライン接続部７ｓｇに重なる領域においてはソースバスライン接続部７ｓｇがエッチストップとして機能することにより第１絶縁膜１１がエッチングされる。これにより、コンタクトホールＣＨ＿ｓｇ１およびＣＨ＿ｓｇ２が得られる。
　コンタクトホールＣＨ＿ｓｇ１は、ゲート絶縁層４に形成された開口部４ｓｇ１と、第１絶縁層１１に形成された開口部１１ｓｇ１とを有する。ここで、ソース下部接続配線３ｓｇの少なくとも一部は、ソースバスライン接続部７ｓｇと重ならないように形成されているので、ゲート絶縁膜４および第１絶縁膜１１にコンタクトホールＣＨ＿ｓｇ１が形成される。コンタクトホールＣＨ＿ｓｇ１の側面において、開口部４ｓｇ１の側面と開口部１１ｓｇ１の側面とが整合していてもよい。
　第１トランスファー端子部形成領域においては、第１絶縁膜１１およびゲート絶縁膜４が一括してエッチングされることによってコンタクトホールＣＨ＿ｐ１が形成される。コンタクトホールＣＨ＿ｐ１は、ゲート絶縁膜４に形成された開口部４ｐ１と、第１絶縁膜１１に形成された開口部１１ｐ１とを有する。コンタクトホールＣＨ＿ｐ１の側面において、開口部４ｐ１の側面と開口部１１ｐ１の側面とが整合していてもよい。
　ソース端子部形成領域においては、第１絶縁膜１１およびゲート絶縁膜４が一括してエッチングされることによってコンタクトホールＣＨ＿ｓが形成される。コンタクトホールＣＨ＿ｓは、ゲート絶縁膜４に形成された開口部４ｓと、第１絶縁膜１１に形成された開口部１１ｓとを有する。コンタクトホールＣＨ＿ｓの側面において、開口部４ｓの側面と開口部１１ｓの側面とが整合していてもよい。
　ゲート端子部形成領域においては、第１絶縁膜１１およびゲート絶縁膜４が一括してエッチングされることによってコンタクトホールＣＨ＿ｇが形成される。コンタクトホールＣＨ＿ｇは、ゲート絶縁膜４に形成された開口部４ｇと、第１絶縁膜１１に形成された開口部１１ｇとを有する。コンタクトホールＣＨ＿ｇの側面において、開口部４ｇの側面と開口部１１ｇの側面とが整合していてもよい。
　ＣＳ端子部形成領域においては、第１絶縁膜１１およびゲート絶縁膜４が一括してエッチングされることによってコンタクトホールＣＨ＿ｃが形成される。コンタクトホールＣＨ＿ｃは、ゲート絶縁膜４に形成された開口部４ｃと、第１絶縁膜１１に形成された開口部１１ｃとを有する。コンタクトホールＣＨ＿ｃの側面において、開口部４ｃの側面と開口部１１ｃの側面とが整合していてもよい。
　この工程では、第２トランスファー端子部形成領域においてはゲート絶縁膜４および第１絶縁膜１１に開口部を形成しない。
　次に、図１２（ｄ）に示すように、第１絶縁層１１上、コンタクトホールＣＨ＿ａ１内、コンタクトホールＣＨ＿ａ２内、コンタクトホールＣＨ＿ａ３内、コンタクトホールＣＨ＿ｓｇ１内、コンタクトホールＣＨ＿ｓｇ２内、コンタクトホールＣＨ＿ｐ１内、コンタクトホールＣＨ＿ｓ内、コンタクトホールＣＨ＿ｇ内、およびコンタクトホールＣＨ＿ｃ内に、例えばスパッタ法により下部導電膜１３’を形成する。下部導電膜１３’は、例えば透明導電膜を含む。透明導電膜として、例えばＩＴＯ（インジウム・錫酸化物）膜、ＩＺＯ膜、ＺｎＯ膜（酸化亜鉛膜）などを用いることができる。ここでは、下部導電膜１３’として、例えば厚さ７０ｎｍのＩＴＯ膜を形成する。
　次いで、下部導電膜１３’をパターニングすることにより、図１３（ａ）に示すように、下部導電層１３を形成する。具体的には、ソース－ゲート接続部形成領域において、コンタクトホールＣＨ＿ｓｇ１内でソース下部接続配線３ｓｇと接触し、コンタクトホールＣＨ＿ｓｇ２内でソースバスライン接続部７ｓｇと接触するソースバスライン上部接続部１３ｓｇと、ソース端子部形成領域においてコンタクトホールＣＨ＿ｓ内で下部接続部３ｓと接触する上部接続部１３ｓと、ゲート端子部形成領域においてコンタクトホールＣＨ＿ｇ内で下部接続部３ｇと接触する上部接続部１３ｇと、ＣＳ端子部形成領域においてコンタクトホールＣＨ＿ｃ内で下部接続部３ｃと接触する上部接続部１３ｃとを形成する。
　次に、図１３（ｂ）に示すように、下部導電層１３上および第１絶縁層１１上にパッチ用導電膜１５’を形成する。パッチ用導電膜１５’の材料として、ゲート用導電膜３’またはソース用導電膜７’と同様の材料が用いられ得る。ここでは、パッチ用導電膜１５’として、Ｔｉ膜（厚さ：例えば２０ｎｍ）およびＣｕ膜（厚さ：例えば５００ｎｍ）をこの順で含む積層膜（Ｃｕ／Ｔｉ）を形成する。あるいは、パッチ用導電膜１５’として、ＭｏＮ膜（厚さ：例えば５０ｎｍ）、Ａｌ膜（厚さ：例えば１０００ｎｍ）およびＭｏＮ膜（厚さ：例えば５０ｎｍ）をこの順で含む積層膜（ＭｏＮ／Ａｌ／ＭｏＮ）を形成してもよい。
　パッチ用導電膜は、ゲート用導電膜およびソース用導電膜よりも厚くなるように設定されることが好ましい。これにより、パッチ電極のシート抵抗を低減させることで、パッチ電極内の自由電子の振動が熱に変わるロスを低減させることが可能になる。パッチ用導電膜の好適な厚さは、例えば、０．３μｍ以上である。これよりも薄いと、シート抵抗が０．１０Ω／ｓｑ以上となり、ロスが大きくなるという問題が生じる可能性がある。パッチ用導電膜の厚さは、例えば３μｍ以下、より好ましくは２μｍ以下である。これよりも厚いとプロセス中の熱応力により基板の反りが生じる場合がある。反りが大きいと、量産プロセスにおいて、搬送トラブル、基板の欠け、または基板の割れなどの問題が発生することがある。
　次いで、パッチ用導電膜１５’をパターニングすることにより、図１３（ｃ）に示すように、パッチメタル層１５ｌを形成する。具体的には、アンテナ単位形成領域にパッチ電極１５、接続部１５ａ１および１５ａ２を形成し、第１トランスファー端子部形成領域において導電部１５ｐ１を形成し、第２トランスファー端子部形成領域に下部接続部１５ｐ２を形成する。
　アンテナ単位形成領域において、接続部１５ａ１は、コンタクトホールＣＨ＿ａ１内でドレイン電極７Ｄから延設された部分と接続されるように形成され、接続部１５ａ２は、コンタクトホールＣＨ＿ａ２内で接続部３ａ２と接続されるように形成される。パッチ電極１５は、コンタクトホールＣＨ＿ａ３内で配線３ｗ１と接続されるように形成される。また、第１トランスファー端子部形成領域において、導電部１５ｐ１は、コンタクトホールＣＨ＿ｐ１内で下部接続部３ｐ１と接続されるように形成される。
　パッチ用導電膜１５’として、ＭｏＮ、ＡｌおよびＭｏＮをこの順で積層した積層膜（ＭｏＮ／Ａｌ／ＭｏＮ）を形成した場合は、パッチ用導電膜１５’のパターニングは、例えば、エッチング液としてリン酸、硝酸および酢酸を含む水溶液を用いて、ウェットエッチングでＭｏＮ膜およびＡｌ膜を同時にパターニングする。パッチ用導電膜１５’として、ＴｉおよびＣｕをこの順で積層した積層膜（Ｃｕ／Ｔｉ）を形成した場合は、パッチ用導電膜１５’は、例えば、エッチング液として混酸水溶液を用いてウェットエッチングでパターニングすることができる。
　パッチ用導電膜１５’のパターニング工程において、ソース－ゲート接続部形成領域のパッチ用導電膜１５’は除去される。コンタクトホールＣＨ＿ｓｇ１内およびコンタクトホールＣＨ＿ｓｇ２内にはソースバスライン上部接続部１３ｓｇが形成されているので、パッチ用導電膜１５’のパターニング工程において、エッチングによるソース下部接続配線３ｓｇおよび／またはソースバスライン接続部７ｓｇへのダメージが軽減される。
　ここでは、ソース下部接続配線３ｓｇの内、コンタクトホールＣＨ＿ｓｇ１によって露出されている部分は、ソースバスライン上部接続部１３ｓｇで覆われており、ソースバスライン接続部７ｓｇの内、コンタクトホールＣＨ＿ｓｇ２によって露出されている部分は、ソースバスライン上部接続部１３ｓｇで覆われている。これにより、ソースバスライン接続部７ｓｇおよび／またはソース下部接続配線３ｓｇへのエッチングダメージは、効果的に軽減される。
　次いで、図１４（ａ）に示すように、パッチメタル層１５ｌ上、下部導電層１３上および第１絶縁層１１上に第２絶縁膜１７を形成する。簡単のために、第２絶縁層１７と第２絶縁膜１７とを同じ参照符号で示す。第２絶縁膜１７は、例えばＣＶＤ法によって形成される。第２絶縁膜１７としては、酸化珪素（ＳｉＯ2）膜、窒化珪素（ＳｉｘＮｙ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を適宜用いることができる。ここでは、第２絶縁膜１７として、例えば厚さ１００ｎｍの窒化珪素（ＳｉｘＮｙ）膜を形成する。第２絶縁膜１７は、パッチメタル層１５ｌを覆うように形成される。
　次いで、公知のフォトリソグラフィプロセスによって、第２絶縁膜１７のエッチングを行うことにより、図１４（ｂ）に示すように、第２絶縁層１７を形成する。具体的には、ソース端子部形成領域においては、下部接続部３ｓに達する開口部１７ｓを形成する。ゲート端子部形成領域においては、下部接続部３ｇに達する開口部１７ｇを形成する。ＣＳ端子部形成領域においては、下部接続部３ｃに達する開口部１７ｃを形成する。第１トランスファー端子部形成領域においては、導電部１５ｐ１に達する開口部１７ｐ１を形成する。第２トランスファー端子部形成領域においては、下部接続部１５ｐ２に達する開口部１７ｐ２を形成する。
　次いで、図１５（ａ）に示すように、第２絶縁層１７上、開口部１７ｓ内、開口部１７ｇ内、開口部１７ｃ内、開口部１７ｐ１内、および開口部１７ｐ２内に、例えばスパッタ法により上部導電膜１９’を形成する。上部導電膜１９’は、例えば透明導電膜を含む。透明導電膜として、例えばＩＴＯ（インジウム・錫酸化物）膜、ＩＺＯ膜、ＺｎＯ膜（酸化亜鉛膜）などを用いることができる。ここでは、上部導電膜１９’として、例えば厚さ７０ｎｍのＩＴＯ膜を用いる。
　次いで、上部導電膜１９’をパターニングすることにより、図１５（ｂ）に示すように、上部導電層１９を形成する。具体的には、第１トランスファー端子部形成領域において開口部１７ｐ１内で導電部１５ｐ１と接続される上部接続部１９ｐ１と、第２トランスファー端子部形成領域において開口部１７ｐ２内で下部接続部１５ｐ２と接続される上部接続部１９ｐ２とを形成する。これにより、アンテナ単位領域Ｕ、ソース－ゲート接続部ＳＧ、ソース端子部ＳＴ、ゲート端子部ＧＴ、ＣＳ端子部ＣＴ、第１トランスファー端子部ＰＴ１、および第２トランスファー端子部ＰＴ２が得られる。
　このようにして、ＴＦＴ基板１０１Ａが製造される。
　＜スロット基板２０１の構造＞
　図１６（ａ）および図１６（ｂ）を参照しながら、スロット基板２０１の構造をより具体的に説明する。
　図１６（ａ）は、スロット基板２０１におけるアンテナ単位領域Ｕおよび端子部ＩＴを模式的に示す断面図である。
　スロット基板２０１は、表面および裏面を有する誘電体基板５１と、誘電体基板５１の表面に形成された第３絶縁層５２と、第３絶縁層５２上に形成されたスロット電極５５と、スロット電極５５を覆う第４絶縁層５８とを備える。反射導電板６５が誘電体基板５１の裏面に誘電体層（空気層）５４を介して対向するように配置されている。スロット電極５５および反射導電板６５は導波路３０１の壁として機能する。
　送受信領域Ｒ１において、スロット電極５５には複数のスロット５７が形成されている。スロット５７はスロット電極５５を貫通する開口である。この例では、各アンテナ単位領域Ｕに１個のスロット５７が配置されている。
　第４絶縁層５８は、スロット電極５５上およびスロット５７内に形成されている。第４絶縁層５８の材料は、第３絶縁層５２の材料と同じであってもよい。第４絶縁層５８でスロット電極５５を覆うことにより、スロット電極５５と液晶層ＬＣとが直接接触しないので、信頼性を高めることができる。スロット電極５５がＣｕ層で形成されていると、Ｃｕが液晶層ＬＣに溶出することがある。また、スロット電極５５を薄膜堆積技術を用いてＡｌ層で形成すると、Ａｌ層にボイドが含まれることがある。第４絶縁層５８は、Ａｌ層のボイドに液晶材料が侵入するのを防止することができる。なお、Ａｌ層をアルミ箔を接着材により誘電体基板５１に貼り付け、これをパターニングすることによってスロット電極５５を作製すれば、ボイドの問題を回避できる。
　スロット電極５５は、Ｃｕ層、Ａｌ層などの主層５５Ｍを含む。スロット電極５５は、主層５５Ｍと、それを挟むように配置された上層５５Ｕおよび下層５５Ｌとを含む積層構造を有していてもよい。主層５５Ｍの厚さは、材料に応じて表皮効果を考慮して設定され、例えば２μｍ以上３０μｍ以下であってもよい。主層５５Ｍの厚さは、典型的には上層５５Ｕおよび下層５５Ｌの厚さよりも大きい。
　図示する例では、主層５５ＭはＣｕ層、上層５５Ｕおよび下層５５ＬはＴｉ層である。主層５５Ｍと第３絶縁層５２との間に下層５５Ｌを配置することにより、スロット電極５５と第３絶縁層５２との密着性を向上できる。また、上層５５Ｕを設けることにより、主層５５Ｍ（例えばＣｕ層）の腐食を抑制できる。
　反射導電板６５は、導波路３０１の壁を構成するので、表皮深さの３倍以上、好ましくは５倍以上の厚さを有することが好ましい。反射導電板６５は、例えば、削り出しによって作製された厚さが数ｍｍのアルミニウム板、銅板などを用いることができる。
　非送受信領域Ｒ２には、端子部ＩＴが設けられている。端子部ＩＴは、スロット電極５５と、スロット電極５５を覆う第４絶縁層５８と、上部接続部６０とを備える。第４絶縁層５８は、スロット電極５５に達する開口部を有している。上部接続部６０は、開口部内でスロット電極５５に接している。本実施形態では、端子部ＩＴは、シール領域Ｒｓ内に配置され、導電性粒子を含有するシール樹脂によって、ＴＦＴ基板におけるトランスファー端子部と接続される（トランスファー部）。
　・トランスファー部
　図１６（ｂ）は、ＴＦＴ基板１０１Ａの第１トランスファー端子部ＰＴ１と、スロット基板２０１の端子部ＩＴとを接続するトランスファー部を説明するための模式的な断面図である。図１６（ｂ）では、先の図面と同様の構成要素には同じ参照符号を付している。
　トランスファー部では、端子部ＩＴの上部接続部６０は、ＴＦＴ基板１０１Ａにおける第１トランスファー端子部ＰＴ１の第１トランスファー端子用上部接続部１９ｐ１と電気的に接続される。本実施形態では、上部接続部６０と上部接続部１９ｐ１とを、導電性ビーズ７１を含む樹脂（シール樹脂）７３（「シール部７３」ということもある。）を介して接続する。
　上部接続部６０、１９ｐ１は、いずれも、ＩＴＯ膜、ＩＺＯ膜などの透明導電層であり、その表面に酸化膜が形成される場合がある。酸化膜が形成されると、透明導電層同士の電気的な接続が確保できず、コンタクト抵抗が高くなる可能性がある。これに対し、本実施形態では、導電性ビーズ（例えばＡｕビーズ）７１を含む樹脂を介して、これらの透明導電層を接着させるので、表面酸化膜が形成されていても、導電性ビーズが表面酸化膜を突き破る（貫通する）ことにより、コンタクト抵抗の増大を抑えることが可能である。導電性ビーズ７１は、表面酸化膜だけでなく、透明導電層である上部接続部６０、１９ｐ１をも貫通し、導電部１５ｐ１およびスロット電極５５に直接接していてもよい。
　トランスファー部は、走査アンテナ１０００Ａの中心部および周縁部（すなわち、走査アンテナ１０００Ａの法線方向から見たとき、ドーナツ状の送受信領域Ｒ１の内側および外側）の両方に配置されていてもよいし、いずれか一方のみに配置されていてもよい。トランスファー部は、液晶を封入するシール領域Ｒｓ内に配置されていてもよいし、シール領域Ｒｓの外側（液晶層と反対側）に配置されていてもよい。
　＜スロット基板２０１の製造方法＞
　スロット基板２０１は、例えば以下の方法で製造され得る。
　まず、誘電体基板上に第３絶縁層（厚さ：例えば２００ｎｍ）５２を形成する。誘電体基板としては、ガラス基板、樹脂基板などの、電磁波に対する透過率の高い（誘電率εMおよび誘電損失ｔａｎδMが小さい）基板を用いることができる。誘電体基板は電磁波の減衰を抑制するために薄い方が好ましい。例えば、ガラス基板の表面に後述するプロセスでスロット電極５５などの構成要素を形成した後、ガラス基板を裏面側から薄板化してもよい。これにより、ガラス基板の厚さを例えば５００μｍ以下に低減できる。
　誘電体基板として樹脂基板を用いる場合、ＴＦＴ等の構成要素を直接、樹脂基板上に形成してもよいし、転写法を用いて樹脂基板上に形成してもよい。転写法によると、例えば、ガラス基板上に樹脂膜（例えばポリイミド膜）を形成し、樹脂膜上に後述するプロセスで構成要素を形成した後、構成要素が形成された樹脂膜とガラス基板とを分離させる。一般に、ガラスよりも樹脂の方が誘電率εMおよび誘電損失ｔａｎδMが小さい。樹脂基板の厚さは、例えば、３μｍ～３００μｍである。樹脂材料としては、ポリイミドの他、例えば、液晶高分子を用いることもできる。
　第３絶縁層５２としては、特に限定しないが、例えば酸化珪素（ＳｉＯ2）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を適宜用いることができる。
　次いで、第３絶縁層５２の上に金属膜を形成し、これをパターニングすることによって、複数のスロット５７を有するスロット電極５５を得る。金属膜としては、厚さが２μｍ～５μｍのＣｕ膜（またはＡｌ膜）を用いてもよい。ここでは、Ｔｉ（厚さ：例えば２０ｎｍ）およびＣｕ（厚さ：例えば３０００ｎｍ）をこの順で積層した積層膜を用いる。なお、代わりに、Ｔｉ膜、Ｃｕ膜およびＴｉ膜をこの順で積層した積層膜を形成してもよい。
　この後、スロット電極５５上およびスロット５７内に第４絶縁層（厚さ：例えば１００ｎｍまたは２００ｎｍ）５８を形成する。第４絶縁層５８の材料は、第３絶縁層の材料と同じであってもよい。この後、非送受信領域Ｒ２において、第４絶縁層５８に、スロット電極５５に達する開口部を形成する。
　次いで、第４絶縁層５８上および第４絶縁層５８の開口部内に透明導電膜を形成し、これをパターニングすることにより、開口部内でスロット電極５５と接する上部接続部６０を形成する。これにより、端子部ＩＴを得る。
　＜ＴＦＴ１０の材料および構造＞
　本実施形態では、各画素に配置されるスイッチング素子として、半導体層５を活性層とするＴＦＴが用いられる。半導体層５はアモルファスシリコン層に限定されず、ポリシリコン層、酸化物半導体層であってもよい。
　酸化物半導体層を用いる場合、酸化物半導体層に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
　酸化物半導体層は、２層以上の積層構造を有していてもよい。酸化物半導体層が積層構造を有する場合には、酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、非送受信領域に設けられる駆動回路に含まれるＴＦＴ）および各アンテナ単位領域に設けられるＴＦＴとして好適に用いられる。
　酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
　図３に示す例では、ＴＦＴ１０は、ボトムゲート構造を有するチャネルエッチ型のＴＦＴである。「チャネルエッチ型のＴＦＴ」では、チャネル領域上にエッチストップ層が形成されておらず、ソースおよびドレイン電極のチャネル側の端部下面は、半導体層の上面と接するように配置されている。チャネルエッチ型のＴＦＴは、例えば半導体層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。ソース・ドレイン分離工程において、チャネル領域の表面部分がエッチングされる場合がある。
　なお、ＴＦＴ１０は、チャネル領域上にエッチストップ層が形成されたエッチストップ型ＴＦＴであってもよい。エッチストップ型ＴＦＴでは、ソースおよびドレイン電極のチャネル側の端部下面は、例えばエッチストップ層上に位置する。エッチストップ型のＴＦＴは、例えば半導体層のうちチャネル領域となる部分を覆うエッチストップ層を形成した後、半導体層およびエッチストップ層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。
　また、ＴＦＴ１０は、ソースおよびドレイン電極が半導体層の上面と接するトップコンタクト構造を有するが、ソースおよびドレイン電極は半導体層の下面と接するように配置されていてもよい（ボトムコンタクト構造）。さらに、ＴＦＴ１０は、半導体層の誘電体基板側にゲート電極を有するボトムゲート構造であってもよいし、半導体層の上方にゲート電極を有するトップゲート構造であってもよい。
　（変形例１）
　図１７を参照しながら、本実施形態の変形例１の走査アンテナ１０００Ａａおよび走査アンテナ１０００Ａａが備えるＴＦＴ基板１０１Ａａを説明する。走査アンテナ１０００ＡおよびＴＦＴ基板１０１Ａと共通する構成には共通の参照符号を付し、説明を省略する。
　＜ＴＦＴ基板１０１Ａａの構造＞
　図１７（ａ）は、走査アンテナ１０００Ａａの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図であり、図１７（ｂ）は、図１７（ａ）中のＡ－Ａ’線に沿ったＴＦＴ基板１０１Ａａの模式的な断面図である。
　図１７（ａ）および図１７（ｂ）に示すように、走査アンテナ１０００Ａａが備えるＴＦＴ基板１０１Ａａは、接続部１５ａ１および１５ａ２を有しない点において、走査アンテナ１０００Ａが備えるＴＦＴ基板１０１Ａと異なる。
　ＴＦＴ基板１０１Ａａのソースメタル層７は、ドレイン電極７Ｄと電気的に接続され、誘電体基板１の法線方向から見たとき接続部３ａ２と重なる接続部７ａ２をさらに含む。接続部７ａ２は、ゲート絶縁層４上およびゲート絶縁層４に形成された開口部４ａ２内に形成され、開口部４ａ２内で接続部３ａ２と接続されている。例えばここでは、接続部７ａ２は、開口部４ａ２内で接続部３ａ２と接触している。ゲート絶縁層４に形成された開口部４ａ２をコンタクトホールＣＨ＿ａ２ｘということがある。この例では、接続部７ａ２は、ドレイン電極７Ｄと一体的に形成された上部補助容量電極７Ｃから延設されている。
　ＴＦＴ基板１０１Ａａにおいては、ドレイン電極７Ｄとパッチ電極１５とは、上部補助容量電極７Ｃ、接続部７ａ２および３ａ２、ならびに配線３ｗ１を介して電気的に接続されている。ＴＦＴ基板１０１Ａａが有するパッチドレイン接続部は、上部補助容量電極７Ｃ、接続部７ａ２および３ａ２、ならびに配線３ｗ１を含む。
　このような構造を有する走査アンテナ１０００Ａａにおいても、走査アンテナ１０００Ａと同様の効果を得ることができる。
　走査アンテナ１０００Ａａの非送受信領域Ｒ２の構造は、図示を省略するが、例えば走査アンテナ１０００Ａと同じである。
　＜ＴＦＴ基板１０１Ａａの製造方法＞
　図１８および図１９を参照して、ＴＦＴ基板１０１Ａａの製造方法を説明する。
　図１８（ａ）～（ｇ）および図１９（ａ）～（ｅ）は、ＴＦＴ基板１０１Ａａの製造方法の一例を示す工程断面図である。これらの図は、図１７（ｂ）に対応する断面（ＴＦＴ基板１０１ＡａのＡ－Ａ’断面）を示している。ＴＦＴ基板１０１Ａａの非送受信領域Ｒ２の断面については、図示および説明を省略する。以下では、図１１～図１５を参照して説明したＴＦＴ基板１０１Ａの製造方法と異なる点を主に説明する。
　まず、図１１（ａ）～（ｄ）に示したように、誘電体基板１上に、ゲートメタル層３、ゲート絶縁膜４、島状の半導体層５、コンタクト層６を形成する。
　続いて、図１８（ａ）に示すように、公知のフォトリソグラフィプロセスによって、ゲート絶縁膜４のエッチングを行う点において、ＴＦＴ基板１０１Ａの製造方法と異なる。これにより、接続部３ａ２に達する開口部４ａ２を形成する。
　次いで、図１８（ｂ）に示すように、ゲート絶縁膜４上、開口部４ａ２内およびコンタクト層６上に、ソース用導電膜７’を形成する。
　次いで、ソース用導電膜７’をパターニングすることによって、図１８（ｃ）に示すように、ソースメタル層７を形成する。ここでは、開口部４ａ２内で接続部３ａ２に接続される接続部７ａ２をさらに形成する点において、ＴＦＴ基板１０１Ａの製造方法と異なる。
　次に、図１８（ｄ）に示すように、ＴＦＴ１０およびソースメタル層７を覆うように第１絶縁膜１１を形成する。
　続いて、図１８（ｅ）に示すように、公知のフォトリソグラフィプロセスによって、第１絶縁膜１１およびゲート絶縁膜４のエッチングを行うことにより、第１絶縁層１１およびゲート絶縁層４を形成する。ここでは、アンテナ単位形成領域において、配線３ｗ１に達するコンタクトホールＣＨ＿ａ３をゲート絶縁膜４および第１絶縁膜１１に形成する。
　次に、図１８（ｆ）に示すように、第１絶縁膜１１上およびコンタクトホールＣＨ＿ａ３内に、下部導電膜１３’を形成する。
　次いで、下部導電膜１３’をパターニングすることにより、下部導電層１３を形成する。図１８（ｇ）に示すように、アンテナ単位形成領域には、下部導電層１３に含まれる導電部は形成されない。
　次に、図１９（ａ）に示すように、下部導電層１３上および第１絶縁層１１上にパッチ用導電膜１５’を形成する。
　次いで、パッチ用導電膜１５’をパターニングすることにより、図１９（ｂ）に示すように、パッチメタル層１５ｌを形成する。これにより、アンテナ単位形成領域にパッチ電極１５が形成される。
　次いで、図１９（ｃ）に示すように、パッチメタル層１５ｌ上、下部導電層１３上および第１絶縁層１１上に第２絶縁膜１７を形成し、その後、公知のフォトリソグラフィプロセスによって、第２絶縁膜１７のエッチングを行うことにより、第２絶縁層１７を形成する。図１９（ｃ）に示すように、アンテナ単位形成領域においては、第２絶縁膜１７に開口部は形成されない。
　次いで、図１９（ｄ）に示すように、第２絶縁層１７上に、上部導電膜１９’を形成する。
　次いで、上部導電膜１９’をパターニングすることにより、上部導電層１９を形成する。図１９（ｅ）に示すように、アンテナ単位形成領域には、上部導電層１９に含まれる導電部は形成されない。
　このようにして、ＴＦＴ基板１０１Ａａが製造される。
　（変形例２）
　図２０～図２２を参照しながら、本実施形態の変形例２の走査アンテナ１０００Ａｂおよび走査アンテナ１０００Ａｂが備えるＴＦＴ基板１０１Ａｂを説明する。走査アンテナ１０００ＡａおよびＴＦＴ基板１０１Ａａと共通する構成には共通の参照符号を付し、説明を省略する。
　＜ＴＦＴ基板１０１Ａｂの構造＞
　図２０（ａ）は、走査アンテナ１０００Ａｂの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図であり、図２０（ｂ）は、図２０（ａ）中のＡ－Ａ’線に沿ったＴＦＴ基板１０１Ａｂの模式的な断面図である。
　図２０（ａ）および図２０（ｂ）に示すように、ＴＦＴ基板１０１Ａｂが有する配線３ｗ２は、ＴＦＴ基板１０１Ａｂおよびスロット基板２０１の法線方向から見たとき、スロット５７の短軸方向に延びている点において、ＴＦＴ基板１０１Ａａが有する配線３ｗ１と異なる。
　ＴＦＴ基板１０１Ａｂにおいて、ドレイン電極７Ｄとパッチ電極１５とは、上部補助容量電極７Ｃ、接続部７ａ２および３ａ２、ならびに配線３ｗ２を介して電気的に接続されている。ＴＦＴ基板１０１Ａｂが有するパッチドレイン接続部は、上部補助容量電極７Ｃ、接続部７ａ２および３ａ２、ならびに配線３ｗ２を含む。
　このような構造を有する走査アンテナ１０００Ａｂにおいても、走査アンテナ１０００Ａと同様の効果を得ることができる。
　図６および図７を参照して述べたように、パッチメタル層１５ｌに含まれ、スロット５７の短軸方向に延びている配線１５ｗ２を有する参考例２の走査アンテナ１００２Ｒは、パッチメタル層１５ｌに含まれ、スロット５７の長軸方向に延びている配線１５ｗ１を有する参考例１の走査アンテナ１００１Ｒに比べて、アンテナ性能に劣る。これに対して、本発明の実施形態の走査アンテナにおいては、図３に示した走査アンテナ１０００Ａのように、スロット５７の長軸方向に延びている配線３ｗ１を有していてもよいし、図２０に示した走査アンテナ１０００Ａｂのように、スロット５７の短軸方向に延びている配線３ｗ２を有していてもよい。いずれも優れたアンテナ性能を有するという点において優劣はない。
　図２１および図２２に示すように、走査アンテナ１０００Ａｂは、非送受信領域Ｒ２の構造においても走査アンテナ１０００Ａａと異なる。この例では、ＴＦＴ基板１０１Ａｂは、下部導電層１３を有しない。例示する構成を有するＴＦＴ基板１０１Ａｂは、下部導電層１３を省略することができるので、ＴＦＴ基板１０１Ａａに比べて、製造工程数および製造コストを低減することができ得る。ただし、走査アンテナ１０００Ａｂの非送受信領域Ｒ２の構造は、図示する例に限られない。
　図２１（ａ）および図２１（ｂ）は、ＴＦＴ基板１０１Ａｂの非送受信領域Ｒ２の模式的な平面図であり、図２２（ａ）～（ｄ）は、それぞれ、ＴＦＴ基板１０１Ａｂの非送受信領域Ｒ２の模式的な断面図である。図２１（ａ）は、非送受信領域Ｒ２に設けられたソース－ゲート接続部ＳＧおよびソース端子部ＳＴを示しており、図２１（ｂ）は、非送受信領域Ｒ２に設けられたトランスファー端子部ＰＴ、ゲート端子部ＧＴおよびＣＳ端子部ＣＴを示している。図２２（ａ）は、図２１（ｂ）中のＢ－Ｂ’線に沿った第１トランスファー端子部ＰＴ１の断面を示しており、図２２（ｂ）は、図２１（ａ）中のＣ－Ｃ’線に沿ったソース－ゲート接続部ＳＧの断面を示しており、図２２（ｃ）は、図２１（ａ）中のＤ－Ｄ’線に沿ったソース端子部ＳＴの断面を示しており、図２２（ｄ）は、図２１（ｂ）中のＥ－Ｅ’線に沿った第２トランスファー端子部ＰＴ２の断面を示している。
　・ソース－ゲート接続部ＳＧ
　図２１（ａ）および図２２（ｂ）に示すように、ＴＦＴ基板１０１Ａｂのソース－ゲート接続部ＳＧは、ソース下部接続配線３ｓｇＡと、ゲート絶縁層４に形成された開口部４ｓｇＡと、ソースバスライン接続部７ｓｇＡとを有する。
　ソース下部接続配線３ｓｇＡは、ゲートメタル層３に含まれる。ソース下部接続配線３ｓｇＡは、ゲートバスラインＧＬと電気的に分離されている。
　ゲート絶縁層４に形成された開口部４ｓｇＡは、ソース下部接続配線３ｓｇＡに達している。開口部４ｓｇＡをコンタクトホールＣＨ＿ｓｇＡということがある。
　ソースバスライン接続部７ｓｇＡは、ソースメタル層７に含まれ、ソースバスラインＳＬに電気的に接続されている。この例では、ソースバスライン接続部７ｓｇＡは、ソースバスラインＳＬから延設され、ソースバスラインＳＬと一体的に形成されている。さらに、ソースバスライン接続部７ｓｇＡは、ゲート絶縁層４上およびコンタクトホールＣＨ＿ｓｇＡ内に形成され、コンタクトホールＣＨ＿ｓｇＡ内でソース下部接続配線３ｓｇＡに接続されている。この例では、ソースバスライン接続部７ｓｇＡは、コンタクトホールＣＨ＿ｓｇＡ内でソース下部接続配線３ｓｇＡと接触している。
　この例では、ソース－ゲート接続部ＳＧは、パッチメタル層１５ｌに含まれる導電部および上部導電層１９に含まれる導電部を有しない。また、ソース－ゲート接続部ＳＧは、第１絶縁層１１に形成された開口部を有しない。
　このような構造を有するソース－ゲート接続部ＳＧを有することによっても、走査アンテナ１０００Ａと同様の効果を得ることができる。すなわち、走査アンテナ１０００Ａｂにおいても、パッチメタル層１５ｌを形成するためのパッチ用導電膜をエッチングする工程における、ゲートメタル層３および／またはソースメタル層７へのダメージが軽減される。走査アンテナ１０００Ａｂのソース－ゲート接続部ＳＧは、第１絶縁層１１に形成された開口部を有しないので、パッチ用導電膜のパターニング工程において、ゲートメタル層３およびソースメタル層７が第１絶縁層１１に覆われており、露出されていないためである。従って、走査アンテナ１０００Ａｂは、優れた動作安定性を有する。ＴＦＴ基板１０１Ａｂの製造方法の詳細は、後述する。
　・ソース端子部ＳＴ
　図２１（ａ）および図２２（ｃ）に示すように、ＴＦＴ基板１０１Ａｂのソース端子部ＳＴは、ソース－ゲート接続部ＳＧに形成されたソース下部接続配線３ｓｇＡに接続されたソース端子用下部接続部３ｓＡ（単に「下部接続部３ｓＡ」ということもある。）と、ゲート絶縁層４に形成された開口部４ｓＡと、第１絶縁層１１に形成された開口部１１ｓＡと、第２絶縁層１７に形成された開口部１７ｓＡと、ソース端子用上部接続部１９ｓＡ（単に「上部接続部１９ｓＡ」ということもある。）とを有している。
　下部接続部３ｓＡは、ゲートメタル層３に含まれる。下部接続部３ｓＡは、ソース－ゲート接続部ＳＧに形成されているソース下部接続配線３ｓｇＡと電気的に接続されている。この例では、下部接続部３ｓＡは、ソース下部接続配線３ｓｇＡから延設され、ソース下部接続配線３ｓｇＡと一体的に形成されている。
　ゲート絶縁層４に形成された開口部４ｓＡは、下部接続部３ｓＡに達している。
　第１絶縁層１１に形成された開口部１１ｓＡは、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｓＡに重なっている。
　第２絶縁層１７に形成された開口部１７ｓＡは、誘電体基板１の法線方向から見たとき、第１絶縁層１１に形成された開口部１１ｓＡに重なっている。
　上部接続部１９ｓＡは、上部導電層１９に含まれる。上部接続部１９ｓＡは、第２絶縁層１７上およびゲート絶縁層４に形成された開口部４ｓＡ内に形成され、ゲート絶縁層４に形成された開口部４ｓＡ内で、下部接続部３ｓＡと接続されている。ここでは、上部接続部１９ｓＡは、ゲート絶縁層４に形成された開口部４ｓＡ内で、下部接続部３ｓＡと接触している。
　誘電体基板１の法線方向から見たとき、上部接続部１９ｓＡの全ては、下部接続部３ｓＡと重なっていてもよい。
　この例では、ソース端子部ＳＴは、ソースメタル層７に含まれる導電部、およびパッチメタル層１５ｌに含まれる導電部を含まない。
　ＴＦＴ基板１０１Ａｂのソース端子部ＳＴは、ゲートメタル層３に含まれる下部接続部３ｓＡを有するので、ＴＦＴ基板１０１Ａと同様に、優れた信頼性を有する。
　・ゲート端子部ＧＴ
　図２１（ｂ）に示すように、ＴＦＴ基板１０１Ａｂのゲート端子部ＧＴは、ゲート端子用下部接続部３ｇＡ（単に「下部接続部３ｇＡ」ということもある。）と、ゲート絶縁層４に形成された開口部４ｇＡと、第１絶縁層１１に形成された開口部１１ｇＡと、第２絶縁層１７に形成された開口部１７ｇＡと、ゲート端子用上部接続部１９ｇＡ（単に「上部接続部１９ｇＡ」ということもある。）とを有している。
　下部接続部３ｇＡは、ゲートメタル層３に含まれ、ゲートバスラインＧＬと電気的に接続されている。この例では、下部接続部３ｇＡは、ゲートバスラインＧＬから延設され、ゲートバスラインＧＬと一体的に形成されている。
　ゲート絶縁層４に形成された開口部４ｇＡは、下部接続部３ｇＡに達している。
　第１絶縁層１１に形成された開口部１１ｇＡは、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｇＡに重なっている。
　第２絶縁層１７に形成された開口部１７ｇＡは、誘電体基板１の法線方向から見たとき、第１絶縁層１１に形成された開口部１１ｇＡに重なっている。
　上部接続部１９ｇＡは、上部導電層１９に含まれる。上部接続部１９ｇＡは、第２絶縁層１７上およびゲート絶縁層４に形成された開口部４ｇＡ内に形成され、開口部４ｇＡ内で、下部接続部３ｇＡと接続されている。例えば、上部接続部１９ｇＡは、開口部４ｇＡ内で、下部接続部３ｇＡと接触している。
　誘電体基板１の法線方向から見たとき、上部接続部１９ｇＡの全ては、下部接続部３ｇＡと重なっていてもよい。
　この例では、ゲート端子部ＧＴは、ソースメタル層７に含まれる導電部、およびパッチメタル層１５ｌに含まれる導電部を有しない。
　ゲート端子部ＧＴは、ゲートメタル層３に含まれる下部接続部３ｇＡを有するので、ソース端子部ＳＴと同様に、優れた信頼性を有する。
　・ＣＳ端子部ＣＴ
　図２１（ｂ）に示すように、ＴＦＴ基板１０１ＡｂのＣＳ端子部ＣＴは、ＣＳ端子用下部接続部３ｃＡ（単に「下部接続部３ｃＡ」ということもある。）と、ゲート絶縁層４に形成された開口部４ｃＡと、第１絶縁層１１に形成された開口部１１ｃＡと、第２絶縁層１７に形成された開口部１７ｃＡと、ＣＳ端子用上部接続部１９ｃＡ（単に「上部接続部１９ｃＡ」ということもある。）とを有している。
　下部接続部３ｃＡは、ゲートメタル層３に含まれる。下部接続部３ｃＡは、ＣＳバスラインＣＬと電気的に接続されている。この例では、下部接続部３ｃＡは、ＣＳバスラインＣＬから延設され、ＣＳバスラインＣＬと一体的に形成されている。
　ゲート絶縁層４に形成された開口部４ｃＡは、下部接続部３ｃＡに達している。
　第１絶縁層１１に形成された開口部１１ｃＡは、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｃＡに重なっている。
　第２絶縁層１７に形成された開口部１７ｃＡは、誘電体基板１の法線方向から見たとき、第１絶縁層１１に形成された開口部１１ｃＡに重なっている。
　上部接続部１９ｃＡは、上部導電層１９に含まれる。上部接続部１９ｃＡは、第２絶縁層１７上およびゲート絶縁層４に形成された開口部４ｃＡ内に形成され、開口部４ｃＡ内で、下部接続部３ｃＡと接続されている。例えば、上部接続部１９ｃＡは、開口部４ｃＡ内で、下部接続部３ｃＡと接触している。
　誘電体基板１の法線方向から見たとき、上部接続部１９ｃＡの全ては、下部接続部３ｃＡと重なっていてもよい。
　この例では、ＣＳ端子部ＣＴは、ソースメタル層７に含まれる導電部、およびパッチメタル層１５ｌに含まれる導電部を有しない。
　ＣＳ端子部ＣＴは、ゲートメタル層３に含まれる下部接続部３ｃＡを有するので、ソース端子部ＳＴと同様に、優れた信頼性を有する。
　・トランスファー端子部ＰＴ
　図２１（ｂ）および図２２（ａ）に示すように、第１トランスファー端子部ＰＴ１は、第１トランスファー端子用下部接続部３ｐ１Ａ（単に「下部接続部３ｐ１Ａ」ということもある。）と、ゲート絶縁層４に形成された開口部４ｐ１Ａと、第１トランスファー端子用導電部７ｐ１Ａ（単に「導電部７ｐ１Ａ」ということもある。）と、第１絶縁層１１に形成された開口部１１ｐ１Ａと、第２絶縁層１７に形成された開口部１７ｐ１Ａと、第１トランスファー端子用上部接続部１９ｐ１Ａ（単に「上部接続部１９ｐ１Ａ」ということもある。）とを有している。
　下部接続部３ｐ１Ａは、ゲートメタル層３に含まれる。下部接続部３ｐ１Ａは、ゲートバスラインＧＬと電気的に分離されている。例えば、ＣＳバスラインＣＬにスロット電圧と同じ電圧が供給されている場合、下部接続部３ｐ１Ａは、例えばＣＳバスラインＣＬと電気的に接続されている。図示するように、下部接続部３ｐ１Ａは、ＣＳバスラインから延設されていてもよい。ただしこの例に限られず、下部接続部３ｐ１Ａは、ＣＳバスラインと電気的に分離されていてもよい。
　ゲート絶縁層４に形成された開口部４ｐ１Ａは、下部接続部３ｐ１Ａに達している。
　導電部７ｐ１Ａは、ソースメタル層７に含まれる。導電部７ｐ１Ａは、ゲート絶縁層４上およびゲート絶縁層４に形成された開口部４ｐ１Ａ内に形成され、開口部４ｐ１Ａ内で下部接続部３ｐ１Ａと接続されている。ここでは、導電部７ｐ１Ａは、開口部４ｐ１Ａ内で下部接続部３ｐ１Ａと接触している。
　第１絶縁層１１に形成された開口部１１ｐ１Ａは、導電部７ｐ１Ａに達している。
　第２絶縁層１７に形成された開口部１７ｐ１Ａは、誘電体基板１の法線方向から見たとき、第１絶縁層１１に形成された開口部１１ｐ１Ａに重なっている。
　上部接続部１９ｐ１Ａは、上部導電層１９に含まれる。上部接続部１９ｐ１は、第２絶縁層１７上および第１絶縁層１１に形成された開口部１１ｐ１Ａ内に形成され、開口部１１ｐ１Ａ内で導電部７ｐ１Ａと接続されている。ここでは、上部接続部１９ｐ１Ａは、開口部１１ｐ１Ａ内で導電部７ｐ１Ａと接触している。
　この例では、第１トランスファー端子部ＰＴ１は、パッチメタル層１５ｌに含まれる導電部を有しない。
　第１トランスファー端子部ＰＴ１は、下部接続部３ｐ１Ａと上部接続部１９ｐ１Ａとの間に導電部７ｐ１Ａを有する。これにより、第１トランスファー端子部ＰＴ１は、下部接続部３ｐ１Ａと上部接続部１９ｐ１Ａとの間の電気抵抗が低いという利点を有する。
　誘電体基板１の法線方向から見たとき、上部接続部１９ｐ１Ａの全ては、導電部７ｐ１Ａと重なっていてもよい。誘電体基板１の法線方向から見たとき、上部接続部１９ｐ１Ａの全ては、下部接続部３ｐ１Ａと重なっていてもよい。
　図２１（ｂ）および図２２（ｄ）に示すように、ＴＦＴ基板１０１Ａｂの第２トランスファー端子部ＰＴ２は、例えば、第１トランスファー端子部ＰＴ１と同様の断面構造を有している。
　第２トランスファー端子部ＰＴ２は、第２トランスファー端子用下部接続部３ｐ２Ａ（単に「下部接続部３ｐ２Ａ」ということもある。）と、ゲート絶縁層４に形成された開口部４ｐ２Ａと、第２トランスファー端子用導電部７ｐ２Ａ（単に「導電部７ｐ２Ａ」ということもある。）と、第１絶縁層１１に形成された開口部１１ｐ２Ａと、第２絶縁層１７に形成された開口部１７ｐ２Ａと、第２トランスファー端子用上部接続部１９ｐ２Ａ（単に「上部接続部１９ｐ２Ａ」ということもある。）とを有している。
　下部接続部３ｐ２Ａは、ゲートメタル層３に含まれる。下部接続部３ｐ２Ａは、ゲートバスラインＧＬと電気的に分離されている。下部接続部３ｐ２Ａは、例えばＣＳバスラインＣＬと電気的に接続されている。ここでは、下部接続部３ｐ２Ａは、第１トランスファー端子用下部接続部３ｐ１Ａと一体的に形成されている。
　ゲート絶縁層４に形成された開口部４ｐ２Ａは、下部接続部３ｐ２Ａに達している。
　導電部７ｐ２Ａは、ソースメタル層７に含まれる。導電部７ｐ２Ａは、ゲート絶縁層４上およびゲート絶縁層４に形成された開口部４ｐ２Ａ内に形成され、開口部４ｐ２Ａ内で下部接続部３ｐ２Ａと接続されている。ここでは、導電部７ｐ２Ａは、開口部４ｐ２Ａ内で下部接続部３ｐ２Ａと接触している。
　第１絶縁層１１に形成された開口部１１ｐ２Ａは、導電部７ｐ２Ａに達している。
　第２絶縁層１７に形成された開口部１７ｐ２Ａは、誘電体基板１の法線方向から見たとき、第１絶縁層１１に形成された開口部１１ｐ２Ａに重なっている。
　上部接続部１９ｐ２Ａは、上部導電層１９に含まれる。上部接続部１９ｐ２は、第２絶縁層１７上および第１絶縁層１１に形成された開口部１１ｐ２Ａ内に形成され、開口部１１ｐ２Ａ内で導電部７ｐ２Ａと接続されている。ここでは、上部接続部１９ｐ２Ａは、開口部１１ｐ２Ａ内で導電部７ｐ２Ａと接触している。
　この例では、第２トランスファー端子部ＰＴ２は、パッチメタル層１５ｌに含まれる導電部を有しない。
　＜ＴＦＴ基板１０１Ａｂの製造方法＞
　図２３～図２６を参照して、ＴＦＴ基板１０１Ａｂの製造方法を説明する。
　図２３（ａ）～（ｅ）、図２４（ａ）～（ｄ）、図２５（ａ）～（ｃ）、および図２６（ａ）、（ｂ）は、ＴＦＴ基板１０１Ａｂの製造方法の一例を示す工程断面図である。これらの図のそれぞれは、図２０（ｂ）および図２２（ａ）～（ｄ）に対応する断面（ＴＦＴ基板１０１ＡｂのＡ－Ａ’断面～Ｅ－Ｅ’断面）を示している。以下では、図１８および図１９を参照して説明したＴＦＴ基板１０１Ａａの製造方法と異なる点を主に説明する。
　まず、図１１（ａ）に示したように、誘電体基板１上に、ゲート用導電膜３’を形成する。
　次いで、ゲート用導電膜３’をパターニングすることにより、図２３（ａ）に示すように、ゲートメタル層３を形成する。ここでは、アンテナ単位形成領域に配線３ｗ２を形成する点において、ＴＦＴ基板１０１Ａａの製造方法と異なる。また、ソース－ゲート接続部形成領域にソース下部接続配線３ｓｇＡを形成し、各端子部形成領域に下部接続部３ｓＡ、３ｇＡ、３ｃＡ、３ｐ１および３ｐ２Ａを形成する。
　この後、図２３（ｂ）に示すように、ゲートメタル層３を覆うようにゲート絶縁膜４、真性アモルファスシリコン膜５’およびｎ+型アモルファスシリコン膜６’をこの順で形成する。
　次いで、真性アモルファスシリコン膜５’およびｎ+型アモルファスシリコン膜６’をパターニングすることにより、図２３（ｃ）に示すように、島状の半導体層５およびコンタクト層６を得る。
　続いて、図２３（ｄ）に示すように、公知のフォトリソグラフィプロセスによって、ゲート絶縁膜４のエッチングを行う。ここでは、ソース－ゲート接続部形成領域において、ソース下部接続配線３ｓｇＡに達する開口部４ｓｇＡを形成し、第１トランスファー端子部形成領域において、下部接続部３ｐ１Ａに達する開口部４ｐ１Ａを形成し、第２トランスファー端子部形成領域において、下部接続部３ｐ２Ａに達する開口部４ｐ２Ａを形成する点において、ＴＦＴ基板１０１Ａａの製造方法と異なる。
　次いで、図２３（ｅ）に示すように、ゲート絶縁膜４上、開口部４ａ２内、開口部４ｓｇＡ内、開口部４ｐ１Ａ内、開口部４ｐ２Ａ内、およびコンタクト層６上に、ソース用導電膜７’を形成する。ここでは、ソース用導電膜７’として、Ｔｉ（厚さ：例えば２０ｎｍ）、Ａｌ（厚さ：例えば３８０ｎｍ）およびＭｏＮ（厚さ：例えば１００ｎｍ）をこの順で積層した積層膜（ＭｏＮ／Ａｌ／Ｔｉ）を形成する。
　次いで、ソース用導電膜７’をパターニングすることによって、図２４（ａ）に示すように、ソースメタル層７を形成する。ここでは、ソース－ゲート接続部形成領域において、開口部４ｓｇＡ内でソース下部接続配線３ｓｇＡに接続されるソースバスライン接続部７ｓｇＡを形成し、第１トランスファー端子部形成領域において、開口部４ｐ１Ａ内で下部接続部３ｐ１Ａに接続される導電部７ｐ１Ａを形成し、第２トランスファー端子部形成領域において、開口部４ｐ２Ａ内で下部接続部３ｐ２Ａに接続される導電部７ｐ２Ａを形成する点において、ＴＦＴ基板１０１Ａａの製造方法と異なる。
　ここでは、ソース用導電膜７’のパターニングは、例えばリン酸、硝酸および酢酸を含む水溶液を用いて、ウェットエッチングでＭｏＮ膜およびＡｌ膜を同時にパターニングした後、ドライエッチングにより、Ｔｉ膜およびコンタクト層（ｎ+型アモルファスシリコン層）６を同時にパターニングすることによって行う。
　次に、図２４（ｂ）に示すように、ＴＦＴ１０およびソースメタル層７を覆うように第１絶縁膜１１を形成する。ここでは、第１絶縁膜１１として、例えば厚さ１００ｎｍの窒化珪素（ＳｉｘＮｙ）膜を形成する。
　続いて、図２４（ｃ）に示すように、公知のフォトリソグラフィプロセスによって、第１絶縁膜１１およびゲート絶縁膜４のエッチングを行うことにより、第１絶縁層１１およびゲート絶縁層４を形成する。ここでは、アンテナ単位形成領域において、配線３ｗ２に達するコンタクトホールＣＨ＿ａ３をゲート絶縁膜４および第１絶縁膜１１に形成する。また、第１トランスファー端子部形成領域において、導電部７ｐ１Ａに達する開口部１１ｐ１Ａを第１絶縁膜１１に形成し、第２トランスファー端子部形成領域において、導電部７ｐ２Ａに達する開口部１１ｐ２Ａを第１絶縁膜１１に形成する。ソース端子部形成領域において、下部接続部３ｓＡに達する開口部４ｓＡをゲート絶縁膜４に形成し、開口部４ｓＡに重なる開口部１１ｓＡを第１絶縁膜１１に形成し、ゲート端子部形成領域において、下部接続部３ｇＡに達する開口部４ｇＡをゲート絶縁膜４に形成し、開口部４ｇＡに重なる開口部１１ｇＡを第１絶縁膜１１に形成し、ＣＳ端子部形成領域において、下部接続部３ｃＡに達する開口部４ｃＡをゲート絶縁膜４に形成し、開口部４ｃＡに重なる開口部１１ｃＡを第１絶縁膜１１に形成する。
　ここで、ソース－ゲート接続部形成領域においては、第１絶縁膜１１に開口部を形成しない。
　次に、図２４（ｄ）に示すように、第１絶縁層１１上、コンタクトホールＣＨ＿ａ３内、開口部１１ｐ１Ａ内、開口部１１ｐ２Ａ内、開口部４ｓＡ内、開口部４ｇＡ内、および開口部４ｃＡ内に、パッチ用導電膜１５’を形成する。ここでは、パッチ用導電膜１５’として、Ｔｉ（厚さ：例えば２０ｎｍ）、Ａｌ（厚さ：例えば３８０ｎｍ）およびＭｏＮ（厚さ：例えば１００ｎｍ）をこの順で積層した積層膜（ＭｏＮ／Ａｌ／Ｔｉ）を形成する。
　次いで、パッチ用導電膜１５’をパターニングすることにより、図２５（ａ）に示すように、パッチメタル層１５ｌを形成する。具体的には、アンテナ単位形成領域にパッチ電極１５が形成される。パッチ電極１５は、コンタクトホールＣＨ＿ａ３内で配線３ｗ２と接続されるように形成される。パッチ用導電膜１５’のパターニングは、例えば、ソース用導電膜７’のパターニングと同様に行う。
　パッチ用導電膜１５’のパターニング工程において、ソース－ゲート接続部形成領域に形成されているソースバスライン接続部７ｓｇＡおよびソース下部接続配線３ｓｇＡは、第１絶縁層１１で覆われている。従って、ソースバスライン接続部７ｓｇＡおよびソース下部接続配線３ｓｇＡは、パッチ用導電膜１５’のパターニング工程においてエッチングダメージをほぼ受けない。
　次いで、図２５（ｂ）に示すように、パッチメタル層１５ｌ上、および第１絶縁層１１上に第２絶縁膜１７を形成する。
　その後、公知のフォトリソグラフィプロセスによって、第２絶縁膜１７のエッチングを行うことにより、図２５（ｃ）に示すように、第２絶縁層１７を形成する。具体的には、第１トランスファー端子部形成領域において、開口部１１ｐ１Ａに重なる開口部１７ｐ１Ａを形成し、第２トランスファー端子部形成領域において、開口部１１ｐ２Ａに重なる開口部１７ｐ２Ａを形成し、ソース端子部形成領域において、開口部１１ｓＡに重なる開口部１７ｓＡを形成し、ゲート端子部形成領域において、開口部１１ｇＡに重なる開口部１７ｇＡを形成し、ＣＳ端子部形成領域において、開口部１１ｃＡに重なる開口部１７ｃＡを形成する。
　次いで、図２６（ａ）に示すように、第２絶縁層１７上、開口部１１ｐ１Ａ内、開口部１１ｐ２Ａ内、開口部４ｓＡ内、開口部４ｇＡ内、および開口部４ｃＡ内に、上部導電膜１９’を形成する。
　次いで、上部導電膜１９’をパターニングすることにより、図２６（ｂ）に示すように、上部導電層１９を形成する。具体的には、第１トランスファー端子部形成領域において、開口部１１ｐ１Ａ内で導電部７ｐ１Ａに接続される上部接続部１９ｐ１Ａを形成し、第２トランスファー端子部形成領域において、開口部１１ｐ２Ａ内で導電部７ｐ２Ａに接続される上部接続部１９ｐ２Ａを形成し、ソース端子部形成領域において、開口部４ｓＡ内で下部接続部３ｓＡに接続される上部接続部１９ｓＡを形成し、ゲート端子部形成領域において、開口部４ｇＡ内で下部接続部３ｇＡに接続される上部接続部１９ｇＡを形成し、ＣＳ端子部形成領域において、開口部４ｃＡ内で下部接続部３ｃＡに接続される上部接続部１９ｃＡを形成する。
　このようにして、ＴＦＴ基板１０１Ａｂが製造される。
　（第２の実施形態）
　先の実施形態においては、パッチ電極は、ＴＦＴのゲート電極を含む導電層およびＴＦＴのソース電極を含む導電層のいずれとも異なる導電層に含まれていた。本実施形態の走査アンテナに用いられるＴＦＴ基板は、パッチ電極がソースメタル層に含まれる点において先の実施形態と異なる。
　図２７～図２９を参照しながら、本実施形態の走査アンテナ１０００Ｂおよび走査アンテナ１０００Ｂが備えるＴＦＴ基板１０１Ｂを説明する。先の実施形態と共通する構成には共通の参照符号を付し、説明を省略することがある。
　＜ＴＦＴ基板１０１Ｂの構造＞
　図２７（ａ）は、走査アンテナ１０００Ｂの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図であり、図２７（ｂ）は、図２７（ａ）中のＡ－Ａ’線に沿ったＴＦＴ基板１０１Ｂの模式的な断面図である。
　図２７（ａ）および図２７（ｂ）に示すように、ＴＦＴ基板１０１Ｂは、ソースメタル層７に含まれるパッチ電極７ＰＥを有する点において、ＴＦＴ基板１０１Ａａと異なる。この例では、ＴＦＴ基板１０１Ｂは、パッチメタル層１５ｌ、第２絶縁層１７、および下部導電層１３を有しない。
　ＴＦＴ基板１０１Ｂのパッチドレイン接続部は、パッチ電極７ＰＥよりも誘電体基板１に近い導電層であって、ＴＦＴ１０のゲート電極３ＧまたはＴＦＴ１０のソース電極７Ｓのいずれか誘電体基板１に近い方の電極を含む導電層に含まれている導電部を含む。ＴＦＴ基板１０１Ｂにおいては、ＴＦＴ１０のゲート電極３Ｇを含むゲートメタル層３と、ＴＦＴ１０のソース電極７Ｓを含むソースメタル層７とのうち、ゲートメタル層３の方が誘電体基板１に近い。ＴＦＴ基板１０１Ｂのパッチドレイン接続部は、ゲートメタル層３に含まれる配線３ｗ１を含む。
　ＴＦＴ基板１０１Ｂおよびスロット基板２０１の法線方向から見たとき、パッチ電極を含む導電層（ここではソースメタル層７）は、スロット５７の内側および近傍に、パッチ電極７ＰＥ以外の導電部を含まない。これにより、走査アンテナ１０００Ｂは、優れたアンテナ性能を有する。
　ゲート絶縁層４は、配線３ｗ１に達し、誘電体基板１の法線方向から見たときパッチ電極７ＰＥと重なる開口部４ａ３を有する。開口部４ａ３をコンタクトホールＣＨ＿ａ３ｘということがある。パッチ電極７ＰＥは、ゲート絶縁層４上およびコンタクトホールＣＨ＿ａ３ｘ内に形成され、コンタクトホールＣＨ＿ａ３ｘ内で配線３ｗ１と接続されている。例えばここでは、パッチ電極７ＰＥは、ゲート絶縁層４に形成された開口部４ａ３内で配線３ｗ１と接触している。
　ＴＦＴ基板１０１Ｂにおいては、パッチ電極７ＰＥはソースメタル層７に含まれるので、パッチ電極７ＰＥの厚さは、ソース電極７Ｓおよびドレイン電極７Ｄの厚さとほぼ同じである。従って、ＴＦＴ基板１０１Ｂは、パッチ電極７ＰＥの厚さを、ソース電極７Ｓおよびドレイン電極７Ｄの厚さよりも大きくすることができない点において、ＴＦＴ基板１０１Ａａに比べて不利である。一方で、ＴＦＴ基板１０１Ｂは、ＴＦＴ基板１０１Ａａに比べて、製造工程数（例えばフォトマスク数）および製造コストを低減することができ得る。
　さらに、ＴＦＴ基板１０１Ｂは、パッチメタル層１５ｌを有しないので、パッチ用導電膜１５ｌ’をエッチングする工程における、ゲートメタル層３および／またはソースメタル層７へのダメージという問題が生じない。
　なお、本実施形態は図示する例に限られない。例えば、ＴＦＴの構造は、図示する例に限られず、ゲートメタル層３とソースメタル層７との配置関係は逆であってもよい。パッチ電極は、ＴＦＴのゲート電極を含む導電層またはＴＦＴのソース電極を含む導電層のいずれか誘電体基板から遠い方の導電層に含まれていてもよい。
　図２８および図２９を参照して、ＴＦＴ基板１０１Ｂの非送受信領域Ｒ２の構造を説明する。図２８および図２９に示すＴＦＴ基板１０１Ｂの非送受信領域Ｒ２の構造は、図２１および図２２に示したＴＦＴ基板１０１Ａｂの非送受信領域Ｒ２における第２絶縁層１７を省略したものに相当する。ただし、ＴＦＴ基板１０１Ｂの非送受信領域Ｒ２の構造は、図示する例に限定されない。
　図２８（ａ）および図２８（ｂ）は、ＴＦＴ基板１０１Ｂの非送受信領域Ｒ２の模式的な平面図であり、図２９（ａ）～（ｄ）は、それぞれ、ＴＦＴ基板１０１Ｂの非送受信領域Ｒ２の模式的な断面図である。図２８（ａ）は、非送受信領域Ｒ２に設けられたソース－ゲート接続部ＳＧおよびソース端子部ＳＴを示しており、図２８（ｂ）は、非送受信領域Ｒ２に設けられたトランスファー端子部ＰＴ、ゲート端子部ＧＴおよびＣＳ端子部ＣＴを示している。図２９（ａ）は、図２８（ｂ）中のＢ－Ｂ’線に沿った第１トランスファー端子部ＰＴ１の断面を示しており、図２９（ｂ）は、図２８（ａ）中のＣ－Ｃ’線に沿ったソース－ゲート接続部ＳＧの断面を示しており、図２９（ｃ）は、図２８（ａ）中のＤ－Ｄ’線に沿ったソース端子部ＳＴの断面を示しており、図２９（ｄ）は、図２８（ｂ）中のＥ－Ｅ’線に沿った第２トランスファー端子部ＰＴ２の断面を示している。
　・ソース－ゲート接続部ＳＧ
　図２８（ａ）および図２９（ｂ）に示すＴＦＴ基板１０１Ｂのソース－ゲート接続部ＳＧは、図２１（ａ）および図２２（ｂ）に示したＴＦＴ基板１０１Ａｂのソース－ゲート接続部ＳＧにおける第２絶縁層１７を省略したものに相当する。
　図２８（ａ）および図２９（ｂ）に示すように、ＴＦＴ基板１０１Ｂのソース－ゲート接続部ＳＧは、ソース下部接続配線３ｓｇＡと、ゲート絶縁層４に形成された開口部４ｓｇＡと、ソースバスライン接続部７ｓｇＡとを有する。
　・ソース端子部ＳＴ
　図２８（ａ）および図２９（ｃ）に示すＴＦＴ基板１０１Ｂのソース端子部ＳＴは、図２１（ａ）および図２２（ｃ）に示したＴＦＴ基板１０１Ａｂのソース端子部ＳＴにおける第２絶縁層１７を省略したものに相当する。
　図２８（ａ）および図２９（ｃ）に示すように、ＴＦＴ基板１０１Ｂのソース端子部ＳＴは、ソース－ゲート接続部ＳＧに形成されたソース下部接続配線３ｓｇＡに接続されたソース端子用下部接続部３ｓＡと、ゲート絶縁層４に形成された開口部４ｓＡと、第１絶縁層１１に形成された開口部１１ｓＡと、ソース端子用上部接続部１９ｓＡとを有している。
　上部導電層１９に含まれる上部接続部１９ｓＡは、第１絶縁層１１上およびゲート絶縁層４に形成された開口部４ｓＡ内に形成され、開口部４ｓＡ内で、下部接続部３ｓＡと接続されている。ここでは、上部接続部１９ｓＡは、ゲート絶縁層４に形成された開口部４ｓＡ内で、下部接続部３ｓＡと接触している。
　ＴＦＴ基板１０１Ｂのソース端子部ＳＴは、ゲートメタル層３に含まれる下部接続部３ｓＡを有するので、ＴＦＴ基板１０１Ａａと同様に、優れた信頼性を有する。
　・ゲート端子部ＧＴ
　図２８（ｂ）に示すＴＦＴ基板１０１Ｂのソース端子部ＳＴは、図２１（ｂ）に示したＴＦＴ基板１０１Ａｂのソース端子部ＳＴにおける第２絶縁層１７を省略したものに相当する。
　図２８（ｂ）に示すように、ＴＦＴ基板１０１Ｂのゲート端子部ＧＴは、ゲート端子用下部接続部３ｇＡと、ゲート絶縁層４に形成された開口部４ｇＡと、第１絶縁層１１に形成された開口部１１ｇＡと、ゲート端子用上部接続部１９ｇＡとを有している。
　上部導電層１９に含まれる上部接続部１９ｇＡは、第１絶縁層１１上およびゲート絶縁層４に形成された開口部４ｇＡ内に形成され、開口部４ｇＡ内で、下部接続部３ｇＡと接続されている。例えば、上部接続部１９ｇＡは、開口部４ｇＡ内で、下部接続部３ｇＡと接触している。
　ＴＦＴ基板１０１Ｂのゲート端子部ＧＴは、ゲートメタル層３に含まれる下部接続部３ｇＡを有するので、ＴＦＴ基板１０１Ａａと同様に、優れた信頼性を有する。
　・ＣＳ端子部ＣＴ
　図２８（ｂ）に示すＴＦＴ基板１０１ＢのＣＳ端子部ＣＴは、図２１（ｂ）に示したＴＦＴ基板１０１ＡｂのＣＳ端子部ＣＴにおける第２絶縁層１７を省略したものに相当する。
　図２８（ｂ）に示すように、ＴＦＴ基板１０１ＢのＣＳ端子部ＣＴは、ＣＳ端子用下部接続部３ｃＡと、ゲート絶縁層４に形成された開口部４ｃＡと、第１絶縁層１１に形成された開口部１１ｃＡと、第２絶縁層１７に形成された開口部１７ｃＡと、ＣＳ端子用上部接続部１９ｃＡとを有している。
　上部導電層１９に含まれる上部接続部１９ｃＡは、第１絶縁層１１上およびゲート絶縁層４に形成された開口部４ｃＡ内に形成され、開口部４ｃＡ内で、下部接続部３ｃＡと接続されている。例えば、上部接続部１９ｃＡは、開口部４ｃＡ内で、下部接続部３ｃＡと接触している。
　ＴＦＴ基板１０１ＢのＣＳ端子部ＣＴは、ゲートメタル層３に含まれる下部接続部３ｃＡを有するので、ＴＦＴ基板１０１Ａａと同様に、優れた信頼性を有する。
　・トランスファー端子部ＰＴ
　図２８（ｂ）および図２９（ａ）に示すＴＦＴ基板１０１Ｂの第１トランスファー端子部ＰＴ１は、図２１（ｂ）および図２２（ａ）に示したＴＦＴ基板１０１Ａｂの第１トランスファー端子部ＰＴ１における第２絶縁層１７を省略したものに相当する。
　図２８（ｂ）および図２９（ａ）に示すように、ＴＦＴ基板１０１Ｂの第１トランスファー端子部ＰＴ１は、第１トランスファー端子用下部接続部３ｐ１Ａと、ゲート絶縁層４に形成された開口部４ｐ１Ａと、第１トランスファー端子用導電部７ｐ１Ａと、第１絶縁層１１に形成された開口部１１ｐ１Ａと、第１トランスファー端子用上部接続部１９ｐ１Ａとを有している。
　上部導電層１９に含まれる上部接続部１９ｐ１Ａは、第１絶縁層１１上および第１絶縁層１１に形成された開口部１１ｐ１Ａ内に形成され、開口部１１ｐ１Ａ内で導電部７ｐ１Ａと接続されている。ここでは、上部接続部１９ｐ１Ａは、開口部１１ｐ１Ａ内で導電部７ｐ１Ａと接触している。
　図２８（ｂ）および図２９（ｄ）に示すように、ＴＦＴ基板１０１ＢのＴＦＴ基板１０１Ｂの第２トランスファー端子部ＰＴ２は、例えば、第１トランスファー端子部ＰＴ１と同様の断面構造を有している。図２８（ｂ）および図２９（ｄ）に示すＴＦＴ基板１０１Ｂの第２トランスファー端子部ＰＴ２は、図２１（ｂ）および図２２（ｄ）に示したＴＦＴ基板１０１Ａｂの第２トランスファー端子部ＰＴ２における第２絶縁層１７を省略したものに相当する。
　図２８（ｂ）および図２９（ｄ）に示すように、ＴＦＴ基板１０１Ｂの第２トランスファー端子部ＰＴ２は、第２トランスファー端子用下部接続部３ｐ２Ａと、ゲート絶縁層４に形成された開口部４ｐ２Ａと、第２トランスファー端子用導電部７ｐ２Ａと、第１絶縁層１１に形成された開口部１１ｐ２Ａと、第２トランスファー端子用上部接続部１９ｐ２Ａとを有している。
　上部導電層１９に含まれる上部接続部１９ｐ２Ａは、第１絶縁層１１上および第１絶縁層１１に形成された開口部１１ｐ２Ａ内に形成され、開口部１１ｐ２Ａ内で導電部７ｐ２Ａと接続されている。ここでは、上部接続部１９ｐ２Ａは、開口部１１ｐ２Ａ内で導電部７ｐ２Ａと接触している。
　　＜ＴＦＴ基板１０１Ｂの製造方法＞
　図３０～図３２を参照して、ＴＦＴ基板１０１Ｂの製造方法を説明する。
　図３０（ａ）～（ｃ）、図３１（ａ）、（ｂ）、および図３２（ａ）、（ｂ）は、ＴＦＴ基板１０１Ｂの製造方法の一例を示す工程断面図である。これらの図のそれぞれは、図２７（ｂ）および図２９（ａ）～（ｄ）に対応する断面（ＴＦＴ基板１０１ＢのＡ－Ａ’断面～Ｅ－Ｅ’断面）を示している。以下では、図２３～図２６を参照して説明したＴＦＴ基板１０１Ａｂの製造方法と異なる点を主に説明する。
　まず、図２３（ａ）～（ｃ）に示したように、誘電体基板１上に、ゲートメタル層３、ゲート絶縁膜４、島状の半導体層５、コンタクト層６を形成する。ここでは、アンテナ単位形成領域に配線３ｗ１を形成する。
　続いて、図３０（ａ）に示すように、公知のフォトリソグラフィプロセスによって、ゲート絶縁膜４のエッチングを行う。ここでは、アンテナ単位形成領域において、配線３ｗ１に達する開口部４ａ３をさらに形成する点において、ＴＦＴ基板１０１Ａｂの製造方法と異なる。
　次いで、図３０（ｂ）に示すように、ゲート絶縁膜４上、開口部４ａ２内、開口部４ａ３内、開口部４ｓｇＡ内、開口部４ｐ１Ａ内、開口部４ｐ２Ａ内、およびコンタクト層６上に、ソース用導電膜７’を形成する。
　次いで、ソース用導電膜７’をパターニングすることによって、図３０（ｃ）に示すように、ソースメタル層７を形成する。
　次に、図３１（ａ）に示すように、ＴＦＴ１０およびソースメタル層７を覆うように第１絶縁膜１１を形成する。
　続いて、図３１（ｂ）に示すように、公知のフォトリソグラフィプロセスによって、第１絶縁膜１１およびゲート絶縁膜４のエッチングを行うことにより、第１絶縁層１１およびゲート絶縁層４を形成する。ここでは、アンテナ単位形成領域において、第１絶縁膜１１に開口部を形成しない。
　次いで、図３２（ａ）に示すように、第１絶縁層１１上、開口部１１ｐ１Ａ内、開口部１１ｐ２Ａ内、開口部４ｓＡ内、開口部４ｇＡ内、および開口部４ｃＡ内に、上部導電膜１９’を形成する。
　次いで、上部導電膜１９’をパターニングすることにより、図３２（ｂ）に示すように、上部導電層１９を形成する。具体的には、第１トランスファー端子部形成領域において、開口部１１ｐ１Ａ内で導電部７ｐ１Ａに接続される上部接続部１９ｐ１Ａを形成し、第２トランスファー端子部形成領域において、開口部１１ｐ２Ａ内で導電部７ｐ２Ａに接続される上部接続部１９ｐ２Ａを形成し、ソース端子部形成領域において、開口部４ｓＡ内で下部接続部３ｓＡに接続される上部接続部１９ｓＡを形成し、ゲート端子部形成領域において、開口部４ｇＡ内で下部接続部３ｇＡに接続される上部接続部１９ｇＡを形成し、ＣＳ端子部形成領域において、開口部４ｃＡ内で下部接続部３ｃＡに接続される上部接続部１９ｃＡを形成する。
　このようにして、ＴＦＴ基板１０１Ｂが製造される。
　（第３の実施形態）
　本実施形態の走査アンテナに用いられるＴＦＴ基板は、パッチ電極がソースメタル層と異なる導電層に含まれている点において第２の実施形態と異なる。
　図３３を参照しながら、本実施形態の走査アンテナ１０００Ｃおよび走査アンテナ１０００Ｃが備えるＴＦＴ基板１０１Ｃを説明する。先の実施形態と共通する構成には共通の参照符号を付し、説明を省略することがある。
　＜ＴＦＴ基板１０１Ｃの構造＞
　図３３（ａ）は、走査アンテナ１０００Ｃの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図であり、図３３（ｂ）は、図３３（ａ）中のＡ－Ａ’線に沿ったＴＦＴ基板１０１Ｃの模式的な断面図である。
　図３３（ａ）および図３３（ｂ）に示すように、ＴＦＴ基板１０１Ｃは、ソースメタル層７と異なる導電層９であって、ゲート絶縁層４と第１絶縁層との間に形成された導電層９に含まれるパッチ電極９ＰＥを有する点において、ＴＦＴ基板１０１Ｂと異なる。
　ＴＦＴ基板１０１Ｃのパッチドレイン接続部は、パッチ電極９ＰＥよりも誘電体基板１に近い導電層であって、ＴＦＴ１０のゲート電極３ＧまたはＴＦＴ１０のソース電極７Ｓのいずれか誘電体基板１に近い方の電極を含む導電層に含まれている導電部を含む。ＴＦＴ基板１０１Ｃにおいては、ＴＦＴ１０のゲート電極３Ｇを含むゲートメタル層３と、ＴＦＴ１０のソース電極７Ｓを含むソースメタル層７とのうち、ゲートメタル層３の方が誘電体基板１に近い。ＴＦＴ基板１０１Ｃのパッチドレイン接続部は、ゲートメタル層３に含まれる配線３ｗ１を含む。
　ＴＦＴ基板１０１Ｃおよびスロット基板２０１の法線方向から見たとき、パッチ電極を含む導電層９は、スロット５７の内側および近傍に、パッチ電極９ＰＥ以外の導電部を含まない。これにより、走査アンテナ１０００Ｃは、優れたアンテナ性能を有する。
　パッチ電極９ＰＥは、ゲート絶縁層４上およびコンタクトホールＣＨ＿ａ３ｘ内に形成され、コンタクトホールＣＨ＿ａ３ｘ内で配線３ｗ１と接続されている。例えばここでは、パッチ電極９ＰＥは、ゲート絶縁層４に形成された開口部４ａ３内で配線３ｗ１と接触している。
　ＴＦＴ基板１０１Ｃは、ソースメタル層７とは異なる導電層９に含まれるパッチ電極９ＰＥを有するので、ＴＦＴ基板１０１Ｂに比べて製造工程数（例えばフォトマスク数）および製造コストは増加する。しかしながら、本実施形態では、ソースメタル層７とは異なる層内にパッチ電極９ＰＥを形成することにより、ＴＦＴ基板１０１Ｂに比べて次のようなメリットが得られる。
　パッチ電極は、電子の振動を阻害しない程度に低抵抗であることが好ましく、例えば、厚さが０．３μｍ以上の比較的厚いＡｌ層で形成される。アンテナ性能の観点からは、パッチ電極は厚い方が好ましい。しかしながら、ＴＦＴの構成にも依存するが、例えば１μｍを超える厚さを有するパッチ電極をソースメタル層で形成すると、所望のパターニング精度が得られないという問題が生じることがある。例えば、ソース電極とドレイン電極との間隙（ＴＦＴのチャネル長に相当）を高い精度で制御できないという問題が生じることがある。これに対し、本実施形態では、ソースメタル層７とは別個にパッチ電極９ＰＥを形成するので、ソースメタル層７の厚さとパッチ電極９ＰＥの厚さとを独立して制御できる。したがって、ソースメタル層７を形成する際の制御性を確保しつつ、所望の厚さのパッチ電極９ＰＥを形成できる。
　本実施形態では、パッチ電極９ＰＥの厚さを、ソースメタル層７の厚さとは別個に、高い自由度で設定できる。なお、パッチ電極９ＰＥのサイズは、ソースバスラインＳＬ等ほど厳密に制御される必要がないので、パッチ電極９ＰＥを厚くすることによって線幅シフト（設計値とのずれ）が大きくなっても構わない。
　なお、上記のメリットは、ソースメタル層７とは異なるパッチメタル層１５ｌに含まれるパッチ電極１５を有する第１の実施形態においても当然得られる。
　走査アンテナ１０００Ｃの非送受信領域Ｒ２の構造は、例えば走査アンテナ１０００Ｂと同じである。
　＜ＴＦＴ基板１０１Ｃの製造方法＞
　図３４および図３５を参照して、ＴＦＴ基板１０１Ｃの製造方法を説明する。
　図３４（ａ）～（ｄ）および図３５（ａ）～（ｃ）は、ＴＦＴ基板１０１Ｃの製造方法の一例を示す工程断面図である。これらの図は、図３３（ｂ）に対応する断面（ＴＦＴ基板１０１ＣのＡ－Ａ’断面）を示している。ＴＦＴ基板１０１Ｃの非送受信領域Ｒ２の断面については、図示および説明を省略する。以下では、図３０～図３２を参照して説明したＴＦＴ基板１０１Ｂの製造方法と異なる点を主に説明する。
　まず、図２３（ａ）～（ｃ）に示したように、誘電体基板１上に、ゲートメタル層３、ゲート絶縁膜４、島状の半導体層５、コンタクト層６を形成する。続いて、図３０（ａ）に示したように、公知のフォトリソグラフィプロセスによって、ゲート絶縁膜４のエッチングを行う。
　次いで、図３４（ａ）に示すように、ゲート絶縁膜４上、開口部４ａ２内、開口部４ａ３内、開口部４ｓｇＡ内、開口部４ｐ１Ａ内、開口部４ｐ２Ａ内、およびコンタクト層６上に、ソース用導電膜７’を形成する。ここでは、ソース用導電膜７’として、ＭｏＮ（厚さ：例えば５０ｎｍ）、Ａｌ（厚さ：例えば１５０ｎｍ）およびＭｏＮ（厚さ：例えば１００ｎｍ）をこの順で積層した積層膜（ＭｏＮ／Ａｌ／ＭｏＮ）を形成する。
　次いで、ソース用導電膜７’をパターニングすることによって、図３４（ｂ）に示すように、ソースメタル層７を形成する。ここでは、ソースメタル層７はパッチ電極を含まない。ソースメタル層７は、開口部４ａ３と重ならないように形成される点において、ＴＦＴ基板１０１Ｂの製造方法と異なる。
　次に、図３４（ｃ）に示すように、ＴＦＴ１０上、ソースメタル層７上、およびゲート絶縁層４上にパッチ用導電膜９’を形成する。ここでは、パッチ用導電膜９’として、Ｔｉ（厚さ：例えば２０ｎｍ）、Ａｌ（厚さ：例えば３８０ｎｍ）およびＭｏＮ（厚さ：例えば１００ｎｍ）をこの順で積層した積層膜（ＭｏＮ／Ａｌ／Ｔｉ）を形成する。
　次いで、パッチ用導電膜９’をパターニングすることにより、図３４（ｄ）に示すように、パッチメタル層９を形成し、パッチ電極９ＰＥが形成される。パッチ電極９ＰＥは、コンタクトホールＣＨ＿ａ３ｘ内で配線３ｗ１と接続されるように形成される。
　パッチ用導電膜９’のパターニングにおいては、ソースメタル層７に対するエッチングレートがパッチ用導電膜９’に対するエッチングレートよりも小さくなるように、エッチング条件を調整する。例えば、パッチ用導電膜９’およびソース用導電膜７’の材料やエッチャントを適宜選択する。
　次に、図３５（ａ）に示すように、ＴＦＴ１０、ソースメタル層７およびパッチメタル層９を覆うように第１絶縁膜１１を形成する。続いて、公知のフォトリソグラフィプロセスによって、第１絶縁膜１１およびゲート絶縁膜４のエッチングを行うことにより、第１絶縁層１１およびゲート絶縁層４を形成する。ここでは、図３５（ａ）に示すように、アンテナ単位形成領域において、第１絶縁膜１１に開口部は形成されない。
　次いで、図３５（ｂ）に示すように、第１絶縁層１１上に、上部導電膜１９’を形成する。
　次いで、上部導電膜１９’をパターニングすることにより、上部導電層１９を形成する。図３５（ｃ）に示すように、アンテナ単位形成領域には、上部導電層１９に含まれる導電部は形成されない。
　このようにして、ＴＦＴ基板１０１Ｃが製造される。
　（第４の実施形態）
　本実施形態の走査アンテナに用いられるＴＦＴ基板は、パッチドレイン接続部がソースメタル層に含まれる導電部を含む点において先の実施形態と異なる。
　図３６を参照しながら、本実施形態の走査アンテナ１０００Ｄおよび走査アンテナ１０００Ｄが備えるＴＦＴ基板１０１Ｄを説明する。先の実施形態と共通する構成には共通の参照符号を付し、説明を省略することがある。
　＜ＴＦＴ基板１０１Ｄの構造＞
　図３６（ａ）は、走査アンテナ１０００Ｄの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図であり、図３６（ｂ）は、図３６（ａ）中のＡ－Ａ’線に沿ったＴＦＴ基板１０１Ｄの模式的な断面図である。
　図３６（ａ）および図３６（ｂ）に示すように、ＴＦＴ基板１０１Ｄのパッチドレイン接続部は、パッチ電極１５を含む導電層１５ｌよりも誘電体基板１に近い導電層に含まれている導電部と、パッチ電極１５を含む導電層１５ｌに含まれており、パッチ電極１５とは物理的に分離して形成されているさらなる導電部とを含む。ＴＦＴ基板１０１Ｄのパッチドレイン接続部は、パッチ電極１５を含むパッチメタル層１５ｌよりも誘電体基板１に近いソースメタル層７に含まれる配線７ｗ２と、パッチ電極１５を含むパッチメタル層１５ｌに含まれており、パッチ電極１５とは物理的に分離して形成されている接続部１５ａ１および１５ａ２とを含む。
　ＴＦＴ基板１０１Ｄにおいて、ドレイン電極７Ｄとパッチ電極１５とは、接続部１５ａ１、１５ａ２、および７ａ２、ならびに配線７ｗ２を介して電気的に接続されている。ＴＦＴ基板１０１Ｄのパッチドレイン接続部は、接続部１５ａ１、１５ａ２、および７ａ２、ならびに配線７ｗ２を含む。
　配線７ｗ２は、ＴＦＴ基板１０１Ｄおよびスロット基板２０１の法線方向から見たとき、スロット５７の短軸方向に延びている。配線７ｗ２は、ＴＦＴ１０のゲート電極３Ｇを含む導電層３またはＴＦＴ１０のソース電極７Ｓを含む導電層７のいずれか誘電体基板１から遠い方の導電層に含まれている。ＴＦＴ基板１０１Ｄにおいては、ＴＦＴ１０のゲート電極３Ｇを含むゲートメタル層３と、ＴＦＴ１０のソース電極７Ｓを含むソースメタル層７とのうち、ソースメタル層７の方が誘電体基板１から遠い。
　ＴＦＴ基板１０１Ｄおよびスロット基板２０１の法線方向から見たとき、パッチメタル層１５ｌは、スロット５７の内側および近傍に、パッチ電極１５以外の導電部を含まない。これにより、走査アンテナ１０００Ｄは、優れたアンテナ性能を有する。
　また、ＴＦＴ基板１０１Ｄが、パッチ電極１５を含む導電層１５ｌに含まれており、パッチ電極１５とは物理的に分離して形成されているさらなる導電部１５ａ１および１５ａ２を有することにより、以下の効果を得られ得る。パッチ用導電膜１５’のエッチング工程におけるエッチング量が低減されるので、パッチ用導電膜１５’のエッチャントが長寿命化され得る。また、ＴＦＴ基板１０１Ｄを備える走査アンテナ１０００Ｄの液晶層の体積（すなわち液晶材料の体積）を削減し、走査アンテナ１０００Ｄのコストを低減させることができる。
　走査アンテナ１０００Ｄの非送受信領域Ｒ２の構造は、例えば走査アンテナ１０００Ａと同じである。
　＜ＴＦＴ基板１０１Ｄの製造方法＞
　図３７および図３８を参照して、ＴＦＴ基板１０１Ｄの製造方法を説明する。
　図３７（ａ）～（ｉ）および図３８（ａ）～（ｆ）は、ＴＦＴ基板１０１Ｄの製造方法の一例を示す工程断面図である。これらの図は、図３６（ｂ）に対応する断面（ＴＦＴ基板１０１ＤのＡ－Ａ’断面）を示している。ＴＦＴ基板１０１Ｄの非送受信領域Ｒ２の断面については、図示および説明を省略する。以下では、図１１～図１５を参照して説明したＴＦＴ基板１０１Ａの製造方法と異なる点を主に説明する。
　まず、図３７（ａ）に示すように、誘電体基板１上に、ゲート用導電膜３’を形成する。
　次いで、ゲート用導電膜３’をパターニングすることにより、図３７（ｂ）に示すように、ゲートメタル層３を形成する。ここでは、ゲートメタル層３は、接続部３ａ２および配線３ｗ１を含まない点において、ＴＦＴ基板１０１Ａの製造方法と異なる。
　この後、図３７（ｃ）に示すように、ゲートメタル層３を覆うようにゲート絶縁膜４、真性アモルファスシリコン膜５’およびｎ+型アモルファスシリコン膜６’をこの順で形成する。
　次いで、真性アモルファスシリコン膜５’およびｎ+型アモルファスシリコン膜６’をパターニングすることにより、図３７（ｄ）に示すように、島状の半導体層５およびコンタクト層６を得る。
　次いで、図３７（ｅ）に示すように、ゲート絶縁膜４上およびコンタクト層６上に、ソース用導電膜７’を形成する。
　次いで、ソース用導電膜７’をパターニングすることによって、図３７（ｆ）に示すように、ソースメタル層７を形成する。ここでは、ドレイン電極７Ｄと電気的に分離された接続部７ａ２および配線７ｗ２をさらに形成する点において、ＴＦＴ基板１０１Ａの製造方法と異なる。
　次に、図３７（ｇ）に示すように、ＴＦＴ１０およびソースメタル層７を覆うように第１絶縁膜１１を形成する。
　続いて、図３７（ｈ）に示すように、公知のフォトリソグラフィプロセスによって、第１絶縁膜１１およびゲート絶縁膜４のエッチングを行うことにより、第１絶縁層１１およびゲート絶縁層４を形成する。ここでは、接続部７ａ２に達する開口部１１ａ２（コンタクトホールＣＨ＿ａ２ｙ）を第１絶縁膜１１に形成し、配線７ｗ２に達する開口部１１ａ３（コンタクトホールＣＨ＿ａ３ｙ）を第１絶縁膜１１に形成する。
　次に、図３７（ｉ）に示すように、第１絶縁層１１上、コンタクトホールＣＨ＿ａ１内、コンタクトホールＣＨ＿ａ２ｙ内、およびコンタクトホールＣＨ＿ａ３ｙ内に、下部導電膜１３’を形成する。
　次いで、下部導電膜１３’をパターニングすることにより、下部導電層１３を形成する。図３８（ａ）に示すように、アンテナ単位形成領域には、下部導電層１３は形成されない。
　次に、図３８（ｂ）に示すように、下部導電層１３上および第１絶縁膜１１上にパッチ用導電膜１５’を形成する。
　次いで、パッチ用導電膜１５’をパターニングすることにより、図３８（ｃ）に示すように、パッチメタル層１５ｌを形成する。これにより、パッチ電極１５、接続部１５ａ１および１５ａ２を形成する。接続部１５ａ１は、コンタクトホールＣＨ＿ａ１内でドレイン電極７Ｄから延設された部分と接続されるように形成される。接続部１５ａ２は、コンタクトホールＣＨ＿ａ２ｙ内で接続部７ａ２と接続されるように形成される。パッチ電極１５は、コンタクトホールＣＨ＿ａ３ｙ内で配線７ｗ２と接続されるように形成される。
　次いで、図３８（ｄ）に示すように、パッチメタル層１５ｌ上、下部導電層１３上および第１絶縁層１１上に第２絶縁膜１７を形成する。次いで、公知のフォトリソグラフィプロセスによって、第２絶縁膜１７のエッチングを行うことにより、第２絶縁層１７を形成する。図３８（ｄ）に示すように、アンテナ単位形成領域においては、第２絶縁層１７に開口部は形成されない。
　次いで、図３８（ｅ）に示すように、第２絶縁層１７上に、上部導電膜１９’を形成する。
　次いで、上部導電膜１９’をパターニングすることにより、上部導電層１９を形成する。図３８（ｆ）に示すように、アンテナ単位形成領域には、上部導電層１９に含まれる導電部は形成されない。
　このようにして、ＴＦＴ基板１０１Ｄが製造される。
　（変形例）
　図３９を参照しながら、本実施形態の変形例の走査アンテナ１０００Ｄａおよび走査アンテナ１０００Ｄａが備えるＴＦＴ基板１０１Ｄａを説明する。走査アンテナ１０００ＤおよびＴＦＴ基板１０１Ｄと共通する構成には共通の参照符号を付し、説明を省略する。
　＜ＴＦＴ基板１０１Ｄａの構造＞
　図３９（ａ）は、走査アンテナ１０００Ｄａの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図であり、図３９（ｂ）は、図３９（ａ）中のＡ－Ａ’線に沿ったＴＦＴ基板１０１Ｄａの模式的な断面図である。
　図３９（ａ）および図３９（ｂ）に示すように、ＴＦＴ基板１０１Ｄａが有する配線７ｗ１は、ＴＦＴ基板１０１Ｄａおよびスロット基板２０１の法線方向から見たとき、スロット５７の長軸方向に延びている点において、ＴＦＴ基板１０１Ｄが有する配線７ｗ２と異なる。
　また、ＴＦＴ基板１０１Ｄａにおいて、接続部７ａ２ｚは、ドレイン電極７Ｄと電気的に接続されている点において、ＴＦＴ基板１０１Ｄの接続部７ａ２と異なる。
　ＴＦＴ基板１０１Ｄａにおいて、ドレイン電極７Ｄとパッチ電極１５とは、接続部１５ａ１、１５ａ２、および７ａ２ｚ、ならびに配線７ｗ１を介して電気的に接続されている。同時に、ドレイン電極７Ｄとパッチ電極１５とは、上部補助容量電極７Ｃ、接続部７ａ２ｚ、および配線７ｗ１を介しても電気的に接続されている。ＴＦＴ基板１０１Ｄａのパッチドレイン接続部は冗長性を有する。
　このような構造を有する走査アンテナ１０００Ｄａにおいても、走査アンテナ１０００Ｄと同様の効果を得ることができる。
　ＴＦＴ基板１０１Ｄａは、ＴＦＴ基板１０１Ｄの製造方法において、ソースメタル層７のパターニング形状を変更することで製造することができる。
　（アンテナ単位の配列、ゲートバスライン、ソースバスラインの接続の例）
　本発明の実施形態による走査アンテナにおいて、アンテナ単位は例えば、同心円状に配列される。
　例えば、ｍ個の同心円に配列されている場合、ゲートバスラインは例えば、各円に対して１本ずつ設けられ、合計ｍ本のゲートバスラインが設けられる。送受信領域Ｒ１の外径を、例えば８００ｍｍとすると、ｍは例えば、２００である。最も内側のゲートバスラインを１番目とすると、１番目のゲートバスラインには、ｎ個（例えば３０個）のアンテナ単位が接続され、ｍ番目のゲートバスラインにはｎｘ個（例えば６２０個）のアンテナ単位が接続されている。
　このような配列では、各ゲートバスラインに接続されているアンテナ単位の数が異なる。また、最も外側の円を構成するｎｘ個のアンテナ単位に接続されているｎｘ本のソースバスラインのうち、最も内側の円を構成するアンテナ単位にも接続されているｎ本のソースバスラインには、ｍ個のアンテナ単位が接続されているが、その他のソースバスラインに接続されているアンテナ単位の数はｍよりも小さい。
　このように、走査アンテナにおけるアンテナ単位の配列は、ＬＣＤパネルにおける画素（ドット）の配列とは異なり、ゲートバスラインおよび／またはソースバスラインによって、接続されているアンテナ単位の数が異なる。したがって、全てのアンテナ単位の容量（液晶容量＋補助容量）を同じにすると、ゲートバスラインおよび／またはソースバスラインによって、接続されている電気的な負荷が異なることになる。そうすると、アンテナ単位への電圧の書き込みにばらつきが生じるという問題がある。
　そこで、これを防止するために、例えば、補助容量の容量値を調整することによって、あるいは、ゲートバスラインおよび／またはソースバスラインに接続するアンテナ単位の数を調整することによって、各ゲートバスラインおよび各ソースバスラインに接続されている電気的な負荷を略同一にすることが好ましい。
　本発明の実施形態による走査アンテナは、必要に応じて、例えばプラスチック製の筺体に収容される。筺体にはマイクロ波の送受信に影響を与えない誘電率εMが小さい材料を用いることが好ましい。また、筺体の送受信領域Ｒ１に対応する部分には貫通孔を設けてもよい。さらに、液晶材料が光に曝されないように、遮光構造を設けてもよい。遮光構造は、例えば、ＴＦＴ基板１０１Ａの誘電体基板１および／またはスロット基板２０１の誘電体基板５１の側面から誘電体基板１および／または５１内を伝播し、液晶層に入射する光を遮光するように設ける。誘電異方性ΔεMが大きな液晶材料は、光劣化しやすいものがあり、紫外線だけでなく、可視光の中でも短波長の青色光も遮光することが好ましい。遮光構造は、例えば、黒色の粘着テープなどの遮光性のテープを用いることによって、必要な個所に容易に形成できる。
　本発明による実施形態は、例えば、移動体（例えば、船舶、航空機、自動車）に搭載される衛星通信や衛星放送用の走査アンテナおよびその製造に用いられる。
１　　　　：誘電体基板
３　　　　：ゲートメタル層
３Ｃ　　　：下部補助容量電極
３Ｇ　　　：ゲート電極
３ａ２　　：接続部
３ｃ、３ｃＡ、３ｇ、３ｇＡ、３ｓ、３ｓＡ　　：下部接続部
３ｐ１、３ｐ１Ａ、３ｐ２Ａ　　：下部接続部
３ｓｇ、３ｓｇＡ　　：ソース下部接続配線
３ｗ１、３ｗ２　　：配線
４　　　　：ゲート絶縁層
４ａ２、４ａ３、４ｓｇ１、４ｓｇＡ　　：開口部
４ｃ、４ｃＡ、４ｇ、４ｇＡ、４ｓ、４ｓＡ　　：開口部
４ｐ１、４ｐ１Ａ、４ｐ２Ａ　　：開口部
５　　　　：半導体層
６Ｄ　　　：ドレインコンタクト層
６Ｓ　　　：ソースコンタクト層
７　　　　：ソースメタル層
７Ｃ　　　：上部補助容量電極
７Ｄ　　　：ドレイン電極
７Ｓ　　　：ソース電極
７ＰＥ　　：パッチ電極
７ａ２、７ａ２ｚ　　：接続部
７ｐ１Ａ、７ｐ２Ａ　　：導電部
７ｓｇ、７ｓｇＡ　　：ソースバスライン接続部
７ｗ１、７ｗ２　　：配線
１１　　　：第１絶縁層
１１ａ１、１１ａ２、１１ａ３、１１ｃ、１１ｃＡ　　：開口部
１１ｇ、１１ｇＡ、１１ｐ１、１１ｐ１Ａ、１１ｐ２Ａ　　：開口部
１１ｓ、１１ｓＡ、１１ｓｇ１、１１ｓｇ２　　：開口部
１３　　　：下部導電層
１３ｃ、１３ｇ、１３ｓ　　：上部接続部
１３ｓｇ　：ソースバスライン上部接続部
１５　　　：パッチ電極
１５ａ１、１５ａ２　　：接続部
１５ｌ　　：パッチメタル層
１５ｐ１　：導電部
１５ｐ２　：下部接続部
１５ｗ１、１５ｗ２　　：配線
１７　　　：第２絶縁層
１７ｃ、１７ｃＡ、１７ｇ、１７ｇＡ、１７ｓ、１７ｓＡ　：開口部
１７ｐ１、１７ｐ１Ａ、１７ｐ２、１７ｐ２Ａ　：開口部
１９　　　：上部導電層
１９ｃＡ、１９ｇＡ、１９ｓＡ　：上部接続部
１９ｐ１、１９ｐ１Ａ、１９ｐ２、１９ｐ２Ａ　：上部接続部
５１　　　：誘電体基板
５２　　　：第３絶縁層
５４　　　：誘電体層（空気層）
５５　　　：スロット電極
５５Ｌ　　：下層
５５Ｍ　　：主層
５５Ｕ　　：上層
５７　　　：スロット
５８　　　：第４絶縁層
６０　　　：上部接続部
６５　　　：反射導電板
６７　　　：接着層
６８　　　：ヒーター用抵抗膜
７０　　　：給電装置
７１　　　：導電性ビーズ
７２　　　：給電ピン
７３　　　：シール部
１０１Ａ、１０１Ａａ、１０１Ａｂ　　：ＴＦＴ基板
１０１Ｂ、１０１Ｃ、１０１Ｄ、１０１Ｄａ　　：ＴＦＴ基板
２０１　　：スロット基板
１０００Ａ、１０００Ａａ、１０００Ａｂ　　　：走査アンテナ
１０００Ｂ、１０００Ｃ、１０００Ｄ、１０００Ｄａ　　　：走査アンテナ
ＣＨ＿ａ１、ＣＨ＿ａ２、ＣＨ＿ａ２ｘ、ＣＨ＿ａ２ｙ　　：コンタクトホール
ＣＨ＿ａ３、ＣＨ＿ａ３ｘ、ＣＨ＿ａ３ｙ　　：コンタクトホール
ＣＨ＿ｃ、ＣＨ＿ｇ　　：コンタクトホール
ＣＨ＿ｐ１、ＣＨ＿ｓ　　：コンタクトホール
ＣＨ＿ｓｇ１、ＣＨ＿ｓｇ２、ＣＨ＿ｓｇ１Ａ、ＣＨ＿ｓｇ２Ａ　　：コンタクトホール
ＣＬ　　　：ＣＳバスライン
ＧＤ　　　：ゲートドライバ
ＧＬ　　　：ゲートバスライン
ＧＴ　　　：ゲート端子部
ＳＤ　　　：ソースドライバ
ＳＬ　　　：ソースバスライン
ＳＴ　　　：ソース端子部
ＰＴ　　　：トランスファー端子部
ＩＴ　　　：端子部
ＬＣ　　　：液晶層
Ｒ１　　　：送受信領域
Ｒ２　　　：非送受信領域
Ｒｓ　　　：シール領域
Ｕ　　　　：アンテナ単位、アンテナ単位領域

Claims (15)

  1. 　誘電体基板と、前記誘電体基板上に配列された複数のアンテナ単位領域とを有し、
    　前記複数のアンテナ単位領域のそれぞれは、
    　ＴＦＴと、
    　前記ＴＦＴのドレイン電極に電気的に接続されたパッチ電極と、
    　前記ドレイン電極と前記パッチ電極とを電気的に接続するパッチドレイン接続部と
    を有し、
    　前記パッチドレイン接続部は、前記パッチ電極を含む導電層よりも前記誘電体基板に近い導電層であって、前記ＴＦＴのゲート電極を含む導電層または前記ＴＦＴのソース電極を含む導電層のいずれか前記誘電体基板に近い方の導電層に含まれている導電部を含む、ＴＦＴ基板。
  2. 　前記パッチドレイン接続部は、前記パッチ電極を含む導電層に含まれており、かつ、前記パッチ電極とは物理的に分離して形成されているさらなる導電部をさらに含む、請求項１に記載のＴＦＴ基板。
  3. 　誘電体基板と、前記誘電体基板上に配列された複数のアンテナ単位領域とを有し、
    　前記複数のアンテナ単位領域のそれぞれは、
    　ＴＦＴと、
    　前記ＴＦＴのドレイン電極に電気的に接続されたパッチ電極と、
    　前記ドレイン電極と前記パッチ電極とを電気的に接続するパッチドレイン接続部と
    を有し、
    　前記パッチドレイン接続部は、
    　　前記パッチ電極を含む導電層よりも前記誘電体基板に近い導電層に含まれている導電部と、
    　　前記パッチ電極を含む導電層に含まれており、前記パッチ電極とは物理的に分離して形成されているさらなる導電部と
    を含む、ＴＦＴ基板。
  4. 　前記導電部は、前記ＴＦＴのゲート電極を含む導電層または前記ＴＦＴのソース電極を含む導電層のいずれか前記誘電体基板に近い方の導電層に含まれている、請求項３に記載のＴＦＴ基板。
  5. 　前記導電部は、前記ＴＦＴのゲート電極を含む導電層または前記ＴＦＴのソース電極を含む導電層のいずれか前記誘電体基板から遠い方の導電層に含まれている、請求項３に記載のＴＦＴ基板。
  6. 　前記パッチ電極は、前記ＴＦＴのゲート電極を含む導電層および前記ＴＦＴのソース電極を含む導電層のいずれとも異なる導電層に含まれる、請求項１から５のいずれかに記載のＴＦＴ基板。
  7. 　前記誘電体基板に支持され、前記ゲート電極を含むゲートメタル層と、
    　前記誘電体基板に支持され、前記ソース電極を含むソースメタル層と、
    　前記誘電体基板に支持された半導体層と、
    　前記ゲートメタル層と前記半導体層との間に形成されたゲート絶縁層と、
    　前記ゲートメタル層および前記ソースメタル層の上に形成された第１絶縁層と、
    　前記第１絶縁層上に形成され、前記パッチ電極を含むパッチメタル層と
    を有する、請求項６に記載のＴＦＴ基板。
  8. 　前記誘電体基板に支持され、前記ゲート電極を含むゲートメタル層と、
    　前記誘電体基板に支持され、前記ソース電極を含むソースメタル層と、
    　前記誘電体基板に支持された半導体層と、
    　前記ゲートメタル層と前記半導体層との間に形成されたゲート絶縁層と、
    　前記ゲートメタル層および前記ソースメタル層の上に形成された第１絶縁層と、
    　前記ゲート絶縁層と前記第１絶縁層との間に形成され、前記パッチ電極を含むパッチメタル層と
    を有する、請求項６に記載のＴＦＴ基板。
  9. 　前記パッチ電極は、前記ＴＦＴのゲート電極を含む導電層または前記ＴＦＴのソース電極を含む導電層のいずれか前記誘電体基板から遠い方の導電層に含まれている、請求項１から５のいずれかに記載のＴＦＴ基板。
  10. 　請求項１から９のいずれかに記載のＴＦＴ基板と、
    　前記ＴＦＴ基板と対向するように配置されたスロット基板と、
    　前記ＴＦＴ基板と前記スロット基板との間に設けられた液晶層と、
    　前記スロット基板の前記液晶層と反対側の表面に誘電体層を介して対向するように配置された反射導電板と
    を備え、
    　前記スロット基板は、他の誘電体基板と、前記他の誘電体基板の前記液晶層側の表面に形成されたスロット電極とを有し、
    　前記スロット電極は複数のスロットを有し、前記複数のスロットのそれぞれは、前記ＴＦＴ基板の前記複数のアンテナ単位領域のそれぞれにおける前記パッチ電極に対応して配置されている、走査アンテナ。
  11. 　前記誘電体基板および前記他の誘電体基板の法線方向から見たとき、前記パッチ電極を含む導電層は、前記複数のスロットの内側に、前記パッチ電極以外の導電部を有しない、請求項１０に記載の走査アンテナ。
  12. 　前記複数のアンテナ単位領域は、前記誘電体基板および前記他の誘電体基板の法線方向から見たとき、対応するスロットの長軸方向に延びている導電部を含む前記パッチドレイン接続部を有するアンテナ単位領域を含む、請求項１０または１１に記載の走査アンテナ。
  13. 　前記複数のアンテナ単位領域は、前記誘電体基板および前記他の誘電体基板の法線方向から見たとき、対応するスロットの短軸方向に延びている導電部を含む前記パッチドレイン接続部を有するアンテナ単位領域を含む、請求項１０から１２のいずれかに記載の走査アンテナ。
  14. 　前記誘電体基板および前記他の誘電体基板の法線方向から見たとき、前記パッチ電極と前記スロット電極とが重なる２つの領域は、対応するスロットの長軸に関して線対称に配置されている、請求項１０から１３のいずれかに記載の走査アンテナ。
  15. 　前記誘電体基板および前記他の誘電体基板の法線方向から見たとき、前記パッチ電極と前記スロット電極とが重なる２つの領域のそれぞれは、対応するスロットの短軸に関して線対称の平面形状を有している、請求項１０から１４のいずれかに記載の走査アンテナ。
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