WO2012113645A1 - Halbleiterchipgehäuseanordnung und herstellungsverfahren - Google Patents

Halbleiterchipgehäuseanordnung und herstellungsverfahren Download PDF

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WO2012113645A1
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encapsulation
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semiconductor chip
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Michael Zitzlsperger
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Osram Opto Semiconductors GmbH
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    • H10W90/736—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink

Definitions

  • the present invention relates to a package shape for a semiconductor chip, particularly an LED package having a semiconductor package
  • Connection contacts of the chip are connected by means of so-called bonding wires with the associated conductors of the lead frame.
  • This arrangement is in a potting compound or
  • terminal pads of a chip are usually all located on the same main side of the chip. Instead, at least one terminal pad on the
  • Rear side which is usually formed by the underside of a semiconductor substrate, and arranged there with a leading through the chip conductive connection
  • Main opposite sides of a chip are mainly used in stacking semiconductor chips to three-dimensional
  • connection pins which have a corresponding number of connection pins outside the housing and within of the housing have electrical connection surfaces
  • a heat conductor which has a connection pin outside the housing and within the housing a thermal
  • the chip is connected to one of its main surfaces with the thermal pad, and the electrical connections of the chip are connected by means of bonding wires to the electrical pads.
  • the object of the invention is a cost
  • the semiconductor chip package assembly includes a chip provided with electrical connection pads including at least a bottom terminal pad and an upper terminal pad.
  • Terminal contact surface is on one of the lower
  • Terminal contact surface opposite top of the chip arranged.
  • the chip is mounted on a lead frame having a lower part and an upper part electrically separated therefrom. In a lower contact, the lower terminal pad of the chip is electrically connected to the lower part of the lead frame, and in an upper contact, the upper terminal pad of the chip is electrically connected to the upper part of the lead frame.
  • the contacting of the chip takes place in particular bond wire free.
  • the chip is in direct contact with the parts of the lead frame.
  • the chip can then be clamped between the two parts and be mechanically fixed in this way.
  • a connection material such as a solder or an electrically conductive adhesive to be present between the parts of the leadframe and the chip.
  • Semiconductor chip package assembly is a share of
  • Lead frame arranged in an encapsulation of a potting compound and the contact surface is free of the encapsulation.
  • Semiconductor chip package assembly is a share of
  • Lead frame arranged in an encapsulation of a potting compound and the encapsulation points over the top of the Chips an opening so that at least a portion of the top of the chip is not covered by the encapsulation.
  • the encapsulation in particular
  • radiopaque for example, radiation-reflecting or radiation-absorbing.
  • the chip can then be covered on its upper side, in the region of the opening, by another, radiation-permeable potting material which in places can border directly on the radiopaque encapsulation.
  • Potting material and encapsulation may be formed from the same base material into which filler particles are incorporated.
  • the base material is a silicone or the like
  • Base material contains silicone. Encapsulation and
  • the upper part of the lead frame leaves an uncovered from the encapsulation region of the top of the chip.
  • the upper part of the lead frame encloses a not covered by the encapsulation region of the top of the chip frame-shaped. This makes it possible in particular for an electric current to be impressed particularly uniformly in the chip. The electric current is then not only impressed into this via a single bonding pad, which is arranged, for example, in a corner of the chip, but an impression is made along the entire chip edge.
  • Semiconductor chip package assembly is the chip Optoelectronic device and the opening of the encapsulation is for entry or exit of
  • the chip is a light-emitting diode chip, a photodiode chip or a laser diode chip.
  • Semiconductor chip package arrangement corresponds to a vertical dimension of the encapsulant, measured perpendicular to the terminal pads, of the sum of the thicknesses of the chip, the bottom portion of the leadframe, and the top portion of the package
  • the thickness of the semiconductor chip package arrangement is then predetermined essentially by the thickness of the chip.
  • the thickness of the semiconductor chip package assembly can be made extremely small.
  • a substrateless diode is a substrateless diode
  • LED chip which is neither a growth substrate for
  • the LED chip still has a carrier.
  • the LED chip then consists of the epitaxially grown layers and eventual
  • Terminal contact surface and an upper
  • Terminal contact surface is provided for electrical connection, wherein the upper terminal contact surface is disposed on a lower terminal contact surface opposite the top of the chip. It also becomes a ladder frame provided, which has a lower part and a separate upper part. An electrically conductive lower contact is between the lower
  • Terminal contact surface of the chip and the lower part of the lead frame made and an electrically conductive upper contact is made between the upper terminal contact surface of the chip and the upper part of the lead frame.
  • an encapsulation is produced by providing the leadframe with a potting compound.
  • An area of the upper side of the chip or a contact area on the lower part of the leadframe can hereby be left free.
  • Contact surface may be provided in particular on the side remote from the chip and from the lower contact side of the lower part of the lead frame.
  • FIG. 1 shows a schematic representation of a
  • FIG. 2 shows a schematic illustration of a further exemplary embodiment in a cross section according to FIG. 1.
  • FIG. 3 shows a schematic representation of another
  • Figure 4 shows a schematic plan view of the
  • FIG. 1 shows a schematic cross section through an embodiment of the semiconductor chip package arrangement.
  • the chip 1 is arranged on a lower part 5 of the leadframe.
  • a lower terminal contact surface 2 of the chip 1 is connected in an electrically conductive manner to the lower part 5 of the leadframe by means of a lower contact 11.
  • the upper side 4 of the chip 1 may in particular be a main side of the chip 1, on which one or more components or functional elements or components of an integrated circuit
  • the opposite main side of the chip 1, which is provided with the lower terminal contact surface 2 may for example be the back side of the chip 1, in particular the underside of a semiconductor substrate.
  • a portion of the leadframe 5, 6 is in an encapsulation 7 arranged.
  • the encapsulation 7 forms a protective and mechanically stabilizing housing and is therefore
  • the encapsulation 7 may consist of a
  • Lead frame 5, 6 and the chip 1 are at least partially surrounded.
  • Such encapsulation 7 is of
  • Semiconductor chip packages known per se and can be prepared for example by an injection molding process.
  • connecting conductor 9 of the lead frame 5, 6 are located outside the encapsulation 7 and are kept free in the manufacture of the encapsulation 7 of the potting compound or molding compound.
  • the undersides of the encapsulation 7 and the connection conductor 9 are flat and within the same plane
  • connection conductors 9 may differ from the examples shown in the figures.
  • the connection conductors 9 may be bent or angled several times, for example, or point in different directions.
  • the encapsulation 7 may have an opening 8 in which the upper side 4 of the chip 1 is at least partially free. If the upper part 6 of the lead frame as in the
  • Embodiment of Figure 1 is recessed in the region of this opening 8, a corresponding area remains the
  • Top 4 of the chip 1 uncovered. If the chip 1 contains an optoelectronic component, the free area of the top 4 for entry or exit
  • electromagnetic radiation in particular for incident light or light emission, be provided.
  • LED light emitting diodes
  • Encapsulation 7 perpendicular to the plane occupied by the chip 1 and perpendicular to its terminal pads 2, 3 located. This dimension D is in the
  • the dimension D extends from the underside of the connecting conductor 9 to beyond the upper part 6 of the lead frame.
  • the encapsulation 7 thus partially covers the upper side of the upper part 6 of the
  • Lead frame and the opening 8 of the encapsulation 7 is deeper than the thickness of the upper part 6 of the lead frame.
  • FIG. 2 shows a further exemplary embodiment in a cross-section according to FIG. 1.
  • the vertical dimension D is lower than in the embodiment according to the figure 1. Die
  • Bottom of the encapsulation 7 connects to the side facing away from the chip 1 underside of the lower part 5 of the lead frame, so that the lower part 5 of the lead frame has a free contact surface 10 which is not covered by the encapsulation 7.
  • This contact surface 10 can be used, for example, to thermally conductively connect the lower part 5 of the leadframe to a heat sink.
  • the encapsulation 7 towers over here similar to the one
  • FIG. 3 shows a further exemplary embodiment in a cross section according to FIG. 1 or 2.
  • the vertical dimension D measured perpendicular to the terminal contact surfaces 2, 3 is even lower in the exemplary embodiment of FIG. 3 and corresponds to the sum the thicknesses of the chip 1, the lower part 5 of the lead frame and the upper part 6 of the
  • the further embodiment according to the figure 3 is thus particularly thin and meets a requirement compactest dimensions.
  • the lower part 5 of the lead frame has an outwardly-free contact surface 10 which allows connection to a heat sink.
  • the mechanical stability is determined in this embodiment mainly by the thickness of the lead frame 5, 6.
  • the thickness of the lead frame 5, 6 is therefore preferably to the
  • FIG. 4 shows a plan view of typical
  • Embodiments of the semiconductor chip package assembly Embodiments of the semiconductor chip package assembly.
  • Lead frame is recessed in the region of the opening 8 of the encapsulation 7 and surrounds a portion of the top 4 of the chip 1 frame-shaped. To illustrate the arrangement is in Figure 4, a narrow protruding edge of this
  • Example also frame-shaped upper
  • Terminal contact surface 3 located. Instead, the upper terminal contact surface 3 may be completely covered by the upper part 6 of the lead frame.
  • the recess in the upper part 6 of the lead frame and in the encapsulation 7 can in particular in a Semiconductor chip package with an optoelectronic chip 1 be provided to allow entry or exit of radiation.
  • the recess can be like
  • the luminous area of the chip 1 can be designed as desired by the geometric shape of the recess.
  • the described semiconductor chip package arrangement can be any type of semiconductor chip package arrangement.
  • Terminal contact surfaces 2, 3 of the chip 1 and the structure of the lead frame 5, 6 are connected to each other for this purpose
  • the electrical connections are formed directly by contacts 11, 12 without electrically conductive connections in the manner of interconnects or bonding wires, the spatial
  • the electrically conductive connection can be produced for example by soldering.
  • the solder material used for this purpose is electrically conductive and forms the contacts 11, 12 directly.
  • the chip packages can be separated in a cost-effective manner by punching.
  • the housing shape can

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

Der Chip (1) ist auf einander gegenüberliegenden Hauptseiten mit elektrischen Anschlusskontaktflächen (2, 3) versehen und an einem Leiterrahmen (5, 6) montiert. In einem unteren Kontakt (11) ist eine untere Anschlusskontaktfläche (2) des Chips mit einem unteren Teil (5) des Leiterrahmens elektrisch leitend verbunden, und in einem oberen Kontakt (12) ist eine obere Anschlusskontaktfläche (3) des Chips mit einem von dem unteren Teil getrennten oberen Teil (6) des Leiterrahmens elektrisch leitend verbunden. Eine Verkapselung (7) kann anschließend durch Einspritzen der Anordnung in eine Vergussmasse gebildet werden.

Description

Beschreibung
Halbleiterchipgehäuseanordnung und Herstellungsverfahren Die vorliegende Erfindung betrifft eine Gehäuseform für einen Halbleiterchip, insbesondere ein LED-Package mit einer
Vergussmasse, und ein zugehöriges Herstellungsverfahren.
Es existiert bereits eine Vielzahl von Gehäuseformen für Halbleiterchips, bei denen der Chip auf einem Leiterrahmen (leadframe) montiert wird und die elektrischen
Anschlusskontakte des Chips mittels so genannter Bonddrähte mit den zugehörigen Leitern des Leiterrahmens verbunden werden. Diese Anordnung wird in eine Vergussmasse oder
Pressmasse eingegossen oder eingespritzt. Die Enden der Leiter bleiben frei und bilden Anschlussflächen für den externen elektrischen Anschluss.
Die Anschlusskontaktflächen eines Chips sind gewöhnlich alle auf derselben Hauptseite des Chips angeordnet. Stattdessen kann mindestens eine Anschlusskontaktfläche auf der
Rückseite, die üblicherweise durch die Unterseite eines Halbleitersubstrates gebildet wird, angeordnet und dort mit einer durch den Chip führenden leitenden Verbindung
kontaktiert sein. Anschlusskontakte auf einander
gegenüberliegenden Hauptseiten eines Chips werden vor allem beim Stapeln von Halbleiterchips zur dreidimensionalen
Integration verwendet. In der Druckschrift DE 10 2006 035 876 AI ist ein Chip-Modul mit einem Gehäuse beschrieben, bei dem eine Anzahl
elektrischer Leiter, welche außerhalb des Gehäuses eine entsprechende Anzahl Anschluss-Pins aufweisen und innerhalb des Gehäuses elektrische Anschlussflächen aufweisen, und ein Wärmeleiter, welcher außerhalb des Gehäuses einen Anschluss- Pin aufweist und innerhalb des Gehäuses eine thermische
Anschlussfläche aufweist, vorhanden sind. Der Chip ist mit einer seiner Hauptflächen mit der thermischen Anschlussfläche verbunden, und die elektrischen Anschlüsse des Chips sind mittels Bonddrähten mit den elektrischen Anschlussflächen verbunden .
Aufgabe der Erfindung ist es, eine kostengünstig
herstellbare, mechanisch stabile und kompakte Gehäuseform für Halbleiterchips und ein zugehöriges Herstellungsverfahren anzugeben .
In der folgenden Beschreibung und in den Ansprüchen werden zur Unterscheidung der beschriebenen Komponenten die
Attribute „unter" und „ober" verwendet. Es soll hiermit keine Beschränkung hinsichtlich der räumlichen Ausrichtung der Halbleiterchipgehäuseanordnung oder deren Komponenten zum Ausdruck gebracht werden. In diesem Sinne befinden sich die „unteren" Komponenten beziehungsweise die „oberen"
Komponenten jeweils an, auf oder über derselben Hauptseite des Halbleiterchips. Die Bezeichnungen sind so gewählt, dass die „unteren" Komponenten und die „oberen" Komponenten in den beigefügten Figuren entsprechend jeweils unten
beziehungsweise oben wiedergegeben sind.
Die Halbleiterchipgehäuseanordnung weist einen Chip auf, der mit elektrischen Anschlusskontaktflächen versehen ist, zu denen mindestens eine untere Anschlusskontaktfläche und eine obere Anschlusskontaktfläche gehören. Die obere
Anschlusskontaktfläche ist auf einer der unteren
Anschlusskontaktfläche gegenüberliegenden Oberseite des Chips angeordnet. Der Chip ist an einem Leiterrahmen montiert, der einen unteren Teil und einen davon elektrisch getrennten oberen Teil aufweist. In einem unteren Kontakt ist die untere Anschlusskontaktfläche des Chips mit dem unteren Teil des Leiterrahmens elektrisch leitend verbunden, und in einem oberen Kontakt ist die obere Anschlusskontaktfläche des Chips mit dem oberen Teil des Leiterrahmens elektrisch leitend verbunden .
Die Kontaktierung des Chips erfolgt dabei insbesondere bondrahtfrei . Dazu ist es insbesondere möglich, dass der Chip in direktem Kontakt mit den Teilen des Leiterrahmens steht. Der Chip kann dann zwischen den beiden Teilen eingeklemmt sein und auf diese Weise mechanisch fixiert sein. Ferner ist es möglich, dass sich zwischen den Teilen des Leiterrahmens und des Chips jeweils ein Verbindungsmaterial wie ein Lot oder ein elektrisch leitender Klebstoff befindet.
Bei einem Ausführungsbeispiel der
Halbleiterchipgehäuseanordnung weist der untere Teil des Leiterrahmens auf einer dem unteren Kontakt
gegenüberliegenden Seite eine Kontaktfläche auf.
Bei einem weiteren Ausführungsbeispiel der
Halbleiterchipgehäuseanordnung ist ein Anteil des
Leiterrahmens in einer Verkapselung aus einer Vergussmasse angeordnet und die Kontaktfläche ist von der Verkapselung frei .
Bei einem weiteren Ausführungsbeispiel der
Halbleiterchipgehäuseanordnung ist ein Anteil des
Leiterrahmens in einer Verkapselung aus einer Vergussmasse angeordnet und die Verkapselung weist über der Oberseite des Chips eine Öffnung auf, so dass zumindest ein Bereich der Oberseite des Chips nicht von der Verkapselung bedeckt ist. Dabei kann die Verkapselung insbesondere
strahlungsundurchlässig, zum Beispiel strahlungsreflektierend oder strahlungsabsorbierend ausgebildet sein. Der Chip kann dann an seiner Oberseite, im Bereich der Öffnung, von einem weiteren, strahlungsdurchlässigen Vergussmaterial bedeckt sein, das stellenweise direkt an die strahlungsundurchlässige Verkapselung grenzen kann. Vergussmaterial und Verkapslung können aus dem gleichen Grundmaterial gebildet sein, in das Füllstoffpartikel eingebracht sind. Zum Beispiel handelt es sich bei dem Grundmaterial um ein Silikon oder das
Grundmaterial enthält Silikon. Verkapselung und
Vergussmaterial haften dann besonders gut aneinander.
Bei einem weiteren Ausführungsbeispiel der
Halbleiterchipgehäuseanordnung lässt der obere Teil des Leiterrahmens einen von der Verkapselung nicht bedeckten Bereich der Oberseite des Chips frei.
Bei einem weiteren Ausführungsbeispiel der
Halbleiterchipgehäuseanordnung umschließt der obere Teil des Leiterrahmens einen von der Verkapselung nicht bedeckten Bereich der Oberseite des Chips rahmenförmig . Dadurch ist es insbesondere möglich, dass ein elektrischer Strom besonders gleichmäßig in den Chip eingeprägt wird. Der elektrische Strom wird dann nicht nur über ein einzelnes Bondpad, das zum Beispiel in einer Ecke des Chips angeordnet ist, in diesen eingeprägt, sondern ein Einprägen erfolgt entlang des gesamten Chiprands.
Bei einem weiteren Ausführungsbeispiel der
Halbleiterchipgehäuseanordnung ist der Chip ein optoelektronisches Bauelement und die Öffnung der Verkapselung ist für Eintritt oder Austritt von
elektromagnetischer Strahlung vorgesehen. Zum Bespiel handelt es sich dann bei dem Chip um einen Leuchtdiodenchip, einen Photodiodenchip oder einen Laserdiodenchip.
Bei einem weiteren Ausführungsbeispiel der
Halbleiterchipgehäuseanordnung entspricht eine senkrecht zu den Anschlusskontaktflächen gemessene vertikale Abmessung der Verkapselung der Summe der Dicken des Chips, des unteren Teils des Leiterrahmens und des oberen Teils des
Leiterrahmens. Die Verkapselung schließt dann insbesondere bündig mit den Teilen des Leiterrahmens ab. Die Dicke der Halbleiterchipgehäuseanordnung ist dann im Wesentlichen durch die Dicke des Chips vorgegeben. Insbesondere, wenn es sich bei dem Chip um eine so genannte substratlose Diode handelt, kann die Dicke der Halbleiterchipgehäuseanordnung extrem klein gewählt werden. Eine substratlose Diode ist ein
Leuchtdiodenchip, der weder ein Aufwachssubstrat für
epitaktisch gewachsene Schichten des Leuchtdiodenchips noch einen Träger aufweist. Der Leuchtdiodenchip besteht dann aus den epitaktisch gewachsenen Schichten und eventuellen
Anschluss- und Passivierungsschichten . Er ist frei von
Aufwachssubstrat und Träger.
Bei dem Verfahren zur Herstellung einer hier beschriebenen Halbleiterchipgehäuseanordnung wird zunächst ein Chip
bereitgestellt, der mit mindestens einer unteren
Anschlusskontaktfläche und einer oberen
Anschlusskontaktfläche für elektrischen Anschluss versehen ist, wobei die obere Anschlusskontaktfläche auf einer der unteren Anschlusskontaktfläche gegenüberliegenden Oberseite des Chips angeordnet ist. Außerdem wird ein Leiterrahmen bereitgestellt, der einen unteren Teil und einen davon getrennten oberen Teil aufweist. Ein elektrisch leitender unterer Kontakt wird zwischen der unteren
Anschlusskontaktfläche des Chips und dem unteren Teil des Leiterrahmens hergestellt und ein elektrisch leitender oberer Kontakt wird zwischen der oberen Anschlusskontaktfläche des Chips und dem oberen Teil des Leiterrahmens hergestellt.
Bei einem Ausführungsbeispiel des Herstellungsverfahrens wird eine Verkapselung hergestellt, indem der Leiterrahmen mit einer Vergussmasse versehen wird. Ein Bereich der Oberseite des Chips oder eine Kontaktfläche auf dem unteren Teil des Leiterrahmens kann hierbei frei gelassen werden. Die
Kontaktfläche kann insbesondere auf der von dem Chip und von dem unteren Kontakt abgewandten Seite des unteren Teils des Leiterrahmens vorgesehen werden.
Bei einem weiteren Ausführungsbeispiel des
Herstellungsverfahrens werden sowohl ein Bereich der
Oberseite des Chips als auch eine Kontaktfläche auf dem unteren Teil des Leiterrahmens frei gelassen. Auch bei diesem weiteren Ausführungsbeispiel kann die Kontaktfläche
insbesondere auf der von dem Chip und von dem unteren Kontakt abgewandten Seite des unteren Teils des Leiterrahmens
vorgesehen werden.
Es folgt eine genauere Beschreibung von Beispielen der
Halbleiterchipgehäuseanordnung und des Herstellungsverfahrens anhand der beigefügten Figuren.
Figur 1 zeigt eine schematische Darstellung eines
Ausführungsbeispiels der
Halbleiterchipgehäuseanordnung im Querschnitt. Figur 2 zeigt eine schematische Darstellung eines weiteren Ausführungsbeispiels in einem Querschnitt gemäß Figur 1.
Figur 3 zeigt eine schematische Darstellung eines weiteren
Ausführungsbeispiels in einem Querschnitt gemäß Figur 2.
Figur 4 zeigt eine schematische Draufsicht auf die
Ausführungsbeispiele .
Die Figur 1 zeigt einen schematischen Querschnitt durch ein Ausführungsbeispiel der Halbleiterchipgehäuseanordnung. Der Chip 1 ist auf einem unteren Teil 5 des Leiterrahmens angeordnet. Eine untere Anschlusskontaktfläche 2 des Chips 1 ist mittels eines unteren Kontaktes 11 elektrisch leitend mit dem unteren Teil 5 des Leiterrahmens verbunden. An der gegenüberliegenden Oberseite 4 des Chips 1 befindet sich eine obere Anschlusskontaktfläche 3, die mit einem oberen Teil 6 des Leiterrahmens mittels eines oberen Kontaktes 12
elektrisch leitend verbunden ist.
Die Oberseite 4 des Chips 1 kann insbesondere eine Hauptseite des Chips 1 sein, an der ein oder mehrere Bauelemente oder Funktionselemente oder Komponenten einer integrierten
Schaltung ausgebildet sind. Die gegenüberliegende Hauptseite des Chips 1, die mit der unteren Anschlusskontaktfläche 2 versehen ist, kann zum Beispiel die Rückseite des Chips 1, insbesondere die Unterseite eines Halbleitersubstrates sein.
In dem in der Figur 1 dargestellten Ausführungsbeispiel ist ein Anteil des Leiterrahmens 5, 6 in einer Verkapselung 7 angeordnet. Die Verkapselung 7 bildet ein schützendes und mechanisch stabilisierendes Gehäuse und ist daher
vorzugsweise vorhanden; eine Verkapselung kann aber auch weggelassen sein. Die Verkapselung 7 kann aus einer
Vergussmasse oder Pressmasse bestehen, mit der der
Leiterrahmen 5, 6 und der Chip 1 zumindest teilweise umgeben sind. Eine derartige Verkapselung 7 ist von
Halbleiterchipgehäusen an sich bekannt und kann zum Beispiel mit einem Spritzgussverfahren hergestellt werden.
Die für externen elektrischen Anschluss des Chips 1
vorgesehenen Anschlussleiter 9 des Leiterrahmens 5, 6 befinden sich außerhalb der Verkapselung 7 und werden bei der Herstellung der Verkapselung 7 von der Vergussmasse oder Pressmasse frei gehalten. In dem Ausführungsbeispiel gemäß der Figur 1 sind die Unterseiten der Verkapselung 7 und der Anschlussleiter 9 eben und innerhalb derselben Ebene
angeordnet, was eine spätere Montage des gehäusten Chips 1 erleichtert. Die Form und die Ausrichtung der Anschlussleiter 9 können aber von den in den Figuren dargestellten Beispielen abweichen. Die Anschlussleiter 9 können beispielsweise mehrfach gebogen oder abgewinkelt sein oder in verschiedene Richtungen weisen. Die Verkapselung 7 kann eine Öffnung 8 aufweisen, in der die Oberseite 4 des Chips 1 zumindest bereichsweise frei ist. Wenn der obere Teil 6 des Leiterrahmens wie in dem
Ausführungsbeispiel der Figur 1 im Bereich dieser Öffnung 8 ausgespart ist, bleibt ein entsprechender Bereich der
Oberseite 4 des Chips 1 unbedeckt. Falls der Chip 1 ein optoelektronisches Bauelement enthält, kann der freie Bereich der Oberseite 4 für den Eintritt oder Austritt
elektromagnetischer Strahlung, insbesondere für Lichteinfall oder Lichtemission, vorgesehen sein. Die beschriebene
Halbleiterchipgehäuseanordnung ist daher besonders für optoelektronische Bauelemente wie zum Beispiel
lichtemittierende Dioden (LED) geeignet.
In der Figur 1 ist eine vertikale Abmessung D der
Verkapselung 7 senkrecht zu der von dem Chip 1 eingenommenen Ebene und senkrecht zu dessen Anschlusskontaktflächen 2, 3 eingezeichnet. Diese Abmessung D ist in dem
Ausführungsbeispiel der Figur 1 größer als die Summe der
Dicken des Chips 1, des unteren Teils 5 des Leiterrahmens und des oberen Teils 6 des Leiterrahmens. Die Abmessung D reicht von der Unterseite der Anschlussleiter 9 bis über den oberen Teil 6 des Leiterrahmens hinaus. Die Verkapselung 7 bedeckt somit teilweise auch die Oberseite des oberen Teils 6 des
Leiterrahmens und die Öffnung 8 der Verkapselung 7 ist tiefer als die Dicke des oberen Teils 6 des Leiterrahmens.
Die Figur 2 zeigt ein weiteres Ausführungsbeispiel in einem Querschnitt gemäß der Figur 1. Bei dem weiteren
Ausführungsbeispiel ist die vertikale Abmessung D geringer als bei dem Ausführungsbeispiel gemäß der Figur 1. Die
Unterseite der Verkapselung 7 schließt an die von dem Chip 1 abgewandte Unterseite des unteren Teils 5 des Leiterrahmens an, so dass der untere Teil 5 des Leiterrahmens eine freie Kontaktfläche 10 aufweist, die nicht von der Verkapselung 7 bedeckt ist. Diese Kontaktfläche 10 kann zum Beispiel dazu verwendet werden, den unteren Teil 5 des Leiterrahmens thermisch leitend mit einer Wärmesenke zu verbinden. Die Verkapselung 7 überragt hier ähnlich wie bei dem
Ausführungsbeispiel gemäß der Figur 1 den oberen Teil 6 des Leiterrahmens . Die Figur 3 zeigt ein weiteres Ausführungsbeispiel in einem Querschnitt gemäß der Figur 1 oder 2. Im Vergleich zu dem Ausführungsbeispiel der Figur 2 ist die senkrecht zu den Anschlusskontaktflächen 2, 3 gemessene vertikale Abmessung D bei dem Ausführungsbeispiel der Figur 3 noch geringer und entspricht der Summe der Dicken des Chips 1, des unteren Teils 5 des Leiterrahmens und des oberen Teils 6 des
Leiterrahmens. Das weitere Ausführungsbeispiel gemäß der Figur 3 ist somit besonders dünn und erfüllt eine Anforderung kompaktester Abmessungen. Außerdem besitzt der untere Teil 5 des Leiterrahmens eine nach außen freie Kontaktfläche 10, die die Verbindung mit einer Wärmesenke erlaubt. Die mechanische Stabilität wird bei diesem Ausführungsbeispiel hauptsächlich durch die Dicke des Leiterrahmens 5, 6 bestimmt. Die Dicke des Leiterrahmens 5, 6 ist daher vorzugsweise an die
vorgesehene mechanische Beanspruchung des Chipgehäuses angepasst .
Die Figur 4 zeigt eine Draufsicht auf typische
Ausführungsbeispiele der Halbleiterchipgehäuseanordnung.
Darin ist erkennbar, dass die Anschlussleiter 9 von der
Verkapselung 7 frei gehalten sind. Der obere Teil 6 des
Leiterrahmens ist im Bereich der Öffnung 8 der Verkapselung 7 ausgespart und umgibt einen Bereich der Oberseite 4 des Chips 1 rahmenförmig . Zur Verdeutlichung der Anordnung ist in der Figur 4 ein schmaler überstehender Rand der in diesem
Beispiel ebenfalls rahmenförmig ausgebildeten oberen
Anschlusskontaktfläche 3 eingezeichnet. Stattdessen kann die obere Anschlusskontaktfläche 3 vollständig von dem oberen Teil 6 des Leiterrahmens bedeckt sein.
Die Aussparung in dem oberen Teil 6 des Leiterrahmens und in der Verkapselung 7 kann insbesondere in einer Halbleiterchipgehäuseanordnung mit einem optoelektronischen Chip 1 dafür vorgesehen sein, einen Eintritt oder Austritt von Strahlung zu ermöglichen. Die Aussparung kann wie
dargestellt rechteckig sein oder stattdessen eine beliebige andere geometrische Form aufweisen. Beispielsweise bei einer LED kann die Leuchtfläche des Chips 1 durch die geometrische Form der Aussparung wie gewünscht gestaltet sein.
Die beschriebene Halbleiterchipgehäuseanordnung kann
hergestellt werden, indem die Anschlusskontaktflächen 2, 3 des Chips 1 auf dem unteren Teil 5 beziehungsweise auf dem davon getrennten oberen Teil 6 des Leiterrahmens angeordnet werden und jeweils eine dauerhafte elektrisch leitende
Verbindung hergestellt wird. Die Anschlusskontaktflächen 2, 3 des Chips 1 werden hierbei direkt, das heißt, ohne
wesentlichen räumlichen Abstand, auf zugehörigen
Anschlussbereichen des betreffenden Teils 5, 6 des
Leiterrahmens angeordnet. Die Anordnung der
Anschlusskontaktflächen 2, 3 des Chips 1 und die Struktur des Leiterrahmens 5, 6 werden zu diesem Zweck aneinander
angepasst .
Die elektrischen Verbindungen werden direkt durch Kontakte 11, 12 gebildet, ohne dass elektrisch leitende Verbindungen nach Art von Leiterbahnen oder Bonddrähten, die räumliche
Abstände überbrücken, zwischen den Anschlusskontaktflächen 2, 3 und dem Leiterrahmen 5, 6 angebracht werden. Die elektrisch leitende Verbindung kann zum Beispiel durch Löten hergestellt werden. Das hierfür verwendete Lotmaterial ist elektrisch leitend und bildet unmittelbar die Kontakte 11, 12.
Erst nach dem elektrischen Verbinden des Chips 1 mit den Teilen 5, 6 des Leiterrahmens wird die Anordnung nach Bedarf in eine Vergussmasse oder Pressmasse eingegossen oder
eingespritzt, so dass eine Verkapselung 7 gebildet wird. Die Chipgehäuse können auf kostengünstige Weise durch Stanzen vereinzelt werden.
Mit der beschriebenen Halbleiterchipgehäuseanordnung wird eine im Vergleich zur Verwendung von Bonddrähten bessere mechanische Stabilität erreicht und eine höhere Stromstärke auf den Zuleitungen ermöglicht. Die Gehäuseform kann
individuell an die Funktion des Chips angepasst werden und erlaubt insbesondere eine wesentlich flachere Bauform als bei herkömmlichen Chipgehäusen mit Bonddrähten. Das zugehörige Herstellungsverfahren lässt sich mit vergleichsweise geringem Aufwand und daher kostengünstig durchführen.
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 102011011861.6, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird.

Claims

Patentansprüche
1. Halbleiterchipgehäuseanordnung mit
einem Chip (1), der mit elektrischen
Anschlusskontaktflächen (2, 3) versehen ist,
einem Leiterrahmen (5, 6), an dem der Chip (1) montiert ist, und
elektrisch leitenden Verbindungen (11, 12) zwischen den Anschlusskontaktflächen (2, 3) und dem Leiterrahmen (5, 6), dadurch gekennzeichnet, dass
die Anschlusskontaktflächen (2, 3) mindestens eine untere Anschlusskontaktfläche (2) und eine obere
Anschlusskontaktfläche (3) umfassen, wobei die obere
Anschlusskontaktfläche (3) auf einer der unteren
Anschlusskontaktfläche (2) gegenüberliegenden Oberseite (4) des Chips (1) angeordnet ist,
der Leiterrahmen (5, 6) einen unteren Teil (5) und einen davon elektrisch getrennten oberen Teil (6) aufweist,
ein unterer Kontakt (11) vorhanden ist, in dem die untere Anschlusskontaktfläche (2) des Chips (1) mit dem unteren Teil
(5) des Leiterrahmens elektrisch leitend verbunden ist, und ein oberer Kontakt (12) vorhanden ist, in dem die obere
Anschlusskontaktfläche (3) des Chips (1) mit dem oberen Teil
(6) des Leiterrahmens elektrisch leitend verbunden ist.
2. Halbleiterchipgehäuseanordnung nach Anspruch 1,
bei der ein Anteil des Leiterrahmens (5, 6) in einer
Verkapselung (7) aus einer Vergussmasse angeordnet ist, und die Verkapselung (7) über der Oberseite (4) des Chips (1) eine Öffnung (8) aufweist, so dass zumindest ein Bereich der Oberseite (4) des Chips (1) nicht von der Verkapselung (7) bedeckt ist, wobei der obere Teil (6) des Leiterrahmens einen von der Verkapselung (7) nicht bedeckten Bereich der Oberseite (4) des Chips (1) rahmenförmig umschließt.
3. Halbleiterchipgehäuseanordnung nach Anspruch 1 oder 2, bei der der untere Teil (5) des Leiterrahmens auf einer dem unteren Kontakt (11) gegenüberliegenden Seite eine
Kontaktfläche (10) aufweist.
4. Halbleiterchipgehäuseanordnung nach einem der vorherigen Ansprüche,
bei der ein Anteil des Leiterrahmens (5, 6) in einer
Verkapselung (7) aus einer Vergussmasse angeordnet ist und die Kontaktfläche (10) von der Verkapselung (7) frei ist.
5. Halbleiterchipgehäuseanordnung nach einem der vorherigen Ansprüche,
bei der ein Anteil des Leiterrahmens (5, 6) in einer
Verkapselung (7) aus einer Vergussmasse angeordnet ist und die Verkapselung (7) über der Oberseite (4) des Chips (1) eine Öffnung (8) aufweist, so dass zumindest ein Bereich der Oberseite (4) des Chips (1) nicht von der Verkapselung (7) bedeckt ist.
6. Halbleiterchipgehäuseanordnung nach einem der vorherigen Ansprüche,
bei der der obere Teil (6) des Leiterrahmens einen von der Verkapselung (7) nicht bedeckten Bereich der Oberseite (4) des Chips (1) frei lässt.
7. Halbleiterchipgehäuseanordnung nach einem der vorherigen Ansprüche, bei der der obere Teil (6) des Leiterrahmens einen von der Verkapselung (7) nicht bedeckten Bereich der Oberseite (4) des Chips (1) rahmenförmig umschließt.
8. Halbleiterchipgehäuseanordnung nach einem der vorherigen Ansprüche,
bei der der Chip (1) ein optoelektronisches Bauelement ist und die Öffnung (8) der Verkapselung (7) für Eintritt oder Austritt von elektromagnetischer Strahlung vorgesehen ist.
9. Halbleiterchipgehäuseanordnung nach einem der vorherigen Ansprüche,
bei der die Verkapselung (7) eine senkrecht zu den
Anschlusskontaktflächen (2, 3) gemessene vertikale Abmessung (D) aufweist, die der Summe der Dicken des Chips (1), des unteren Teils (5) und des oberen Teils (6) des Leiterrahmens entspricht .
10. Verfahren zur Herstellung einer
Halbleiterchipgehäuseanordnung, bei dem
ein Chip (1) bereitgestellt wird, der mit mindestens einer unteren Anschlusskontaktfläche (2) und einer oberen Anschlusskontaktfläche (3) für elektrischen Anschluss versehen ist, wobei die obere Anschlusskontaktfläche (3) auf einer der unteren Anschlusskontaktfläche (2)
gegenüberliegenden Oberseite (4) des Chips (1) angeordnet ist,
ein Leiterrahmen (5, 6) bereitgestellt wird, der einen unteren Teil (5) und einen davon getrennten oberen Teil (6) aufweist,
ein elektrisch leitender unterer Kontakt (11) zwischen der unteren Anschlusskontaktfläche (2) des Chips (1) und dem unteren Teil (5) des Leiterrahmens hergestellt wird und ein elektrisch leitender oberer Kontakt (12) zwischen der oberen Anschlusskontaktfläche (3) des Chips (1) und dem oberen Teil (6) des Leiterrahmens hergestellt wird.
11. Verfahren nach dem vorherigen Anspruch,
bei dem eine Verkapselung (7) hergestellt wird, indem der Leiterrahmen (5, 6) mit einer Vergussmasse versehen wird, und ein Bereich der Oberseite (4) des Chips oder eine
Kontaktfläche (10) auf dem unteren Teil (5) des Leiterrahmens oder sowohl ein Bereich der Oberseite (4) des Chips als auch eine Kontaktfläche (10) auf dem unteren Teil (5) des
Leiterrahmens frei gelassen wird oder werden.
12. Verfahren nach einem der vorherigen Ansprüche,
bei dem eine Halbleiterchipgehäuseanordnung nach einem der Ansprüche 1 bis 9 hergestellt wird.
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