WO2012101030A1 - Halbleiterbauelement mit einer vielzahl von fet-zellen - Google Patents

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Oliver Heid
Roland Irsigler
Rudolf Elpelt
Karlheinz FELDRAPP
Peter Friedrichs
Christian Hecht
Karlheinz HÖLZLEIN
Reinhold SCHÖRNER
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Siemens Aktiengesellschaft
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    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Definitions

  • the invention relates to a semiconductor device having a plurality of FET cells.
  • Semiconductor devices having a plurality of FET cells nen ⁇ for controlling current between a source contact and a drain contact via a corresponding drive voltage to a gate contact.
  • the individual cells of the semiconducting FET ⁇ terbauelements are formed in semiconductive material on a substrate surface. In plan view of the substrate surface ⁇ thus results in a surface area with a substrate and disposed thereon semiconductor structure.
  • a common gate contact is usually used, which forms a network of electrically conductive contact webs, which run in the surface region of the substrate. This network of contact webs is contacted in a predetermined area of the surface area via an external gate terminal, via which the gate voltage is supplied to the component.
  • FET cells which are arranged in the area away from the gate terminal, switch with zeitli ⁇ cher delay to cells in the vicinity of the gate terminal.
  • semiconductor devices often can not be used for high frequency switching applications.
  • the delayed switching leads to power loss.
  • the object of the invention is therefore to provide a Halbleiterbauele ⁇ ment with a variety of FET cells, which allows switching with a short time constant.
  • the semiconductor component according to the invention comprises a multiplicity of FET cells which are arranged within a surface region which forms a substrate surface. That is, the semiconductor structure is in a predetermined area on a plane in plan view of the semiconductor device
  • the edge of the substrate thus forms the edge of the surface area.
  • the substrate surface describes the spatial extent of the substrate seen in plan view of the semiconductor device.
  • the individual FET cells of the device are interconnected by a source contact, a gate contact and a drain contact with each other, where ⁇ wherein the gate contact comprises a network of electrically conductive contact bridges.
  • the contact webs form the gates of the individual cells.
  • the network of contact webs also extends into a portion of theinstitunbe ⁇ rich without FET cells.
  • the contact pads are contacted by an external gate terminal, through which the gate voltage for all FET cells is supplied from outside.
  • the semiconductor device according to the invention is characterized as ⁇ by that, the network of contact bridges is further contacted via one or more electrically (directly or indirectly via further conductor tracks) connected with the external gate terminal gate fingers.
  • These gate fingers represent along the substrate surface extending electrically well leitfä ⁇ hige conductor webs, in particular of metal, such as aluminum ⁇ minium or copper.
  • These gate fingers are preferably lateral extensions of the external gate terminal and are formed in particular in the same manufacturing process as the gate terminal.
  • the good electrical conductivity of the gate fingers is ensured by virtue of the fact that the width of the gate fingers exceeds the width of the contact webs of the gate contact network.
  • the width of the gate fingers in the range 10 ⁇ to 100 ⁇ .
  • the thickness of the gate fingers is preferably above the Thickness of the contact webs of the gate contact network. In particular, the thickness is in the range of 1 ⁇ to 5 ⁇ .
  • a respective conductor bar of a gate finger in a (further) portion of the surface area oh ⁇ ne FET cells is disposed and an end of the respective conductor fin is located inside the surface region without contacting the external gate terminal.
  • the term "inside the surface area” means that the corresponding end of the gate finger is not located on the edge of the legislativenbe ⁇ rich and no traces on the edge of the surface ⁇ area (such as the Gate Runner described below) This ensures that the Ga ⁇ te-fingers do not divide the surface area into several separate sections, which in particular can lead to an electrical interruption of the source contact.
  • the gate fingers according to the invention ensure that FET cells are removed switch much faster from the external gate terminal, so that a total of as will be explained in more detail in the detailed description of a shorter switching time of the construction element is achieved. This was by the inventors basie ⁇ rend be detected on simulations.
  • the semiconductor component according to the invention is a power transistor which in particular supplies a maximum drain current of more than 10 A and whose breakdown voltage is preferably above 500 V.
  • the source contact of the semiconductor device is formed by an electrically insulated from the external gate terminal source contact surface on the side of the substrate surface on which the exter ⁇ ne gate terminal is provided.
  • the drain contact is formed by an electrically conductive drain contact surface on the opposite side of the Substratflä ⁇ surface, whereby a compact vertical structure of the semiconductor device with respect to the arrangement of source and drain is achieved.
  • the FET cells used in the semiconductor component according to the invention can be configured as desired, in particular the FET cells can be SiC cells with silicon carbide as the semiconductor material. In a preferred variant, the FET cells have a vertical structure. In particular, the cells are designed as JFET cells (German: junction FET cells) and preferably as vertical JFET cells. However Gegebe ⁇ appropriate, also the MOSFET cells and in particular vertical MOSFET cells can be used as the FET cells.
  • the external gate connection is arranged in a central section of the surface region and in particular in the middle of the surface region, whereby a symmetrical supply of the gate voltage to the cells is achieved.
  • the gate fingers are preferably uniformly over the FLAE ⁇ chen Scheme distributed. Preferably, at least a portion of the gate fingers and in particular all gate fingers are straight Lei ⁇ terstege. In one embodiment, one or more of the gate fingers extend out of the external gate terminal, terminating at the opposite end in the interior of the area.
  • the shape of the external gate terminal can be configured differently.
  • the external gate terminal in plan view of the Halbleiterbauele ⁇ ment the shape of a rectangle and in particular a square, wherein from one or more edges of the rectangle or square, in particular from the middle of each Kan ⁇ te, respectively a gate finger extends.
  • the surface area in the form of a rectangle or square Preferably, also the surface area in the form of a rectangle or square. In particular, in this case, a respective edge of the rectangle or square of the surface region to an edge of the rectangle or square of the external gate An ⁇ circuit is parallel.
  • a respective gate finger has a length that is 50% or more of the distance between an edge of the rectangle or square of the area and the parallel thereto Edge of the rectangle or square of the gate terminal is.
  • a gate runner known per se from the prior art is arranged around the area area in the form of a circumferential conductor bar, the gate runner being connected via a further conductor bar which is made up of the external gate terminal extends into a portion of the area without FET cells to the edge ofinstitunbe ⁇ rich, is electrically connected to the external gate terminal.
  • one or more of the gate fingers may extend from the gate runner into the area region. This removes the gate runner arranged end of the respective gate fingers lies in the perception ⁇ ren the surface area and does not contact the external gate terminal.
  • the semiconductor component comprises both gate fingers which extend from the ex-remote gate terminal, and gate fingers, which extend from the gate runner.
  • At least one and in particular two gate fingers extend from one or more and in particular from two opposite edges of the rectangle or square of the surface region, wherein a gate finger preferably extends between two gate fingers extending from one edge. Finger is arranged extending from the external gate terminal.
  • Hierdurc ensures a particularly uniform distribution of the gate fingers over the surface area.
  • the gate terminal or source contact may be contacted in a conventional manner via wire bonding.
  • a contact In a ⁇ play such a contact is disclosed in document WO 03/030247 A2.
  • the external gate connection can be reduced in size with a planar contact, so that more space is available for the arrangement of the gate fingers.
  • a planar contact there is also greater freedom with regard to the position and the number of gate fingers formed in the semiconductor component.
  • one or more of the gate fingers can be contacted directly with the applied layer of conductive material. This is done by arranging one or more contact windows above one or more gate fingers such that the gate finger (s) contact the layer of conductive material.
  • the conductor webs of the gate fingers are thus at least partially connected directly to the layer of conductive material, whereby a connection of the layer of conductive material can be made both with one or more gate fingers and with the external gate terminal.
  • Figure 1 is a schematic representation of a JFET half-cell in cross-section, which is used in one embodiment of the invention as a FET cell in the semiconductor device.
  • Fig. 2 is a schematic plan view of a known
  • a semiconductor device having a plurality of JFET cells and an external gate terminal in the form of a gate pad;
  • Figure 3 is a plan view of another known semiconducting ⁇ terbauelement having a gate runner in contrast to Bauele ⁇ ment of Fig. 2.
  • FIG. 4 is a schematic plan view of a semiconductor component according to a first embodiment of the invention.
  • Fig. 5 is a schematic plan view of a Halbleiterbau ⁇ element according to a second embodiment of the invention.
  • JFET junction field effect transistor
  • FIG. 1 shows the cross section of a vertical n-channel JFET half cell which can be used in the component according to the invention, the structure of which is known per se from the prior art.
  • a multiplicity of JFET cells connected in parallel are formed in the component, a JFET cell being formed by mirroring the one shown in FIG. ten half cell at the left vertical edge is obtained.
  • the layer structure shown which is produced by conventional methods for semiconductor processing, comprises a source contact 2 (for example made of aluminum) on top of the cell, to which a titanium layer 3 adjoins. Below the titanium layer is an insulating oxide, via which an underlying gate contact metallization 5 with contact reinforcement is isolated from the source 2.
  • the contact metallization 5 below the contact metallization 5 is a semiconductor region 7, which in the embodiment shown is formed by Sic (silicon carbide) and is doped differently in different regions. The boundary between this semiconductor region and the overlying layers is indicated by a dashed line. Further, the differently doped regions of the semiconductor region on dotted lines vonein ⁇ other are separated.
  • the gate implantation 701 is in the form of a p-doped semiconductor layer, to which an n-doped region of the SiC semiconductor adjoins. Between the gate implantation 701 and the subsequent n-doped layer, a pn junction is thus formed, below which the n-channel 705 of the transistor cell is located.
  • the contact metallization and the Ga ⁇ te implantation 701 together form the gate contact 6 in the form of a contact land.
  • n + region 702 is further provided in known ⁇ ter se, which contacts on the titanium layer 3, the Source. 2
  • the zone 702 is followed by an n-zone 703 with a lower doping and a zone 704 with p-doping (so-called p-well).
  • the drift region 706 ver ⁇ binds the n-channel 705 with the substrate 707.
  • the metallic drain is 8.
  • the switching of the JFET cell of FIG. 1 via the application of a voltage to the gate Contact 6 causes. If no voltage is applied, the device is in the conductive stand to ⁇ so that via the n-channel in the SiC semiconductor, a current flow from the source 2 can be carried out to the drain.
  • FIG. 2 shows in plan view the substrate region of a known transistor including a plurality of the JFET cells shown in FIG.
  • the substrate portion is formed by a square surface area 9, in which the SiC substrate surface is located on which the cells according to Fig. 1 are formed from ⁇ .
  • the substrate is an SiC layer arranged above the drain 8, which is designated by the number 707 in FIG.
  • the cells are provided only in the cell ⁇ area 10, which surrounds an external gate terminal 11 in the form of a gate pad. In this range of cells 10 is a structure according to the layer structure of Fig. 1.
  • Ins ⁇ particular is formed on the top of the cell area a through ⁇ continuous source metallization 2 and the gate contact forms a network of contact webs 6.
  • the source metallization 2 together with the Ti layer 3 and the insulating oxide 4 in the region of the (later having formed ⁇ th) gate electrode 11 so as to continue the power of the contact pieces 6 in this area.
  • a metallization is applied, which ge ⁇ geninate the source 2 is suitably insulated and forms the external gate terminal in the form of gate pads.
  • 11 On the ⁇ sen terminal is the gate voltage supplied via conductive tracks or wires to the semiconductor device from the outside, thereby causing the switching of the device.
  • the chronological course of the switching process is essentially determined by the distributed resistance-capacitance network of the gate contact webs 6, via which the switching pulse for triggering tion of the individual cells starting from the gate pad 11 ge ⁇ passes.
  • the capacity of this network perhabilitnein ⁇ integral is given by the space charge region of the gate Implanta ⁇ tion 701 and the capacitance of the source contact 2, which is isolated by the isolation oxide 4 out over the gate network of contact webs. 6
  • the resistance is mainly determined by the material and cross-section of the metal reinforcement in the contact metallization 5, since the parallel peeled ⁇ th resistances of the gate implantation talls 5 fail 701 and the Kunststoffme- significantly higher metallization.
  • the maximum possible switching speed of the JFET transistor of FIG. 2 is thus determined on the one hand by the material and geometry data of the contact webs for the gate network.
  • the gate topology i. the position of the external gate terminal 11 relative to the JFET cells in the cell region 10 of importance. This is because cells farther from the external gate terminal 11 are reached with a corresponding time delay from the set gate potential corresponding to the desired switching state.
  • FIG. 3 shows a plan view of a semiconductor component which corresponds to the component of FIG. 2, but additionally comprises a gate runner.
  • the gate runner is designated by reference numeral 12 and is located at the edge of the area 9.
  • a conductor bar 13 is provided which extends from an edge of the gate runner 12 to an edge of the gate pad 11.
  • Below the gate runner and below the Lei ⁇ terstegs 13 are no JFET cells. Furthermore, the gate runner 12 and the conductor bar 13 are isolated from the source contact 2. Referring to FIG. 3, a large-scale ⁇ topologically contiguous range of cells retained as a source contact, which is necessary for making contact with bond wires for sufficient current-carrying capacity. The switching of the Tran ⁇ sistors is improved by the gate runner 12 significantly compared with the transistor of FIG. 2.
  • the gate fingers are called within the framework of the invention. Integrated into the semiconductor device, as in the nachfol ⁇ quietly described from guide of the Fig. 4 and Fig. 5 are shown.
  • the embodiment of the semiconductor component according to FIG. 4 corresponds to the component of FIG. 3, wherein
  • the three illustrated gate fingers 14 are provided, which are formed of conductor webs. In each case, a conductor bar 14 extends from the left and right as well as the upper edge of the gate pad 11.
  • the gate fingers are made of conductive material and in particular of the same material as the gate pad (eg aluminum).
  • the gate fingers 14 differ from the conductor track 13 in that their lying away from the gate pad 11 ends lie in the interior of the surface area 9 and not the gate runner and thus the edge of the surface area kon ⁇ clock. In this way it is ensured that a one ⁇ ziger, continuous source contact 2 is maintained. With the aid of the three gate fingers 14, an improved switching behavior with respect to the transistor of FIG. 3 is achieved. In this case, simulations were again carried out, in which a gate voltage of -20 V was switched to 0 V as part of a switching process of 1 ns. At a time of 2 ns after the start of the switching operation, the largest gate potentials in remote cell areas resulted in values of approximately -0.3 V as compared to -1 V for the transistor of FIG. 3.
  • Fig. 5 shows a further From guide form a erfindungsge ⁇ semiconductor component according to gate fingers.
  • four further four gate fingers 14 ' are now provided in addition to the gate fingers extending from the gate pad 11, wherein in each case two of the gate fingers from the right and the left Edge of the circumferential gate runner 12 extend.
  • the gate fingers 14 'in turn terminate inside the surface area 9, without contacting the gate pad 11. In this manner will continue to ge ⁇ ensures that a single source in the form of a logically contiguous topological source contact is present.
  • the switching behavior of the transistor of Fig. 5 is compared to From management form of Fig. 4 again significantly improved.
  • the source area 2 is divided by the further gate fingers 14 'into smaller contiguous areas.
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  • an insulating film is first laminated on the surface of the substrate Oberflä ⁇ and then corresponding contact window, for example formed by laser ablation or photolithography.
  • the contacting with the contact windows takes place via a layer of structured conductor tracks, which in turn can be applied based on photolithography.
  • the embodiments described above of the semiconductor device according to the invention have a number of advantages.
  • significantly shorter time constants are made possible when switching the semiconductor component and thus significantly higher cutoff frequencies of the component.
  • An additional advantage arises from the use of the above-mentioned laminar contacting method. In this way wi achieved that result in relatively broad and short contact paths, which lead to a significantly lower intrinsic and mutual inductance of the contact compared to the guided over long distances bond wires a conventional contacting of components.

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Abstract

Die Erfindung betrifft ein Halbleiterbauelement mit einer Vielzahl von FET-Zellen (1), welche innerhalb eines Flächenbereichs (9) angeordnet sind, der eine Substratfläche bildet, wobei die FET-Zellen (1) über einen Source-Kontakt (2), einen Gate-Kontakt und einen Drain-Kontakt (8) miteinander verschaltet sind. Der Gate-Kontakt umfasst ein Netz aus elektrisch leitenden Kontaktstegen (6), welches in dem Flächenbereich (9) entlang der Substratfläche verläuft und in einem Abschnitt des Flächenbereichs ohne FET-Zellen (1) von einem externen Gate-Anschluss (11) kontaktiert wird. Das erfindungsgemässe Halbleiterbauelement zeichnet sich dadurch aus, dass das Netz aus Kontaktstegen (6) ferner über einen oder mehrere, elektrisch mit dem externen Gate-Anschluss (11) verbundene Gate-Finger (14, 14') in der Form von entlang der Substratfläche verlaufenden Leiterstegen kontaktiert wird. Ein jeweiliger Leitersteg ist dabei in einem Abschnitt des Flächenbereichs (9) ohne FET-Zellen angeordnet, wobei ein Ende des jeweiligen Leiterstegs (14, 14') im Inneren des Flächenbereichs (9) liegt, ohne dabei den externen Gate-Anschluss (11) zu kontaktieren.

Description

Beschreibung
Halbleiterbauelement mit einer Vielzahl von FET-Zellen
Die Erfindung betrifft ein Halbleiterbauelement mit einer Vielzahl von FET-Zellen.
Halbleiterbauelemente mit einer Vielzahl von FET-Zellen die¬ nen zur Steuerung von Strom zwischen einem Source-Kontakt und einem Drain-Kontakt über eine entsprechende Ansteuerspannung an einem Gate-Kontakt. Die einzelnen FET-Zellen des Halblei¬ terbauelements sind dabei in halbleitendem Material auf einer Substratfläche ausgebildet. In Draufsicht auf die Substrat¬ fläche ergibt sich somit ein Flächenbereich mit einem Substrat und darauf angeordneter Halbleiterstruktur. Zur gemeinsamen Ansteuerung aller FET-Zellen wird in der Regel ein gemeinsamer Gate-Kontakt verwendet, der ein Netz aus elektrisch leitenden Kontaktstegen bildet, welche in dem Flächenbereich des Substrats verlaufen. Dieses Netz aus Kontaktstegen wird in einem vorbestimmten Gebiet des Flächenbereichs über einen externen Gate-Anschluss kontaktiert, über den dem Bauelement die Gate-Spannung zugeführt wird. Es erweist sich dabei als nachteilhaft, dass FET-Zellen, welche in dem Flächenbereich entfernt von dem Gate-Anschluss angeordnet sind, mit zeitli¬ cher Verzögerung gegenüber Zellen in der Nähe des Gate- Anschlusses schalten. Demzufolge können Halbleiterbauelemente oftmals nicht für Anwendungen mit hochfrequenten Schaltvorgängen verwendet werden. Ferner führt das verzögerte Schalten zu Verlustleistung.
Aufgabe der Erfindung ist es deshalb, ein Halbleiterbauele¬ ment mit einer Vielzahl von FET-Zellen zu schaffen, welches ein Schalten mit kurzer Zeitkonstante ermöglicht.
Diese Aufgabe wird durch das Halbleiterbauelement gemäß Pa¬ tentanspruch 1 gelöst. Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen definiert. Das erfindungsgemäße Halbleiterbauelement umfasst eine Viel¬ zahl von FET-Zellen, welche innerhalb eines Flächenbereichs angeordnet sind, der eine Substratfläche bildet. Das heißt, die Halbleiterstruktur ist in Draufsicht auf das Halbleiter- bauelement in einem vorbestimmten Flächenbereich auf einem
Substrat ausgebildet. Der Rand des Substrats bildet somit den Rand des Flächenbereichs. Die Substratfläche beschreibt dabei die räumliche Ausdehnung des Substrats gesehen in Draufsicht auf das Halbleiterbauelement. Die einzelnen FET-Zellen des Bauelements werden über einen Source-Kontakt , einen Gate- Kontakt und einen Drain-Kontakt miteinander verschaltet, wo¬ bei der Gate-Kontakt ein Netz aus elektrisch leitenden Kontaktstegen umfasst. In dem Gebiet des Flächenbereichs, in dem die FET-Zellen vorgesehen sind, bilden die Kontaktstege die Gates der einzelnen Zellen. Das Netz aus Kontaktstegen erstreckt sich dabei auch in einen Abschnitt des Flächenbe¬ reichs ohne FET-Zellen. In diesem Abschnitt werden die Kontaktstege von einem externen Gate-Anschluss kontaktiert, über den die Gate-Spannung für alle FET-Zellen von außerhalb zuge- führt wird.
Das erfindungsgemäße Halbleiterbauelement zeichnet sich da¬ durch aus, dass das Netz aus Kontaktstegen ferner über einen oder mehrere, elektrisch (unmittelbar oder mittelbar über weitere Leiterbahnen) mit dem externen Gate-Anschluss verbundene Gate-Finger kontaktiert wird. Diese Gate-Finger stellen entlang der Substratfläche verlaufende elektrisch gut leitfä¬ hige Leiterstege dar, insbesondere aus Metall, wie z.B. Alu¬ minium oder Kupfer. Diese Gate-Finger sind vorzugsweise late- rale Erweiterungen des externen Gate-Anschlusses und werden insbesondere im gleichen Herstellungsprozess wie der Gate- Anschluss gebildet. Die gute elektrische Leitfähigkeit der Gate-Finger wird in einer bevorzugten Aus führungs form dadurch gewährleistet, dass die Breite der Gate-Finger die Breite der Kontaktstege des Gate-Kontakt-Netzes übersteigt. Insbesondere liegt die Breite der Gate-Finger im Bereich 10 μπι bis 100 μπι. Zudem liegt die Dicke der Gate-Finger vorzugsweise über der Dicke der Kontaktstege des Gate-Kontakt-Netzes. Insbesondere liegt die Dicke im Bereich von 1 μπι bis 5 μπι.
Erfindungsgemäß ist ein jeweiliger Leitersteg eines Gate- Fingers in einem (weiteren) Abschnitt des Flächenbereichs oh¬ ne FET-Zellen angeordnet und ein Ende des jeweiligen Leiterstegs liegt im Inneren des Flächenbereichs, ohne dabei den externen Gate-Anschluss zu kontaktieren. Der Begriff „im Inneren des Flächenbereichs" bedeutet dabei, dass das entspre- chende Ende des Gate-Fingers nicht am Rand des Flächenbe¬ reichs liegt und auch keine Leiterbahnen am Rand des Flächen¬ bereichs (wie z.B. den weiter unten beschriebenen Gate- Runner) berührt. Hierdurch wird sichergestellt, dass die Ga¬ te-Finger den Flächenbereich nicht in mehrere getrennte Ab- schnitte aufteilen, was insbesondere zu einer elektrischen Unterbrechung des Source-Kontakts führen kann. Die erfindungsgemäßen Gate-Finger stellen sicher, dass FET-Zellen entfernt von dem externen Gate-Anschluss wesentlich schneller schalten, so dass insgesamt eine kürzere Schaltzeit des Bau- elements erreicht wird. Dies konnte durch die Erfinder basie¬ rend auf Simulationen nachgewiesen werden, wie in der detaillierten Beschreibung näher erläutert wird.
Das erfindungsgemäße Halbleiterbauelement ist in einer beson- ders bevorzugten Aus führungs form ein Leistungstransistor, der insbesondere einen maximalen Drainstrom von über 10 A liefert und dessen Durchbruchspannung vorzugsweise über 500 V liegt.
In einer besonders bevorzugten Aus führungs form ist der Sour- ce-Kontakt des Halbleiterbauelements durch eine vom externen Gate-Anschluss elektrisch isolierte Source-Kontaktfläche auf der Seite der Substratfläche gebildet, auf welcher der exter¬ ne Gate-Anschluss vorgesehen ist. Vorzugsweise ist dabei der Drain-Kontakt durch eine elektrisch leitende Drain-Kon- taktfläche auf der gegenüberliegenden Seite der Substratflä¬ che gebildet, wodurch ein kompakter vertikaler Aufbau des Halbleiterbauelements in Bezug auf die Anordnung von Source und Drain erreicht wird. Die im erfindungsgemäßen Halbleiterbauelement verwendeten FET-Zellen können beliebig ausgestaltet sein, insbesondere können die FET-Zellen SiC-Zellen mit Siliziumcarbid als Halb- leitermaterial sein. In einer bevorzugten Variante weisen die FET-Zellen einen vertikalen Aufbau auf. Insbesondere sind die Zellen als JFET-Zellen (deutsch: Sperrschicht-FET-Zellen) und vorzugsweise als vertikale JFET-Zellen ausgestaltet. Gegebe¬ nenfalls können als FET-Zellen jedoch auch MOSFET-Zellen und insbesondere vertikale MOSFET-Zellen verwendet werden.
In einer weiteren, bevorzugten Aus führungs form der Erfindung ist der externe Gate-Anschluss in einem zentralen Abschnitt des Flächenbereichs und insbesondere in der Mitte des Flä- chenbereichs angeordnet, wodurch eine symmetrische Zufuhr der Gate-Spannung zu den Zellen erreicht wird.
Die Gate-Finger sind vorzugsweise gleichmäßig über den Flä¬ chenbereich verteilt. Vorzugsweise sind zumindest ein Teil der Gate-Finger und insbesondere alle Gate-Finger gerade Lei¬ terstege. In einer Aus führungs form erstrecken sich einer oder mehrere der Gate-Finger aus dem externen Gate-Anschluss heraus und enden dabei am gegenüberliegenden Ende im Inneren des Flächenbereichs .
Die Form des externen Gate-Anschlusses kann verschieden ausgestaltet sein. In einer bevorzugten Variante weist der externe Gate-Anschluss in Draufsicht auf das Halbleiterbauele¬ ment die Form eines Rechtecks und insbesondere eines Quadrats auf, wobei sich aus einer oder mehreren Kanten des Rechtecks oder Quadrats, insbesondere aus der Mitte der jeweiligen Kan¬ te, jeweils ein Gate-Finger erstreckt. Vorzugsweise weist auch der Flächenbereich die Form eines Rechtecks oder Quadrats auf. Insbesondere ist in diesem Fall eine jeweilige Kan- te des Rechtecks oder Quadrats des Flächenbereichs zu einer Kante des Rechtecks oder Quadrats des externen Gate-An¬ schlusses parallel. Um den Flächenbereich möglichst gut mit Gate-Fingern abzudecken, weist in einer bevorzugten Aus führungs form ein jeweili ger Gate-Finger eine Länge auf, die 50% oder mehr des Ab- stands zwischen einer Kante des Rechtecks oder Quadrat des Flächenbereichs und der dazu parallelen Kante des Rechtecks oder Quadrats des Gate-Anschlusses beträgt.
In einer weiteren, besonders bevorzugten Aus führungs form des erfindungsgemäßen Halbleiterbauelements ist um den Flächenbe reich ein an sich aus dem Stand der Technik bekannter Gate- Runner in der Form eines umlaufenden Leiterstegs angeordnet, wobei der Gate-Runner über einen weiteren Leitersteg, der sich aus dem externen Gate-Anschluss in einen Abschnitt des Flächenbereichs ohne FET-Zellen bis zum Rand des Flächenbe¬ reichs erstreckt, mit dem externen Gate-Anschluss elektrisch verbunden ist. Durch diesen Gate-Runner wird die Schaltzeit des Halbleiterbauelements nochmals verkürzt.
In einer Aus führungs form des Halbleiterbauelements, welche einen solchen Gate-Runner umfasst, können sich ein oder mehrere der Gate-Finger aus dem Gate-Runner in den Flächenbereich hinein erstrecken. Das entfernt zum Gate-Runner angeordnete Ende der jeweiligen Gate-Finger liegt dabei im Inne¬ ren des Flächenbereichs und kontaktiert nicht den externen Gate-Anschluss. In erfindungsgemäßen Varianten umfasst das Halbleiterbauelement sowohl Gate-Finger, die sich aus dem ex fernen Gate-Anschluss erstrecken, als auch Gate-Finger, die sich aus dem Gate-Runner erstrecken.
In einer besonders bevorzugten Aus führungs form erstrecken sich dabei aus einer oder mehreren und insbesondere aus zwei gegenüberliegenden Kanten des Rechtecks oder Quadrats des Flächenbereichs zumindest ein und insbesondere zwei Gate- Finger, wobei zwischen zwei sich aus einer Kante erstreckenden Gate-Fingern vorzugsweise ein Gate-Finger angeordnet ist der sich aus dem externen Gate-Anschluss erstreckt. Hierdurc wird eine besonders gleichmäßige Verteilung der Gate-Finger über den Flächenbereich gewährleistet. Der Gate-Anschluss bzw. der Source-Kontakt können in einer Aus führungs form auf herkömmliche Weise über Drahtbonden kontaktiert werden. Gegebenenfalls besteht jedoch auch die Mög¬ lichkeit, flächige Kontaktierverfahren einzusetzen, bei denen der externe Gate-Anschluss und/oder der Source-Kontakt an ei¬ nem jeweiligen Kontaktfenster in einer auf der Substratfläche aufgebrachten isolierenden Folie oder Polymerschicht mit einer Schicht aus leitendem Material kontaktiert wird. Ein Bei¬ spiel einer solchen Kontaktierung ist in der Druckschrift WO 03/030247 A2 beschrieben. Mit einer solchen flächigen Kontaktierung können besonders kompakte Kontaktstellen erreicht werden, welche über herkömmliches Drahtbonden nicht reali¬ sierbar sind. Insbesondere kann mit einer flächigen Kontaktierung der externe Gate-Anschluss verkleinert werden, so dass mehr Platz für die Anordnung der Gate-Finger zur Verfügung steht. Bei der Verwendung einer flächigen Kontaktierung besteht ferner eine größere Freiheit hinsichtlich der Lage und der Anzahl der im Halbleiterbauelement ausgebildeten Gate-Finger. Insbesondere können bei einer flächigeren Kontaktierung ein oder mehrere der Gate-Finger direkt mit der aufgebrachten Schicht aus leitendem Material kontaktiert werden. Dies erfolgt dadurch, dass ein oder mehrere Kontaktfenster derart oberhalb einem oder mehreren Gate-Fingern angeordnet sind, dass der oder die Gate-Finger die Schicht aus leitendem Material kontaktieren. Gemäß dieser Variante werden somit die Leiterstege der Gate-Finger zumindest teilweise direkt mit der Schicht aus leitendem Material verbunden, wodurch eine Verbindung der Schicht aus leitendem Material sowohl mit einem oder mehreren Gate-Fingern als auch mit dem externen Gate-Anschluss hergestellt werden kann. Dadurch lässt sich eine weitere Optimierung des Schaltverhaltens des Halbleiterbau¬ elements bei hohen Frequenzen erreichen.
Ausführungsbeispiele der Erfindung werden nachfolgend anhand der beigefügten Figuren detailliert beschrieben. Es zeigen:
Fig. 1 eine schematische Darstellung einer JFET-Halbzelle im Querschnitt, welche in einer Aus führungs form der Erfindung als FET-Zelle im Halbleiterbauelement verwendet wird;
Fig. 2 eine schematische Draufsicht auf ein bekanntes
Halbleiterbauelement mit einer Vielzahl von JFET- Zellen und einem externen Gate-Anschluss in der Form eines Gate-Pads;
Fig. 3 eine Draufsicht auf ein weiteres bekanntes Halblei¬ terbauelement, welches im Unterschied zum Bauele¬ ment der Fig. 2 einen Gate-Runner aufweist;
Fig. 4 eine schematische Draufsicht auf ein Halbleiterbau¬ element gemäß einer ersten Aus führungs form der Erfindung; und
Fig. 5 eine schematische Draufsicht auf ein Halbleiterbau¬ element gemäß einer zweiten Aus führungs form der Erfindung .
Im Folgenden wir die Erfindung basierend auf einem n-Kanal JFET-Transistor (JFET = Junction Field Effect Transistor, deutsch: Sperrschicht-Feldeffekt-Transistor) beschrieben, der als Halbleiterchip mit einer Vielzahl von parallel geschalteten JFET-Zellen ausgestaltet ist. Nichtsdestotrotz ist die Erfindung auch auf beliebige andere FET-Bauelemente mit ent¬ sprechenden Source-, Drain- und Gate-Anschlüssen anwendbar.
Zum besseren Verständnis ist in Fig. 1 der Querschnitt einer in dem erfindungsgemäßen Bauelement verwendbaren vertikalen n-Kanal JFET-Halbzelle gezeigt, deren Aufbau an sich aus dem Stand der Technik bekannt ist. In dem Bauelement ist eine Vielzahl von parallel geschalteten JFET-Zellen ausgebildet, wobei eine JFET-Zelle durch Spiegelung der in Fig. 1 gezeig- ten Halbzelle am linken vertikalen Rand erhalten wird. Der dargestellte Schichtaufbau, der mit üblichen Verfahren zur Halbleiterprozessierung hergestellt wird, umfasst einen Sour- ce-Kontakt 2 (z.B. aus Aluminium) auf der Oberseite der Zel- le, an dem sich eine Titan-Schicht 3 anschließt. Unterhalb der Titan-Schicht befindet sich ein Isolationsoxid, über das eine darunter liegende Gate-Kontaktmetallisierung 5 mit Kontaktverstärkung von der Source 2 isoliert wird. Unter der Kontaktmetallisierung 5 liegt ein Halbleitergebiet 7, das in der gezeigten Aus führungs form durch Sic (Siliziumcarbid) gebildet wird und in verschiedenen Regionen unterschiedlich dotiert ist. Die Grenze zwischen diesem Halbleitergebiet und den darüber liegenden Schichten ist durch eine gestrichelte Linie angedeutet. Ferner sind die unterschiedlich dotierten Bereiche des Halbleitergebiets über gepunktete Linien vonein¬ ander getrennt. Direkt unter der Kontaktmetallisierung 5 liegt die Gate-Implantation 701 in der Form einer p-dotierten Halbleiterschicht, an welche sich ein n-dotierter Bereich des SiC-Halbleiters anschließt. Zwischen der Gate-Implantation 701 und der daran anschließenden n-dotierten Schicht wird somit ein pn-Übergang gebildet, unter dem der n-Kanal 705 der Transistorzelle liegt. Die Kontaktmetallisierung und die Ga¬ te-Implantation 701 bilden zusammen den Gate-Kontakt 6 in der Form eines Kontaktstegs.
Innerhalb des SiC-Halbleiters 7 ist ferner in an sich bekann¬ ter Weise eine n+-Zone 702 vorgesehen, welche über die Titan- Schicht 3 die Source 2 kontaktiert. An die Zone 702 schließt sich eine n-Zone 703 mit geringerer Dotierung sowie eine Zone 704 mit p-Dotierung (sog. p-Wanne) an. Die Driftzone 706 ver¬ bindet den n-Kanal 705 mit dem Substrat 707. Auf der Unter¬ seite des Halbleitermaterials 7 befindet sich die metallische Drain 8. Das Schalten der JFET-Zelle der Fig. 1 wird über das Anlegen einer Spannung an den Gate-Kontakt 6 bewirkt. Ist keine Spannung angelegt, ist das Bauelement im leitenden Zu¬ stand, so dass über den n-Kanal im SiC-Halbleiter ein Strom- fluss von der Source 2 zu der Drain 8 erfolgen kann. Ab einer bestimmten negativen Spannung, die auch als Abschnürspannung (englisch: pinch-off) bezeichnet wird, wird der leitende n- Kanal vollständig von Elektronen entleert, so dass das Bau¬ teil sperrt und kein Strom mehr zwischen Source und Drain fließt. Wie bereits erwähnt, ist die Funktionsweise der JFET- Zelle der Fig. 1 an sich aus dem Stand der Technik bekannt und wird deshalb nicht weiter im Detail beschrieben.
Fig. 2 zeigt in Draufsicht den Substratbereich eines bekannten Transistors, der eine Vielzahl der in Fig. 1 gezeigten JFET-Zellen beinhaltet. Der Substratbereich wird durch einen quadratischen Flächenbereich 9 gebildet, in dem sich die SiC- Substratfläche befindet, auf der die Zellen gemäß Fig. 1 aus¬ gebildet sind. Das Substrat ist dabei eine oberhalb der Drain 8 angeordnete SiC-Schicht, welche in Fig. 1 mit der Nummer 707 bezeichnet ist. Innerhalb des Flächenbereichs 9 wird ein durchgehender Schichtaufbau aus einer Vielzahl von JFET- Zellen gebildet. Die Zellen sind dabei lediglich in dem Zell¬ bereich 10 vorgesehen, der einen externen Gate-Anschluss 11 in der Form eines Gate-Pads umgibt. In diesem Zellbereich 10 liegt eine Struktur gemäß dem Schichtaufbau der Fig. 1. Ins¬ besondere ist auf der Oberseite des Zellbereichs eine durch¬ gehende Source-Metallisierung 2 ausgebildet und der Gate- Kontakt bildet ein Netz von Kontaktstegen 6. Durch geeignete Halbleiterprozessierung (mittels Ätzen und Fotolithographie) werden im Bereich der (später ausgebilde¬ ten) Gate-Elektrode 11 die Source-Metallisierung 2 samt Ti- Schicht 3 und das Isolationsoxid 4 entfernt, so dass sich in diesem Bereich das Netz der Kontaktstege 6 fortsetzt. An- schließend wird eine Metallisierung aufgebracht, welche ge¬ genüber der Source 2 geeignet isoliert ist und den externen Gate-Anschluss in der Form des Gate-Pads 11 bildet. Über die¬ sen Anschluss wird über Leiterbahnen bzw. Drähte die Gate- Spannung dem Halbleiterbauelement von außen zugeführt, um hierdurch das Schalten des Bauelements zu bewirken. Der zeitliche Verlauf des Schaltvorgangs wird dabei im Wesentlichen durch das verteilte Widerstands-Kapazitäts-Netzwerk der Gate- Kontaktstege 6 bestimmt, über das der Schaltpuls zur Ansteue- rung der einzelnen Zellen ausgehend von dem Gate-Pad 11 ge¬ leitet wird. Die Kapazität dieses Netzwerks pro Flächenein¬ heit ergibt sich durch die Raumladungszone der Gate-Implanta¬ tion 701 und die Kapazität zum Source-Kontakt 2, der isoliert durch das Isolationsoxid 4 über das Gate-Netzwerk aus Kontaktstegen 6 geführt ist. Der Widerstand wird im Wesentlichen durch Material und Querschnitt der Metallverstärkung in der Kontaktmetallisierung 5 bestimmt, da die parallel geschalte¬ ten Widerstände der Gate-Implantation 701 und des Kontaktme- talls der Metallisierung 5 deutlich höher ausfallen.
Die maximal mögliche Schaltgeschwindigkeit des JFET-Transis- tors der Fig. 2 wird damit zum einen von den Material- und Geometriedaten der Kontaktstege für das Gate-Netzwerk be- stimmt. Zum anderen sind aber auch die Gate-Topologie, d.h. die Lage des externen Gate-Anschlusses 11 relativ zu den JFET-Zellen im Zellbereich 10 von Bedeutung. Dies liegt daran, dass Zellen, die weiter von dem externen Gate-Anschluss 11 entfernt sind, mit einer entsprechenden zeitlichen Verzö- gerung vom eingestellten Gate-Potential erreicht werden, das dem gewünschten Schaltzustand entspricht.
Für den aus dem Stand der Technik bekannten Halbleiteraufbau gemäß Fig. 2 mit einem Gate-Pad 11 in der Mitte des Flächen- bereichs 9 ergeben sich bei einem Schaltvorgang von einer negativen Gate-Spannung auf 0 V deutliche Zeitverzögerungen, bis das Gate-Potential auch in den Randbereichen entfernt von dem Gate-Pad 11 auf dem Potential von 0 V liegen. Insbesonde¬ re ergaben entsprechende Simulationen, dass für einen Schalt- Vorgang von 0,1 ns zwischen negativer Gate-Spannung von -20 V auf 0 V noch nach 0,2 ns nach Beginn des Schaltvorgangs für entfernt von dem Gate-Pad angeordnete Zellbereiche Gate- Potentiale im Bereich von -13 V anliegen. Diese Bereiche wei¬ chen somit noch deutlich von dem gewünschten Schaltzustand ab und führen bei weitem noch nicht den vollen Strom. Das Bauelement der Fig. 2 schaltet somit mit zeitlicher Verzögerung und kann nur bedingt in mit Hochfrequenz angesteuerten Schaltungen eingesetzt werden. Zur Umgehung der soeben beschriebenen Problematik des zeitlich verzögerten Schaltens ist aus dem Stand der Technik die Verwendung eines um den Zellbereich 10 herum umlaufenden Ga- te-Runners bekannt, der eine niederohmige, mit Aluminium ver¬ stärkte Leiterbahn darstellt, die den Widerstand zwischen dem Gate-Pad 11 und den entfernten Zellgebieten verringert. Fig. 3 zeigt in Draufsicht ein Halbleiterbauelement, das dem Bau¬ element der Fig. 2 entspricht, jedoch zusätzlich einen Gate- Runner umfasst. Der Gate-Runner ist dabei mit Bezugszeichen 12 bezeichnet und liegt am Rand des Flächenbereichs 9. Zur elektrischen Verbindung des Gate-Runners mit dem Gate-Pad 11 ist ein Leitersteg 13 vorgesehen, der sich von einer Kante des Gate-Runners 12 zu einer Kante des Gate-Pads 11 er- streckt. Unterhalb des Gate-Runners sowie unterhalb des Lei¬ terstegs 13 befinden sich keine JFET-Zellen. Ferner ist der Gate-Runner 12 sowie der Leitersteg 13 von dem Source-Kontakt 2 isoliert. Gemäß Fig. 3 bleibt als Source-Kontakt ein gro߬ flächiger topologisch zusammenhängender Zellbereich erhalten, der zur Kontaktierung mit Bonddrähten für eine ausreichende Stromtragfähigkeit erforderlich ist. Das Schalten des Tran¬ sistors wird durch den Gate-Runner 12 deutlich gegenüber dem Transistor der Fig. 2 verbessert. Insbesondere konnte durch Simulationen nachgewiesen werden, dass für den obigen Schalt- Vorgang der Gate-Spannung von -20 V auf 0 V die betragsmäßig größten Gate-Potentiale nach 2 ns bei ca. -1 V im Vergleich zu -13 V für das Bauelement der Fig. 2 lagen. Die Schaltge¬ schwindigkeit des Bauelements der Fig. 3 ist jedoch für be¬ stimmte Anwendungen, in denen Schaltvorgänge im Nanosekunden- bereich (Grenzfrequenz von einigen Gigahertz) durchgeführt werden, immer noch nicht ausreichend.
Um das Schaltverhalten des Transistors der Fig. 3 weiter zu verbessern, werden im Rahmen der Erfindung sog. Gate-Finger in das Halbleiterbauelement integriert, wie in den nachfol¬ gend beschriebenen Aus führungs formen der Fig. 4 und Fig. 5 gezeigt sind. Die Aus führungs form des Halbleiterbauelements gemäß Fig. 4 entspricht dem Bauelement der Fig. 3, wobei zu- sätzlich die drei dargestellten Gate-Finger 14 vorgesehen sind, welche aus Leiterstegen gebildet sind. Dabei erstreckt sich je ein Leitersteg 14 aus der linken und rechten sowie der oberen Kante des Gate-Pads 11. Im Rahmen der Herstellung des Bauelements der Fig. 4 wurde dabei sichergestellt, dass sich unterhalb der Leiterstege 14 keine JFET-Zellen befinden und in diesem Bereich die Gate-Finger 14 direkt die Kontaktstege 6 des Gate-Netzwerks kontaktieren. Die Gate-Finger sind aus leitendem Material und insbesondere aus dem gleichen Ma- terial wie das Gate-Pad gebildet (z.B. Aluminium) .
Die Gate-Finger 14 unterscheiden sich dabei von der Leiterbahn 13 dadurch, dass deren entfernt vom Gate-Pad 11 liegenden Enden im Inneren des Flächenbereichs 9 liegen und nicht den Gate-Runner und damit den Rand des Flächenbereichs kon¬ taktieren. Auf diese Weise wird sichergestellt, dass ein ein¬ ziger, durchgehender Source-Kontakt 2 erhalten bleibt. Mit Hilfe der drei Gate-Finger 14 wird ein gegenüber dem Transistor der Fig. 3 verbessertes Schaltverhalten erreicht. Dabei wurden wiederum Simulationen durchgeführt, bei denen im Rahmen eines Schaltvorgangs von 1 ns von einer Gate-Spannung von -20 V auf 0 V geschaltet wurde. Bei einem Zeitpunkt von 2 ns nach Beginn des Schaltvorgangs ergaben sich als größte Gate- Potentiale in entfernten Zellbereichen Werte von in etwa -0,3 V im Vergleich zu -1 V für den Transistor der Fig. 3.
Fig. 5 zeigt eine weitere Aus führungs form eines erfindungsge¬ mäßen Halbleiterbauelements mit Gate-Fingern. Im Unterschied zur Aus führungs form der Fig. 4 sind nunmehr neben den sich aus dem Gate-Pad 11 erstreckenden Gate-Fingern 14 weitere vier Gate-Finger 14' vorgesehen, wobei sich jeweils zwei der Gate-Finger aus dem rechten bzw. dem linken Rand des umlaufenden Gate-Runners 12 erstrecken. Die Gate-Finger 14' enden wiederum im Inneren des Flächenbereichs 9, ohne dabei das Ga- te-Pad 11 zu kontaktieren. Auf diese Weise wird weiterhin ge¬ währleistet, dass eine einzige Source in der Form eines topo- logisch zusammenhängenden Source-Kontakts vorliegt. Das Schaltverhalten des Transistors der Fig. 5 wird gegenüber der Aus führungs form der Fig. 4 nochmals deutlich verbessert. Dabei wurde wiederum die oben erwähnte Simulation durchgeführt, gemäß der das Gate-Potential von -20 V auf 0 V innerhalb 1 ns geschaltet wurde. Nach 2 ns lagen dabei die maximalen Gate- Potentiale in entfernt von dem Gate-Pad liegenden Bereichen bei -0,001 V. Dabei wurde wiederum im Rahmen der Herstellung des Halbleiterbauelements sichergestellt, dass unterhalb der Gate-Finger 14' keine JFET-Zellen vorhanden sind und die Gate-Finger 14' das Netz aus Kontaktstegen 6 kontaktieren.
In der Aus führungs form der Fig. 5 wird die Source-Fläche 2 durch die weiteren Gate-Finger 14' in kleinere zusammenhängende Bereiche aufgeteilt. Es ist dabei unter Umständen nicht mehr möglich, die Source-Fläche über herkömmliches Drahtbon- den zu kontaktieren, da hierfür eine Mindestgröße einer zusammenhängenden Source-Fläche erforderlich ist. Deshalb wird in der Aus führungs form der Fig. 5 gegebenenfalls ein anderes Kontaktierverfahren für den Source-Kontakt und optional auch den Gate-Anschluss 11 eingesetzt, insbesondere ein flächiges Kontaktierverfahren, wie das aus dem Stand der Technik bekannte SiPLIT®-Verfahren (SiPLIT = Siemens Planar Intercon- nect Technology) . Eine Aus führungs form eines flächigen Kontaktierverfahrens ist beispielsweise in der Druckschrift WO 03/030247 A2 beschrieben. Gemäß dem dort beschriebenen Verfahren wird zunächst eine Isolationsfolie auf die Oberflä¬ che des Substrats auflaminiert und anschließend entsprechende Kontaktfenster, z.B. durch Laserablation oder Fotolithographie, ausgebildet. Die Kontaktierung zu den Kontaktfenstern erfolgt dabei über eine Schicht aus strukturierten Leiterbah- nen, die wiederum basierend auf Fotolithographie aufgebracht werden kann.
Die im Vorangegangenen beschriebenen Aus führungs formen des erfindungsgemäßen Halbleiterbauelements weisen eine Reihe von Vorteilen auf. Insbesondere werden deutlich kürzere Zeitkonstanten beim Schalten des Halbleiterbauelements und somit deutlich höhere Grenzfrequenzen des Bauelements ermöglicht. Ein zusätzlicher Vorteil ergibt sich durch die Verwendung des oben erwähnten flächigen Kontaktierverfahrens. Hierdurch wi erreicht, dass sich relativ breite und kurze Kontaktbahnen ergeben, welche zu einer deutlich geringeren Eigen- und Gegeninduktivität der Kontaktierung verglichen mit den über weite Strecken geführten Bonddrähten einer konventionellen Kontaktierung von Bauelementen führen.

Claims

Patentansprüche
1. Halbleiterbauelement mit einer Vielzahl von FET-Zellen (1), welche innerhalb eines Flächenbereichs (9) angeordnet sind, der eine Substratfläche bildet, wobei die FET-Zellen
(I) über einen Source-Kontakt (2), einen Gate-Kontakt und ei¬ nen Drain-Kontakt (8) miteinander verschaltet sind, wobei der Gate-Kontakt ein Netz aus elektrisch leitenden Kontaktstegen (6) umfasst, welches in dem Flächenbereich (9) entlang der Substratfläche verläuft und in einem Abschnitt des Flächenbe¬ reichs ohne FET-Zellen (1) von einem externen Gate-Anschluss
(II) kontaktiert wird,
dadurch gekennzeichnet, dass
das Netz aus Kontaktstegen (6) ferner über einen oder mehre- re, elektrisch mit dem externen Gate-Anschluss (11) verbunde¬ ne Gate-Finger (14, 14') in der Form von entlang der Substratfläche verlaufenden Leiterstegen kontaktiert wird, wobei ein jeweiliger Leitersteg (14, 14') in einem Abschnitt des Flächenbereichs (9) ohne FET-Zellen angeordnet ist und ein Ende des jeweiligen Leiterstegs im Inneren des Flächenbe¬ reichs (9) liegt, ohne dabei den externen Gate-Anschluss (11) zu kontaktieren.
2. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeich- net, dass das Halbleiterbauelement ein Leistungstransistor ist, der insbesondere einen maximalen Drainstrom von über 10 A liefert und dessen Durchbruchspannung vorzugsweise über 500 V liegt.
3. Halbleiterbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Source-Kontakt (2) durch eine vom ex¬ ternen Gate-Anschluss (11) elektrisch isolierte Source- Kontaktfläche auf der Seite der Substratfläche gebildet wird, auf welcher der externe Gate-Anschluss (11) vorgesehen ist, wobei der Drain-Kontakt (8) vorzugsweise durch eine elekt¬ risch leitende Drain-Kontaktfläche auf der gegenüber liegen¬ den Seite der Substratfläche gebildet wird.
4. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die FET-Zellen (1) SiC- Zellen sind und/oder eine vertikale FET-Struktur aufweisen.
5. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die FET-Zellen (1) JFET- Zellen und insbesondere vertikale JFET-Zellen sind.
6. Halbleiterbauelement nach einem der vorhergehenden Ansprü- che, dadurch gekennzeichnet, dass der externe Gate-Anschluss (11) in einem zentralen Abschnitt des Flächenbereichs (9) und insbesondere in der Mitte des Flächenbereichs (9) angeordnet ist .
7. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zumindest ein Teil der Ga¬ te-Finger (14, 14') und insbesondere alle Gate-Finger (14, 14') durch gerade Leiterstege gebildet werden.
8. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass sich einer oder mehrere der Gate-Finger (14, 14') aus dem externen Gate-Anschluss (11) heraus erstrecken.
9. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der externe Gate-Anschluss (11) die Form eines Rechtecks und insbesondere eines Quadrats aufweist, wobei sich aus einer oder mehreren Kanten des
Rechtecks oder Quadrats, insbesondere aus der Mitte der je- weilige Kante, jeweils ein Gate-Finger (14) erstreckt.
10. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Flächenbereich (9) die Form eines Rechtecks oder Quadrats aufweist.
11. Halbleiterbauelement nach Anspruch 8 und 9, dadurch ge¬ kennzeichnet, dass eine jeweilige Kante des Rechtecks oder Quadrats des Flächenbereichs (9) zu einer Kante des Rechtecks oder Quadrats des externen Gate-Anschlusses (11) parallel ist .
12. Halbleiterbauelement nach Anspruch 11, dadurch gekenn- zeichnet, dass ein jeweiliger Gate-Finger (14, 14') eine Länge aufweist, die 50% oder mehr des Abstands zwischen einer Kante des Rechtecks oder Quadrats des Flächenbereichs (9) und der dazu parallelen Kante des Rechtecks oder Quadrats des Ga¬ te-Anschlusses (11) beträgt.
13. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass um den Flächenbereich (9) ein Gate-Runner (12) in der Form eines umlaufenden Leiterstegs angeordnet ist, wobei der Gate-Runner (12) über ei- nen weiteren Leitersteg (13), der sich aus dem externen Gate- Anschluss (11) in einen Abschnitt des Flächenbereichs ohne FET-Zellen bis zum Rand des Flächenbereichs erstreckt, mit dem externen Gate-Anschluss (11) elektrisch verbunden ist. 14. Halbleiterbauelement nach Anspruch 12, dadurch gekennzeichnet, dass sich einer oder mehrere der Gate-Finger (14,
14') aus dem Gate-Runner (12) in den Flächenbereich (9) hinein erstrecken.
15. Halbleiterbauelement nach Anspruch 14 in Kombination mit Anspruch 10, dadurch gekennzeichnet, dass sich aus einer oder mehreren und insbesondere aus zwei gegenüberliegenden Kanten des Rechtecks oder Quadrats des Flächenbereichs (9) zumindest ein und insbesondere zwei Gate-Finger (14, 14') erstrecken, wobei zwischen zwei sich aus einer Kante erstreckenden Gate- Fingern (14') vorzugsweise ein Gate-Finger (14) angeordnet ist, der sich aus dem externen Gate-Anschluss (11) erstreckt.
16. Halbleiterbauelement nach einem der vorhergehenden An- sprüche, dadurch gekennzeichnet, dass der externe Gate- Anschluss (11) und/oder der Source-Kontakt (2) an einem je¬ weiligen Kontaktfenster in einer auf der Substratfläche auf- gebrachten isolierenden Folie oder Polymerschicht mit einer Schicht aus leitendem Material kontaktiert werden.
17. Halbleiterbauelement nach Anspruch 16, dadurch gekenn- zeichnet, dass ein oder mehrere Kontaktfenster derart über einen oder mehrere Gate-Finger (14, 15') angeordnet sind, dass der oder die Gate-Finger (14, 14') die Schicht aus leitendem Material kontaktieren.
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MARTIN HERGT ET AL: "Compact 3.5 kW semiconductor RF modules based on SiC-VJFETs for accelerator applications", POWER MODULATOR AND HIGH VOLTAGE CONFERENCE (IPMHVC), 2010 IEEE INTERNATIONAL, IEEE, 23 May 2010 (2010-05-23), pages 247 - 250, XP031895790, ISBN: 978-1-4244-7131-7, DOI: 10.1109/IPMHVC.2010.5958339 *

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